KR20050014060A - 박막 트랜지스터 표시판 및 그의 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그의 제조 방법

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KR20050014060A
KR20050014060A KR1020030052253A KR20030052253A KR20050014060A KR 20050014060 A KR20050014060 A KR 20050014060A KR 1020030052253 A KR1020030052253 A KR 1020030052253A KR 20030052253 A KR20030052253 A KR 20030052253A KR 20050014060 A KR20050014060 A KR 20050014060A
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김동규
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삼성전자주식회사
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Abstract

우선, 절연 기판의 상부에 게이트 전극을 포함하는 게이트선을 형성한다. 이어, 게이트 절연막, 반도체층 및 저항성 접촉층을 차례로 형성한 다음, 도전막을 적층하고 패터닝하여 소스 전극을 가지는 데이터선 및 드레인 전극을 을 형성한다. 이어, 데이터선 및 드레인 전극과 반도체층을 덮는 제1 보호막을 형성한 다음, 그 상부에 드레인 전극 상부의 제1 보호막을 드러내는 개구부를 가지는 색 필터를 형성한다. 을 산소 플라스마 처리하여 데이터선 및 드레인 전극 표면에 산화막을 형성한 다음, 이어, 제2 보호막을 적층하고 제1 보호막과 함께 패터닝하여 개구부 안쪽에 드레인 전극을 드러내는 접촉 구멍을 형성한 다음, 보호막의 상부에 IZO를 적층한 다음 패터닝하여 드레인 전극과 연결되는 화소 전극을 형성한다.

Description

박막 트랜지스터 표시판 및 그의 제조 방법{Thin film transistor array panel and method for manufacturing the same}
본 발명은 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것으로 더욱 상세하게는 색 필터를 가지는 박막 트랜지스터 표시판 및 그의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치는 화소 전극과 적색(R:red), 녹색(G:green), 청색(B:blue)의 색 필터가 형성되어 있는 다수의 화소를 가지며, 배선을 통하여 인가되는 신호에 의하여 각 화소들이 구동되어 표시 동작이 이루어진다. 배선에는 주사 신호를 전달하는 게이트선(또는 주사 신호선), 화상 신호를 전달하는 데이터선(또는 화상 신호선)이 있으며, 각 화소는 하나의 게이트선 및 하나의 데이터선과 연결되어 있는 박막 트랜지스터가 형성되어 있으며 이를 통하여 화소에 형성되어 있는 화소 전극에 전달되는 화상 신호가 제어된다.
일반적으로 박막 트랜지스터가 형성되어 있는 표시판에는 게이트 신호 또는 스캐닝 신호를 전달하는 게이트선, 화상 신호 또는 데이터 신호를 전달하는 데이터선, 화상 신호가 전달되는 화소 전극 및 게이트 신호를 통하여 각 화소의 화소 전극에 전달되는 화상 신호를 제어하는 박막 트랜지스터 등이 형성되어 있으며, 박막 트랜지스터 표시판과 마주하는 대향 표시판에는 다양한 색의 화상을 구현하기 위해 각각의 화소에 배치되어 있는 적, 녹, 청의 색 필터가 형성되어 있다.
이러한 액정 표시 장치는 개구율을 확보하는 것이 중요한 과제인데, 두 표시판의 정렬 오차를 최소화하기 위해 적, 녹, 청의 색 필터를 박막 트랜지스터 표시판에 형성하는 기술이 개발되고 있다.
하지만, 색 필터를 박막 트랜지스터 표시판에 형성하기 위해서는 화소 전극의 하부에 배치해야 하는데, 화소 전극과 박막 트랜지스터의 드레인 전극을 연결하기 위해 색 필터에 접촉 구멍을 형성할 때, 접촉 구멍의 구조가 취약하게 형성된다. 이로 인하여 접촉 구멍에서 단선이 발생하거나 접촉 구멍의 접촉 저항이 증가하는 문제점이 나타난다. 이러한 문제점을 해결하기 위해서는 마스크를 이용한 사진 식각 공정이 추가로 실시할 수 있으나, 제조 공정이 복잡해지고 제조 비용이 상승하게 된다.
본 발명이 이루고자 하는 기술적 과제는 양호한 접촉 구조를 가지며, 제조 공정을 단순화할 수 있는 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이고,
도 3a, 4a, 5a, 6a 및 7a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 중간 과정에서의 박막 트랜지스터 표시판의 배치도이고,
도 3b는 도 3a의 박막 트랜지스터 표시판을 IIIb-IIIb' 선을 따라 절단한 단도이고,
도 4b는 도 4a의 박막 트랜지스터 표시판을 IVb-IVb' 선을 따라 잘라 도시한 도면으로서 도 3b의 다음 단계를 도시한 단면도이고,
도 5b는 도 5a에서 Vb-Vb' 선을 따라 잘라 도시한 도면으로서 도 4b의 다음 단계를 도시한 단면도이고,
도 6b는 도 6a에서 VIb-VIb' 선을 따라 잘라 도시한 도면으로서 도 5b의 다음 단계를 도시한 단면도이고,
도 7b는 도 7a에서 VIIb-VIIb' 선을 따라 잘라 도시한 도면으로서 도 6b의 다음 단계를 도시한 단면도이고,
도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고,
도 9 및 도 10은 도 8에 도시한 박막 트랜지스터 표시판을 IX-IX' 선 및 X-X'선을 따라 잘라 도시한 단면도이고,
도 11은 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 12a 및 12b는 각각 도 11에서 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도이며,
도 13a 및 13b는 각각 도 11에서 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도로서, 도 12a 및 도 12b 다음 단계에서의 단면도이고,
도 14a 및 14b는 각각 도 11에서 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도로서, 도 13a 및 도 13b 다음 단계에서의 단면도이고,
도 15는 도 14a 및 도 14b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 16a 및 16b는 각각 도 15에서 XVIa-XVIa' 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도이고,
도 17은 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 18a 및 18b는 각각 도 17에서 XVIIIa-XVIIIa' 선 및 XVIIIb-XVIIIb' 선을 따라 잘라 도시한 단면도이고,
도 19는 도 18a 및 도 18b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 20a 및 20b는 각각 도 19에서 XXa-XXa' 선 및 XXb-XXb' 선을 따라 잘라 도시한 단면도이고,
도 21은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 22는 도 21의 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 잘라 도시한 단면도이다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판 및 그의 제조 방법에서는 색 필터를 형성할 때 신호선의 접촉부 상부의 절연막을 드러내는 개구부를 형성하며, 색 필터를 형성한 다음 절연막을 패터닝하여 개구부 안쪽에 접촉부를 드러내는 접촉 구멍을 형성한다.
더욱 상세하게, 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서는, 기판 위에 게이트 전극을 가지는 게이트선을 형성하고, 게이트선을 덮는 게이트 절연막을 적층한다. 이어, 게이트 절연막 상부에 반도체층을 형성하고, 반도체층과 접하는 소스 전극 및 드레인 전극과 소스 전극을 가지는 데이터선을 형성한 다음, 반도체층을 덮는 제1 보호막을 형성하고, 드레인 전극 상부의 제1 보호막을 드러내는 개구부를 가지는 색 필터를 형성한다. 이어, 개구부를 통하여 드러난 제1 보호막을 식각하여 드레인 전극을 드러내는 제1 접촉 구멍을 형성한 다음, 게이트선과 데이터선으로 정의되는 화소 영역에 제1 접촉 구멍을 통하여 드레인 전극과 연결되는 화소 전극을 형성한다.
제1 보호막은 질화 규소 또는 산화 규소로 형성하는 것이 바람직하며, 색 필터를 덮는 제2 보호막을 형성하는 단계를 더 포함할 수 있다.
접촉 구멍은 제1 및 제2 보호막을 함께 식각하여 이루어지며, 화소 전극은 IZO 또는 ITO로 형성하는 것이 바람직하다.
반도체층, 저항성 접촉층 및 데이터선과 드레인 전극은 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성할 수 있다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 표시판에는, 절연 기판 위에 게이트 전극을 가지는 게이트선이 형성되어 있고, 게이트선을 덮는 게이트 절연막 상부에는 반도체층이 형성되어 있다. 그 상부에는 반도체층과 접하는 소스 전극을 가지는 데이터선 및 게이트 전극을 중심으로 소스 전극과 마주하는 드레인 전극이 형성되어 있고, 그 상부에는 반도체층을 덮으며, 드레인 전극을 드러내는 접촉 구멍을 가지는 제1 보호막이 형성되어 있다. 제1 보호막의 상부에는 접촉 구멍을 통하여 드러난 드레인 전극을 드러내는 개구부를 가지는 색 필터가 형성되어 있으며, 색 필터의 상부에는 접촉 구멍을 통하여 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있다.
색 필터와 화소 전극 사이에 형성되어 있는 제2 보호막을 더 포함할 수 있으며, 제2 보호막은 제1 보호막과 접촉 구멍을 함께 가지며, 제1 및 제2 보호막에서 접촉 구멍 경계선은 동일선상에 위치한다.
접촉 구멍은 개구부의 안쪽에 위치하며, 화소 전극은 IZO 또는 ITO로 이루어진 것이 바람직하다.
반도체층은 데이터선과 드레인 전극의 하부까지 연장되어 있을 수 있으며, 소스 전극과 드레인 전극 사이를 제외한 반도체층은 데이터선과 동일한 평면 패턴을 가질 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II' 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 게이트 신호를 전달하는 복수의 게이트선(gate line)(121)이 형성되어 있다. 게이트선(121)은 주로 가로 방향으로 뻗어 있으며, 각 게이트선(121)의 일부는 복수의 게이트 전극(gate electrode)(124)을 이룬다. 또한 각 게이트선의 다른 일부는 아래 방향으로 돌출하여 복수의 확장부(expansion)(127)를 이룬다.
게이트선(121)은 물리적 성질이 다른 두 개의 막, 즉 하부막(211)과 그 위의 상부막(212)을 포함한다. 상부막(212)은 게이트 신호의 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열의 금속으로 이루어진다. 이와는 달리, 하부막(211)은 다른 물질, 특히 IZO(indium zinc oxide) 또는 ITO(indium tin oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질 , 이를테면 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금], 크롬(Cr) 등으로 이루어진다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다. 도 1에서 게이트 전극(124)의 하부막과 상부막은 각각 도면 부호 241, 242로, 확장부(127)의 하부막과 상부막은 각각 도면 부호 271, 272로 표시되어 있다.
하부막(211, 241, 271)과 상부막(212, 242, 272)의 측면은 각각 경사져 있으며 그 경사각은 기판(110)의 표면에 대하여 약 30-80°이다.
게이트선(121) 위에는 질화 규소(SiNx) 따위로 이루어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 상부에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다. 또한 선형 반도체(151)는 게이트선(121)과 만나는 지점 부근에서 폭이 커져서 게이트선(121)의 넓은 면적을 덮고 있다.
반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사각은 30-80°이다.
저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175) 및 복수의 유지 축전기용 도전체(storage capacitor conductor)(177)가 형성되어 있다.
데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 게이트 전극(123), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 돌출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
유지 축전기용 도전체(177)는 게이트선(121)의 확장부(127)와 중첩되어 있다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)는 게이트선(121)과 마찬가지로 알루미늄, 몰리브덴(Mo), 크롬 또는 이들의 합금으로 이루어진 단일막 또는 이러한 단일막을 포함하는 이중막 또는 삼중막의 구조일 수 있다. 이중막일 때 알루미늄 계열의 도전막은 몰리브덴 계열의 도전막 하부에 위치하는 것이 바람직하며, 삼중막일 때에는 중간층으로 위치하는 것이 바람직하다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)도 게이트선(121)과 마찬가지로 그 측면이 약 30-80°의 각도로 각각 경사져 있다.
저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상부의 데이터선(171) 및 드레인 전극(175) 사이에만 존재하며 접촉 저항을 낮추어 주는 역할을 한다. 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이를 비롯하여 데이터선(171) 및 드레인 전극(175)에 가리지 않고 노출된 부분을 가지고 있으며, 대부분의 곳에서는 선형 반도체(151)의 폭이 데이터선(171)의 폭보다 작지만 앞서 설명했듯이 게이트선(121)과 만나는 부분에서 폭이 커져서 게이트선(121)과 데이터선(171) 사이의 절연을 강화한다.
데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)와 노출된 반도체(151) 부분의 위에는 질화 규소 또는 산화 규소로 이루어진 제1 보호막(801)이 형성되어 있다.
제1 보호막(801)의 상부에는 스트라이프 형상을 가지며, 드레인 전극(175) 및 유지 축전기용 도전체(177) 상부에 테이퍼 구조의 개구부(235, 237)를 가지는 적, 녹, 청의 색 필터(230R, 230G, 230B)가 화소에 순차적으로 배열되어 있다. 색 필터(230R, 230G, 230B) 각각의 가장자리는 데이터선(171) 상부에서 서로 중첩되어 있는데, 가장자리 부분은 후속막의 스텝 커버리지(step coverage) 특성을 양호하게 유도하거나 표시판의 평탄화를 도모함으로써 액정의 오배열을 방지할 수 있도록 다른 부분보다 얇은 두께를 가지거나 테이퍼 구조를 가질 수 있으며, 서로 중첩하는 폭이 데이터선(171)을 완전히 덮도록 데이터선(171)의 폭보다 넓을 수도 있다.
여기서, 이웃하는 색 필터의 두 가장자리부가 중첩하고 있는 부분에는 두 가지의 색이 서로 중첩하기 때문에 블랙 상태에서 이 부분을 통하여 빛이 새는 것을 적절히 차단시킬 수 있어서 광차단막으로서의 기능을 할 수 잇는 장점이 있다. 따라서, 흑백 대비비를 향상시킬 수 있다. 따라서, 본 발명의 실시예에 따른 박막 트랜지스터 표시판에서는 게이트선(121) 및 데이터선(171)과 색 필터(230R, 230G, 230B)의 중첩 부분은 화소 사이에서 누설되는 빛을 차단하여 블랙 매트릭스의 기능을 대신한다.
색 필터(230R, 230G, 230B)가 형성되어 있는 제1 보호막(801)의 상부에는 평탄화 특성이 우수하며 감광성을 가지는 유기 물질, 플라스마 화학 기상증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 따위로 이루어진 제2 보호막(802)이 형성되어 있다.
제2 보호막(802)에는 제1 보호막(801)과 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 각각 드러내는 복수의 접촉 구멍(185, 187, 182)이 형성되어 있다. 이때, 접촉 구멍(185, 187, 182)의 측벽은 테이퍼 구조를 가지며, 제1 및 제2 보호막(801, 802)의 경계선은 동일선상에 위치한다.
게이트선(121)의 끝 부분은 데이터선의 끝 부분(179)과 접촉부를 가질 수 있으며, 이러한 실시예에서는 게이트 절연막(140)과 함께 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍이 형성되어 있다. 하지만, 본 실시예에서와 같이 게이트선(121)의 끝 부분이 접촉부를 가지지 않는 경우에는 기판(110)의 상부에 게이트 구동 회로(도시하지 않음)가 형성되어 있으며, 게이트선의 끝 부분은 게이트 구동 회로의 출력단에 연결되어 있다.
한편, 색 필터(230R, 230G, 230B)도 드레인 전극(175) 및 유지 축전기용 도전체(177)를 드러내는 개구부(235, 237)를 가지는데, 도면에 나타난 바와 같이 색 필터(230R, 230G, 230B)도 개구부(235, 237)는 제1 및 제2 보호막(801, 802)의 접촉 구멍(185, 187)보다 큰데, 그렇지 않을 수도 있는데, 이 경우에는 계단 모양의 측벽을 이루어진다.
도면에서 나타난 바와 같이, 접촉 구멍(185, 187, 182)은 드레인 전극(175),유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)의 상부막(752, 772, 792)을 드러내는데, 상부막(752, 772, 792)이 제거되어 하부막(751, 771, 791)을 드러낼 수도 있으며, 이에 더하여 접촉 구멍(185, 187, 182)이 하부막(751, 771, 791)의 가장자리 경계선 중 일부를 드러난 상태를 보여줄 수도 있다. 특히, 이후에 형성되는 ITO 또는 IZO의 도전막과 접촉 특성을 확보하기 위해서는 접촉 구멍(185, 187, 183)에서는 알루미늄 계열의 도전막이 제거된 것이 바람직하다.
제2 보호막(802) 위에는 IZO 또는 ITO로 이루어진 복수의 화소 전극(190) 및 복수의 데이터 접촉 보조 부재(82)가 형성되어 있다. 물론 게이트선(121)의 끝 부분이 접촉부를 가지는 실시예에서는 제2 보호막(802)의 상부에 제2 보호막(802) 및 게이트 절연막(140)에 형성된 접촉부를 통하여 게이트선의 끝 부분에 연결된 게이트 접촉 보조 부재가 형성되어 있는 것이 바람직하다.
화소 전극(190)은 접촉 구멍(185, 187)을 통하여 드레인 전극(175) 및 유지 축전기용 도전체(177)와 각각 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받고 도전체(177)에 데이터 전압을 전달한다.
도 2를 다시 참고하면, 데이터 전압이 인가된 화소 전극(190)은 공통 전압을 인가 받는 대향 표시판(도시하지 않음)의 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 액정 표시 장치용 두 표시판 사이의 액정층(도시하지 않음)의 액정 분자들을 재배열시킨다.
또한 앞서 설명한 것처럼, 화소 전극(190)과 공통 전극은 축전기(이하 “액정 축전기”라 함)를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기라 한다. 유지 축전기는 화소 전극(190) 및 이와 이웃하는 게이트선(121)(이를 전단 게이트선이라 함)의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 게이트선(121)을 확장한 확장부(127)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(127)와 중첩되는 유지 축전기용 도전체(177)를 보호막(180) 아래에 두어 둘 사이의 거리를 가깝게 한다.
화소 전극(190)은 또한 이웃하는 게이트선(121) 및 데이터선(171)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다.
접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 및 데이터선의 끝 부분(179)과 각각 연결된다. 접촉 보조 부재(82)는 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
본 발명의 다른 실시예에 따르면 화소 전극(190)의 재료로 투명한 도전성 폴리머(polymer) 등을 사용하며, 반사형(reflective) 액정 표시 장치의 경우 불투명한 반사성 금속을 사용하여도 무방하다. 이때, 접촉 보조 부재(82)는 화소 전극(190)과 다른 물질, 특히 IZO 또는 ITO로 만들어질 수 있다.
그러면, 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 3a 내지 도 7b 및 도 1과 도 2를 참고로 하여 상세히 설명한다.
도 3a, 도 4a, 도 5a, 도 6a 및 도 7a는 도 1 및 도 2에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 박막 트랜지스터 표시판의 배치도로서 그 순서에 따라 나열한 것이고, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 각각 도 3a, 도 4a, 도 5a, 도 6a 및 도 7a에 도시한 박막 트랜지스터 표시판을 IIIb-IIIb' 선, IVb-IVb' 선, Vb-Vb' 선, VIb-VIb' 선 및 VIIb-VIIb'을 따라 절단한 단면도이다.
먼저, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다.
이어, 도 3a 및 도 3b에 도시한 바와 같이, 감광막 패턴을 이용한 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 게이트 전극(124)과 복수의 확장부(127)를 포함하는 게이트선(121)을 형성한다.
이때, 사진 식각 공정에서 상부막(212, 272, 242) 및 하부막(211, 241, 271)의 패터닝은 서로 다른 식각 조건으로 이루어질 수 있으나, 예를 들면 이들이 알루미늄 계열 및 몰리브덴 계열인 경우에는 이들에 대해서 모두 측면 경사를 주면서 식각할 수 있는 알루미늄 식각액인 CH3COOH(8-15%)/HNO3(5-8%)/H3PO4(50-60%)/H2O(나머지)를 사용한 습식 식각으로 진행할 수 있다.
도 4a 및 도 4b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon), 불순물 비정질 규소층(extrinsic amorphous silicon)의 삼층막을 연속하여 적층하고, 불순물 비정질 규소층과 진성 비정질 규소층을 사진식각하여 복수의 선형 불순물 반도체(164)와 복수의 돌출부(154)를 각각 포함하는 선형 진성 반도체(151)를 형성한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 두 층의 금속막, 즉 하부 금속막과 상부 금속막을 스퍼터링(sputtering) 따위로 차례로 적층한다. 하부 금속막은 IZO 또는 ITO와의 접촉 특성이 우수한 금속, 예를 들면 몰리브덴, 몰리브덴 합금 또는 크롬 등으로 이루어지며 500Å 정도의 두께를 가지는 것이 바람직하다. 상부 금속막은 알루미늄 계열 금속으로 이루어지며, 2,500Å 정도의 두께를 가지는 것이 바람직하다. 감광막 패턴을 이용한 사진 식각 공정으로 상부 금속막과 하부 금속막을 차례로 패터닝하여 복수의 소스 전극(173)을 가지는 복수의 데이터선(171), 복수의 드레인 전극(175) 및 복수의 유지 축전기용 도전체(177)를 형성한다.
이어, 데이터선(171) 및 드레인 전극(175) 상부의 감광막을 제거하거나 그대로 둔 상태에서, 데이터선(171), 드레인 전극(175) 및 유지 축전기용 도전체(177)로 덮이지 않고 노출된 불순물 반도체(164) 부분을 제거함으로써 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)를 완성하는 한편, 그 아래의 진성 반도체(151) 부분을 노출시킨다. 이어, 진성 반도체(151) 부분의 표면을 안정화시키기 위하여 산소 플라스마를 뒤이어 실시하는 것이 바람직하다.
이어, 절연 기판(110)의 상부에 질화 규소를 적층하여 제1 보호막(801)을 형성한 다음, 그 상부에 음성의 적색, 녹색 청색 안료 중 하나를 포함하는 색 필터용 감광막을 도포한 다음, 마스크를 이용하여 색 필터용 감광막을 노광하고 현상하고, 이어, 나머지 다른 두 안료를 포함하는 색필터용 감광막에 대해서도 순차적으로 도포하고 노광하고 현상하여 도 6a 및 도 6b에서 보는 바와 같이, 적, 녹, 청의 색 필터(230R, 230G, 230B)를 순차적으로 형성한다. 이때, 적, 녹, 청의 색 필터(230R, 230G, 230B)는 드레인 전극(175) 및 유지 축전기용 도전체(177) 상부의 제1 보호막(801)을 드러내는 개구부(235, 237)를 가지도록 형성한다.
다음으로, 도 7a 및 도 7b에서 보는 바와 같이, 제2 보호막(802)을 적층하고 사진 식각 공정으로 제1 보호막(801) 및 게이트 절연막(140)과 함께 건식 식각 공정으로 패터닝하여 복수의 접촉 구멍(185, 187, 182)을 형성한다. 접촉 구멍(182, 185, 187)은 드레인 전극(175), 유지 축전기용 도전체(177) 및 데이터선(171)의 끝 부분(179)을 드러내는데, 접촉 구멍(185, 187)은 개구부(235, 237)를 통하여 드러난 제1 보호막(801)을 제2 보호막(802)과 함께 식각하여 이루어진다. 따라서, 접촉 구멍(185, 187)에서 제1 보호막(801)과 제2 보호막(802)의 경계선은 동일선상에 위치한다. 따라서, 본 발명의 실시예에서는 적, 녹, 청의 색 필터(230R, 230G, 230B)를 형성할 때 개구부(235, 237)를 형성한 다음, 드레인 전극(175) 및 유지 축전기용 도전체(177)를 드러내는 접촉 구멍(185, 187)을 개구부(235, 237)를 통하여드러난 제1 보호막(801)을 식각하여 형성함으로써 접촉 구멍(185, 187)의 측벽을 테이퍼 구조로 양호하게 형성할 수 있다. 이후에 형성되는 화소 전극(190)이 접촉부에서 단선되는 것을 방지할 수 있으며, 접촉부의 접촉 저항을 최소화할 수 있다. 또한, 별도의 사진 식각 공정을 추가하지 않아도 되므로 제조 공정을 단순화하여 제조 비용을 최소화할 수 있다.
이때, 알루미늄 계열의 도전막이 상부막으로 드러나는 실시예에서는 접촉 구멍(182, 185, 187)을 통하여 드러난 상부막을 제거하는 공정을 추가할 수 있다.
다음, 도 1 및 2에 도시한 바와 같이, IZO 또는 ITO막을 스퍼터링으로 적층하고 사진 식각하여 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)를 형성한다. 이때, IZO 또는 ITO의 스퍼터링 온도는 250℃ 이하인 것이 접촉 저항을 최소화하기 위해 바람직하다.
앞의 실시예에서는 반도체층과 데이터선을 서로 다른 마스크를 이용한 사진 식각 공정으로 형성하는 제조 방법에 본 발명의 실시예를 적용하여 설명하였지만, 본 발명에 따른 다른 제조 방법은 제조 비용을 최소화하기 위하여 반도체층과 데이터선을 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 표시판의 제조 방법에서도 동일하게 적용할 수 있다. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다.
먼저, 도 8 내지 도 10을 참고로 하여 본 발명의 다른 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 단위 화소 구조에 대하여 상세히 설명한다.
도 8은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 배치도이고, 도 9 및 도 8은 각각 도 8에 도시한 박막 트랜지스터 표시판을 IX-IX' 선 및 X-X' 선을 따라 잘라 도시한 단면도이다.
도 8 내지 도 10에서 보는 바와 같이, 본 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조는 대개 도 1 및 도 2에 도시한 액정 표시 장치용 박막 트랜지스터 표시판의 층상 구조와 동일하다. 즉, 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)이 형성되어 있고, 그 위에 게이트 절연막(140), 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151), 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165)가 차례로 형성되어 있다. 저항성 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 복수의 소스 전극(153)을 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)이 형성되어 있고 그 위에 보호막(180)이 형성되어 있다. 보호막(180) 상부에는 적, 녹, 청의 색 필터(230R, 230G, 230B)가 순차적으로 형성되어 있고, 보호막(180) 및/또는 게이트 절연막(140)에는 복수의 접촉 구멍(182, 185, 187)이 형성되어 있으며, 보호막(180) 위에는 복수의 화소 전극(190)과 복수의 접촉 보조 부재(82)가 형성되어 있다.
그러나 도 1 및 도 2에 도시한 박막 트랜지스터 표시판과 달리, 본 실시예에 따른 박막 트랜지스터 표시판은 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리되어 있으며, 유지 전극(135)을 가지는 복수의 유지 전극선(131)을 두어 드레인 전극(175)과 중첩시켜 유지 축전기를 만든다. 유지 전극선(131)은 공통 전압 따위의 미리 정해진 전압을외부로부터 인가 받으며, 화소 전극(190)과 게이트선(121)의 중첩으로 발생하는 유지 용량이 충분할 경우 유지 전극선(131)은 생략할 수도 있으며, 화소의 개구율을 극대화하기 위해 화소 영역의 가장자리에 배치할 수도 있다.
보호막(180)은 도 2와 달리 제1 보호막만으로 이루어져 있으며, 게이트선(121)은 끝 부분(129)에 접촉부를 가지고 있다. 보호막(180)과 게이트 절연막(140)은 게이트선(121)의 끝 부분(129)을 드러내는 접촉 구멍(181)을 가지고 있으며, 화소 전극(190)과 동일한 층에는 접촉 구멍(129)을 통하여 게이트선(121)의 끝 부분(129)과 연결된 게이트 접촉 보조 부재(81)가 형성되어 있다.
반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165,)와 실질적으로 동일한 평면 형태를 가지고 있다. 구체적으로는, 선형 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다.
또한, 데이터선(171)과 드레인 전극(175)은 크롬(Cr), 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금]으로 이루어진 하부막(711,751), 알루미늄 또는 알루미늄 합금[보기: 알루미늄-네오디뮴(Nd)]으로 이루어진 상부막(712, 752)을 포함한다. 도 9 및 도 10에서 소스 전극(173) 및 데이터선의 끝 부분(179)의 하부막과 상부막은 각각 도면 부호 731, 732, 791, 792로 표시되어 있다.
그러면, 도 8 내지 도 10의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 11 내지 도 18b 및 도 8 내지 도 10을 참조하여 상세하게 설명한다.
도 11은 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 12a 및 12b는 각각 도 11에서 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도이며, 도 13a 및 13b는 각각 도 11에서 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도로서, 도 12a 및 도 12b 다음 단계에서의 단면도이고, 도 14a 및 14b는 각각 도 11에서 XIIa-XIIa' 선 및 XIIb-XIIb' 선을 따라 잘라 도시한 단면도로서, 도 13a 및 도 13b 다음 단계에서의 단면도이고, 도 15는 도 14a 및 도 14b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 16a 및 16b는 각각 도 15에서 XVIa-XVIa' 선 및 XVIb-XVIb' 선을 따라 잘라 도시한 단면도이고, 도 17은 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 18a 및 18b는 각각 도 17에서 XVIIIa-XVIIIa' 선 및 XVIIIb-XVIIIb' 선을 따라 잘라 도시한 단면도이고, 도 19는 도 18a 및 도 18b의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 20a 및 20b는 각각 도 19에서 XXa-XXa' 선 및 XXb-XXb' 선을 따라 잘라 도시한 단면도이다.
먼저, 도 11, 도 12a 및 도 12b에 도시한 바와 같이, 절연 기판(110) 위에 도전막을 적층하고 사진 식각 공정으로 패터닝하여 복수의 게이트선(123)을 각각 포함하는 복수의 게이트선(121) 및 유지 전극(135)을 포함하는 복수의 유지 전극선(131)을 형성한다.
도 13a 및 13b에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법을 이용하여 각각 약 1,500 Å 내지 약 5,000 Å, 약 500 Å 내지 약 2,000 Å, 약 300 Å 내지 약 600 Å의 두께로 연속 증착한다. 이어 하부막(701)과 상부막(702)을 스퍼터링 따위의 방법으로 연속하여 적층하여 도전체층(170)을 형성한 다음 그 위에 감광막을 1 μm 내지 2 μm의 두께로 도포한 후, 그 후, 광마스크(도시하지 않음)를 통하여 감광막에 빛을 조사한 후 현상한다.
현상된 감광막의 두께는 위치에 따라 다른데, 감광막은 두께가 점점 작아지는 제1 내지 제3 부분으로 이루어진다. 영역(A)(이하 "배선 영역"이라 함)에 위치한 제1 부분과 영역(C)(이하 "채널 영역"이라 함)에 위치한 제2 부분은 각각 도면 부호 52와 54로 나타내었고 영역(B)(이하 "기타 영역"이라 함)에 위치한 제3 부분에 대한 도면 부호는 부여하지 않았는데, 이는 제3 부분이 0의 두께를 가지고 있어 아래의 도전체층(170)이 드러나 있기 때문이다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area)뿐 아니라 반투명 영역(translucent area)을 두는 것이 그 예이다. 반투명 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것이 바람직하다. 다른 예로는 리플로우가 가능한 감광막을 사용하는 것이다. 즉, 투명 영역과 차광 영역만을 지닌 통상의 마스크로 리플로우 가능한 감광막 패턴을 형성한 다음 리플로우시켜 감광막이 잔류하지 않은 영역으로 흘러내리도록 함으로써 얇은 부분을 형성한다.
적절한 공정 조건을 주면 감광막(52, 54)의 두께 차 때문에 하부 층들을 선택적으로 식각할 수 있다. 따라서 일련의 식각 단계를 통하여 도 15, 16a 및 16b에 도시한 바와 같은 복수의 소스 전극(173)을 각각 포함하는 복수의 데이터선(171), 복수의 드레인 전극(175)을 형성하고 복수의 돌출부(163)를 각각 포함하는 복수의 선형 저항성 접촉 부재(161) 및 복수의 섬형 저항성 접촉 부재(165), 그리고 복수의 돌출부(154)를 포함하는 복수의 선형 반도체(151)를 형성한다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하고, 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이러한 구조를 형성하는 순서의 한 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160) 및비정질 규소층(150)의 제3 부분 제거,
(2) 채널 영역에 위치한 감광막의 제2 부분(54) 제거,
(3) 채널 영역(C)에 위치한 도전체층(170) 및 불순물 비정질 규소층(160)의 제2 부분 제거, 그리고
(4) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거.
이러한 순서의 다른 예는 다음과 같다.
(1) 기타 영역(B)에 위치한 도전체층(170)의 제3 부분 제거,
(2) 채널 영역(C)에 위치한 감광막의 제2 부분(54) 제거,
(3) 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 비정질 규소층(150)의 제3 부분 제거,
(4) 채널 영역(C)에 위치한 도전체층(170)의 제2 부분 제거,
(5) 배선 영역(A)에 위치한 감광막의 제1 부분(52) 제거, 그리고
(6) 채널 영역(C)에 위치한 불순물 비정질 규소층(160)의 제2 부분 제거.
여기에서는 첫 번째 예에 대하여 설명한다.
먼저, 도 14a 및 14b에 도시한 것처럼, 기타 영역(B)에 노출되어 있는 도전체층(170)의 상부막(702) 및 하부막(701)을 습식 또는 건식으로 식각하여 제거하여 하부의 불순물 비정질 규소층(160) 제3 부분을 노출시킨다. 알루미늄 계열의 도전막은 주로 습식 식각으로 진행하며, 몰리브덴 계열의 도전막을 습식 및 건식 식각을 선택적으로 진행할 수 있으며, 상부막(702) 및 하부막(701)의 이증막은 하나의 습식 식각 조건으로 패터닝할 수도 있다.
도면 부호 174는 데이터선(171)과 드레인 전극(175)이 아직 붙어 있는 상태의 도전체이다. 건식 식각을 사용하는 경우에 감광막(52, 54)의 위 부분이 어느 정도의 두께로 깎여 나갈 수 있다.
이어, 기타 영역(B)에 위치한 불순물 비정질 규소층(160) 및 그 하부의 진성 비정질 규소층(150)의 제3 부분을 제거함과 더불어, 채널 영역(C)의 감광막 제2 부분(54)을 제거하여 아래의 도전체(174) 제2 부분을 노출시킨다. 감광막의 제2 부분(54)의 제거는 불순물 비정질 규소층(160) 및 진성 비정질 규소층(150)의 제3 부분의 제거와 동시에 하거나 따로 수행한다. 채널 영역(C)에 남아 있는 제2 부분(54)의 찌꺼기는 애싱(ashing)으로 제거한다.
이 단계에서 선형 진성 반도체(151)가 완성된다. 그리고 도면 부호 164는 선형 저항성 접촉 부재(161)와 섬형 저항성 접촉 부재(165)가 아직 붙어 있는 상태에 있는 선형의 불순물 비정질 규소층(160)을 가리키며 이를 앞으로 (선형의) 불순물 반도체라 한다.
여기서, 도전체층(170)의 하부막(701)을 건식 식각으로 패터닝하는 경우에 그 하부의 불순물 비정질 규소층(160)과 진성 비정질 규소층(150)을 연속하여 건식 식각함으로써 제조 공정을 단순화 할 수 있으며, 이 경우에 동일한 식각 체임버에서 세 층(701, 160, 150)에 대한 건식 식각을 연속 수행하는 인 시튜(in-situ) 방법으로 행할 수도 있으며, 그렇지 않을 수도 있다.
다음, 도 15, 도 16a 및 16b에 도시한 바와 같이 채널 영역(C)에 위치한 도전체(174) 및 선형의 불순물 반도체(164)의 제2 부분을 식각하여 제거한다. 또한남아 있는 감광막 제1 부분(52)도 제거한다.
이때, 도 16b에 도시한 것처럼 채널 영역(C)에 위치한 선형 진성 반도체(151)의 돌출부(154) 위 부분이 제거되어 두께가 작아질 수도 있으며 감광막의 제1 부분(52)도 이때 어느 정도의 두께로 식각된다.
이렇게 하면, 도전체(174) 각각이 하나의 데이터선(171)과 복수의 드레인 전극(175)으로 분리되면서 완성되고, 불순물 반도체(164) 각각이 하나의 선형 저항성 접촉 부재(161)와 복수의 섬형 저항성 접촉 부재(165)로 나뉘어 완성된다.
다음, 도 17, 도 18a 및 도 18b에서 보는 바와 같이, 제1 실시예와 동일하게 기판(110)의 상부에 질화 규소 또는 산화 규소를 적층하여 보호막(180)을 형성한 다음, 색 필터용 감광막을 순차적으로 도포하고 노광하고 현상하여 유지 전극(135)과 중첩하는 드레인 전극(175)을 드러내는 개구부(235)를 가지는 적, 녹, 청의 색 필터(230R, 230G, 230B)를 순차적으로 형성한다.
도 19, 도 20a 및 도 20b에 도시한 바와 같이, 기판(110)의 상부에 감광막(PR)을 형성하고 이를 식각 마스크로 보호막(180)을 게이트 절연막(140)과 함께 식각하여 복수의 접촉 구멍(181, 185, 182)을 형성한다. 물론, 본 실시예에서도 제1 실시예와 같이 적, 녹, 청의 색 필터(230R, 230G, 230B)의 상부에 제2 보호막을 형성한 다음 접촉 구멍(181, 185, 182)을 형성할 수도 있다.
마지막으로, 도 8 내지 도 10에 도시한 바와 같이, 500 Å 내지 1,500 Å 두께의 IZO 또는 ITO층을 스퍼터링 방법으로 증착하고 사진 식각하여 복수의 화소 전극(190) 및 복수의 접촉 보조 부재(81, 82)를 형성한다. IZO층을 사용하는 경우의 식각은 (HNO3/(NH4)2Ce(NO3)6/H2O) 등 크롬용 식각액을 사용하는 습식 식각인 것이 바람직한데, 이 식각액은 알루미늄을 부식시키지 않기 때문에 데이터선(171), 드레인 전극(175), 게이트선(121)에서 알루미늄 도전막이 부식되는 것을 방지할 수 있다.
본 실시예에서는 제1 실시예에 따른 효과와 더불어 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하므로 제조 공정을 단순화할 수 있다.
도 21은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 22는 도 21의 박막 트랜지스터 표시판을 XXII-XXII' 선을 따라 잘라 도시한 단면도이다.
도 21 및 도 22에서 보는 바와 같이, 대부분의 구조는 도 1 및 도 2와 동일하다.
하지만, 도 1 및 도 2와 달리, 제2 실시예와 같이 게이트선(121)에 확장부를 두는 대신 게이트선(121)과 동일한 층에 게이트선(121)과 전기적으로 분리되어 있으며, 게이트선(121)과 나란하게 복수의 유지 전극선(131)이 형성되어 있다.
또한, 보호막(180)은 제2 실시예와 같이 제1 보호막만으로 이루어져 있으어, 드레인 전극(175)을 드러내는 접촉 구멍(185) 및 개구부(235)의 측벽은 계단 모양을 이루며, 화소 전극(190)은 이들(185, 235)을 통하여 드레인 전극(175)과 연결되어 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같이, 본 발명에 따른 제조 방법에서는 적, 녹, 청의 색 필터를 형성할 때 신호선의 접촉부 상부에 개구부를 형성한 다음, 개구부로 노출된 절연막을 패터닝하여 신호선을 드러내는 접촉 구멍을 형성함으로써 접촉 구멍의 측벽을 테이퍼 구조로 양호하게 형성할 수 있다. 이를 통하여 접촉부에서 단선이 발생하거나 접촉 구멍의 접촉 저항이 증가하는 것을 방지할 수 있으며, 제조 공정을 단순화하여 제조 비용을 최소화할 수 있다.

Claims (14)

  1. 기판 위에 게이트 전극을 가지는 게이트선을 형성하는 단계,
    상기 기판 위에 게이트 절연막을 적층하는 단계,
    상기 게이트 절연막 상부에 반도체층을 형성하는 단계,
    상기 반도체층과 접하는 소스 전극 및 드레인 전극과 상기 소스 전극을 가지는 데이터선을 형성하는 단계,
    상기 반도체층을 덮는 제1 보호막을 형성하는 단계,
    상기 드레인 전극 상부의 상기 제1 보호막을 드러내는 개구부를 가지는 색 필터를 형성하는 단계,
    상기 개구부를 통하여 드러난 상기 제1 보호막을 식각하여 드레인 전극을 드러내는 접촉 구멍을 형성하는 단계,
    상기 게이트선과 상기 데이터선으로 정의되는 화소 영역에 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 보호막은 질화 규소 또는 산화 규소로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 색 필터를 덮는 제2 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 접촉 구멍 형성 단계는 상기 제1 및 제2 보호막을 함께 식각하여 이루어지는 박막 트랜지스터 표시판의 제조 방법.
  5. 제1항에서,
    상기 화소 전극은 IZO 또는 ITO로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 반도체층, 상기 저항성 접촉층 및 상기 데이터선과 상기 드레인 전극은 하나의 감광막 패턴을 이용한 사진 식각 공정으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
  7. 절연 기판,
    상기 절연 기판 위에 형성되어 있으며, 게이트 전극을 가지는 게이트선,
    상기 게이트선을 덮는 게이트 절연막,
    상기 게이트 절연막 상부에 형성되어 있는 반도체층,
    상기 반도체층과 접하는 소스 전극을 가지는 데이터선 및 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극,
    상기 반도체층을 덮으며, 상기 드레인 전극을 드러내는 접촉 구멍을 가지는 제1 보호막,
    상기 제1 보호막의 상부에 형성되어 있으며, 상기 접촉 구멍을 통하여 드러난 상기 드레인 전극을 드러내는 개구부를 가지는 색 필터,
    상기 색 필터의 상부에 형성되어 있으며, 상기 접촉 구멍을 통하여 상기 드레인 전극과 연결되어 있는 화소 전극
    을 포함하는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 개구부 및 상기 접촉 구멍의 경계는 계단 모양으로 이루어진 박막 트랜지스터 표시판.
  9. 제7항에서,
    상기 색 필터와 상기 화소 전극 사이에 형성되어 있는 제2 보호막을 더 포함하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제2 보호막은 상기 제1 보호막과 상기 접촉 구멍을 함께 가지며, 상기 제1 및 제2 보호막에서 상기 접촉 구멍 경계선은 동일 선상에 위치하는 박막 트랜지스터 표시판.
  11. 제7항에서,
    상기 접촉 구멍은 상기 개구부의 안쪽에 위치하는 박막 트랜지스터 표시판.
  12. 제7항에서,
    상기 화소 전극은 IZO 또는 ITO로 이루어진 박막 트랜지스터 표시판.
  13. 제7항에서,
    상기 반도체층은 상기 데이터선과 상기 드레인 전극의 하부까지 연장되어 있는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 소스 전극과 상기 드레인 전극 사이를 제외한 상기 반도체층은 상기 데이터선과 동일한 평면 패턴을 가지는 박막 트랜지스터 표시판.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804093B2 (en) 2008-07-07 2010-09-28 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method of the same
US8305507B2 (en) 2005-02-25 2012-11-06 Samsung Display Co., Ltd. Thin film transistor array panel having improved storage capacitance and manufacturing method thereof
US9606404B2 (en) 2015-01-09 2017-03-28 Samsung Display Co., Ltd. Liquid crystal display and method of manufacturing the same

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI382264B (zh) * 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
TW200712706A (en) * 2005-09-14 2007-04-01 Quanta Display Inc Pixel structure and fabricating method thereof
KR20070039433A (ko) * 2005-10-08 2007-04-12 삼성전자주식회사 표시장치
CN100464396C (zh) * 2005-10-31 2009-02-25 中华映管股份有限公司 薄膜晶体管的制作方法
KR101261608B1 (ko) * 2006-04-26 2013-05-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101469026B1 (ko) * 2007-12-11 2014-12-05 삼성디스플레이 주식회사 표시 장치 및 그 표시판의 제조 방법
KR101448000B1 (ko) * 2008-08-26 2014-10-14 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN202404339U (zh) * 2012-01-12 2012-08-29 京东方科技集团股份有限公司 阵列基板及包括该阵列基板的显示装置
JP6277640B2 (ja) * 2013-09-13 2018-02-14 セイコーエプソン株式会社 電気光学装置用基板の製造方法、電気光学装置用基板、電気光学装置、及び電子機器
TWI553837B (zh) * 2014-06-17 2016-10-11 友達光電股份有限公司 製作顯示面板之方法
CN109085713A (zh) * 2018-07-25 2018-12-25 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2620240B2 (ja) * 1987-06-10 1997-06-11 株式会社日立製作所 液晶表示装置
US5691794A (en) * 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
TW344043B (en) * 1994-10-21 1998-11-01 Hitachi Ltd Liquid crystal display device with reduced frame portion surrounding display area
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
JP2001005038A (ja) * 1999-04-26 2001-01-12 Samsung Electronics Co Ltd 表示装置用薄膜トランジスタ基板及びその製造方法
KR100628679B1 (ko) * 1999-11-15 2006-09-28 엘지.필립스 엘시디 주식회사 어레이 패널, 액정 표시장치 제조방법 및 그 제조방법에따른액정표시장치
JP2001175198A (ja) * 1999-12-14 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW447138B (en) * 2000-04-28 2001-07-21 Unipac Optoelectronics Corp Manufacturing method of thin-film transistor
JP3793402B2 (ja) * 2000-07-28 2006-07-05 株式会社日立製作所 カラー液晶表示装置
KR100720095B1 (ko) * 2000-11-07 2007-05-18 삼성전자주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4876341B2 (ja) * 2001-07-13 2012-02-15 日本電気株式会社 アクティブマトリクス基板及びその製造方法
KR100811640B1 (ko) * 2001-10-18 2008-03-11 엘지.필립스 엘시디 주식회사 액정 표시 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8305507B2 (en) 2005-02-25 2012-11-06 Samsung Display Co., Ltd. Thin film transistor array panel having improved storage capacitance and manufacturing method thereof
US7804093B2 (en) 2008-07-07 2010-09-28 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method of the same
US9606404B2 (en) 2015-01-09 2017-03-28 Samsung Display Co., Ltd. Liquid crystal display and method of manufacturing the same

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