JP4876341B2 - アクティブマトリクス基板及びその製造方法 - Google Patents
アクティブマトリクス基板及びその製造方法 Download PDFInfo
- Publication number
- JP4876341B2 JP4876341B2 JP2001214129A JP2001214129A JP4876341B2 JP 4876341 B2 JP4876341 B2 JP 4876341B2 JP 2001214129 A JP2001214129 A JP 2001214129A JP 2001214129 A JP2001214129 A JP 2001214129A JP 4876341 B2 JP4876341 B2 JP 4876341B2
- Authority
- JP
- Japan
- Prior art keywords
- opening
- film
- wiring
- photosensitive
- photosensitive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
- H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
- G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の製造方法に関し、特に液晶パネルの軽量化、薄型化に採用されるプラスチック基板を用いた液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
ツイスト・ネマチック（ＴＮ）型の液晶表示装置は、薄膜トランジスタ（ＴＦＴ）を搭載したＴＦＴ基板とカラーフィルタを搭載したカラーフィルタ（ＣＦ）基板とが液晶を挟んで形成される構成を採る。また、ＴＦＴ基板の液晶と反対側の裏面からバックライトをＴＦＴ基板に向けて照射し、液晶を回転させることにより入射光の透過、遮断を行い、ＣＦ基板を透過する光により色表示を行っている。この場合、図３（ａ）の１画素の平面図に示されるように、ゲート配線２ｂ、ソース配線６ｂ及び画素電極２０により覆われない領域にバックライトが入射すると、正常に制御されていない液晶に光が入射することとなり表示品質の低下を招く。この光漏れを防ぐため、ＣＦ基板上に設けられたブラックマトリクスで遮光する必要がある。しかし、ＣＦ基板とＴＦＴ基板との重ね合わせがある程度ずれることを見込んでブラックマトリクスによる遮光領域は大きくする必要がある。従って、液晶表示装置の開口率が小さくなり、透過率の低い液晶表示装置になってしまうという問題点を有した。
【０００３】
上記問題を解決し、開口率を大きくする手段として、ＴＦＴ基板の上にカラーフィルタを形成する方法（ＣＦｏｎＴＦＴ構造）が、特願平１０−３５１６３７号公報（以下、従来例）に開示されている。図８、９は、従来例のチャネル保護型ＴＦＴをスイッチング素子に用いたＣＦｏｎＴＦＴの製造工程を示した断面図である。図８、９を用いてＣＦｏｎＴＦＴの構造を説明する。
【０００４】
まず、透明性絶縁基板５１上にチャネルエッチ型ＴＦＴ６０ａを形成し、チャネルエッチ型ＴＦＴ６０ａを含む基板全面をパッシベーション膜５８で覆う。パッシベーション膜５８は例えばプラズマＣＶＤ法による窒化シリコン膜で形成する（図８（ａ））。
【０００５】
次に、赤色顔料をアクリル系樹脂に分散させたネガ型光硬化性カラーレジストを、スピンコート法で透明性絶縁基板５１上に塗布する。膜厚は約１．２μｍ程度になるようスピン回転数を調整する。次に、ホットプレートで８０℃で２分間プリベークを行い、露光した後、ＴＭＡＨ（テトラメチルアンモニウムヒドロオキサイド）液で現像し、対応する部分に赤色カラーフィルタ６３ａを形成する（図８（ｂ））。このとき、赤色カラーフィルタ６３ａは、この後の工程で形成されるコンタクトスルーホール上には形成しない。続いて、クリーンオーブンで２２０℃、６０分間の焼成を行い、赤色カラーフィルタ６３ａを硬化させる。
【０００６】
次に、赤色カラーフィルタ６３ａ形成と同様の方法で緑色カラーフィルタ６３ｂを形成し、オーブンで２２０℃、６０分間の焼成を行うと緑色カラーフィルタ６３ｂが得られる（図８（ｃ））。青色カラーフィルタ６３ｃの形成も同様の方法で形成する。
【０００７】
次に、カラーフィルタの形成後、ブラックマトリクス６４を形成する。ブラックマトリクス６４はアクリル樹脂にカーボンあるいは顔料を分散させた樹脂ブラックマトリクスを用いる。例えば、粘度２０ｃｐ程度の材料を用いてスピンコート法により透明性絶縁基板５１上に約１．５μｍの膜厚に樹脂を塗布、現像して形成するが、この後の工程で形成されるコンタクトスルーホール上には設けない。
【０００８】
次に、平坦化のためオーバーコート層６５を塗布し、現像工程にてオーバーコート層６５に第２開口６６を形成する。更にオーバーコート層１５の焼成を２２０℃・６０分行い硬化させる。この時、オーバーコート層の形状は、焼成時のメルトにより、大きな弧を描いた弓なり形状となる（図９（ａ））。
【０００９】
続いて、ノボラック系感光性レジスト６７を塗布し、パターニングしてコンタクトホール６８を形成する。その後、ノボラック系感光性レジスト６７をマスクとしてパッシベーション膜５８のエッチングを行い、パッシベーション膜５８にコンタクトスルーホール６９を形成する（図９（ｂ））。
【００１０】
次に、オーバーコート層６５、コンタクトスルーホール６９の形成後、それらの上にスパッタ法で画素電極となる透明導電膜を成膜し、パターニングして画素電極７０を形成する（図９（ｃ））。この時、膜厚は厚いほど良好なカバレッジが得られ、ドレイン電極５７との電気的な接続が安定するが、透明導電膜に用いるＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜の加工性を考慮すると約１００ｎｍの膜厚が適当である。
【００１１】
【発明が解決しようとする課題】
しかし、この従来例では、弓なり形状となったオーバーコート層の上に、ノボラック系感光性レジストを塗布して、画素電極とドレイン電極を接続するためのパッシベーション膜の開口を行うが、ノボラック系感光性レジストのコンタクトホール６８とオーバーコート層の第２開口６６とをレイアウト上で目合わせ余裕の１μｍのマージンを持たせても、ノボラック系感光性レジストのコンタクトホール６８が下地のオーバーコート層の第２開口６６といずれかの辺で重なって形成される。このため、ノボラック系感光性レジスト６７のコンタクトホール６８部分の形状が、パッシベーション膜界面でオーバーコート層の第２開口６６に沿って垂直に切り立ってしまい、エッチング後のパッシベーション膜のコンタクトスルーホール６９の形状が垂直になり、画素電極とドレイン電極の接続抵抗が安定しないという問題点を有していた。
【００１２】
本発明の目的は、液晶表示装置に用いられるＣＦｏｎＴＦＴ基板において、ソース・ドレイン電極とそれに接続される画素電極との接続抵抗を安定して低く製造することが可能となるアクティブマトリクス基板の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明のアクティブマトリクス基板の製造方法は、透明絶縁性基板上に薄膜トランジスタ及び配線を形成する工程と、前記透明絶縁性基板上に前記薄膜トランジスタ及び前記配線を覆う保護膜を堆積させる工程と、前記保護膜の上に前記保護膜を覆い、かつ、前記配線の上方に位置する第１の開口部を有する第１の感光膜を形成する工程と、前記第１の感光膜の上に前記第１の感光膜を覆い、かつ、前記第１の開口部の内側に第２の開口部を有する第２の感光膜を形成する工程と、前記第２の感光膜をマスクとして前記第２の開口部に露出する前記保護膜をエッチング除去して前記保護膜に第３の開口部を形成する工程と、前記第２の感光膜を除去した後、前記第１の感光膜の上に前記第３の開口部を覆う導電膜を堆積させ、前記導電膜をパターニングして前記第３の開口部に露出する配線と接続する前記導電膜からなる上層配線を形成する工程とを備えるアクティブマトリクス基板の製造方法であって、前記第１の開口部は前記第３の開口部を第２の感光膜の膜厚以上のマージンでもって包含する形状に形成されることを特徴とする。上記本発明のアクティブマトリクス基板の製造方法は、以下のような適用形態を有している。
【００１４】
まず、前記第２の感光膜の膜厚は、１．５μｍ〜４．０μｍの範囲である。
【００１５】
次に、前記第１の感光膜を形成する工程において、前記第１の感光膜は、前記保護膜の上に第１の感光膜を塗布し、露光、現像を行った後に１２０〜１６０℃の温度範囲内で３〜１０分間のミッドベークを行い、続いて２２０〜２３０℃の温度範囲内でポストベークを行うことにより形成される。
【００１６】
次に、前記第１の感光膜を形成する工程において、前記第１の感光膜は、以下のような方法で処理される。
【００１７】
すなわち、前記第１の感光膜を形成する工程において、前記第１の感光膜は、前記保護膜の表面を界面処理し、前記保護膜表面と前記第１の感光膜との密着性を強化させる処理を行った後に形成される。
【００１８】
次に、前記第２の感光膜を形成する工程において、前記第２の感光膜は、以下のような方法で処理される。
【００１９】
まず第１に、前記第１の感光膜の形成された前記透明絶縁性基板の表面を界面処理し、前記第１の開口部に露出する保護膜表面と前記第２の感光膜との密着性を強化させる処理を行った後に、前記第１の感光膜の上に前記第２の感光膜を覆うことにより形成される。
【００２０】
第２に、前記第１の感光膜の上にノボラック系の感光性レジストを塗布し、露光、現像を行った後に２０〜１２０℃の温度範囲内で３〜１０分間の熱処理を行い、前記第２の開口部の側面形状をテーパー状とすることにより形成される。
【００２１】
第３に、前記第１の感光膜の上にノボラック系の感光性レジストを塗布した後、前記第２の開口部形成予定領域の前記感光性レジストに対して露光量を変えて露光し、その後現像して前記第２の開口部の側面形状をテーパー状とすることにより形成される
第４に、前記第２の感光膜の前記第２の開口部にテーパー形状を形成した後に、前記感光性レジストに対して減圧乾燥処理を施し、前記感光性レジスト中に含まれる溶媒を蒸発させ、前記感光性レジストの前記第２の開口部のテーパー形状を維持させることにより形成される。
【００２２】
次に、前記保護膜を堆積させる工程と前記第１の感光膜を形成する工程との間に、前記保護膜の上にカラーフィルタ及びブラックマトリクスを形成する工程が挿入される。
【００２３】
次に、前記配線は前記薄膜トランジスタを構成するゲート電極及びソース電極を含み、前記ゲート電極は前記配線を構成するゲート配線に接続され、前記第３の開口部は前記ソース電極の上に形成され、前記上層配線は前記第３の開口部を通して前記ソース電極に接続される画素電極の他、前記画素電極と離間して所定の間隔で並行して形成される電極部分を有する共通電極を含み、前記共通電極は前記ゲート配線と電気的に接続される。
【００２４】
次に、本発明のアクティブマトリクス基板は、透明絶縁性基板上に形成された薄膜トランジスタ及び配線と、前記薄膜トランジスタ及び前記配線を覆い前記透明絶縁性基板上に形成された保護膜と、前記保護膜を覆い、かつ、前記配線の上方に位置する第１の開口部を有すべく形成された第１の感光膜と、前記保護膜のうち前記第１の開口部の内側に形成された第３の開口部と、前記第３の開口部に露出する配線と接続する上層配線とを備えるアクティブマトリクス基板であって、前記第１の開口部は前記第３の開口部を１．５μｍ以上のマージンでもって包含する形状に形成されることを特徴とする。
【００２５】
本発明のアクティブマトリクス基板の第１の適用形態は、前記保護膜と前記第１の感光膜との間に、色層を有する。
【００２６】
また、本発明のアクティブマトリクス基板の第２の適用形態は、前記配線は前記薄膜トランジスタを構成するゲート電極、ゲート配線、共通配線、ソース・ドレイン電極及び共通電極を含み、前記ゲート電極は前記ゲート配線の一部を構成し、前記共通電極は前記ゲート配線と同時に形成される前記共通配線に接続され、前記第３の開口部は前記ソース・ドレイン電極の上に形成され、前記上層配線は前記第３の開口部を通して前記ソース・ドレイン電極に接続される画素電極の他、前記画素電極と離間して所定の間隔で並行して形成される電極部分を有する共通電極を含む。
【００２７】
【発明の実施の形態】
本発明の第１の特徴は、樹脂ブラックマトリクス、カラーレジスト、オーバーコート膜を用いてＴＦＴ基板上にカラーフィルターを形成するアクティブマトリクス基板において、コンタクトホールの形成をオーバーコート層の形成後に行う工程で、ノボラック系感光性レジストの形状を弓なり形状に形成されたオーバーコート層の影響を受けないようにテーパー形状に制御することである。
【００２８】
次に、本発明の第１の実施形態について図１〜６を参照して説明する。図１は、本発明による液晶表示装置の方法により形成されたＴＦＴ近傍の断面図であり、図２は液晶表示装置のアクティブマトリクス基板の回路図であり、図３は、アクティブマトリクス基板の１画素の平面図であり、（ａ）は平面図が複雑になるためにカラーフィルタ及びブラックマトリクスを除いて示したものであり、（ｂ）は、カラーフィルタ及びブラックマトリクスと画素電極及びコンタクトスルーホールの位置関係を示すためにそれらのみを示す平面図である。また、図４〜６は、本発明の第１の実施形態の液晶表示装置の方法を、図３の切断線Ａ−Ａ’に沿ったＴＦＴ部分の断面図として製造工程順に示すものである。
【００２９】
図２は本発明のＣＦｏｎＴＦＴ構造を含むアクティブマトリクス基板の構成を示す回路図である。
【００３０】
図１について説明すると、透明性絶縁基板１上にゲート電極２ａが設けられ、それらを覆うようにゲート絶縁膜３が形成される。その上にゲート電極２ａと重畳するように半導体層４が設けられ、その半導体層４の中央部上で隔てられたソース電極６ａ、ドレイン電極７がオーミックコンタクト層５を介して半導体層４に接続されている。それらソース電極６ａとドレイン電極７の間のオーミックコンタクト層はエッチング除去され、ソース電極６ａ、ドレイン電極７と半導体層４の間にのみオーミックコンタクト層５が設けられている。
【００３１】
さらに、オーミックコンタクト層がエッチング除去されたチャネル部を含めて、これらを覆うようにパッシベーション膜８が設けられ、ドレイン電極７と画素電極２０を接続するためのコンタクトスルーホール１９が形成されている。
【００３２】
このとき、コンタクトスルーホール１９をテーパー形状に形成するためには、コンタクトスルーホール１９の開口位置とオーバーコート層の開口１６の位置が重要になる。図１に示すように、コンタクトスルーホール１９の位置がオーバーコート層１５の開口１６の位置から２μｍ以上離れていないと、パターニングの際、ノボラック系感光性レジスト１７がオーバーコート層１５の端面形状の影響により、弓なり形状に形成される。このため、パッシベーション膜８界面のノボラック系感光性レジスト１７の形状が垂直になってしまい、パッシベーション膜８のコンタクトスルーホール１９の形状をテーパーに制御することができない。
【００３３】
パッシベーション膜８上には、Ｒ、Ｇ、Ｂの各色層のカラーフィルタ１３がコンタクトスルーホール１９上を除いた画素表示領域に対応した部分に設けられている。その上にブラックマトリクス１４がＴＦＴを含むゲート配線上のパッシベーション膜８の上に形成され、コンタクトスルーホール１９を除く領域をオーバーコート層１５が覆っている。
【００３４】
図２は、アクティブマトリクス基板の構成を示す回路図であり、ゲート端子２ｃからゲート配線２ｂが導出され、マトリクス状に配置された画素のＴＦＴ１０のゲート電極に接続される。一方、ドレイン端子７ａからはドレイン配線６ｂが導出され、ＴＦＴ１０のドレイン電極に信号を供給する。アクティブマトリクス基板とそれに対向する対向基板との間には液晶４４が注入され、各画素の画素電極は、対向基板に形成された共通電極との間で液晶４４を誘電体とする画素容量４５を構成する。
【００３５】
図４〜６は本発明の第１の実施形態の製造工程を示している。
【００３６】
図４（ａ）のように、透明性絶縁基板１上にゲート電極２ａ、ゲート絶縁膜３、半導体層４、オーミックコンタクト層５、ソース電極６ａ及びドレイン電極７、パッシベーション膜８がそれぞれ形成される。
【００３７】
次に、図４（ｂ）のように、カラーレジストとして顔料を分散させたアルカリ現像液に溶解する光硬化性アクリル樹脂を用い、このカラーレジストをスピンコート法により、基板上に約１．２μｍの厚さに塗布する。続いて、８０℃で２分プリベークをした後、露光してアルカリ現像液（ＴＭＡＨ）でパターニングする。この時、カラーレジストはコンタクトスルーホールが形成される領域には形成されず、図のように第１開口１２となる。
【００３８】
次に、２２０℃に予め加熱されたオーブンに、カラーレジストがパターニングされた基板を入れ硬化させる。これにより赤色カラーフィルタ１３aが形成される
。本提案では、赤色カラーフィルタ１３ａの形成前にブラックマトリクスの形成を行わないため、赤色カラーフィルタ１３ａの残渣が発生しない。これは、赤色カラーフィルタ１３ａの形成前に、同じ成分のブラックマトリクスのような有機膜が形成されている場合、赤色カラーフィルタ１３ａと下地の有機膜との密着性が向上するため赤色カラーフィルタ１３ａの残渣が発生しやすくなる、という事実に基づく。
【００３９】
同様の方法で緑色カラーフィルタ１３ｂ（図４（ｃ））、青色カラーフィルタ１３ｃ（図５（ａ））を形成した後、トランジスタの遮光と周辺シールド部の遮光の為にブラックマトリクス１４を形成する（図５（ｂ））。ブラックマトリクス１４はアクリル樹脂にカーボンあるいは顔料を分散させた樹脂ブラックマトリクスを用いる。本実施形態では、粘度２０ｃｐ程度の材料を使いスピンコート法で基板上に約１．５μｍの膜厚に形成し、コンタクトホール形成領域には設けない。
【００４０】
次に、オーバーコート層１５を塗布し、現像工程にてオーバーコート層１５のコンタクトホール形成領域を開口して第２開口１６を形成する。続いて、ノボラック系感光性レジスト１７を１．５〜４．０μｍの膜厚に塗布、パターニング後、ノボラック系感光性レジスト１７をマスクとしてパッシベーション膜８のエッチングを行う。このとき、ノボラック系感光性レジスト１７に開口されるコンタクトスルーホール１９をテーパー形状に形成するためには、コンタクトスルーホール１９の開口位置とオーバーコート層１５の開口位置が重要になる。
【００４１】
次に、主にコンタクトホール形成領域周辺に剥き出しになっているパッシベーション膜８の表面処理を行った後、オーバーコート層１５を塗布し、現像工程にてオーバーコート層１５のコンタクトホール形成領域を開口して第２開口１６を形成する。このパッシベーション膜８表面の界面処理はオーバーコート層１５との密着性を向上させるために行われ、シラン系カップリング材等が用いられる。
【００４２】
図１に示すように、コンタクトスルーホール１９の開口位置が、オーバーコート層１５に形成された第２開口１６からノボラック系感光性レジスト１７の膜厚分Ｌ（ノボラック系感光性レジスト１７が１．５μｍの膜厚で塗布される場合、実際には目合わせ余裕も含めて、レイアウト上はコンタクトスルーホール１９と第２開口１６とのマージンを２．０μｍに設計する）以上離れていないと、パターニングの際、ノボラック系感光性レジスト１７のコンタクトスルーホール１９がオーバーコート層１５の第２開口１６の端面形状の影響により、弓なり形状に形成される。このため、パッシベーション膜８界面のノボラック系感光性レジスト１７の形状が第２開口１６に沿って垂直になってしまい、パッシベーション膜８のコンタクトスルーホール断面形状をテーパー状にすることができない。
【００４３】
また、ノボラック系感光性レジスト１７を現像後、溶媒を蒸発させるためのポストベークは１２０℃以下で行う必要がある。これにより、パッシベーション膜８界面のノボラック系レジスト１７の形状がテーパー状に形成できるので、エッチング後のコンタクトスルーホール１９の断面形状もテーパー状に形成され、画素電極２０とドレイン電極７との間の接続抵抗が低く、良好なアクティブマトリクス基板を得ることが出来る。
【００４４】
本発明は、樹脂ブラックマトリクスやカラーレジストのない構造でも有効であり、ＴＦＴ基板上に有機膜からなるオーバーコート層を形成する全ての構造に適用できる。
【００４５】
第１の実施形態における製造方法についてさらに詳細に説明する。図４〜６は本実施形態の製造フローを図３（ａ）の切断線Ａ−Ａ’に沿った断面図として示したものである。
【００４６】
まず、透明性絶縁性基板１上にチャネルエッチ型ＴＦＴ１０ａを形成し、チャネルエッチ型ＴＦＴ１０ａを含む基板全面をパッシベーション膜８で覆う。パッシベーション膜８は例えばプラズマＣＶＤ法による窒化シリコン膜で形成する（図４（ａ））。
【００４７】
次に、赤色顔料をアクリル系樹脂に分散させたネガ型光硬化性カラーレジストを、スピンコート法で基板上に塗布する。膜厚は約１．２μｍ程度になるようスピン回転数を調整する。続いて、ホットプレートで８０℃、２分間のプリベークを行い、露光した後、ＴＭＡＨ（テトラメチルアンモニウムヒドロオキサイド）液で現像し、対応する部分に赤色カラーフィルタ１３ａを形成する。コンタクトスルーホール形成予定領域には赤色カラーフィルタ１３ａを設けないので、その領域は第１開口１２となる。さらに、クリーンオーブンで２２０℃、６０分間の焼成を行い、赤色カラーフィルタ１３ａを硬化させる（図４（ｂ））。
【００４８】
次に、赤色カラーフィルタ１３ａ形成と同様の方法で緑色カラーフィルタ１３ｂを形成し、オーブンで２２０℃、６０分間の焼成を行うと緑色カラーフィルタ１３ｂが得られる（図４（ｃ））。
【００４９】
次に、青色カラーフィルタ１３ｃの形成も同様の方法で形成する（図５（ａ））。
【００５０】
次に、カラーフィルタの形成後、ブラックマトリクス１４を形成する。ブラックマトリクス１４はアクリル樹脂にカーボンあるいは顔料を分散させた樹脂ブラックマトリクスを用いる。本実施形態では、粘度２０ｃｐ程度の材料を使いスピンコート法で基板上に約１．５μｍの膜厚に形成し、コンタクトホール形成予定領域には設けない（図５（ｂ））。
【００５１】
次に、オーバーコート層１５を塗布し、現像工程にてオーバーコート層１５のコンタクトスルーホール形成予定領域の開口を行い、第２開口１６を形成する。更にオーバーコート層１５の焼成を２２０℃、６０分間行いオーバーコート層１５を硬化させる。この時、現像工程での現像マージンが狭いため、現像液のＰＨの変動により、オーバーコート層１５がサイドエッチングされてパッシベーション膜８近傍で垂直に近い開口形状となる場合があるため、焼成前に１２０℃〜１６０℃の温度で３分以上のミッドベークを行うと、サイドエッチング後の開口形状がテーパーの付いた開口形状となる（図５（ｃ））。
【００５２】
続いて、ノボラック系感光性レジスト１７を１．５〜４．０μｍの厚さに塗布し、パターニングして、ノボラック系感光性レジスト１７にコンタクトホール１８を形成する。このとき、ノボラック系感光性レジスト１７が１．５μｍの膜厚で塗布される場合、実際には目合わせ余裕も含めて、レイアウト上はコンタクトスルーホール１９と第２開口１６とのマージンを２．０μｍに設計される。従って、コンタクトスルーホール１９と第２開口１６とが設計通り形成されたとすると、２．０μｍの間隔Ｌをもって形成されることとなる。
【００５３】
その後、ノボラック系感光性レジスト１７をマスクとしてパッシベーション膜８のエッチングを行う（図６（ａ））。この時、ノボラック系感光性レジスト１７を現像後、ノボラック系感光性レジスト中の溶媒を蒸発させるためのポストベークは１２０℃以下で行う必要がある。１２０℃以上の温度でポストベークを行うとノボラック系感光性レジストがメルトし始め、下地の弓なり形状のオーバーコート層に沿った形状になってしまう。従って、パッシベーション膜８界面のノボラック系レジスト１７のコンタクトホール１８形状が垂直に切り立ってしまうため、パッシベーション膜８に開口されるコンタクトスルーホール１９の形状が垂直に形成される。コンタクトスルーホール１９がこのような形状に形成されると
、続く工程で形成される画素電極のコンタクトスルーホール１９におけるカバリッジが悪化し、ドレイン電極７とのコンタクト抵抗が大きくなってしまう。
【００５４】
次に、オーバーコート層１５、コンタクトスルーホール１９の形成後、それらの上にスパッタ法で画素電極となる透明導電膜を成膜する。この時、膜厚は厚いほど良好なカバレッジが得られ、ドレイン電極７との電気的な接続が安定するが、透明導電膜に用いるＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜の加工性を考慮すると約１００ｎｍの膜厚が適当である。ＩＴＯ膜をパターニングすることにより画素電極２０が形成される（図６（ｂ））。
【００５５】
以上、説明した製造方法により、開口率の向上した明るい液晶表示装置を、従来の液晶表示装置より、信頼性よく製造することができる。
【００５６】
上記第１の実施形態を用いた第１の効果は、画素電極２０とドレイン電極７の電気的接続を信頼性よく得ることができ、製品の製造歩留、信頼性を格段に向上することが可能である。これは、弓なり形状に形成されたオーバーコート層１５の影響を受けないようパッシベーション膜８にコンタクトスルーホール１９を形成する際のエッチングにおいて、ノボラック系レジスト１７に開口された第２開口１８の形状を制御することにより可能になる。これにより、高品質の液晶表示装置を製造することが可能になる。
【００５７】
次に、本発明の第２の実施形態について、図６（ａ）を参照して説明する。
【００５８】
本実施形態は、第１の実施形態の図６（ａ）の工程において、ノボラック系感光性レジストを現像した後のポストベークを省くことによっても、パッシベーション膜８界面のノボラック系感光性レジスト１７に開口された第２開口１８の形状をテーパー状に形成することができる。このとき、レジスト中に残存する溶媒を蒸発させるため、減圧乾燥処理を行ってもよい。以上、説明した製造方法により、第２の実施形態のアクティブマトリクス基板を製造することができる。
【００５９】
次に、本発明の第３の実施形態について、図６（ａ）を参照して説明する。
【００６０】
本実施形態は、第１の実施形態の図６（ａ）の工程において、ノボラック系感光性レジスト１７を塗布する前に、パッシベーション膜８との密着性を向上させるための界面処理を行い、ノボラック系感光性レジスト１７の現像時のパッシベーション膜８界面のノボラック系感光性レジストの現像レートを遅くし、ノボラック系感光性レジスト１７に開口された第２開口１８の形状をテーパー状に制御する。密着性向上のための界面処理剤としては、シラン系カップリング剤などがよい。
【００６１】
次に、本発明の第４の実施形態について、図６（ａ）を参照して説明する。
【００６２】
本実施形態は、第１の実施例の図６（ａ）の工程において、ノボラック系感光性レジスト１７を塗布し、露光する際、ハーフトーンマスクもしくはグレートーンマスクを用いて、コンタクトスルーホール部周辺のノボラック系感光性レジストを徐々に感光させ、すなわち、第２開口１８の中心に向かうに従って露光度が増すように露光を行い、ノボラック系感光性レジストに開口された第２開口１８にテーパーをつける。これにより、パッシベーション膜８をエッチングする際、ノボラック系感光性レジスト１７の第２開口１８のテーパー部分に沿って、サイドエッチが入るため、テーパー状のコンタクトスルーホール１９が形成できる。
【００６３】
次に、本発明の第５の実施形態について、図７を参照して説明する。図７（ａ）は第５の実施形態の液晶表示装置のＴＦＴ基板側の平面図であるが説明の簡略化のために、カラーフィルタ、ブラックマトリクスは図３と同じであるので省略している。１画素分を示している。また、図７（ｂ）は、図７（ａ）の切断線Ｂ−Ｂ’に沿った断面図である。本実施形態は、本発明の第１から第４の実施形態を横電界型のＴＦＴに適用した例である。本実施形態の構造は、本発明の第１の実施形態と同様にパッシベーション膜、カラーフィルタ、ブラックマトリクス、コンタクトスルーホール、オーバーコート層まで形成した後、オーバーコート層の上に櫛歯電極と共通電極を形成する構成を採る。従って、本実施形態の製造方法は、本発明の第１の実施形態の図５（ｃ）までは全く同じ製造工程で進められる。また、図７（ａ）に示すように、透明性絶縁基板１上には共通電極２２がゲート配線２ｂと同時に形成される。
【００６４】
図５（ｃ）のように、ドレイン電極７上方のオーバーコート層１５に第２開口１６を形成するが、本実施形態ではさらに、図７（ａ）に示すように、共通電極２２の上方にも共通電極用開口４６を形成する。
【００６５】
続いて、第１の実施形態と同様にして、ノボラック系感光性レジストをマスクとしてパッシベーション膜８のエッチングを行って、ドレイン電極７の上にコンタクトスルーホール１９を形成するが、同時に、共通電極用の開口部のパッシベーション膜８もエッチングしてコンタクトスルーホール４９を形成する。その後、オーバーコート層１５の上にスパッタ法でＣｒを成膜し、パターニングして櫛歯状の画素電極４０と上部共通電極４２を形成する（図７（ａ）、（ｂ））。
【００６６】
本実施形態においては、画素電極４０とドレイン電極７との間の電気的接続のみならず、上部共通電極４２と共通電極２２との間の電気的接続をも信頼性よく得ることができ、製品の製造歩留、信頼性を格段に向上することが可能である。これは、弓なり形状に形成されたオーバーコート層１５の影響を受けないようパッシベーション膜８にコンタクトスルーホール１９、４９を形成する際のエッチングにおいて、ノボラック系レジストに開口されたコンタクトホール１８（本実施形態の場合、共通電極用の開口部にもコンタクトホール１８が形成される）の形状を制御することにより可能になる。これにより、高品質の横電界型の液晶表示装置を製造することが可能になる。
【００６７】
【発明の効果】
以上に説明したように、本発明のアクティブマトリクス基板の製造方法では、ＴＦＴを覆うようにパッシベーション膜が設けられ、その上にカラーフィルタ及びそれを覆うオーバーコート層を形成した上でソース・ドレイン電極と画素電極を接続するためにパッシベーション膜にコンタクトスルーホールが形成される。このとき、ソース・ドレイン電極と画素電極とを接続抵抗の小さい安定した接続とするために、コンタクトスルーホールをテーパー形状に形成する。そのために、コンタクトスルーホールの開口の位置をオーバーコート層の開口の位置から２μｍ以上離すことにより、コンタクトスルーホール形成用のノボラック系感光性レジストの開口部にテーパーが付くようにする。これにより、パッシベーション膜のコンタクトスルーホールの側面がテーパー状に形成され、コンタクトスルーホールを覆う画素電極がソース・ドレイン電極とカバレッジ良く接続され、両電極間を低抵抗で安定性良く接続することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１〜４の実施形態によるアクティブマトリクス基板のＴＦＴ近傍の断面図である。
【図２】アクティブマトリクス基板の回路図である。
【図３】本発明のアクティブマトリクス基板の製造方法に用いられるアクティブマトリクス基板の１画素分の平面図である。
【図４】本発明の第１〜４の実施形態を示すアクティブマトリクス基板の製造方法を製造工程順に示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】本発明の第５の実施形態によるアクティブマトリクス基板の１画素分の平面図及び断面図である。
【図８】従来のアクティブマトリクス基板の製造方法を製造工程順に示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【符号の説明】
１、５１ 透明性絶縁基板
２ａ、５２ａ ゲート電極が
３、５３ ゲート絶縁膜
４、５４ 半導体層
５、５５ オーミックコンタクト層
６ａ、５６ａ ソース電極
７、５７ ドレイン電極
８、５８ パッシベーション膜
１３ａ、６３ａ 赤色カラーフィルタ
１３ｂ、６３ｂ 緑色カラーフィルタ
１３ｃ、６３ｃ 青色カラーフィルタ
１４、６４ ブラックマトリクス
１５、６５ オーバーコート層
１６、６６ （オーバーコート層の）第２開口
１７、６７ ノボラック系感光性レジスト
１８、６８ （ノボラック系感光性レジストの）コンタクトホール
１９、４９、６９ コンタクトスルーホール
２０、４０、７０ 画素電極
２２ 共通電極
４４ 液晶
４５ 画素容量
【発明の属する技術分野】
本発明は、液晶表示装置の製造方法に関し、特に液晶パネルの軽量化、薄型化に採用されるプラスチック基板を用いた液晶表示装置の製造方法に関する。
【０００２】
【従来の技術】
ツイスト・ネマチック（ＴＮ）型の液晶表示装置は、薄膜トランジスタ（ＴＦＴ）を搭載したＴＦＴ基板とカラーフィルタを搭載したカラーフィルタ（ＣＦ）基板とが液晶を挟んで形成される構成を採る。また、ＴＦＴ基板の液晶と反対側の裏面からバックライトをＴＦＴ基板に向けて照射し、液晶を回転させることにより入射光の透過、遮断を行い、ＣＦ基板を透過する光により色表示を行っている。この場合、図３（ａ）の１画素の平面図に示されるように、ゲート配線２ｂ、ソース配線６ｂ及び画素電極２０により覆われない領域にバックライトが入射すると、正常に制御されていない液晶に光が入射することとなり表示品質の低下を招く。この光漏れを防ぐため、ＣＦ基板上に設けられたブラックマトリクスで遮光する必要がある。しかし、ＣＦ基板とＴＦＴ基板との重ね合わせがある程度ずれることを見込んでブラックマトリクスによる遮光領域は大きくする必要がある。従って、液晶表示装置の開口率が小さくなり、透過率の低い液晶表示装置になってしまうという問題点を有した。
【０００３】
上記問題を解決し、開口率を大きくする手段として、ＴＦＴ基板の上にカラーフィルタを形成する方法（ＣＦｏｎＴＦＴ構造）が、特願平１０−３５１６３７号公報（以下、従来例）に開示されている。図８、９は、従来例のチャネル保護型ＴＦＴをスイッチング素子に用いたＣＦｏｎＴＦＴの製造工程を示した断面図である。図８、９を用いてＣＦｏｎＴＦＴの構造を説明する。
【０００４】
まず、透明性絶縁基板５１上にチャネルエッチ型ＴＦＴ６０ａを形成し、チャネルエッチ型ＴＦＴ６０ａを含む基板全面をパッシベーション膜５８で覆う。パッシベーション膜５８は例えばプラズマＣＶＤ法による窒化シリコン膜で形成する（図８（ａ））。
【０００５】
次に、赤色顔料をアクリル系樹脂に分散させたネガ型光硬化性カラーレジストを、スピンコート法で透明性絶縁基板５１上に塗布する。膜厚は約１．２μｍ程度になるようスピン回転数を調整する。次に、ホットプレートで８０℃で２分間プリベークを行い、露光した後、ＴＭＡＨ（テトラメチルアンモニウムヒドロオキサイド）液で現像し、対応する部分に赤色カラーフィルタ６３ａを形成する（図８（ｂ））。このとき、赤色カラーフィルタ６３ａは、この後の工程で形成されるコンタクトスルーホール上には形成しない。続いて、クリーンオーブンで２２０℃、６０分間の焼成を行い、赤色カラーフィルタ６３ａを硬化させる。
【０００６】
次に、赤色カラーフィルタ６３ａ形成と同様の方法で緑色カラーフィルタ６３ｂを形成し、オーブンで２２０℃、６０分間の焼成を行うと緑色カラーフィルタ６３ｂが得られる（図８（ｃ））。青色カラーフィルタ６３ｃの形成も同様の方法で形成する。
【０００７】
次に、カラーフィルタの形成後、ブラックマトリクス６４を形成する。ブラックマトリクス６４はアクリル樹脂にカーボンあるいは顔料を分散させた樹脂ブラックマトリクスを用いる。例えば、粘度２０ｃｐ程度の材料を用いてスピンコート法により透明性絶縁基板５１上に約１．５μｍの膜厚に樹脂を塗布、現像して形成するが、この後の工程で形成されるコンタクトスルーホール上には設けない。
【０００８】
次に、平坦化のためオーバーコート層６５を塗布し、現像工程にてオーバーコート層６５に第２開口６６を形成する。更にオーバーコート層１５の焼成を２２０℃・６０分行い硬化させる。この時、オーバーコート層の形状は、焼成時のメルトにより、大きな弧を描いた弓なり形状となる（図９（ａ））。
【０００９】
続いて、ノボラック系感光性レジスト６７を塗布し、パターニングしてコンタクトホール６８を形成する。その後、ノボラック系感光性レジスト６７をマスクとしてパッシベーション膜５８のエッチングを行い、パッシベーション膜５８にコンタクトスルーホール６９を形成する（図９（ｂ））。
【００１０】
次に、オーバーコート層６５、コンタクトスルーホール６９の形成後、それらの上にスパッタ法で画素電極となる透明導電膜を成膜し、パターニングして画素電極７０を形成する（図９（ｃ））。この時、膜厚は厚いほど良好なカバレッジが得られ、ドレイン電極５７との電気的な接続が安定するが、透明導電膜に用いるＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜の加工性を考慮すると約１００ｎｍの膜厚が適当である。
【００１１】
【発明が解決しようとする課題】
しかし、この従来例では、弓なり形状となったオーバーコート層の上に、ノボラック系感光性レジストを塗布して、画素電極とドレイン電極を接続するためのパッシベーション膜の開口を行うが、ノボラック系感光性レジストのコンタクトホール６８とオーバーコート層の第２開口６６とをレイアウト上で目合わせ余裕の１μｍのマージンを持たせても、ノボラック系感光性レジストのコンタクトホール６８が下地のオーバーコート層の第２開口６６といずれかの辺で重なって形成される。このため、ノボラック系感光性レジスト６７のコンタクトホール６８部分の形状が、パッシベーション膜界面でオーバーコート層の第２開口６６に沿って垂直に切り立ってしまい、エッチング後のパッシベーション膜のコンタクトスルーホール６９の形状が垂直になり、画素電極とドレイン電極の接続抵抗が安定しないという問題点を有していた。
【００１２】
本発明の目的は、液晶表示装置に用いられるＣＦｏｎＴＦＴ基板において、ソース・ドレイン電極とそれに接続される画素電極との接続抵抗を安定して低く製造することが可能となるアクティブマトリクス基板の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明のアクティブマトリクス基板の製造方法は、透明絶縁性基板上に薄膜トランジスタ及び配線を形成する工程と、前記透明絶縁性基板上に前記薄膜トランジスタ及び前記配線を覆う保護膜を堆積させる工程と、前記保護膜の上に前記保護膜を覆い、かつ、前記配線の上方に位置する第１の開口部を有する第１の感光膜を形成する工程と、前記第１の感光膜の上に前記第１の感光膜を覆い、かつ、前記第１の開口部の内側に第２の開口部を有する第２の感光膜を形成する工程と、前記第２の感光膜をマスクとして前記第２の開口部に露出する前記保護膜をエッチング除去して前記保護膜に第３の開口部を形成する工程と、前記第２の感光膜を除去した後、前記第１の感光膜の上に前記第３の開口部を覆う導電膜を堆積させ、前記導電膜をパターニングして前記第３の開口部に露出する配線と接続する前記導電膜からなる上層配線を形成する工程とを備えるアクティブマトリクス基板の製造方法であって、前記第１の開口部は前記第３の開口部を第２の感光膜の膜厚以上のマージンでもって包含する形状に形成されることを特徴とする。上記本発明のアクティブマトリクス基板の製造方法は、以下のような適用形態を有している。
【００１４】
まず、前記第２の感光膜の膜厚は、１．５μｍ〜４．０μｍの範囲である。
【００１５】
次に、前記第１の感光膜を形成する工程において、前記第１の感光膜は、前記保護膜の上に第１の感光膜を塗布し、露光、現像を行った後に１２０〜１６０℃の温度範囲内で３〜１０分間のミッドベークを行い、続いて２２０〜２３０℃の温度範囲内でポストベークを行うことにより形成される。
【００１６】
次に、前記第１の感光膜を形成する工程において、前記第１の感光膜は、以下のような方法で処理される。
【００１７】
すなわち、前記第１の感光膜を形成する工程において、前記第１の感光膜は、前記保護膜の表面を界面処理し、前記保護膜表面と前記第１の感光膜との密着性を強化させる処理を行った後に形成される。
【００１８】
次に、前記第２の感光膜を形成する工程において、前記第２の感光膜は、以下のような方法で処理される。
【００１９】
まず第１に、前記第１の感光膜の形成された前記透明絶縁性基板の表面を界面処理し、前記第１の開口部に露出する保護膜表面と前記第２の感光膜との密着性を強化させる処理を行った後に、前記第１の感光膜の上に前記第２の感光膜を覆うことにより形成される。
【００２０】
第２に、前記第１の感光膜の上にノボラック系の感光性レジストを塗布し、露光、現像を行った後に２０〜１２０℃の温度範囲内で３〜１０分間の熱処理を行い、前記第２の開口部の側面形状をテーパー状とすることにより形成される。
【００２１】
第３に、前記第１の感光膜の上にノボラック系の感光性レジストを塗布した後、前記第２の開口部形成予定領域の前記感光性レジストに対して露光量を変えて露光し、その後現像して前記第２の開口部の側面形状をテーパー状とすることにより形成される
第４に、前記第２の感光膜の前記第２の開口部にテーパー形状を形成した後に、前記感光性レジストに対して減圧乾燥処理を施し、前記感光性レジスト中に含まれる溶媒を蒸発させ、前記感光性レジストの前記第２の開口部のテーパー形状を維持させることにより形成される。
【００２２】
次に、前記保護膜を堆積させる工程と前記第１の感光膜を形成する工程との間に、前記保護膜の上にカラーフィルタ及びブラックマトリクスを形成する工程が挿入される。
【００２３】
次に、前記配線は前記薄膜トランジスタを構成するゲート電極及びソース電極を含み、前記ゲート電極は前記配線を構成するゲート配線に接続され、前記第３の開口部は前記ソース電極の上に形成され、前記上層配線は前記第３の開口部を通して前記ソース電極に接続される画素電極の他、前記画素電極と離間して所定の間隔で並行して形成される電極部分を有する共通電極を含み、前記共通電極は前記ゲート配線と電気的に接続される。
【００２４】
次に、本発明のアクティブマトリクス基板は、透明絶縁性基板上に形成された薄膜トランジスタ及び配線と、前記薄膜トランジスタ及び前記配線を覆い前記透明絶縁性基板上に形成された保護膜と、前記保護膜を覆い、かつ、前記配線の上方に位置する第１の開口部を有すべく形成された第１の感光膜と、前記保護膜のうち前記第１の開口部の内側に形成された第３の開口部と、前記第３の開口部に露出する配線と接続する上層配線とを備えるアクティブマトリクス基板であって、前記第１の開口部は前記第３の開口部を１．５μｍ以上のマージンでもって包含する形状に形成されることを特徴とする。
【００２５】
本発明のアクティブマトリクス基板の第１の適用形態は、前記保護膜と前記第１の感光膜との間に、色層を有する。
【００２６】
また、本発明のアクティブマトリクス基板の第２の適用形態は、前記配線は前記薄膜トランジスタを構成するゲート電極、ゲート配線、共通配線、ソース・ドレイン電極及び共通電極を含み、前記ゲート電極は前記ゲート配線の一部を構成し、前記共通電極は前記ゲート配線と同時に形成される前記共通配線に接続され、前記第３の開口部は前記ソース・ドレイン電極の上に形成され、前記上層配線は前記第３の開口部を通して前記ソース・ドレイン電極に接続される画素電極の他、前記画素電極と離間して所定の間隔で並行して形成される電極部分を有する共通電極を含む。
【００２７】
【発明の実施の形態】
本発明の第１の特徴は、樹脂ブラックマトリクス、カラーレジスト、オーバーコート膜を用いてＴＦＴ基板上にカラーフィルターを形成するアクティブマトリクス基板において、コンタクトホールの形成をオーバーコート層の形成後に行う工程で、ノボラック系感光性レジストの形状を弓なり形状に形成されたオーバーコート層の影響を受けないようにテーパー形状に制御することである。
【００２８】
次に、本発明の第１の実施形態について図１〜６を参照して説明する。図１は、本発明による液晶表示装置の方法により形成されたＴＦＴ近傍の断面図であり、図２は液晶表示装置のアクティブマトリクス基板の回路図であり、図３は、アクティブマトリクス基板の１画素の平面図であり、（ａ）は平面図が複雑になるためにカラーフィルタ及びブラックマトリクスを除いて示したものであり、（ｂ）は、カラーフィルタ及びブラックマトリクスと画素電極及びコンタクトスルーホールの位置関係を示すためにそれらのみを示す平面図である。また、図４〜６は、本発明の第１の実施形態の液晶表示装置の方法を、図３の切断線Ａ−Ａ’に沿ったＴＦＴ部分の断面図として製造工程順に示すものである。
【００２９】
図２は本発明のＣＦｏｎＴＦＴ構造を含むアクティブマトリクス基板の構成を示す回路図である。
【００３０】
図１について説明すると、透明性絶縁基板１上にゲート電極２ａが設けられ、それらを覆うようにゲート絶縁膜３が形成される。その上にゲート電極２ａと重畳するように半導体層４が設けられ、その半導体層４の中央部上で隔てられたソース電極６ａ、ドレイン電極７がオーミックコンタクト層５を介して半導体層４に接続されている。それらソース電極６ａとドレイン電極７の間のオーミックコンタクト層はエッチング除去され、ソース電極６ａ、ドレイン電極７と半導体層４の間にのみオーミックコンタクト層５が設けられている。
【００３１】
さらに、オーミックコンタクト層がエッチング除去されたチャネル部を含めて、これらを覆うようにパッシベーション膜８が設けられ、ドレイン電極７と画素電極２０を接続するためのコンタクトスルーホール１９が形成されている。
【００３２】
このとき、コンタクトスルーホール１９をテーパー形状に形成するためには、コンタクトスルーホール１９の開口位置とオーバーコート層の開口１６の位置が重要になる。図１に示すように、コンタクトスルーホール１９の位置がオーバーコート層１５の開口１６の位置から２μｍ以上離れていないと、パターニングの際、ノボラック系感光性レジスト１７がオーバーコート層１５の端面形状の影響により、弓なり形状に形成される。このため、パッシベーション膜８界面のノボラック系感光性レジスト１７の形状が垂直になってしまい、パッシベーション膜８のコンタクトスルーホール１９の形状をテーパーに制御することができない。
【００３３】
パッシベーション膜８上には、Ｒ、Ｇ、Ｂの各色層のカラーフィルタ１３がコンタクトスルーホール１９上を除いた画素表示領域に対応した部分に設けられている。その上にブラックマトリクス１４がＴＦＴを含むゲート配線上のパッシベーション膜８の上に形成され、コンタクトスルーホール１９を除く領域をオーバーコート層１５が覆っている。
【００３４】
図２は、アクティブマトリクス基板の構成を示す回路図であり、ゲート端子２ｃからゲート配線２ｂが導出され、マトリクス状に配置された画素のＴＦＴ１０のゲート電極に接続される。一方、ドレイン端子７ａからはドレイン配線６ｂが導出され、ＴＦＴ１０のドレイン電極に信号を供給する。アクティブマトリクス基板とそれに対向する対向基板との間には液晶４４が注入され、各画素の画素電極は、対向基板に形成された共通電極との間で液晶４４を誘電体とする画素容量４５を構成する。
【００３５】
図４〜６は本発明の第１の実施形態の製造工程を示している。
【００３６】
図４（ａ）のように、透明性絶縁基板１上にゲート電極２ａ、ゲート絶縁膜３、半導体層４、オーミックコンタクト層５、ソース電極６ａ及びドレイン電極７、パッシベーション膜８がそれぞれ形成される。
【００３７】
次に、図４（ｂ）のように、カラーレジストとして顔料を分散させたアルカリ現像液に溶解する光硬化性アクリル樹脂を用い、このカラーレジストをスピンコート法により、基板上に約１．２μｍの厚さに塗布する。続いて、８０℃で２分プリベークをした後、露光してアルカリ現像液（ＴＭＡＨ）でパターニングする。この時、カラーレジストはコンタクトスルーホールが形成される領域には形成されず、図のように第１開口１２となる。
【００３８】
次に、２２０℃に予め加熱されたオーブンに、カラーレジストがパターニングされた基板を入れ硬化させる。これにより赤色カラーフィルタ１３aが形成される
。本提案では、赤色カラーフィルタ１３ａの形成前にブラックマトリクスの形成を行わないため、赤色カラーフィルタ１３ａの残渣が発生しない。これは、赤色カラーフィルタ１３ａの形成前に、同じ成分のブラックマトリクスのような有機膜が形成されている場合、赤色カラーフィルタ１３ａと下地の有機膜との密着性が向上するため赤色カラーフィルタ１３ａの残渣が発生しやすくなる、という事実に基づく。
【００３９】
同様の方法で緑色カラーフィルタ１３ｂ（図４（ｃ））、青色カラーフィルタ１３ｃ（図５（ａ））を形成した後、トランジスタの遮光と周辺シールド部の遮光の為にブラックマトリクス１４を形成する（図５（ｂ））。ブラックマトリクス１４はアクリル樹脂にカーボンあるいは顔料を分散させた樹脂ブラックマトリクスを用いる。本実施形態では、粘度２０ｃｐ程度の材料を使いスピンコート法で基板上に約１．５μｍの膜厚に形成し、コンタクトホール形成領域には設けない。
【００４０】
次に、オーバーコート層１５を塗布し、現像工程にてオーバーコート層１５のコンタクトホール形成領域を開口して第２開口１６を形成する。続いて、ノボラック系感光性レジスト１７を１．５〜４．０μｍの膜厚に塗布、パターニング後、ノボラック系感光性レジスト１７をマスクとしてパッシベーション膜８のエッチングを行う。このとき、ノボラック系感光性レジスト１７に開口されるコンタクトスルーホール１９をテーパー形状に形成するためには、コンタクトスルーホール１９の開口位置とオーバーコート層１５の開口位置が重要になる。
【００４１】
次に、主にコンタクトホール形成領域周辺に剥き出しになっているパッシベーション膜８の表面処理を行った後、オーバーコート層１５を塗布し、現像工程にてオーバーコート層１５のコンタクトホール形成領域を開口して第２開口１６を形成する。このパッシベーション膜８表面の界面処理はオーバーコート層１５との密着性を向上させるために行われ、シラン系カップリング材等が用いられる。
【００４２】
図１に示すように、コンタクトスルーホール１９の開口位置が、オーバーコート層１５に形成された第２開口１６からノボラック系感光性レジスト１７の膜厚分Ｌ（ノボラック系感光性レジスト１７が１．５μｍの膜厚で塗布される場合、実際には目合わせ余裕も含めて、レイアウト上はコンタクトスルーホール１９と第２開口１６とのマージンを２．０μｍに設計する）以上離れていないと、パターニングの際、ノボラック系感光性レジスト１７のコンタクトスルーホール１９がオーバーコート層１５の第２開口１６の端面形状の影響により、弓なり形状に形成される。このため、パッシベーション膜８界面のノボラック系感光性レジスト１７の形状が第２開口１６に沿って垂直になってしまい、パッシベーション膜８のコンタクトスルーホール断面形状をテーパー状にすることができない。
【００４３】
また、ノボラック系感光性レジスト１７を現像後、溶媒を蒸発させるためのポストベークは１２０℃以下で行う必要がある。これにより、パッシベーション膜８界面のノボラック系レジスト１７の形状がテーパー状に形成できるので、エッチング後のコンタクトスルーホール１９の断面形状もテーパー状に形成され、画素電極２０とドレイン電極７との間の接続抵抗が低く、良好なアクティブマトリクス基板を得ることが出来る。
【００４４】
本発明は、樹脂ブラックマトリクスやカラーレジストのない構造でも有効であり、ＴＦＴ基板上に有機膜からなるオーバーコート層を形成する全ての構造に適用できる。
【００４５】
第１の実施形態における製造方法についてさらに詳細に説明する。図４〜６は本実施形態の製造フローを図３（ａ）の切断線Ａ−Ａ’に沿った断面図として示したものである。
【００４６】
まず、透明性絶縁性基板１上にチャネルエッチ型ＴＦＴ１０ａを形成し、チャネルエッチ型ＴＦＴ１０ａを含む基板全面をパッシベーション膜８で覆う。パッシベーション膜８は例えばプラズマＣＶＤ法による窒化シリコン膜で形成する（図４（ａ））。
【００４７】
次に、赤色顔料をアクリル系樹脂に分散させたネガ型光硬化性カラーレジストを、スピンコート法で基板上に塗布する。膜厚は約１．２μｍ程度になるようスピン回転数を調整する。続いて、ホットプレートで８０℃、２分間のプリベークを行い、露光した後、ＴＭＡＨ（テトラメチルアンモニウムヒドロオキサイド）液で現像し、対応する部分に赤色カラーフィルタ１３ａを形成する。コンタクトスルーホール形成予定領域には赤色カラーフィルタ１３ａを設けないので、その領域は第１開口１２となる。さらに、クリーンオーブンで２２０℃、６０分間の焼成を行い、赤色カラーフィルタ１３ａを硬化させる（図４（ｂ））。
【００４８】
次に、赤色カラーフィルタ１３ａ形成と同様の方法で緑色カラーフィルタ１３ｂを形成し、オーブンで２２０℃、６０分間の焼成を行うと緑色カラーフィルタ１３ｂが得られる（図４（ｃ））。
【００４９】
次に、青色カラーフィルタ１３ｃの形成も同様の方法で形成する（図５（ａ））。
【００５０】
次に、カラーフィルタの形成後、ブラックマトリクス１４を形成する。ブラックマトリクス１４はアクリル樹脂にカーボンあるいは顔料を分散させた樹脂ブラックマトリクスを用いる。本実施形態では、粘度２０ｃｐ程度の材料を使いスピンコート法で基板上に約１．５μｍの膜厚に形成し、コンタクトホール形成予定領域には設けない（図５（ｂ））。
【００５１】
次に、オーバーコート層１５を塗布し、現像工程にてオーバーコート層１５のコンタクトスルーホール形成予定領域の開口を行い、第２開口１６を形成する。更にオーバーコート層１５の焼成を２２０℃、６０分間行いオーバーコート層１５を硬化させる。この時、現像工程での現像マージンが狭いため、現像液のＰＨの変動により、オーバーコート層１５がサイドエッチングされてパッシベーション膜８近傍で垂直に近い開口形状となる場合があるため、焼成前に１２０℃〜１６０℃の温度で３分以上のミッドベークを行うと、サイドエッチング後の開口形状がテーパーの付いた開口形状となる（図５（ｃ））。
【００５２】
続いて、ノボラック系感光性レジスト１７を１．５〜４．０μｍの厚さに塗布し、パターニングして、ノボラック系感光性レジスト１７にコンタクトホール１８を形成する。このとき、ノボラック系感光性レジスト１７が１．５μｍの膜厚で塗布される場合、実際には目合わせ余裕も含めて、レイアウト上はコンタクトスルーホール１９と第２開口１６とのマージンを２．０μｍに設計される。従って、コンタクトスルーホール１９と第２開口１６とが設計通り形成されたとすると、２．０μｍの間隔Ｌをもって形成されることとなる。
【００５３】
その後、ノボラック系感光性レジスト１７をマスクとしてパッシベーション膜８のエッチングを行う（図６（ａ））。この時、ノボラック系感光性レジスト１７を現像後、ノボラック系感光性レジスト中の溶媒を蒸発させるためのポストベークは１２０℃以下で行う必要がある。１２０℃以上の温度でポストベークを行うとノボラック系感光性レジストがメルトし始め、下地の弓なり形状のオーバーコート層に沿った形状になってしまう。従って、パッシベーション膜８界面のノボラック系レジスト１７のコンタクトホール１８形状が垂直に切り立ってしまうため、パッシベーション膜８に開口されるコンタクトスルーホール１９の形状が垂直に形成される。コンタクトスルーホール１９がこのような形状に形成されると
、続く工程で形成される画素電極のコンタクトスルーホール１９におけるカバリッジが悪化し、ドレイン電極７とのコンタクト抵抗が大きくなってしまう。
【００５４】
次に、オーバーコート層１５、コンタクトスルーホール１９の形成後、それらの上にスパッタ法で画素電極となる透明導電膜を成膜する。この時、膜厚は厚いほど良好なカバレッジが得られ、ドレイン電極７との電気的な接続が安定するが、透明導電膜に用いるＩＴＯ（Ｉｎｄｉｕｍ−Ｔｉｎ−Ｏｘｉｄｅ）膜の加工性を考慮すると約１００ｎｍの膜厚が適当である。ＩＴＯ膜をパターニングすることにより画素電極２０が形成される（図６（ｂ））。
【００５５】
以上、説明した製造方法により、開口率の向上した明るい液晶表示装置を、従来の液晶表示装置より、信頼性よく製造することができる。
【００５６】
上記第１の実施形態を用いた第１の効果は、画素電極２０とドレイン電極７の電気的接続を信頼性よく得ることができ、製品の製造歩留、信頼性を格段に向上することが可能である。これは、弓なり形状に形成されたオーバーコート層１５の影響を受けないようパッシベーション膜８にコンタクトスルーホール１９を形成する際のエッチングにおいて、ノボラック系レジスト１７に開口された第２開口１８の形状を制御することにより可能になる。これにより、高品質の液晶表示装置を製造することが可能になる。
【００５７】
次に、本発明の第２の実施形態について、図６（ａ）を参照して説明する。
【００５８】
本実施形態は、第１の実施形態の図６（ａ）の工程において、ノボラック系感光性レジストを現像した後のポストベークを省くことによっても、パッシベーション膜８界面のノボラック系感光性レジスト１７に開口された第２開口１８の形状をテーパー状に形成することができる。このとき、レジスト中に残存する溶媒を蒸発させるため、減圧乾燥処理を行ってもよい。以上、説明した製造方法により、第２の実施形態のアクティブマトリクス基板を製造することができる。
【００５９】
次に、本発明の第３の実施形態について、図６（ａ）を参照して説明する。
【００６０】
本実施形態は、第１の実施形態の図６（ａ）の工程において、ノボラック系感光性レジスト１７を塗布する前に、パッシベーション膜８との密着性を向上させるための界面処理を行い、ノボラック系感光性レジスト１７の現像時のパッシベーション膜８界面のノボラック系感光性レジストの現像レートを遅くし、ノボラック系感光性レジスト１７に開口された第２開口１８の形状をテーパー状に制御する。密着性向上のための界面処理剤としては、シラン系カップリング剤などがよい。
【００６１】
次に、本発明の第４の実施形態について、図６（ａ）を参照して説明する。
【００６２】
本実施形態は、第１の実施例の図６（ａ）の工程において、ノボラック系感光性レジスト１７を塗布し、露光する際、ハーフトーンマスクもしくはグレートーンマスクを用いて、コンタクトスルーホール部周辺のノボラック系感光性レジストを徐々に感光させ、すなわち、第２開口１８の中心に向かうに従って露光度が増すように露光を行い、ノボラック系感光性レジストに開口された第２開口１８にテーパーをつける。これにより、パッシベーション膜８をエッチングする際、ノボラック系感光性レジスト１７の第２開口１８のテーパー部分に沿って、サイドエッチが入るため、テーパー状のコンタクトスルーホール１９が形成できる。
【００６３】
次に、本発明の第５の実施形態について、図７を参照して説明する。図７（ａ）は第５の実施形態の液晶表示装置のＴＦＴ基板側の平面図であるが説明の簡略化のために、カラーフィルタ、ブラックマトリクスは図３と同じであるので省略している。１画素分を示している。また、図７（ｂ）は、図７（ａ）の切断線Ｂ−Ｂ’に沿った断面図である。本実施形態は、本発明の第１から第４の実施形態を横電界型のＴＦＴに適用した例である。本実施形態の構造は、本発明の第１の実施形態と同様にパッシベーション膜、カラーフィルタ、ブラックマトリクス、コンタクトスルーホール、オーバーコート層まで形成した後、オーバーコート層の上に櫛歯電極と共通電極を形成する構成を採る。従って、本実施形態の製造方法は、本発明の第１の実施形態の図５（ｃ）までは全く同じ製造工程で進められる。また、図７（ａ）に示すように、透明性絶縁基板１上には共通電極２２がゲート配線２ｂと同時に形成される。
【００６４】
図５（ｃ）のように、ドレイン電極７上方のオーバーコート層１５に第２開口１６を形成するが、本実施形態ではさらに、図７（ａ）に示すように、共通電極２２の上方にも共通電極用開口４６を形成する。
【００６５】
続いて、第１の実施形態と同様にして、ノボラック系感光性レジストをマスクとしてパッシベーション膜８のエッチングを行って、ドレイン電極７の上にコンタクトスルーホール１９を形成するが、同時に、共通電極用の開口部のパッシベーション膜８もエッチングしてコンタクトスルーホール４９を形成する。その後、オーバーコート層１５の上にスパッタ法でＣｒを成膜し、パターニングして櫛歯状の画素電極４０と上部共通電極４２を形成する（図７（ａ）、（ｂ））。
【００６６】
本実施形態においては、画素電極４０とドレイン電極７との間の電気的接続のみならず、上部共通電極４２と共通電極２２との間の電気的接続をも信頼性よく得ることができ、製品の製造歩留、信頼性を格段に向上することが可能である。これは、弓なり形状に形成されたオーバーコート層１５の影響を受けないようパッシベーション膜８にコンタクトスルーホール１９、４９を形成する際のエッチングにおいて、ノボラック系レジストに開口されたコンタクトホール１８（本実施形態の場合、共通電極用の開口部にもコンタクトホール１８が形成される）の形状を制御することにより可能になる。これにより、高品質の横電界型の液晶表示装置を製造することが可能になる。
【００６７】
【発明の効果】
以上に説明したように、本発明のアクティブマトリクス基板の製造方法では、ＴＦＴを覆うようにパッシベーション膜が設けられ、その上にカラーフィルタ及びそれを覆うオーバーコート層を形成した上でソース・ドレイン電極と画素電極を接続するためにパッシベーション膜にコンタクトスルーホールが形成される。このとき、ソース・ドレイン電極と画素電極とを接続抵抗の小さい安定した接続とするために、コンタクトスルーホールをテーパー形状に形成する。そのために、コンタクトスルーホールの開口の位置をオーバーコート層の開口の位置から２μｍ以上離すことにより、コンタクトスルーホール形成用のノボラック系感光性レジストの開口部にテーパーが付くようにする。これにより、パッシベーション膜のコンタクトスルーホールの側面がテーパー状に形成され、コンタクトスルーホールを覆う画素電極がソース・ドレイン電極とカバレッジ良く接続され、両電極間を低抵抗で安定性良く接続することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１〜４の実施形態によるアクティブマトリクス基板のＴＦＴ近傍の断面図である。
【図２】アクティブマトリクス基板の回路図である。
【図３】本発明のアクティブマトリクス基板の製造方法に用いられるアクティブマトリクス基板の１画素分の平面図である。
【図４】本発明の第１〜４の実施形態を示すアクティブマトリクス基板の製造方法を製造工程順に示す断面図である。
【図５】図４に続く製造工程を示す断面図である。
【図６】図５に続く製造工程を示す断面図である。
【図７】本発明の第５の実施形態によるアクティブマトリクス基板の１画素分の平面図及び断面図である。
【図８】従来のアクティブマトリクス基板の製造方法を製造工程順に示す断面図である。
【図９】図８に続く製造工程を示す断面図である。
【符号の説明】
１、５１ 透明性絶縁基板
２ａ、５２ａ ゲート電極が
３、５３ ゲート絶縁膜
４、５４ 半導体層
５、５５ オーミックコンタクト層
６ａ、５６ａ ソース電極
７、５７ ドレイン電極
８、５８ パッシベーション膜
１３ａ、６３ａ 赤色カラーフィルタ
１３ｂ、６３ｂ 緑色カラーフィルタ
１３ｃ、６３ｃ 青色カラーフィルタ
１４、６４ ブラックマトリクス
１５、６５ オーバーコート層
１６、６６ （オーバーコート層の）第２開口
１７、６７ ノボラック系感光性レジスト
１８、６８ （ノボラック系感光性レジストの）コンタクトホール
１９、４９、６９ コンタクトスルーホール
２０、４０、７０ 画素電極
２２ 共通電極
４４ 液晶
４５ 画素容量
Claims (14)
- 透明絶縁性基板上に薄膜トランジスタ及び配線を形成する工程と、
前記透明絶縁性基板上に前記薄膜トランジスタ及び前記配線を覆う保護膜を堆積させる工程と、
前記保護膜の上に前記保護膜を覆い、かつ、前記配線の上方に位置する第１の開口部を有する第１の感光膜を形成する工程と、
前記第１の感光膜の上に前記第１の感光膜を覆い、かつ、前記第１の開口部の内側に第２の開口部を有する第２の感光膜を形成する工程と、
前記第２の感光膜をマスクとして前記第２の開口部に露出する前記保護膜をエッチング除去して前記保護膜に第３の開口部を形成する工程と、
前記第２の感光膜を除去した後、前記第１の感光膜の上に前記第３の開口部を覆う導電膜を堆積させ、前記導電膜をパターニングして前記第３の開口部に露出する配線と接続する前記導電膜からなる上層配線を形成する工程とを備えるアクティブマトリクス基板の製造方法であって、
前記第１の開口部は前記第３の開口部を２．０μｍ以上のマージンでもって包含する形状に形成されることを特徴とするアクティブマトリクス基板の製造方法。 - 前記第２の感光膜の膜厚は、１．５μｍ〜４．０μｍの範囲である請求項１記載のアクティブマトリクス基板の製造方法。
- 前記第１の感光膜を形成する工程において、前記第１の感光膜は、前記保護膜の上に第１の感光膜を塗布し、露光、現像を行った後に１２０〜１６０℃の温度範囲内で３〜１０分間のミッドベークを行い、続いて２２０〜２３０℃の温度範囲内でポストベークを行うことにより形成される請求項１又は２記載のアクティブマトリクス基板の製造方法。
- 前記第１の感光膜を形成する工程において、前記第１の感光膜は、前記保護膜の表面を界面処理し、前記保護膜表面と前記第１の感光膜との密着性を強化させる処理を行った後に形成される請求項１、２又は３記載のアクティブマトリクス基板の製造方法。
- 前記第２の感光膜を形成する工程において、前記第２の感光膜は、前記第１の感光膜の形成された前記透明絶縁性基板の表面を界面処理し、前記第１の開口部に露出する保護膜表面と前記第２の感光膜との密着性を強化させる処理を行った後に、前記第１の感光膜の上に形成される請求項１乃至４のいずれかに記載のアクティブマトリクス基板の製造方法。
- 前記第２の感光膜を形成する工程において、前記第２の感光膜は、前記第１の感光膜の上にノボラック系の感光性レジストを塗布し、露光、現像を行った後に２０〜１２０℃の温度範囲内で３〜１０分間の熱処理を行い、前記第２の開口部の側面形状をテーパー状とすることにより形成される請求項１乃至５のいずれかに記載のアクティブマトリクス基板の製造方法。
- 前記第２の感光膜を形成する工程において、前記第２の感光膜は、前記第１の感光膜の上にノボラック系の感光性レジストを塗布した後、前記第２の開口部形成予定領域の前記感光性レジストに対して露光量を変えて露光し、その後現像して前記第２の開口部の側面形状をテーパー状とすることにより形成される請求項１乃至５のいずれかに記載のアクティブマトリクス基板の製造方法。
- 前記第２の感光膜を形成する工程において、前記第２の感光膜は、前記第２の感光膜の前記第２の開口部にテーパー形状を形成した後に、前記感光性レジストに対して減圧乾燥処理を施し、前記感光性レジスト中に含まれる溶媒を蒸発させ、前記感光性レジストの前記第２の開口部のテーパー形状を維持させることにより形成される請求項６又は７記載のアクティブマトリクス基板の製造方法。
- 前記保護膜を堆積させる工程と前記第１の感光膜を形成する工程との間に、前記保護膜の上にカラーフィルタ及びブラックマトリクスを形成する工程が挿入される請求項１乃至８のいずれかに記載のアクティブマトリクス基板の製造方法。
- 前記配線は前記薄膜トランジスタを構成するゲート電極、ゲート配線、共通配線、ソース・ドレイン電極及び共通電極を含み、前記ゲート電極は前記ゲート配線の一部を構成し、前記共通電極は前記ゲート配線と同時に形成される前記共通配線に接続され、前記第３の開口部は前記ソース・ドレイン電極の上に形成され、前記上層配線は前記第３の開口部を通して前記ソース・ドレイン電極に接続される画素電極の他、前記画素電極と離間して所定の間隔で並行して形成される電極部分を有する共通電極を含む請求項１乃至９のいずれかに記載のアクティブマトリクス基板の製造方法。
- 透明絶縁性基板上に形成された薄膜トランジスタ及び配線と、
前記薄膜トランジスタ及び前記配線を覆い前記透明絶縁性基板上に形成された保護膜と、
前記保護膜を覆い、かつ、前記配線の上方に位置する第１の開口部を有すべく形成された第１の感光膜と、
前記保護膜のうち前記第１の開口部の内側に形成された第３の開口部と、
前記第３の開口部に露出する配線と接続する上層配線とを備えるアクティブマトリクス基板であって、
前記第１の開口部は前記第３の開口部を２．０μｍ以上のマージンでもって包含する形状に形成されることを特徴とするアクティブマトリクス基板。 - 前記保護膜と前記第１の感光膜との間に、色層を有する請求項１１記載のアクティブマトリクス基板。
- 前記配線は前記薄膜トランジスタを構成するゲート電極、ゲート配線、共通配線、ソース・ドレイン電極及び共通電極を含み、前記ゲート電極は前記ゲート配線の一部を構成し、前記共通電極は前記ゲート配線と同時に形成される前記共通配線に接続され、前記第３の開口部は前記ソース・ドレイン電極の上に形成され、前記上層配線は前記第３の開口部を通して前記ソース・ドレイン電極に接続される画素電極の他、前記画素電極と離間して所定の間隔で並行して形成される電極部分を有する共通電極を含む請求項１１又は１２記載のアクティブマトリクス基板。
- 前記第３の開口部の側面は、テーパー形状であることを特徴とする、請求項１１乃至１３のいずれか一項に記載のアクティブマトリクス基板。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214129A JP4876341B2 (ja) | 2001-07-13 | 2001-07-13 | アクティブマトリクス基板及びその製造方法 |
| TW091114181A TW556034B (en) | 2001-07-13 | 2002-06-27 | Method for manufacturing active matrix substrate |
| US10/188,743 US6778232B2 (en) | 2001-07-13 | 2002-07-05 | Method for manufacturing active matrix substrate |
| CNB021409463A CN1208674C (zh) | 2001-07-13 | 2002-07-11 | 有源矩阵基板的制造方法 |
| KR1020020040989A KR100745661B1 (ko) | 2001-07-13 | 2002-07-13 | 능동매트릭스기판의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214129A JP4876341B2 (ja) | 2001-07-13 | 2001-07-13 | アクティブマトリクス基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003029297A JP2003029297A (ja) | 2003-01-29 |
| JP4876341B2 true JP4876341B2 (ja) | 2012-02-15 |
Family
ID=19049000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001214129A Expired - Lifetime JP4876341B2 (ja) | 2001-07-13 | 2001-07-13 | アクティブマトリクス基板及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6778232B2 (ja) |
| JP (1) | JP4876341B2 (ja) |
| KR (1) | KR100745661B1 (ja) |
| CN (1) | CN1208674C (ja) |
| TW (1) | TW556034B (ja) |
Families Citing this family (55)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811640B1 (ko) * | 2001-10-18 | 2008-03-11 | 엘지.필립스 엘시디 주식회사 | 액정 표시 장치 |
| JP3989761B2 (ja) | 2002-04-09 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7038239B2 (en) | 2002-04-09 | 2006-05-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element and display device using the same |
| JP3989763B2 (ja) * | 2002-04-15 | 2007-10-10 | 株式会社半導体エネルギー研究所 | 半導体表示装置 |
| US7411215B2 (en) | 2002-04-15 | 2008-08-12 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of fabricating the same |
| US7242021B2 (en) * | 2002-04-23 | 2007-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display element using semiconductor device |
| TWI272556B (en) | 2002-05-13 | 2007-02-01 | Semiconductor Energy Lab | Display device |
| TWI263339B (en) * | 2002-05-15 | 2006-10-01 | Semiconductor Energy Lab | Light emitting device and method for manufacturing the same |
| US7256421B2 (en) | 2002-05-17 | 2007-08-14 | Semiconductor Energy Laboratory, Co., Ltd. | Display device having a structure for preventing the deterioration of a light emitting device |
| KR20040084488A (ko) * | 2003-03-28 | 2004-10-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치 |
| KR100935670B1 (ko) * | 2003-04-04 | 2010-01-07 | 삼성전자주식회사 | 액정표시장치, 박막 트랜지스터 표시판 및 그의 제조 방법 |
| CN100340916C (zh) * | 2003-04-18 | 2007-10-03 | 友达光电股份有限公司 | 液晶显示器及其制作方法 |
| KR20050014060A (ko) * | 2003-07-29 | 2005-02-07 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| TW200531284A (en) * | 2003-07-29 | 2005-09-16 | Samsung Electronics Co Ltd | Thin film array panel and manufacturing method thereof |
| KR100980019B1 (ko) * | 2003-08-11 | 2010-09-03 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US7190000B2 (en) * | 2003-08-11 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| KR101026797B1 (ko) * | 2003-08-11 | 2011-04-04 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| US7612373B2 (en) | 2004-06-30 | 2009-11-03 | Lg Display Co., Ltd. | Liquid crystal display device and method of manufacturing liquid crystal display device with color filter layer on thin film transistor |
| KR20060133818A (ko) * | 2005-06-21 | 2006-12-27 | 삼성전자주식회사 | 광 마스크와 박막 트랜지스터 기판의 제조 방법 및 그에의해 제조된 박막 트랜지스터 기판 |
| JP4791827B2 (ja) * | 2006-01-13 | 2011-10-12 | 東芝モバイルディスプレイ株式会社 | 有機ｅｌ表示装置 |
| JP2008065300A (ja) * | 2006-08-11 | 2008-03-21 | Nec Lcd Technologies Ltd | 液晶表示装置 |
| JP5713204B2 (ja) * | 2006-08-11 | 2015-05-07 | Ｎｌｔテクノロジー株式会社 | 液晶表示装置 |
| TWI317559B (en) * | 2006-11-15 | 2009-11-21 | Au Optronics Corp | Method for manufacturing substrate of a liquid crystal display device |
| CN100421019C (zh) * | 2006-12-06 | 2008-09-24 | 友达光电股份有限公司 | 液晶显示装置基板的制造方法 |
| JP4308862B2 (ja) * | 2007-03-05 | 2009-08-05 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
| WO2009001466A1 (ja) | 2007-06-28 | 2008-12-31 | Fujitsu Microelectronics Limited | 熱処理装置、及び半導体装置の製造方法 |
| US7824939B2 (en) * | 2007-10-23 | 2010-11-02 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing display device comprising separated and electrically connected source wiring layers |
| JP5357493B2 (ja) * | 2007-10-23 | 2013-12-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101448903B1 (ko) | 2007-10-23 | 2014-10-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그의 제작방법 |
| KR101446249B1 (ko) | 2007-12-03 | 2014-10-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 제조방법 |
| CN101884112B (zh) * | 2007-12-03 | 2012-09-05 | 株式会社半导体能源研究所 | 薄膜晶体管的制造方法和显示器件的制造方法 |
| US8101442B2 (en) * | 2008-03-05 | 2012-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing EL display device |
| KR101451375B1 (ko) * | 2008-04-30 | 2014-10-21 | 삼성디스플레이 주식회사 | 표시기판 및 그 제조방법 |
| TWI749283B (zh) | 2008-11-28 | 2021-12-11 | 日商半導體能源研究所股份有限公司 | 液晶顯示裝置 |
| JP5126545B2 (ja) * | 2009-02-09 | 2013-01-23 | ソニー株式会社 | 表示装置の製造方法 |
| KR101572081B1 (ko) * | 2009-04-22 | 2015-11-26 | 삼성디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101566431B1 (ko) | 2009-09-25 | 2015-11-06 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| JP2010056569A (ja) * | 2009-11-30 | 2010-03-11 | Tokyo Electron Ltd | リフロー方法、パターン形成方法および液晶表示装置用ｔｆｔ素子の製造方法 |
| JP5574773B2 (ja) * | 2010-03-23 | 2014-08-20 | パナソニック液晶ディスプレイ株式会社 | 液晶表示装置用ｔｆｔ基板及び液晶表示装置の製造方法 |
| TWI392919B (zh) * | 2010-06-14 | 2013-04-11 | Au Optronics Corp | 液晶顯示面板 |
| TWI469360B (zh) * | 2012-09-06 | 2015-01-11 | Innocom Tech Shenzhen Co Ltd | 顯示面板及顯示裝置 |
| KR20140088810A (ko) | 2013-01-03 | 2014-07-11 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| JP2014149518A (ja) * | 2013-01-11 | 2014-08-21 | Panasonic Liquid Crystal Display Co Ltd | 表示装置 |
| KR102098712B1 (ko) | 2013-07-16 | 2020-04-09 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| CN103838025B (zh) * | 2014-02-20 | 2016-08-31 | 京东方科技集团股份有限公司 | 一种阵列基板及其制作方法、显示装置 |
| TWI532154B (zh) * | 2014-02-25 | 2016-05-01 | 群創光電股份有限公司 | 顯示面板及顯示裝置 |
| KR101552902B1 (ko) * | 2014-06-24 | 2015-09-15 | 엘지디스플레이 주식회사 | 곡면 액정표시장치 |
| CN104733475A (zh) * | 2015-03-26 | 2015-06-24 | 南京中电熊猫液晶显示科技有限公司 | 一种阵列基板及其制造方法 |
| US10164202B2 (en) * | 2015-04-16 | 2018-12-25 | Sharp Kabushiki Kaisha | Organic electroluminescence device including an organic electroluminescence element above a contact hole |
| CN107424520B (zh) * | 2017-07-26 | 2019-04-16 | 京东方科技集团股份有限公司 | 基板及其制备方法、显示面板、显示装置 |
| CN109545665A (zh) * | 2017-09-21 | 2019-03-29 | 中华映管股份有限公司 | 平坦化层的制造方法 |
| JP2019130457A (ja) * | 2018-01-30 | 2019-08-08 | イビデン株式会社 | フィルタ膜 |
| US11163203B2 (en) * | 2019-12-06 | 2021-11-02 | Tcl China Star Optoelectronics Technology Co., Ltd. | COA substrate and method of fabricating same |
| KR20210092861A (ko) * | 2020-01-16 | 2021-07-27 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
| JP2023094232A (ja) * | 2021-12-23 | 2023-07-05 | 株式会社ジャパンディスプレイ | 表示装置 |
Family Cites Families (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775431A (en) * | 1980-10-28 | 1982-05-12 | Fujitsu Ltd | Formation of pattern |
| US4409319A (en) * | 1981-07-15 | 1983-10-11 | International Business Machines Corporation | Electron beam exposed positive resist mask process |
| US5174857A (en) * | 1990-10-29 | 1992-12-29 | Gold Star Co., Ltd. | Slope etching process |
| JP3383047B2 (ja) * | 1992-12-25 | 2003-03-04 | ソニー株式会社 | アクティブマトリクス基板 |
| US5621556A (en) * | 1994-04-28 | 1997-04-15 | Xerox Corporation | Method of manufacturing active matrix LCD using five masks |
| KR0169356B1 (ko) * | 1995-01-06 | 1999-03-20 | 김광호 | 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법 |
| JPH09146118A (ja) * | 1995-11-27 | 1997-06-06 | Sanyo Electric Co Ltd | 半導体装置及び液晶表示装置 |
| KR980003731A (ko) * | 1996-06-11 | 1998-03-30 | 김광호 | 표시 패널용 정전 파괴 보호 장치 및 그 제조 방법 |
| JPH1026769A (ja) * | 1996-07-10 | 1998-01-27 | Sony Corp | 液晶表示装置 |
| JPH10170951A (ja) * | 1996-12-11 | 1998-06-26 | Sharp Corp | 液晶表示装置の製造方法 |
| US5893757A (en) * | 1997-01-13 | 1999-04-13 | Applied Komatsu Technology, Inc. | Tapered profile etching method |
| JP3264364B2 (ja) * | 1997-01-21 | 2002-03-11 | シャープ株式会社 | 液晶表示装置の製造方法 |
| JPH10307305A (ja) * | 1997-03-07 | 1998-11-17 | Toshiba Corp | アレイ基板、液晶表示装置及びそれらの製造方法 |
| TW531686B (en) * | 1997-04-11 | 2003-05-11 | Hitachi Ltd | Liquid crystal display device |
| JP3283221B2 (ja) * | 1997-07-29 | 2002-05-20 | 株式会社東芝 | 液晶表示素子 |
| US6587160B2 (en) * | 1997-10-14 | 2003-07-01 | Samsung Electronics Co., Ltd. | Liquid crystal displays |
| KR100257811B1 (ko) * | 1997-10-24 | 2000-06-01 | 구본준 | 액정표시장치의 기판의 제조방법 |
| JP3361278B2 (ja) * | 1997-12-26 | 2003-01-07 | シャープ株式会社 | 反射型液晶表示装置とその製造方法、ならびに回路基板の製造方法 |
| JP3288637B2 (ja) * | 1998-08-28 | 2002-06-04 | 富士通株式会社 | Ｉｔｏ膜接続構造、ｔｆｔ基板及びその製造方法 |
| JP3463006B2 (ja) * | 1998-10-26 | 2003-11-05 | シャープ株式会社 | 液晶表示装置の製造方法および液晶表示装置 |
| JP3267271B2 (ja) | 1998-12-10 | 2002-03-18 | 日本電気株式会社 | 液晶表示装置およびその製造法 |
| US6287899B1 (en) * | 1998-12-31 | 2001-09-11 | Samsung Electronics Co., Ltd. | Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same |
| JP2000267132A (ja) * | 1999-03-16 | 2000-09-29 | Toshiba Corp | 電極基板及び液晶表示装置並びに電極基板の製造方法 |
| JP3544489B2 (ja) * | 1999-04-20 | 2004-07-21 | Ｎｅｃ液晶テクノロジー株式会社 | 液晶表示装置の製造方法 |
| US6380559B1 (en) * | 1999-06-03 | 2002-04-30 | Samsung Electronics Co., Ltd. | Thin film transistor array substrate for a liquid crystal display |
| KR100333271B1 (ko) * | 1999-07-05 | 2002-04-24 | 구본준, 론 위라하디락사 | 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법. |
| JP3371853B2 (ja) * | 1999-07-12 | 2003-01-27 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置とその製造方法 |
| KR100660531B1 (ko) * | 1999-09-02 | 2006-12-22 | 삼성전자주식회사 | 반사투과 복합형 박막트랜지스터 액정표시장치 |
| JP3498020B2 (ja) * | 1999-09-29 | 2004-02-16 | Ｎｅｃ液晶テクノロジー株式会社 | アクティブマトリックス基板及びその製造方法 |
| KR100582599B1 (ko) * | 1999-10-25 | 2006-05-23 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치 |
| JP3471692B2 (ja) * | 2000-01-21 | 2003-12-02 | Ｎｅｃ液晶テクノロジー株式会社 | カラー液晶表示パネル |
-
2001
- 2001-07-13 JP JP2001214129A patent/JP4876341B2/ja not_active Expired - Lifetime
-
2002
- 2002-06-27 TW TW091114181A patent/TW556034B/zh not_active IP Right Cessation
- 2002-07-05 US US10/188,743 patent/US6778232B2/en not_active Expired - Lifetime
- 2002-07-11 CN CNB021409463A patent/CN1208674C/zh not_active Expired - Lifetime
- 2002-07-13 KR KR1020020040989A patent/KR100745661B1/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030007178A (ko) | 2003-01-23 |
| TW556034B (en) | 2003-10-01 |
| US6778232B2 (en) | 2004-08-17 |
| US20030013236A1 (en) | 2003-01-16 |
| KR100745661B1 (ko) | 2007-08-02 |
| JP2003029297A (ja) | 2003-01-29 |
| CN1208674C (zh) | 2005-06-29 |
| CN1397830A (zh) | 2003-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4876341B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| JP3267271B2 (ja) | 液晶表示装置およびその製造法 | |
| JP3498020B2 (ja) | アクティブマトリックス基板及びその製造方法 | |
| KR100518051B1 (ko) | 능동 매트릭스형 액정 디스플레이 장치와 그 제조 방법 | |
| US5886761A (en) | Process for producing actively addressing substrate, and liquid crystal display | |
| JP3383047B2 (ja) | アクティブマトリクス基板 | |
| JP4522660B2 (ja) | 薄膜トランジスタ基板の製造方法 | |
| US7995162B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| JPH1124108A (ja) | 薄膜トランジスタ型液晶表示素子とその製造方法 | |
| KR20010091119A (ko) | 사진 식각용 장치 및 방법, 그리고 이를 이용한 액정 표시장치용 박막 트랜지스터 기판의 제조 방법 | |
| JP4943589B2 (ja) | 液晶表示装置の製造方法 | |
| KR20130017034A (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| JP2001311963A (ja) | 液晶表示装置および液晶表示装置の製造方法 | |
| WO2014015631A1 (zh) | 阵列基板及其制备方法和显示装置 | |
| JP3975014B2 (ja) | 液晶表示装置の製造方法 | |
| JP4217308B2 (ja) | 液晶表示装置およびその製造方法 | |
| KR100345959B1 (ko) | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 | |
| JPH08136951A (ja) | 液晶パネル用基板とその製造方法 | |
| KR20040100552A (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| JP3299201B2 (ja) | アクティブマトリクス基板及びその製造方法 | |
| JP4408021B2 (ja) | 表示装置の基板の製造方法 | |
| KR101982097B1 (ko) | 박막트랜지스터 어레이 기판 및 그 제조방법 | |
| KR100652038B1 (ko) | 액정 디스플레이 패널 제조방법 | |
| KR20030037542A (ko) | 색 필터 기판, 그의 제조 방법 및 액정 표시 장치 | |
| KR100670056B1 (ko) | 광시야각 액정 표시 장치용 기판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20050310 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070124 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070419 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080415 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080618 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20090602 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20100312 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110329 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110415 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20110705 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111101 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111114 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4876341 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141209 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |