JP2003029297A - アクティブマトリクス基板及びその製造方法 - Google Patents

アクティブマトリクス基板及びその製造方法

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Abstract

(57)【要約】 【課題】TFTを覆ってパッシベーション膜、カラーフ
ィルタ、オーバーコート層が形成され、ソース・ドレイ
ン電極と画素電極を接続するためにパッシベーション膜
にコンタクトスルーホールが形成される構成のアクティ
ブマトリクス基板では、コンタクトスルーホール形成の
ために開口されたオーバーコート層は、開口部が弓なり
形状となり、その上に形成されるコンタクトスルーホー
ル形成用のノボラック系感光性レジストの形状が、パッ
シベーション膜界面で垂直に切り立ち、エッチング後の
パッシベーション膜のコンタクトスルーホールの形状が
垂直になり、画素電極とドレイン電極の接続抵抗が安定
しない。 【解決手段】コンタクトスルーホール19の開口の位置
をオーバーコート層13の開口の位置から2μm以上離
すことにより、コンタクトスルーホール形成用のノボラ
ック系感光性レジストの開口部にテーパーが付くように
する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法に関し、特に液晶パネルの軽量化、薄型化に採用
されるプラスチック基板を用いた液晶表示装置の製造方
法に関する。
【0002】
【従来の技術】ツイスト・ネマチック(TN)型の液晶
表示装置は、薄膜トランジスタ(TFT)を搭載したT
FT基板とカラーフィルタを搭載したカラーフィルタ
(CF)基板とが液晶を挟んで形成される構成を採る。
また、TFT基板の液晶と反対側の裏面からバックライ
トをTFT基板に向けて照射し、液晶を回転させること
により入射光の透過、遮断を行い、CF基板を透過する
光により色表示を行っている。この場合、図3(a)の
1画素の平面図に示されるように、ゲート配線2b、ソ
ース配線6b及び画素電極20により覆われない領域に
バックライトが入射すると、正常に制御されていない液
晶に光が入射することとなり表示品質の低下を招く。こ
の光漏れを防ぐため、CF基板上に設けられたブラック
マトリクスで遮光する必要がある。しかし、CF基板と
TFT基板との重ね合わせがある程度ずれることを見込
んでブラックマトリクスによる遮光領域は大きくする必
要がある。従って、液晶表示装置の開口率が小さくな
り、透過率の低い液晶表示装置になってしまうという問
題点を有した。
【0003】上記問題を解決し、開口率を大きくする手
段として、TFT基板の上にカラーフィルタを形成する
方法(CFonTFT構造)が、特願平10−3516
37号公報(以下、従来例)に開示されている。図8、
9は、従来例のチャネル保護型TFTをスイッチング素
子に用いたCFonTFTの製造工程を示した断面図で
ある。図8、9を用いてCFonTFTの構造を説明す
る。
【0004】まず、透明性絶縁基板51上にチャネルエ
ッチ型TFT60aを形成し、チャネルエッチ型TFT
60aを含む基板全面をパッシベーション膜58で覆
う。パッシベーション膜58は例えばプラズマCVD法
による窒化シリコン膜で形成する(図8(a))。
【0005】次に、赤色顔料をアクリル系樹脂に分散さ
せたネガ型光硬化性カラーレジストを、スピンコート法
で透明性絶縁基板51上に塗布する。膜厚は約1.2μ
m程度になるようスピン回転数を調整する。次に、ホッ
トプレートで80℃で2分間プリベークを行い、露光し
た後、TMAH(テトラメチルアンモニウムヒドロオキ
サイド)液で現像し、対応する部分に赤色カラーフィル
タ63aを形成する(図8(b))。このとき、赤色カ
ラーフィルタ63aは、この後の工程で形成されるコン
タクトスルーホール上には形成しない。続いて、クリー
ンオーブンで220℃、60分間の焼成を行い、赤色カ
ラーフィルタ63aを硬化させる。
【0006】次に、赤色カラーフィルタ63a形成と同
様の方法で緑色カラーフィルタ63bを形成し、オーブ
ンで220℃、60分間の焼成を行うと緑色カラーフィ
ルタ63bが得られる(図8(c))。青色カラーフィ
ルタ63cの形成も同様の方法で形成する。
【0007】次に、カラーフィルタの形成後、ブラック
マトリクス64を形成する。ブラックマトリクス64は
アクリル樹脂にカーボンあるいは顔料を分散させた樹脂
ブラックマトリクスを用いる。例えば、粘度20cp程
度の材料を用いてスピンコート法により透明性絶縁基板
51上に約1.5μmの膜厚に樹脂を塗布、現像して形
成するが、この後の工程で形成されるコンタクトスルー
ホール上には設けない。
【0008】次に、平坦化のためオーバーコート層65
を塗布し、現像工程にてオーバーコート層65に第2開
口66を形成する。更にオーバーコート層15の焼成を
220℃・60分行い硬化させる。この時、オーバーコ
ート層の形状は、焼成時のメルトにより、大きな弧を描
いた弓なり形状となる(図9(a))。
【0009】続いて、ノボラック系感光性レジスト67
を塗布し、パターニングしてコンタクトホール68を形
成する。その後、ノボラック系感光性レジスト67をマ
スクとしてパッシベーション膜58のエッチングを行
い、パッシベーション膜58にコンタクトスルーホール
69を形成する(図9(b))。
【0010】次に、オーバーコート層65、コンタクト
スルーホール69の形成後、それらの上にスパッタ法で
画素電極となる透明導電膜を成膜し、パターニングして
画素電極70を形成する(図9(c))。この時、膜厚
は厚いほど良好なカバレッジが得られ、ドレイン電極5
7との電気的な接続が安定するが、透明導電膜に用いる
ITO(Indium−Tin−Oxide)膜の加工
性を考慮すると約100nmの膜厚が適当である。
【0011】
【発明が解決しようとする課題】しかし、この従来例で
は、弓なり形状となったオーバーコート層の上に、ノボ
ラック系感光性レジストを塗布して、画素電極とドレイ
ン電極を接続するためのパッシベーション膜の開口を行
うが、ノボラック系感光性レジストのコンタクトホール
68とオーバーコート層の第2開口66とをレイアウト
上で目合わせ余裕の1μmのマージンを持たせても、ノ
ボラック系感光性レジストのコンタクトホール68が下
地のオーバーコート層の第2開口66といずれかの辺で
重なって形成される。このため、ノボラック系感光性レ
ジスト67のコンタクトホール68部分の形状が、パッ
シベーション膜界面でオーバーコート層の第2開口66
に沿って垂直に切り立ってしまい、エッチング後のパッ
シベーション膜のコンタクトスルーホール69の形状が
垂直になり、画素電極とドレイン電極の接続抵抗が安定
しないという問題点を有していた。
【0012】本発明の目的は、液晶表示装置に用いられ
るCFonTFT基板において、ソース・ドレイン電極
とそれに接続される画素電極との接続抵抗を安定して低
く製造することが可能となるアクティブマトリクス基板
の製造方法を提供することにある。
【0013】
【課題を解決するための手段】本発明のアクティブマト
リクス基板の製造方法は、透明絶縁性基板上に薄膜トラ
ンジスタ及び配線を形成する工程と、前記透明絶縁性基
板上に前記薄膜トランジスタ及び前記配線を覆う保護膜
を堆積させる工程と、前記保護膜の上に前記保護膜を覆
い、かつ、前記配線の上方に位置する第1の開口部を有
する第1の感光膜を形成する工程と、前記第1の感光膜
の上に前記第1の感光膜を覆い、かつ、前記第1の開口
部の内側に第2の開口部を有する第2の感光膜を形成す
る工程と、前記第2の感光膜をマスクとして前記第2の
開口部に露出する前記保護膜をエッチング除去して前記
保護膜に第3の開口部を形成する工程と、前記第2の感
光膜を除去した後、前記第1の感光膜の上に前記第3の
開口部を覆う導電膜を堆積させ、前記導電膜をパターニ
ングして前記第3の開口部に露出する配線と接続する前
記導電膜からなる上層配線を形成する工程とを備えるア
クティブマトリクス基板の製造方法であって、前記第1
の開口部は前記第3の開口部を第2の感光膜の膜厚以上
のマージンでもって包含する形状に形成されることを特
徴とする。上記本発明のアクティブマトリクス基板の製
造方法は、以下のような適用形態を有している。
【0014】まず、前記第2の感光膜の膜厚は、1.5
μm〜4.0μmの範囲である。
【0015】次に、前記第1の感光膜を形成する工程に
おいて、前記第1の感光膜は、前記保護膜の上に第1の
感光膜を塗布し、露光、現像を行った後に120〜16
0℃の温度範囲内で3〜10分間のミッドベークを行
い、続いて220〜230℃の温度範囲内でポストベー
クを行うことにより形成される。
【0016】次に、前記第1の感光膜を形成する工程に
おいて、前記第1の感光膜は、以下のような方法で処理
される。
【0017】すなわち、前記第1の感光膜を形成する工
程において、前記第1の感光膜は、前記保護膜の表面を
界面処理し、前記保護膜表面と前記第1の感光膜との密
着性を強化させる処理を行った後に形成される。
【0018】次に、前記第2の感光膜を形成する工程に
おいて、前記第2の感光膜は、以下のような方法で処理
される。
【0019】まず第1に、前記第1の感光膜の形成され
た前記透明絶縁性基板の表面を界面処理し、前記第1の
開口部に露出する保護膜表面と前記第2の感光膜との密
着性を強化させる処理を行った後に、前記第1の感光膜
の上に前記第2の感光膜を覆うことにより形成される。
【0020】第2に、前記第1の感光膜の上にノボラッ
ク系の感光性レジストを塗布し、露光、現像を行った後
に20〜120℃の温度範囲内で3〜10分間の熱処理
を行い、前記第2の開口部の側面形状をテーパー状とす
ることにより形成される。
【0021】第3に、前記第1の感光膜の上にノボラッ
ク系の感光性レジストを塗布した後、前記第2の開口部
形成予定領域の前記感光性レジストに対して露光量を変
えて露光し、その後現像して前記第2の開口部の側面形
状をテーパー状とすることにより形成される第4に、前
記第2の感光膜の前記第2の開口部にテーパー形状を形
成した後に、前記感光性レジストに対して減圧乾燥処理
を施し、前記感光性レジスト中に含まれる溶媒を蒸発さ
せ、前記感光性レジストの前記第2の開口部のテーパー
形状を維持させることにより形成される。
【0022】次に、前記保護膜を堆積させる工程と前記
第1の感光膜を形成する工程との間に、前記保護膜の上
にカラーフィルタ及びブラックマトリクスを形成する工
程が挿入される。
【0023】次に、前記配線は前記薄膜トランジスタを
構成するゲート電極及びソース電極を含み、前記ゲート
電極は前記配線を構成するゲート配線に接続され、前記
第3の開口部は前記ソース電極の上に形成され、前記上
層配線は前記第3の開口部を通して前記ソース電極に接
続される画素電極の他、前記画素電極と離間して所定の
間隔で並行して形成される電極部分を有する共通電極を
含み、前記共通電極は前記ゲート配線と電気的に接続さ
れる。
【0024】次に、本発明のアクティブマトリクス基板
は、透明絶縁性基板上に形成された薄膜トランジスタ及
び配線と、前記薄膜トランジスタ及び前記配線を覆い前
記透明絶縁性基板上に形成された保護膜と、前記保護膜
を覆い、かつ、前記配線の上方に位置する第1の開口部
を有すべく形成された第1の感光膜と、前記保護膜のう
ち前記第1の開口部の内側に形成された第3の開口部
と、前記第3の開口部に露出する配線と接続する上層配
線とを備えるアクティブマトリクス基板であって、前記
第1の開口部は前記第3の開口部を1.5μm以上のマ
ージンでもって包含する形状に形成されることを特徴と
する。
【0025】本発明のアクティブマトリクス基板の第1
の適用形態は、前記保護膜と前記第1の感光膜との間
に、色層を有する。
【0026】また、本発明のアクティブマトリクス基板
の第2の適用形態は、前記配線は前記薄膜トランジスタ
を構成するゲート電極、ゲート配線、共通配線、ソース
・ドレイン電極及び共通電極を含み、前記ゲート電極は
前記ゲート配線の一部を構成し、前記共通電極は前記ゲ
ート配線と同時に形成される前記共通配線に接続され、
前記第3の開口部は前記ソース・ドレイン電極の上に形
成され、前記上層配線は前記第3の開口部を通して前記
ソース・ドレイン電極に接続される画素電極の他、前記
画素電極と離間して所定の間隔で並行して形成される電
極部分を有する共通電極を含む。
【0027】
【発明の実施の形態】本発明の第1の特徴は、樹脂ブラ
ックマトリクス、カラーレジスト、オーバーコート膜を
用いてTFT基板上にカラーフィルターを形成するアク
ティブマトリクス基板において、コンタクトホールの形
成をオーバーコート層の形成後に行う工程で、ノボラッ
ク系感光性レジストの形状を弓なり形状に形成されたオ
ーバーコート層の影響を受けないようにテーパー形状に
制御することである。
【0028】次に、本発明の第1の実施形態について図
1〜6を参照して説明する。図1は、本発明による液晶
表示装置の方法により形成されたTFT近傍の断面図で
あり、図2は液晶表示装置のアクティブマトリクス基板
の回路図であり、図3は、アクティブマトリクス基板の
1画素の平面図であり、(a)は平面図が複雑になるた
めにカラーフィルタ及びブラックマトリクスを除いて示
したものであり、(b)は、カラーフィルタ及びブラッ
クマトリクスと画素電極及びコンタクトスルーホールの
位置関係を示すためにそれらのみを示す平面図である。
また、図4〜6は、本発明の第1の実施形態の液晶表示
装置の方法を、図3の切断線A−A’に沿ったTFT部
分の断面図として製造工程順に示すものである。
【0029】図2は本発明のCFonTFT構造を含む
アクティブマトリクス基板の構成を示す回路図である。
【0030】図1について説明すると、透明性絶縁基板
1上にゲート電極2aが設けられ、それらを覆うように
ゲート絶縁膜3が形成される。その上にゲート電極2a
と重畳するように半導体層4が設けられ、その半導体層
4の中央部上で隔てられたソース電極6a、ドレイン電
極7がオーミックコンタクト層5を介して半導体層4に
接続されている。それらソース電極6aとドレイン電極
7の間のオーミックコンタクト層はエッチング除去さ
れ、ソース電極6a、ドレイン電極7と半導体層4の間
にのみオーミックコンタクト層5が設けられている。
【0031】さらに、オーミックコンタクト層がエッチ
ング除去されたチャネル部を含めて、これらを覆うよう
にパッシベーション膜8が設けられ、ドレイン電極7と
画素電極20を接続するためのコンタクトスルーホール
19が形成されている。
【0032】このとき、コンタクトスルーホール19を
テーパー形状に形成するためには、コンタクトスルーホ
ール19の開口位置とオーバーコート層の開口16の位
置が重要になる。図1に示すように、コンタクトスルー
ホール19の位置がオーバーコート層15の開口16の
位置から2μm以上離れていないと、パターニングの
際、ノボラック系感光性レジスト17がオーバーコート
層15の端面形状の影響により、弓なり形状に形成され
る。このため、パッシベーション膜8界面のノボラック
系感光性レジスト17の形状が垂直になってしまい、パ
ッシベーション膜8のコンタクトスルーホール19の形
状をテーパーに制御することができない。
【0033】パッシベーション膜8上には、R、G、B
の各色層のカラーフィルタ13がコンタクトスルーホー
ル19上を除いた画素表示領域に対応した部分に設けら
れている。その上にブラックマトリクス14がTFTを
含むゲート配線上のパッシベーション膜8の上に形成さ
れ、コンタクトスルーホール19を除く領域をオーバー
コート層15が覆っている。
【0034】図2は、アクティブマトリクス基板の構成
を示す回路図であり、ゲート端子2cからゲート配線2
bが導出され、マトリクス状に配置された画素のTFT
10のゲート電極に接続される。一方、ドレイン端子7
aからはドレイン配線6bが導出され、TFT10のド
レイン電極に信号を供給する。アクティブマトリクス基
板とそれに対向する対向基板との間には液晶44が注入
され、各画素の画素電極は、対向基板に形成された共通
電極との間で液晶44を誘電体とする画素容量45を構
成する。
【0035】図4〜6は本発明の第1の実施形態の製造
工程を示している。
【0036】図4(a)のように、透明性絶縁基板1上
にゲート電極2a、ゲート絶縁膜3、半導体層4、オー
ミックコンタクト層5、ソース電極6a及びドレイン電
極7、パッシベーション膜8がそれぞれ形成される。
【0037】次に、図4(b)のように、カラーレジス
トとして顔料を分散させたアルカリ現像液に溶解する光
硬化性アクリル樹脂を用い、このカラーレジストをスピ
ンコート法により、基板上に約1.2μmの厚さに塗布
する。続いて、80℃で2分プリベークをした後、露光
してアルカリ現像液(TMAH)でパターニングする。
この時、カラーレジストはコンタクトスルーホールが形
成される領域には形成されず、図のように第1開口12
となる。
【0038】次に、220℃に予め加熱されたオーブン
に、カラーレジストがパターニングされた基板を入れ硬
化させる。これにより赤色カラーフィルタ13aが形成
される。本提案では、赤色カラーフィルタ13aの形成
前にブラックマトリクスの形成を行わないため、赤色カ
ラーフィルタ13aの残渣が発生しない。これは、赤色
カラーフィルタ13aの形成前に、同じ成分のブラック
マトリクスのような有機膜が形成されている場合、赤色
カラーフィルタ13aと下地の有機膜との密着性が向上
するため赤色カラーフィルタ13aの残渣が発生しやす
くなる、という事実に基づく。
【0039】同様の方法で緑色カラーフィルタ13b
(図4(c))、青色カラーフィルタ13c(図5
(a))を形成した後、トランジスタの遮光と周辺シー
ルド部の遮光の為にブラックマトリクス14を形成する
(図5(b))。ブラックマトリクス14はアクリル樹
脂にカーボンあるいは顔料を分散させた樹脂ブラックマ
トリクスを用いる。本実施形態では、粘度20cp程度
の材料を使いスピンコート法で基板上に約1.5μmの
膜厚に形成し、コンタクトホール形成領域には設けな
い。
【0040】次に、オーバーコート層15を塗布し、現
像工程にてオーバーコート層15のコンタクトホール形
成領域を開口して第2開口16を形成する。続いて、ノ
ボラック系感光性レジスト17を1.5〜4.0μmの
膜厚に塗布、パターニング後、ノボラック系感光性レジ
スト17をマスクとしてパッシベーション膜8のエッチ
ングを行う。このとき、ノボラック系感光性レジスト1
7に開口されるコンタクトスルーホール19をテーパー
形状に形成するためには、コンタクトスルーホール19
の開口位置とオーバーコート層15の開口位置が重要に
なる。
【0041】次に、主にコンタクトホール形成領域周辺
に剥き出しになっているパッシベーション膜8の表面処
理を行った後、オーバーコート層15を塗布し、現像工
程にてオーバーコート層15のコンタクトホール形成領
域を開口して第2開口16を形成する。このパッシベー
ション膜8表面の界面処理はオーバーコート層15との
密着性を向上させるために行われ、シラン系カップリン
グ材等が用いられる。
【0042】図1に示すように、コンタクトスルーホー
ル19の開口位置が、オーバーコート層15に形成され
た第2開口16からノボラック系感光性レジスト17の
膜厚分L(ノボラック系感光性レジスト17が1.5μ
mの膜厚で塗布される場合、実際には目合わせ余裕も含
めて、レイアウト上はコンタクトスルーホール19と第
2開口16とのマージンを2.0μmに設計する)以上
離れていないと、パターニングの際、ノボラック系感光
性レジスト17のコンタクトスルーホール19がオーバ
ーコート層15の第2開口16の端面形状の影響によ
り、弓なり形状に形成される。このため、パッシベーシ
ョン膜8界面のノボラック系感光性レジスト17の形状
が第2開口16に沿って垂直になってしまい、パッシベ
ーション膜8のコンタクトスルーホール断面形状をテー
パー状にすることができない。
【0043】また、ノボラック系感光性レジスト17を
現像後、溶媒を蒸発させるためのポストベークは120
℃以下で行う必要がある。これにより、パッシベーショ
ン膜8界面のノボラック系レジスト17の形状がテーパ
ー状に形成できるので、エッチング後のコンタクトスル
ーホール19の断面形状もテーパー状に形成され、画素
電極20とドレイン電極7との間の接続抵抗が低く、良
好なアクティブマトリクス基板を得ることが出来る。
【0044】本発明は、樹脂ブラックマトリクスやカラ
ーレジストのない構造でも有効であり、TFT基板上に
有機膜からなるオーバーコート層を形成する全ての構造
に適用できる。
【0045】第1の実施形態における製造方法について
さらに詳細に説明する。図4〜6は本実施形態の製造フ
ローを図3(a)の切断線A−A’に沿った断面図とし
て示したものである。
【0046】まず、透明性絶縁性基板1上にチャネルエ
ッチ型TFT10aを形成し、チャネルエッチ型TFT
10aを含む基板全面をパッシベーション膜8で覆う。
パッシベーション膜8は例えばプラズマCVD法による
窒化シリコン膜で形成する(図4(a))。
【0047】次に、赤色顔料をアクリル系樹脂に分散さ
せたネガ型光硬化性カラーレジストを、スピンコート法
で基板上に塗布する。膜厚は約1.2μm程度になるよ
うスピン回転数を調整する。続いて、ホットプレートで
80℃、2分間のプリベークを行い、露光した後、TM
AH(テトラメチルアンモニウムヒドロオキサイド)液
で現像し、対応する部分に赤色カラーフィルタ13aを
形成する。コンタクトスルーホール形成予定領域には赤
色カラーフィルタ13aを設けないので、その領域は第
1開口12となる。さらに、クリーンオーブンで220
℃、60分間の焼成を行い、赤色カラーフィルタ13a
を硬化させる(図4(b))。
【0048】次に、赤色カラーフィルタ13a形成と同
様の方法で緑色カラーフィルタ13bを形成し、オーブ
ンで220℃、60分間の焼成を行うと緑色カラーフィ
ルタ13bが得られる(図4(c))。
【0049】次に、青色カラーフィルタ13cの形成も
同様の方法で形成する(図5(a))。
【0050】次に、カラーフィルタの形成後、ブラック
マトリクス14を形成する。ブラックマトリクス14は
アクリル樹脂にカーボンあるいは顔料を分散させた樹脂
ブラックマトリクスを用いる。本実施形態では、粘度2
0cp程度の材料を使いスピンコート法で基板上に約
1.5μmの膜厚に形成し、コンタクトホール形成予定
領域には設けない(図5(b))。
【0051】次に、オーバーコート層15を塗布し、現
像工程にてオーバーコート層15のコンタクトスルーホ
ール形成予定領域の開口を行い、第2開口16を形成す
る。更にオーバーコート層15の焼成を220℃、60
分間行いオーバーコート層15を硬化させる。この時、
現像工程での現像マージンが狭いため、現像液のPHの
変動により、オーバーコート層15がサイドエッチング
されてパッシベーション膜8近傍で垂直に近い開口形状
となる場合があるため、焼成前に120℃〜160℃の
温度で3分以上のミッドベークを行うと、サイドエッチ
ング後の開口形状がテーパーの付いた開口形状となる
(図5(c))。
【0052】続いて、ノボラック系感光性レジスト17
を1.5〜4.0μmの厚さに塗布し、パターニングし
て、ノボラック系感光性レジスト17にコンタクトホー
ル18を形成する。このとき、ノボラック系感光性レジ
スト17が1.5μmの膜厚で塗布される場合、実際に
は目合わせ余裕も含めて、レイアウト上はコンタクトス
ルーホール19と第2開口16とのマージンを2.0μ
mに設計される。従って、コンタクトスルーホール19
と第2開口16とが設計通り形成されたとすると、2.
0μmの間隔Lをもって形成されることとなる。
【0053】その後、ノボラック系感光性レジスト17
をマスクとしてパッシベーション膜8のエッチングを行
う(図6(a))。この時、ノボラック系感光性レジス
ト17を現像後、ノボラック系感光性レジスト中の溶媒
を蒸発させるためのポストベークは120℃以下で行う
必要がある。120℃以上の温度でポストベークを行う
とノボラック系感光性レジストがメルトし始め、下地の
弓なり形状のオーバーコート層に沿った形状になってし
まう。従って、パッシベーション膜8界面のノボラック
系レジスト17のコンタクトホール18形状が垂直に切
り立ってしまうため、パッシベーション膜8に開口され
るコンタクトスルーホール19の形状が垂直に形成され
る。コンタクトスルーホール19がこのような形状に形
成されると、続く工程で形成される画素電極のコンタク
トスルーホール19におけるカバリッジが悪化し、ドレ
イン電極7とのコンタクト抵抗が大きくなってしまう。
【0054】次に、オーバーコート層15、コンタクト
スルーホール19の形成後、それらの上にスパッタ法で
画素電極となる透明導電膜を成膜する。この時、膜厚は
厚いほど良好なカバレッジが得られ、ドレイン電極7と
の電気的な接続が安定するが、透明導電膜に用いるIT
O(Indium−Tin−Oxide)膜の加工性を
考慮すると約100nmの膜厚が適当である。ITO膜
をパターニングすることにより画素電極20が形成され
る(図6(b))。
【0055】以上、説明した製造方法により、開口率の
向上した明るい液晶表示装置を、従来の液晶表示装置よ
り、信頼性よく製造することができる。
【0056】上記第1の実施形態を用いた第1の効果
は、画素電極20とドレイン電極7の電気的接続を信頼
性よく得ることができ、製品の製造歩留、信頼性を格段
に向上することが可能である。これは、弓なり形状に形
成されたオーバーコート層15の影響を受けないようパ
ッシベーション膜8にコンタクトスルーホール19を形
成する際のエッチングにおいて、ノボラック系レジスト
17に開口された第2開口18の形状を制御することに
より可能になる。これにより、高品質の液晶表示装置を
製造することが可能になる。
【0057】次に、本発明の第2の実施形態について、
図6(a)を参照して説明する。
【0058】本実施形態は、第1の実施形態の図6
(a)の工程において、ノボラック系感光性レジストを
現像した後のポストベークを省くことによっても、パッ
シベーション膜8界面のノボラック系感光性レジスト1
7に開口された第2開口18の形状をテーパー状に形成
することができる。このとき、レジスト中に残存する溶
媒を蒸発させるため、減圧乾燥処理を行ってもよい。以
上、説明した製造方法により、第2の実施形態のアクテ
ィブマトリクス基板を製造することができる。
【0059】次に、本発明の第3の実施形態について、
図6(a)を参照して説明する。
【0060】本実施形態は、第1の実施形態の図6
(a)の工程において、ノボラック系感光性レジスト1
7を塗布する前に、パッシベーション膜8との密着性を
向上させるための界面処理を行い、ノボラック系感光性
レジスト17の現像時のパッシベーション膜8界面のノ
ボラック系感光性レジストの現像レートを遅くし、ノボ
ラック系感光性レジスト17に開口された第2開口18
の形状をテーパー状に制御する。密着性向上のための界
面処理剤としては、シラン系カップリング剤などがよ
い。
【0061】次に、本発明の第4の実施形態について、
図6(a)を参照して説明する。
【0062】本実施形態は、第1の実施例の図6(a)
の工程において、ノボラック系感光性レジスト17を塗
布し、露光する際、ハーフトーンマスクもしくはグレー
トーンマスクを用いて、コンタクトスルーホール部周辺
のノボラック系感光性レジストを徐々に感光させ、すな
わち、第2開口18の中心に向かうに従って露光度が増
すように露光を行い、ノボラック系感光性レジストに開
口された第2開口18にテーパーをつける。これによ
り、パッシベーション膜8をエッチングする際、ノボラ
ック系感光性レジスト17の第2開口18のテーパー部
分に沿って、サイドエッチが入るため、テーパー状のコ
ンタクトスルーホール19が形成できる。
【0063】次に、本発明の第5の実施形態について、
図7を参照して説明する。図7(a)は第5の実施形態
の液晶表示装置のTFT基板側の平面図であるが説明の
簡略化のために、カラーフィルタ、ブラックマトリクス
は図3と同じであるので省略している。1画素分を示し
ている。また、図7(b)は、図7(a)の切断線B−
B’に沿った断面図である。本実施形態は、本発明の第
1から第4の実施形態を横電界型のTFTに適用した例
である。本実施形態の構造は、本発明の第1の実施形態
と同様にパッシベーション膜、カラーフィルタ、ブラッ
クマトリクス、コンタクトスルーホール、オーバーコー
ト層まで形成した後、オーバーコート層の上に櫛歯電極
と共通電極を形成する構成を採る。従って、本実施形態
の製造方法は、本発明の第1の実施形態の図5(c)ま
では全く同じ製造工程で進められる。また、図7(a)
に示すように、透明性絶縁基板1上には共通電極22が
ゲート配線2bと同時に形成される。
【0064】図5(c)のように、ドレイン電極7上方
のオーバーコート層15に第2開口16を形成するが、
本実施形態ではさらに、図7(a)に示すように、共通
電極22の上方にも共通電極用開口46を形成する。
【0065】続いて、第1の実施形態と同様にして、ノ
ボラック系感光性レジストをマスクとしてパッシベーシ
ョン膜8のエッチングを行って、ドレイン電極7の上に
コンタクトスルーホール19を形成するが、同時に、共
通電極用の開口部のパッシベーション膜8もエッチング
してコンタクトスルーホール49を形成する。その後、
オーバーコート層15の上にスパッタ法でCrを成膜
し、パターニングして櫛歯状の画素電極40と上部共通
電極42を形成する(図7(a)、(b))。
【0066】本実施形態においては、画素電極40とド
レイン電極7との間の電気的接続のみならず、上部共通
電極42と共通電極22との間の電気的接続をも信頼性
よく得ることができ、製品の製造歩留、信頼性を格段に
向上することが可能である。これは、弓なり形状に形成
されたオーバーコート層15の影響を受けないようパッ
シベーション膜8にコンタクトスルーホール19、49
を形成する際のエッチングにおいて、ノボラック系レジ
ストに開口されたコンタクトホール18(本実施形態の
場合、共通電極用の開口部にもコンタクトホール18が
形成される)の形状を制御することにより可能になる。
これにより、高品質の横電界型の液晶表示装置を製造す
ることが可能になる。
【0067】
【発明の効果】以上に説明したように、本発明のアクテ
ィブマトリクス基板の製造方法では、TFTを覆うよう
にパッシベーション膜が設けられ、その上にカラーフィ
ルタ及びそれを覆うオーバーコート層を形成した上でソ
ース・ドレイン電極と画素電極を接続するためにパッシ
ベーション膜にコンタクトスルーホールが形成される。
このとき、ソース・ドレイン電極と画素電極とを接続抵
抗の小さい安定した接続とするために、コンタクトスル
ーホールをテーパー形状に形成する。そのために、コン
タクトスルーホールの開口の位置をオーバーコート層の
開口の位置から2μm以上離すことにより、コンタクト
スルーホール形成用のノボラック系感光性レジストの開
口部にテーパーが付くようにする。これにより、パッシ
ベーション膜のコンタクトスルーホールの側面がテーパ
ー状に形成され、コンタクトスルーホールを覆う画素電
極がソース・ドレイン電極とカバレッジ良く接続され、
両電極間を低抵抗で安定性良く接続することが可能とな
る。
【図面の簡単な説明】
【図1】本発明の第1〜4の実施形態によるアクティブ
マトリクス基板のTFT近傍の断面図である。
【図2】アクティブマトリクス基板の回路図である。
【図3】本発明のアクティブマトリクス基板の製造方法
に用いられるアクティブマトリクス基板の1画素分の平
面図である。
【図4】本発明の第1〜4の実施形態を示すアクティブ
マトリクス基板の製造方法を製造工程順に示す断面図で
ある。
【図5】図4に続く製造工程を示す断面図である。
【図6】図5に続く製造工程を示す断面図である。
【図7】本発明の第5の実施形態によるアクティブマト
リクス基板の1画素分の平面図及び断面図である。
【図8】従来のアクティブマトリクス基板の製造方法を
製造工程順に示す断面図である。
【図9】図8に続く製造工程を示す断面図である。
【符号の説明】
1、51 透明性絶縁基板 2a、52a ゲート電極が 3、53 ゲート絶縁膜 4、54 半導体層 5、55 オーミックコンタクト層 6a、56a ソース電極 7、57 ドレイン電極 8、58 パッシベーション膜 13a、63a 赤色カラーフィルタ 13b、63b 緑色カラーフィルタ 13c、63c 青色カラーフィルタ 14、64 ブラックマトリクス 15、65 オーバーコート層 16、66 (オーバーコート層の)第2開口 17、67 ノボラック系感光性レジスト 18、68 (ノボラック系感光性レジストの)コン
タクトホール 19、49、69 コンタクトスルーホール 20、40、70 画素電極 22 共通電極 44 液晶 45 画素容量
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/336 H01L 29/78 612D 29/786 (72)発明者 石野 隆行 鹿児島県出水市大野原町2080 鹿児島日本 電気株式会社内 Fターム(参考) 2H090 HA04 HA08 HC05 HC08 LA04 LA15 2H092 GA29 HA28 JA24 JA46 JB57 KB24 MA07 MA08 MA13 MA17 NA25 NA28 PA08 PA09 5C094 AA21 BA03 BA43 CA19 CA24 DA14 DA15 DB04 EA04 EA07 ED15 5F110 AA26 BB01 CC07 DD01 HL04 HL07 NN03 NN24 NN27 NN35 NN49 NN73 QQ02

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 透明絶縁性基板上に薄膜トランジスタ及
    び配線を形成する工程と、前記透明絶縁性基板上に前記
    薄膜トランジスタ及び前記配線を覆う保護膜を堆積させ
    る工程と、前記保護膜の上に前記保護膜を覆い、かつ、
    前記配線の上方に位置する第1の開口部を有する第1の
    感光膜を形成する工程と、前記第1の感光膜の上に前記
    第1の感光膜を覆い、かつ、前記第1の開口部の内側に
    第2の開口部を有する第2の感光膜を形成する工程と、
    前記第2の感光膜をマスクとして前記第2の開口部に露
    出する前記保護膜をエッチング除去して前記保護膜に第
    3の開口部を形成する工程と、前記第2の感光膜を除去
    した後、前記第1の感光膜の上に前記第3の開口部を覆
    う導電膜を堆積させ、前記導電膜をパターニングして前
    記第3の開口部に露出する配線と接続する前記導電膜か
    らなる上層配線を形成する工程とを備えるアクティブマ
    トリクス基板の製造方法であって、前記第1の開口部は
    前記第3の開口部を前記第2の感光膜の膜厚以上のマー
    ジンでもって包含する形状に形成されることを特徴とす
    るアクティブマトリクス基板の製造方法。
  2. 【請求項2】 前記第2の感光膜の膜厚は、1.5μm
    〜4.0μmの範囲である請求項1記載のアクティブマ
    トリクス基板の製造方法。
  3. 【請求項3】 前記第1の感光膜を形成する工程におい
    て、前記第1の感光膜は、前記保護膜の上に第1の感光
    膜を塗布し、露光、現像を行った後に120〜160℃
    の温度範囲内で3〜10分間のミッドベークを行い、続
    いて220〜230℃の温度範囲内でポストベークを行
    うことにより形成される請求項1又は2記載のアクティ
    ブマトリクス基板の製造方法。
  4. 【請求項4】 前記第1の感光膜を形成する工程におい
    て、前記第1の感光膜は、前記保護膜の表面を界面処理
    し、前記保護膜表面と前記第1の感光膜との密着性を強
    化させる処理を行った後に形成される請求項1、2又は
    3記載のアクティブマトリクス基板の製造方法。
  5. 【請求項5】 前記第2の感光膜を形成する工程におい
    て、前記第2の感光膜は、前記第1の感光膜の形成され
    た前記透明絶縁性基板の表面を界面処理し、前記第1の
    開口部に露出する保護膜表面と前記第2の感光膜との密
    着性を強化させる処理を行った後に、前記第1の感光膜
    の上に形成される請求項1乃至4のいずれかに記載のア
    クティブマトリクス基板の製造方法。
  6. 【請求項6】 前記第2の感光膜を形成する工程におい
    て、前記第2の感光膜は、前記第1の感光膜の上にノボ
    ラック系の感光性レジストを塗布し、露光、現像を行っ
    た後に20〜120℃の温度範囲内で3〜10分間の熱
    処理を行い、前記第2の開口部の側面形状をテーパー状
    とすることにより形成される請求項1乃至5のいずれか
    に記載のアクティブマトリクス基板の製造方法。
  7. 【請求項7】 前記第2の感光膜を形成する工程におい
    て、前記第2の感光膜は、前記第1の感光膜の上にノボ
    ラック系の感光性レジストを塗布した後、前記第2の開
    口部形成予定領域の前記感光性レジストに対して露光量
    を変えて露光し、その後現像して前記第2の開口部の側
    面形状をテーパー状とすることにより形成される請求項
    1乃至5のいずれかに記載のアクティブマトリクス基板
    の製造方法。
  8. 【請求項8】 前記第2の感光膜を形成する工程におい
    て、前記第2の感光膜は、前記第2の感光膜の前記第2
    の開口部にテーパー形状を形成した後に、前記感光性レ
    ジストに対して減圧乾燥処理を施し、前記感光性レジス
    ト中に含まれる溶媒を蒸発させ、前記感光性レジストの
    前記第2の開口部のテーパー形状を維持させることによ
    り形成される請求項6又は7記載のアクティブマトリク
    ス基板の製造方法。
  9. 【請求項9】 前記保護膜を堆積させる工程と前記第1
    の感光膜を形成する工程との間に、前記保護膜の上にカ
    ラーフィルタ及びブラックマトリクスを形成する工程が
    挿入される請求項1乃至8のいずれかに記載のアクティ
    ブマトリクス基板の製造方法。
  10. 【請求項10】 前記配線は前記薄膜トランジスタを構
    成するゲート電極、ゲート配線、共通配線、ソース・ド
    レイン電極及び共通電極を含み、前記ゲート電極は前記
    ゲート配線の一部を構成し、前記共通電極は前記ゲート
    配線と同時に形成される前記共通配線に接続され、前記
    第3の開口部は前記ソース・ドレイン電極の上に形成さ
    れ、前記上層配線は前記第3の開口部を通して前記ソー
    ス・ドレイン電極に接続される画素電極の他、前記画素
    電極と離間して所定の間隔で並行して形成される電極部
    分を有する共通電極を含む請求項1乃至9のいずれかに
    記載のアクティブマトリクス基板の製造方法。
  11. 【請求項11】 透明絶縁性基板上に形成された薄膜ト
    ランジスタ及び配線と、前記薄膜トランジスタ及び前記
    配線を覆い前記透明絶縁性基板上に形成された保護膜
    と、前記保護膜を覆い、かつ、前記配線の上方に位置す
    る第1の開口部を有すべく形成された第1の感光膜と、
    前記保護膜のうち前記第1の開口部の内側に形成された
    第3の開口部と、前記第3の開口部に露出する配線と接
    続する上層配線とを備えるアクティブマトリクス基板で
    あって、前記第1の開口部は前記第3の開口部を1.5
    μm以上のマージンでもって包含する形状に形成される
    ことを特徴とするアクティブマトリクス基板。
  12. 【請求項12】 前記保護膜と前記第1の感光膜との間
    に、色層を有する請求項11記載のアクティブマトリク
    ス基板。
  13. 【請求項13】 前記配線は前記薄膜トランジスタを構
    成するゲート電極、ゲート配線、共通配線、ソース・ド
    レイン電極及び共通電極を含み、前記ゲート電極は前記
    ゲート配線の一部を構成し、前記共通電極は前記ゲート
    配線と同時に形成される前記共通配線に接続され、前記
    第3の開口部は前記ソース・ドレイン電極の上に形成さ
    れ、前記上層配線は前記第3の開口部を通して前記ソー
    ス・ドレイン電極に接続される画素電極の他、前記画素
    電極と離間して所定の間隔で並行して形成される電極部
    分を有する共通電極を含む請求項11又は12記載のア
    クティブマトリクス基板。
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US10/188,743 US6778232B2 (en) 2001-07-13 2002-07-05 Method for manufacturing active matrix substrate
CNB021409463A CN1208674C (zh) 2001-07-13 2002-07-11 有源矩阵基板的制造方法
KR1020020040989A KR100745661B1 (ko) 2001-07-13 2002-07-13 능동매트릭스기판의 제조방법

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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007188778A (ja) * 2006-01-13 2007-07-26 Toshiba Matsushita Display Technology Co Ltd 有機el表示装置及びアレイ基板
JP2008065300A (ja) * 2006-08-11 2008-03-21 Nec Lcd Technologies Ltd 液晶表示装置
US7612373B2 (en) 2004-06-30 2009-11-03 Lg Display Co., Ltd. Liquid crystal display device and method of manufacturing liquid crystal display device with color filter layer on thin film transistor
JP2010056569A (ja) * 2009-11-30 2010-03-11 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用tft素子の製造方法
KR100980019B1 (ko) * 2003-08-11 2010-09-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101026797B1 (ko) * 2003-08-11 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7955908B2 (en) 2003-08-11 2011-06-07 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
JP2012137792A (ja) * 2006-08-11 2012-07-19 Nlt Technologies Ltd 液晶表示装置
US8390769B2 (en) 2009-09-25 2013-03-05 Samsung Display Co., Ltd. Liquid crystal display
US8425226B2 (en) 2007-06-28 2013-04-23 Fujitsu Semiconductor Limited Heat treatment apparatus and method of manufacturing semiconductor device
JP2015111291A (ja) * 2008-11-28 2015-06-18 株式会社半導体エネルギー研究所 表示装置
US9136284B2 (en) 2013-01-03 2015-09-15 Samsung Display Co., Ltd. Thin film transistor panel and method for manufacturing the same
JP2020507215A (ja) * 2017-02-14 2020-03-05 深▲せん▼市華星光電技術有限公司Shenzhen China Star Optoelectronics Technology Co., Ltd. アレイ基板及びその製造方法

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811640B1 (ko) * 2001-10-18 2008-03-11 엘지.필립스 엘시디 주식회사 액정 표시 장치
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
JP4463493B2 (ja) 2002-04-15 2010-05-19 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI272556B (en) 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
TWI263339B (en) 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
KR20040084488A (ko) * 2003-03-28 2004-10-06 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
KR100935670B1 (ko) * 2003-04-04 2010-01-07 삼성전자주식회사 액정표시장치, 박막 트랜지스터 표시판 및 그의 제조 방법
CN100340916C (zh) * 2003-04-18 2007-10-03 友达光电股份有限公司 液晶显示器及其制作方法
TW200531284A (en) * 2003-07-29 2005-09-16 Samsung Electronics Co Ltd Thin film array panel and manufacturing method thereof
KR20050014060A (ko) * 2003-07-29 2005-02-07 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR20060133818A (ko) * 2005-06-21 2006-12-27 삼성전자주식회사 광 마스크와 박막 트랜지스터 기판의 제조 방법 및 그에의해 제조된 박막 트랜지스터 기판
TWI317559B (en) * 2006-11-15 2009-11-21 Au Optronics Corp Method for manufacturing substrate of a liquid crystal display device
CN100421019C (zh) * 2006-12-06 2008-09-24 友达光电股份有限公司 液晶显示装置基板的制造方法
JP4308862B2 (ja) * 2007-03-05 2009-08-05 日東電工株式会社 配線回路基板およびその製造方法
JP5357493B2 (ja) * 2007-10-23 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7824939B2 (en) * 2007-10-23 2010-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device comprising separated and electrically connected source wiring layers
KR101448903B1 (ko) * 2007-10-23 2014-10-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 그의 제작방법
JP5137798B2 (ja) * 2007-12-03 2013-02-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2009072451A1 (en) * 2007-12-03 2009-06-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of thin film transistor and manufacturing method of display device
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
KR101451375B1 (ko) * 2008-04-30 2014-10-21 삼성디스플레이 주식회사 표시기판 및 그 제조방법
JP5126545B2 (ja) * 2009-02-09 2013-01-23 ソニー株式会社 表示装置の製造方法
KR101572081B1 (ko) * 2009-04-22 2015-11-26 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
JP5574773B2 (ja) * 2010-03-23 2014-08-20 パナソニック液晶ディスプレイ株式会社 液晶表示装置用tft基板及び液晶表示装置の製造方法
TWI392919B (zh) * 2010-06-14 2013-04-11 Au Optronics Corp 液晶顯示面板
TWI469360B (zh) * 2012-09-06 2015-01-11 Innocom Tech Shenzhen Co Ltd 顯示面板及顯示裝置
JP2014149518A (ja) * 2013-01-11 2014-08-21 Panasonic Liquid Crystal Display Co Ltd 表示装置
KR102098712B1 (ko) 2013-07-16 2020-04-09 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN103838025B (zh) * 2014-02-20 2016-08-31 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
TWI532154B (zh) * 2014-02-25 2016-05-01 群創光電股份有限公司 顯示面板及顯示裝置
KR101552902B1 (ko) * 2014-06-24 2015-09-15 엘지디스플레이 주식회사 곡면 액정표시장치
CN104733475A (zh) * 2015-03-26 2015-06-24 南京中电熊猫液晶显示科技有限公司 一种阵列基板及其制造方法
WO2016167354A1 (ja) * 2015-04-16 2016-10-20 シャープ株式会社 有機エレクトロルミネッセンス装置
CN107424520B (zh) * 2017-07-26 2019-04-16 京东方科技集团股份有限公司 基板及其制备方法、显示面板、显示装置
CN109545665A (zh) * 2017-09-21 2019-03-29 中华映管股份有限公司 平坦化层的制造方法
JP2019130457A (ja) * 2018-01-30 2019-08-08 イビデン株式会社 フィルタ膜
US11163203B2 (en) * 2019-12-06 2021-11-02 Tcl China Star Optoelectronics Technology Co., Ltd. COA substrate and method of fabricating same
KR20210092861A (ko) * 2020-01-16 2021-07-27 삼성디스플레이 주식회사 디스플레이 장치
JP2023094232A (ja) * 2021-12-23 2023-07-05 株式会社ジャパンディスプレイ 表示装置

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775431A (en) * 1980-10-28 1982-05-12 Fujitsu Ltd Formation of pattern
JPS5844720A (ja) * 1981-07-15 1983-03-15 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 開孔パタ−ン形成方法
JPH04266027A (ja) * 1990-10-29 1992-09-22 Gold Star Co Ltd 傾斜エッチング方法
JPH06242433A (ja) * 1992-12-25 1994-09-02 Sony Corp アクティブマトリクス基板
JPH09146118A (ja) * 1995-11-27 1997-06-06 Sanyo Electric Co Ltd 半導体装置及び液晶表示装置
JPH10170951A (ja) * 1996-12-11 1998-06-26 Sharp Corp 液晶表示装置の製造方法
JPH10206888A (ja) * 1997-01-21 1998-08-07 Sharp Corp 液晶表示装置及びその製造方法
JPH10214826A (ja) * 1997-01-13 1998-08-11 Applied Komatsu Technol Kk テーパプロファイルエッチング方法
WO1998047044A1 (fr) * 1997-04-11 1998-10-22 Hitachi, Ltd. Dispositif d'affichage a cristaux liquides
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
JPH1152415A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 液晶表示素子
JP2000077666A (ja) * 1998-08-28 2000-03-14 Fujitsu Ltd Ito膜接続構造、tft基板及びその製造方法
JP2000199917A (ja) * 1998-10-26 2000-07-18 Sharp Corp 液晶表示装置の製造方法および液晶表示装置
JP2000206571A (ja) * 1998-12-31 2000-07-28 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2000267132A (ja) * 1999-03-16 2000-09-29 Toshiba Corp 電極基板及び液晶表示装置並びに電極基板の製造方法
JP2000305106A (ja) * 1999-04-20 2000-11-02 Nec Corp 液晶表示装置及びその製造方法
JP2001021878A (ja) * 1999-07-12 2001-01-26 Nec Corp アクティブマトリクス型液晶表示装置とその製造方法
JP2001066639A (ja) * 1999-06-03 2001-03-16 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2001100652A (ja) * 1999-09-29 2001-04-13 Nec Corp アクティブマトリックス基板及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621556A (en) * 1994-04-28 1997-04-15 Xerox Corporation Method of manufacturing active matrix LCD using five masks
KR0169356B1 (ko) * 1995-01-06 1999-03-20 김광호 박막트랜지스터 액정 디스플레이 소자 및 그 제조방법
KR980003731A (ko) * 1996-06-11 1998-03-30 김광호 표시 패널용 정전 파괴 보호 장치 및 그 제조 방법
JPH1026769A (ja) * 1996-07-10 1998-01-27 Sony Corp 液晶表示装置
TW440736B (en) * 1997-10-14 2001-06-16 Samsung Electronics Co Ltd Liquid crystal displays and manufacturing methods thereof
KR100257811B1 (ko) * 1997-10-24 2000-06-01 구본준 액정표시장치의 기판의 제조방법
JP3361278B2 (ja) * 1997-12-26 2003-01-07 シャープ株式会社 反射型液晶表示装置とその製造方法、ならびに回路基板の製造方法
JP3267271B2 (ja) 1998-12-10 2002-03-18 日本電気株式会社 液晶表示装置およびその製造法
KR100333271B1 (ko) * 1999-07-05 2002-04-24 구본준, 론 위라하디락사 배선의 단락 및 단선 테스트를 위한 박막트랜지스터-액정표시장치의 어레이기판과 그 제조방법.
KR100660531B1 (ko) * 1999-09-02 2006-12-22 삼성전자주식회사 반사투과 복합형 박막트랜지스터 액정표시장치
KR100582599B1 (ko) * 1999-10-25 2006-05-23 엘지.필립스 엘시디 주식회사 액정 표시장치 제조방법 및 그 제조방법에 따른 액정표시장치
JP3471692B2 (ja) * 2000-01-21 2003-12-02 Nec液晶テクノロジー株式会社 カラー液晶表示パネル

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5775431A (en) * 1980-10-28 1982-05-12 Fujitsu Ltd Formation of pattern
JPS5844720A (ja) * 1981-07-15 1983-03-15 インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン 開孔パタ−ン形成方法
JPH04266027A (ja) * 1990-10-29 1992-09-22 Gold Star Co Ltd 傾斜エッチング方法
JPH06242433A (ja) * 1992-12-25 1994-09-02 Sony Corp アクティブマトリクス基板
JPH09146118A (ja) * 1995-11-27 1997-06-06 Sanyo Electric Co Ltd 半導体装置及び液晶表示装置
JPH10170951A (ja) * 1996-12-11 1998-06-26 Sharp Corp 液晶表示装置の製造方法
JPH10214826A (ja) * 1997-01-13 1998-08-11 Applied Komatsu Technol Kk テーパプロファイルエッチング方法
JPH10206888A (ja) * 1997-01-21 1998-08-07 Sharp Corp 液晶表示装置及びその製造方法
JPH10307305A (ja) * 1997-03-07 1998-11-17 Toshiba Corp アレイ基板、液晶表示装置及びそれらの製造方法
WO1998047044A1 (fr) * 1997-04-11 1998-10-22 Hitachi, Ltd. Dispositif d'affichage a cristaux liquides
JPH1152415A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 液晶表示素子
JP2000077666A (ja) * 1998-08-28 2000-03-14 Fujitsu Ltd Ito膜接続構造、tft基板及びその製造方法
JP2000199917A (ja) * 1998-10-26 2000-07-18 Sharp Corp 液晶表示装置の製造方法および液晶表示装置
JP2000206571A (ja) * 1998-12-31 2000-07-28 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2000267132A (ja) * 1999-03-16 2000-09-29 Toshiba Corp 電極基板及び液晶表示装置並びに電極基板の製造方法
JP2000305106A (ja) * 1999-04-20 2000-11-02 Nec Corp 液晶表示装置及びその製造方法
JP2001066639A (ja) * 1999-06-03 2001-03-16 Samsung Electronics Co Ltd 液晶表示装置用薄膜トランジスタ基板及びその製造方法
JP2001021878A (ja) * 1999-07-12 2001-01-26 Nec Corp アクティブマトリクス型液晶表示装置とその製造方法
JP2001100652A (ja) * 1999-09-29 2001-04-13 Nec Corp アクティブマトリックス基板及びその製造方法

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101026797B1 (ko) * 2003-08-11 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7955908B2 (en) 2003-08-11 2011-06-07 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof
KR100980019B1 (ko) * 2003-08-11 2010-09-03 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7612373B2 (en) 2004-06-30 2009-11-03 Lg Display Co., Ltd. Liquid crystal display device and method of manufacturing liquid crystal display device with color filter layer on thin film transistor
US7858452B2 (en) 2004-06-30 2010-12-28 Lg Display Co., Ltd. Manufacturing method of array substrate for liquid crystal display device with color filter layer on thin film transistor
JP2007188778A (ja) * 2006-01-13 2007-07-26 Toshiba Matsushita Display Technology Co Ltd 有機el表示装置及びアレイ基板
JP2012137792A (ja) * 2006-08-11 2012-07-19 Nlt Technologies Ltd 液晶表示装置
JP2008065300A (ja) * 2006-08-11 2008-03-21 Nec Lcd Technologies Ltd 液晶表示装置
US8425226B2 (en) 2007-06-28 2013-04-23 Fujitsu Semiconductor Limited Heat treatment apparatus and method of manufacturing semiconductor device
US8889432B2 (en) 2007-06-28 2014-11-18 Fujitsu Semiconductor Limited Heat treatment apparatus and method of manufacturing semiconductor device
JP2015111291A (ja) * 2008-11-28 2015-06-18 株式会社半導体エネルギー研究所 表示装置
US10008608B2 (en) 2008-11-28 2018-06-26 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US10424674B2 (en) 2008-11-28 2019-09-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US10985282B2 (en) 2008-11-28 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US11869978B2 (en) 2008-11-28 2024-01-09 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8390769B2 (en) 2009-09-25 2013-03-05 Samsung Display Co., Ltd. Liquid crystal display
JP2010056569A (ja) * 2009-11-30 2010-03-11 Tokyo Electron Ltd リフロー方法、パターン形成方法および液晶表示装置用tft素子の製造方法
US9136284B2 (en) 2013-01-03 2015-09-15 Samsung Display Co., Ltd. Thin film transistor panel and method for manufacturing the same
JP2020507215A (ja) * 2017-02-14 2020-03-05 深▲せん▼市華星光電技術有限公司Shenzhen China Star Optoelectronics Technology Co., Ltd. アレイ基板及びその製造方法

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