KR101448903B1 - 반도체장치 및 그의 제작방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

종래의 액정 표시장치는 적어도 4장 이상의 포토마스크를 사용하여 TFT를 제작하였기 때문에, 제작 비용이 많이 들었다. 제1 다계조 포토마스크(그레이톤 마스크 혹은 하프톤 마스크)를 사용한 노광에 의하여 제1 레지스트 패턴을 형성하고, 제1 도전층, 제1 절연층, 제1 반도체층 및 제2 반도체층을 에칭하여, 섬 형상의 단층 및 섬 형상의 적층을 형성한다. 여기서, 섬 형상의 단층 및 섬 형상의 적층의 측면에, 사이드월을 형성한다. 또한, 제2 다계조 포토마스크를 사용한 노광에 의하여 제2 레지스트 패턴을 형성하고, 제2 도전층 및 제2 반도체층을 에칭하여, 박막트랜지스터, 화소 전극, 및 접속 단자를 형성한다. 그 후, 제1 도전층과 제2 도전층의 금속층을 마스크로서 사용하여 후면으로부터 노광함으로써, 제3 레지스트 패턴을 형성하고, 제3 절연층을 에칭하여, 보호 절연층을 형성한다.
Figure R1020080100665
사이드월, 적층, 다계조 마스크, TFT, 용량 소자

Description

반도체장치 및 그의 제작방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은, 박막트랜지스터(이하, TFT라고 함)로 구성된 회로를 가지는 반도체장치 및 그의 제작방법에 관한 것이다. 예를 들어, 액정이나 자기발광 소자를 사용한 표시장치 등으로 대표되는 전기광학 장치, 및 이들 전기광학 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서에 있어서, 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학 장치, 반도체 회로 및 전기 기기는 모두 반도체장치이다.
액정 텔레비전, 퍼스널 컴퓨터, 및 휴대 전화기의 디스플레이 등, 널리 보급되어 있는 표시장치의 대부분은, 규소를 주요 구성 원소로 하는 비정질 반도체를 사용한 TFT를 스위칭 소자로서 이용한 액정 표시장치가 사용된다. 비정질 반도체를 사용한 TFT(이하, 비정질 반도체 TFT라고 함)는, 종래 5장의 포토마스크를 사용하여, 포토리소그래피 공정에 의하여 적층 구조를 형성한다. 또한, 근년에 들어, 다계조 포토마스크를 사용함으로써, 포토마스크수를 4장으로 삭감한 비정질 반도체 TFT의 제작 프로세스도 개발되고 있다.
본 명세서에 있어서 포토리소그래피 공정이란, 포토레지스트의 형성 처리, 노광 처리, 현상 처리, 에칭 처리, 레지스트 박리 처리, 세정 처리, 검사 처리 등의 처리를 포함하는 것을 가리킨다. 또한, 본 명세서에 있어서 패터닝이란, 기판 위에 형성한 층의 불필요한 부분을 제거하여, 원하는 형상으로 가공하는 것을 가리킨다. 예를 들어, 기판 위에 형성한 절연층, 도전층, 반도체층 등의 불필요한 부분을 제거하여, 원하는 형상으로 가공하는 것을 패터닝이라고 한다.
따라서, 종래의 5장의 포토마스크를 사용하여 비정질 반도체 TFT를 제작하는 경우, 포토리소그래피 공정을 5번 반복하게 된다. 노광이나 현상 등 복수의 공정을 포함하는 포토리소그래피 공정은, 비정질 반도체 TFT의 제작 공정에 있어서 스루풋의 저하나, 제작 비용의 증대에 큰 영향을 주는 요인이 된다.
따라서, 포토마스크수 삭감에 의한 포토리소그래피 공정의 삭감은, 비정질 반도체 TFT의 제작 공정에서의 스루풋의 개선이나, 제조 비용의 저감을 의미한다. 따라서, 가격이 더 싼 비정질 반도체 TFT를 사용한 반도체장치의 생산을 행하기 위해, 포토마스크수 삭감은 큰 과제이다.
근년에 들어, 비정질 반도체 TFT 제작 프로세스의 저감을 목적으로 하여, 비정질 반도체층의 패터닝과, 소스 전극 혹은 드레인 전극의 패터닝을 1장의 다계조 포토마스크(그레이톤 마스크 혹은 하프톤 마스크)로 행하는 방법이 제안되어 있지만, 이 방법을 사용하여도 포토마스크를 4장까지밖에 삭감할 수 없다. 가격이 더 싼 액정 표시장치 등의 반도체장치가 기대되기 때문에, 비정질 반도체 TFT 제작 프로세스를 한층 더 삭감함으로써, 제작 비용을 저감하는 것은 큰 과제이다.
또한, 종래의 비정질 반도체 TFT의 제작 공정은, 포토리소그래피의 공정수만큼 포토마스크가 필요하기 때문에, 포토마스크의 설계 비용도 비정질 반도체 TFT의 제작 비용 증대에 큰 영향을 주는 원인이 된다. 따라서, 포토마스크수를 삭감함으로써, 포토마스크의 설계 비용을 저감하는 것도 큰 과제이다.
또한, 종래의 비정질 반도체 TFT를 사용한 화소에는, 소스 전극 혹은 드레인 전극과, 화소 전극 사이에 층간 절연막이 존재한다. 따라서, 화소 내에 소스 전극 혹은 드레인 전극과 화소 전극을 전기적으로 접속하기 위한 콘택트 홀을 형성할 필요가 있고, 이 콘택트 홀 형성 영역의 공간을 확보할 필요가 있었다. 따라서, 화소 내에 형성되는 콘택트 홀 형성 영역은 개구율 저하의 원인이었다. 문헌 1에는, 화소 전극과 소스 전극 혹은 드레인 전극의 층간 절연막을 생략하고 직접 접속하는 구조로 하고, 콘택트 홀을 사용하지 않는 소스 전극 혹은 드레인 전극과 화소 전극의 접속 구조를 개시하고 있다.
종래의 비정질 반도체 TFT를 사용한 화소는 화소 전극과 절연층이 적층된 구조이므로, 화소에서의 투과율의 저하를 초래하였다.
본 발명은 상기 문제를 감안한 것이며, 개구율과 투과율이 개선된 화소를 구비한 반도체장치의 제공, 혹은 제작 비용을 저감한 반도체장치의 제작방법을 제공하는 것을 목적으로 한다.
[문헌 1] 일본국 공개특허공고 2007-133371호 공보
본 발명의 특징은, 기판 위에 반도체 소자를 구비한 반도체장치에 있어서, 반도체 소자는, 기판 위의 제1 도전층, 제1 도전층 위의 제1 절연층, 제1 절연층 위의 제1 반도체층, 및 제1 반도체층 위의 일 도전형의 불순물 원소를 함유하는 제2 반도체층을 포함하는 섬 형상의 적층과, 섬 형상의 적층의 측면에 접하는 사이드월(sidewall)을 가지는 것이다.
본 발명의 특징은, 기판 위에 TFT 및 용량 소자를 가지는 화소를 구비한 반도체장치에 있어서, 용량 소자는, 기판 위의 제1 도전층, 제1 도전층 위의 제1 절연층, 제1 절연층 위의 제1 반도체층, 및 제1 반도체층 위의 일 도전형의 불순물 원소를 함유하는 제2 반도체층을 포함하는 섬 형상의 적층과, 섬 형상의 적층의 측면에 접하는 사이드월과, 섬 형상의 적층 및 사이드월 위의 제2 도전층을 가지는 것이다.
본 발명의 특징은, 기판 위에 TFT 및 용량 소자를 가지는 화소를 구비한 반도체장치에 있어서, TFT는 기판 위의 제1 도전층, 제1 도전층 위의 제1 절연층, 제1 절연층 위의 제1 반도체층, 및 제1 반도체층 위의 일 도전형의 불순물 원소를 함유하는 제2 반도체층을 포함하는 섬 형상의 적층과, 섬 형상의 적층의 측면에 접하는 사이드월과, 섬 형상의 적층 및 사이드월 위의 제2 도전층을 가지고, 제2 도전층은 적어도 투명 도전층을 포함하는 적층 구조이고, 투명 도전층의 일부는 화소 전극이고, 화소 전극은 기판에 접하는 것이다.
또한, 제1 반도체층 및 제2 반도체층으로서, 비정질 반도체층 혹은 미(微)결 정 반도체층을 적용할 수 있다. 또한, 제1 반도체층으로서, 미결정 반도체층과 비정질 반도체층의 적층 구조를 적용할 수도 있다.
본 발명의 특징은, 기판 위에 TFT 및 용량 소자를 가지는 화소, 및 접속 단자를 구비한 반도체장치에 있어서, 접속 단자는, 기판 위의 제1 도전층으로 이루어지는 섬 형상의 단층과, 섬 형상의 단층의 측면에 접하는 사이드월과, 섬 형상의 단층 및 사이드월 위의 제2 도전층을 가지고, 제2 도전층은 적어도 투명 도전층을 포함하는 적층 구조인 것이다.
이하에, 상기에 기재한 TFT, 용량 소자, 및 접속 단자를 동일 기판 위에 가지는 액티브 매트릭스 기판을 제작하는 방법을 간략하게 설명한다.
도 4(A)에서, 기판(101) 위에 제1 도전층(102)을 형성한다.
다음에, 제1 도전층(102) 위에 제1 절연층(104), 제1 절연층(104) 위에 제1 비정질 반도체층(106), 제1 비정질 반도체층(106) 위에 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)을 형성한다.
다음에, 제1 포토리소그래피 공정에 의하여, 제1 도전층(102), 제1 절연층(104), 제1 비정질 반도체층(106), 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)을 패터닝한다.
도 4(B)에서, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층 위에 포토레지스트를 형성하고, 제1 포토마스크를 사용하여 노광하고 현상함으로써, 제1 포토레지스트 패턴(110a∼110d)을 형성한다. 여기서, 제1 포토마스크는 다계조(multi-tone) 포토마스크(그레이톤(gray tone) 마스크 혹은 하프톤(half tone) 마스크)를 사용하여, 막 두께에 차이가 있는 포토레지스트 패턴을 형성한다. 제1 도전층(102)만으로 이루어지는 섬 형상의 단층을 형성하는 개소는, 포토레지스트 패턴을 제1 막 두께(t1)로 설정하고, 제1 도전층(102), 제1 절연층(104), 제1 비정질 반도체층(106) 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)으로 이루어지는 섬 형상의 적층을 형성하는 개소는, 포토레지스트 패턴을 제2 두께(t2)로 설정한다. 여기서 포토레지스트 패턴의 제1 두께는 제2 두께보다 얇다(t1＜t2).
도 4(C)에서, 제1 포토레지스트 패턴(110a∼110d)을 마스크로서 사용하여 제1 도전층(102), 제1 절연층(104), 제1 비정질 반도체층(106), 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)을 에칭하여, 섬 형상의 단층 및 섬 형상의 적층을 형성한다.
도 5(A)에서, 제1 포토레지스트 패턴(110a∼110d)에 애싱(ashing) 처리를 행하여, 변형된 제1 포토레지스트 패턴(111a∼111c)의 형성 및 포토레지스트 패턴(110d)의 제거를 행한다. 도 5(A)에 도시하는 바와 같이, 제1 포토레지스트 패턴(111a∼111c)은, 제1 포토레지스트 패턴(110a∼110c)의 제1 두께(t1)의 부분이 제거되고, 막 두께가 감소된다. 그리고, 제1 포토레지스트 패턴(110a∼110d)에 애싱 처리를 행할 때, 제1 포토레지스트 패턴(110a∼110d)의 측면도 애싱되기 때문에, 제1 포토레지스트 패턴(111a∼111c)의 면적은, 도 4(B)의 공정에서 제2 두께(t2)로 형성된 포토레지스트 패턴의 면적보다 다소 작아지고, 도시하지 않았지만, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층의 단부가 표면에 노 출되게 된다.
변형된 제1 포토레지스트 패턴(111a∼111c)을 마스크로서 사용한 에칭에 의하여, 제1 절연층(104)으로 이루어지는 섬 형상의 게이트 절연층(105a) 등과, 제1 비정질 반도체층(106)으로 이루어지는 섬 형상의 제1 비정질 반도체층(107a) 등과, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)으로 이루어지는 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a) 등을 형성한다. 그 후, 포토레지스트 패턴(110a∼110c)을 박리한다.
제1 포토리소그래피 공정에서, 다계조 포토마스크를 제1 포토마스크로서 사용함으로써, TFT부(10)에는 게이트 배선(103a), 게이트 절연층(105a), 섬 형상의 제1 비정질 반도체층(107a), 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a)이 형성된다. 또한, 용량부(20)에는, 용량선(103b), 절연층(105b), 섬 형상의 제1 비정질 반도체층(107b), 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109b)이 형성되고, 단자부(30)에는, 전극(103c)이 형성된다(도 4(B), 도 4(C), 도 5(A) 참조).
도 5(B)에서, 기판 전면에 제2 절연층(112)을 형성한다. 제2 절연층(112)은, 제1 포토리소그래피 공정에서, 다계조 포토마스크를 사용한 노광 기술에 의하여 형성되는 제1 도전층이 단층으로서 존재하는 패턴과, 제1 도전층, 제1 절연층, 제1 비정질 반도체층 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층이 섬 형상으로 적층된 구조로 잔존하는 패턴의 측면에 사이드월을 형성하기 위한 것이다. 패턴의 측면이 테이퍼 형상이 되어 버리면, 사이드월이 형성되어도 제1 도전층과 제2 도전층의 불필요한 단락이 쉽게 일어나게 되고, 반도체 소자의 신뢰성을 손실할 가능성이 있기 때문에, 제2 절연층(112)을 사이드월로서 사용하기 위해서는, 막이 형성되는 면의 단차(段差)부의 피복성이 좋은 것이 중요하다.
도 5(C)에서, 제2 절연층(112)을 에칭하여, 사이드월(113a∼113g)을 형성한다. 사이드월(113a∼113g)을 형성하기 위해서는, 드라이 에칭 등에 의하여 이방성이 높은 에칭 처리를 행할 필요가 있다. 또한, 제2 절연층(112)을 에칭 처리할 때, 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a, 109b)과의 선택비를 충분히 취할 필요가 있고, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)이 다소 에칭되는 경우에는, 에칭되는 것을 고려하여 두껍게 형성할 필요가 있다.
도 6(A)에서, 기판 전면에 제2 도전층(118)을 형성한다. 제2 도전층(118)은 투명 도전층(114), 금속층(116)을 순차로 적층한 구조로 한다.
다음에, 제2 포토리소그래피 공정에 의하여, 투명 도전층(114), 금속층(116)으로 이루어지는 제2 도전층(118)을 패터닝한다.
도 6(B)에서, 제2 도전층 위에 포토레지스트를 형성하고, 제2 포토마스크를 사용하여 노광하고 현상함으로써 제2 포토레지스트 패턴(120a∼120e)을 형성한다. 여기서, 제2 포토마스크로서, 제1 포토마스크와 마찬가지로 다계조 포토마스크를 사용함으로써, 막 두께에 차이가 있는 포토레지스트 패턴이 형성된다. 투명 도전층(114) 및 금속층(116)의 적층 구조인 제2 도전층(118)을 잔존시키는 개소는 포토레지스트 패턴을 제4 두께(t4)로, 투명 도전층(114)만을 잔존시키는 개소는 포토레 지스트 패턴을 제3 두께(t3)로 설정한다. 제3 두께(t3)는 제4 두께(t4)보다 얇다(t3＜t4). 제2 포토레지스트 패턴(120a∼120e)을 마스크로 사용하여 제2 도전층(118)을 에칭한다. 이 때의 에칭 방법으로서 웨트 에칭 혹은 드라이 에칭을 사용할 수 있다.
도 6(C)에서, 제2 포토레지스트 패턴(120a∼120e)을 애싱 처리하여, 변형된 제2 포토레지스트 패턴(121a∼121e)을 형성한다. 도 6(C)에 도시하는 바와 같이, 제2 포토레지스트 패턴(121a∼121e)은, 제2 포토레지스트 패턴(120a∼120e)의 제3 두께(t3)의 부분이 제거되고, 막 두께가 감소됨과 함께, 제2 포토레지스트 패턴 중 초기의 막 두께가 제3 두께(t3)인 부분에서는, 금속층(116)이 노출되게 된다. 그리고, 애싱 처리를 행할 때, 제2 포토레지스트 패턴(120a∼120e)의 측면도 애싱되기 때문에, 변형된 제2 포토레지스트 패턴(121a∼121e)의 면적은, 도 6(B)의 공정에서, 제4 두께(t4)로 형성된 포토레지스트 패턴의 면적보다 다소 작아진다.
도 7(A)에서, 변형된 제2 포토레지스트 패턴(121a∼121e)을 마스크로서 사용하여, 표면에 노출된 금속층(116)을 에칭에 의하여 제거하여, 투명 도전층(114)을 표면에 노출시킨다. 이 때, 에칭은 금속층과 투명 도전층에서 선택비를 취할 수 있는 수법으로 행한다. 노출된 투명 도전층(114)은 화소 전극이나 기판 단부의 접속 단자로서 사용한다. 또한, 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a)의 중앙부를 에칭하여, 소스 영역과 드레인 영역으로 분리시킨다. 이 에칭은 이방성을 가지는 드라이 에칭법에 의하여 행한다. 실제로는, 섬 형상의 제1 비정질 반도체층(107a)도 다소 에칭된다.
제2 포토리소그래피 공정에서, 다계조 포토마스크를 제2 포토마스크로서 사용함으로써, TFT부(10)에서는 투명 도전층(115a)과 금속층(117a)의 적층으로 이루어지는 소스 배선(119a), 및 투명 도전층(115b)과 금속층(117b)의 적층으로 이루어지는 소스 전극 혹은 드레인 전극(119b)이 형성된다. 또한, 투명 도전층(115b)의 일부가 화소 전극(115f)이 된다. 또한, 용량부(20)에는 투명 도전층(115b)의 일부이고 용량선(103b)에 대향하는 전극(115c)이 형성되고, 단자부(30)에는 전극(115d, 115e)이 형성된다(도 6(B), 도 6(C), 도 7(A) 참조).
도 7(B)에서, 기판 전면에 제3 절연층(122)을 형성한다. 제3 절연층(122)은, TFT를 불순물 등으로부터 보호하기 위한 보호 절연층(패시베이션막)으로서 사용된다.
다음에, 제3 포토리소그래피 공정으로서, 제3 절연층(122) 위에 포토레지스트를 형성하고, 기판(101)의 후면으로부터 노광을 행한다. 이 때, 제1 포토리소그래피 공정에 의하여 패터닝된 제1 도전층 및 제2 포토리소그래피 공정에 의하여 패터닝된 금속층을 마스크로서 이용하여, 제3 포토레지스트 패턴(124a∼124d)을 형성한다. 제3 포토레지스트 패턴을 형성할 때, 기판(101) 위에 형성되는 제1 도전층(102) 및 제2 도전층(118)의 상층인 금속층(116)의 패턴을 마스크로서 사용하여, 후면으로부터 노광을 행하기 때문에, 제3 포토레지스트 패턴용 포토마스크가 불필요하게 되고, 포토마스크와 기판(101)의 위치를 조정할 필요도 없게 된다.
도 7(C)에서, 도 7(B)에서 형성된 제3 포토레지스트 패턴(124a∼124d)에 리플로우(reflow) 처리를 행하여, 변형된 제3 포토레지스트 패턴(125a∼125d)을 형성 한다. 리플로우 처리를 행함으로써 레지스트 패턴이 제3 절연층(122)을 피복하는 면적이 확대되고, 변형된 제3 포토레지스트 패턴(125a∼125d)의 단부는, 금속층(116)으로 형성된 패턴의 단부를 넘는다.
도 8에서, 변형된 제3 포토레지스트 패턴(125a∼125d)을 마스크로서 사용하여, 제3 절연층(122)을 패터닝하여, 보호 절연층(123a∼123d)을 형성한다.
제3 포토리소그래피 공정에서, 후면 노광(혹은 배면 노광) 기술을 사용함으로써, 보호 절연층(123a∼123d)을 형성한다(도 7(B), 도 7(C), 도 8 참조).
이러한 구성으로 함으로써, 2장의 포토마스크를 사용하여, 3번의 포토리소그래피 공정에 의하여 액티브 매트릭스 기판을 제작할 수 있다. 따라서, 종래 4장의 포토마스크를 사용하여 적어도 4번의 포토리소그래피 공정에 의하여 제작된 비정질 반도체 TFT와 비교하여, 포토마스크수 및 포토리소그래피 공정수를 크게 삭감할 수 있고, 제작 시간 및 제작 비용을 삭감할 수 있게 된다.
본 발명에 의하여, 2장의 포토마스크를 사용하여 3번의 포토리소그래피 공정에 의하여 액티브 매트릭스 기판을 제작할 수 있다. 따라서, 종래 4장의 포토마스크를 사용하여 적어도 4번의 포토리소그래피 공정에 의하여 제작된 비정질 반도체 TFT와 비교하여, 포토마스크수 및 포토리소그래피 공정수를 크게 삭감할 수 있고, 제작 시간 및 제작 비용의 삭감을 할 수 있게 된다.
본 발명에 의하여, 소스 전극 및 드레인 전극·배선을 투명 도전층과 금속층의 적층 구조인 제2 도전층으로 형성함으로써, 종래 화소 영역에 존재한, 소스 전 극 혹은 드레인 전극의 한쪽과 화소 전극의 콘택트 홀을 형성하는 영역이 불필요하기 때문에, 개구율을 향상시킬 수 있다. 또한, 화소 전극은 기판과 접하여, 절연막과 적층되지 않는 구조가 되므로 화소에서의 개구율, 투과율이 향상된다.
이하에, 본 발명의 실시형태에 대하여 도면을 참조하면서 설명한다. 다만, 본 발명은 많은 다른 양태로 실시하는 것이 가능하고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
[실시형태 1]
도 1은 본 발명의 비정질 반도체 TFT를 가지는 액티브 매트릭스 기판의 평면도의 일례이고, 여기서는 간략화를 위하여, 매트릭스 위에 배치된 복수의 화소 중 화소 하나의 구성을 도시한 것이다.
도 1에 도시하는 바와 같이, 비정질 반도체 TFT를 가지는 액티브 매트릭스 기판은, 서로 평행하게 배치된 복수의 게이트 배선(103a)과, 각 게이트 배선(103a)과 교차하여 서로 평행하게 배치되는 소스 배선(119a)을 복수 가진다.
또한, 게이트 배선(103a)과 소스 배선(119a)으로 둘러싸인 영역에는 화소 전극(115f)이 배치되어 있다. 이 화소 전극(115f)은, 소스 전극 혹은 드레인 전극(119b)의 투명 도전층(115b)과 같은 재료로 구성된다.
또한, 화소 전극(115f) 아래에서 이웃하는 2개의 게이트 배선 사이에, 게이 트 배선과 평행하게 용량선(103b)이 배치된다. 이 용량부(103b)은 모든 화소에 형성되고, 화소 전극(115f)과의 사이에 존재하는 절연층(105b)을 유전체로 하여 보유 용량 소자를 형성하고 있다.
또한, 게이트 배선(103a)과 소스 배선(119a)의 교차부 부근에는 스위칭 소자로서의 TFT가 형성되어 있다. 이 TFT는, 비정질 반도체층으로 형성된 채널 형성 영역을 가지는 역 스태거형(혹은, 보텀 게이트형)의 TFT이다.
도 3은, 화소부에서 보유 용량 소자 형성부의 단면도이고, 도 1의 I-J 부분을 도시한 것이다. 보유 용량 소자는 용량선(103b)과 화소 전극(115f)의 일부를 전극으로서 사용하고, 용량선(103b)과 화소 전극(115f) 사이의 절연층(105b) 및 사이드월(측벽)을 유전체막으로서 사용한다. 도 1 및 도 3에서는 용량을 효율적으로 형성하기 위하여, 보조 용량 패턴을 빗살 형상으로 형성하고 있다.
도 2(A) 및 도 2(B)는 본 발명의 액티브 매트릭스 기판 위에 화소와 동시에 형성되는 외부 회로와 접속되는 접속 단자부의 평면도의 일례를 도시한다.
도 2(A) 및 도 2(B)를 예로 들어, 액티브 매트릭스 기판 단자부의 구조를 도시한다. 도 2(A)는 액티브 매트릭스 기판 위에서의 리드 배선을 전극(103c)으로 행하는 경우이다. 리드된 제1 도전층으로 이루어지는 전극(103c)은 투명 도전층으로 이루어지는 전극(115d)과 접한다.
또한, 전극(103c)과 전극(115d)의 접속부에서 전극(103c)의 단부에는, 제2 절연층(112)으로 이루어지는 사이드월(113g)이 형성되어, 단차가 완화된다. 따라서, 전극(115d)의 단절이 방지된다. 또한, 전극(103c)과 전극(115d)의 접속부는 완전히 보호 절연층(123c)으로 덮여 있으므로, 오염물 등으로부터 보호되고, 신뢰성을 향상시킬 수 있다.
도 2(B)에 도시하는 바와 같이, 리드 배선이 제2 도전층(118)으로 형성되는 경우에도 거의 같은 구성을 취한다.
도 1∼도 3을 예로 들어, 본 발명을 사용한 채널 에치(channel-etch)형 비정질 반도체 TFT, 보유 용량 소자부 및 접속 단자부의 제작방법을 도 4∼도 8에 나타낸다. 도 4∼도 8에서는 도 1에 도시하는 화소부 평면 레이아웃의 A-B의 단면, C-D의 단면, 및 도 2(A)의 E-F의 단면, 도 2(B)의 G-H의 단면을 사용하여 나타낸다. 또한, A-B의 단면과 C-D의 단면 사이, C-D의 단면과 E-F의 단면 사이, 및 E-F의 단면과 G-H의 단면 사이의 공백은 생략을 의미하고, 도시하는 TFT부(10), 용량부(20) 및 단자부(30)는 동일 기판 위에 형성된다.
도 4(A)에서, 기판(101) 위에 제1 도전층(102)을 형성한다. 기판(101)에는 종래부터 사용되는 비정질 반도체 TFT의 제작에 사용되는 유리 기판을 사용하면 좋고, 석영 기판 혹은, 투광성을 가지는 플라스틱 기판 등을 사용하여도 좋다. 또한, 제1 도전층(102)은, 주로 전극 혹은 배선이 되므로 알루미늄(Al) 혹은 구리(Cu) 등의 저(抵)저항 도전성 재료인 것이 바람직하다.
제1 도전층(102)은 전극 혹은 배선으로서 저저항인 것, 비정질 반도체 TFT의 제작 프로세스 온도에 대한 내열성을 가지는 것이 요구된다. 따라서, 내열성 도전성 재료와 저저항 도전성 재료를 적층한 구조로 하여도 좋다. 적층 구조는, 하층을 내열성 도전성 재료로 하고, 중층을 저저항 도전성 재료로 하고, 상층을 내열성 도전성 재료로 하면 좋다. 예를 들어, 제1 도전층(102)의 구조를, 하층을 몰리브덴(Mo), 중층을 알루미늄(Al), 상층을 몰리브덴(Mo)의 적층 구조로 하고, 내열성 도전성 재료를 배리어막으로서 사용하여도 좋다. 저저항 도전 재료로서, AgPdCu 합금을 사용하여도 좋다. 내열성 도전성 재료로서는, 티탄(Ti), 탄탈(Ta), 텅스텐(W), 몰리브덴(Mo), 크롬(Cr), 네오디뮴(Nd) 중에서 선택된 원소, 혹은 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합한 합금막, 혹은 상기 원소를 성분으로 하는 질화물로 형성한다. 예를 들어, Ti와 Cu의 적층, 질화티탄과 Cu의 적층을 들 수 있다. 또한, Ti, Cr, Nd 등의 내열성 도전성 재료와 조합하여 형성한 경우, 평탄성이 향상되기 때문에 바람직하다. 또한, 이러한 내열성 도전성 재료만, 예를 들어, Mo와 W를 조합하여 형성하여도 좋다.
액정 표시장치를 실현하기 위해서는, 게이트 배선은 내열성 도전성 재료와 저저항 도전성 재료를 조합하여 형성하는 것이 바람직하다. 이 때의 적합한 조합에 대하여 설명한다.
화면 크기가 비교적 소형(5형 정도)이라면, 내열성 도전성 재료의 질화물로 이루어지는 도전층과 내열성 도전성 재료로 이루어지는 도전층을 적층한 2층 구조로 하여도 좋다. 상층의 도전층은 Al, Cu, Ta, Ti, W, Nd, Cr 중에서 선택된 원소, 혹은 상기 원소를 성분으로 하는 합금이나, 상기 원소를 조합하는 합금막으로 형성하면 좋고, 질화탄탈막, 질화텅스텐막, 질화티탄막 등으로 형성한다. 예를 들어, 상층의 도전층으로서 Cr, 하층 도전층으로서 Nd를 함유하는 Al을 적층한 2층 구조로 하는 것이 바람직하다. 상층의 도전층은 10 nm∼100 nm(바람직하게는 20 nm∼50 nm)로 하고, 하층 도전층은 200 nm∼400 nm(바람직하게는 250 nm∼350 nm)로 한다.
한편, 대화면에 적용하기 위해서는, 하층으로서 내열성 도전성 재료로 이루어지는 도전층과, 중층으로서 저저항 도전성 재료로 이루어지는 도전층과, 상층으로서 내열성 도전성 재료로 이루어지는 도전층을 적층한 3층 구조로 하는 것이 바람직하다.
저저항 도전성 재료로 이루어지는 도전층은, 알루미늄(Al)을 성분으로 하는 재료로 형성하고, 순(純)Al 외에, 0.01 atomic%∼5 atomic%의 스칸듐(Sc), Ti, Nd, 규소(Si) 등을 함유한 Al을 사용한다. 내열성 도전성 재료로 구성된 상층은, 중층에 Al을 사용한 경우에 힐록(hillock)의 발생을 방지하는 효과가 있다. 하층의 내열성 도전성 재료로 이루어지는 도전층은 10 nm∼100 nm(바람직하게는 20 nm∼50 nm)로 하고, 중층의 저저항 도전성 재료로 이루어지는 도전층은 200 nm∼400 nm(바람직하게는 250 nm∼350 nm)로 하고, 상층의 내열성 도전성 재료로 이루어지는 도전층은 10 nm∼100 nm(바람직하게는 20 nm∼50 nm)로 한다. 본 실시형태에서는, Ti를 타깃으로 한 스퍼터링법에 의하여 하층의 내열성 도전성 재료로 이루어지는 도전층을 Ti막으로 50 nm의 두께로 성막하고, Al을 타깃으로 한 스퍼터링법에 의하여 중층의 저저항 도전성 재료로 이루어지는 도전층을 Al막으로 200 nm의 두께로 성막하고, Ti를 타깃으로 한 스퍼터링법에 의하여 상층의 내열성 도전성 재료로 이루어지는 도전층을 Ti막으로 50 nm의 두께로 성막한다.
다음에, 플라즈마 CVD법, 스퍼터링법 등의 방법을 사용하여 제1 도전층(102) 위에 제1 절연층(104)을, 제1 절연층(104) 위에 제1 비정질 반도체층(106), 제1 비정질 반도체층(106) 위에 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)을 형성한다. 또한, 멀티체임버 구조 등의 플라즈마 CVD 혹은 스퍼터링법을 사용하여 제1 절연층(104)과 제1 비정질 반도체층(106), 제1 비정질 반도체층(106)과 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108) 등의 계면을 대기에 노출하지 않고 연속적으로 형성하는 것이 바람직하다.
제1 절연층(104)은, 질화규소막, 산화질화규소막, 산화규소막, 등의 절연막이면 좋고, 단층 혹은 적층 구조로 하고, 50 nm∼600 nm(바람직하게는 300 nm∼500 nm)의 두께로 형성한다.
제1 절연층(104) 위에 50 nm∼300 nm(바람직하게는 100 nm∼200 nm)의 두께로 제1 비정질 반도체층(106)을 형성한다. 제1 비정질 반도체층(106)으로서는, 플라즈마 CVD법, 규소의 타깃을 사용한 스퍼터링법 등의 방법을 사용하여 비정질 규소(a-Si)막을 형성한다. 그 외에, 이 제1 비정질 반도체층(106)에는, 미(微)결정 반도체막, 비정질 규소 게르마늄(SiXGe(1-X), (0＜X＜1))막, 비정질 탄화규소(SiXCY)막 등의 비정질 구조를 가지는 화합물 반도체막을 적용할 수도 있다.
제1 비정질 반도체층(106) 위에 10 nm∼100 nm의 두께로 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)을 형성한다. 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)으로서는, 플라즈마 CVD법, 규소의 타깃을 사용한 스퍼터링법 등의 방법을 사용하여, 인(P), 비소(As), 혹은 붕소(B) 등으로 대표되는 불순물을 첨가한 비정질 규소(a-Si)막을 형성한다. 그 외에, 이 일도전형 불순물 원소를 함유하는 제2 비정질 반도체층(108)에는, 인(P), 비소(As), 혹은 붕소(B) 등으로 대표되는 불순물을 첨가한 미결정 반도체막, 비정질 규소 게르마늄(SiXGe(1-X), (0＜X＜1))막, 비정질 탄화규소(SiXCY)막 등의 비정질 구조를 가지는 화합물 반도체막을 적용할 수도 있다.
다음에, 제1 포토리소그래피 공정에 의하여, 제1 도전층(102), 제1 절연층(104), 제1 비정질 반도체층(106), 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)을 패터닝한다.
도 4(B)에서, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층 위에 포토레지스트를 형성하고, 제1 포토마스크를 사용하여 노광하고 현상함으로써 제1 포토레지스트 패턴(110a∼110d)을 형성한다. 여기서, 제1 포토마스크는 다계조 포토마스크(그레이톤 마스크 혹은 하프톤 마스크)를 사용하여, 막 두께에 차이가 있는 포토레지스트 패턴을 형성한다. 제1 도전층(102)만으로 이루어지는 섬 형상의 단층의 패턴을 형성하는 개소는 포토레지스트 패턴을 제1 두께(t1)로 설정하고, 제1 도전층(102), 제1 절연층(104), 제1 비정질 반도체층(106) 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)으로 이루어지는 섬 형상의 적층 패턴을 형성하는 개소는 포토레지스트 패턴을 제2 두께(t2)로 설정한다. 여기서, 포토레지스트 패턴의 제1 두께는 제2 두께보다 얇다(t1＜t2).
도 4(C)에서, 제1 포토레지스트 패턴(110a∼110d)을 마스크로서 사용하여 제 1 도전층(102), 제1 절연층(104), 제1 비정질 반도체층(106), 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)의 에칭을 행한다. 이 때의 에칭 방법으로서는 웨트 에칭 혹은 드라이 에칭을 사용할 수 있다.
도 5(A)에서, 제1 포토레지스트 패턴(110a∼110d)에 애싱 처리를 행하여, 변형된 제1 포토레지스트 패턴(111a∼111c)의 형성 및 포토레지스트 패턴(110d)의 제거를 행한다. 도 5(A)에 도시하는 바와 같이, 제1 포토레지스트 패턴(111a∼111c)은, 제1 포토레지스트 패턴(110a∼110c)의 제1 두께(t1)의 부분이 제거되고, 막 두께가 감소된다. 또한, 제1 포토레지스트 패턴(110a∼110d)에 애싱 처리를 행할 때, 제1 포토레지스트 패턴(110a∼110d)의 측면도 애싱되기 때문에, 제1 포토레지스트 패턴(111a∼111c)의 면적은, 도 4(B)의 공정에서 제2 두께(t2)로 형성된 포토레지스트 패턴의 면적보다 다소 작아지고, 도시하지 않았지만, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층의 단부가 표면에 노출되게 된다.
변형된 제1 포토레지스트 패턴(111a∼111c)을 사용하여, TFT부(10)에서는, 제1 절연층(104)으로 이루어지는 게이트 절연층(105a) 등과, 제1 비정질 반도체층(106)으로 이루어지는 섬 형상의 제1 비정질 반도체층(107a) 등과, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)으로 이루어지는 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a) 등을 형성하고, 용량부(20)에서는, 용량선(103b), 절연층(105b), 제1 비정질 반도체층 패턴(107b), 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층 패턴(109b)을 형성한다. 그 후, 포토레지스트 패턴(111a∼111c)을 박리한다.
제1 포토리소그래피 공정에서, 다계조 포토마스크를 제1 포토마스크로서 사용함으로써, TFT부(10)에는 게이트 배선(103a), 게이트 절연층(105a), 섬 형상의 제1 비정질 반도체층(107a), 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a)이 형성된다. 또한, 용량부(20)에는, 용량선(103b), 절연층(105b), 섬 형상의 제1 비정질 반도체층(107b), 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109b)이 형성된다. 단자부(30)에는, 전극(103c)이 형성된다(도 4(B), 도 4(C), 도 5(A) 참조).
도 5(B)에서, 기판 전면에 제2 절연층(112)을 형성한다. 제2 절연층(112)은, 플라즈마 CVD법, 스퍼터링법 등의 방법을 사용하여 형성하여, 질화규소막, 산화질화규소막, 산화규소막 등의 절연막이면 좋고, 단층 혹은 적층 구조로 하여도 좋다. 제2 절연층(112)은 제1 포토리소그래피 공정에서, 다계조 포토마스크를 사용한 노광 기술에 의하여 형성되는 제1 도전층이 단층으로서 존재하는 패턴과, 제1 도전층, 제1 절연층, 제1 비정질 반도체층 및 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층이 섬 형상으로 적층된 구조로 잔존하는 패턴의 측면에 사이드월을 형성하기 위한 것이다. 제2 절연층(112)을 사이드월로서 사용하기 위해서는, 피막 형성면의 단차부의 피복성이 좋은 것이 중요하다. 또한, 패턴의 측면이 테이퍼 형상이 되어 버리면, 사이드월이 형성되어도 제1 도전층과 제2 도전층의 불필요한 단락이 쉽게 일어나게 되므로, 반도체 소자의 신뢰성을 손실할 가능성이 있기 때문에, 피복성 및 막 두께 등의 막질을 충분히 고려하여 제2 절연층(112)을 형성할 필요가 있다.
도 5(C)에서, 제2 절연층(112)을 에칭하여 사이드월(113a∼113g)을 형성한다. 사이드월(113a∼113g)을 형성하기 위해서는, 드라이 에칭 등에 의하여 이방성이 높은 에칭 처리를 행할 필요가 있다. 또한, 제2 절연층(112)을 에칭 처리할 때, 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108)과의 선택비를 충분히 취할 필요가 있고, 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(109a, 109b)이 약간 에칭되는 경우에는, 에칭되는 막 두께를 고려하여 두껍게 형성할 필요가 있다.
도 6(A)에서, 기판 전면(全面)에 제2 도전층(118)을 형성한다. 제2 도전층(118)은 투명 도전층(114), 금속층(116)을 순차로 적층한 구조로 한다. 투명 도전층(114)의 재료로서, 예를 들어, ITO(인듐-주석 산화물)나 IZO(인듐-아연 산화물) 등을 사용한다. 또한, 금속층(116)의 재료로서, Mo, W, Ti, Ta 등의 고융점 금속 혹은 저저항 금속의 Al, Cu 등을 사용할 수 있다. 다만, 제2 도전층(118)으로서, 예를 들어, ITO와 Al 등의 조합과 같이, 산화 환원 반응에 의하여 부식이 진행하는 것도 있기 때문에, 사이에 배리어성이 있는 금속을 끼우는 구조로 하는 등을 고려할 필요가 있다.
다음에, 제2 포토리소그래피 공정에 의하여 제2 도전층(118)을 패터닝한다.
도 6(B)에서, 제2 도전층 위에 포토레지스트를 형성하고, 제2 포토마스크를 사용하여 노광하고, 현상함으로써, 제2 포토레지스트 패턴(120a∼120e)을 형성한다. 여기서, 제2 포토마스크로서, 제1 포토마스크와 마찬가지로 다계조 포토마스크를 사용함으로써, 막 두께에 차이가 있는 포토레지스트 패턴이 형성된다. 투명 도전층(114) 및 금속층(116)의 적층 구조인 제2 도전층(118)을 잔존시키는 개소는 포토레지스트 패턴을 제4 두께(t4)로, 투명 도전층(114)만을 잔존시키는 개소는 포토레지스트 패턴을 제3 두께(t3)로 설정한다. 제3 두께(t3)는 제4 두께(t4)보다 얇다(t3＜t4). 제2 포토레지스트 패턴(120a∼120e)을 마스크로 제2 도전층(118)을 에칭한다. 이 때의 에칭 방법으로서 웨트 에칭 혹은 드라이 에칭을 사용할 수 있다.
도 6(C)에서, 제2 포토레지스트 패턴(120a∼120e)을 애싱 처리하여, 변형된 제2 포토레지스트 패턴(121a∼121e)을 형성한다. 도 6(C)에 도시하는 바와 같이, 변형된 제2 포토레지스트 패턴(121a∼121e)은, 제2 포토레지스트 패턴(120a∼120e)의 제3 두께(t3)의 부분이 제거되고, 막 두께가 감소됨과 함께, 제2 포토레지스트 패턴 중 초기의 막 두께가 제3 두께(t3)인 부분에서는, 금속층(116)이 노출되게 된다. 그리고, 제2 포토레지스트 패턴(120a∼120e)에 애싱 처리를 행할 때, 제2 포토레지스트 패턴(120a∼120e)의 측면도 애칭되기 때문에, 변형된 제2 포토레지스트 패턴(121a∼121e)의 면적은, 도 6(B)의 공정에서 제4 두께(t4)로 형성된 포토레지스트 패턴의 면적보다 다소 작아진다.
도 7(A)에서, 변형된 제2 포토레지스트 패턴(121a∼121e)을 마스크로 사용하여, 노출된 금속층(116)을 에칭에 의하여 제거하여, 투명 도전층(114)을 노출시킨다. 이 때, 에칭은 금속층과 투명 도전층에서 선택비를 취할 수 있는 수법으로 행한다. 노출된 투명 도전층(114)은, 화소 전극이나 기판 단부의 접속 단자로서 사용한다. 또한, 섬 형상의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체 층(109a)의 중앙부를 에칭하여, 소스 영역과 드레인 영역으로 분리시킨다. 이 에칭은 이방성을 가지는 드라이 에칭법에 의하여 행한다. 실제로는, 섬 형상의 제1 비정질 반도체층(107a)도 다소 에칭된다.
제2 포토리소그래피 공정에서, 다계조 포토마스크를 제2 포토마스크로서 사용함으로써, TFT부(10)에서는 투명 도전층(115a)과 금속층(117a)의 적층으로 이루어지는 소스 배선(119a) 및, 투명 도전층(115b)과 금속층(117b)의 적층으로 이루어지는 소스 전극 혹은 드레인 전극(119b)이 형성된다. 또한, 투명 도전층(115b)의 일부가 화소 전극(115f)이 된다. 또한, 용량부(20)에는 화소 전극(115f)의 일부이고 용량선(103b)에 대향하는 전극(115c)이 형성되고, 단자부(30)에는 전극(115d, 115e)이 형성된다(도 6(B), 도 6(C), 도 7(A) 참조).
도 7(B)에서, 기판 전면에 제3 절연층(112)을 형성한다. 제3 절연층(122)은, 플라즈마 CVD법, 스퍼터링법 등의 방법을 사용하여 형성하고, 질화규소막, 산화질화규소막, 산화규소막 등의 절연막이면 좋고, 단층 혹은 적층 구조로 하여도 좋다. 제3 절연층(122)은, TFT를 불순물 등으로부터 보호하기 위한 보호 절연층으로서 사용된다.
다음에, 제3 포토리소그래피 공정으로서, 제3 절연층(122) 위에 포토레지스트를 형성하고, 기판(101)의 후면으로부터 노광을 행한다. 이 때, 제1 포토리소그래피 공정에 의하여 패터닝된 제1 도전층 및 제2 포토리소그래피 공정에 의하여 패터닝된 금속층을 마스크로서 이용하여, 제3 포토레지스트 패턴(124a∼124d)을 형성한다. 제3 포토레지스트 패턴을 형성할 때, 기판(101) 위에 형성되는 제1 도전 층(102) 및 제2 도전층(118)의 상층인 금속층(116)의 패턴을 마스크로 사용하여, 후면으로부터 노광을 행하기 때문에, 제3 포토레지스트 패턴용 포토마스크가 불필요하게 되는 것과 함께, 포토마스크와 기판(101)의 위치 맞춤도 불필요하게 된다.
도 7(C)에서, 도 7(B)에서 형성된 제3 포토레지스트 패턴(124a∼124d)에 리플로우(reflow) 처리를 행하여, 변형된 제3 포토레지스트 패턴(125a∼125d)을 형성한다. 리플로우 처리를 행함으로써 레지스트 패턴이 제3 절연층(122)을 피복하는 면적이 확대되고, 변형된 제3 포토레지스트 패턴(125a∼125d)의 단부는, 금속층(116)으로 형성된 패턴의 단부를 넘는다. 포토레지스트의 리플로우 처리에는, 가열 처리나 약액 용해에 의한 처리가 있고, 어느 수법을 사용하여도 좋다. 리플로우 처리에 의하여 변형된 제3 포토레지스트 패턴(125a∼125d)의 확대는, 포토레지스트의 재질 특성, 막 두께 및 가열 조건, 또한 하지인 질화규소막 표면의 물성에 따라 결정된다. 따라서, 확대의 제어는 이들 특성, 조건에 따라 적절히 설계하면 좋다. 리플로우 처리에 의하여 변형된 제3 포토레지스트 패턴(125a∼125d)의 확대는, 금속층(116)에서 형성된 패턴의 단부를 넘을 필요가 있지만, 또 마진(margin)을 확보하는 용장 설계(redundancy design)가 바람직하다.
도 8에서, 변형된 제3 포토레지스트 패턴(125a∼125d)을 마스크로서 사용하여 제3 절연층(122)을 패터닝하여, 보호 절연층(123a∼123d)을 형성한다. 그 후, 변형된 제3 포토레지스트 패턴을 제거한다. 이 보호 절연층은, 유리 기판 혹은 보호 절연층 위의 배향막, 액정으로부터의 오염물이 비정질 반도체 TFT나 금속 배선에 침입하는 것을 억제한다. 또한, 투명 도전층의 패턴만이 존재하는 개소에서는, 후면 노광에 의한 레지스트가 형성되지 않기 때문에, 보호 절연층이 형성되지 않고 투명 도전층이 노출된 구조가 된다.
제3 포토리소그래피 공정에서, 후면 노광 기술을 사용함으로써, 보호 절연층(123a∼123d)을 형성한다(도 7(B), 도 7(C), 도 8 참조).
본 실시형태에 의하여, 2장의 포토마스크를 사용하여 3번의 포토리소그래피 공정에 의하여 액티브 매트릭스 기판을 제작할 수 있다. 따라서, 종래 4장의 포토마스크를 사용하여 적어도 4번의 포토리소그래피 공정에 의하여 제작된 비정질 반도체 TFT와 비교하여, 포토마스크수 및 포토리소그래피 공정수를 크게 삭감할 수 있고, 제작 시간 및 제작 비용을 삭감할 수 있게 된다.
또한, 본 실시형태에 의하여 제작되는 반도체 소자의 측면에는 사이드월이 형성되기 때문에, 제1 도전층과 제2 도전층이 불필요하게 단락되는 것을 방지할 수 있는 점, 및 각 패턴의 단부에서 스텝 커버리지가 향상되고, 배선, 전극, 절연층의 피복 불량을 저감하는 점에 의하여, 반도체장치의 신뢰성과 수율을 향상시킬 수 있다. 또한, 절연층의 제1 도전층의 단부를 엄밀하게 테이퍼 형상으로 형성할 필요가 없으므로, 반도체장치의 제작 공정의 부단 경감이 기대된다.
또한, 본 실시형태에 의하여 제작되는 TFT는, 제1 도전층과, 제1 도전층 위의 제1 절연층과, 제1 절연층 위의 제1 비정질 반도체층과, 제1 비정질 반도체층 위의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층을, 다계조 포토마스크를 사용하여 패터닝함으로써, 제1 비정질 반도체층 및 제2 비정질 반도체층이 제1 도전층의 외측으로 연장하여 패터닝되지 않고, 제1 도전층이 제1 비정질 반도 체층과 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층을 차광하는 구조가 되므로, 반도체층에 광이 입사하여 발생하는 광 누설 전류를 저감할 수 있게 된다.
또한, 본 실시형태에 의하여 제작되는 TFT는, 소스 영역 및 드레인 영역을 형성할 때, 다계조 포토마스크를 사용하여 제2 도전층과 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층과 제1 비정질 반도체층의 일부를 에칭하는 공정, 및 다계조 마스크를 변형시킨 후, 제2 도전층의 금속층을 에칭하는 공정에 의하여, 제1 비정질 반도체층과 제2 도전층의 투명 도전층과의 사이에 제1 단차가, 제2 도전층의 투명 도전막과 제2 금속층과의 사이에 제2 단차가 생긴다. 이로써, 하층의 단부가 상층의 단부로부터 노출되게 되고, 제3 절연층의 채널 영역의 피복성을 향상시킬 수 있게 된다. 또한, 사이드월 및 제1 절연층에 의하여 TFT의 채널 형성부가 덮임으로써, 기판이나 액정층 등 TFT 외부로부터 채널 형성부로의 불순물 오염에 의한 반도체 소자의 특성 열화를 저감하고, 신뢰성을 향상시킬 수 있다.
또한, 본 실시형태에 의하여 제작되는 용량 소자는, 용량선과 화소 전극의 일부를 보유 용량 소자와 대향하는 전극으로서 사용하고, 그 사이의 제1 절연층 및 사이드월을 유전체로 한 보유 용량 소자의 구조로 함으로써, 용량선의 측면에도 용량을 형성할 수 있게 된다. 제1 절연층을 유전체로서 사용하는 부분보다도 사이드월의 막 두께를 얇게 할 수 있기 때문에, 용량선 측면에 용량을 효율적으로 형성할 수 있고, 용량선의 상면뿐만 아니라 측면도 사용함으로써 입체적으로 용량을 형성함으로써, 1화소에 대한 보유 용량 소자의 형성 면적을 종래와 비교하여 작게 할 수 있다.
또한, 본 실시형태에 의하여 제작되는 소스 전극 혹은 드레인 전극·배선은, 투명 도전층과 금속층의 적층 구조인 제2 도전층으로 형성된다. 이로써, 종래 화소 영역에 존재한, 드레인 전극과 화소 전극의 콘택트 홀을 형성하는 영역이 불필요하기 때문에, 개구율의 향상이 가능하다. 또한, 화소 전극은 기판과 접하고, 절연막과 적층되지 않는 구조가 되므로, 화소에서의 개구율과 투과율이 향상된다.
[실시형태 2]
실시형태 1에서는, 비정질 반도체층을 사용한 TFT를 나타내었지만, 본 실시형태에서는, 미(微)결정 반도체층을 사용한 TFT의 예를 나타낸다. 미결정 반도체를 사용하는 TFT의 모식도를 도 9에 나타낸다. 본 실시형태에서는, 실시형태 1에서의 제1 비정질 반도체층(106)을, 제1 미경정 반도체층(126)과 제1 비정질 반도체층(127)의 적층으로 한다.
제1 미결정 반도체층(126)은 채널로서 기능한다. 제1 미결정 반도체층(126)은, 주파수가 수십 MHz∼수백 MHz인 고주파 플라즈마 CVD법, 또는 주파수가 1 GHz 이상인 마이크로파 플라즈마 CVD법에 의하여 형성할 수 있다. 대표적으로는, SiH4, Si2H6 등의 수소화 규소를 수소로 희석하여 형성할 수 있다. 또한, 수소화 규소 및 수소에 더하여, 헬륨, 아르곤, 크립톤, 네온 중에서 선택된 1종 또는 복수 종류의 희가스 원소로 희석하여 미결정 반도체막을 형성할 수 있다. 이 때의 수소화 규소에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 보다 바람직하게는 100배로 한다. 또한, 수소화 규소 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또한, 제1 비정질 반도체층(127)은, 실시형태 1에 나타낸 제1 비정질 반도체층(106)을 사용하면 좋고, TFT의 오프 전류의 저감, 제1 미결정 반도체층(126)의 산화 방지, 및 소스 영역, 드레인 영역 형성시의 에칭에 의하여 제1 미결정 반도체층이 에칭되는 것을 방지하는 등, 버퍼층으로서 기능한다.
또한, 실시형태 1에서의 일 도전형의 불순물 원소를 함유하는 제2 비정질 반도체층(108) 대신에, 일 도전형의 불순물 원소를 함유시킨 미결정 반도체층(128)을 사용할 수도 있다. 채널과 소스 전극 혹은 드레인 전극 사이의 기생 저항을 낮게 억제할 수 있으므로, 온(ON) 전류의 향상을 실현할 수 있다.
[실시형태 3]
본 실시형태에서는, 실시형태 1에서의 제3 포토리소그래피 공정에서, 제3 포토레지스트 패턴(124a∼124d) 대신에 포지티브형 감광성 수지를 사용하는 예를 나타낸다. 또한, 포지티브형 감광성 수지를 사용하는 TFT의 모식도를 도 10에 나타낸다.
실시형태 1에서의 제3 포토리소그래피 공정에서, 포지티브형 감광성 재료를 형성하고, 기판(101)의 후면으로부터 노광을 행한다. 실시형태 1에서의 제1 포토리소그래피 공정에 의하여 패터닝된 제1 도전층 및 제2 포토리소그래피 공정에 의하여 패터닝된 금속층의 부분이 차광되는 것을 이용하여, 포지티브형 감광성 재료 패턴(129)을 형성한다. 포지티브형 감광성 재료 패턴(129)을 형성할 때, 기판(101) 위에 형성되는 제1 도전층 및 금속층의 패턴을 마스크로서 사용하여, 후면으로부터 노광을 행하기 때문에, 포지티브형 감광성 재료 패턴 형성용의 포토마스크가 불필요하게 됨과 함께, 포토마스크와 기판(101)의 위치 맞춤도 불필요하게 된다.
포지티브형 감광성 재료 패턴(129)을 마스크로서 사용하여 제3 절연층(122)을 패터닝하여, 보호 절연층(123a∼123d)을 형성한다. 이 보호 절연층은, 유리 기판 혹은 보호 절연층 위의 배향막, 액정으로부터의 오염물이 비정질 반도체 TFT나 금속 배선에 침입하는 것을 억제한다. 또한, 투명 도전층의 패턴만이 존재하는 개소에서는, 후면 노광에 의한 포지티브형 감광성 재료 패턴이 형성되지 않기 때문에, 보호 절연층이 형성되지 않고 투명 도전층이 노출된 구조가 된다.
포지티브형 감광성 재료로서는, 포지티브형 실록산, 포지티브형 아크릴 수지 혹은 폴리이미드 수지 등을 사용할 수 있다. 또한, 포지티브형 감광성 블랙 매트릭스용 수지를 사용하면, 포지티브형 감광성 재료 패턴은 블랙 매트릭스로도 기능한다.
상술한 바와 같이, 실시형태 1에서 나타낸 제3 포토레지스트 패턴(124a∼124d) 대신에 포지티브형 감광성 재료 패턴(129)을 사용함으로써, 제3 포토리소그래피 공정에서 레지스트를 제거하는 공정을 생략할 수 있고, 공정의 간략화를 한층 더 할 수 있다.
[실시형태 4]
도 11은, COG(Chip On Glass) 방식을 사용하여 전기광학 장치를 조립하는 상태를 모식적으로 나타내는 도면이다. 제1 기판(1100)에는 화소 영역(1103), 외부 입출력 단자(1104), 접속 배선(1105)이 형성되어 있다. 점선으로 둘러싸인 영역은, 주사선 측의 IC칩 접합 영역(1101)과 데이터선 측의 IC칩 접합 영역(1102)이다. 제2 기판(1108)에는 대향 전극(1109)이 형성되고, 시일(seal)재(1110)로 제1 기판(1100)과 접합한다. 시일재(1110) 내측에는 액정이 봉입(封入)된 액정층(1111)을 형성한다. 제1 기판(1100)과 제2 기판(1108)은 소정의 간격을 두고 접합되는데, 네마틱 액정인 경우에는 3 ㎛∼8 ㎛, 스멕틱 액정인 경우에는 1 ㎛∼4 ㎛로 한다.
IC칩(1106, 1107)은, 데이터선 측과 주사선 측에서 회로 구성이 상이하다. IC칩은 제1 기판(1100)에 실장한다. 외부 입출력 단자(1104)에는, 외부로부터 전원 및 제어 신호를 입력하기 위한 FPC(플렉시블 프린트 배선판: Flexible Printed Circuit)(1112)를 접합한다. FPC(1112)의 접착 강도를 높이기 위해 보강판(1113)을 제공하여도 좋다. 이로써, 전기광학 장치를 완성시킬 수 있다. IC칩은 제1 기판(1100)에 실장하기 전에 전기 검사를 행하면 전기광학 장치의 최종 공정에서의 수율을 향상시킬 수 있고, 또한, 신뢰성을 높일 수 있다.
또한, IC칩을 제1 기판 위에 실장하는 방법은, 이방성 도전 재료를 사용한 접속 방법이나 와이어 본딩 방식 등을 채용할 수 있다. 도 12에 그 일례를 나타낸다. 도 12(A)는 제1 기판(1201)에 IC칩(1207)을 이방성 도전 재료를 사용하여 실장하는 예를 나타내고 있다. 제1 기판(1201) 위에는 화소 영역, 화소 영역에 전기 적으로 접속되는 리드선(1205), 접속 배선 및 입출력 단자(1206)가 제공되어 있다. 제2 기판(1202)은 시일재(1203)로 제1 기판(1201)과 접착되고, 그 사이에 액정층(1204)이 제공되어 있다.
또한, 접속 배선 및 입출력 단자(1206)의 한쪽 단부에는 FPC(1211)가 이방성 도전 재료로 접착되어 있다. 이방성 도전 재료는 수지(1214)와 표면에 Au 등이 도금된 수십 ㎛∼수백 ㎛ 직경의 도전성 입자(1213)로 이루어지고, 도선성 입자(1213)에 의하여 접속 배선 및 입출력 단자(1206)와 FPC(1211)에 형성된 배선(1212)이 전기적으로 접속되어 있다. IC칩(1207)도 마찬가지로 이방성 도전 재료로 제1 기판에 접착되고, 수지(1210) 중에 혼입된 도전성 입자(1209)에 의하여, IC칩(1207)에 제공된 입출력 단자(1208)와 리드선(1205) 혹은 접속 배선 및 입출력 단자(1206)와 전기적으로 접속되어 있다. 리드선(1205) 및 접속 배선 및 입출력 단자(1206)의 구성으로서는, 도 8의 G-H의 단면에 나타내는 구성을 사용하면 좋고, 도 12(A)에서는, 리드선(1205) 및 접속 배선 및 입출력 단자(1206)에, 투명 도전층인 전극(115e) 및 금속층(117e)의 적층을 사용하는 예를 나타낸다.
또한, 도 12(B)에 도시하는 바와 같이, 제1 기판에 IC칩을 접착재(1215)로 고정하여, Au 와이어(1216)에 의하여 IC칩의 입출력 단자와 리드선 혹은 접속 배선 및 입출력 단자를 접속하여도 좋다. 그리고, 수지(1217)로 봉지(封止)한다. 도 8의 E-F의 단면에 나타내는 구성을 사용하면 좋고, 도 12(B)에서는, 리드선(1205) 및 접속 배선 및 입출력 단자(1206)에, 제1 도전층으로 이루어지는 전극(103c)과, 전극(103c)에 전기적으로 접속하는 투명 도전층으로 이루어지는 전극(115d) 및 금 속층(117d)의 적층을 사용하는 예를 나타낸다.
IC칩의 실장 방법은 도 11 및 도 12를 바탕으로 한 방법에 한정되지 않고, 여기서 설명한 방법 외에도 COG 방법이나 와이어 본딩 방법, 혹은 TAB(Tape Automated Bonding) 방법을 사용할 수 있다.
본 실시형태는 실시형태 1 내지 실시형태 3 중의 어느 하나와 자유롭게 조합될 수 있다.
[실시형태 5]
본 발명의 반도체장치 및 전자기기로서, 액정 TV, 비디오 카메라, 디지털 카메라 등의 카메라, 고글형 디스플레이(헤드 장착형 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 오디오 컴포넌트 등), 노트북형 퍼스널 컴퓨터, 게임 기기, 휴대 정보 단말기(모바일 컴퓨터, 휴대 전화기, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 Digital Versatile Disc(DVD)등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 구비한 장치. 예를 들어, 휴대용 DVD 플레이어) 등을 들 수 있다. 이들 전자 기기 중, 일부의 전자 제품의 구체예를 도 13 및 도 14에 나타낸다.
도 13(A)는 디지털 카메라이며, 본체(1311), 표시부(1312), 촬상(撮像)부, 조작 키(1314), 셔터 버튼(1316) 등을 포함한다. 또한, 도 13(A)는 표시부(1312)측에서 본 도면이고, 촬상부는 도시하지 않는다. 본 발명에 의하여, 가격이 더 저렴한 표시부를 가지고, 또 신뢰성이 높은 디지털 카메라를 실현할 수 있다.
도 13(B)는 노트북형 퍼스널 컴퓨터이며, 본체(1321), 하우징(1322), 표시 부(1323), 키보드(1324), 외부 접속 포트(1325), 포인팅 디바이스(1326) 등을 포함한다. 본 발명에 의하여, 가격이 더 저렴한 표시부를 가지고, 또한, 신뢰성이 높은 노트북형 퍼스널 컴퓨터를 실현할 수 있다.
도 13(C)는 기록 매체를 구비한 휴대형 화상 재생 장치(구체적으로는 DVD 재생 장치)이며, 본체(1331), 하우징(1332), 제1 표시부(1333), 제2 표시부(1334), 기록 매체(DVD 등) 판독부(1335), 조작 키(1336), 스피커부(1337) 등을 포함한다. 제1 표시부(1333)는 주로 화상 정보를 표시하고, 제2 표시부(1334)는 주로 문자 정보를 표시한다. 또한, 기록 매체를 구비한 화상 재생 장치에는 가정용 게임 기기 등도 포함된다. 본 발명에 의하여, 가격이 저렴한 표시부를 가지고, 또한 신뢰성이 높은 화상 재생 장치를 실현할 수 있다.
또한, 도 13(D)는 텔레비전(이하, 텔레비라고 약칭으로 기재함)이며, 하우징(1341), 지지대(1342), 표시부(1343), 스피커(1344), 비디오 입력 단자(1345) 등을 포함한다. 이 텔레비전은, 상술한 실시형태에서 나타낸 제작방법에 의하여 형성한 TFT를 그의 표시부(1343) 및 구동회로에 사용함으로써 제작된다. 또한, 텔레비전에는 액정 텔레비전, 유기 EL 텔레비전 등이 있다. 본 발명에 의하여, 가격이 저렴한 표시부를 가지고, 또한 신뢰성이 높은 텔레비전, 특히 22인치∼50인치의 대면적을 가지는 대형 텔레비전을 실현할 수 있다.
또한, 도 14에서 나타내는 휴대 전화기는, 조작 스위치류(1404), 마이크로폰(1405) 등이 구비된 본체(A)(1401)와, 표시 패널(A)(1408), 표시 패널(B)(1409), 스피커(1406) 등이 구비된 본체(B)(1402)가 힌지(hinge)(1410)로 개폐할 수 있도록 연결되어 있다. 표시 패널(A)(1408)과 표시 패널(B)(1409)은, 회로 기판(1407)과 함께 본체(B)(1402)의 하우징(1403) 중에 수납된다. 표시 패널(A)(1408) 및 표시 패널(B)(1409)의 화소부는 하우징(1403)에 형성된 개구창을 통하여 시인(視認)할 수 있도록 배치된다.
표시 패널(A)(1408)과 표시 패널(B)(1409)은, 그 휴대 전화기(1400)의 기능에 따라 화소수 등의 사양을 적절히 설정할 수 있다. 예를 들어, 표시 패널(A)(1408)을 메인 화면으로 하고, 표시 패널(B)(1409)을 서브 화면으로 하여 조합할 수 있다.
본 발명에 의하여, 가격이 저렴한 표시부를 가지고, 또한, 신뢰성이 높은 휴대 정보 단말기를 실현할 수 있다.
본 실시형태에 따른 휴대 전화기는, 그의 기능이나 용도에 따라 다양한 양태로 변용될 수 있다. 예를 들어, 힌지(1410)의 부위에 촬상 소자를 조립하여, 카메라가 내장된 휴대 전화기로 하여도 좋다. 또한, 조작 스위치류(1404), 표시 패널(A)(1408), 표시 패널(B)(1409)을 하나의 게이스 내에 수납한 구성으로 하여도, 상기한 작용 효과를 얻을 수 있다. 또한, 표시부를 복수 개 구비한 정보 표시 단말기에 본 실시형태의 구성을 적용하여도 같은 효과를 얻을 수 있다.
상술한 바와 같이, 본 발명을 실시하여, 즉, 실시형태 1 내지 실시형태 4 중의 어느 하나의 제작방법 혹은 구성을 사용하여, 다양한 전자기기를 완성시킬 수 있다.
도 1은 본 발명의 화소의 상면도를 나타내는 도면.
도 2(A) 및 도 2(B)는 본 발명의 단자부의 상면도를 나타내는 도면.
도 3은 본 발명의 용량부의 단면도를 나타내는 도면.
도 4(A)∼도 4(C)는 본 발명에 의한 액티브 매트릭스 기판의 제작 공정을 나타내는 단면도.
도 5(A)∼도 5(C)는 본 발명에 의한 액티브 매트릭스 기판의 제작 공정을 나타내는 단면도.
도 6(A)∼도 6(C)은 본 발명에 의한 액티브 매트릭스 기판의 제작 공정을 나타내는 단면도.
도 7(A)∼도 7(C)은 본 발명에 의한 액티브 매트릭스 기판의 제작 공정을 나타내는 단면도.
도 8은 본 발명에 의한 액티브 매트릭스 기판의 제작 공정을 나타내는 단면도.
도 9는 본 발명에 의한 액티브 매트릭스 기판의 단면도를 나타내는 단면도.
도 10은 본 발명에 의한 액티브 매트릭스 기판의 단면도를 나타내는 도면.
도 11은 액정 표시장치의 실장을 나타내는 도면.
도 12(A) 및 도 12(B)는 액정 표시장치의 실장을 나타내는 도면.
도 13(A)∼도 13(D)는 전자기기의 일례를 나타내는 도면.
도 14는 전자기기의 일례를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10: TFT부 20: 용량부
30: 단자부 103c: 전극
113g: 사이드월 115d: 전극
115e: 전극 117d: 금속층
117e: 금속층 123a: 보호 절연층
123b: 보호 절연층 123c: 보호 절연층
123d: 보호 절연층

Claims (21)

  1. 반도체장치로서,
    기판;
    섬 형상의 적층으로서,
    상기 기판 위의 제1 도전층;
    상기 제1 도전층 위의 제1 절연층;
    상기 제1 절연층 위의 제1 반도체층; 및
    상기 제1 반도체층 위의 제2 반도체층을 포함하는 상기 섬 형상의 적층;
    상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층의 각 측면과 접촉하는 사이드월; 및
    상기 섬 형상의 적층 및 상기 사이드월 위의 제2 도전층을 포함하고,
    상기 제2 반도체층은 일 도전형의 불순물 원소를 함유하고,
    상기 제2 도전층은 적어도 투명 도전층을 포함하고,
    상기 투명 도전층의 일부는 화소 전극이고,
    상기 화소 전극은 상기 기판과 접촉하는, 반도체장치.
  2. 반도체장치로서,
    기판;
    섬 형상의 적층으로서,
    상기 기판 위의 제1 도전층;
    상기 제1 도전층 위의 제1 절연층;
    상기 제1 절연층 위의 제1 반도체층; 및
    상기 제1 반도체층 위의 제2 반도체층을 포함하는 상기 섬 형상의 적층;
    상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층의 각 측면과 접촉하는 사이드월; 및
    상기 섬 형상의 적층 및 상기 사이드월 위의 제2 도전층을 포함하고,
    상기 제2 반도체층은 일 도전형의 불순물 원소를 함유하고,
    상기 제2 도전층은 적어도 투명 도전층을 포함하고,
    상기 투명 도전층의 일부는 화소 전극이고,
    상기 화소 전극은 상기 기판과 접촉하고,
    상기 제2 도전층은 상기 제2 도전층이 상기 섬 형상의 적층 위의 상기 투명 도전층의 단층인 영역을 가지는, 반도체장치.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 반도체층 및 상기 제2 반도체층은 비정질 반도체를 포함하는, 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제1 반도체층 또는 상기 제2 반도체층은 적어도 미(微)결정 반도체를 포함하는, 반도체장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 반도체장치는 디지털 카메라, 퍼스널 컴퓨터, 휴대형 DVD 플레이어, 텔레비전, 또는 휴대 전화기인, 반도체장치.
  6. 반도체장치 제작방법으로서,
    기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 위에, 일 도전형의 불순물 원소를 함유하는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 위에 제1 레지스트 패턴을 형성하는 단계;
    상기 제1 레지스트 패턴을 마스크로서 사용하여, 상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층을 가공함으로써, 상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층을 포함하는 섬 형상의 적층을 형성하는 단계;
    상기 기판 및 상기 섬 형상의 적층 위에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층을 가공함으로써, 상기 섬 형상의 적층의 측면과 접촉하는 사이드월을 형성하는 단계를 포함하는, 반도체장치 제작방법.
  7. 반도체장치 제작방법으로서,
    기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 위에, 일 도전형의 불순물 원소를 함유하는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 위에 제1 레지스트 패턴을 형성하는 단계;
    상기 제1 레지스트 패턴을 마스크로서 사용하여, 상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층을 가공함으로써, 상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층을 포함하는 섬 형상의 적층을 형성하는 단계;
    상기 기판 및 상기 섬 형상의 적층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 가공함으로써, 상기 섬 형상의 적층의 측면과 접촉하는 사이드월을 형성하는 단계;
    상기 기판, 상기 섬 형상의 적층, 및 상기 사이드월 위에, 투명 도전층과 금속층의 적층을 포함하는 제2 도전층을 형성하는 단계;
    상기 제2 도전층 위에, 제1 두께와 제2 두께를 가지는 제2 레지스트 패턴을 형성하는 단계;
    상기 제2 레지스트 패턴을 마스크로서 사용하여, 상기 제2 반도체층 및 상기 금속층을 가공함으로써, 소스 영역, 드레인 영역, 및 상기 투명 도전층으로 형성된 화소 전극을 형성하는 단계;
    상기 금속층, 상기 투명 도전층, 및 상기 제1 반도체층 위에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 위에 제3 레지스트 패턴을 형성하는 단계; 및
    상기 제3 레지스트 패턴을 마스크로서 사용하여 상기 제3 절연층을 가공함으로써, 상기 투명 도전층의 일부를 노출시키는 단계를 포함하는, 반도체장치 제작방법.
  8. 반도체장치 제작방법으로서,
    기판 위에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 위에 제1 절연층을 형성하는 단계;
    상기 제1 절연층 위에 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 위에, 일 도전형의 불순물 원소를 함유하는 제2 반도체층을 형성하는 단계;
    상기 제2 반도체층 위에 제1 두께와 제2 두께를 가지는 제1 레지스트 패턴을 형성하는 단계;
    상기 제1 레지스트 패턴을 마스크로서 사용하여, 상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층을 가공함으로써, 상기 제1 도전층을 가지는 섬 형상의 단층과, 상기 제1 도전층, 상기 제1 절연층, 상기 제1 반도체층, 및 상기 제2 반도체층을 포함하는 섬 형상의 적층을 형성하는 단계;
    상기 기판, 상기 섬 형상의 단층, 및 상기 섬 형상의 적층 위에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 가공함으로써, 상기 섬 형상의 단층의 측면과 상기 섬 형상의 적층의 측면과 접촉하는 사이드월을 형성하는 단계;
    상기 기판, 상기 섬 형상의 단층, 상기 섬 형상의 적층, 및 상기 사이드월 위에, 투명 도전층과 금속층의 적층을 포함하는 제2 도전층을 형성하는 단계;
    상기 제2 도전층 위에, 제3 두께와 제4 두께를 가지는 제2 레지스트 패턴을 형성하는 단계;
    상기 제2 레지스트 패턴을 마스크로서 사용하여, 상기 제2 반도체층 및 상기 금속층을 가공함으로써, 소스 영역, 드레인 영역, 및 상기 투명 도전층으로 형성된 화소 전극, 및 접속 단자를 형성하는 단계;
    상기 금속층, 상기 투명 도전층, 상기 제1 반도체층, 및 상기 제1 도전층 위에 제3 절연층을 형성하는 단계;
    상기 제3 절연층 위에 제3 레지스트 패턴을 형성하는 단계; 및
    상기 제3 레지스트 패턴을 마스크로서 사용하여 상기 제3 절연층을 가공함으로써, 상기 투명 도전층의 일부를 노출시키는 단계를 포함하는, 반도체장치 제작방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제1 반도체층 및 상기 제2 반도체층은 비정질 반도체를 포함하는, 반도체장치 제작방법.
  10. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제1 반도체층 또는 상기 제2 반도체층은 미결정 반도체를 포함하는, 반도체장치 제작방법.
  11. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 제2 절연층은 질화규소막, 산화질화규소막, 또는 산화규소막으로부터 선택된 단층 구조 또는 적층 구조를 포함하는, 반도체장치 제작방법.
  12. 제 7 항에 있어서, 상기 제2 레지스트 패턴은 다계조(multi-tone) 포토마스크를 사용하여 형성되는, 반도체장치 제작방법.
  13. 제 8 항에 있어서, 상기 제1 레지스트 패턴 및 상기 제2 레지스트 패턴은 다계조 포토마스크를 사용하여 형성되는, 반도체장치 제작방법.
  14. 제 7 항 또는 제 8 항에 있어서, 상기 제3 레지스트 패턴은 상기 제1 도전층 및 상기 금속층을 마스크로서 사용한 후면 노광에 의하여 형성되는, 반도체장치 제작방법.
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