JP5503995B2 - 半導体装置の作製方法 - Google Patents

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Description

本発明は、半導体装置とその作製方法に関する。なお、本明細書において半導体装置とは薄膜トランジスタを有するものである。
近年、絶縁性表面を有する基板上に単結晶半導体層を形成したＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板について技術開発が進められている。ＳＯＩ基板を用いて形成された集積回路は、一般にシリコン基板を用いて形成された場合と比較してトランジスタの寄生容量を小さくすることができるため、動作速度の向上と消費電力の削減に効果があるとして、注目されている。そのため、マイクロプロセッサなどの高性能な半導体装置、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）及び電気光学装置を始めとした電子デバイスに応用が検討されている。
ＳＯＩ基板としては、例えば、耐熱性ガラス等の絶縁性基板上に単結晶シリコン層を設けた半導体装置が知られている（特許文献１を参照。）。この半導体装置は、歪み点が７５０℃以上の結晶化ガラスの全面を絶縁性シリコン膜で保護し、水素イオン注入剥離法により得られるシリコン層を当該絶縁性シリコン膜上に固着した構成を有している。
また、上記のような、電気光学装置などの電子デバイスには、高い信頼性が求められており、その生産方法には高い生産性及び生産コストの低減が求められている。生産性を高め、生産コストを低減する方法の一に、工程の簡略化が挙げられる。
電気光学装置などの電子デバイスにおいて薄膜トランジスタが広く用いられている。薄膜トランジスタの作製において、フォトリソグラフィに用いるフォトマスクの枚数を削減することは、工程の簡略化のために必要である。例えばフォトマスクが一枚増加すると、レジスト塗布、プリベーク、露光、現像、ポストベーク等の工程と、その前後の工程において、被膜の形成及びエッチング工程、更にはレジスト剥離、洗浄及び乾燥工程等が必要になる。そのため、作製工程に使用するフォトマスクが一枚増加するだけで、工程数が大幅に増加する。そのため、作製工程におけるフォトマスクの枚数を削減するために、数多くの技術開発がなされている（例えば、特許文献２を参照。）。
フォトマスクの枚数を削減させる従来の技術としては、裏面露光、レジストリフロー又はリフトオフ法といった複雑な技術を用いるものが多く、特殊な装置を必要とするものが多い。このような複雑な技術を用いることで、これに起因する様々な問題が生じ、歩留まりの低下が懸念されていた。また、薄膜トランジスタの電気的特性を犠牲にせざるを得ないことも多かった。
薄膜トランジスタの作製工程における、フォトマスクの枚数を減らすための代表的な手段として、多階調マスク（ハーフトーンマスク又はグレートーンマスクと呼ばれるもの）を用いた技術が広く知られている。多階調マスクを用いて作製工程数を低減する技術として、例えば特許文献３が挙げられる。
特開２０００−１２４０９２号公報 特開２００３−１７９０６９号公報 特開２００７−２２７４４０号公報
本発明の一態様は、薄膜トランジスタの作製方法において、フォトリソグラフィ法に用いるフォトマスクの枚数を従来よりも少なくすることを課題とする。
本発明の一態様は、薄膜トランジスタの作製方法において、絶縁表面を有する基板上に第１の絶縁膜と、第１の導電膜と、第２の絶縁膜、単結晶半導体層及び第２の導電膜を順に積層した薄膜積層体と、第２の導電膜上に凹部を有するレジストマスクを形成した後、第１のエッチングにより薄膜積層体のパターンを形成しつつ、第１の導電膜を露出させる。続いて、第２のエッチングにより第１の導電膜をエッチングしてゲート電極層のパターンを形成する。ここで、第２のエッチングは、第１の導電膜に対してサイドエッチングされる条件により行われる。
本発明の一態様は、単結晶半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜が形成された単結晶半導体基板に加速されたイオンを照射することによって、単結晶半導体基板の表面から所定の深さの領域に脆化領域を形成し、第１の絶縁膜上に第１の導電膜を形成し、第１の導電膜上に第２の絶縁膜を形成し、第２の絶縁膜とベース基板とを貼り合わせて熱処理を施すことにより、脆化領域において単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を形成し、単結晶半導体層の少なくともチャネル形成領域となる領域上に第１のレジストマスクを形成し、第１のレジストマスクに覆われていない領域に一導電型を有する不純物元素を選択的に導入し、第１のレジストマスクを除去した後、単結晶半導体層上に第２の導電膜を形成し、第２の導電膜上に凹部を有する第２のレジストマスクを形成し、第２のレジストマスクを用いて第１の絶縁膜、第１の導電膜、第２の絶縁膜、単結晶半導体層、及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行うことによりゲート電極層のパターンを形成し、第２のレジストマスクを後退させることで第２のレジストマスクの凹部と重畳する領域の第２の導電膜を露出させつつ第３のレジストマスクを形成し、第３のレジストマスクを用いて第２の導電膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層を形成する。
本発明の一態様は、単結晶半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜が形成された単結晶半導体基板に加速されたイオンを照射することによって、単結晶半導体基板の表面から所定の深さの領域に脆化領域を形成し、第１の絶縁膜上に第１の導電膜を形成し、第１の導電膜上に第２の絶縁膜を形成し、第２の絶縁膜とベース基板とを貼り合わせて熱処理を施すことにより、脆化領域において単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を形成し、単結晶半導体層上に一導電型を有する不純物元素を含む半導体膜を形成し、不純物元素を含む半導体膜上に第２の導電膜を形成し、第２の導電膜上に凹部を有する第１のレジストマスクを形成し、第１のレジストマスクを用いて第１の絶縁膜、第１の導電膜、第２の絶縁膜、単結晶半導体層、不純物元素を含む半導体膜、及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行うことによりゲート電極層のパターンを形成し、第１のレジストマスクを後退させることで第１のレジストマスクの凹部と重畳する領域の第２の導電膜を露出させつつ第２のレジストマスクを形成し、第２のレジストマスクを用いて第２の導電膜の一部及び不純物元素を含む半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域を形成する。
本発明の一態様は、単結晶半導体基板上に第１の絶縁膜を形成し、第１の絶縁膜が形成された単結晶半導体基板に加速されたイオンを照射することによって、単結晶半導体基板の表面から所定の深さの領域に脆化領域を形成し、第１の絶縁膜上に第１の導電膜を形成し、第１の導電膜上に第２の絶縁膜を形成し、第２の絶縁膜とベース基板とを貼り合わせて熱処理を施すことにより、脆化領域において単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を形成し、単結晶半導体層の少なくともチャネル形成領域となる領域上に第１のレジストマスクを形成し、第１のレジストマスクに覆われていない領域に一導電型を有する不純物元素を選択的に導入し、第１のレジストマスクを除去した後、単結晶半導体層の少なくともチャネル形成領域となる領域上に第２のレジストマスクを形成し、第２のレジストマスクに覆われていない領域に、一導電型を有する不純物元素とは逆の導電型を有する不純物元素を選択的に導入し、第２のレジストマスクを除去した後、単結晶半導体層上に第２の導電膜を形成し、第２の導電膜上に凹部を有する第３のレジストマスクを形成し、第３のレジストマスクを用いて第１の絶縁膜、第１の導電膜、第２の絶縁膜、単結晶半導体層、及び第２の導電膜に第１のエッチングを行って少なくとも第１の導電膜を露出させ、第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行うことによりゲート電極層のパターンを形成し、第３のレジストマスクを後退させることで第２のレジストマスクの凹部を除去し、第２のレジストマスクの凹部と重畳する領域の第２の導電膜を露出させて第４のレジストマスクを形成し、第４のレジストマスクを用いて第２の導電膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層を形成する。
ここで、第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよい。なお、第１のエッチングをドライエッチングにより行う場合には、一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には、複数の工程により第１のエッチングを行っても良い。また、第２のエッチングは、ドライエッチング又はウエットエッチングを用いればよい。しかし、上記の通り、第２のエッチングでは、第１の導電膜がサイドエッチングされる必要がある。従って、第２のエッチングには、ウエットエッチングを用いることが好ましい。なお、ドライエッチング時のエッチング条件を調整することにより等方性エッチングが可能になる。よって、ドライエッチングを用いてもサイドエッチングは可能である。
ここで、第２のエッチングは第１の導電膜のサイドエッチングを伴う条件により行うため、第１の導電膜は前記パターン形成された薄膜積層体よりも内側に後退する。従って、第２のエッチング後に第１の導電膜から形成されるゲート電極層の側面は、パターン形成された薄膜積層体の側面よりも内側に存在する。更には、パターン形成されたゲート電極層の側面と、パターン形成された薄膜積層体の側面との間隔は概ね等しいものとなる。
なお、ゲート電極層のパターンとは、例えば、ゲート電極及びゲート配線並びに容量電極及び容量配線を形成する金属配線の上面レイアウトをいう。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面又は被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面方向又は被エッチング膜の下地膜の面方向）にも被エッチング膜が削られるエッチングをいう。
なお、上記構成において、凹部を有するレジストマスクは多階調マスクを用いて形成することが好ましい。
また、上記構成において、薄膜トランジスタのソース電極及びドレイン電極層に接続して画素電極を選択的に形成することが好ましい。
なお、エッチングは、「食刻」が極力生じにくい条件により行うことが好ましい。
なお、本明細書中において、任意の膜が「耐熱性を有する」とは、後の工程における温度によって当該膜が膜としての形態を保ち、且つ当該膜に求められる機能及び特性を保つことができることをいう。
なお、本明細書中において、「ゲート配線」とは、薄膜トランジスタのゲート電極に電気的に接続される配線をいう。ゲート配線は、ゲート電極層により形成される。また、ゲート配線は走査線と呼ばれることがある。
また、本明細書中において、「ソース配線」とは、薄膜トランジスタのソース電極又はドレイン電極に電気的に接続される配線をいう。ソース配線は、ソース電極及びドレイン電極層により形成される。また、ソース配線は信号線と呼ばれることがある。
本発明の一態様により、薄膜トランジスタの作製工程数を大幅に削減することができる。更には、本発明の一態様により作製した薄膜トランジスタは表示装置に適用できるため、表示装置の作製工程数を大幅に削減することもできる。より具体的には、本発明の一態様により、ゲート電極層の形成にサイドエッチングを用いることによって、ゲート電極層を形成するためのマスクを形成する必要がないため、エッチングに用いるフォトマスクの枚数を減らすことができる。一のフォトマスク（多階調マスク）を用いて薄膜トランジスタのエッチングを行うことも可能である。従って、薄膜トランジスタ又は表示装置の作製工程数を大幅に削減することができ、エッチングにおけるフォトマスクの位置合わせの際にずれが発生することを防止することができる。
なお、本発明の一態様により、薄膜トランジスタが、ゲート電極層端部に接して空洞を有するため、ゲート電極とドレイン電極との間に生じるリーク電流が小さいものとなる。
また、本発明の一態様として、高集積化、高速駆動、低消費電力化が可能な半導体装置を実現できる。
薄膜トランジスタの作製方法の一例を説明する図。 薄膜トランジスタの作製方法の一例を説明する図。 薄膜トランジスタの作製方法の一例を説明する図。 薄膜トランジスタの作製方法の一例を説明する図。 薄膜トランジスタの作製方法の一例を説明する図。 多階調マスクの一態様を説明する図。 薄膜トランジスタの作製方法の一例を説明する図。 薄膜トランジスタの作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 アクティブマトリクス基板の接続部を説明する図。 アクティブマトリクス基板の接続部を説明する図。 アクティブマトリクス基板の接続部を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 薄膜トランジスタ及び表示装置の作製方法の一例を説明する図。 表示装置を用いた電子機器を説明する図。 表示装置を用いた電子機器を説明する図。 表示装置を用いた電子機器を説明する図。 マイクロプロセッサを説明するブロック図。 ＲＦＣＰＵを説明するブロック図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製方法の一例について、図１乃至図６を参照して説明する。
まず、ベース基板１００と単結晶半導体基板２００とを準備する（図１（Ａ）、図１（Ｂ）参照）。
ベース基板１００としては、絶縁体でなる基板を用いることができる。具体的には、ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。なお、ホウ酸と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いるとよい。他にも、ベース基板１００として単結晶半導体基板（例えば、単結晶シリコン基板等）を用いてもよい。本実施の形態では、ベース基板１００としてガラス基板を用いる場合について説明する。ベース基板１００として大面積化が可能で安価なガラス基板を用いることにより、低コスト化を図ることができる。
上記ベース基板１００に関しては、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、ベース基板１００に対して、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて超音波洗浄を行うとよい。このような洗浄処理を行うことによって、ベース基板１００表面の平坦性向上、及びベース基板１００表面に残存する研磨粒子の除去などが可能である。なお、ベース基板１００に関しては、洗浄の前に表面を研磨することにより、平坦性を向上させてもよい。
単結晶半導体基板２００としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素又はインジウムリン等の化合物半導体基板も用いることができる。市販のシリコン基板としては、直径５インチ（約１２７ｍｍ）、直径６インチ（約１５０ｍｍ）、直径８インチ（約２００ｍｍ）、直径１２インチ（約３００ｍｍ）、直径１６インチ（約４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板２００の形状は円形に限られず、例えば、矩形等に加工して用いることも可能である。また、単結晶半導体基板２００は、ＣＺ法、又はＦＺ（フローティングゾーン）法を用いて作製することができる。
汚染物除去の観点からは、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて単結晶半導体基板２００の表面を洗浄しておくことが好ましい。また、希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
次に、単結晶半導体基板２００の表面に第１の絶縁膜２１５を形成する（図１（Ｃ）参照）。
第１の絶縁膜２１５は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、又は積層させて形成することができる。上記第１の絶縁膜２１５の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜を形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが、生産性の点から好ましい。また、ＣＶＤ法、スパッタリング法により酸化アルミニウムなどの金属酸化物を設けても良い。金属酸化物からなる絶縁膜が設けられていることにより、ベース基板からアルカリ金属などの不純物が拡散して半導体膜が汚染されることを防ぐことができる。なお、図面では、第１の絶縁膜２１５が単結晶半導体基板２００の表面、裏面及び側面に形成された構造を示したが、表面にのみ形成された構造であってもよい。
本実施の形態では、一例として単結晶半導体基板２００に熱酸化処理を行うことにより第１の絶縁膜２１５（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩素が添加された酸化性雰囲気中で単結晶半導体基板２００に熱酸化処理を行うことにより、酸化膜を形成することができる。この場合、第１の絶縁膜２１５は、塩素原子を含有した膜となる。なお、第１の絶縁膜２１５は薄膜トランジスタのゲート絶縁膜として機能する。
なお、ハロゲンとして塩素が添加された酸化性雰囲気中での熱酸化処理を９００℃〜１１５０℃の温度範囲で行うことで、単結晶半導体基板２００に対してハロゲンによるゲッタリング効果を得ることができる。ゲッタリング効果により、金属不純物を除去する効果が得られる。すなわち、ハロゲンの作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。また、第１の絶縁膜２１５を有することにより、ベース基板と貼り合わせた後に、ベース基板からナトリウム等の不純物が移動し、単結晶半導体基板２００が汚染されることを防止できる。
なお、第１の絶縁膜２１５に含有させるハロゲン原子は塩素原子に限られない。第１の絶縁膜２１５にはフッ素原子を含有させてもよい。単結晶半導体基板２００表面にフッ素原子を含有させる方法としては、単結晶半導体基板２００をＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法、又はＮＦ３を酸化性雰囲気中に添加して熱酸化処理を行うことによって酸化する方法などがある。
次に、電界で加速されたイオン２３０を単結晶半導体基板２００に照射することで、単結晶半導体基板２００の所定の深さに結晶構造が損傷した脆化領域２１２を形成する（図１（Ｄ）参照）。脆化領域２１２が形成される領域の深さは、イオン２３０の運動エネルギー、質量と電荷、イオン２３０の入射角などによって調節することができる。また、脆化領域２１２は、イオン２３０の平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオン２３０の平均侵入深さを調整することで、単結晶半導体基板２００から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、２００ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すればよい。
上記イオンの照射処理は、イオンドーピング装置、又はイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板２００に注入する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率が高まるようにするとよい。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
次に第１の絶縁膜２１５の表面に第１の導電膜２０２を形成する。第１の導電膜２０２は導電性材料により形成する。第１の導電膜２０２は、例えばチタン、モリブデン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、ニオブ等の金属材料又はこれらを主成分とする合金材料等の導電材料を用いて形成することができる。ただし、後の工程において行う熱処理に耐えうる程度の耐熱性を有し、後に行うエッチングの際に食刻又は腐食されにくい材料を選択する。この条件を満たせば、第１の導電膜２０２は特定の材料に限定されるものではない。
なお、第１の導電膜２０２は、例えばスパッタリング又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）などにより形成することができる。ただし、特定の方法に限定されるものではない。ここでは、モリブデン膜をスパッタリング法で形成する。
次に第１の導電膜２０２の上に第２の絶縁膜２０１を形成する。第２の絶縁膜２０１は、例えば、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等を単層で、又は積層させて形成することができる。上記第２の絶縁膜２０１の作製方法としては、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて第２の絶縁膜２０１を形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが、生産性の点から好ましい。なお、第２の絶縁膜２０１は最終的な構造において下地膜として機能し、ここでは、例えば酸化窒化シリコン膜をＣＶＤ法により形成する。
また、ここでは図示していないが、ベース基板上に第３の絶縁膜を設けてもよい。その場合、第２の絶縁膜２０１としては好適にはテトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いた酸化シリコン膜、第３の絶縁膜としては酸化窒化シリコン膜等を用いる。なお、第２の絶縁膜２０１及び第３の絶縁膜の組み合わせとしてはこの材料に限定されるものではない。また、当該構成とした場合、第３の絶縁膜は貼り合わせ工程において接合層として機能し、最終的な構造において薄膜トランジスタの下地膜として機能する。
また、単結晶半導体基板２００側には第１の絶縁膜２１５のみを設け、ベース基板１００上に第１の導電膜２０２を設け、第１の導電膜２０２上に第２の絶縁膜２０１を設けた構造であってもよい。その場合、第１の絶縁膜２１５、第１の導電膜２０２及び第２の絶縁膜２０１の材料は、それぞれ上述した材料を用いることができる。なお、第１の絶縁膜２１５としてはＳｉＯｘ膜、第１の導電膜としてはモリブデン膜、第２の絶縁膜２０１としては酸化窒化シリコン膜を用いることが好ましいが、この組み合わせに限定されるものではなく、適宜選択すればよい。なお、当該構成とした場合、第１の絶縁膜２１５及び第２の絶縁膜２０１は貼り合わせ工程において接合層として機能し、最終的な構造において薄膜トランジスタのゲート絶縁膜として機能する。
なお、本明細書中において、酸化窒化シリコンとは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコンとは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）等を用いて測定した場合のものである。また、構成元素の含有比率の合計は、１００原子％を超えない。
次に、ベース基板１００の表面と単結晶半導体基板２００の表面とを対向させ、ベース基板１００の表面と第２の絶縁膜２０１の表面とを接合させる（図１（Ｆ）参照）。
ここでは、ベース基板１００と単結晶半導体基板２００とを第１の絶縁膜２１５と第１の導電膜２０２と第２の絶縁膜２０１とを介して密着させた後、単結晶半導体基板２００の一箇所に０．１Ｎ／ｃｍ２以上５０Ｎ／ｃｍ２以下、好ましくは０．１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。すると、圧力を加えた部分からベース基板１００と第２の絶縁膜２０１とが接合しはじめ、自発的に接合が形成されて全面におよぶ。この接合工程には、ファンデルワールス力、水素結合等が作用しており、常温で行うことができる。
なお、ベース基板１００の表面、及び単結晶半導体基板２００の表面は平滑であることが好ましい。具体的には、ベース基板１００の表面、及び単結晶半導体基板２００の表面の平均面粗さ（Ｒａ）が０．５ｎｍ以下、自乗平均粗さ（Ｒｍｓ）が０．６ｎｍ以下、より好ましくは、平均面粗さが０．３ｎｍ以下、自乗平均粗さが０．４ｎｍ以下であることが好ましい。ベース基板１００としてガラス基板を用いる場合には、あらかじめガラス基板の表面に研磨処理を行ってもよい。
なお、ベース基板１００と単結晶半導体基板２００との貼り合わせを行う前に、単結晶半導体基板２００上に形成された第２の絶縁膜２０１と、ベース基板１００の表面処理を行うことが好ましい。表面処理としては、プラズマ処理、オゾン処理、メガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらの組み合わせを用いることができる。また、塩酸過水（ＨＰＭ）、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）等を用いて超音波洗浄を行ってもよい。特に、ベース基板１００と第２の絶縁膜２０１の少なくとも一方の表面にプラズマ処理を行った後、オゾン処理、メガソニック洗浄、２流体洗浄等を行うことによって、第２の絶縁膜２０１、及びベース基板１００の表面の有機物等のゴミを除去し、親水化することができる。その結果、第２の絶縁膜２０１とベース基板１００との接合強度を向上させることができる。
また、ベース基板１００と第２の絶縁膜２０１とを接合させた後には、接合強度を増加させるための熱処理を行うことが好ましい。この熱処理の温度は、脆化領域２１２における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、ベース基板１００と第２の絶縁膜２０１とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。
次に、熱処理を行って単結晶半導体基板２００を脆化領域２１２にて分離することにより、ベース基板１００上に、第２の絶縁膜２０１、第１の導電膜２０２及び第１の絶縁膜２１５を介して単結晶半導体層２１６を形成する（図１（Ｇ）、図２（Ａ）参照）。
上記の熱処理によって、脆化領域２１２に形成されている微小な孔には添加された元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化領域２１２には亀裂が生じるため、脆化領域２１２において単結晶半導体基板２１０が分離する。第２の絶縁膜２０１はベース基板１００に接合しているため、ベース基板１００上には単結晶半導体基板２００から分離された単結晶半導体層２１６が残存する。
続いて、必要であれば、単結晶半導体層２１６の表面を平坦化する工程を行ってもよい。単結晶半導体層２１６の平坦化は、単結晶半導体層の全面を均一に平坦化できる方法により行うとよい。この工程として例えば逆スパッタリング法やレーザ光を照射することにより表面の平坦性を向上させる方法が挙げられる。なお、これに限定されず、平坦性を高めることができる処理であれば、処理方法は特に問わない。
逆スパッタリング法は、例えば、高真空のチャンバーに不活性ガス、Ａｒガス等を導入し、被処理面に対して電界をかけることでプラズマを発生させて行う。プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンは被処理面をスパッタする。このとき、該被処理面の凸部は優先的にスパッタされ、平坦化された単結晶半導体層２２０を形成する（図２（Ｃ）参照）。
レーザ光を照射することにより表面の平坦性を向上させる方法の場合には、レーザー光１３２を単結晶半導体層２１６表面に照射することによって、表面の平坦性を向上させ、且つ欠陥を低減させた単結晶半導体層２２０が形成される（図２（Ｂ）、図２（Ｃ）参照）。
なお、レーザー光１３２の照射による単結晶半導体層２１６の溶融は、部分溶融とすることが好ましい。完全溶融させた場合には、液相となった後無秩序に核発生し、結晶性が低下するためである。一方、部分溶融では、溶融されていない固相部分に基づいて結晶成長を行わせることができるため、単結晶半導体層２１６を完全に溶融させる場合と比較して結晶性を向上させることができる。また、第１の絶縁膜２１５からの酸素、及び窒素等の取り込みを抑制することができる。なお、上記において部分溶融とは、レーザー光の照射により単結晶半導体層２１６が溶融される深さを、第１の絶縁膜２１５側界面の深さより浅くする（つまり、単結晶半導体層２１６の厚さより浅くする）ことをいう。すなわち、単結晶半導体層２１６の上層は溶融して液相となるが、下層は溶融せずに固相のままである状態をいう。また、完全溶融とは、単結晶半導体層２１６が第１の絶縁膜２１５との界面まで溶融され、液体状態になることをいう。
上記レーザー光の照射には、パルス発振レーザーを用いることが好ましい。これは、瞬間的に高エネルギーのパルスレーザー光を発振することができ、部分溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましいがこれに限定して解釈されない。上述のパルス発振レーザーとしては、Ａｒレーザー、Ｋｒレーザー、エキシマ（ＡｒＦ、ＫｒＦ、ＸｅＣｌ）レーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、銅蒸気レーザー、金蒸気レーザー等がある。なお、部分溶融させることが可能であれば、連続発振レーザーを使用してもよい。連続発振レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー、ＹＡＧレーザー、ＹＶＯ４レーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、Ｙ２Ｏ３レーザー、ルビーレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、ヘリウムカドミウムレーザー等がある。
レーザー光１３２の波長としては、単結晶半導体層２１６に吸収される波長を選択する必要がある。その波長は、レーザー光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定すればよい。例えば、シリコンの場合には、２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。また、レーザー光１３２のエネルギー密度は、レーザー光１３２の波長、レーザー光の表皮深さ、単結晶半導体層２１６の膜厚などを考慮して決定することができる。レーザー光１３２のエネルギー密度は、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすればよい。なお、上記エネルギー密度の範囲は、パルス発振レーザーとしてＸｅＣｌエキシマレーザー（波長：３０８ｎｍ）を用いた場合の一例である。
レーザー光１３２の照射は、酸素を含む雰囲気中又は不活性雰囲気中で行うことができる。酸素を含む雰囲気としては、大気雰囲気等があり、不活性雰囲気としては、窒素雰囲気及び希ガス雰囲気等がある。不活性雰囲気中でレーザー光１３２を照射するには、気密性のあるチャンバー内でレーザー光１３２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザー光１３２の被照射面に窒素ガスなどの不活性ガスを吹き付けることで、不活性雰囲気中を形成することもできる。
なお、窒素などの不活性雰囲気中でレーザー光１３２の照射を行うほうが、大気雰囲気中よりも単結晶半導体層２１６の平坦性を向上させる効果は高い。また、大気雰囲気中よりも不活性雰囲気中のほうがクラック、及びリッジの発生を抑える効果が高く、レーザー光１３２の使用可能なエネルギー密度の範囲が広くなる。なお、レーザー光１３２の照射は、減圧雰囲気中で行ってもよい。減圧雰囲気中でレーザー光１３２を照射した場合には、不活性雰囲気中における照射と同等の効果を得ることができる。また、減圧雰囲気中で、且つ不活性雰囲気中でレーザー光１３２の照射を行ってもよい。なお、減圧雰囲気中としては、チャンバー内を１０−３Ｐａ以下とすることが好ましい。
また、単結晶半導体層２１６の分離に係る熱処理の直後に、レーザー光１３２の照射処理を行う場合を説明したが、単結晶半導体層２１６の分離に係る熱処理後にエッチング処理を施して、単結晶半導体層２１６表面の欠陥が多い領域を除去してからレーザー光１３２の照射処理を行ってもよいし、単結晶半導体層２１６表面の平坦性を向上させてからレーザー光１３２の照射処理を行ってもよい。また、これに限定して解釈されるものではなく、レーザ光の照射処理を行わなくてもよい。なお、上記エッチング処理としては、ウエットエッチング又はドライエッチングのいずれを用いてもよい。
また、本実施の形態においては示していないが、上述のようにレーザー光１３２を照射した後には、単結晶半導体層２２０の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層２２０の薄膜化には、ドライエッチングまたはウエットエッチングの一方、または双方を組み合わせて用いればよい。
なお、しきい値を制御するためにｎ型またはｐ型を付与する不純物元素を単結晶半導体層２２０に導入することによって、チャネルドープを行ってもよい。なお、チャネルドープは、後の工程によりチャネル形成領域となる箇所に選択的に導入してもよいし、単結晶半導体層２２０全面に導入してもよい。
次に、単結晶半導体層２２０上に選択的に第１のレジストマスク３０１を設け、第１のレジストマスク３０１をマスクとして、単結晶半導体層２２０に不純物元素３３０を導入することによって、単結晶半導体層２２０にチャネル形成領域２２０Ａ、不純物領域２２０Ｂ及び２２０Ｃを形成する（図３（Ａ）参照）。チャネル形成領域２２０Ａは、第１のレジストマスク３０１と単結晶半導体層２２０が重なる領域に形成され、当該チャネル形成領域２２０Ａと接してソース領域又はドレイン領域として機能する不純物領域２２０Ｂ及び２２０Ｃが形成される。
不純物元素３３０としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を付与する不純物元素としては、リン（Ｐ）又はヒ素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）、アルミニウム（Ａｌ）又はガリウム（Ｇａ）等を用いることができる。ここでは、不純物元素３３０として、リン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように単結晶半導体層２２０に導入し、ｎ型を示す不純物領域２２０Ｂ及び２２０Ｃを形成する。
なお、図５（Ｂ）及び図５（Ｄ）で示すように、ＬＤＤ領域２２０Ｄ及び２２０Ｅをチャネル形成領域２２０Ａと不純物領域２２０Ｂ及び２２０Ｃとの間の領域にそれぞれ形成することが好ましい。なお、ＬＤＤ領域２２０Ｄ及び２２０Ｅは、不純物領域２２０Ｂ及び２２０Ｃと同じ導電型を有する不純物元素を不純物領域２２０Ｂ及び２２０Ｃよりも低濃度に含むように形成する。
ＬＤＤ領域２２０Ｄ及び２２０Ｅを作製する第１の方法としては、単結晶半導体層２２０上に選択的に第１のレジストマスク３０２を形成し、不純物元素を単結晶半導体層２２０に導入することによって、不純物領域２２０Ｂ及び２２０Ｃを形成する。その後、第１のレジストマスク３０２を除去し、単結晶半導体層２２０上に選択的にＬＤＤ形成用レジストマスク３０３を形成し、不純物元素を単結晶半導体層２２０に導入することによって、ＬＤＤ領域２２０Ｄ及び２２０Ｅを形成する。なお、不純物領域２２０Ｂ及び２２０Ｃを形成する工程と、ＬＤＤ領域２２０Ｄ及び２２０Ｅを形成する工程の順番は、逆であってもよい。
また、ＬＤＤ領域２２０Ｄ及び２２０Ｅを作製する第２の方法としては、単結晶半導体層２２０上に選択的に第１のレジストマスク３０２を形成し、単結晶半導体層２２０に不純物元素３３０を導入することによって、不純物領域２２０Ｂ及び２２０Ｃを形成する（図５（Ａ）参照）。続いて第１のレジストマスク３０２を後退させて、チャネル形成領域２２０Ａの一部を露出させつつ、ＬＤＤ形成用レジストマスク３０３を形成する。このＬＤＤ形成用レジストマスク３０３を用いて不純物元素４３０を単結晶半導体層２２０に導入することによって、ＬＤＤ領域２２０Ｄ及び２２０Ｅを形成する（図５（Ｂ）参照）。第１のレジストマスク３０２を後退させて、ＬＤＤ形成用レジストマスク３０３を形成する手段としては、例えば、酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク３０２を後退させてＬＤＤ形成用レジストマスク３０３を形成する手段はこれに限定されるものではない。
また、ＬＤＤ領域２２０Ｄ及び２２０Ｅを作製する第３の方法としては、単結晶半導体層２２０上に選択的に凹部及び凸部を有する（厚さの異なる複数の領域を有する）第１のレジストマスク３０４を形成し、単結晶半導体層２２０に不純物元素３３０を導入することによって、不純物領域２２０Ｂ及び２２０Ｃを形成する（図５（Ｃ）参照）。なお、第１のレジストマスク３０４は、不純物領域２２０Ｂ及び２２０Ｃが形成される領域上には形成されず、ＬＤＤ領域２２０Ｄ及び２２０Ｅが形成される領域には凹部が形成され、チャネル形成領域２２０Ａが形成される領域には凸部が形成される。なお、第１のレジストマスク３０４は、一般的な多階調マスクを用いることで形成することができる。次に、第１のレジストマスク３０４を後退させて、チャネル形成領域２２０Ａの一部を露出させつつ、ＬＤＤ形成用レジストマスク３０３を形成する。このＬＤＤ形成用レジストマスク３０３を用いて不純物元素４３０を単結晶半導体層２２０に導入することによって、ＬＤＤ領域２２０Ｄ及び２２０Ｅを形成する（図５（Ｄ）参照）。第１のレジストマスク３０４を後退させて、ＬＤＤ形成用レジストマスク３０３を形成する手段としては、例えば、酸素プラズマを用いたアッシングが挙げられる。しかし、第１のレジストマスク３０４を後退させてＬＤＤ形成用レジストマスク３０３を形成する手段はこれに限定されるものではない。また、ＬＤＤ領域２２０Ｄ及び２２０Ｅ、及び不純物領域２２０Ｂ及び２２０Ｃを形成することができる工程であれば、ここに挙げた以外の方法を用いてもよい。
なお、上述した第２及び第３の方法では、新たなレジストマスクを形成せずに、第１のレジストマスク３０２及び３０４を後退させることによって所望の形状を有するＬＤＤ形成用レジストマスク３０３を形成しているため、レジストマスクの数を増加させることなくＬＤＤ領域２２０Ｄ及び２２０Ｅを形成することができるため、好ましい。また、第１のレジストマスク３０２及び３０４とは異なる新たなレジストマスクを形成していないため、マスクの位置合わせの際に発生するマスクずれを防止することができる。
続いて、第１のレジストマスク３０１を除去した後、第２の導電膜３１０を形成し、第２の導電膜３１０上に第２のレジストマスク３１２を形成する（図３（Ｂ）参照）。第２の導電膜３１０は、導電性材料（第１の導電膜２０２として列挙した材料等）であって、第１の導電膜２０２とは異なる材料により形成する。ここで、「異なる材料」とは、主成分が異なる材料をいう。具体的には、後に説明する第２のエッチングによりエッチングされにくい材料を選択すればよい。また、第１の導電膜２０２等と同様に、耐熱性が必要であり、後の工程で食刻又は腐食されにくい材料を選択することを要する。従って、この限りにおいて、第２の導電膜３１０は特定の材料に限定されるものではない。例として、タングステン、チタン、クロムを主成分として含む材料を用いる。
なお、第２の導電膜３１０は、例えばスパッタリング法又はＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
第２のレジストマスク３１２は凹部及び凸部を有するレジストマスクである。換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。第２のレジストマスク３１２において、厚い領域を第２のレジストマスク３１２の凸部と呼び、薄い領域を第２のレジストマスク３１２の凹部と呼ぶこととする。
第２のレジストマスク３１２において、ソース電極及びドレイン電極層３２０Ａ及び３２０Ｂが形成される領域には凸部が形成され、ソース電極及びドレイン電極層３２０Ａ及び３２０Ｂを有さず半導体層が露出して形成される領域には凹部が形成される。
第２のレジストマスク３１２は、一般的な多階調マスクを用いることで形成することができる。ここで、多階調マスクについて図６を参照して以下に説明する。
多階調マスクとは、多段階の光量で露光を行うことが可能なマスクであり、代表的には、露光領域、半露光領域及び未露光領域の３段階の光量で露光を行う。多階調マスクを用いることで、一度の露光及び現像工程によって、複数（代表的には二種類）の厚さを有するレジストマスクを形成することができる。そのため、多階調マスクを用いることで、フォトマスクの枚数を削減することができる。
図６（Ａ−１）及び図６（Ｂ−１）は、代表的な多階調マスクの断面図を示す。図６（Ａ−１）にはグレートーンマスク１４０を示し、図６（Ｂ−１）にはハーフトーンマスク１４５を示す。
図６（Ａ−１）に示すグレートーンマスク１４０は、透光性を有する基板１４１上に遮光膜により形成された遮光部１４２、及び遮光膜のパターンにより設けられた回折格子部１４３で構成されている。
回折格子部１４３は、露光に用いる光の解像度限界以下の間隔で設けられたスリット、ドット又はメッシュ等を有することで、光の透過率を制御する。なお、回折格子部１４３に設けられるスリット、ドット又はメッシュは周期的なものであってもよいし、非周期的なものであってもよい。
透光性を有する基板１４１としては、石英等を用いることができる。遮光部１４２及び回折格子部１４３を構成する遮光膜は、金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
グレートーンマスク１４０に露光するための光を照射した場合、図６（Ａ−２）に示すように、遮光部１４２に重畳する領域における透光率は０％となり、遮光部１４２又は回折格子部１４３が設けられていない領域における透光率は１００％となる。また、回折格子部１４３における透光率は、概ね１０〜７０％の範囲であり、回折格子のスリット、ドット又はメッシュの間隔等により調整可能である。
図６（Ｂ−１）に示すハーフトーンマスク１４５は、透光性を有する基板１４６上に半透光膜により形成された半透光部１４７、及び遮光膜により形成された遮光部１４８で構成されている。
半透光部１４７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉ等の膜を用いて形成することができる。遮光部１４８は、グレートーンマスクの遮光膜と同様の金属膜を用いて形成すればよく、好ましくはクロム又は酸化クロム等により設けられる。
ハーフトーンマスク１４５に露光するための光を照射した場合、図６（Ｂ−２）に示すように、遮光部１４８に重畳する領域における透光率は０％となり、遮光部１４８又は半透光部１４７が設けられていない領域における透光率は１００％となる。また、半透光部１４７における透光率は、概ね１０〜７０％の範囲であり、形成する材料の種類又は形成する膜厚等により、調整可能である。
多階調マスクを用いて露光して現像を行うことで、膜厚の異なる領域を有する第２のレジストマスク３１２を形成することができる。
ただし、多階調マスクを用いることなく第２のレジストマスク３１２を形成してもよい。また、上記したように、第２のレジストマスク３１２が凹部及び凸部を有さないレジストマスクであってもよい。
次に、第２のレジストマスク３１２を用いて第１のエッチングを行う。すなわち、第１の絶縁膜２１５、第１の導電膜２０２、第２の導電膜３１０及び単結晶半導体層２２０（チャネル形成領域２２０Ａ、不純物領域２２０Ｂ及び２２０Ｃが形成された）をエッチングし、薄膜積層体３１４を形成する（図３（Ｃ）を参照）。このとき、少なくとも第１の導電膜２０２の表面を露出させることが好ましい。また、この工程において、第２の絶縁膜２０１の上部もエッチング除去される。この第２の絶縁膜２０１を有することによって、第１のエッチングにより生じる基板１００の食刻を防ぐことができる。そのため、基板１００中に含まれる不純物金属元素の半導体層への付着及び半導体層内部への侵入を防ぐことができる。本実施の形態において、このエッチング工程を第１のエッチングとよぶ。第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよい。なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能であるが、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うとよい。被エッチング膜の種類によってエッチングレートが異なり、一の工程にて行うことが困難だからである。
なお、第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガス中でエッチングを行い、次に、Ｃｌ２ガスのみを用いてエッチングを行い、最後に、ＣＨＦ３ガスのみを用いてエッチングを行えばよい。
次に、第２のレジストマスク３１２を用いて第２のエッチングを行う。すなわち、第１の導電膜２０２をエッチングし、ゲート電極層２０２Ａを形成する（図３（Ｄ）を参照）。本実施の形態において、このエッチング工程を第２のエッチングとよぶ。
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層２０２Ａの側面が、薄膜積層体３１４の側面より内側に形成されるエッチング条件により行う。更には、第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。換言すると、第２の導電膜３１０に対する第１の導電膜２０２のエッチング選択比が大きい条件により行う。このような条件により第２のエッチングを行うことで、ゲート電極層２０２Ａを形成することができる。
なお、ゲート電極層２０２Ａの側面の形状は特に限定されない。例えば、テーパ形状であってもよい。ゲート電極層２０２Ａの側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは必要である。第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート電極層２０２Ａを構成することができるためである。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面又は被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面方向又は被エッチング膜の下地膜の面方向）にも被エッチング膜が削られるエッチングをいう。サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合、第１の導電膜２０２としてアルミニウム又はモリブデンを形成し、第２の導電膜３１０としてチタン又はタングステンを形成し、エッチングには硝酸、酢酸及びリン酸を含む薬液を用いればよい。または、第１の導電膜２０２としてモリブデンを形成し、第２の導電膜３１０としてチタン、アルミニウム又はタングステンを形成し、エッチングには過酸化水素水を含む薬液を用いればよい。
第２のエッチングをウエットエッチングによって行う場合、最も好ましくは、第１の導電膜２０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜３１０としてタングステンを形成し、エッチングには硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。このような組成比の薬液を用いることで、第２の導電膜３１０がエッチングされることなく、第１の導電膜２０２がエッチングされる。なお、第１の導電膜２０２に添加したネオジムは、アルミニウムの抵抗をあまり増加させることなく、耐熱性を向上させ、さらにヒロックを防止することを目的として添加されたものである。
次に、第２のレジストマスク３１２を後退させて、第２の導電膜３１０を露出させつつ、第３のレジストマスク３１８を形成する（図３（Ｅ）を参照）。第２のレジストマスク３１２を後退させて、第３のレジストマスク３１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。しかし、第２のレジストマスク３１２を後退させて第３のレジストマスク３１８を形成する手段はこれに限定されるものではない。なお、ここでは第２のエッチングの後に第３のレジストマスク３１８を形成する場合について説明したが、本発明はこれに限定されず、第３のレジストマスク３１８を形成した後に第２のエッチングを行ってもよい。
次に、第３のレジストマスク３１８を用いて、薄膜積層体３１４における第２の導電膜３１０をエッチングし、ソース電極及びドレイン電極層３２０Ａ及び３２０Ｂを形成する（図３（Ｆ）を参照）。ここでエッチング条件は、第２の導電膜３１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。特に、ゲート電極層２０２Ａの食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。なお、当該図面は模式的に表したものであり、この工程において第２の導電膜３１０はエッチングされ、かつ第２の導電膜３１０以外の膜に対する食刻及び腐食はほとんど生じないため、第２の導電膜３１０以外の膜に対する食刻及び腐食については、図示しない。
なお、薄膜積層体３１４における第２の導電膜３１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いてもよい。
その後、第３のレジストマスク３１８を除去し、薄膜トランジスタが完成する（図４（Ａ）、図４（Ｂ）を参照）。上記説明したように、薄膜トランジスタのエッチングを一枚のフォトマスク（多階調マスク）により行うことができる。なお、図４（Ａ）は図４（Ｂ）のＡ−Ａ’断面図に対応する。
なお、本実施の形態において、上記の図３（Ｅ）及び図３（Ｆ）を参照して説明した工程を一括して第３のエッチングとよぶ。第３のエッチングは、上記説明したように、複数の段階に分けて行ってもよいし、一括して行ってもよい。
以上説明したように、本実施の形態に係る薄膜トランジスタを有する基板の作製が完了する。本実施の形態にて説明したように、サイドエッチングを利用してゲート電極を形成し、更には多階調マスクを用いてソース電極及びドレイン電極を形成することで、一枚のマスクによる薄膜トランジスタのパターニングが可能となる。
本実施の形態の作製方法を適用して作製した薄膜トランジスタは、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上にチャネル形成領域、ソース領域及びドレイン領域を有する単結晶半導体層を有し、前記単結晶半導体層上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図４（Ａ）を参照）。ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。
本実施の形態で示したとおり、薄膜トランジスタの作製工程数を大幅に削減することができる。より具体的には、上記の説明のように、一枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタのパターニングを行うことができる。すなわち、エッチングにおいて用いるフォトマスクの枚数が低減されることから、薄膜トランジスタの作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
更には、作製コストを大幅に削減することができる。
加えて、半導体膜として単結晶半導体層を用いているため、高集積化、高速駆動、低消費電力化が可能な半導体装置を作製することができる。
（実施の形態２）
本実施の形態では、実施の形態１で示した作製方法とは異なる薄膜トランジスタの作製方法の一例について、図７及び図８を参照して説明する。
まず、実施の形態１で示した方法を用いて、ベース基板１００上に第２の絶縁膜２０１、第１の導電膜２０２、第１の絶縁膜２１５、単結晶半導体層２２０を形成する。
ベース基板、第１の絶縁膜、第２の絶縁膜、第１の導電膜、単結晶半導体層の積層構造は、実施の形態１で示した作製方法及び材料を適宜選択して用いて形成すればよい。よって、ここでは詳細な説明は省略する。
次に、単結晶半導体層２２０上に不純物半導体膜２２１を形成する。
不純物半導体膜２２１は、一導電型を付与する不純物元素を含む半導体膜である。不純物半導体膜２２１は、一導電性を付与する不純物元素が添加された半導体材料ガス等により形成される。
例えば、フォスフィン（化学式：ＰＨ３）又はジボラン（化学式：Ｂ２Ｈ６）を含むシランガスにより形成されたシリコン膜である。
ただし、不純物半導体膜２２１は、後の工程で食刻又は腐食されにくい材料を選択すると好ましい。
なお、不純物半導体膜２２１は、特定の材料に限定されるものではない。
なお、不純物半導体膜２２１の結晶性も特に限定されるものではない。
なお、ｎ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素としてリン又はヒ素等を用いればよい。
すなわち、不純物半導体膜２２１の形成に用いるシランガスには、フォスフィン又はアルシン（化学式：ＡｓＨ３）等を所望の濃度で含ませればよい。
ｐ型の薄膜トランジスタを作製する場合には、一導電性を付与する不純物元素としてボロン等を用いればよい。
すなわち、不純物半導体膜２２１の形成に用いるシランガスには、ジボラン等を所望の濃度で含ませればよい。
なお、不純物半導体膜２２１は、例えばＣＶＤ法（熱ＣＶＤ法又はプラズマＣＶＤ法等を含む）等により形成することができる。ただし、特定の方法に限定されるものではない。
続いて、不純物半導体膜２２１上に、実施の形態１と同様に第２の導電膜３１０を形成し、第２の導電膜３１０上に第１のレジストマスク３１３を形成する（図７（Ａ）参照）。
第２の導電膜３１０の材料及び作製方法については、実施の形態１で示した材料及び作製方法を適宜選択して形成すればよい。
また、第１のレジストマスク３１３は、凹部及び凸部を有するレジストマスクである。
第１のレジストマスク３１３において、ソース電極及びドレイン電極層３１０Ａ及び３１０Ｂが形成される領域には凸部が形成され、ソース電極及びドレイン電極層３１０Ａ及び３１０Ｂを有さず単結晶半導体層が露出して形成される領域には凹部が形成される。
第１のレジストマスク３１３は、一般的な多階調マスクを用いることで形成することができる。
なお、多階調マスクを用いることなく第１のレジストマスク３１３を形成してもよい。
また、第１のレジストマスク３１３が凹部及び凸部を有さないレジストマスクであってもよい。
また、第１のレジストマスク３１３はここで列挙したものに限定されるものではない。
次に、第１のレジストマスク３１３を用いて第１のエッチングを行う。
すなわち、第１の絶縁膜２１５、第１の導電膜２０２、第２の導電膜３１０、不純物半導体膜２２１及び単結晶半導体層２２０をエッチングし、薄膜積層体３１４を形成する（図７（Ｂ）を参照）。
このとき、少なくとも第１の導電膜２０２の表面を露出させることが好ましい。
また、この工程において、第２の絶縁膜２０１の上部もエッチング除去される。
この第２の絶縁膜２０１を有することによって、第１のエッチングにより生じる基板１００の食刻を防ぐことができる。
そのため、基板１００中に含まれる不純物金属元素が、半導体層への付着すること、半導体層内部への侵入すること等を防ぐことができる。
本実施の形態において、このエッチング工程を第１のエッチングとよぶ。
第１のエッチングは、ドライエッチング又はウエットエッチングのいずれかを用いればよい。
なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能である。
但し、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うと好ましい。
なぜなら、被エッチング膜の種類によってエッチングレートが異なるため、一の工程にて行うことが困難だからである。
なお、第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。
例えば、まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガス中でエッチングを行う。
次に、Ｃｌ２ガスのみを用いてエッチングを行う。
最後に、ＣＨＦ３ガスのみを用いてエッチングを行う。
次に、第１のレジストマスク３１３を用いて第２のエッチングを行う。
すなわち、第１の導電膜２０２をエッチングし、ゲート電極層２０２Ａを形成する（図７（Ｃ）を参照）。
本実施の形態において、このエッチング工程を第２のエッチングとよぶ。
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層２０２Ａの側面が、薄膜積層体３１４の側面より内側に形成されるエッチング条件により行う。
第２のエッチングは、第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。
なお、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合の例を示す。
例えば、第１の導電膜２０２としてアルミニウム又はモリブデンを形成し、第２の導電膜３１０としてチタン又はタングステンを形成した場合、エッチング用の薬液として硝酸、酢酸及びリン酸を含む薬液を用いると好ましい。
例えば、第１の導電膜２０２としてモリブデンを形成し、第２の導電膜３１０としてチタン、アルミニウム又はタングステンを形成した場合、エッチング用の薬液として過酸化水素水を含む薬液を用いると好ましい。
例えば、第１の導電膜２０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜３１０としてタングステンを形成した場合、エッチング用の薬液として硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。
このような組成比の薬液を用いることで、第２の導電膜３１０がエッチングされることなく、第１の導電膜２０２がエッチングされる。
なお、第１の導電膜２０２に添加したネオジムは、アルミニウムの抵抗をあまり増加させることなく、耐熱性を向上させ、さらにヒロックを防止することを目的として添加されたものである。
次に、第１のレジストマスク３１３を後退させて、第２の導電膜３１０を露出させつつ、第２のレジストマスク１１８を形成する（図７（Ｄ）を参照）。
第１のレジストマスク３１３を後退させて、第２のレジストマスク１１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。
しかし、第１のレジストマスク３１３を後退させて第２のレジストマスク１１８を形成する手段はこれに限定されるものではない。
なお、ここでは第２のエッチングの後に第２のレジストマスク１１８を形成する場合について説明したが、第２のレジストマスク１１８を形成した後に第２のエッチングを行ってもよい。
次に、第２のレジストマスク１１８を用いて、薄膜積層体３１４における第２の導電膜３１０をエッチングし、ソース電極及びドレイン電極層３１０Ａ及び３１０Ｂを形成する（図７（Ｄ）を参照）。
ここでエッチング条件は、第２の導電膜３１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。
特に、ゲート電極層２０２Ａの食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、当該図面は模式的に表したものであり、この工程において第２の導電膜３１０はエッチングされ、かつ第２の導電膜３１０以外の膜に対する食刻及び腐食はほとんど生じない。
よって、第２の導電膜３１０以外の膜に対する食刻及び腐食については、本実施の形態では図示しない。
なお、薄膜積層体３１４における第２の導電膜３１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いても良い。
続いて、薄膜積層体３１４における不純物半導体膜２２１及び単結晶半導体層２２０の上部（バックチャネル部）をエッチングして、ソース領域及びドレイン領域２２１Ａ及び２２１Ｂ、単結晶半導体層２２５を形成する（図７（Ｅ）を参照）。
ここでエッチング条件は、不純物半導体膜２２１及び単結晶半導体層２２０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。
特に、ゲート電極層２０２Ａの食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、薄膜積層体３１４における不純物半導体膜２２１及び単結晶半導体層２２０の上部（バックチャネル部）のエッチングはドライエッチング又はウエットエッチングにより行うことができる。
なお、単結晶半導体層２２０としてシリコンを用い、さらにエッチャントとしてヒドラジン（化学式：Ｎ２Ｈ４）、水酸化カリウム（化学式：ＫＯＨ）、水酸化テトラメチルアンモニウム（ＴＭＡＨとも呼ばれる。）水溶液等を用いる場合、シリコンの面方位によってエッチングレートが異なる。
したがって、ヒドラジン、水酸化カリウム、水酸化テトラメチルアンモニウム等のエッチャントを用いる場合は、単結晶半導体層２２０として（１１１）配向の単結晶シリコンを用いることが好ましい。
それにより、不純物半導体膜２２１のエッチングレートを単結晶半導体層２２０のエッチングレートより大きくすることができるため、単結晶半導体層２２０の上部をエッチングされにくくすることができる。
その後、第２のレジストマスク１１８を除去し、薄膜トランジスタが完成する（図７（Ｆ）、図８を参照）。
上記説明したように、薄膜トランジスタを一枚のフォトマスク（多階調マスク）により作製することができる。
なお、図７（Ｆ）は図８のＡ−Ａ’断面図に対応する。
なお、本実施の形態では上記の図７（Ｄ）及び図７（Ｅ）を参照して説明した工程を一括して第３のエッチングとよぶ。
第３のエッチングは、上記説明したように、複数の段階に分けて行っても良いし、一括して行っても良い。
以上説明したように、本実施の形態に係る薄膜トランジスタを有する基板の作製が完了する。
本実施の形態にて説明したように、サイドエッチングを利用してゲート電極を形成し、更には多階調マスクを用いてソース電極及びドレイン電極を形成することで、一枚のマスクによる薄膜トランジスタの作製が可能となる。
本実施の形態の作製方法を適用して作製した薄膜トランジスタは、ゲート電極層上にゲート絶縁膜を有し、前記ゲート絶縁膜上にチャネル形成領域を有する単結晶半導体層を有し、前記単結晶半導体層上ソース領域及びドレイン領域を有し、前記ソース領域及びドレイン領域上にソース電極及びドレイン電極を有し、前記ゲート電極層の側面に接して空洞を有する構造となる（図７（Ｆ）を参照）。
ゲート電極層の側面に接して空洞を有するように形成することで、ゲート電極層端部におけるリーク電流の小さい薄膜トランジスタを作製することができる。
本実施の形態で示したとおり、薄膜トランジスタの作製工程数を大幅に削減することができる。
より具体的には、上記の説明のように、一枚のフォトマスク（多階調マスク）を用いて薄膜トランジスタを作製することができる。
すなわち、エッチングにおいて用いるフォトマスクの枚数が低減されることから、薄膜トランジスタの作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
更には、作製コストを大幅に削減することができる。
加えて、半導体膜として単結晶半導体層を用いているため、高集積化、高速駆動、低消費電力化が可能な半導体装置を作製することができる。
（実施の形態３）
本実施の形態では、薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置の作製方法の一例について、図９乃至図２３を参照して説明する。
なお、本実施の形態では、実施の形態１と同様に単結晶半導体層に不純物元素を導入する構成を記載するが、実施の形態２で示したように、単結晶半導体層上に不純物半導体膜を形成する構成であってもよい。
また、実施の形態２で示した単結晶半導体層上に不純物半導体膜を形成する構成の場合、不純物元素を単結晶半導体層に導入するためのレジストマスクを形成する必要がないため、本実施の形態で示した工程よりもレジストマスクを一枚少なくすることができる。
なお、本実施の形態ではＥＬ表示装置を例にしたが、同様の画素構成を液晶表示装置に適用しても良い。また、本実施の形態と別の画素構成を用いたＥＬ表示装置、本実施の形態と別の画素構成を用いた液晶表示装置を作製しても良い、
薄膜トランジスタをスイッチング素子として用いるＥＬ表示装置の画素回路としては、様々なものが検討されている。
本実施の形態では、単純な画素回路の一例を、図９に示し、この画素回路を適用したＥＬ表示装置の作製方法について説明する。
ただし、開示するＥＬ表示装置の画素回路は図９に示す構成に限定されるものではない。
図９に示すＥＬ表示装置の画素において、画素２１は、第１のトランジスタ１１、第２のトランジスタ１２、第３のトランジスタ１３、容量素子１４及び発光素子１５を有する。
本実施形態において第１乃至第３のトランジスタはｎ型トランジスタであるが、第１乃至第３のトランジスタはｐ型トランジスタでも良い。
第１のトランジスタ１１のゲート電極は、ゲート配線１６に接続され、ソース電極及びドレイン電極の一方（第１の電極とする。）は、ソース配線１８に接続され、ソース電極及びドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ１２のゲート電極、及び容量素子１４の一方の電極（第１の電極とする。）に接続されている。
容量素子１４の他方の電極（第２の電極とする。）は、第２のトランジスタ１２のソース電極及びドレイン電極の一方（第１の電極とする。）、第３のトランジスタ１３のソース電極及びドレイン電極の一方（第１の電極とする。）、並びに発光素子１５の一方の電極（第１の電極とする。）に接続されている。
第２のトランジスタ１２のソース電極及びドレイン電極の他方（第２の電極とする。）は、第２の電源線１９に接続されている。第３のトランジスタ１３のソース電極及びドレイン電極の他方（第２の電極とする。）は、第１の電源線１７に接続され、ゲート電極はゲート配線１６に接続されている。
発光素子１５の他方の電極（第２の電極とする。）は、共通電極２０に接続されている。
なお、第１の電源線１７と第２の電源線１９の電位は異なるものとする。
画素２１の動作について説明する。
ゲート配線１６の信号によって第３のトランジスタ１３がオンすると、第２のトランジスタ１２の第１の電極、発光素子１５の第１の電極、及び容量素子１４の第２の電極の電位が、第１の電源線１７の電位（Ｖ１７）と等しくなる。
ここで、第１の電源線１７の電位（Ｖ１７）は一定とするため、第２のトランジスタ１２の第１の電極等の電位は一定（Ｖ１７）である。
ゲート配線１６の信号によって第１のトランジスタ１１が選択されてオンすると、ソース配線１８からの信号の電位（Ｖ１８）が第１のトランジスタ１１を介して第２のトランジスタ１２のゲート電極に入力される。
このとき、第２の電源線１９の電位（Ｖ１９）が第１の電源線１７の電位（Ｖ１７）よりも高ければＶｇｓ＝Ｖ１８−Ｖ１７となる。
そして、Ｖｇｓが第２のトランジスタ１２のしきい値電圧よりも大きければ、第２のトランジスタ１２はオンする。
従って、第２のトランジスタ１２を線形領域で動作させるときには、ソース配線１８の電位（Ｖ１８）を変化させること（例えば、２値）で、第２のトランジスタ１２のオンとオフとを制御することができる。
つまり、発光素子１５が有するＥＬ層に、電圧を印加するかしないかのみを制御することができる。
また、第２のトランジスタ１２を飽和領域で動作させるときには、ソース配線１８の電位（Ｖ１８）を変化させることで、第２のトランジスタ１２のゲート電極とソース電極の間の電圧を制御し、発光素子１５に流れる電流量を制御することができる。
以上のようにして、第２のトランジスタ１２を線形領域で動作させる場合、発光素子１５に電圧を印加するかしないかを制御することができ、発光素子１５の発光状態と非発光状態とを制御することができる。
このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。
デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子１５の発光状態と非発光状態とを制御する駆動方法である。
また、第２のトランジスタ１２を飽和領域で動作させる場合、発光素子１５に流れる電流量を制御することができ、発光素子の輝度を調整することができる。
次に、図９に示す画素回路を適用したＥＬ表示装置と、その作製方法について以下に説明する。
なお、図１０乃至図１４には本実施の形態に係る薄膜トランジスタの上面図を示し、図１４は画素電極まで形成した完成図である。
図１５乃至図１７は、図１０乃至図１４に示すＡ−Ａ’における断面図である。
図１８乃至図２０は、図１０乃至図１１に示すＢ−Ｂ’における断面図である。
図２１乃至図２３は、図１０乃至図１４に示すＣ−Ｃ’における断面図である。
まず、実施の形態１で示した方法を用いて、ベース基板１００上に第２の絶縁膜２０１、第１の導電膜２０２、第１の絶縁膜２１５、単結晶半導体層５２０を形成する。
ベース基板、第１の絶縁膜、第２の絶縁膜、第１の導電膜、単結晶半導体層の積層構造については、実施の形態１で示した作製方法及び材料を適宜選択して用いればよいため、ここでは詳細な説明は省略する。
次に、単結晶半導体層５２０上に選択的に第１のレジストマスク３０１を設け、第１のレジストマスク３０１をマスクとして、単結晶半導体層５２０に一導電型を付与する不純物元素を導入する。
第１のレジストマスク３０１をマスクとして不純物元素を導入することによって、単結晶半導体層５２０の第１のレジストマスク３０１が重ならない領域に不純物領域５２０Ａ〜５２０Ｆを形成し、且つ、第１のレジストマスク３０１が重なる領域に不純物元素を導入しない領域５２０Ｇを形成する（図１０、図１５（Ａ）、図１８（Ａ）、図２１（Ａ）参照）。
ここでは、一導電型を付与する不純物元素として、リン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように単結晶半導体層５２０に導入する。
なお、単結晶半導体層の少なくとも後に第２の導電膜によって形成される配線及び電極の下部領域には一導電型を付与する不純物元素を導入することが望ましい。
続いて、第１のレジストマスク３０１を除去した後、単結晶半導体層５２０上に第２の導電膜３１０を形成する。
第２の導電膜３１０の材料及び形成方法については、実施の形態１と同様な方法及び材料を用いることができる。ここでは、例えばモリブデンを用いる。
次に、第２の導電膜３１０上に第２のレジストマスク３１２を形成する（図１１、図１５（Ｂ）、図１８（Ｂ）、図２１（Ｂ）を参照）。
ここで、第２のレジストマスク３１２は凹部及び凸部を有するレジストマスクであることが好ましい。
換言すると、厚さの異なる複数の領域（ここでは、二の領域）からなるレジストマスクともいうことができる。
第２のレジストマスク３１２において、厚い領域を第２のレジストマスク３１２の凸部と呼び、薄い領域を第２のレジストマスク３１２の凹部と呼ぶこととする。
ただし、本発明はこれに限定されず、凹部及び凸部を有さないレジストマスクを用いてもよい。
なお、本実施の形態で示す第２のレジストマスク３１２には、後の工程によりソース電極及びドレイン電極層が形成される領域には凸部が形成され、ソース電極及びドレイン電極層を有さず半導体層が露出して形成される領域には凹部が形成されている。
第２のレジストマスク３１２は、実施の形態１で説明した多階調マスクを用いることで形成することができる。
次に、第２のレジストマスク３１２を用いて第１のエッチングを行う。
すなわち、第１の導電膜２０２、第２の絶縁膜２１５、単結晶半導体層５０２及び第２の導電膜３１０をエッチングによりパターニングし、薄膜積層体３１４を形成する（図１５（Ｃ）、図１８（Ｃ）、図２１（Ｃ）を参照）。
このとき、少なくとも第１の導電膜２０２の表面を露出させることが好ましい。
本実施の形態において、このエッチング工程を第１のエッチングとよぶ。
第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよい。
なお、第１のエッチングをドライエッチングにより行う場合には一の工程にて行うことが可能である。
一方、第１のエッチングをウエットエッチングにより行う場合には複数の工程により第１のエッチングを行うと好ましい。
被エッチング膜の種類によってエッチングレートが異なり、一の工程にて行うことが困難だからである。
下地絶縁膜として機能するエッチングされた第１の絶縁膜２０１を有することで、第１のエッチングにより生じる基板１００の食刻を防ぐことができる。
そのため、基板１００中に含まれる不純物金属元素の半導体層への付着及び半導体層内部への侵入を防ぐことができる。
第１のエッチングは、例えば３段階のドライエッチングにより行えばよい。
例えば、まず、Ｃｌ２ガスとＣＦ４ガスとＯ２ガスの混合ガス中でエッチングを行う。
次に、Ｃｌ２ガスのみを用いてエッチングを行う。
最後に、ＣＨＦ３ガスのみを用いてエッチングを行う。
次に、第２のレジストマスク３１２を用いて第２のエッチングを行う。
すなわち、第１の導電膜２０２をエッチングによりパターニングし、ゲート電極層５１６（５１６Ａ〜５１６Ｃ）を形成する（図１２、図１６（Ａ）、図１９（Ａ）、図２２（Ａ）を参照）。
このエッチング工程を第２のエッチングとよぶ。
なお、ゲート電極層５１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。
ゲート電極層５１６Ａと表記する場合には、ゲート配線、第１のトランジスタ１１のゲート電極、及び第３のトランジスタ１３のゲート電極を構成する電極層を指す。
ゲート電極層５１６Ｂと表記する場合には、第２のトランジスタ１２のゲート電極、及び容量素子１４の一方の電極を構成する電極層を指す。
ゲート電極層５１６Ｃと表記する場合には、支持部を構成する電極層を指す。
そして、これらを総括してゲート電極層５１６と呼ぶ。
第２のエッチングは、第１の導電膜２０２により形成されるゲート電極層５１６の側面が、薄膜積層体３１４の側面より内側に形成されるエッチング条件により行う。
換言すると、ゲート電極層５１６の側面が、薄膜積層体３１４の底面に接して形成されるようにエッチングを行う（例として、Ａ−Ａ’断面においてゲート電極層５１６Ａ及び５１６Ｂの幅が薄膜積層体３１４の幅より小さくなるようにエッチングを行う）。
更には、第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件により行う。
換言すると、第２の導電膜３１０に対する第１の導電膜２０２のエッチング選択比が大きい条件により行う。
このような条件により第２のエッチングを行うことで、ゲート電極層５１６を形成することができる。
ここで、第１のエッチング及び第２のエッチングの技術的意義について説明を加える。
複数の第１の配線と複数の第２の配線とを有する回路を形成する場合を考える。
第１の配線と第２の配線とは交差する。
本実施の形態について考えた場合、第１の配線はゲート電極層からなる走査線に対応し、第２の配線はソース電極及びドレイン電極層からなる信号線に対応する。
まず、第１のエッチングを行うことによって、ゲート電極層となる導電層と、ソース電極及びドレイン電極層となる導電層とは概略同じ形状にエッチングされる。
すると、ゲート電極層となる導電層は格子状の部分を有することになる。
ゲート電極層となる導電層が格子状になっていると、複数の第１の配線（複数のゲート配線）同士が電気的に接続された状態になってしまう。
そこで、第２のエッチング（サイドエッチング）を行うことによって、第２の配線が形成される位置の下に配置されたゲート電極層となる導電層の一部を選択的にエッチングする。
第２の配線が形成される位置の下に配置されたゲート電極層となる導電層の一部を選択的にエッチングすることによって、複数の第１の配線（複数のゲート配線）同士を電気的に分離された状態にすることができる。
従来は、複数の第１の配線（複数のゲート配線）同士を電気的に分離するためにマスクを一枚使用していた。
よって、第２のエッチング（サイドエッチング）を用いることによって、マスクを一枚削減できたことになる。
なお、第２のエッチング（サイドエッチング）を行う場合、複数の第１の配線（複数のゲート配線）を消失させずに、第２の配線が形成される位置の下に配置されたゲート電極層となる導電層の一部を選択的にエッチングする。
第２の配線が形成される位置の下に配置されたゲート電極層となる導電層の一部を選択的にエッチングする具体的な方法を以下述べる。
まず、ソース電極及びドレイン電極層となる導電層用のレジストパターンにおいて幅が最も狭い部分の幅（図１１の縦方向に並ぶソース配線用レジストパターンの幅）をＸとする。
次に、ゲート電極層となる導電層用のレジストパターンにおいて幅が最も狭い部分の幅（図１１の横方向に並ぶゲート配線用レジストパターンの幅）をＹとする。
サイドエッチングを行うときに、ＹがＸよりも長いとソース電極及びドレイン電極層よりも早くゲート電極層が消失してしまうため、ゲート配線が断線してしまう。
したがって、ＹをＸよりも短くすることが好ましい。
サイドエッチングにより配線は両端から削られるので、Ｘ≧２Ｙとすると好ましい。
なお、ソース配線とゲート配線とを概ね同じ幅にしたい場合はＸ＝２Ｙとすればよい。
一方、ゲート配線に用いる材料の抵抗率がソース配線に用いる材料の抵抗率よりも低い場合は、Ｘ＞２Ｙとすると好ましい。
ソース電極及びドレイン電極層となる導電層用のレジストパターンにおいて幅が最も狭い部分を、配線分断領域と呼ぶことにする。
図１０〜図１４では、ソース配線の下のほとんどの領域（ソース配線とゲート配線との交差部以外の領域）を配線分断領域とした。
一方、図２８〜図３２では、ソース配線の下の配線分断領域を局所的に複数個設けることによって支持部を形成している。
なお、第１のエッチング後において、ソース電極及びドレイン電極層となる導電層も格子状の部分を有する。
また、ソース電極及びドレイン電極層となる導電層が格子状になっていると、複数の第２の配線（複数のソース配線）同士が電気的に接続された状態になってしまう。
そこで、ハーフトーンマスクを用いることによって、ソース電極及びドレイン電極層となる導電層の一部を選択的にエッチングしている。
なお、ゲート電極層５１６の側面の形状は特に限定されない。
例えば、テーパ形状であってもよい。
ゲート電極層５１６の側面の形状は、第２のエッチングにおいて用いる薬液等の条件によって決められるものである。
ここで、「第２の導電膜３１０に対するエッチングレートが小さく、且つ第１の導電膜２０２に対するエッチングレートが大きい条件」、又は「第２の導電膜３１０に対する第１の導電膜２０２のエッチング選択比が大きい条件」とは、以下の第１の要件及び第２の要件を満たすものをいう。
第１の要件は、ゲート電極層５１６が必要な箇所に残存することである。
ゲート電極層５１６の必要な箇所とは、図１２乃至図１４に点線で示される領域をいう。
すなわち、第２のエッチング後に、ゲート電極層５１６Ａ及び５１６Ｂがゲート配線、トランジスタが有するゲート電極、及び容量素子が有する一の電極を構成するように残存することが必要である。
ゲート電極層がゲート配線及び容量配線を構成するためには、これらの配線が断線しないように第２のエッチングを行う必要がある。
図１２及び図１９に示されるように、薄膜積層体３１４の側面から間隔ｄ１だけ内側にゲート電極層５１６Ａ及び５１６Ｂの側面が形成されることが好ましい。
間隔ｄ１は実施者がレイアウトに従って適宜設定すればよい。
第２の要件は、ゲート電極層５１６により構成されるゲート配線及び容量配線の最小幅ｄ３、並びにソース電極及びドレイン電極層６２０により構成されるソース配線及び電源線の最小幅ｄ２が適切なものとなることである（図１４を参照）。
第２のエッチングによりソース電極及びドレイン電極層６２０がエッチングされるとソース配線及び電源線の最小幅ｄ２が小さくなるためである。
最小幅ｄ２が小さくなると、ソース配線及び電源線の電流密度が過大となる。
ソース配線及び電源線の電流密度が過大となると、電気的特性が低下する。
そのため、第２のエッチングは、第１の導電膜２０２のエッチングレートが過大にならず、且つ第２の導電膜３１０のエッチングレートが可能な限り小さい条件で行う。
加えて、後に説明する第３のエッチングにおける第１の導電膜２０２のエッチングレートが可能な限り小さい条件で行う。
また、ソース配線及び電源線の最小幅ｄ２は大きくすることが困難である。
即ち、ソース配線及び電源線の最小幅ｄ２はソース配線及び電源線と重畳する半導体層の最小幅ｄ４により決まる。
よって、ソース配線及び電源線の最小幅ｄ２を大きくするためには半導体層の最小幅ｄ４を大きくせねばならない。
半導体層の最小幅ｄ４を大きくしすぎてしまうと、ソース線の下の半導体層と電源線の下の半導体層とが接続してしまうため、隣接するソース配線と電源線とを絶縁させることが困難になるので好ましくない。
半導体層の最小幅ｄ４は、前記した間隔ｄ１の概ね２倍よりも小さくする。
換言すると、間隔ｄ１は半導体層の最小幅ｄ４の約半分よりも大きくする。
なお、ソース配線及び電源線と重畳する半導体層の幅を最小幅ｄ４とする部分は、ゲート電極層を素子毎に分離するために必要な箇所に適宜設ければよい。
第２のエッチングにより、半導体層の幅をｄ４とした箇所と重畳する部分にはゲート電極層５１６が残存しないパターンを形成することができる。
なお、ソース電極及びドレイン電極層により形成された電極（画素電極層と接続される部分の電極）の幅は、ソース配線及び電源線の最小幅ｄ２とすることが好ましい。
上記説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは必要である。
第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート配線のパターン形成できるとともに、画素回路内の素子の接続を所望のものとすることができるためである。
ここで、サイドエッチングとは、被エッチング膜の厚さ方向（基板面に垂直な方向又は被エッチング膜の下地膜の面に垂直な方向）のみならず、厚さ方向に対して垂直な方向（基板面に平行な方向又は被エッチング膜の下地膜の面に平行な方向）にも被エッチング膜が削られるエッチングをいう。
サイドエッチングされた被エッチング膜の端部は、被エッチング膜に対するエッチングガス又はエッチングに用いる薬液のエッチングレートによって様々な形状となるように形成されるが、端部が曲面となるように形成されることが多い。
なお、図１２に示すゲート電極層５１６Ｃは、薄膜積層体３１４を支える支持部として機能する。
支持部を有することで、ゲート電極層より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。
更には支持部を設けることで、第２のエッチングによりゲート電極層５１６に接して形成される空洞が必要以上に広くなることを防止できる。
なお、支持部を設けることで、薄膜積層体３１４が自重によって破壊され、又は破損することをも防止することができ、歩留まりが向上するため好ましい。
ただし、本発明は支持部を有する形態に限定されず、支持部を設けなくともよい。
以上説明したように、第２のエッチングは、ウエットエッチングにより行うことが好ましい。
第２のエッチングをウエットエッチングによって行う場合の例を示す。
例えば、第１の導電膜２０２としてアルミニウム又はモリブデンを形成し、第２の導電膜３１０としてチタン又はタングステンを形成する場合、エッチング用の薬液として硝酸、酢酸及びリン酸を含む薬液を用いればよい。
例えば、第１の導電膜２０２としてモリブデンを形成し、第２の導電膜３１０としてチタン、アルミニウム又はタングステンを形成する場合、エッチング用の薬液として過酸化水素水を含む薬液を用いればよい。
例えば、第１の導電膜２０２としてネオジムを添加したアルミニウム上にモリブデンを形成した積層膜を形成し、第２の導電膜３１０としてタングステンを形成する場合、エッチング用の薬液として硝酸を２％、酢酸を１０％、リン酸を７２％含む薬液を用いる。
このような組成比の薬液を用いることで、第２の導電膜３１０がエッチングされることなく、第１の導電膜２０２がエッチングされる。
なお、第１の導電膜２０２に添加したネオジムは、アルミニウムの抵抗をあまり増加させることなく、耐熱性を向上させ、さらにヒロックを防止することを目的として添加されたものである。
なお、上面から見たゲート電極層５１６は角を有するように形成される（図１２を参照）。
これは、ゲート電極層５１６を形成する第２のエッチングが概略等方的に進行するために、ゲート電極層５１６の側面と薄膜積層体３１４の側面との間隔ｄ１が概略等しくなるようにエッチングされるためである。
なお、この角部を有することによって寄生容量が生じる恐れがある。
また、角が長く形成されてしまうことで、隣り合う配線間の絶縁が不完全なものとなり、隣り合う画素の薄膜トランジスタ間で短絡が生じる恐れがある。
そのため、角部が形成されることを防止するために、ゲート電極層５１６の角部が生じる領域に開口部が形成されるようにしてもよい。
具体的には、ゲート電極層５１６の角部が生じる領域の上部に設けられた第２のレジストマスク３１２にあらかじめ開口部を設ければよい。
それにより、角の生成を防止、又は角を小さくすることが可能である。
次に、第２のレジストマスク３１２を後退させて、第２の導電膜３１０を露出させつつ、第３のレジストマスク５１８（５１８Ａ〜５１８Ｆ）を形成する。
第２のレジストマスク３１２を後退させて、第３のレジストマスク５１８を形成する手段としては、例えば酸素プラズマを用いたアッシングが挙げられる。
しかし、第２のレジストマスク３１２を後退させて第３のレジストマスク５１８を形成する手段はこれに限定されるものではない。
第３のレジストマスク５１８が形成される領域は、第２のレジストマスク３１２の凸部の領域と概略一致する。
なお、ここでは第２のエッチングの後に第３のレジストマスク５１８を形成する場合について説明したが、第３のレジストマスク５１８を形成した後に第２のエッチングを行ってもよい。
なお、第２のレジストマスク３１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第３のレジストマスク５１８を別途形成すればよい。
次に、第３のレジストマスク５１８を用いて、薄膜積層体３１４における第２の導電膜３１０をエッチングし、ソース電極及びドレイン電極層６２０（ソース電極及びドレイン電極層６２０Ａ〜ソース電極及びドレイン電極層６２０Ｆ）を形成する（図１３、図１６（Ｂ）、図１９（Ｂ）、図２２（Ｂ）を参照）。
ここでエッチング条件は、第２の導電膜３１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。
特に、ゲート電極層５１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、上記の図１６（Ｂ）、図１９（Ｂ）、図２２（Ｂ）を参照して説明した工程を本実施の形態では第３のエッチングとよぶ。
なお、ソース電極及びドレイン電極層６２０は、薄膜トランジスタのソース電極、薄膜トランジスタのドレイン電極、ソース配線、電源線、容量素子の他方の電極、又は薄膜トランジスタと発光素子の一の電極とを接続する電極等のいずれかである。
ソース電極及びドレイン電極層６２０Ａは、ソース配線１８、第１のトランジスタ１１のソース電極又はドレイン電極の一方の電極等を指す。
ソース電極及びドレイン電極層６２０Ｂは、第１の電源線１７を構成する電極等を指す。
ソース電極及びドレイン電極層６２０Ｃは、第１のトランジスタ１１のソース電極又はドレイン電極の他方の電極、第１のトランジスタ１１と画素電極とを接続する電極等を指す。
ソース電極及びドレイン電極層６２０Ｄは、第２の電源線１９、第２のトランジスタ１２のソース電極又はドレイン電極の一方の電極等を指す。
ソース電極及びドレイン電極層６２０Ｅは、第３のトランジスタ１３のソース電極又はドレイン電極の一方の電極等を指す。
ソース電極及びドレイン電極層６２０Ｆは、容量素子１４の他方の電極、第２のトランジスタ１２のソース電極又はドレイン電極の他方の電極、第３のトランジスタ１３のソース電極又はドレイン電極の他方の電極、発光素子の一の電極に接続される電極等を指す。
なお、第３のレジストマスク５１８Ａは、ソース電極及びドレイン電極層６２０Ａと重畳するものを指す。
第３のレジストマスク５１８Ｂは、ソース電極及びドレイン電極層６２０Ｂと重畳するものを指す。
第３のレジストマスク５１８Ｃは、ソース電極及びドレイン電極層６２０Ｃと重畳するものを指す。
第３のレジストマスク５１８Ｄは、ソース電極及びドレイン電極層６２０Ｄと重畳するものを指す。
第３のレジストマスク５１８Ｅは、ソース電極及びドレイン電極層６２０Ｅと重畳するものを指す。
第３のレジストマスク５１８Ｆは、ソース電極及びドレイン電極層６２０Ｆと重畳するものを指す。
なお、薄膜積層体３１４における第２の導電膜３１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いてもよい。
その後、第３のレジストマスク５１８を除去し、薄膜トランジスタが完成する（図１４、図１６（Ｃ）、図１９（Ｃ）、図２２（Ｃ）を参照）。
上記説明したように、薄膜トランジスタのエッチングによるパターニングを一枚のフォトマスク（多階調マスク）により行うことができる。
以上のようにして形成した薄膜トランジスタを覆って第３の絶縁膜を形成する。
ここで、第３の絶縁膜は、第１の保護膜５２６のみで形成してもよいが、ここでは第１の保護膜５２６と第２の保護膜５２８により形成する（図１７（Ａ）、図２０（Ａ）、図２３（Ａ）を参照）。
第１の保護膜５２６は、水素を含有する窒化シリコン又は水素を含有する酸化窒化シリコンにより形成し、半導体層に金属等の不純物が侵入して拡散し、汚染されることを防止する。
なお、第１の保護膜５２６の作製方法としては、例えばＣＶＤ法又はスパッタリング法等が挙げられるが、これらに限定されるものではない。
また、ＣＶＤ法等を用いて第１の保護膜５２６の膜厚がゲート電極層５１６の膜厚と比較して極端に薄く形成した場合、図１７（Ａ）、図２０（Ａ）、図２３（Ａ）のようにゲート電極層５１６の側面に形成される空洞の近傍には形成されにくい。
しかしながら、第１の保護膜５２６の膜厚が十分あれば、ゲート電極層５１６の側面に形成される空洞の近傍にも第１の保護膜５２６を形成することは可能である。
第２の保護膜５２８は、表面が概略平坦になる方法により形成する。
第２の保護膜５２８の表面を概略平坦にすることで、第２の保護膜５２８上に形成される第１の画素電極層５３２（画素電極層５３２Ａ、画素電極層５３２Ｂ、画素電極層５３２Ｃ）の断切れ等を防止することができるためである。
従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜５２８は、例えば、感光性ポリイミド、アクリル又はエポキシ樹脂等により、スピンコーティング法等により形成することができる。
ただし、これらの材料又は形成方法に限定されるものではない。
なお、第２の保護膜５２８は、表面が概略平坦になる方法により形成した上記の保護膜と、これを覆って水分の侵入及び放出を防止する保護膜を積層して形成したものであることが好ましい。
特に、第２の保護膜として有機化合物を用いた場合は、水分の侵入及び放出を防止する保護膜を積層して形成することが好ましい。
この水分の侵入及び放出を防止する保護膜を設けることによって、設けない場合と比較して、後の工程で形成する発光素子の劣化を防止することができる。
水分の侵入及び放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。
保護膜の形成方法としてはスパッタリング法を用いることが好ましい。
次に、第３の絶縁膜に第１の開口部５３０（開口部５３０Ａ〜開口部５３０Ｄ）及び第２の開口部５３１を形成する（図１４、図１７（Ｂ）、図２０（Ｂ）、図２３（Ｂ）を参照）。
第１の開口部５３０は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。
第２の開口部５３１は、ゲート電極層の少なくとも表面に達するように形成する。
第１の開口部５３０及び第２の開口部５３１の形成方法は、特定の方法に限定されず、第１の開口部５３０の径などに応じて実施者が適宜選択すればよい。
例えば、フォトリソグラフィ法によりドライエッチングを行うことで第１の開口部５３０及び第２の開口部５３１を形成することができる。
なお、ここでは第１の開口部５３０を形成する下方には空洞になる箇所が設けられた構成を示したが、力学的なバランス、歩留まり、信頼性等の観点から、第１の開口部５３０の下部にはゲート電極層からなる支持部（図示しない）を設けることが好ましい。
また、第２の開口部５３１を形成する工程において、ソース電極及びドレイン電極層６２０Ａとソース電極及びドレイン電極層６２０Ｄとの間の領域にある半導体層の一部を除去することによって半導体層を切断してもよい。
また、ソース電極及びドレイン電極層６２０Ａとソース電極及びドレイン電極層６２０Ｅとの間の領域にある半導体層の一部を除去することによって、半導体層を切断してもよい（図１４を参照）。
第１の開口部５３０は、ソース電極及びドレイン電極層６２０に達するように設けられるものであり、図１４に示すように必要な箇所に複数個設ける。
第１の開口部５３０Ａはソース電極及びドレイン電極層６２０Ｃ上に設け、第１の開口部５３０Ｂはソース電極及びドレイン電極層６２０Ｂ上に設け、第１の開口部５３０Ｃはソース電極及びドレイン電極層６２０Ｅ上に設ける。
第２の開口部５３１は、ゲート電極層５１６に達するように設けられるものである。
すなわち、第２の開口部５３１は第３の絶縁膜のみならず、第２の絶縁膜２１５、単結晶半導体層５２０の所望の箇所も除去して設けられるものである。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを一枚使用することになる。
次に、第３の絶縁膜上に第１の画素電極層５３２（５３２Ａ〜５３２Ｃ）を形成する（図１４、図１７（Ｃ）、図２０（Ｃ）、図２３（Ｃ）を参照）。
第１の画素電極層５３２は、第１の開口部５３０又は第２の開口部５３１を介してソース電極及びドレイン電極層６２０又はゲート電極層５１６に接続されるように形成する。
具体的には、第１の画素電極層５３２Ａは、第１の開口部５３０Ｄを介してソース電極及びドレイン電極層６２０Ｆに接続されるように形成される。
また、第１の画素電極層５３２Ｂは、第１の開口部５３０Ａを介してソース電極及びドレイン電極層６２０Ｃに接続され、第２の開口部５３１を介してゲート電極層５１６Ｂに接続されるように形成される。
また、第１の画素電極層５３２Ｃは、第１の開口部５３０Ｃを介してソース電極及びドレイン電極層６２０Ｅに接続され、第１の開口部５３０Ｂを介してソース電極及びドレイン電極層６２０Ｂに接続されるように形成される。
なお、第１の画素電極層５３２については、単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
なお、フォトリソグラフィ法によって第１の画素電極層５３２を形成することで、フォトマスクを一枚使用する。
画素が有する薄膜トランジスタがｎ型のトランジスタであるため、第１の画素電極層５３２は、陰極となる材料により形成することが好ましい。
陰極となる材料には、仕事関数が小さい材料、例えば、Ｃａ、Ａｌ、ＭｇＡｇ、ＡｌＬｉ等が挙げられる。
次に、第１の画素電極層５３２Ａの側面（端部）及び第３の絶縁膜上に隔壁を形成する（図示しない）。
隔壁は開口部を有し、該開口部において第１の画素電極層５３２Ａが露出されるように形成する。
また、隔壁は後に説明するＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）が接続される領域には形成されないことが好ましい。
そのため、隔壁はスパッタマスクを用いて選択的に形成することが好ましい。
隔壁は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。
なお、隔壁に有機樹脂膜を用いる場合、後の工程で形成する発光素子の劣化を防止するために、有機樹脂膜からの水分の侵入及び放出を防止する保護膜を上層に設けた積層構造であることが好ましい。
具体的には、一層目としてポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテンを用いて形成し、その上に窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウムを用いて形成すればよい。
特に感光性の材料を用いて、第１の画素電極層５３２Ａ上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成し、その上面及び側面を覆って傾斜面を有するように水分の侵入及び放出を防止する保護膜を形成することが好ましい。
次に、隔壁の開口部において第１の画素電極層５３２Ａと接するように、ＥＬ層を形成する（図示しない）。
ＥＬ層は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていてもよい。ＥＬ層は、少なくとも発光層を有する。
なお、ＥＬ層は印刷法又はインクジェット法等を用いて選択的に形成することが好ましい。
これらの方法を用いることで、薄膜トランジスタなどに起因する凹凸（ソース配線に係る凹凸）を利用してＥＬ層の塗り分けを行うことができるため、ＥＬ層の形成に係る精度が向上する。
すなわち、特別な構成を採用することなく、ＥＬ層の形成における精度を向上し、発光装置の作製効率を向上させることができる。
そして、ＥＬ層を覆うように、陽極となる材料により第２の画素電極層を形成する（図示しない）。
第２の画素電極層は図９における共通電極２０に相当する。
第２の画素電極層は、透光性を有する導電性材料により形成することができる。
ここで、透光性を有する導電性材料としては、インジウム錫酸化物（以下、ＩＴＯという）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、又は酸化シリコンを添加したインジウム錫酸化物等が挙げられる。
透光性を有する導電性材料の膜の形成はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。
また、第２の画素電極層についても単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
ここでは、第２の画素電極層としてＩＴＯを用いる。
隔壁の開口部において、第１の画素電極層５３２ＡとＥＬ層と第２の画素電極層が重なり合うことで、発光素子が形成される。
発光素子は、図９における発光素子１５に相当する。
この後、発光素子に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の画素電極層及び隔壁上に第３の保護膜を形成することが好ましい（図示しない）。
第３の保護膜は、第２の保護膜５２８と同様に材料により水分の侵入及び放出を防止する機能を有するものを選択する。
窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。
更に、第３の保護膜を覆って窒化シリコン膜又はＤＬＣ膜等を有することが好ましい。
そして、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ましい。
保護フィルム及びカバー材は、気密性が高く、脱ガスの少ない材料により設けることが好ましい。
以上説明したように、上面射出構造（トップエミッション）型ＥＬ表示装置の発光素子まで形成することができる。
しかし、本発明の一であるＥＬ表示装置は、上記の説明に限定されず、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置に適用することも可能である。
下面射出構造及び両面射出構造では、第１の画素電極層５３２に透光性を有する導電性材料を用いればよい。
なお、上記で説明した保護膜等は上記した材料又は形成方法に限定されず、ＥＬ層の発光を妨げず、劣化等を防止することができる膜であればよい。
または、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層５３２Ａを形成してもよい。
この場合には、まず、第１の画素電極層５３２Ｂ及び第１の画素電極層５３２Ｃに相当する導電層のみを形成し、該導電層上に第１の開口部５３０Ｄを有する絶縁膜を形成し、第１の開口部５３０Ｄを介してソース電極及びドレイン電極層６２０Ｆに接続されるように第１の画素電極層５３２Ａを形成すればよい。
画素回路が形成されている領域をも含むように第１の画素電極層５３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
ここで、上記の工程により作製したアクティブマトリクス基板の端子接続部について図２４乃至図２６を参照して説明する。
図２４乃至図２６は、上記の工程により作製した、アクティブマトリクス基板におけるゲート配線側の端子接続部及びソース配線側の端子接続部の上面図及び断面図を示す。
図２４は、ゲート配線側の端子接続部及びソース配線側の端子接続部における、画素部から延伸したゲート配線及びソース配線の上面図を示す。
なお、第１の電源線１７及び第２の電源線１９についてもソース配線１８と同様であってよい。
図２５は、図２４のＸ−Ｘ’における断面図を示す。
すなわち、図２５は、ゲート配線側の端子接続部における断面図を示す。
図２５では、ゲート電極層５１６のみが露出されている。このゲート電極層５１６が露出された領域に、端子部が接続される。
図２６は、図２４のＹ−Ｙ’における断面図の例を示す。
すなわち、図２６は、ソース配線側の端子接続部における断面図の例を示す。
図２６のＹ−Ｙ’において、ゲート電極層５１６と、ソース電極及びドレイン電極層６２０は第１の画素電極層５３２（少なくとも、第１の画素電極層５３２Ｂ又は第１の画素電極層５３２Ｃと同一の層）を介して接続されている。
図２６にはゲート電極層５１６と、ソース電極及びドレイン電極層６２０の様々な接続形態を示している。
ここで、ＥＬ表示装置の端子接続部には、これらのいずれを用いてもよいし、図２６に示すもの以外の接続形態を用いてもよい。
ソース電極及びドレイン電極層６２０をゲート電極層５１６に接続させることで、端子の接続部の高さを概ね等しくすることができる。
なお、開口部の数は図２６に示す開口部の数に特に限定されない。
一の端子に対して一の開口部を設けるのみならず、一の端子に対して複数の開口部を設けてもよい。
一の端子に対して複数の開口部を設けることで、開口部を形成するエッチング工程が不十分である等の理由で開口部が良好に形成されなかったとしても、他の開口部により電気的接続を実現することができる。
更には、全ての開口部が問題なく形成された場合であっても、接触面積を広くすることができるため、コンタクト抵抗を低減することができ、好ましい。
図２６（Ａ）では、第１の保護膜５２６及び第２の保護膜５２８の端部がエッチング等により除去され、ゲート電極層５１６と、ソース電極及びドレイン電極層６２０とが露出され、この露出された領域に第１の画素電極層５３２（少なくとも、第１の画素電極層５３２Ｂ又は第１の画素電極層５３２Ｃと同一の層）を形成することで電気的な接続を実現している。
図２４に示す上面図は、図２６（Ａ）の上面図に相当する。
なお、ゲート電極層５１６と、ソース電極及びドレイン電極層６２０とが露出された領域の形成は、第１の開口部５３０及び第２の開口部５３１の形成と同時に行うことができる。
図２６（Ｂ）では、第１の保護膜５２６及び第２の保護膜５２８に第３の開口部５６０Ａが設けられ、第１の保護膜５２６及び第２の保護膜５２８の端部がエッチング等により除去されることで、ゲート電極層５１６と、ソース電極及びドレイン電極層６２０とが露出され、この露出された領域に第１の画素電極層５３２（少なくとも、第１の画素電極層５３２Ｂ又は第１の画素電極層５３２Ｃと同一の層）を形成することで電気的な接続を実現している。
なお、第３の開口部５６０Ａの形成、及びゲート電極層５１６が露出された領域の形成は、第１の開口部５３０及び第２の開口部５３１の形成と同時に行うことができる。
図２６（Ｃ）では、第１の保護膜５２６及び第２の保護膜５２８に第３の開口部５６０Ｂ及び第４の開口部５６１が設けられることで、ゲート電極層５１６と、ソース電極及びドレイン電極層６２０とが露出され、この露出された領域に第１の画素電極層５３２（少なくとも、第１の画素電極層５３２Ｂ又は第１の画素電極層５３２Ｃと同一の層）を形成することで電気的な接続を実現している。
ここで、図２６（Ａ）及び図２６（Ｂ）と同様に、第１の保護膜５２６及び第２の保護膜５２８の端部はエッチング等により除去されているが、この領域は端子の接続部として用いられる。
なお、第３の開口部５６０Ｂ及び第４の開口部５６１の形成、並びにゲート電極層５１６が露出された領域の形成は、第１の開口部５３０及び第２の開口部５３１の形成と同時に行うことができる。
なお、第３の開口部５６０Ｂは、第１の開口部５３０と同様にソース電極及びドレイン電極層６２０に達するように設けられ、第４の開口部５６１は、第２の開口部５３１と同様にゲート電極層５１６に達するように設けられている。
この端子部の入力端子（図２６において、ゲート電極層５１６の露出された領域）にはＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）が接続される。
ＦＰＣはポリイミド等の有機樹脂フィルム上に導電膜により配線が形成されており、異方性導電性ペースト（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ。以下、ＡＣＰという）を介して入力端子と接続される。
一般的なＡＣＰは、接着剤として機能するペーストと、金等がメッキされた数十〜数百μｍ径の導電性表面を有する粒子と、により構成されている。
ペースト中に混入された粒子が入力端子上の導電層と、ＦＰＣに形成された配線に接続された端子上の導電層と、に接触することで、電気的な接続を実現する。
以上のように、ＥＬ表示装置を作製することができる。
以上説明したように、薄膜トランジスタを形成する際に用いるフォトマスクの枚数が低減され、薄膜トランジスタ及びＥＬ表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。
そのため、複雑な工程を経ることなく、ＥＬ表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
なお、上記開示した薄膜トランジスタの作製方法によれば、一枚のフォトマスクにより薄膜トランジスタのパターニングを完了することができるため、エッチングにおけるフォトマスクの位置合わせの際にずれが発生することを防止することができる。
更には、ＥＬ表示装置の作製コストを大幅に削減することができる。
また、薄膜トランジスタの半導体膜として単結晶半導体層を用いているため、高集積化、高速駆動、低消費電力化が可能なＥＬ表示装置を作製することができる。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる薄膜トランジスタの作製方法及び該薄膜トランジスタがマトリクス状に配置されたＥＬ表示装置の作製方法の一例について、図２７乃至図４４を参照して説明する。
具体的には、異なる導電型を有する薄膜トランジスタを具備したＥＬ表示装置の作製方法の一例について説明する。
なお、本実施の形態ではＥＬ表示装置を例にしたが、同様の画素構成を液晶表示装置に適用しても良い。また、本実施の形態と別の画素構成を用いたＥＬ表示装置、本実施の形態と別の画素構成を用いた液晶表示装置を作製しても良い、
なお、実施の形態１乃至実施の形態３において詳細な説明がなされており、本実施の形態においても同様な作製方法を用いる場合については、詳細な説明を一部省略する。
本実施の形態では、単純な画素回路の一例を、図２７に示し、この画素回路を適用したＥＬ表示装置の作製方法について説明する。
ただし、開示するＥＬ表示装置の画素回路は図２７に示す構成に限定されるものではない。
図２７に示すＥＬ表示装置の画素において、画素４１は、第１のトランジスタ３２、第２のトランジスタ３３、容量素子３１及び発光素子３４を有する。
第１のトランジスタはｎ型トランジスタであり、第２のトランジスタはｐ型である。なお、第１のトランジスタはｐ型トランジスタとし、第２のトランジスタはｎ型としても良い。
第１のトランジスタ３２のゲート電極は、ゲート配線３６に接続され、ソース電極又はドレイン電極の一方（第１の電極とする。）は、ソース配線３７に接続され、ソース電極又はドレイン電極の他方（第２の電極とする。）は、第２のトランジスタ３３のゲート電極、及び容量素子３１の一方の電極（第１の電極とする。）に接続されている。
容量素子３１の他方の電極（第２の電極とする。）は、電源線３５に接続されている。第２のトランジスタ３３のソース電極又はドレイン電極の一方（第１の電極とする。）は発光素子３４の一方の電極（第１の電極とする。）に接続され、ソース電極又はドレイン電極の他方（第２の電極とする。）は電源線３５に接続されている。
発光素子３４の他方の電極（第２の電極とする。）は、共通電極４０に接続されている。
画素４１の動作について説明する。
ゲート配線３６の信号によって第１のトランジスタ３２がオンすると、第２のトランジスタ３３の第１の電極、及び容量素子３１の第２の電極の電位が、ソース配線３７の電位（Ｖ３７）と等しくなる。
第２のトランジスタ３３のゲート電極の電位が電源線３５の電位よりもしきい値以上低ければ第２のトランジスタ３３はオンする。
このとき、電源線３５に対して、第２のトランジスタ３３のゲートの電位差、すなわち、ゲート電極とソース電極との間の電圧に従って、電流が流れ、この流れる電流により発光素子３４が発光する。
従って、第２のトランジスタ３３を線形領域で動作させるときには、ソース配線３７の電位（Ｖ３７）を変化させること（例えば、２値）で、第２のトランジスタ３３のオンとオフとを制御することができる。
つまり、発光素子３４が有するＥＬ層に、電圧を印加するかしないかのみを制御することができる。
また、第２のトランジスタ３３を飽和領域で動作させるときには、ソース配線３７の電位（Ｖ３７）を変化させることで、第２のトランジスタ３３のゲート電極とソース電極の間の電圧を制御し、発光素子３４に流れる電流量を制御することができる。
以上のようにして、第２のトランジスタ３３を線形領域で動作させる場合、発光素子３４に電圧を印加するかしないかを制御することができ、発光素子３４の発光状態と非発光状態とを制御することができる。
このような駆動方法は、例えば、デジタル時間階調駆動に用いることができる。デジタル時間階調駆動は、１フレームを複数のサブフレームに分割し、各サブフレームにおいて発光素子３４の発光状態と非発光状態とを制御する駆動方法である。
また、第２のトランジスタ３３を飽和領域で動作させる場合、発光素子３４に流れる電流量を制御することができ、発光素子の輝度を調整することができる。
次に、図２７に示す画素回路を適用したＥＬ表示装置と、その作製方法について以下に説明する。
なお、図２８乃至図３２には本実施の形態に係る薄膜トランジスタの上面図を示し、図３２は画素電極まで形成した完成図である。
図３３乃至図３６は、図２８乃至図３２に示すＡ−Ａ’における断面図である。
図３７乃至図４０は、図２８乃至図２９に示すＢ−Ｂ’における断面図である。
図４１乃至図４４は、図２８乃至図３２に示すＣ−Ｃ’における断面図である。
まず、実施の形態１で示した方法を用いて、ベース基板１００上に第２の絶縁膜２０１、第１の導電膜２０２、第１の絶縁膜２１５、単結晶半導体層７２０を形成する。
ベース基板、第１の絶縁膜、第２の絶縁膜、第１の導電膜、単結晶半導体層の積層構造については、実施の形態１乃至実施の形態３で示した作製方法及び材料を適宜選択して用いればよいため、ここでは詳細な説明は省略する。
次に、単結晶半導体層７２０上に選択的に第１のレジストマスク４０１を設け、第１のレジストマスク４０１をマスクとして、単結晶半導体層７２０に一導電型を付与する不純物元素を導入する。
第１のレジストマスク４０１をマスクとして不純物元素を導入することによって、単結晶半導体層７２０の第１のレジストマスク４０１が重ならない領域に不純物領域７２０Ａ及び７２０Ｂを形成する（図２８、図３３（Ａ）、図３７（Ａ）、図４１（Ａ）参照）。
ここでは、一導電型を付与する不純物元素として、リン（Ｐ）を１×１０１５〜１×１０１９／ｃｍ３の濃度で含まれるように単結晶半導体層７２０に導入する。
続いて、第１のレジストマスク４０１を除去した後、不純物領域７２０Ａ及び７２０Ｂを形成した単結晶半導体層７２０上に選択的に第２のレジストマスク４０２を設ける。
この第２のレジストマスク４０２をマスクとして、単結晶半導体層７２０に不純物領域７２０Ａ及び７２０Ｂを形成する際に導入した不純物元素とは異なる導電型を付与する不純物元素を導入する。
第２のレジストマスク４０２をマスクとして不純物元素を導入することによって、単結晶半導体層７２０の第２のレジストマスク４０２が重ならない領域に不純物領域７２０Ｃ及び７２０Ｄを形成する。
また、第１のレジストマスク４０１に覆われた後、第２のレジストマスク４０２に覆われた箇所には、不純物元素を導入しない領域７２０Ｅが形成される（図２８、図３３（Ｂ）、図３７（Ｂ）、図４１（Ｂ）を参照）。
ここでは、一導電型を付与する不純物元素として、ボロン（Ｂ）を１×１０１９〜１×１０２０／ｃｍ３の濃度で含まれるように単結晶半導体層７２０に導入する。
なお、単結晶半導体層の少なくとも後に第２の導電膜によって形成される配線及び電極の下部領域には一導電型を付与する不純物元素を導入することが望ましい。
続いて、第２のレジストマスク４０２を除去した後、単結晶半導体層７２０上に第２の導電膜３１０を形成する。
第２の導電膜３１０の材料及び形成方法については、実施の形態１乃至実施の形態３と同様な作製方法及び材料を用いることができる。ここでは、例えばモリブデンを用いる。
次に、第２の導電膜３１０上に第３のレジストマスク４１２を形成する（図２９、図３３（Ｃ）、図３７（Ｃ）、図４１（Ｃ）を参照）。
ここで、第３のレジストマスク４１２は実施の形態１乃至実施の形態３において上述した第２のレジストマスクと同様に凹部及び凸部を有するレジストマスクであることが好ましい。
ただし、これに限定されるものではなく、凹部及び凸部を有さないレジストマスクを用いてもよい。
なお、本実施の形態で示す第３のレジストマスク４１２には、後の工程によりソース電極及びドレイン電極層が形成される領域には凸部が形成され、ソース電極及びドレイン電極層を有さず半導体層が露出して形成される領域には凹部が形成されている。
第３のレジストマスク４１２は、実施の形態１で説明した多階調マスクを用いることで形成することができる。
次に、第３のレジストマスク４１２を用いて第１のエッチングを行う。すなわち、第１の導電膜２０２、第２の絶縁膜２１５、単結晶半導体層７２０及び第２の導電膜３１０をエッチングによりパターニングし、薄膜積層体３１４を形成する（図３４（Ａ）、図３８（Ａ）、図４２（Ａ）を参照）。
このとき、少なくとも第１の導電膜２０２の表面を露出させることが好ましい。
本実施の形態において、このエッチング工程を第１のエッチングとよぶ。
第１のエッチングは、ドライエッチング又はウエットエッチングを用いればよく、実施の形態３と同様な方法を用いることができる。
次に、第３のレジストマスク４１２を用いて第２のエッチングを行う。
すなわち、第１の導電膜２０２をエッチングによりパターニングし、ゲート電極層７１６（７１６Ａ〜７１６Ｃ）を形成する（図３０、図３４（Ｂ）、図３８（Ｂ）、図４２（Ｂ）を参照）。
なお、ゲート電極層７１６は、薄膜トランジスタのゲート電極、ゲート配線、容量素子の一方の電極、及び支持部を構成している。
ゲート電極層７１６Ａと表記する場合には、ゲート配線、及び第１のトランジスタ３２のゲート電極を構成する電極層を指す。
ゲート電極層７１６Ｂと表記する場合には、第２のトランジスタ３３のゲート電極、及び容量素子３１の一方の電極を構成する電極層を指す。
ゲート電極層７１６Ｃと表記する場合には、支持部を構成する電極層を指す。そして、これらを総括してゲート電極層７１６と呼ぶ。
第２のエッチングは、実施の形態３と同様に第１の導電膜２０２により形成されるゲート電極層７１６（７１６Ａ〜７１６Ｃ）の側面が、薄膜積層体３１４の側面より内側に形成されるエッチング条件により行う。
なお、実施の形態３において説明したように、サイドエッチングを伴う条件により第２のエッチングを行うことは必要である。
第２のエッチングが第１の導電膜２０２のサイドエッチングを伴うことによって、ゲート配線のパターン形成できるとともに、画素回路内の素子の接続を所望のものとすることができるためである。
なお、図３０に示すゲート電極層７１６Ｃは、薄膜積層体３１４を支える支持部として機能する。
支持部を有することで、ゲート電極層７１６より上に形成されるゲート絶縁膜等の膜剥がれを防止することができる。
更には支持部を設けることで、第２のエッチングによりゲート電極層７１６に接して形成される空洞の領域が必要以上に広くなることを防止できる。
なお、支持部を設けることで、薄膜積層体３１４が自重によって破壊され、又は破損することをも防止することができ、歩留まりが向上するため好ましい。
ただし、支持部を有する形態に限定されず、支持部を設けなくともよい。
次に、第３のレジストマスク４１２を後退させて、第２の導電膜３１０を露出させつつ、第４のレジストマスク７１８（７１８Ａ〜７１８Ｄ）を形成する。
第４のレジストマスク７１８が形成される領域は、第３のレジストマスク４１２の凸部の領域と概略一致する。
なお、ここでは第２のエッチングの後に第３のレジストマスク７１８を形成する場合について説明したが、第４のレジストマスク７１８を形成した後に第２のエッチングを行ってもよい。
なお、第３のレジストマスク４１２の形成に多階調マスクを用いない場合には、異なるフォトマスクを用いて第４のレジストマスク７１８を別途形成すればよい。
次に、第４のレジストマスク７１８（７１８Ａ〜７１８Ｄ）を用いて、薄膜積層体３１４における第２の導電膜３１０をエッチングし、ソース電極及びドレイン電極層８２０（ソース電極及びドレイン電極層８２０Ａ〜ソース電極及びドレイン電極層８２０Ｄ）を形成する（図３１、図３２、図３４（Ｃ）、図３８（Ｃ）、図４２（Ｃ）を参照）。
ここでエッチング条件は、第２の導電膜３１０以外の膜に対する食刻及び腐食が生じず、又は生じ難い条件を選択する。
特に、ゲート電極層７１６の食刻及び腐食が生じず、又は生じ難い条件により行うことが重要である。
なお、上記の図３４（Ｃ）、図３８（Ｃ）、図４２（Ｃ）を参照して説明した工程を第３のエッチングとよぶ。
なお、ソース電極及びドレイン電極層８２０（ソース電極及びドレイン電極層８２０Ａ〜ソース電極及びドレイン電極層８２０Ｄ）は、薄膜トランジスタのソース電極、薄膜トランジスタのドレイン電極、ソース配線、電源線、容量素子の他方の電極、薄膜トランジスタと発光素子の一の電極とを接続する電極等のいずれかを指す。
ソース電極及びドレイン電極層８２０Ａは、ソース配線３７、第１のトランジスタ３２のソース電極又はドレイン電極の一方の電極等を指す。
ソース電極及びドレイン電極層８２０Ｂは、第１のトランジスタ３２のソース電極及びドレイン電極の他方の電極等を指す。
ソース電極及びドレイン電極層８２０Ｃは、電源線３５を構成する電極層、第２のトランジスタ３３のソース電極又はドレイン電極の一方の電極、容量素子３１の一方の電極等を指す。
ソース電極及びドレイン電極層８２０Ｄは、第２のトランジスタ３３のソース電極又はドレイン電極の他方の電極、発光素子３４の一の電極に接続される電極等を指す。
なお、第３のレジストマスク７１８Ａは、ソース電極及びドレイン電極層８２０Ａと重畳するものを指す。
第３のレジストマスク７１８Ｂは、ソース電極及びドレイン電極層８２０Ｂと重畳するものを指す。
第３のレジストマスク７１８Ｃは、ソース電極及びドレイン電極層８２０Ｃと重畳するものを指す。
第３のレジストマスク７１８Ｄは、ソース電極及びドレイン電極層８２０Ｄと重畳するものを指す。
なお、薄膜積層体３１４における第２の導電膜３１０のエッチングは、ウエットエッチング又はドライエッチングのどちらを用いてもよい。
その後、第３のレジストマスク７１８（７１８Ａ〜７１８Ｄ）を除去し、薄膜トランジスタが完成する（図３２、図３５（Ａ）、図３９（Ａ）、図４３（Ａ）を参照）。
上記説明したように、薄膜トランジスタを三枚のフォトマスク（多階調マスク）により作製することができる。
以上のようにして形成した薄膜トランジスタを覆って第３の絶縁膜を形成する。
ここで、第３の絶縁膜は、第１の保護膜５２６のみで形成してもよいが、本実施の形態では第１の保護膜５２６と第２の保護膜５２８により形成する（図３５（Ｂ）、図３９（Ｂ）、図４３（Ｂ）を参照）。
第１の保護膜５２６は、水素を含有する窒化シリコン又は水素を含有する酸化窒化シリコンにより形成し、半導体層に金属等の不純物が侵入して拡散し、汚染されることを防止する。
なお、第１の保護膜５２６の作製方法としては、例えばＣＶＤ法又はスパッタリング法等が挙げられるが、これらに限定されるものではない。
また、ＣＶＤ法等を用いて第１の保護膜５２６の膜厚がゲート電極層７１６の膜厚と比較して極端に薄く形成した場合、図３５（Ｂ）、図３９（Ｂ）、図４３（Ｂ）のようにゲート電極層７１６の側面に形成される空洞の近傍には形成されにくい。
しかしながら、第１の保護膜５２６の膜厚が十分あれば、ゲート電極層７１６の側面に形成される空洞の近傍にも第１の保護膜５２６を形成することは可能である。
第２の保護膜５２８は、表面が概略平坦になる方法により形成する。
第２の保護膜５２８の表面を概略平坦にすることで、第２の保護膜５２８上に形成される第１の画素電極層６３２（６３２Ａ、６３２Ｂ）の断切れ等を防止することができるためである。
従って、ここで「概略平坦」とは、上記目的を達成しうる程度のものであればよく、高い平坦性が要求されるわけではない。
なお、第２の保護膜５２８は、表面が概略平坦になる方法により形成した上記の保護膜と、これを覆って水分の侵入及び放出を防止する保護膜を積層して形成したものであることが好ましい。
特に、第２の保護膜として有機化合物を用いた場合は、水分の侵入及び放出を防止する保護膜を積層して形成することが好ましい。
この水分の侵入及び放出を防止する保護膜を設けることによって、設けない場合と比較して、後の工程で形成する発光素子の劣化を防止することができる。
水分の侵入及び放出を防止する保護膜は、具体的には、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。
保護膜の形成方法としてはスパッタリング法を用いることが好ましい。
次に、第３の絶縁膜に第１の開口部６３０（開口部６３０Ａ、開口部６３０Ｂ）及び第２の開口部６３１を形成する（図３２、図３５（Ｃ）、図３９（Ｃ）、図４３（Ｃ）を参照）。
第１の開口部６３０（開口部６３０Ａ、開口部６３０Ｂ）は、ソース電極及びドレイン電極層の少なくとも表面に達するように形成する。
第２の開口部６３１は、ゲート電極層の少なくとも表面に達するように形成する。
第１の開口部６３０及び第２の開口部６３１の形成方法は、特定の方法に限定されず、第１の開口部６３０の径などに応じて実施者が適宜選択すればよい。
第１の開口部６３０は、ソース電極及びドレイン電極層８２０に達するように設けられるものであり、図３２に示すように必要な箇所に複数個設ける。
第１の開口部６３０Ａはソース電極及びドレイン電極層８２０Ｂ上に設け、第１の開口部６３０Ｂはソース電極及びドレイン電極層８２０Ｄ上に設ける。
第２の開口部６３１は、ゲート電極層７１６に達するように設けられるものである。
すなわち、第２の開口部６３１は第３の絶縁膜のみならず、第２の絶縁膜２１５、単結晶半導体層７２０の所望の箇所も除去して設けられるものである。
なお、フォトリソグラフィ法によって開口部を形成することで、フォトマスクを一枚使用することになる。
次に、第３の絶縁膜上に第１の画素電極層６３２（６３２Ａ、６３２Ｂ）を形成する（図３２、図３６（Ａ）、図４０（Ａ）、図４４（Ａ）を参照）。
第１の画素電極層６３２は、第１の開口部６３０又は第２の開口部６３１を介してソース電極及びドレイン電極層８２０又はゲート電極層７１６に接続されるように形成する。
具体的には、第１の画素電極層６３２Ａは、第１の開口部６３０Ｂを介してソース電極及びドレイン電極層８２０Ｄに接続されるように形成される。
また、第１の画素電極層６３２Ｂは、第１の開口部６３０Ａを介してソース電極及びドレイン電極層８２０Ｂに接続され、第２の開口部６３１を介してゲート電極層７１６Ｂに接続されるように形成される。
なお、第１の画素電極層６３２については、単層で形成してもよいし、複数の膜を積層した積層膜としてもよい。
なお、フォトリソグラフィ法によって第１の画素電極層６３２を形成することで、フォトマスクを一枚使用する。
画素電極層６３２Ａと接続する薄膜トランジスタがｐ型の薄膜トランジスタであるため、第１の画素電極層６３２は、陽極と成る材料により形成することが好ましい。
陽極となる材料には、仕事関数が大きい材料、で遮光性を有する導電材料を用いることが好ましい。
例えば、アルミニウム、チタン、窒化チタン、タンタル、窒化タンタル、銀等が挙げられ、積層構造とすることが好ましい。
次に、第１の画素電極層６３２Ａの側面（端部）及び第３の絶縁膜上に隔壁６７０を形成する。
隔壁は開口部６７１を有し、該開口部６７１において第１の画素電極層６３２Ａが露出されるように形成する。
隔壁は、有機樹脂膜、無機絶縁膜又は有機ポリシロキサンを用いて形成する。
なお、隔壁に有機樹脂膜を用いる場合、後の工程で形成する発光素子の劣化を防止するために、有機樹脂膜からの水分の侵入及び放出を防止する保護膜を上層に設けた積層構造であることが好ましい。
具体的には、一層目としてポリイミド、ポリアミド、ポリイミドアミド、アクリル、ベンゾシクロブテンを用いて形成し、その上に二層目として窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウムを用いて形成すればよい。
特に感光性の材料を用いて、第１の画素電極層６３２Ａ上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜面となるように形成し、その上面及び側面を覆って傾斜面を有するように水分の侵入及び放出を防止する保護膜を形成することが好ましい。
次に、隔壁の開口部において第１の画素電極層６３２Ａと接するように、ＥＬ層６７２を形成する。
ＥＬ層６７２は、単数の層で構成されていても、複数の層が積層されて形成された積層膜により構成されていてもよい。
ＥＬ層６７２は、少なくとも発光層を有する。
そして、ＥＬ層６７２を覆うように、陰極となる材料により第２の画素電極層６７３を形成する。
第２の画素電極層６７３は図２７における共通電極４０に相当する。
第２の画素電極層６７３は、透光性を有し、仕事関数が小さい導電性材料を用いることができる。
ただしその膜厚は、光を透過する程度とする。
例えば５〜２０ｎｍの膜厚を有するＡｌ、ＡｇＭｇ等を用いることができる。
なお、単数の層で構成されていても、複数の層の積層により構成されていてもよい。
また、第２の画素電極層６７３の形成方法はスパッタリング法又はＣＶＤ法等により行えばよいが、特定の方法に限定されるものではない。
隔壁の開口部において、第１の画素電極層６３２ＡとＥＬ層６７２と第２の画素電極層６７３が重なり合うことで、発光素子が形成される。
発光素子は、図２７における発光素子３４に相当する。
この後、発光素子に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の画素電極層６７３及び隔壁６７０上に第３の保護膜６７４を形成することが好ましい。
第３の保護膜６７４は、第２の保護膜５２８と同様に材料により水分の侵入及び放出を防止する機能を有するものを選択する。
窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム又は窒化アルミニウム等により形成されていることが好ましい。
更に、第３の保護膜を覆って窒化シリコン膜又はＤＬＣ膜等を有することが好ましい。
そして、ここでは図示していないが、外気に曝されないように、保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィルム等）又はカバー材によって、更なるパッケージング（封入）をすることが好ましい。
保護フィルム及びカバー材は、気密性が高く、脱ガスの少ない材料により設けることが好ましい。
以上説明したように、上面射出構造（トップエミッション）型ＥＬ表示装置の発光素子まで形成することができる。
しかし、本発明の一であるＥＬ表示装置は、上記の説明に限定されず、下面射出構造（ボトムエミッション）型ＥＬ表示装置、または両面射出構造（デュアルエミッション）型ＥＬ表示装置に適用することも可能である。
下面射出構造及び両面射出構造では、第１の画素電極層６３２に透光性を有する導電性材料を用いればよい。
なお、上記で説明した保護膜等は上記した材料又は形成方法に限定されず、ＥＬ層の発光を妨げず、劣化等を防止することができる膜であればよい。
または、上面射出構造において、画素回路が形成されている領域をも含むように第１の画素電極層６３２Ａを形成してもよい。
この場合には、まず、第１の画素電極層６３２Ｂに相当する導電層のみを形成し、該導電層上に第１の開口部５３０Ｄを有する絶縁膜を形成し、第１の開口部６３０Ｂを介してソース電極及びドレイン電極層８２０Ｄに接続されるように第１の画素電極層５３２Ａを形成すればよい。
画素回路が形成されている領域をも含むように第１の画素電極層６３２Ａを形成することで、発光領域を拡大することができ、より高精細な表示が可能となる。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を用いることも可能である。
以上のように、ＥＬ表示装置を作製することができる。
以上説明したように、薄膜トランジスタを形成する際に用いるフォトマスクの枚数が低減され、薄膜トランジスタ及びＥＬ表示装置の作製工程数を大幅に削減することができる。
また、裏面露光、レジストリフロー及びリフトオフ法等の複雑な工程を経ることなく、薄膜トランジスタの作製工程数を大幅に削減することができる。
そのため、複雑な工程を経ることなく、ＥＬ表示装置の作製工程数を大幅に削減することができる。
また、薄膜トランジスタの電気的特性を維持しつつ、薄膜トランジスタの作製工程数を大幅に削減することができる。
なお、上記開示した薄膜トランジスタの作製方法によれば、一枚のフォトマスクにより薄膜トランジスタのパターニングを完了することができるため、エッチングにおけるフォトマスクの位置合わせの際にずれが発生することを防止することができる。
更には、ＥＬ表示装置の作製コストを大幅に削減することができる。
また、半導体膜として単結晶半導体層を用いているため、高集積化、高速駆動、低消費電力化が可能なＥＬ表示装置を作製することができる。
（実施の形態５）
本実施の形態は、実施の形態１乃至実施の形態４にて説明した方法により作製した表示パネル又は表示装置を表示部として組み込んだ電子機器について図４５乃至図４７を参照して説明する。このような電子機器としては、例えば、ビデオカメラ若しくはデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）が挙げられる。それらの一例を図４５に示す。
図４５（Ａ）はテレビジョン装置を示す。本発明を適用して作製した表示パネルを筐体に組み込むことで、図４５（Ａ）に示すテレビジョン装置を完成させることができる。実施の形態１乃至実施の形態４にて説明した作製方法を適用した表示パネルにより主画面１２２３が形成され、その他付属設備としてスピーカ部１２２９、操作スイッチ等が備えられている。
図４５（Ａ）に示すように、筐体１２２１に実施の形態１乃至実施の形態４にて説明した作製方法を適用した表示用パネル１２２２が組み込まれ、受信機１２２５により一般のテレビ放送の受信をはじめ、モデム１２２４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機１２２６により行うことが可能であり、このリモコン操作機１２２６にも、出力する情報を表示する表示部１２２７が設けられていてもよい。
また、テレビジョン装置にも、主画面１２２３の他にサブ画面１２２８を第２の表示パネルで形成し、チャネル及び音量などを表示する構成が付加されていてもよい。
図４６は、テレビ装置の主要な構成を示すブロック図を示している。表示領域には、画素部１２５１が形成されている。信号線駆動回路１２５２と走査線駆動回路１２５３は、表示パネル１２５０にＣＯＧ方式により実装されていてもよい。
その他の外部回路の構成として、映像信号の入力側では、チューナ１２５４で受信した信号のうち、映像信号を増幅する映像信号増幅回路１２５５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路１２５６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路１２５７等を有している。コントロール回路１２５７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路１２５８を設け、入力デジタル信号を整数個に分割して供給する構成としてもよい。
チューナ１２５４で受信した信号のうち、音声信号は、音声信号増幅回路１２５９に送られ、その出力は音声信号処理回路１２６０を経てスピーカ１２６３に供給される。制御回路１２６１は受信局（受信周波数）、音量の制御情報を入力部１２６２から受け、チューナ１２５４及び音声信号処理回路１２６０に信号を送出する。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅及び空港等における情報表示盤、又は街頭における広告表示盤等の大面積の表示媒体にも適用することができる。そのため、本発明を適用することで、これらの表示媒体の生産性を向上させることができる。
主画面１２２３、サブ画面１２２８に、実施の形態１乃至実施の形態４で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、テレビ装置の生産性を高めることができる。
また、図４５（Ｂ）に示す携帯型のコンピュータは、本体１２３１及び表示部１２３２等を有する。表示部１２３２に、実施の形態１乃至実施の形態４で説明した表示装置の作製方法を適用した表示パネル又は表示装置を用いることで、コンピュータの生産性を高めることができる。
図４７は、本発明を適用した携帯電話の一例であり、図４７（Ａ）が正面図、図４７（Ｂ）が背面図、図４７（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話１２００は、筐体１２０１及び筐体１２０２二つの筐体で構成されている。携帯電話１２００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。
携帯電話１２００は、筐体１２０１及び筐体１２０２で構成されている。筐体１２０１においては、表示部１２０３、スピーカ１２０４、マイクロフォン１２０５、操作キー１２０６、ポインティングデバイス１２０７、表面カメラ用レンズ１２０８、外部接続端子ジャック１２０９及びイヤホン端子１２１０等を備え、筐体１２０２においては、キーボード１２１１、外部メモリスロット１２１２、裏面カメラ１２１３、ライト１２１４等により構成されている。また、アンテナは筐体１２０１に内蔵されている。
また、携帯電話１２００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体１２０１と筐体１２０２（図４７（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図４７（Ｃ）のように展開する。表示部１２０３には、実施の形態１乃至実施の形態４で説明した表示装置の作製方法を適用した表示パネル又は表示装置を組み込むことが可能である。表示部１２０３と表面カメラ用レンズ１２０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部１２０３をファインダーとして用いることで、裏面カメラ１２１３及びライト１２１４で静止画及び動画の撮影が可能である。
スピーカ１２０４及びマイクロフォン１２０５を用いることで、携帯電話１２００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー１２０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２１１を用いると便利である。更に、重なり合った筐体１２０１と筐体１２０２（図４７（Ａ））をスライドさせることで、図４７（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード１２１１及びポインティングデバイス１２０７を用いて、円滑な操作でマウスの操作が可能である。外部接続端子ジャック１２０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。
筐体１２０２の裏面（図４７（Ｂ））には、裏面カメラ１２１３及びライト１２１４を備え、表示部１２０３をファインダーとして静止画及び動画の撮影が可能である。
また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。
本実施の形態にて説明した各種電子機器は、実施の形態１乃至実施の形態４にて説明した薄膜トランジスタ及び表示装置の作製方法を適用して作製することができるため、本発明を適用することで、これらの電子機器の生産性を向上させることができる。
従って、本発明を適用することで、これらの電子機器の作製コストを大幅に削減することができる。
（実施の形態６）
本実施の形態では、本発明の薄膜トランジスタを用いて作製した半導体装置の一例を示す。
図４８は半導体装置の一例として、マイクロプロセッサ１５００を示す。このマイクロプロセッサ１５００は、上記したように本発明に係る半導体基板により製造されるものである。このマイクロプロセッサ１５００は、演算回路１５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部１５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部１５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部１５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部１５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ１５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部１５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース１５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ１５０９、及びメモリインターフェース１５１０（ＲＯＭ Ｉ／Ｆ）を有している。
バスインターフェース１５０８を介してマイクロプロセッサ１５００に入力された命令は、命令解析部１５０３に入力され、デコードされた後、演算回路制御部１５０２、割り込み制御部１５０４、レジスタ制御部１５０７、タイミング制御部１５０５に入力される。演算回路制御部１５０２、割り込み制御部１５０４、レジスタ制御部１５０７、タイミング制御部１５０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部１５０２は、演算回路１５０１の動作を制御するための信号を生成する。また、割り込み制御部１５０４は、マイクロプロセッサ１５００のプログラム実行中に、外部の入出力装置、周辺回路等からの割り込み要求を、その優先度及びマスク状態から判断して処理する。レジスタ制御部１５０７は、レジスタ１５０６のアドレスを生成し、マイクロプロセッサ１５００の状態に応じてレジスタ１５０６の読み出しや書き込みを行う。タイミング制御部１５０５は、演算回路１５０１、演算回路制御部１５０２、命令解析部１５０３、割り込み制御部１５０４、レジスタ制御部１５０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部１５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図４８に示すマイクロプロセッサ１５００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
このようなマイクロプロセッサ１５００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層（単結晶半導体層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図４９を参照して説明する。図４９は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ１６１１は、アナログ回路部１６１２とデジタル回路部１６１３を有している。アナログ回路部１６１２として、共振容量を有する共振回路１６１４、整流回路１６１５、定電圧回路１６１６、リセット回路１６１７、発振回路１６１８、復調回路１６１９と、変調回路１６２０を有している。デジタル回路部１６１３は、ＲＦインターフェース１６２１、制御レジスタ１６２２、クロックコントローラ１６２３、インターフェース１６２４、中央処理ユニット１６２５、ランダムアクセスメモリ１６２６、読み出し専用メモリ１６２７を有している。
このような構成のＲＦＣＰＵ１６１１の動作は概略以下の通りである。アンテナ１６２８が受信した信号は共振回路１６１４により誘導起電力を生じる。誘導起電力は、整流回路１６１５を経て容量部１６２９に充電される。この容量部１６２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部１６２９はＲＦＣＰＵ１６１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ１６１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路１６１７は、デジタル回路部１６１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路１６１８は、定電圧回路１６１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路１６１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路１６２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路１６２０は、共振回路１６１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ１６２３は、電源電圧又は中央処理ユニット１６２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路１６３０が行っている。
アンテナ１６２８からＲＦＣＰＵ１６１１に入力された信号は復調回路１６１９で復調された後、ＲＦインターフェース１６２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ１６２２に格納される。制御コマンドには、読み出し専用メモリ１６２７に記憶されているデータの読み出し、ランダムアクセスメモリ１６２６へのデータの書き込み、中央処理ユニット１６２５への演算命令などが含まれている。中央処理ユニット１６２５は、インターフェース１６２４を介して読み出し専用メモリ１６２７、ランダムアクセスメモリ１６２６、制御レジスタ１６２２にアクセスする。インターフェース１６２４は、中央処理ユニット１６２５が要求するアドレスより、読み出し専用メモリ１６２７、ランダムアクセスメモリ１６２６、制御レジスタ１６２２のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット１６２５の演算方式は、読み出し専用メモリ１６２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算を、プログラムを使って中央処理ユニット１６２５が実行する方式を適用することができる。
このようなＲＦＣＰＵ１６１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層（単結晶半導体層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部１６２９を小型化しても長時間の動作を保証することができる。
単結晶半導体層で形成されるトランジスタは、アモルファスシリコントランジスタよりも電流駆動能力など全ての動作特性が優れているので、トランジスタのサイズを小型化することができる。また、図４８及び図４９で説明したようなマイクロプロセッサやＲＦＣＰＵも形成することができるので、表示パネル内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能としたディスプレイを作製することもできる。
１１ トランジスタ
１２ トランジスタ
１３ トランジスタ
１４ 容量素子
１５ 発光素子
１６ ゲート配線
１７ 電源線
１８ ソース配線
１９ 電源線
２０ 共通電極
２１ 画素
３１ 容量素子
３２ トランジスタ
３３ トランジスタ
３４ 発光素子
３５ 電源線
３６ ゲート配線
３７ ソース配線
４０ 共通電極
４１ 画素
１００ 基板
１１０ 導電膜
１１４ 絶縁層
１１８ レジストマスク
１３２ レーザー光
１４０ グレートーンマスク
１４１ 基板
１４２ 遮光部
１４３ 回折格子部
１４５ ハーフトーンマスク
１４６ 基板
１４７ 半透光部
１４８ 遮光部
２００ 単結晶半導体基板
２０１ 絶縁膜
２０２ 導電膜
２０２Ａ ゲート電極層
２１０ 単結晶半導体基板
２１２ 脆化領域
２１５ 絶縁膜
２１６ 単結晶半導体層
２２０ 単結晶半導体層
２２１ 不純物半導体膜
２２５ 単結晶半導体層
２３０ イオン
３０１ レジストマスク
３０２ レジストマスク
３０３ レジストマスク
３０４ レジストマスク
３１０ 導電膜
３１０Ａ ドレイン電極層
３２０Ａ ドレイン電極層
３２０Ａ ドレイン電極層
３１２ レジストマスク
３１３ レジストマスク
３１４ 薄膜積層体
３１８ レジストマスク
３３０ 不純物元素
４０１ レジストマスク
４０２ レジストマスク
４１２ レジストマスク
４３０ 不純物元素
５０２ 単結晶半導体層
５１６ ゲート電極層
５１６Ａ ゲート電極層
５１６Ｂ ゲート電極層
５１６Ｃ ゲート電極層
５１８ レジストマスク
５１８Ａ レジストマスク
５１８Ｂ レジストマスク
５１８Ｃ レジストマスク
５１８Ｄ レジストマスク
５１８Ｅ レジストマスク
５１８Ｆ レジストマスク
５２０ 単結晶半導体層
５２６ 保護膜
５２８ 保護膜
５３０ 開口部
５３０Ａ 開口部
５３０Ｂ 開口部
５３０Ｃ 開口部
５３０Ｄ 開口部
５３１ 開口部
５３２ 画素電極層
５３２Ａ 画素電極層
５３２Ｂ 画素電極層
５３２Ｃ 画素電極層
５６０Ａ 開口部
５６０Ｂ 開口部
５６０Ｃ 開口部
５６０Ｄ 開口部
５６１ 開口部
６２０ ドレイン電極層
６２０Ａ ドレイン電極層
６２０Ｂ ドレイン電極層
６２０Ｃ ドレイン電極層
６２０Ｄ ドレイン電極層
６２０Ｅ ドレイン電極層
６２０Ｆ ドレイン電極層
６３０ 開口部
６３０Ａ 開口部
６３０Ｂ 開口部
６３１ 開口部
６３２ 画素電極層
６３２Ａ 画素電極層
６３２Ｂ 画素電極層
６３２Ｃ 画素電極層
６３２Ｄ 画素電極層
６７０ 隔壁
６７１ 開口部
６７２ ＥＬ層
６７３ 画素電極層
６７４ 保護膜
７１６ ゲート電極層
７１６Ａ ゲート電極層
７１６Ｂ ゲート電極層
７１６Ｃ ゲート電極層
７１８ レジストマスク
７１８Ａ レジストマスク
７１８Ｂ レジストマスク
７１８Ｃ レジストマスク
７１８Ｄ レジストマスク
７２０ 単結晶半導体層
８２０ ドレイン電極層
８２０Ａ ドレイン電極層
８２０Ｂ ドレイン電極層
８２０Ｃ ドレイン電極層
８２０Ｄ ドレイン電極層
１２００ 携帯電話
１２０１ 筐体
１２０２ 筐体
１２０３ 表示部
１２０４ スピーカ
１２０５ マイクロフォン
１２０６ 操作キー
１２０７ ポインティングデバイス
１２０８ 表面カメラ用レンズ
１２０９ 外部接続端子ジャック
１２１０ イヤホン端子
１２１１ キーボード
１２１２ 外部メモリスロット
１２１３ 裏面カメラ
１２１４ ライト
１２２１ 筐体
１２２２ 表示用パネル
１２２３ 主画面
１２２４ モデム
１２２５ 受信機
１２２６ リモコン操作機
１２２７ 表示部
１２２８ サブ画面
１２２９ スピーカ部
１２３１ 本体
１２３２ 表示部
１２５０ 表示パネル
１２５１ 画素部
１２５２ 信号線駆動回路
１２５３ 走査線駆動回路
１２５４ チューナ
１２５５ 映像信号増幅回路
１２５６ 映像信号処理回路
１２５７ コントロール回路
１２５８ 信号分割回路
１２５９ 音声信号増幅回路
１２６０ 音声信号処理回路
１２６１ 制御回路
１２６２ 入力部
１２６３ スピーカ
１５００ マイクロプロセッサ
１５０１ 演算回路
１５０２ 演算回路制御部
１５０３ 命令解析部
１５０４ 制御部
１５０５ タイミング制御部
１５０６ レジスタ
１５０７ レジスタ制御部
１５０８ バスインターフェース
１５０９ 専用メモリ
１５１０ メモリインターフェース
１６１１ ＲＦＣＰＵ
１６１２ アナログ回路部
１６１３ デジタル回路部
１６１４ 共振回路
１６１５ 整流回路
１６１６ 定電圧回路
１６１７ リセット回路
１６１８ 発振回路
１６１９ 復調回路
１６２０ 変調回路
１６２１ ＲＦインターフェース
１６２２ 制御レジスタ
１６２３ クロックコントローラ
１６２４ インターフェース
１６２５ 中央処理ユニット
１６２５ 中央処理ユニット
１６２６ ランダムアクセスメモリ
１６２７ 専用メモリ
１６２８ アンテナ
１６２９ 容量部
１６３０ 電源管理回路

Claims (1)

  1. 基板の上方に第１の導電層が設けられる工程が行われ、
    前記第１の導電層の上方に第１の絶縁層が設けられる工程が行われ、
    前記第１の絶縁層の上方に、第１の領域と第２の領域と第３の領域とを有する第１の半導体層が設けられる工程が行われ、
    前記第１の領域の上方に第１のマスクが設けられる工程が行われ、
    前記第２の領域と前記第３の領域とに元素が導入される工程が行われ、
    前記第１のマスクがエッチングされる工程が行われ、
    前記第１の半導体層の上方に第２の導電層が設けられる工程が行われ、
    前記第２の導電層の上方に、第４の領域と第５の領域と第６の領域とを有する第２のマスクが設けられる工程が行われ、
    前記第２の導電層がエッチングされて第４の導電層となり、前記第１の半導体層がエッチングされて第２の半導体層となり、前記第１の絶縁層がエッチングされて第２の絶縁層となり、前記第１の導電層がエッチングされて第３の導電層となる工程が行われ、
    前記第３の導電層がサイドエッチングされて第５の導電層となる工程が行われ、
    前記第２のマスクがエッチングされて第３のマスクと第４のマスクとなる工程が行われ、
    前記第４の導電層がエッチングされて第６の導電層と第７の導電層となる工程が行われ、
    前記第３のマスクと前記第４のマスクとがエッチングされる工程が行われ、
    前記元素は、前記第１の半導体層にｎ型又はｐ型を付与することができる元素であり、
    前記第１の領域は、トランジスタのチャネル形成領域となることができる領域であり、
    前記第２の領域は、前記トランジスタのソース領域となることができる領域であり、
    前記第３の領域は、前記トランジスタのドレイン領域となることができる領域であり、
    前記第４の領域は、前記第５の領域よりも薄く、
    前記第４の領域は、前記第６の領域よりも薄く、
    前記第４の領域は、前記第１の領域と重なる領域を有し、
    前記第５の領域は、前記第２の領域と重なる領域を有し、
    前記第６の領域は、前記第３の領域と重なる領域を有し、
    前記第５の導電層は、前記トランジスタのゲート電極として機能することができる領域を有し、
    前記第６の導電層は、前記第２の領域と重なる領域を有し、
    前記第６の導電層は、前記トランジスタのソース電極として機能することができる領域を有し、
    前記第７の導電層は、前記第３の領域と重なる領域を有し、
    前記第７の導電層は、前記トランジスタのドレイン電極として機能することができる領域を有することを特徴とする半導体装置の作製方法。
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