JP2010212670A5 - - Google Patents

Claims (1)

1. 基板の上方に第１の導電層が設けられる工程が行われ、
   前記第１の導電層の上方に第１の絶縁層が設けられる工程が行われ、
   前記第１の絶縁層の上方に、第１の領域と第２の領域と第３の領域とを有する第１の半導体層が設けられる工程が行われ、
   前記第１の領域の上方に第１のマスクが設けられる工程が行われ、
   前記第２の領域と前記第３の領域とに元素が導入される工程が行われ、
   前記第１のマスクがエッチングされる工程が行われ、
   前記第１の半導体層の上方に第２の導電層が設けられる工程が行われ、
   前記第２の導電層の上方に、第４の領域と第５の領域と第６の領域とを有する第２のマスクが設けられる工程が行われ、
   前記第２の導電層がエッチングされて第４の導電層となり、前記第１の半導体層がエッチングされて第２の半導体層となり、前記第１の絶縁層がエッチングされて第２の絶縁層となり、前記第１の導電層がエッチングされて第３の導電層となる工程が行われ、
   前記第３の導電層がサイドエッチングされて第５の導電層となる工程が行われ、
   前記第２のマスクがエッチングされて第３のマスクと第４のマスクとなる工程が行われ、
   前記第４の導電層がエッチングされて第６の導電層と第７の導電層となる工程が行われ、
   前記第３のマスクと前記第４のマスクとがエッチングされる工程が行われ、
   前記元素は、前記第１の半導体層にｎ型又はｐ型を付与することができる元素であり、
   前記第１の領域は、トランジスタのチャネル形成領域となることができる領域であり、
   前記第２の領域は、前記トランジスタのソース領域となることができる領域であり、
   前記第３の領域は、前記トランジスタのドレイン領域となることができる領域であり、
   前記第４の領域は、前記第５の領域よりも薄く、
   前記第４の領域は、前記第６の領域よりも薄く、
   前記第４の領域は、前記第１の領域と重なる領域を有し、
   前記第５の領域は、前記第２の領域と重なる領域を有し、
   前記第６の領域は、前記第３の領域と重なる領域を有し、
   前記第５の導電層は、前記トランジスタのゲート電極として機能することができる領域を有し、
   前記第６の導電層は、前記第２の領域と重なる領域を有し、
   前記第６の導電層は、前記トランジスタのソース電極として機能することができる領域を有し、
   前記第７の導電層は、前記第３の領域と重なる領域を有し、
   前記第７の導電層は、前記トランジスタのドレイン電極として機能することができる領域を有することを特徴とする半導体装置の作製方法。