KR20210092861A - 디스플레이 장치 - Google Patents

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KR20210092861A
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pixel
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이현범
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Abstract

본 발명은 반사광에 의해 색이 분리되는 현상을 개선하는 디스플레이 장치를 위하여, 기판 상에 각각 배치되고, 제1 전극층을 포함하는 제1 박막트랜지스터 및 제2 전극층을 포함하는 제2 박막트랜지스터; 상기 제1 전극층 및 상기 제2 전극층의 일부를 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 갖는, 절연층; 상기 절연층 상에 배치되고 상기 제1 콘택홀을 통해 상기 제1 박막트랜지스터와 연결되는, 제1 화소전극; 및 상기 제1 화소전극과 동일한 층에 배치되고, 상기 제2 콘택홀을 통해 상기 제2 박막트랜지스터와 연결되는, 제2 화소전극;을 구비하며, 상기 제1 콘택홀 내에서 상기 제1 전극층과 접촉하는 상기 제1 화소전극의 상면은 제1 방향으로 낮아지는 제1 단차를 갖고, 상기 제2 콘택홀 내에서 상기 제2 전극층과 접촉하는 상기 제2 화소전극의 상면은 상기 제1 방향과 반대인 제2 방향으로 낮아지는 제2 단차를 갖는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 반사광에 의해 색이 분리되는 현상을 개선하는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
디스플레이 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광소자를 포함하며, 예컨대 유기발광 디스플레이 장치의 경우 유기발광다이오드(OLED)를 발광소자로 포함한다. 일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광다이오드를 형성하고, 유기발광다이오드가 스스로 빛을 발광하여 작동한다.
최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 복수의 화소들 중 선택적으로 기판 상에 단차보정층을 배치할 수 있다. 이를 통해 복수의 화소들의 평탄화층에 형성되는 컨택홀들 내에 각각 배치되는 화소전극들의 단차 방향이 발광영역을 향하거나 발광영역과 멀어지도록 통일적으로 형성되며, 화소전극들에 의해 반사되는 빛의 방향이 동일하여 색이 분리되는 현상을 개선하는 디스플레이 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판 상에 각각 배치되고, 제1 전극층을 포함하는 제1 박막트랜지스터 및 제2 전극층을 포함하는 제2 박막트랜지스터; 상기 제1 전극층 및 상기 제2 전극층의 일부를 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 갖는, 절연층; 상기 절연층 상에 배치되고 상기 제1 콘택홀을 통해 상기 제1 박막트랜지스터와 연결되는, 제1 화소전극; 및 상기 제1 화소전극과 동일한 층에 배치되고, 상기 제2 콘택홀을 통해 상기 제2 박막트랜지스터와 연결되는, 제2 화소전극;을 구비하며, 상기 제1 콘택홀 내에서 상기 제1 전극층과 접촉하는 상기 제1 화소전극의 상면은 제1 방향으로 낮아지는 제1 단차를 갖고, 상기 제2 콘택홀 내에서 상기 제2 전극층과 접촉하는 상기 제2 화소전극의 상면은 상기 제1 방향과 반대인 제2 방향으로 낮아지는 제2 단차를 갖는, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 기판과 상기 절연층 사이에 배치되며 상기 제1 콘택홀과 일부 중첩되는, 단차보정층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되도록 상기 기판과 상기 단차보정층 사이에 배치되는 도전라인을 더 포함하며, 상기 도전라인은 상기 제1 콘택홀의 일부 및 상기 제2 콘택홀의 일부와 중첩될 수 있다.
일 실시예에 있어서, 상기 도전라인과 중첩된 상기 제1 화소전극의 상면은 상기 단차보정층과 중첩된 상기 제1 화소전극의 상면보다 낮을 수 있다.
일 실시예에 있어서, 상기 도전라인은 상기 단차보정층과 일부 중첩될 수 있다.
일 실시예에 있어서, 상기 도전라인은 발광제어선일 수 있다.
일 실시예에 있어서, 상기 도전라인은 상기 제1 콘택홀과 중첩되는 부분에서 단절될 수 있다.
일 실시예에 있어서, 상기 단차보정층과 상기 도전라인 사이에 배치되며, 상기 도전라인을 일부 노출하는 제3 콘택홀 및 제4 콘택홀을 갖는, 게이트절연층을 더 포함하고, 상기 단차보정층은 상기 제3 콘택홀 및 상기 제4 콘택홀을 통해 상기 도전라인과 연결될 수 있다.
일 실시예에 있어서, 상기 제1 화소전극은 상기 제1 방향으로 연장되고, 상기 제2 화소전극은 상기 제2 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 제1 화소전극의 제1 발광영역을 정의하는 제1 개구 및 상기 제2 화소전극의 제2 발광영역을 정의하는 제2 개구를 갖는, 화소정의막을 더 포함하고, 상기 제1 개구는 상기 제1 콘택홀을 기준으로 상기 제1 방향 측에 위치하며, 상기 제2 개구는 상기 제2 콘택홀을 기준으로 상기 제2 방향 측에 위치할 수 있다.
일 실시예에 있어서, 상기 제1 단차는 상기 제1 발광영역을 향해 경사진 제1 경사면을 갖고, 상기 제2 단차는 상기 제2 발광영역을 향해 경사진 제2 경사면을 가질 수 있다.
일 실시예에 있어서, 상기 제1 화소전극 및 상기 제2 화소전극 상에 각각 배치되는, 제1 중간층 및 제2 중간층; 및 상기 제1 중간층 및 상기 제2 중간층을 덮는, 대향전극;을 더 포함하고, 상기 제1 중간층이 녹색 파장의 광을 발광할 시, 상기 제2 중간층은 적색 또는 청색 파장의 광을 발광하며, 상기 제1 중간층이 적색 또는 청색 파장의 광을 발광할 시, 상기 제2 중간층은 녹색 파장의 광을 발광할 수 있다.
일 실시예에 있어서, 상기 제1 박막트랜지스터는 반도체층 및 상기 반도체층과 일부 중첩되는 게이트전극을 포함하며, 상기 게이트전극 상에 배치되며, 상기 게이트전극과 일부 중첩되는, 스토리지 커패시터의 상부전극을 더 포함하고, 상기 단차보정층은 상기 상부전극과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 박막트랜지스터는 상기 스토리지 커패시터와 중첩되며, 상기 게이트전극은 스토리지 커패시터의 하부전극에 해당할 수 있다.
일 실시예에 있어서, 상기 제1 박막트랜지스터는 상기 기판과 상기 제1 전극층 사이에 배치되는 제3 전극층을 더 포함하며, 상기 단차보정층은 상기 제3 전극층과 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 박막트랜지스터는 반도체층 및 상기 반도체층과 일부 중첩된 게이트전극을 포함하고, 상기 제3 전극층은 상기 반도체층과 상기 제1 전극층을 연결할 수 있다.
일 실시예에 있어서, 상기 단차보정층은 아일랜드 형상일 수 있다.
일 실시예에 있어서, 상기 제1 화소전극은 상기 제2 방향으로 연장되고, 상기 제2 화소전극은 상기 제1 방향으로 연장될 수 있다.
일 실시예에 있어서, 상기 제1 화소전극의 제1 발광영역을 정의하는 제1 개구 및 상기 제2 화소전극의 제2 발광영역을 정의하는 제2 개구를 갖는, 화소정의막을 더 포함하고, 상기 제1 개구는 상기 제1 콘택홀을 기준으로 상기 제2 방향 측에 위치하고, 상기 제2 개구는 상기 제2 콘택홀을 기준으로 상기 제1 방향 측에 위치하며, 상기 제1 단차는 상기 제1 방향을 향해 경사진 제1 경사면을 갖고, 상기 제2 단차는 상기 제2 방향을 향해 경사진 제2 경사면을 가질 수 있다.
일 실시예에 있어서, 상기 제1 화소전극 및 상기 제2 화소전극 상에 각각 배치되는, 제1 중간층 및 제2 중간층; 및 상기 제1 중간층 및 상기 제2 중간층을 덮는, 대향전극;을 더 포함하고, 상기 제1 중간층이 적색 또는 청색 파장의 광을 발광할 시, 상기 제2 중간층은 녹색 파장의 광을 발광하고, 상기 제1 중간층이 녹색 파장의 광을 발광할 시, 상기 제2 중간층은 적색 또는 청색 파장의 광을 발광할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 반사광에 의해 색이 분리되는 현상이 개선된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 도시한 평면도이다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소회로를 나타낸 평면도이다.
도 6a 내지 도 6c는 도 5의 II-II'선을 따라 취한 단면을 개략적으로 도시한 단면도들이다.
도 7a는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 평면도이다.
도 7b는 도 7a의 III-III'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 8a는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 평면도이다.
도 8b는 도 8a의 IV-IV'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소회로를 나타낸 평면도이다.
도 10a는 도 9의 V-V'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 10b는 도 9의 VI-VI'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 10c는 도 9의 V-V'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 11a는 도 7a의 III-III'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 11b는 도 8a의 IV-IV'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하에서는 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 평면도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에서 방출되는 빛을 이용하여 외부로 이미지를 제공할 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 상기 표시영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
기판(100)의 주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 패널을 개략적으로 도시한 평면도이다.
도 2를 참조하면, 디스플레이 패널(10)은 표시영역(DA) 및 주변영역(PA)을 포함하며, 표시영역(DA)에 배치된 복수의 화소(PX)들을 포함한다. 복수의 화소(PX)들은 각각 유기발광다이오드(OLED)와 같은 표시요소를 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 이하 본 명세서에서, 각 화소(PX)는 각각 서로 다른 색을 발광하는 부화소(Sub-Pixel)을 의미하며, 각 화소(PX)는 예컨대 적색(R) 부화소, 녹색(G) 부화소 및 청색(B) 부화소 중 하나일 수 있다. 표시영역(DA)은 봉지부재(미도시)로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
각 화소(PX)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1 스캔구동회로(130), 제2 스캔구동회로(131), 발광제어구동회로(133), 단자(140), 데이터구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔구동회로(130) 및 제2 스캔구동회로(131)는 스캔선(SL)을 통해 각 화소(PX)에 스캔신호를 제공할 수 있다. 제2 스캔구동회로(131)는 표시영역(DA)을 사이에 두고 제1 스캔구동회로(130)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(PX)들 중 일부는 제1 스캔구동회로(130)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔구동회로(131)에 연결될 수 있다. 다른 실시예로, 제2 스캔구동회로(131)는 생략될 수 있다.
발광제어구동회로(133)는 발광제어선(EL)을 통해 각 화소(PX)에 발광제어 신호를 제공할 수 있다.
단자(140)는 기판(100)의 일 측에 배치될 수 있다. 단자(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 단자(PCB-P)는 디스플레이 패널(10)의 단자(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 패널(10)로 전달한다.
제어부에서 생성된 제어 신호는 인쇄회로기판(PCB)을 통해 제1 및 제2 스캔 구동회로(130, 131)에 각각 전달될 수 있다. 제어부는 제1 및 제2 연결배선(161, 171)을 통해 제1 및 제2 전원공급배선(160, 170)에 각각 제1 및 제2 전원전압(ELVDD, ELVSS, 후술할 도 3 참조)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(PX)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(PX)의 대향전극(230, 후술할 도 6a 참조)에 제공될 수 있다.
데이터구동회로(150)는 데이터라인(DL)에 전기적으로 연결된다. 데이터구동회로(150)의 데이터신호는 단자(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터라인(DL)을 통해 각 화소(PX)에 제공될 수 있다. 도 2는 데이터구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 다른 실시예로, 데이터구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3은 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이다.
도 3을 참조하면, 각 화소(PX)는 스캔선(SL) 및 데이터라인(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터라인(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔 신호(Sn)에 따라 데이터라인(DL)을 통해 입력된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 화소회로(PC)는 3개 이상의 박막트랜지스터 및/또는 2개 이상의 스토리지 커패시터를 포함할 수 있다. 일 실시예로, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수도 있다. 이는 도 4에서 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 하나의 화소의 등가회로도이며, 도 5는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소회로를 나타낸 평면도이다. 또한, 도 6a 내지 도 6c는 도 5의 II-II'선을 따라 취한 단면을 개략적으로 도시한 단면도들이다.
도 4 및 도 5를 참조하면, 하나의 화소(PX)는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 유기발광소자(OLED)를 포함할 수 있다.
일 예로, 화소회로(PC)는, 도 4에 도시된 바와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL, SL-1, SL+1, EL, DL), 제1 초기화전압선(VL1), 제2 초기화전압선(VL2) 및 구동전압선(PL)에 연결될 수 있다.
신호선들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1 초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 제2 초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔선(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함할 수 있다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1 초기화전압선(VL1)은 제1 초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2 초기화전압선(VL2)은 제2 초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광소자(OLED)의 화소전극(210, 도 6a 참조)과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극(210)과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제1 초기화전압선(VL1)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극(210)에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광소자(OLED)의 화소전극(210)에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제2 초기화전압선(VL2)에 연결되어 있다.
한편, 스캔선(SL)과 이후 스캔선(SL+1)은 서로 전기적으로 연결됨으로써, 스캔선(SL)과 이후 스캔선(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2 초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극(210)을 초기화시키는 동작을 수행할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)에 연결되어 있으며, 유기발광소자(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
이하에서는 도 5, 도 6a, 도 6b 및 도 6c를 참조하여 일 화소(PX)의 구조를 보다 상세히 설명한다. 도 6b 및 도 6c는 도 6a의 일부 변형 실시예에 해당하는 바, 도 6a를 기준으로 설명하며, 도 6b 및 도 6c에 대해서는 도 6a와의 차이점을 중심으로 서술하고자 한다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치되며, 반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들을 이룰 수 있다.
반도체층(1130)은 기판(100) 상에 형성될 수 있으며, 도 6a에 도시된 바와 같이 기판(100) 상에 버퍼층(110)이 형성되고, 반도체층(1130)은 버퍼층(110) 상에 형성될 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(110)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(110)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
반도체층(1130)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아(100cm2/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다.
반도체층(1130) 상에는 제1 게이트절연층(111)이 위치하며, 제1 게이트절연층(111) 상에는 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)이 위치할 수 있다.
제1 게이트절연층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
한편, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역은 각각 스위칭 및 보상 게이트전극(G2, G3)이 되고, 이전 스캔선(SL-1) 중 제1 초기화 박막트랜지스터(T4)의 채널영역과 중첩하는 영역이 제1 초기화 게이트전극(G4)이 되며, 이후 스캔선(SL+1) 중 제2 초기화 박막트랜지스터(T7)의 채널영역과 중첩하는 영역이 제2 초기화 게이트전극(G7)이 되고, 발광 제어라인(EL) 중 동작제어 및 발광제어 박막트랜지스터(T5, T6)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1), 및 발광 제어라인(EL) 상에는 제2 게이트절연층(113)이 구비될 수 있다. 제2 게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제2 게이트절연층(113) 상에는 전극전압라인(HL), 제1 초기화전압선(VL1) 및 제2 초기화전압선(VL2)이 배치될 수 있다. 전극전압라인(HL)은 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다. 전극전압라인(HL) 중 구동 게이트전극(G1)과 중첩하는 영역은 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다. 따라서, 제2 게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
본 발명의 일 실시예에 있어서, 제2 게이트절연층(113) 상에는 단차보정층(DG)이 배치될 수 있다. 단차보정층(DG)은 아일랜드 형상일 수 있으며, 스토리지 커패시터(Cst)의 상부전극(CE2)과 동일 물질로 형성될 수 있다. 예컨대, 스토리지 커패시터(Cst)의 상부전극(CE2) 및 단차보정층(DG)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
전극전압라인(HL), 제1 초기화전압선(VL1) 및 제2 초기화전압선(VL2) 상에는 층간절연층(115)이 위치한다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
층간절연층(115) 상에는 데이터라인(DL), 구동전압선(PL), 제1 및 제2 초기화연결선들(1173a, 1173b), 노드연결선(1174) 및 전극층(1175)이 배치될 수 있다. 데이터라인(DL), 구동전압선(PL), 노드연결선(1174) 및 전극층(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터라인(DL), 구동전압선(PL), 노드연결선(1174) 및 전극층(1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터라인(DL)은 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압선(PL)은 층간절연층(115)에 형성된 콘택홀(1158)을 통해 커패시터(Cst)의 상부전극(CE2)과 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 또한, 구동전압선(PL)은 콘택홀(1155)을 통해 동작제어 소스영역(S5)에 접속될 수 있다.
제1 초기화전압선(VL1)은 제1 초기화연결선(1173a)을 통해 제1 초기화 박막트랜지스터(T4)에 연결되고, 제2 초기화전압선(VL2)은 제2 초기화연결선(1173b)을 통해 제2 초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1 초기화전압선(VL1)과 제2 초기화전압선(VL2)은 동일한 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인영역(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
전극층(1175)은 층간절연층(115), 제2 게이트절연층(113) 및 제1 게이트절연층(111)을 관통하는 콘택홀(1153)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층과 접속된다. 전극층(1175)을 통해서 발광제어 박막트랜지스터(T6)은 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터라인(DL), 구동전압선(PL), 제1 및 제2 초기화연결선들(1173a 1173b), 노드연결선(1174) 및 전극층(1175) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
한편, 도 4 및 도 5에서는 하나의 화소회로(PC)에 대한 구조를 설명하고 있지만, 동일한 화소회로(PC)를 가지는 복수의 화소(PX)들이 x방향 및 y방향을 따라 배열되며, 이때 제1 초기화전압선(VL1), 이전 스캔선(SL-1), 제2 초기화전압선(VL2) 및 이후 스캔선(SL+1)은 y방향을 따라 인접하게 배치된 두 개의 화소회로(PC)들에서 공유될 수 있다.
즉, 제1 초기화전압선(VL1)과 이전 스캔선(SL-1)은, 도면을 기준으로 y방향을 따라 도 5에 도시된 화소회로(PC)의 상부에 배치된 다른 화소회로(PC)의 제2 초기화 박막 트랜지스터에 전기적으로 연결될 수 있다. 따라서, 이전 스캔선(SL-1)에 인가되는 이전 스캔신호는 상기 다른 화소회로(PC)의 제2 초기화 박막 트랜지스터에 이후 스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제2 초기화전압선(VL2)과 이후 스캔선(SL+1)은, 도면을 기준으로 y방향을 따라 도 5에 도시된 화소회로(PC)의 하부에 인접하여 배치된 또 다른 화소회로(PC)의 제1 초기화 박막 트랜지스터에 전기적으로 연결되어 이전 스캔신호와 초기화전압을 전달할 수 있다.
다시 도 6a를 참조하면, 평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(117)은 무기 물질을 포함할 수 있다. 이러한, 평탄화층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 평탄화층(117)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
유기발광소자(OLED)는 화소전극(210), 대향전극(230) 및 이들 사이에 위치하고 발광층을 구비한 중간층(220)을 포함할 수 있다.
화소전극(210)은 콘택홀(1163)을 통해 전극층(1175)에 접속되고, 전극층(1175)은 콘택홀(1153)을 통해 발광제어 드레인영역에 접속할 수 있다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 화소전극(210)의 중앙부가 노출되도록 하는 개구(OP)를 가짐으로써 화소의 발광영역(EA)을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)는 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 중간층(220)에 포함된 층들 중 적어도 일부층은 복수의 화소전극(210)에 걸쳐서 일체로 형성될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 한편, 대향전극(230)은 복수의 화소전극(210)에 대응하도록 일체(一體)로 형성되어 될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치(1, 도 1 참조)는 기판(100)과 층간절연층(115) 사이에 배치되며 전극층(1175)의 일부를 노출하는 콘택홀(1163)과 일부 중첩되는 단차보정층(DG)을 포함할 수 있다.
도 5를 참조하면 일 실시예에 있어서, x방향으로 연장되도록 기판(100)과 단차보정층(DG) 사이에 배치되며, 콘택홀(1163)과 일부 중첩되는 도전라인(ML)을 더 포함할 수 있다. 일 예로, 도전라인(ML)은 전술한 발광제어선(EL)일 수 있다.
도 6a에 도시된 것처럼 도전라인(ML)은 단차보정층(DG)과 일부 중첩될 수 있다. 다른 예로, 도전라인(ML)과 단차보정층(DG)은 서로 중첩되지 않고 도전라인(ML)의 끝단 및 단차보정층(DG)의 끝단이 일치할 수 있다.
콘택홀(1163)과 일부 중첩되는 단차보정층(DG)을 포함하면, 단차보정층(DG) 상에 배치되는 층간절연층(115)은 단차보정층(DG)의 모양을 따라 형성될 수 있으며, 층간절연층(115) 상에 배치되고 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)과 연결되는 전극층(1175)도 단차보정층(DG)의 모양을 따라 형성될 수 있다.
화소전극(210)은 콘택홀(1163)을 통해 전극층(1175)과 접촉되며, 전극층(1175)과 접촉되는 일부분은 단차보정층(DG)의 모양을 따라 형성될 수 있다. 즉, 도전라인(ML)과 중첩된 화소전극(210)의 상면은 단차보정층(DG)과 중첩된 화소전극(210)의 상면보다 낮을 수 있다.
화소전극(210)이 +y방향으로 연장되어 화소정의막(119)의 개구(OP)가 콘택홀(1163)을 기준으로 +y방향 측에 위치할 수 있으며, 도 6a의 확대도를 참조하면 화소전극(210)은 단차보정층(DG)에 의해 +y방향으로 낮아지는 단차(h)를 가질 수 있다.
즉, 콘택홀(1163)에 의해 노출된 전극층(1175)과 접촉하는 화소전극(210)의 상면 중 더 낮은 면이 발광영역(EA)과 인접할 수 있으며, 화소전극(210)의 단차(h)는 발광영역(EA)을 향해 경사진 경사면(N)을 가질 수 있다.
기판(100)의 내면을 향해 들어오는 외광 등은 반사전극인 화소전극(210)을 통해 외부로 다시 반사되어 진행하게 되는데, 화소전극(210)이 단차보정층(DG)에 의해 +y방향으로 낮아지는 단차(h)를 포함하는 경우, 외광 등은 화소전극(210)의 단차(h)에 의해 발광영역(EA)을 향하는 방향(도 6a의 화살표 참조)으로 반사되어 진행할 수 있다.
도 6a에서는 화소전극(210)이 +y방향으로 연장되도록 도시하였으나, 도 6c와 같이 화소전극(210)은 -y방향으로 연장될 수 있다. 전극층(1175)과 접촉되는 화소전극(210)의 일부가 단차보정층(DG)에 의해 여전히 +y방향으로 낮아지는 단차(h)를 가지는 경우, 도 6a에서와 반대로 기판(100)의 내면을 향해 들어오는 외광 등은 화소전극(210)의 단차(h)에 의해 발광영역(EA)이 존재하지 않는 영역을 향하는 방향(도 6c의 화살표 참조)으로 반사되어 진행할 수 있다.
도 6a 및 도 6c에서 +y방향 및 -y방향을 이용하였으나 이는 설명의 편의를 위한 것이며 도시된 것과 다르게 각각 좌우로 대칭되어 배치될 수 있다. 즉, 본 발명의 일 실시예에 의하면 도 6a와 같이 콘택홀(1163)에 의해 노출된 전극층(1175)과 접촉하는 화소전극(210)의 상면 중 낮은 면은 높은 면보다 발광영역(EA)과 인접할 수 있으며, 반대로 도 6c와 같이 화소전극(210)의 상면 중 높은 면이 낮은 면보다 발광영역(EA)과 인접할 수 있다.
본 발명의 일 실시예와 같이 기판(100)과 층간절연층(115) 사이에 배치되며 콘택홀(1163)과 일부 중첩되는 단차보정층(DG)을 포함하는 경우, 단차보정층(DG)을 통해 콘택홀(1163) 내의 화소전극(210)의 단차(h) 방향을 조절할 수 있으며, 외광 등이 콘택홀(1163) 내의 화소전극(210)에 의해 반사되어 진행하는 방향을 조절할 수 있다.
도 6a에서는 전극층(1175)과 단차보정층(DG) 사이에 층간절연층(115)이 배치되도록 도시하였으나 도 6b와 같이 층간절연층(115)은 제1 층간절연층(115a) 및 제2 층간절연층(115b)을 포함할 수 있으며, 단차보정층(DG)은 제1 층간절연층(115a) 상에 배치될 수 있다.
화소전극(210)은 콘택홀(1163)을 통해 제2 전극층(1175b)과 접촉되고, 제2 전극층(1175b)은 제2 층간절연층(115b)에 형성된 콘택홀(1153)을 통해 제1 전극층(1175a)과 연결될 수 있다. 또한, 제1 전극층(1175a)은 콘택홀(1143)을 통해 발광제어 박막트랜지스터(T6)와 연결될 수 있다. 단차보정층(DG)은 제1 전극층(1175a)과 동일층에 배치될 수 있으며, 단차보정층(DG)은 제1 전극층(1175a)과 동일 물질일 수 있다.
도 7a는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 평면도이며, 도 7b는 도 7a의 III-III'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 7b에서, 도 6a와 동일한 참조부호는 동일 부재를 일컫는 바 이하 중복 설명은 생략한다.
도 7a은 디스플레이 장치(1, 도 1 참조)의 표시영역(DA, 도 1 참조) 상에는 복수의 화소(PX)들이 배치될 수 있으며, 일 예로 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)를 도시한 것이다. 도면에서는 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3)가 펜타일형(pentile type)으로 배치된 예를 도시하고 있으나, 화소(PX)들의 개수 및 배치는 다양할 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소(PX1)의 제1 화소전극(210R) 및 제3 화소(PX3)의 제3 화소전극(210B)은 제1 방향으로 연장될 수 있다. 일 예로, 도면에 도시된 바와 같이 제1 방향은 -y방향일 수 있으며, 제1 화소전극(210R) 및 제3 화소전극(210B)은 -y방향으로 연장될 수 있다.
즉, 제1 화소전극(210R)의 제1 발광영역(EA1) 및 제3 화소전극(210B)의 제3 발광영역(EA3)을 각각 정의하는 제1 개구(OP1) 및 제3 개구(OP3)는 각각 제1 콘택홀(1163R) 및 제3 콘택홀(1163B)을 기준으로 -y방향 측에 위치할 수 있다.
또한, 제2 화소(PX2)의 제2 화소전극(210G)은 제1 방향과 반대인 제2 방향으로 연장될 수 있다. 일 예로, 도면에 도시된 바와 같이 제2 방향은 +y방향일 수 있으며, 제2 화소전극(210G)은 +y방향으로 연장될 수 있다.
즉, 제2 화소전극(210G)의 제2 발광영역(EA2)을 정의하는 제2 개구(OP2)는 제2 콘택홀(1163G)을 기준으로 +y방향 측에 위치할 수 있다.
제1 화소전극(210R), 제2 화소전극(210G) 및 제3 화소전극(210B)이 각각 연장되는 제1 방향 및 제2 방향과 교차하는 제3 방향으로 연장되며, 제1 콘택홀(1163R)의 일부, 제2 콘택홀(1163G)의 일부 및 제3 콘택홀(1163B)의 일부와 중첩되도록 도전라인(ML)이 지나갈 수 있다. 일 예로, 도전라인(ML)은 전술한 발광제어선(EL)에 해당할 수 있다. 여기서, 제3 방향은 x방향일 수 있다.
도면에서는 도전라인(ML)이 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)의 영역 중 도면의 중심을 기준으로 위쪽부분을 일부 중첩하며 지나가지만 아래쪽부분을 일부 중첩하며 지나갈 수 있다. 즉, 도면에 도시된 도전라인(ML)이 -y방향으로 평행 이동하여 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)의 일부 영역과 중첩될 수 있다.
일 실시예에 있어서, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 화소전극들(210R, 210G, 210B)이 연장되는 방향이 다른 제2 화소(PX2)의 제2 콘택홀(1163G)에 일부 중첩하도록 단차보정층(DG)을 배치할 수 있다. 이 때, 단차보정층(DG)은 도전라인(ML)과 일부 중첩할 수 있다. 다른 예로, 단차보정층(DG)은 도전라인(ML)과 중첩하지 않고 도전라인(ML)의 끝단과 단차보정층(DG)의 끝단이 일치할 수 있다.
도 7b를 참조하면, 제1 박막트랜지스터(TFT1)는 제1 전극층(1175R)을 포함하고, 제2 박막트랜지스터(TFT2)는 제2 전극층(1175G)을 포함하며, 제3 박막트랜지스터(TFT3)는 제3 전극층(1175B)을 포함할 수 있다. 일 예로, 제1 내지 제3 박막트랜지스터(TFT1, TFT2, TFT3)는 각 화소회로(PC)에서 발광제어 박막트랜지스터(T6)에 해당할 수 있다.
도 7b의 확대도를 참조하면, 제1 콘택홀(1163R)에 의해 노출된 제1 전극층(1175R)과 접촉하는 제1 화소전극(210R)의 상면은 제1 방향(예를 들어, -y방향)으로 낮아지는 제1 단차(h1)를 가지며, 제2 콘택홀(1163G)에 의해 노출된 제2 전극층(1175G)과 접촉하는 제2 화소전극(210G)의 상면은 제1 방향과 반대인 제2 방향(예를 들어, +y방향)으로 낮아지는 제2 단차(h2)를 가질 수 있다. 또한, 제3 콘택홀(1163B)에 의해 노출된 제3 전극층(1175B)과 접촉하는 제3 화소전극(210B)의 상면은 제1 방향(예를 들어, -y방향)으로 낮아지는 제3 단차(h3)를 가질 수 있다.
즉, 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)에 의해 노출된 제1 내지 제3전극층(1175R, 1175G, 1175B)과 각각 접촉하는 제1 내지 제3 화소전극(210R, 210G, 210B)의 상면 중 더 낮은 면이 제1 내지 제3 발광영역(EA1, EA2, EA3)과 인접할 수 있다.
일 실시예에 있어서, 제1 내지 제3 화소전극(210R, 210G, 210B)의 제1 내지 제3 단차(h1, h2, h3)는 각각 제1 내지 제3 발광영역(EA1, EA2, EA3)을 향해 경사진 제1 내지 제3 경사면(N1, N2, N3)을 가질 수 있다.
일 실시예에 있어서, 제1 화소(PX1) 및 제3 화소(PX3)는 도전라인(ML)과 중첩된 제1 화소전극(210R) 및 제3 화소전극(210B)의 상면이 높게 형성되며, 제2 화소(PX2)는 단차보정층(DG)과 중첩된 제2 화소전극(210G)의 상면이 높게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)에 의해 노출된 제1 내지 제3 전극층(1175R, 1175G, 1175B)과 각각 접촉하는 제1 내지 제3 화소전극(210R, 210G, 210B)의 상면 중 낮은 면이 높은 면보다 제1 내지 제3 발광영역(EA1, EA2, EA3)과 각각 인접하도록 통일될 수 있다.
일 실시예에 있어서, 제1 내지 제3 화소전극(210R, 210G, 210B) 상에 각각 제1 내지 제3 중간층(220R, 220G, 220B)이 배치되며, 제1 내지 제3 중간층(220R, 220G, 220B)을 덮는 대향전극(230)이 배치될 수 있다. 이 때, 제1 중간층(220R)은 적색 파장의 광을 발광하며 제2 중간층(220G)은 녹색 파장의 광을 발광하고, 제3 중간층(220B)은 청색 파장의 광을 발광할 수 있다.
다른 예로, 제1 및 제3 중간층(220R, 220B)은 녹색 파장의 광을 발광하고 제2 중간층(220G)은 적색 또는 청색 파장의 광을 발광할 수 있다.
비교예로, 단차보정층이 존재하지 않을 수 있다. 화소들이 펜타일형으로 배치되는 경우, 화소전극이 연장되는 방향은 서로 어긋나게 된다. 통상적으로 적색 또는 청색 파장의 광을 발광하는 화소의 화소전극과 녹색 파장의 광을 발광하는 화소의 화소전극이 서로 반대로 배치되게 된다. 이 때 단차보정층이 존재하지 않으면 녹색 파장의 광을 발광하는 화소의 경우, 콘택홀에 의해 노출된 전극층과 접촉하는 화소전극의 상면이 높은 면이 발광영역과 인접하게 된다. 즉, 각각의 발광영역을 기준으로 녹색 파장의 광을 발광하는 화소의 화소전극의 단차 방향은 적색 또는 청색 파장의 광을 발광하는 화소의 화소전극의 단차 방향과 반대로 형성되게 된다.
기판의 내면을 향해 들어오는 외광 등이 화소전극에 의해 외부로 다시 반사되며, 적색 또는 청색 파장의 광을 발광하는 화소는 발광영역을 향하도록 외광 등이 반사되고, 녹색 파장의 광을 발광하는 화소는 발광영역과 멀어지도록 외광 등이 반사된다. 이러한 경우, 외광 등이 반사되는 방향에 통일성이 없으므로 적색 및 청색이 혼합된 자홍색과 녹색으로 색이 분리되는 현상이 일어난다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 화소(PX1, PX2, PX3) 중 화소전극(210)이 반대로 연장되는 제2 화소(PX2)에 단차보정층(DG)을 배치할 수 있다. 이러한 경우, 제1 및 제3 화소전극(210R, 210B)은 각각 -y방향으로 낮아지는 제1 및 제3 단차(h1, h3)를 가지고, 제2 화소전극(210G)은 단차보정층(DG)에 의해 +y방향으로 낮아지는 제2 단차(h2)를 가질 수 있다.
즉, 제1 내지 제3 화소전극(210R, 210G, 210B)의 제1 내지 제3 단차(h1, h2, h3)의 낮아지는 방향이 제1 내지 제3 발광영역(EA1, EA2, EA3)을 향하도록 통일될 수 있다. 이러한 경우, 기판(100)의 내면을 향해 들어오는 외광 등은 제1 내지 제3 화소전극(210R, 210G, 210B)의 제1 내지 제3 단차(h1, h2, h3)에 의해 각각 제1 내지 제3 발광영역(EA1, EA2, EA3)을 향하는 방향(도 7b의 화살표 참조)으로 반사되어 진행할 수 있다. 이를 통해 외광 등이 반사되는 방향에 통일성이 있게 되며, 적색 및 청색이 혼합된 자홍색과 녹색으로 색이 분리되는 현상이 개선될 수 있다.
도 8a는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 평면도이며, 도 8b는 도 8a의 IV-IV'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 8a 및 도 8b에 있어서, 도 7a 및 도 7b와 동일한 참조부호는 동일 부재를 일컫는 바 이하 중복 설명은 생략한다.
본 발명의 일 실시예에 있어서, 제1 화소(PX1)의 제1 화소전극(210R) 및 제3 화소(PX3)의 제3 화소전극(210B)은 제1 방향으로 연장될 수 있다. 일 예로, 도면에 도시된 바와 같이 제1 방향은 -y방향일 수 있으며, 제1 화소전극(210R) 및 제3 화소전극(210B)은 -y방향으로 연장될 수 있다.
즉, 제1 화소전극(210R)의 제1 발광영역(EA1) 및 제3 화소전극(210B)의 제3 발광영역(EA3)을 각각 정의하는 제1 개구(OP1) 및 제3 개구(OP3)는 각각 제1 콘택홀(1163R) 및 제3 콘택홀(1163B)을 기준으로 -y방향 측에 위치할 수 있다.
또한, 제2 화소(PX2)의 제2 화소전극(210G)은 제1 방향과 반대인 제2 방향으로 연장될 수 있다. 일 예로, 도면에 도시된 바와 같이 제2 방향은 +y방향일 수 있으며, 제2 화소전극(210G)은 +y방향으로 연장될 수 있다.
즉, 제2 화소전극(210G)의 제2 발광영역(EA2)을 정의하는 제2 개구(OP2)는 제2 콘택홀(1163G)을 기준으로 +y방향 측에 위치할 수 있다.
제1 화소전극(210R), 제2 화소전극(210G) 및 제3 화소전극(210B)이 각각 연장되는 제1 방향 및 제2 방향과 교차하는 제3 방향으로 연장되며, 제1 콘택홀(1163R)의 일부, 제2 콘택홀(1163G)의 일부 및 제3 콘택홀(1163B)의 일부와 중첩되도록 도전라인(ML)이 지나갈 수 있다. 일 예로, 도전라인(ML)은 전술한 발광제어선(EL)에 해당할 수 있다. 여기서, 제3 방향은 x방향일 수 있다.
도면에서는 도전라인(ML)이 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)의 영역 중 도면을 기준으로 위쪽부분을 일부 중첩하며 지나가지만 아래쪽부분을 일부 중첩하며 지나갈 수 있다. 즉, 도면에 도시된 도전라인(ML)이 -y방향으로 평행 이동하여 배치될 수 있다.
일 실시예에 있어서, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 화소전극들(210R, 210G, 210B)이 연장되는 방향이 다른 제1 및 제3 화소(PX1, PX3)의 제1 및 제3 콘택홀(1163R, 1163B)에 각각 일부 중첩하도록 단차보정층들(DG, DG')을 배치할 수 있다. 이 때, 단차보정층들(DG, DG')은 도전라인(ML)과 일부 중첩할 수 있다. 다른 예로, 단차보정층들(DG, DG')은 도전라인(ML)과 중첩하지 않고 단차보정층들(DG, DG')의 끝단과 도전라인(ML)의 끝단이 일치할 수 있다.
도 8b의 확대도를 참조하면, 제1 콘택홀(1163R)에 의해 노출된 제1 전극층(1175R)과 접촉하는 제1 화소전극(210R)의 상면은 제1 방향(예를 들어, +y방향)으로 낮아지는 제1 단차(h1)를 가지며, 제2 콘택홀(1163G)에 의해 노출된 제2 전극층(1175G)과 접촉하는 제2 화소전극(210G)의 상면은 제1 방향과 반대인 제2 방향(예를 들어, -y방향)으로 낮아지는 제2 단차(h2)를 가질 수 있다. 또한, 제3 콘택홀(1163B)에 의해 노출된 제3 전극층(1175B)과 접촉하는 제3 화소전극(210B)의 상면은 제1 방향(예를 들어, +y방향)으로 낮아지는 제3 단차(h3)를 가질 수 있다.
즉, 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)에 의해 노출된 제1 내지 제3전극층(1175R, 1175G, 1175B)과 각각 접촉하는 제1 내지 제3 화소전극(210R, 210G, 210B)의 상면 중 더 높은 면이 제1 내지 제3 발광영역(EA1, EA2, EA3)과 인접할 수 있다.
일 실시예에 있어서, 제1 및 제3 화소전극(210R, 210B)의 제1 및 제3 단차(h1, h3)는 +y방향을 향해 경사진 제1 및 제3 경사면(N1, N3)을 가질 수 있고, 제2 화소전극(210G)의 제2 단차(h2)는 -y방향을 향해 경사진 제2 경사면(N2)을 가질 수 있다.
일 실시예에 있어서, 제1 화소(PX1) 및 제3 화소(PX3)는 단차보정층(DG)과 중첩된 제1 화소전극(210R) 및 제3 화소전극(210B)의 상면이 높게 형성되며, 제2 화소(PX2)는 도전라인(ML)과 중첩된 제2 화소전극(210G)의 상면이 높게 형성될 수 있다.
본 발명의 일 실시예에 따르면, 제1 내지 제3 콘택홀(1163R, 1163G, 1163B)에 의해 노출된 제1 내지 제3 전극층(1175R, 1175G, 1175B)과 각각 접촉하는 제1 내지 제3 화소전극(210R, 210G, 210B)의 상면 중 낮은 면이 높은 면보다 제1 내지 제3 발광영역(EA1, EA2, EA3)과 각각 멀도록 통일될 수 있다.
일 실시예에 있어서, 제1 중간층(220R)은 적색 파장의 광을 발광하며 제2 중간층(220G)은 녹색 파장의 광을 발광하고, 제3 중간층(220B)은 청색 파장의 광을 발광할 수 있다. 다른 예로, 제1 및 제3 중간층(220R, 220B)은 녹색 파장의 광을 발광하고 제2 중간층(220G)은 적색 또는 청색 파장의 광을 발광할 수 있다.
본 발명의 일 실시예에 있어서, 제1 내지 제3 화소(PX1, PX2, PX3) 중 화소전극(210)이 반대로 연장되는 제1 및 제3 화소(PX1, PX3)에 단차보정층들(DG, DG')을 배치할 수 있다. 이러한 경우, 제1 내지 제3 화소전극(210R, 210G, 210B)의 제1 내지 제3 단차(h1, h2, h3)의 낮아지는 방향이 제1 내지 제3 발광영역(EA1, EA2, EA3)과 멀어지도록 통일될 수 있다.
즉, 기판(100)의 내면을 향해 들어오는 외광 등은 제1 내지 제3 화소전극(210R, 210G, 210B)의 제1 내지 제3 단차(h1, h2, h3)에 의해 각각 제1 내지 제3 유기발광소자(OLED1, OLED2, OLED3)와 멀어지는 방향(도 8b의 화살표 참조)으로 반사되어 진행할 수 있다. 이를 통해 외광 등이 반사되는 방향에 통일성이 있게 되며, 적색 및 청색이 혼합된 자홍색과 녹색으로 색이 분리되는 현상이 개선될 수 있다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치의 어느 한 화소회로를 나타낸 평면도이며, 도 10a 및 도 10c는 도 9의 V-V'선을 따라 취한 단면을 개략적으로 도시한 단면도이고, 도 10b는 도 9의 VI-VI'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 9, 도 10a, 도 10b 및 도 10c에 있어서, 도 5, 도 6a 및 도 6b와 동일한 참조부호는 동일 부재를 일컫는 바 이하 중복 설명은 생략한다.
본 발명의 일 실시예에 있어서, 제3 방향(예를 들어, x방향)으로 연장되도록 기판(100)과 단차보정층(DG) 사이에 배치되는 도전라인(ML)은 콘택홀(1163)과 중첩되는 부분에서 단절될 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 전극층(1175)을 일부 노출하는 평탄화층(117)에 형성된 콘택홀(1163)의 하부에 도전라인(ML)은 중첩되지 않으므로 존재하지 않으며, 단차보정층(DG)만 일부 중첩되도록 배치될 수 있다.
콘택홀(1163)과 중첩되는 부분에서 단절된 도전라인(ML)은 제2 게이트절연층(113)에 형성된 콘택홀들(1140a, 1140b)에 의해 단차보정층(DG)과 연결될 수 있다. 즉, 단차보정층(DG)이 단절된 도전라인(ML)을 연결하는 브릿지(bridge) 역할을 할 수 있다. 일 예로, 도전라인(ML)은 발광제어신호(En, 도 4 참조)를 전달하는 발광제어선(EL)일 수 있는데 발광제어신호(En)는 단절된 도전라인(ML)을 따라 진행하다가 콘택홀들(1140a, 1140b) 및 단차보정층(DG)에 통해 발광제어 박막트랜지스터(T6)로 전달될 수 있다.
도 6a에서 전술한 바와 같이 콘택홀(1163)과 일부 중첩되는 단차보정층(DG)을 포함하면, 단차보정층(DG) 상에 배치되는 층간절연층(115)은 단차보정층(DG)의 모양을 따라 형성될 수 있으며, 층간절연층(115) 상에 배치되고 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)과 연결되는 전극층(1175)도 단차보정층(DG)의 모양을 따라 형성될 수 있다.
화소전극(210)은 콘택홀(1163)을 통해 전극층(1175)과 접촉되며, 전극층(1175)과 접촉되는 일부분은 단차보정층(DG)의 모양을 따라 형성될 수 있다. 즉, 도전라인(ML)과 중첩된 화소전극(210)의 상면은 단차보정층(DG)과 중첩된 화소전극(210)의 상면보다 낮을 수 있다.
화소전극(210)이 +y방향으로 연장되어 화소정의막(119)의 개구(OP)가 콘택홀(1163)을 기준으로 +y방향 측에 위치할 수 있으며, 화소전극(210)은 단차보정층(DG)에 의해 +y방향으로 낮아지는 단차(h)를 가질 수 있다.
즉, 콘택홀(1163)에 의해 노출된 전극층(1175)과 접촉하는 화소전극(210)의 상면 중 더 낮은 면이 발광영역(EA)과 인접할 수 있으며, 화소전극(210)의 단차(h)는 발광영역(EA)을 향해 경사진 경사면(N)을 가질 수 있다.
본 발명의 일 실시예와 같이 기판(100)과 층간절연층(115) 사이에 배치되며 콘택홀(1163)과 일부 중첩되는 단차보정층(DG)을 포함하는 경우, 단차보정층(DG)을 통해 콘택홀(1163) 내의 화소전극(210)의 단차(h) 방향을 조절할 수 있으며, 외광 등이 화소전극(210)에 의해 반사되어 진행하는 방향을 조절할 수 있다.
도 10a에서는 전극층(1175)과 단차보정층(DG) 사이에 층간절연층(115)이 배치되도록 도시하였으나 도 10c와 같이 층간절연층(115)은 제1 층간절연층(115a) 및 제2 층간절연층(115b)을 포함할 수 있으며, 단차보정층(DG)은 제1 층간절연층(115a) 상에 배치될 수 있다. 화소전극(210)은 콘택홀(1163)을 통해 제2 전극층(1175b)과 접촉되고, 제2 전극층(1175b)은 제2 층간절연층(115b)에 형성된 콘택홀(1153)을 통해 제1 전극층(1175a)과 연결될 수 있다. 단차보정층(DG)은 제1 전극층(1175a)과 동일층에 배치될 수 있으며, 단차보정층(DG)은 제1 전극층(1175a)과 동일 물질일 수 있다.
도 10c에는 콘택홀(1163) 하부에 도전라인(ML)이 배치되도록 도시하고 있으나 이는 단차보정층(DG)과 콘택홀(1140a)를 통해 연결됨을 보여주기 위한 것일 뿐 도 10a에 도시한 바와 같이 콘택홀(1163)과 중첩하는 도전라인(ML)은 배치되지 않으며, 도 9 및 도 10b에 도시한 바와 같이 단절된 도전라인(ML)은 콘택홀들(1140a, 1140b)을 통해 단차보정층(DG)과 연결된다.
도 11a는 도 7a의 III-III'선을 따라 취한 단면을 개략적으로 도시한 단면도이며, 도 11b는 도 8a의 IV-IV'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 11a 및 도 11b에 있어서, 도 7b 및 도 8b와 동일한 참조부호는 동일 부재를 일컫는 바 이하 중복 설명은 생략한다.
도 11a 및 도 11b는 각각 도 7b 및 도 8b의 일부 변형 실시예에 해당하는 바 차이점을 중심으로 서술하고자 한다.
도 11a를 참조하면 일 실시예에 있어서, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 화소전극들(210R, 210G, 210B)이 연장되는 방향이 다른 제2 화소(PX2)의 제2 콘택홀(1163G)에 일부 중첩하도록 단차보정층(DG)을 배치할 수 있다. 이 때, 제3 방향(예를 들어, x방향)으로 연장되도록 기판(100)과 단차보정층(DG) 사이에 배치되는 도전라인(ML)은 제2 콘택홀(1163G)과 중첩되는 부분에서 단절될 수 있다.
도 9 및 도 10a에서 전술한 바와 같이 단절된 도전라인(ML)은 콘택홀들(1140a, 1140b)에 의해 단차보정층(DG)과 연결될 수 있으며, 발광제어신호(En)를 발광제어 박막트랜지스터(T6)로 전달할 수 있다.
도 11b를 참조하면 일 실시예에 있어서, 제1 화소(PX1), 제2 화소(PX2) 및 제3 화소(PX3) 중 화소전극들(210R, 210G, 210B)이 연장되는 방향이 다른 제1 및 제3 화소(PX1, PX3)의 제1 및 제3 콘택홀(1163R, 1163B)에 일부 중첩하도록 단차보정층들(DG, DG')을 배치할 수 있다. 이 때, 제3 방향(예를 들어, x방향)으로 연장되도록 기판(100)과 단차보정층들(DG, DG') 사이에 배치되는 도전라인(ML)은 제1 및 제3 콘택홀(1163R, 1163B)과 각각 중첩되는 부분에서 단절될 수 있다.
이러한 경우, 단절된 도전라인(ML)은 제1 화소(PX1)의 경우 콘택홀들(1140a, 1140b)에 의해 제1 단차보정층(DG)과 연결되며, 제3 화소(PX3)의 경우 콘택홀들(1140a', 일부 미도시)에 의해 제2 단차보정층(DG')과 연결될 수 있다. 이를 통해 발광제어신호(En)를 끊김없이 발광제어 박막트랜지스터(T6)로 전달할 수 있다.
도 11a 및 도 11b에는 제1 내지 제3 콘택홀(1163R, 1163G, 1163B) 하부에 도전라인(ML)이 배치되도록 도시하고 있으나 이는 단차보정층들(DG, DG')과 콘택홀들(1140a, 1140a')을 통해 연결됨을 보여주기 위한 것일 뿐 도 10a에 도시한 바와 같이 콘택홀(1163)과 중첩하는 도전라인(ML)은 배치되지 않는다.
본 발명의 일 실시예에 따른 디스플레이 장치(1)는 기판(100)과 절연층인 평탄화층(117) 사이에 배치되며 콘택홀(1163)과 일부 중첩되는 단차보정층(DG)을 포함할 수 있으며, 이를 통해 일 화소(PX)의 콘택홀(1163) 내에 위치하는 화소전극(210)의 단차(h)의 방향이 모두 통일되도록 형성할 수 있으므로 색이 분리되는 현상을 개선할 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 디스플레이 장치
10: 디스플레이 패널
100: 기판
210: 화소전극
220: 중간층
230: 대향전극
1175: 전극층
1153, 1163: 콘택홀
ML: 도전라인
DG: 단차보정층
h: 단차

Claims (20)

  1. 기판 상에 각각 배치되고, 제1 전극층을 포함하는 제1 박막트랜지스터 및 제2 전극층을 포함하는 제2 박막트랜지스터;
    상기 제1 전극층 및 상기 제2 전극층의 일부를 각각 노출하는 제1 콘택홀 및 제2 콘택홀을 갖는, 절연층;
    상기 절연층 상에 배치되고 상기 제1 콘택홀을 통해 상기 제1 박막트랜지스터와 연결되는, 제1 화소전극; 및
    상기 제1 화소전극과 동일한 층에 배치되고, 상기 제2 콘택홀을 통해 상기 제2 박막트랜지스터와 연결되는, 제2 화소전극;을 구비하며,
    상기 제1 콘택홀 내에서 상기 제1 전극층과 접촉하는 상기 제1 화소전극의 상면은 제1 방향으로 낮아지는 제1 단차를 갖고,
    상기 제2 콘택홀 내에서 상기 제2 전극층과 접촉하는 상기 제2 화소전극의 상면은 상기 제1 방향과 반대인 제2 방향으로 낮아지는 제2 단차를 갖는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 기판과 상기 절연층 사이에 배치되며 상기 제1 콘택홀과 일부 중첩되는, 단차보정층을 더 포함하는, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되도록 상기 기판과 상기 단차보정층 사이에 배치되는 도전라인을 더 포함하며,
    상기 도전라인은 상기 제1 콘택홀의 일부 및 상기 제2 콘택홀의 일부와 중첩되는, 디스플레이 장치.
  4. 제3항에 있어서,
    상기 도전라인과 중첩된 상기 제1 화소전극의 상면은 상기 단차보정층과 중첩된 상기 제1 화소전극의 상면보다 낮은, 디스플레이 장치.
  5. 제3항에 있어서,
    상기 도전라인은 상기 단차보정층과 일부 중첩되는, 디스플레이 장치.
  6. 제3항에 있어서,
    상기 도전라인은 발광제어선인, 디스플레이 장치.
  7. 제3항에 있어서,
    상기 도전라인은 상기 제1 콘택홀과 중첩되는 부분에서 단절되는, 디스플레이 장치.
  8. 제7항에 있어서,
    상기 단차보정층과 상기 도전라인 사이에 배치되며, 상기 도전라인을 일부 노출하는 제3 콘택홀 및 제4 콘택홀을 갖는, 게이트절연층을 더 포함하고,
    상기 단차보정층은 상기 제3 콘택홀 및 상기 제4 콘택홀을 통해 상기 도전라인과 연결된, 디스플레이 장치.
  9. 제2항에 있어서,
    상기 제1 화소전극은 상기 제1 방향으로 연장되고,
    상기 제2 화소전극은 상기 제2 방향으로 연장되는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 화소전극의 제1 발광영역을 정의하는 제1 개구 및 상기 제2 화소전극의 제2 발광영역을 정의하는 제2 개구를 갖는, 화소정의막을 더 포함하고,
    상기 제1 개구는 상기 제1 콘택홀을 기준으로 상기 제1 방향 측에 위치하며, 상기 제2 개구는 상기 제2 콘택홀을 기준으로 상기 제2 방향 측에 위치하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1 단차는 상기 제1 발광영역을 향해 경사진 제1 경사면을 갖고, 상기 제2 단차는 상기 제2 발광영역을 향해 경사진 제2 경사면을 갖는, 디스플레이 장치.
  12. 제9항에 있어서,
    상기 제1 화소전극 및 상기 제2 화소전극 상에 각각 배치되는, 제1 중간층 및 제2 중간층; 및
    상기 제1 중간층 및 상기 제2 중간층을 덮는, 대향전극;을 더 포함하고,
    상기 제1 중간층이 녹색 파장의 광을 발광할 시, 상기 제2 중간층은 적색 또는 청색 파장의 광을 발광하며,
    상기 제1 중간층이 적색 또는 청색 파장의 광을 발광할 시, 상기 제2 중간층은 녹색 파장의 광을 발광하는, 디스플레이 장치.
  13. 제2항에 있어서,
    상기 제1 박막트랜지스터는 반도체층 및 상기 반도체층과 일부 중첩되는 게이트전극을 포함하며,
    상기 게이트전극 상에 배치되며, 상기 게이트전극과 일부 중첩되는, 스토리지 커패시터의 상부전극을 더 포함하고,
    상기 단차보정층은 상기 상부전극과 동일층에 배치된, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1 박막트랜지스터는 상기 스토리지 커패시터와 중첩되며,
    상기 게이트전극은 스토리지 커패시터의 하부전극에 해당하는, 디스플레이 장치.
  15. 제2항에 있어서,
    상기 제1 박막트랜지스터는 상기 기판과 상기 제1 전극층 사이에 배치되는 제3 전극층을 더 포함하며,
    상기 단차보정층은 상기 제3 전극층과 동일층에 배치된, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1 박막트랜지스터는 반도체층 및 상기 반도체층과 일부 중첩된 게이트전극을 포함하고,
    상기 제3 전극층은 상기 반도체층과 상기 제1 전극층을 연결하는, 디스플레이 장치.
  17. 제2항에 있어서,
    상기 단차보정층은 아일랜드 형상인, 디스플레이 장치.
  18. 제2항에 있어서,
    상기 제1 화소전극은 상기 제2 방향으로 연장되고,
    상기 제2 화소전극은 상기 제1 방향으로 연장되는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1 화소전극의 제1 발광영역을 정의하는 제1 개구 및 상기 제2 화소전극의 제2 발광영역을 정의하는 제2 개구를 갖는, 화소정의막을 더 포함하고,
    상기 제1 개구는 상기 제1 콘택홀을 기준으로 상기 제2 방향 측에 위치하고, 상기 제2 개구는 상기 제2 콘택홀을 기준으로 상기 제1 방향 측에 위치하며,
    상기 제1 단차는 상기 제1 방향을 향해 경사진 제1 경사면을 갖고, 상기 제2 단차는 상기 제2 방향을 향해 경사진 제2 경사면을 갖는, 디스플레이 장치.
  20. 제18항에 있어서,
    상기 제1 화소전극 및 상기 제2 화소전극 상에 각각 배치되는, 제1 중간층 및 제2 중간층; 및
    상기 제1 중간층 및 상기 제2 중간층을 덮는, 대향전극;을 더 포함하고,
    상기 제1 중간층이 적색 또는 청색 파장의 광을 발광할 시, 상기 제2 중간층은 녹색 파장의 광을 발광하고,
    상기 제1 중간층이 녹색 파장의 광을 발광할 시, 상기 제2 중간층은 적색 또는 청색 파장의 광을 발광하는, 디스플레이 장치.
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