KR20210155444A - 디스플레이 장치 - Google Patents

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KR20210155444A
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film transistor
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방현철
강철규
김수진
이봉원
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Abstract

본 발명은 데드 영역이 감소하고 표시 영역에서의 패턴 시인을 방지할 수 있는 디스플레이 장치를 위하여, 제1 영역 및 제2 영역을 포함하는 표시 영역, 상기 표시 영역 외측에 위치하는 주변 영역을 포함하는 기판; 상기 표시 영역에 위치하는 데이터 라인; 상기 주변 영역에 위치하는 패드부; 상기 제1 영역에 위치하고, 상기 데이터 라인과 연결되어 상기 패드부에서 공급된 데이터 신호를 상기 데이터 라인으로 전달하는 연결 배선; 상기 기판 상에 배치되고, 각각 제1 방향으로 연장된 전압 배선; 및 상기 제2 영역에 위치하고, 각각 상기 전압 배선과 연결되고, 교대로 연결되는 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들을 포함하는 더미 배선을 구비하는 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
디스플레이 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 발광 소자를 포함하며, 예컨대 유기발광 디스플레이 장치의 경우 유기 발광 다이오드(OLED)를 발광 소자로 포함한다. 일반적으로 유기발광 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다. 특히, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 디스플레이 장치가 소개되고 있다. 또한, 최근에는 디스플레이 장치의 데드 영역(dead space)이 감소하고, 표시 영역의 면적이 확대되고 있는 추세이다.
본 발명의 실시예들은, 데드 영역이 감소하고 표시 영역에서의 패턴 시인을 방지할 수 있는 디스플레이 장치를 제공한다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 관점에 따르면, 제1 영역 및 제2 영역을 포함하는 표시 영역, 상기 표시 영역 외측에 위치하는 주변 영역을 포함하는 기판; 상기 표시 영역에 위치하는 데이터 라인; 상기 주변 영역에 위치하는 패드부; 상기 제1 영역에 위치하고, 상기 데이터 라인과 연결되어 상기 패드부에서 공급된 데이터 신호를 상기 데이터 라인으로 전달하는 연결 배선; 상기 기판 상에 배치되고, 각각 제1 방향으로 연장된 전압 배선; 및 상기 제2 영역에 위치하고, 각각 상기 전압 배선과 연결되고, 교대로 연결되는 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들을 포함하는 더미 배선을 구비하는 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 복수의 가로 더미 패턴들과 상기 복수의 세로 더미 패턴들은 서로 다른 층에 배치될 수 있다.
일 예에 따르면, 상기 연결 배선은 교대로 연결되는 복수의 가로 연결 패턴들 및 복수의 세로 연결 패턴들을 포함할 수 있다.
일 예에 따르면, 상기 복수의 가로 연결 패턴들 중 제1 가로 연결 패턴의 일 측 및 타 측은 각각 상기 복수의 세로 연결 패턴들 중 제2 방향으로 연장된 제1 세로 연결 패턴 및 상기 제2 방향과 반대인 제3 방향으로 연장된 제2 세로 연결 패턴과 연결될 수 있다.
일 예에 따르면, 상기 복수의 가로 연결 패턴들과 상기 복수의 세로 연결 패턴들은 서로 다른 층에 배치될 수 있다.
일 예에 따르면, 상기 복수의 가로 더미 패턴들과 상기 복수의 가로 연결 패턴들은 동일 층에 배치되고, 상기 복수의 세로 더미 패턴들과 상기 복수의 세로 연결 패턴들은 동일 층에 배치될 수 있다.
일 예에 따르면, 상기 전압 배선은 제1 전압 배선 및 상기 제1 전압 배선과 교차되는 제2 전압 배선을 포함하고, 상기 더미 배선은 상기 제1 전압 배선 및 상기 제2 전압 배선 중 적어도 어느 하나와 연결될 수 있다.
일 예에 따르면, 상기 더미 배선은 상기 전압 배선과 상호 이격된 적어도 2개의 콘택홀을 통해 연결될 수 있다.
일 예에 따르면, 상기 제1 전압 배선과 상기 제2 전압 배선은 서로 다른 층에 배치될 수 있다.
일 예에 따르면, 상기 더미 배선 및 상기 제1 전압 배선 사이에 개재된 절연층을 더 포함하고, 상기 더미 배선은 상기 절연층에 형성된 콘택홀을 통해 상기 제1 전압 배선과 연결될 수 있다.
일 예에 따르면, 상기 더미 배선은 상기 제2 전압 배선 측으로 연장되어 상기 제2 전압 배선과 접촉된 연장 배선을 포함할 수 있다.
일 예에 따르면, 제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 게이트 전극을 포함하는 제1 박막트랜지스터를 더 포함하고, 상기 전압 배선은 상기 제1 박막트랜지스터와 전기적으로 연결될 수 있다.
일 예에 따르면, 산화물 반도체 물질을 포함하는 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩하는 제2 게이트 전극을 포함하는 제2 박막트랜지스터를 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 제1 영역 및 제2 영역을 포함하는 표시 영역, 상기 표시 영역 외측에 위치하는 주변 영역을 포함하는 기판; 상기 표시 영역에 위치하는 데이터 라인; 상기 주변 영역에 위치하는 패드부; 상기 제1 영역에 위치하고, 상기 데이터 라인과 연결되어 상기 패드부에서 공급된 데이터 신호를 상기 데이터 라인으로 전달하고, 교대로 연결되는 복수의 가로 연결 패턴들 및 복수의 세로 연결 패턴들을 포함하는 연결 배선; 상기 기판 상에 배치되고, 제1 방향으로 연장된 전압 배선; 및 상기 제2 영역에 위치하고, 상기 전압 배선과 연결된 더미 배선을 구비하는 디스플레이 장치가 제공된다.
일 예에 따르면, 상기 복수의 가로 연결 패턴들과 상기 복수의 세로 연결 패턴들은 서로 다른 층에 배치될 수 있다.
일 예에 따르면, 평면 상에서, 상기 더미 배선은 각각 적어도 2회 이상 절곡된 형상일 수 있다.
일 예에 따르면, 상기 더미 배선은 교대로 연결되는 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들을 포함할 수 있다.
일 예에 따르면, 상기 전압 배선은 제1 전압 배선 및 상기 제1 전압 배선과 다른 층에 배치되고, 교차되는 제2 전압 배선을 포함하고, 상기 더미 배선은 상기 제1 전압 배선 및 상기 제2 전압 배선 중 적어도 어느 하나와 연결될 수 있다.
일 예에 따르면, 상기 더미 배선 및 상기 제1 전압 배선 사이에 개재된 절연층을 더 포함하고, 상기 더미 배선은 상기 절연층에 형성된 콘택홀을 통해 상기 제1 전압 배선과 연결될 수 있다.
일 예에 따르면, 상기 더미 배선은 상기 제2 전압 배선 측으로 연장되어 상기 제2 전압 배선과 접촉된 연장 배선을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
본 발명의 실시예들에 의하면, 데이터 신호를 데이터라인에 전달하기 위한 연결 배선이 표시 영역 내에 배치됨에 따라, 디스플레이 장치의 데드 영역이 감소할 수 있다. 또한, 연결 배선 이외의 더미 배선이 연결 배선과 동일한 형상을 가짐으로써 연결 배선이 배치된 영역과 더미 배선이 배치된 영역 간에 발생한 시인성 편차가 개선될 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 패널의 일 예를 개략적으로 도시한 평면도이다.
도 2는 도 1의 A 부분을 개략적으로 도시하는 확대 평면도이다.
도 3은 도 1의 B 부분을 개략적으로 도시하는 확대 평면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 패널의 일 예를 개략적으로 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 패널에 배치된 어느 하나의 화소를 나타낸 등가 회로도이다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 패널에 배치된 어느 하나의 화소를 나타낸 등가 회로도이다.
도 7은 도 1의 C 부분을 개략적으로 도시하는 확대 평면도이다.
도 8a 및 도 8b는 도 7의 I-I' 및 II-II'를 따라 취한 단면도들이다.
도 9는 도 1의 D 부분을 개략적으로 도시하는 확대 평면도이다.
도 10은 도 1의 C 부분을 개략적으로 도시하는 확대 평면도이다.
도 11은 도 10의 III-III'를 따라 취한 단면도들이다.
도 12는 도 1의 D 부분을 개략적으로 도시하는 확대 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예들에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예들에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예들에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예들에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 패널의 일 예를 개략적으로 도시한 평면도이다. 도 2는 도 1의 A 부분을 개략적으로 도시하는 확대 평면도이고, 도 3은 도 1의 B 부분을 개략적으로 도시하는 확대 평면도이다.
도 1을 참조하면, 디스플레이 장치는 기판(100)을 구비하는 디스플레이 패널(10)을 포함할 수 있다. 디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA) 외측에 위치하는 주변 영역(PA)을 가질 수 있다. 기판(100)은 디스플레이 패널(10)의 표시 영역(DA) 및 주변 영역(PA)에 대응하는 표시 영역(DA) 및 주변 영역(PA)을 가질 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시 영역(DA)에는 유기 발광 다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)들은 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시 영역(DA)을 평면 형상으로 볼 때, 상기 표시 영역(DA)는 도 1과 같이 직사각형 형상으로 구비될 수 있다. 또 다른 실시예로, 표시 영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등으로 구비될 수 있다.
주변 영역(PA)은 표시 영역(DA)을 둘러쌀 수 있다. 주변 영역(PA)은 화소(PX)들이 배치되지 않은 영역으로, 표시 영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 복수의 패드들을 포함한 패드부(PU)가 위치할 수 있다. 복수의 패드들은 데이터 드라이버와 전기적으로 연결될 수 있다. 일 실시예에서, 데이터 신호를 공급하는 데이터 드라이버는 COF(Chip On Film) 방식으로 패드부(PU)의 패드들과 전기적으로 연결된 필름상에 배치될 수 있다. 다른 실시예에 따르면, 데이터 드라이버는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(100) 상부에 직접 배치될 수 있다.
한편, 도 1은 디스플레이 장치의 제조 과정 중의 기판(100)의 모습을 나타낸 평면도를 예시적으로 도시하고 있다. 최종적인 디스플레이 장치나 디스플레이 장치를 포함하는 스마트폰 등의 전자 장치에 있어서는, 사용자에 의해 인식되는 주변 영역(PA)의 면적을 최소화하기 위해, 기판(100)의 일부가 벤딩될 수 있다.
도 1에 도시된 바와 같이, 주변 영역(PA)은 벤딩 영역(BA)을 포함하고, 벤딩 영역(BA)이 패드부(PU)와 표시 영역(DA) 사이에 위치할 수 있다. 이 경우 벤딩 영역(BA)에서 기판(100)이 벤딩되도록 하여, 패드부(PU)의 적어도 일부가 표시 영역(DA)과 중첩하여 위치하도록 할 수 있다. 패드부(PU)는 표시 영역(DA)을 가리지 않고, 패드부(PU)가 표시 영역(DA)의 뒤쪽에 위치하도록 벤딩 방향이 설정된다. 이에 따라 사용자는 표시 영역(DA)이 디스플레이 장치의 대부분을 차지하는 것으로 인식하게 된다.
표시 영역(DA)에는 복수의 화소(PX)들과 복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들이 위치할 수 있다.
복수의 화소(PX)들 각각은, 표시 요소와 표시 요소를 구동하기 위한 화소 회로를 포함할 수 있다. 일 예로, 표시 요소는 유기 발광 다이오드일 수 있으며, 화소 회로는 복수의 박막트랜지스터들과 스토리지 커패시터 등을 포함할 수 있다. 복수의 화소(PX)들은 제1 색의 광을 방출하는 제1 화소들, 제2 색의 광을 방출하는 제2 화소들 및 제3 색의 광을 방출하는 제3 화소들을 포함할 수 있다. 예를 들어, 제1 화소는 적색 화소(R)이고, 제2 화소는 녹색 화소(G)이고, 제3 화소는 청색 화소(B)일 수 있다.
복수의 화소(PX)들로 전기적인 신호를 인가할 수 있는 신호선들은, 복수의 스캔 라인(SL)들, 복수의 데이터 라인(DL)들 등을 포함할 수 있다. 복수의 데이터 라인(DL)들 각각은 제1 방향(예를 들면, y 방향)으로 연장되고, 복수의 스캔 라인(SL)들 각각은 제2 방향(예를 들면, x 방향)으로 연장될 수 있다. 복수의 스캔 라인(SL)들은, 일 예로 복수의 행으로 배열되어 스캔 신호를 화소(PX)들에 전달하고, 복수의 데이터 라인(DL)들은, 일 예로 복수의 열로 배열되어 데이터 신호를 화소(PX)들에 전달할 수 있다. 복수의 화소(PX)들 각각은 복수의 스캔 라인(SL)들 중 대응하는 적어도 하나의 스캔 라인(SL)과 복수의 데이터 라인(DL)들 중 대응하는 데이터 라인(DL)에 연결될 수 있다.
복수의 데이터 라인(DL)들은 도 2 및 도 3에 도시된 바와 같이, 복수의 제1 데이터 라인(DL1)들 및 복수의 제2 데이터 라인(DL2)들을 포함할 수 있다. 복수의 제2 데이터 라인(DL2)들은 후술할 복수의 연결 배선(CL)들에 각각 연결된 데이터 라인들일 수 있다. 복수의 제1 데이터 라인(DL1)들은 복수의 제2 데이터 라인(DL2)들 외의 데이터 라인들일 수 있다.
표시 영역(DA)에는 패드부(PU)로부터 공급되는 전기적 신호를 화소(PX)들과 연결된 신호선들에 전달하기 위한 복수의 연결 배선(CL)들이 배치될 수 있다. 예를 들어, 복수의 연결 배선(CL)들은 복수의 제2 데이터 라인(DL2)들과 각각 연결되어 패드부(PU)의 패드들로부터 공급되는 데이터 신호를 복수의 제2 데이터 라인(DL2)들에 전달할 수 있다. 이러한 경우, 팬아웃 배선들이 주변 영역(PA)에 위치하던 것에 비해 주변 영역(PA)의 면적이 감소할 수 있으므로, 디스플레이 패널(10)의 데드 영역이 축소될 수 있다.
디스플레이 패널(10)의 제2 방향(예를 들면, x 방향)의 대략 중앙을 지나는 가상의 제1 선(ℓ)의 좌측에 배열된 복수의 연결 배선(CL)들과 제1 선(ℓ)의 우측에 배열된 복수의 연결 배선(CL)들은 제1 선(ℓ)을 기준으로 대략 좌우 대칭일 수 있다.
이하에서는 제1 선(ℓ)의 우측에 배열된 복수의 연결 배선(CL)들을 기준으로 설명하며, 제1 선(ℓ)의 좌측에 배열된 복수의 연결 배선(CL)들도 동일하게 적용될 수 있다.
복수의 연결 배선(CL)들 각각은 제1 부분(CLa) 및 제2 부분(CLb)을 포함할 수 있다.
복수의 연결 배선(CL)들 각각의 제1 부분(CLa)은 도 2에 도시된 것처럼, 적어도 2회 이상 절곡된 형상일 수 있다. 제1 부분(CLa)은 교대로 연결되는 복수의 가로 연결 패턴(VCL)들 및 복수의 세로 연결 패턴(VCL)들을 포함할 수 있다. 복수의 가로 연결 패턴(HCL)들은 적어도 하나의 행 간격으로 이격될 수 있다. 복수의 세로 연결 패턴(VCL)들은 적어도 하나의 열 간격으로 이격될 수 있다. 복수의 가로 연결 패턴(HCL)들 및 복수의 세로 연결 패턴(VCL)들은 서로 다른 층에 배치될 수 있다.
이처럼, 복수의 연결 배선(CL)들 각각의 제1 부분(CLa)이 적어도 2회 이상 절곡된 계단 형상인 경우, 디스플레이 패널(10) 구동 시 제1 부분(CLa)과 제2 부분(CLb)의 경계가 얼룩지는 현상을 개선할 수 있다.
복수의 연결 배선(CL)들 각각의 제2 부분(CLb)은 제1 선(ℓ) 측에 배치될 수 있다. 제2 부분(CLb)은 패드부(PU)로부터 멀어지며 제1 방향(예를 들면, y 방향)으로 연장될 수 있다. 도 2를 참조하면, 연결 배선(CL)들 각각의 제2 부분(CLb)은 제1 데이터 라인(DL1)과 평행하고, 제1 데이터 라인(DL1)과 인접하게 위치할 수 있다. 연결 배선(CL)들 각각의 제2 부분(CLb)은 복수의 열 중 하나의 열에 배치된 제1 데이터 라인(DL1)과 평행하게 연장될 수 있다. 인접한 한 쌍의 연결 배선(CL)들의 제2 부분(CLb)들은 적어도 하나의 열 간격으로 이격될 수 있다.
연결 배선(CL)들 각각은 일단이 제2 데이터 라인(DL2)과 연결되고, 타단이 패드부(PU)의 패드와 연결될 수 있다. 연결 배선(CL)들 각각의 타단이 패드부(PU)의 패드와 연결될 때 별도의 브릿지 배선(미도시)을 통해 연결될 수 있다. 일 실시예에서, 브릿지 배선은 연결 배선(CL)의 제2 부분(CLb)이 주변 영역(PA)으로 연장된 부분일 수 있다. 다른 실시예에서, 브릿지 배선은 연결 배선(CL)과 다른 층에 배치된 별개의 배선으로, 연결 배선(CL)의 제2 부분(CLb)과 주변 영역(PA)에서 전기적으로 연결될 수 있다.
제1 방향으로 연장된 연결 배선(CL)의 제2 부분(CLb)은 제1 노드(N1)에서 연결 배선(CL)의 제1 부분(CLa)과 연결될 수 있다. 보다 자세하게는, 제2 부분(CLb)은 제1 노드(N1)에서 제1 부분(CLa)의 가로 연결 패턴(HCL)과 연결될 수 있다.
제1 부분(CLa)은 복수의 가로 연결 패턴(HCL) 및 복수의 세로 연결 패턴(VCL)이 계단식으로 연결되어 주변 영역(PA) 측으로 연장될 수 있다. 주변 영역(PA) 측으로 연장된 제1 부분(CLa)은 제2 노드(N2)에서 제2 데이터 라인(DL2)과 연결될 수 있다. 따라서, 복수의 연결 배선(CL)들은 복수의 제2 데이터 라인(DL2)들과 각각 연결될 수 있고, 복수의 연결 배선(CL)들은 패드부(PU)의 패드들로부터 공급되는 데이터 신호를 복수의 제2 데이터 라인(DL2)들에 전달할 수 있다.
표시 영역(DA)은 연결 배선(CL)들의 배치 유무에 따라 복수의 영역들로 구획될 수 있다. 예를 들어, 표시 영역(DA)은 연결 배선(CL)들이 배치된 제1 영역(AR1) 및 제4 영역(AR4), 연결 배선(CL)들이 위치하지 않는 제2 영역(AR2) 및 제3 영역(AR3)을 포함할 수 있다.
제1 영역(AR1) 및 제4 영역(AR4)은 연결 배선(CL)들의 연장 방향에 따라 구획된 영역일 수 있다. 예를 들어, 제1 영역(AR1)은 연결 배선(CL)들의 제1 부분(CLa)들이 배치된 영역이고, 제4 영역(AR4)은 연결 배선(CL)들의 제2 부분(CLb)들이 배치된 영역일 수 있다. 제1 선(ℓ)의 좌측에 위치한 제1 영역(AR1) 및 제4 영역(AR4)은 제1 선(ℓ)의 우측에 위치한 제1 영역(AR1) 및 제4 영역(AR4)과 각각 대략 대칭일 수 있다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 패널의 일 예를 개략적으로 도시한 평면도이다. 도 4에 있어서, 도 1과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 4를 참조하면, 디스플레이 패널(10)의 표시 영역(DA) 중 제2 영역(AR2)에는 복수의 더미 배선(DML)들이 배치될 수 있다. 도 4에는 도시하지 않았지만, 표시 영역(DA) 중 제3 영역(AR3)에도 복수의 더미 배선(DML)들이 배치될 수 있다.
복수의 더미 배선(DML)들은 표시 영역(DA)의 제1 영역(AR1)에 배치된 복수의 연결 배선(CL)들과 동일한 형상을 가질 수 있다. 복수의 더미 배선(DML)들 각각은 적어도 2회 이상 절곡된 형상일 수 있다. 더미 배선(DML)은 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들을 포함할 수 있다. 복수의 가로 더미 패턴들은 적어도 하나의 행 간격으로 이격될 수 있고, 복수의 세로 더미 패턴들은 적어도 하나의 열 간격으로 이격될 수 있다. 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들은 서로 다른 층에 배치될 수 있다. 이에 대해서는 도 7에서 보다 자세히 설명한다.
도 4에서 복수의 더미 배선(DML)들 각각은 끊어지는 부분 없이 모두 연결되도록 도시하고 있으나, 복수의 더미 배선(DML)들 각각은 일부 끊어지는 부분을 포함할 수도 있다. 예를 들면, 복수의 더미 배선(DML)들은 제1 선(ℓ)에 대응하는 부분에서 각각 끊어질 수 있다. 다른 예로, 복수의 더미 배선(DML)들은 디스플레이 패널(10)의 좌측 모서리와 제1 선(ℓ)의 중심 부분에서 각각 끊어질 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 패널에 배치된 어느 하나의 화소를 나타낸 등가 회로도이다.
도 5를 참조하면, 하나의 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결된 유기 발광 다이오드(OLED)를 포함할 수 있다.
일 예로, 화소 회로(PC)는, 도 5에 도시된 바와 같이, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함한다. 제1 내지 제7 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)는 제1 내지 제3 스캔 신호(Sn, Sn-1, Sn+1)을 각각 전달하는 제1 내지 제3 스캔 라인(SL, SL-1, SL+1), 데이터 전압(Dm)을 전달하는 데이터 라인(DL), 발광 제어 신호(En)를 전달하는 발광 제어 라인(EL), 구동 전압(ELVDD)을 전달하는 구동 전압선(PL), 초기화 전압(Vint)을 전달하는 초기화 전압선(VL) 및 공통 전압(ELVSS)이 인가되는 공통 전극에 연결된다.
제1 박막트랜지스터(T1)는 게이트-소스 전압에 따라 드레인 전류의 크기가 결정되는 구동 트랜지스터이고, 제2 내지 제7 박막트랜지스터(T2 내지 T7)는 게이트-소스 전압, 실질적으로 게이트 전압에 따라 턴 온/오프되는 스위칭 트랜지스터일 수 있다.
제1 박막트랜지스터(T1)는 구동 박막트랜지스터로 지칭되고, 제2 박막트랜지스터(T2)는 스캔 박막트랜지스터로 지칭되고, 제3 박막트랜지스터(T3)는 보상 박막트랜지스터로 지칭되고, 제4 박막트랜지스터(T4)는 게이트 초기화 박막트랜지스터로 지칭되고, 제5 박막트랜지스터(T5)는 제1 발광 제어 박막트랜지스터로 지칭되고, 제6 박막트랜지스터(T6)는 제2 발광 제어 박막트랜지스터로 지칭되고, 제7 박막트랜지스터(T7)는 애노드 초기화 박막트랜지스터로 지칭될 수 있다.
스토리지 커패시터(Cst)는 구동 전압선(PL)과 구동 박막트랜지스터(T1)의 구동 게이트(G1) 사이에 연결된다. 스토리지 커패시터(Cst)는 구동 전압선(PL)에 연결되는 제2 전극(CE2), 및 구동 박막트랜지스터(T1)의 구동 게이트(G1)에 연결되는 제1 전극(CE1)을 가질 수 있다.
구동 박막트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전압선(PL)에서 유기 발광 다이오드(OLED)로 흐르는 구동 전류(IOLED)의 크기를 제어할 수 있다. 구동 박막트랜지스터(T1)는 스토리지 커패시터(Cst)의 제1 전극(CE1)에 연결되는 구동 게이트(G1), 제1 발광 제어 박막트랜지스터(T5)를 통해 구동 전압선(PL)에 연결되는 구동 소스(S1), 제2 발광 제어 박막트랜지스터(T6)를 통해 유기 발광 다이오드(OLED)에 연결되는 구동 드레인(D1)을 가질 수 있다.
구동 박막트랜지스터(T1)는 게이트-소스 전압에 따라 구동 전류(IOLED)를 유기 발광 다이오드(OLED)에 출력할 수 있다. 구동 전류(IOLED)의 크기는 구동 박막트랜지스터(T1)의 게이트-소스 전압과 문턱 전압의 차에 기초하여 결정된다. 유기 발광 다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동 전류(IOLED)를 수신하고, 구동 전류(IOLED)의 크기에 따른 밝기로 발광할 수 있다.
스캔 박막트랜지스터(T2)는 제1 스캔 신호(Sn)에 응답하여 데이터 전압(Dm)을 구동 박막트랜지스터(T1)의 구동 소스(S1)에 전달한다. 스캔 박막트랜지스터(T2)는 제1 스캔 라인(SL)에 연결되는 스캔 게이트(G2), 데이터 라인(DL)에 연결되는 스캔 소스(S2), 및 구동 박막트랜지스터(T1)의 구동 소스(S1)에 연결되는 스캔 드레인(D2)을 가질 수 있다.
보상 박막트랜지스터(T3)는 구동 박막트랜지스터(T1)의 구동 드레인(D1)과 구동 게이트(G1) 사이에 직렬로 연결되며, 제1 스캔 신호(Sn)에 응답하여 구동 박막트랜지스터(T1)의 구동 드레인(D1)과 구동 게이트(G1)를 서로 연결한다. 보상 박막트랜지스터(T3)는 제1 스캔 라인(SL)에 연결되는 보상 게이트(G3), 구동 박막트랜지스터(T1)의 구동 드레인(D1)에 연결되는 보상 소스(S3), 및 구동 박막트랜지스터(T1)의 구동 게이트(G1)에 연결되는 보상 드레인(D3)을 가질 수 있다. 도 5에서는 보상 박막트랜지스터(T3)가 서로 직렬로 연결되는 2개의 박막트랜지스터를 포함하는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)는 한 개의 박막트랜지스터로 구성될 수 있다.
게이트 초기화 박막트랜지스터(T4)는 제2 스캔 신호(Sn-1)에 응답하여 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트(G1)에 인가한다. 게이트 초기화 박막트랜지스터(T4)는 제2 스캔 라인(SL-1)에 연결되는 제1 초기화 게이트(G4), 구동 박막트랜지스터(T1)의 구동 게이트(G1)에 연결되는 제1 초기화 소스(S4), 및 초기화 전압선(VL)에 연결되는 제1 초기화 드레인(D4)을 가질 수 있다. 도 5에서는 게이트 초기화 박막트랜지스터(T4)가 서로 직렬로 연결되는 2개의 박막트랜지스터를 포함하는 것으로 도시하고 있으나, 게이트 초기화 박막트랜지스터(T4)는 한 개의 박막트랜지스터로 구성될 수 있다.
애노드 초기화 박막트랜지스터(T7)는 제3 스캔 신호(Sn+1)에 응답하여 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가한다. 애노드 초기화 박막트랜지스터(T7)는 제3 스캔 라인(SL+1)에 연결되는 제2 초기화 게이트(G7), 유기 발광 다이오드(OLED)의 애노드에 연결되는 제2 초기화 소스(S7), 및 초기화 전압선(VL)에 연결되는 제2 초기화 드레인(D7)을 가질 수 있다.
제1 발광 제어 박막트랜지스터(T5)는 발광 제어 신호(En)에 응답하여 구동 전압선(PL)과 구동 박막트랜지스터(T1)의 구동 소스(S1)를 서로 접속할 수 있다. 제1 발광 제어 박막트랜지스터(T5)는 발광 제어 라인(EL)에 연결되는 제1 발광 제어 게이트(G5), 구동 전압선(PL)에 연결되는 제1 발광 제어 소스(S5), 및 구동 박막트랜지스터(T1)의 구동 소스(S1)에 연결되는 제1 발광 제어 드레인(D5)을 가질 수 있다.
제2 발광 제어 박막트랜지스터(T6)는 발광 제어 신호(En)에 응답하여 구동 박막트랜지스터(T1)의 구동 드레인(D1)과 유기 발광 다이오드(OLED)의 애노드를 서로 접속할 수 있다. 제2 발광 제어 박막트랜지스터(T6)는 발광 제어 라인(EL)에 연결되는 제2 발광 제어 게이트(G6), 구동 박막트랜지스터(T1)의 구동 드레인(D1)에 연결되는 제2 발광 제어 소스(S6), 및 유기 발광 다이오드(OLED)의 애노드에 연결되는 제2 발광 제어 드레인(D6)을 가질 수 있다.
제2 스캔 신호(Sn-1)는 이전 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 제3 스캔 신호(Sn+1)는 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다. 다른 예에 따르면, 제3 스캔 신호(Sn+1)는 다음 행의 제1 스캔 신호(Sn)와 실질적으로 동기화될 수 있다.
본 실시예에서, 제1 내지 제7 박막트랜지스터(T1 내지 T7)는 실리콘을 포함하는 반도체층을 포함할 수 있다. 일 예로, 제1 내지 제7 박막트랜지스터(T1 내지 T7)는 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 반도체층을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 제1 내지 제7 박막트랜지스터(T1 내지 T7)의 반도체층들은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 예를 들어, 반도체층(A)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 또 다른 예로, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 중 일부 반도체층은 저온 폴리실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 산화물 반도체(IGZO 등)로 형성될 수도 있다.
이하에서 일 실시예에 따른 디스플레이 패널(10)의 한 화소(PX)의 구체적인 동작 과정을 상세히 설명한다. 도 5에 도시된 바와 같이, 제1 내지 제7 박막트랜지스터(T1 내지 T7)는 p형 MOSFET인 것으로 가정한다.
우선, 하이 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 박막트랜지스터(T5)와 제2 발광 제어 박막트랜지스터(T6)가 턴 오프되고, 구동 박막트랜지스터(T1)는 구동 전류(IOLED)의 출력을 멈추고, 유기 발광 다이오드(OLED)는 발광을 멈춘다.
이후, 로우 레벨의 제2 스캔 신호(Sn-1)가 수신되는 게이트 초기화 기간 동안, 게이트 초기화 박막트랜지스터(T4)가 턴 온되며, 초기화 전압(Vint)은 구동 박막트랜지스터(T1)의 구동 게이트(G1), 즉, 스토리지 커패시터(Cst)의 제1 전극(CE1)에 인가된다. 스토리지 커패시터(Cst)에는 구동 전압(ELVDD)과 초기화 전압(Vint)의 차(ELVDD - Vint)가 저장된다.
이후, 로우 레벨의 제1 스캔 신호(Sn)가 수신되는 데이터 기입 기간 동안, 스캔 박막트랜지스터(T2)와 보상 박막트랜지스터(T3)가 턴 온되며, 데이터 전압(Dm)은 구동 박막트랜지스터(T1)의 구동 소스(S1)에 수신된다. 보상 박막트랜지스터(T3)에 의해 구동 박막트랜지스터(T1)는 다이오드 연결되고, 순방향으로 바이어스 된다. 구동 박막트랜지스터(T1)의 게이트 전압은 초기화 전압(Vint)에서 상승한다. 구동 박막트랜지스터(T1)의 게이트 전압이 데이터 전압(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 데이터 보상 전압(Dm - |Vth|)과 동일해지면, 구동 박막트랜지스터(T1)이 턴 오프되면서 구동 박막트랜지스터(T1)의 게이트 전압의 상승은 멈춘다. 그에 따라, 스토리지 커패시터(Cst)에는 구동 전압(ELVDD)과 데이터 보상 전압(Dm - |Vth|)의 차(ELVDD - Dm + |Vth|)가 저장된다.
또한, 로우 레벨의 제3 스캔 신호(Sn+1)가 수신되는 애노드 초기화 기간 동안, 애노드 초기화 박막트랜지스터(T7)가 턴 온되며, 초기화 전압(Vint)은 유기 발광 다이오드(OLED)의 애노드에 인가된다. 초기화 전압(Vint)을 유기 발광 다이오드(OLED)의 애노드에 인가하여 유기 발광 다이오드(OLED)를 완전히 비발광시킴으로써, 다음 프레임에 화소(PX)가 블랙 계조에 대응하는 데이터 전압(Dm)을 수신하였지만, 유기 발광 다이오드(OLED)가 미세하게 발광하는 현상을 제거할 수 있다.
제1 스캔 신호(Sn)와 제3 스캔 신호(Sn+1)는 실질적으로 동기화될 수 있으며, 이 경우 데이터 기입 기간과 애노드 초기화 기간은 동일한 기간일 수 있다.
이후, 로우 레벨의 발광 제어 신호(En)가 수신되면, 제1 발광 제어 박막트랜지스터(T5)와 제2 발광 제어 박막트랜지스터(T6)가 턴 온되고, 구동 박막트랜지스터(T1)는 스토리지 커패시터(Cst)에 저장되었던 전압, 즉, 구동 박막트랜지스터(T1)의 소스-게이트 전압(ELVDD - Dm + |Vth|)에서 구동 박막트랜지스터(T1)의 문턱 전압(|Vth|)을 감산한 전압(ELVDD - Dm)에 대응하는 구동 전류(IOLED)를 출력하고, 유기 발광 다이오드(OLED)는 구동 전류(IOLED)의 크기에 대응하는 휘도로 발광할 수 있다.
도 6은 본 발명의 일 실시예에 따른 디스플레이 패널에 배치된 어느 하나의 화소를 나타낸 등가 회로도이다.
도 6을 참조하면, 하나의 화소(PX)는 화소 회로(PC) 및 화소 회로(PC)에 전기적으로 연결된 유기 발광 다이오드(OLED)를 포함할 수 있다.
일 예로, 화소 회로(PC)는, 도 6에 도시된 바와 같이, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함한다. 제1 내지 제7 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 초기화 전압선(VL) 및 구동 전압선(PL)에 연결될 수 있다. 일부 실시예에서, 신호선들(SL1, SL2, SLp, SLn, EL, DL) 중 적어도 어느 하나, 예컨대, 초기화 전압선(VL) 또는/및 구동 전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(T1), 스캔 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 게이트 초기화 박막트랜지스터(T4), 제1 발광 제어 박막트랜지스터(T5), 제2 발광 제어 박막트랜지스터(T6) 및 애노드 초기화 박막트랜지스터(T7)를 포함할 수 있다.
제1 내지 제7 박막트랜지스터(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
예컨대, 도 6에서와 같이, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 중 보상 박막트랜지스터(T3), 및 게이트 초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로는, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 중 보상 박막트랜지스터(T3), 게이트 초기화 박막트랜지스터(T4), 및 애노드 초기화 박막트랜지스터(T7)은 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 제1 내지 제7 박막트랜지스터(T1 내지 T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1 스캔 신호(Sn')를 전달하는 제1 스캔 라인(SL1), 제2 스캔 신호(Sn'')을 전달하는 제2 스캔 라인(SL2), 게이트 초기화 박막트랜지스터(T4)에 이전 스캔 신호(Sn-1')를 전달하는 이전 스캔 라인(SLp), 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)에 발광 제어 신호(En)를 전달하는 발광 제어 라인(EL), 애노드 초기화 박막트랜지스터(T7)에 이후 스캔 신호(Sn+1')를 전달하는 이후 스캔 라인(SLn, next scan line), 및 제1 스캔 라인(SL1)과 교차하며 데이터 전압(Dm)을 전달하는 데이터 라인(DL)을 포함한다.
구동 전압선(PL)은 구동 박막트랜지스터(T1)에 구동 전압(ELVDD)을 전달하며, 초기화 전압선(VL)은 구동 박막트랜지스터(T1) 및 애노드를 초기화하는 초기화 전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트는 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스는 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인은 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스캔 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 전압(Dm)을 전달받아 유기 발광 다이오드(OLED)에 구동 전류(IOLED)를 공급한다.
스캔 박막트랜지스터(T2)의 스캔 게이트는 제1 스캔 라인(SL1)에 연결되어 있고, 스캔 박막트랜지스터(T2)의 스캔 소스는 데이터 라인(DL)에 연결되어 있으며, 스캔 박막트랜지스터(T2)의 스캔 드레인은 구동 박막트랜지스터(T1)의 구동 소스에 연결되어 있으면서 제1 발광 제어 박막트랜지스터(T5)를 경유하여 구동 전압선(PL)에 연결되어 있다. 스캔 박막트랜지스터(T2)는 제1 스캔 라인(SL1)을 통해 전달받은 제1 스캔 신호(Sn')에 따라 턴-온되어 데이터 라인(DL)으로 전달된 데이터 전압(Dm)을 구동 박막트랜지스터(T1)의 구동 소스로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트는 제2 스캔 라인(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인은 구동 박막트랜지스터(T1)의 구동 드레인에 연결되어 있으면서 제2 발광 제어 박막트랜지스터(T6)를 경유하여 유기 발광 다이오드(OLED)의 애노드와 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스는 스토리지 커패시터(Cst)의 제1 전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트에 연결되어 있다. 또한, 보상 소스는 게이트 초기화 박막트랜지스터(T4)의 제1 초기화 드레인에 연결되어 있다.
보상 박막트랜지스터(T3)는 제2 스캔 라인(SL2)을 통해 전달받은 제2 스캔 신호(Sn'')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트와 구동 드레인을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
게이트 초기화 박막트랜지스터(T4)의 제1 초기화 게이트는 이전 스캔 라인(SLp)에 연결되어 있다. 게이트 초기화 박막트랜지스터(T4)의 제1 초기화 소스는 애노드 초기화 박막트랜지스터(T7)의 제2 초기화 소스와 초기화 전압선(VL)에 연결되어 있다. 게이트 초기화 박막트랜지스터(T4)의 제1 초기화 드레인은 스토리지 커패시터(Cst)의 제1 전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스 및 구동 박막트랜지스터(T1)의 구동 게이트에 연결되어 있다. 게이트 초기화 박막트랜지스터(T4)는 이전 스캔 라인(SLp)을 통해 전달받은 이전 스캔 신호(Sn-1')에 따라 턴-온되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트의 전압을 초기화시키는 초기화동작을 수행한다.
제1 발광 제어 박막트랜지스터(T5)의 제1 발광 제어 게이트는 발광 제어 라인(EL)에 연결되어 있으며, 제1 발광 제어 박막트랜지스터(T5)의 제1 발광 제어 소스는 구동 전압선(PL)과 연결되어 있고, 제1 발광 제어 박막트랜지스터(T5)의 제1 발광 제어 드레인은 구동 박막트랜지스터(T1)의 구동 소스 및 스캔 박막트랜지스터(T2)의 스캔 드레인과 연결되어 있다.
제2 발광 제어 박막트랜지스터(T6)의 제2 발광 제어 게이트는 발광 제어 라인(EL)에 연결되어 있고, 제2 발광 제어 박막트랜지스터(T6)의 제2 발광 제어 소스는 구동 박막트랜지스터(T1)의 구동 드레인 및 보상 박막트랜지스터(T3)의 보상 드레인에 연결되어 있으며, 제2 발광 제어 박막트랜지스터(T6)의 제2 발광 제어 드레인은 애노드 초기화 박막트랜지스터(T7)의 제2 초기화 드레인 및 유기 발광 다이오드(OLED)의 애노드에 전기적으로 연결되어 있다.
제1 발광 제어 박막트랜지스터(T5) 및 제2 발광 제어 박막트랜지스터(T6)는 발광 제어 라인(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴-온되어, 구동 전압(ELVDD)이 유기 발광 다이오드(OLED)에 전달되어 유기 발광 다이오드(OLED)에 구동 전류(IOLED)가 흐르도록 한다.
애노드 초기화 박막트랜지스터(T7)의 제2 초기화 게이트는 이후 스캔 라인(SLn)에 연결되어 있고, 애노드 초기화 박막트랜지스터(T7)의 제2 초기화 드레인은 제2 발광 제어 박막트랜지스터(T6)의 제2 발광 제어 드레인 및 유기 발광 다이오드(OLED)의 애노드에 연결되어 있으며, 애노드 초기화 박막트랜지스터(T7)의 제2 초기화 소스는 게이트 초기화 박막트랜지스터(T4)의 제1 초기화 소스 및 초기화 전압선(VL)에 연결되어 있다. 애노드 초기화 박막트랜지스터(T7)는 이후 스캔 라인(SLn)을 통해 전달받은 이후 스캔 신호(Sn+1')에 따라 턴-온되어 유기 발광 다이오드(OLED)의 애노드를 초기화시킨다.
애노드 초기화 박막트랜지스터(T7)는 도 6에 도시된 바와 같이 이후 스캔 라인(SLn)에 연결될 수 있다. 다른 실시예로서, 애노드 초기화 박막트랜지스터(T7)는 발광 제어 라인(EL)에 연결되어 발광 제어 신호(En)에 따라 구동될 수 있다. 한편, 소스 및 드레인은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1 전극(CE1)과 제2 전극(CE2)를 포함한다. 스토리지 커패시터(Cst)의 제1 전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트와 연결되며, 스토리지 커패시터(Cst)의 제2 전극(CE2)은 구동 전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트 전압과 구동 전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔 라인(SLp)을 통해 이전 스캔 신호(Sn-1)가 공급되면, 이전 스캔 신호(Sn-1)에 대응하여 게이트 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화 전압선(VL)으로부터 공급되는 초기화 전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1 스캔 라인(SL1) 및 제2 스캔 라인(SL2)을 통해 제1 스캔 신호(Sn') 및 제2 스캔 신호(Sn'')가 공급되면, 제1 스캔 신호(Sn') 및 제2 스캔 신호(Sn'')에 대응하여 스캔 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터 라인(DL)으로부터 공급된 데이터 전압(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm + Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm + Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광 제어 라인(EL)으로부터 공급되는 발광 제어 신호(En)에 의해 제1 발광 제어 박막트랜지스터(T5) 및 제2 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 제2 발광 제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기 발광 다이오드(OLED)에 공급된다.
본 실시예에서는 제1 내지 제7 박막트랜지스터(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다. 구체적으로, 디스플레이 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설 전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설 전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트와 연결되는 보상 박막트랜지스터(T3), 게이트 초기화 박막트랜지스터(T4), 및 애노드 초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트로 흘러갈 수 있는 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 7은 도 1의 C 부분을 개략적으로 도시하는 확대 평면도이고, 도 8a는 도 7의 I-I' 및 II-II'를 따라 취한 단면도이다.
도 7은 표시 영역(DA)의 제1 영역(AR1) 및 제2 영역(AR2)을 일부 확대하여 도시한 것으로, 복수의 행과 복수의 열로 각각 배열된 복수의 화소 회로(PC)들 중 일부에 해당한다. 또한, 도 7은 복수의 화소 회로(PC)들을 각각 구성하는 복수의 층들 중 일부 층만을 간략하게 도시한 것이다.
도 7을 참조하면, 디스플레이 패널(10, 도 1 참조)은 복수의 화소 회로(PC)들을 포함하고, 화소 회로(PC)는 데이터 라인(DL), 연결 배선(CL), 더미 배선(DML), 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)을 포함할 수 있다.
복수의 화소 회로(PC)들은 각각 도 5의 화소 회로(PC) 또는 도 6의 화소 회로(PC) 중 어느 하나를 포함할 수 있다. 일 실시예에 있어서, 도 7에 도시된 것처럼, 화소 회로(PC)는 그에 인접한 화소 회로(PC)와 서로 대칭적인 형상을 구비하며 배치될 수 있다. 다른 예로, 복수의 행과 복수의 열로 각각 배열된 복수의 화소 회로(PC)들은 모두 동일한 형상을 구비하며 배치될 수 있다.
표시 영역(DA)의 제1 영역(AR1) 및 제2 영역(AR2)에는 복수의 화소 회로(PC)들에 걸쳐서 데이터 라인(DL)이 위치할 수 있다. 데이터 라인(DL)은 제1 방향(예를 들면, y 방향)으로 연장될 수 있다.
표시 영역(DA)의 제1 영역(AR1)에는 복수의 화소 회로(PC)들에 걸쳐서 연결 배선(CL)이 위치할 수 있다.
연결 배선(CL)은 도 7에 도시된 것처럼, 적어도 2회 이상 절곡된 형상일 수 있다. 연결 배선(CL)은 교대로 연결되는 복수의 가로 연결 패턴(HCL)들 및 복수의 세로 연결 패턴(VCL)들을 포함할 수 있다. 복수의 가로 연결 패턴(HCL)들은 적어도 하나의 행 간격으로 이격될 수 있다. 복수의 세로 연결 패턴(VCL)들은 적어도 하나의 열 간격으로 이격될 수 있다.
복수의 가로 연결 패턴(HCL)들 및 복수의 세로 연결 패턴(VCL)들은 서로 다른 층에 배치될 수 있다. 예를 들면, 복수의 세로 연결 패턴(VCL)들은 복수의 가로 연결 패턴(HCL)들 상에 배치될 수 있고, 복수의 세로 연결 패턴(VCL)들은 절연층(IL)에 형성된 제1 콘택홀(CNT1) 및 제2 콘택홀(CNT2)을 통해 각각 복수의 가로 연결 패턴(HCL)들과 연결될 수 있다.
복수의 가로 연결 패턴(HCL)들 중 하나인 제1 가로 연결 패턴(HCL1)의 일 측은 복수의 세로 연결 패턴(VCL)들 중 제2 방향(예를 들면, +y 방향)으로 연장된 제1 세로 연결 패턴(VCL1)과 연결될 수 있고, 제1 가로 연결 패턴(HCL1)의 타 측은 복수의 세로 연결 패턴(VCL)들 중 제2 방향과 반대인 제3 방향(예를 들면, -y 방향)으로 연장된 제2 세로 연결 패턴(VCL2)과 연결될 수 있다.
복수의 세로 연결 패턴(VCL)들 각각은 제2 방향(예를 들면, +y 방향) 및/또는 제3 방향(예를 들면, -y 방향)으로 각각 돌출된 제1 브랜치(115)들을 포함할 수 있다.
표시 영역(DA)의 제2 영역(AR2)에는 복수의 화소 회로(PC)들에 걸쳐서 더미 배선(DML)이 위치할 수 있다.
더미 배선(DML)은 도 7에 도시된 것처럼, 적어도 2회 이상 절곡된 형상일 수 있다. 더미 배선(DML)은 교대로 연결되는 복수의 가로 더미 패턴(HDML)들 및 복수의 세로 더미 패턴(VDML)들을 포함할 수 있다. 복수의 가로 더미 패턴(HDML)들은 적어도 하나의 행 간격으로 이격될 수 있다. 복수의 세로 더미 패턴(VDML)들은 적어도 하나의 열 간격으로 이격될 수 있다.
복수의 가로 더미 패턴(HDML)들 및 복수의 세로 더미 패턴(VDML)들은 서로 다른 층에 배치될 수 있다. 예를 들면, 복수의 세로 더미 패턴(VDML)들은 복수의 가로 더미 패턴(HDML)들 상에 배치될 수 있고, 복수의 세로 더미 패턴(VDML)들은 절연층(IL)에 형성된 제3 콘택홀(CNT3) 및 제4 콘택홀(CNT4)을 통해 각각 복수의 가로 더미 패턴(HDML)들과 연결될 수 있다.
복수의 가로 더미 패턴(HDML)들 중 하나인 제1 가로 더미 패턴(HDML1)의 일 측은 복수의 세로 더미 패턴(VDML)들 중 제2 방향(예를 들면, +y 방향)으로 연장된 제1 세로 더미 패턴(VDML1)과 연결될 수 있고, 제1 가로 더미 패턴(HDML1)의 타 측은 복수의 세로 더미 패턴(VDML)들 중 제2 방향과 반대인 제3 방향(예를 들면, -y 방향)으로 연장된 제2 세로 더미 패턴(VDML2)과 연결될 수 있다.
복수의 세로 더미 패턴(VDML)들 각각은 제2 방향(예를 들면, +y 방향) 및/또는 제3 방향(예를 들면, -y 방향)으로 각각 돌출된 제2 브랜치(117)들을 포함할 수 있다.
복수의 가로 더미 패턴(HDML)들과 복수의 가로 연결 패턴(HCL)들은 동일 층에 배치되고, 복수의 세로 더미 패턴(VDML)들과 복수의 세로 연결 패턴(VCL)들은 동일 층에 배치될 수 있다. 동일 층에 배치된다는 것은 동일한 절연층 상에 각각 배치된다는 것을 의미할 수 있다.
제1 전압 배선(PL1)은 제4 방향(예를 들면, x 방향)으로 연장되고, 제2 전압 배선(PL2)은 제4 방향과 교차하는 제5 방향(예를 들면, y 방향)으로 연장될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 서로 다른 층에 배치될 수 있으며, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 절연층(IL)에 형성된 제5 콘택홀(CNT5)을 통해 연결될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 도 7에 도시된 것처럼, 복수일 수 있다. 복수의 제1 전압 배선(PL1)들 및 복수의 제2 전압 배선(PL2)들은 메쉬(mesh) 구조를 형성할 수 있다.
제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 디스플레이 패널(10)의 상단부 및/또는 하단부에 배치된 전압 공급 배선과 연결되어 전압을 공급받을 수 있다. 일 예로, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)이 공급받은 전압은 구동 전압(ELVDD, 도 5 및 도 6 참조)일 수 있다.
더미 배선(DML)은 제1 전압 배선(PL1) 및 제2 전압 배선(PL2) 중 적어도 어느 하나와 연결될 수 있다. 예를 들면, 도 7에 도시된 것처럼, 더미 배선(DML)은 절연층(IL)에 형성된 제6 콘택홀(CNT6)을 통해 제1 전압 배선(PL1)과 연결될 수 있다.
더미 배선(DML)은 제6 콘택홀(CNT6)을 통해 제1 전압 배선(PL1)과 연결되므로, 더미 배선(DML)은 적어도 하나 이상의 제6 콘택홀(CNT6)과 중첩할 수 있다. 도 7에서는 더미 배선(DML)이 3개 이상의 제6 콘택홀(CNT6)과 중첩하도록 도시하고 있으나, 이는 일 실시예에 불과하며, 일부는 생략될 수도 있다.
비교 예로, 복수의 더미 배선들은 끊어지는 부분 없이 모두 연결된 메쉬 구조로 형성될 수 있다. 이러한 경우, 복수의 더미 배선들 각각이 전압 배선과 연결될 필요가 없으며, 디스플레이 패널의 상단부 및/또는 하단부에 배치된 전압 공급 배선과 연결되어 플로팅(floating) 상태를 방지할 수 있다. 다만, 디스플레이 패널의 좌측 및 우측에 배치된 데이터 라인에 데이터 신호를 인가하기 위한 연결 배선들은 계단식으로 형성되고, 더미 배선들과 다르게 끊어지는 부분이 다수 존재하게 된다. 따라서, 연결 배선들이 배치되는 영역과 더미 배선들이 배치되는 영역의 화소 회로의 형상이 상이하게 된다. 연결 배선들이 배치되는 영역과 더미 배선들이 배치되는 영역의 금속 물질 양에 차이가 발생한다. 디스플레이 패널의 비 구동 상태에서, 두 영역의 금속 물질 양의 차이에 따라 연결 배선들이 배치되는 영역과 더미 배선들이 배치되는 영역 간에 시인성 편차가 발생하게 된다.
본 발명의 일 실시예와 같이, 더미 배선(DML)은 연결 배선(CL)처럼 끊어지는 부분이 있고, 적어도 2회 이상 절곡된 형상인 경우(즉, 연결 배선(CL)과 형상이 동일한 경우), 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제2 영역(AR2)의 금속 물질 양 차이가 발생하지 않는다. 따라서, 디스플레이 패널의 비 구동 상태에서, 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제2 영역(AR2) 간에 발생하는 시인성 편차가 개선될 수 있다.
또한, 더미 배선(DML)은 복수의 행으로 배치된 복수의 제1 전압 배선(PL1)들 중 적어도 어느 하나와 연결될 수 있다. 이러한 경우, 더미 배선(DML)은 전압 공급 배선과 연결된 제1 전압 배선(PL1)과 연결되어 전압을 공급받을 수 있다. 따라서, 더미 배선(DML)이 플로팅 상태로 유지되는 것을 방지할 수 있다.
더미 배선(DML)은 제1 전압 배선(PL1)과 상호 이격된 적어도 2개의 제6 콘택홀(CNT6)을 통해 연결될 수 있다. 이러한 경우, 메쉬 구조인 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)에 공급되는 구동 전압(ELVDD)의 전압 강하로 인한 공급망의 전체적인 저항이 감소할 수 있다.
이하에서는 도 8a를 참조하여 디스플레이 소자 및 이에 전기적으로 연결된 소자들을 적층 순서에 따라 보다 구체적으로 설명하며, 더미 배선(DML), 제1 전압 배선(PL1) 및 제2 전압 배선(PL2) 등의 위치관계에 대해 설명하고자 한다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 제1 내지 제3 반도체층(A1, A2, A3)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 제1 내지 제3 반도체층(A1, A2, A3)이 배치될 수 있다. 제1 내지 제3 반도체층(A1, A2, A3)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 제1 내지 제3 반도체층(A1, A2, A3)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
제1 내지 제3 반도체층(A1, A2, A3) 각각은 채널 영역과 상기 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제1 내지 제3 반도체층(A1, A2, A3)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 제1 내지 제3 반도체층(A1, A2, A3)을 덮도록 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)이 적층되어 배치될 수 있다. 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1 게이트 절연층(GI1) 상에는 제1 반도체층(A1)과 적어도 일부 중첩되도록 제1 게이트 전극(G1)이 배치되고, 제2 반도체층(A2)과 적어도 일부 중첩되도록 제2 게이트 전극(G2)이 배치되고, 제3 반도체층(A3)과 적어도 일부 중첩되도록 제3 게이트 전극(G3)이 배치될 수 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1 전극(CE1) 및 제2 전극(CE2)로 구비되며, 도 7에 도시된 것처럼, 제2 박막트랜지스터(TFT2)와 중첩될 수 있다. 예컨대, 제2 박막트랜지스터(TFT2)의 제2 게이트 전극(G2)은 스토리지 커패시터(Cst)의 제1 전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 제2 박막트랜지스터(TFT2)와 중첩되지 않고, 따로 존재할 수도 있다.
스토리지 커패시터(Cst)의 제2 전극(CE2)은 제2 게이트 절연층(GI2)을 사이에 두고 제1 전극(CE1)과 중첩하며, 커패시턴스를 형성한다. 이 경우, 제2 게이트 절연층(GI2)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2 게이트 절연층(GI2) 상에는 스토리지 커패시터(Cst)의 제2 전극(CE2)을 덮도록 제1 절연층(IL1)이 배치될 수 있다. 제1 절연층(IL1)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1 절연층(IL1) 상부에는 제1 전압 배선(PL1)이 배치될 수 있다. 제1 전압 배선(PL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 전압 배선(PL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 전압 배선(PL1)은 제1 절연층(IL1)에 형성된 콘택홀을 통해서 제1 반도체층(A1)과 연결될 수 있다.
제1 전압 배선(PL1)을 덮도록 제2 및 제3 절연층(IL2, IL3)이 적층되어 배치될 수 있다.
제2 및 제3 절연층(IL2, IL3)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제2 및 제3 절연층(IL2, IL3)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제2 절연층(IL2) 상에는 데이터 라인(DL), 더미 배선(DML), 전극층(113) 및 제2 전압 배선(PL2)이 배치될 수 있다. 제2 전압 배선(PL2)은 제2 절연층(IL2)에 형성된 제5 콘택홀(CNT5)을 통해 제1 전압 배선(PL1)과 연결되고, 더미 배선(DML)은 제2 절연층(IL2)에 형성된 제6 콘택홀(CNT6)을 통해 제1 전압 배선(PL1)과 연결될 수 있다. 전극층(113)도 제2 절연층(IL2)에 형성된 콘택홀을 통해 제3 반도체층(A3)과 연결될 수 있다.
제3 절연층(IL3) 상에는 표시 요소(200)가 배치될 수 있다. 표시 요소(200)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220) 및 대향 전극(230)을 포함할 수 있다. 화소 전극(210)은 제3 절연층(IL3)에 형성된 콘택홀 및 전극층(113)을 통해 제3 박막트랜지스터(TFT3)와 연결될 수 있다.
화소 전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소 전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소 전극(210)은 ITO/Ag/ITO로 구비될 수 있다.
기판(100)의 표시 영역(DA)에 있어서, 제3 절연층(IL3) 상에는 화소 정의막(PDL)이 배치될 수 있다. 또한, 화소 정의막(PDL)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소 정의막(PDL)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(220)은 화소 정의막(PDL)에 의해 형성된 개구 내에 배치되며, 유기 발광층을 포함할 수 있다. 유기 발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기 발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향 전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향 전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향 전극(230)은 표시 영역(DA)에 걸쳐 배치되며, 중간층(220)과 화소 정의막(PDL)의 상부에 배치될 수 있다. 대향 전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소 전극(210)에 대응할 수 있다.
이러한 유기 발광 소자는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 봉지층(미도시)이 이러한 유기 발광 소자를 덮어 이들을 보호하도록 할 수 있다. 봉지층은 표시 영역(DA)을 덮으며 주변 영역(PA)의 적어도 일부에까지 연장될 수 있다. 이러한 봉지층은 제1 무기봉지층, 유기봉지층 및 제2 무기봉지층을 포함할 수 있다.
도 8a에 도시된 제1 내지 제3 박막트랜지스터(TFT1, TFT2, TFT3) 각각은 도 5의 박막트랜지스터들 중 어느 하나에 해당할 수 있다. 예를 들면, 제1 박막트랜지스터(TFT1)는 구동 전압선(PL)과 연결되는 제1 발광 제어 박막트랜지스터(T5)이고, 제2 박막트랜지스터(TFT2)는 구동 박막트랜지스터(T1)이고, 제3 박막트랜지스터(TFT3)는 제2 발광 제어 박막트랜지스터(T6)일 수 있다. 이는 일 예시에 불과하며, 도 7의 I-I' 및 II-II'에 따라 도시되는 박막트랜지스터의 개수 및 종류는 상이할 수 있다.
도 8b는 도 7의 I-I' 및 II-II'를 따라 취한 단면도이다. 도 8b에 있어서, 도 7 및 도 8a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 8b를 참조하면, 디스플레이 패널(10, 도 1 참조)은 도 8a에 도시된 것과 다르게 서로 다른 물질의 반도체층을 포함하는 제1 박막트랜지스터(TFT1), 제3 박막트랜지스터(TFT3) 및 제4 박막트랜지스터(TFT4)를 포함할 수 있다.
이하, 도 8b를 참조하여 디스플레이 소자 및 이에 전기적으로 연결된 소자들을 적층 순서에 따라 보다 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100) 상에는 버퍼층(111)이 배치될 수 있고, 기판(100)과 버퍼층(111) 사이에는 배리어층이 더 포함될 수 있다.
버퍼층(111) 상에는 제1 및 제3 반도체층(A1, A3)이 배치될 수 있다. 제1 및 제3 반도체층(A1, A3)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
기판(100) 상에는 제1 및 제3 반도체층(A1, A3)을 덮도록 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)이 적층되어 배치될 수 있다. 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1 게이트 절연층(GI1) 상에는 제1 반도체층(A1)과 적어도 일부 중첩되도록 제1 게이트 전극(G1)이 배치되고, 제3 반도체층(A3)과 적어도 일부 중첩되도록 제3 게이트 전극(G3)이 배치될 수 있다. 도 8b에서는 제1 및 제3 게이트 전극(G1, G3)이 제1 게이트 절연층(GI1)에 배치된 것으로 도시하고 있으나, 다른 실시예로, 제1 및 제3 게이트 전극(G1, G3)은 제2 게이트 절연층(GI2) 상면에 배치될 수 있다.
제2 게이트 절연층(GI2) 상에는 제4 및 제5 절연층(IL4, IL5)이 적층되어 배치될 수 있다. 제4 및 제5 절연층(IL4, IL5)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제4 절연층(IL4) 상에는 제4 반도체층(A4)이 배치될 수 있다. 제4 반도체층(A4)은 산화물 반도체 물질을 포함할 수 있다. 제4 반도체층(A4)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일 예로, 제4 반도체층(A4)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다.
제4 반도체층(A4) 상에는 제3 게이트 절연층(GI3)이 배치될 수 있다. 일 실시예로, 도 8b에 도시된 것과 같이 제3 게이트 절연층(GI3)은 제4 반도체층(A4)의 일부와 중첩되도록 패터닝될 수 있다. 다른 예로, 제3 게이트 절연층(GI3)은 제4 반도체층(A4)의 일부와 중첩되도록 패터닝되지 않고, 제4 반도체층(A4)을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.
제3 게이트 절연층(GI3) 상에는 제4 반도체층(A4)과 적어도 일부 중첩되도록 제4 게이트 전극(G4)이 배치될 수 있다. 제4 게이트 전극(G4)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제5 절연층(IL5) 상부에는 제1 전압 배선(PL1)이 배치될 수 있다. 제1 전압 배선(PL1)은 제1 및 제2 게이트 절연층(GI1, GI2), 제4 및 제5 절연층(IL4, IL5)에 형성된 콘택홀을 통해서 제1 반도체층(A1)과 연결될 수 있다.
제5 절연층(IL5) 상에는 제1 전압 배선(PL1)을 덮도록 제6 및 제7 절연층(IL6, IL7)이 적층되어 배치될 수 있다. 제6 및 제7 절연층(IL6, IL7)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 제6 및 제7 절연층(IL6, IL7)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
제6 절연층(IL6) 상에는 데이터 라인(DL), 더미 배선(DML), 전극층(113) 및 제2 전압 배선(PL2)이 배치될 수 있다. 제2 전압 배선(PL2)은 제6 절연층(IL6)에 형성된 제5 콘택홀(CNT5)을 통해 제1 전압 배선(PL1)과 연결되고, 더미 배선(DML)은 제6 절연층(IL6)에 형성된 제6 콘택홀(CNT6)을 통해 제1 전압 배선(PL1)과 연결될 수 있다. 전극층(113)도 제6 절연층(IL6)에 형성된 콘택홀을 통해 제3 반도체층(A3)과 연결될 수 있다.
제7 절연층(IL7) 상에는 표시 요소(200)가 배치될 수 있다. 표시 요소(200)는 화소 전극(210), 중간층(220) 및 대향 전극(230)을 포함할 수 있다. 또한, 제7 절연층(IL7) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도 8b에 도시된 제1 박막트랜지스터(TFT1), 제3 박막트랜지스터(TFT3) 및 제4 박막트랜지스터(TFT4) 각각은 도 7의 박막트랜지스터들 중 어느 하나에 해당할 수 있다. 예를 들면, 제1 박막트랜지스터(TFT1)는 구동 전압선(PL)과 연결되는 제1 발광 제어 박막트랜지스터(T5)이고, 제3 박막트랜지스터(TFT3)는 제2 발광 제어 박막트랜지스터(T6)이고, 제4 박막트랜지스터(TFT4)는 보상 박막트랜지스터(T3) 또는 게이트 초기화 박막트랜지스터(T4) 중 어느 하나일 수 있다. 이는 일 예시에 불과하며, 도 7의 I-I' 및 II-II'에 따라 도시되는 박막트랜지스터의 개수 및 종류는 상이할 수 있다.
본 발명의 일 실시예에 있어서, 더미 배선(DML)은 제6 콘택홀(CNT6)을 통해 제1 전압 배선(PL1)과 연결될 수 있다. 이러한 경우, 더미 배선(DML)은 전압 공급 배선과 연결된 제1 전압 배선(PL1)과 연결되어 전압을 공급받을 수 있다. 따라서, 더미 배선(DML)이 플로팅 상태로 유지되는 것을 방지할 수 있다.
도 9는 도 1의 D 부분을 개략적으로 도시하는 확대 평면도이다. 도 9에 있어서, 도 7과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 9는 표시 영역(DA)의 제3 영역(AR3)을 일부 확대하여 도시한 것으로, 복수의 행과 복수의 열로 각각 배열된 복수의 화소 회로(PC)들 중 일부에 해당한다. 또한, 도 9는 복수의 화소 회로(PC)들을 각각 구성하는 복수의 층들 중 일부 층만을 간략하게 도시한 것이다.
도 9를 참조하면, 표시 영역(DA)의 제3 영역(AR3)은 복수의 화소 회로(PC)들을 포함하고, 화소 회로(PC)는 데이터 라인(DL), 더미 배선(DML), 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)을 포함할 수 있다. 구체적으로, 표시 영역(DA)의 제3 영역(AR3)은 도 1에서 상술한 바와 같이 복수의 연결 배선(CL)들과 각각 연결된 복수의 제2 데이터 라인(DL2)들이 일부 중첩하는 영역에 해당한다.
표시 영역(DA)의 제3 영역(AR3)에는 복수의 화소 회로(PC)들에 걸쳐서 데이터 라인(DL)이 위치할 수 있다. 데이터 라인(DL)은 제1 방향(예를 들면, y 방향)으로 연장될 수 있다.
표시 영역(DA)의 제3 영역(AR3)에는 복수의 화소 회로(PC)들에 걸쳐서 더미 배선(DML)이 위치할 수 있다.
더미 배선(DML)은 도 9에 도시된 것처럼, 적어도 2회 이상 절곡된 형상일 수 있다. 더미 배선(DML)은 교대로 연결되는 복수의 가로 더미 패턴(HDML)들 및 복수의 세로 더미 패턴(VDML)들을 포함할 수 있다. 복수의 가로 더미 패턴(HDML)들은 적어도 하나의 행 간격으로 이격될 수 있다. 복수의 세로 더미 패턴(VDML)들은 적어도 하나의 열 간격으로 이격될 수 있다.
복수의 가로 더미 패턴(HDML)들 및 복수의 세로 더미 패턴(VDML)들은 서로 다른 층에 배치될 수 있다. 예를 들면, 복수의 세로 더미 패턴(VDML)들은 복수의 가로 더미 패턴(HDML)들 상에 배치될 수 있고, 복수의 세로 더미 패턴(VDML)들은 절연층(IL)에 형성된 제3 콘택홀(CNT3) 및 제4 콘택홀(CNT4)을 통해 각각 복수의 가로 더미 패턴(HDML)들과 연결될 수 있다.
복수의 가로 더미 패턴(HDML)들 중 하나인 제1 가로 더미 패턴(HDML1)의 일 측은 복수의 세로 더미 패턴(VDML)들 중 제2 방향(예를 들면, +y 방향)으로 연장된 제1 세로 더미 패턴(VDML1)과 연결될 수 있고, 제1 가로 더미 패턴(HDML1)의 타 측은 복수의 세로 더미 패턴(VDML)들 중 제2 방향과 반대인 제3 방향(예를 들면, -y 방향)으로 연장된 제2 세로 더미 패턴(VDML2)과 연결될 수 있다.
복수의 세로 더미 패턴(VDML)들 각각은 제2 방향(예를 들면, +y 방향) 및/또는 제3 방향(예를 들면, -y 방향)으로 각각 돌출된 제2 브랜치(117)들을 포함할 수 있다.
제1 전압 배선(PL1)은 제4 방향(예를 들면, x 방향)으로 연장되고, 제2 전압 배선(PL2)은 제4 방향과 교차하는 제5 방향(예를 들면, y 방향)으로 연장될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 서로 다른 층에 배치될 수 있으며, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 절연층(IL)에 형성된 제5 콘택홀(CNT5)을 통해 연결될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 도 9에 도시된 것처럼, 복수일 수 있다. 복수의 제1 전압 배선(PL1)들 및 복수의 제2 전압 배선(PL2)들은 메쉬(mesh) 구조를 형성할 수 있다.
제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 디스플레이 패널(10)의 상단부 및/또는 하단부에 배치된 전압 공급 배선과 연결되어 전압을 공급받을 수 있다. 일 예로, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)이 공급받은 전압은 구동 전압(ELVDD, 도 5 및 도 6 참조)일 수 있다.
더미 배선(DML)은 제1 전압 배선(PL1) 및 제2 전압 배선(PL2) 중 적어도 어느 하나와 연결될 수 있다. 예를 들면, 도 9에 도시된 것처럼, 더미 배선(DML)은 절연층(IL)에 형성된 제6 콘택홀(CNT6)을 통해 제1 전압 배선(PL1)과 연결될 수 있다.
본 발명의 일 실시예와 같이, 더미 배선(DML)은 연결 배선(CL)처럼 끊어지는 부분이 있고, 적어도 2회 이상 절곡된 형상인 경우(즉, 연결 배선(CL)과 형상이 동일한 경우), 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제3 영역(AR3)의 금속 물질 양 차이가 발생하지 않는다. 따라서, 디스플레이 패널의 비 구동 상태에서, 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제3 영역(AR3) 간에 발생하는 시인성 편차가 개선될 수 있다.
또한, 더미 배선(DML)은 복수의 행으로 배치된 복수의 제1 전압 배선(PL1)들 중 적어도 어느 하나와 연결될 수 있다. 이러한 경우, 더미 배선(DML)은 전압 공급 배선과 연결된 제1 전압 배선(PL1)과 연결되어 전압을 공급받을 수 있다. 따라서, 더미 배선(DML)이 플로팅 상태로 유지되는 것을 방지할 수 있다.
도 10은 도 1의 C 부분을 개략적으로 도시하는 확대 평면도이고, 도 11은 도 10의 III-III'를 따라 취한 단면도들이다. 도 10은 도 7의 일부 변형 실시예에 해당한다. 도 10 및 도 11에 있어서, 도 7 및 도 8a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 10은 표시 영역(DA)의 제1 영역(AR1) 및 제2 영역(AR2)을 일부 확대하여 도시한 것으로, 복수의 행과 복수의 열로 각각 배열된 복수의 화소 회로(PC)들 중 일부에 해당한다.
도 10을 참조하면, 디스플레이 패널(10, 도 1 참조)은 복수의 화소 회로(PC)들을 포함하고, 화소 회로(PC)는 데이터 라인(DL), 연결 배선(CL), 더미 배선(DML), 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)을 포함할 수 있다.
복수의 화소 회로(PC)들은 각각 도 5의 화소 회로(PC) 또는 도 6의 화소 회로(PC) 중 어느 하나를 포함할 수 있다. 일 실시예에 있어서, 도 10에 도시된 것처럼, 화소 회로(PC)는 그에 인접한 화소 회로(PC)와 서로 대칭적인 형상을 구비하며 배치될 수 있다. 다른 예로, 복수의 행과 복수의 열로 각각 배열된 복수의 화소 회로(PC)들은 모두 동일한 형상을 구비하며 배치될 수 있다.
표시 영역(DA)의 제1 영역(AR1) 및 제2 영역(AR2)에는 복수의 화소 회로(PC)들에 걸쳐서 데이터 라인(DL)이 위치할 수 있다. 데이터 라인(DL)은 제1 방향(예를 들면, y 방향)으로 연장될 수 있다.
표시 영역(DA)의 제1 영역(AR1)에는 복수의 화소 회로(PC)들에 걸쳐서 연결 배선(CL)이 위치하고, 표시 영역(DA)의 제2 영역(AR2)에는 복수의 화소 회로(PC)들에 걸쳐서 더미 배선(DML)이 위치할 수 있다.
연결 배선(CL) 및 더미 배선(DML) 각각은 도 10에 도시된 것처럼, 적어도 2회 이상 절곡된 형상일 수 있다. 연결 배선(CL)은 교대로 연결되는 복수의 가로 연결 패턴(HCL)들 및 복수의 세로 연결 패턴(VCL)들을 포함하고, 더미 배선(DML)은 교대로 연결되는 복수의 가로 더미 패턴(HDML)들 및 복수의 세로 더미 패턴(VDML)들을 포함할 수 있다.
복수의 세로 연결 패턴(VCL)들 각각은 제2 방향(예를 들면, +y 방향) 및/또는 제3 방향(예를 들면, -y 방향)으로 각각 돌출된 제1 브랜치(115)들을 포함할 수 있다. 복수의 세로 더미 패턴(VDML)들 각각은 제2 방향(예를 들면, +y 방향) 및/또는 제3 방향(예를 들면, -y 방향)으로 각각 돌출된 제2 브랜치(117)들을 포함할 수 있다.
제1 전압 배선(PL1)은 제4 방향(예를 들면, x 방향)으로 연장되고, 제2 전압 배선(PL2)은 제4 방향과 교차하는 제5 방향(예를 들면, y 방향)으로 연장될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 각각 복수일 수 있으며, 메쉬(mesh) 구조를 형성할 수 있다.
제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 디스플레이 패널(10)의 상단부 및/또는 하단부에 배치된 전압 공급 배선과 연결되어 전압을 공급받을 수 있다. 일 예로, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)이 공급받은 전압은 구동 전압(ELVDD, 도 5 및 도 6 참조)일 수 있다.
더미 배선(DML)은 제1 전압 배선(PL1) 및 제2 전압 배선(PL2) 중 적어도 어느 하나와 연결될 수 있다. 예를 들면, 도 10에 도시된 것처럼, 더미 배선(DML)은 연장 배선(EP)을 통해 제2 전압 배선(PL2)과 연결될 수 있다.
연장 배선(EP)은 더미 배선(DML)의 일부일 수 있으며, 더미 배선(DML)으로부터 제2 전압 배선(PL2) 측으로 연장된 것일 수 있다. 다른 예로, 연장 배선(EP)은 제2 전압 배선(PL2)의 일부일 수 있으며, 제2 전압 배선(PL2)으로부터 더미 배선(DML) 측으로 연장된 것일 수도 있다.
본 발명의 일 실시예와 같이, 더미 배선(DML)은 연결 배선(CL)처럼 끊어지는 부분이 있고, 적어도 2회 이상 절곡된 형상인 경우(즉, 연결 배선(CL)과 형상이 동일한 경우), 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제2 영역(AR2)의 금속 물질 양 차이가 발생하지 않는다. 따라서, 디스플레이 패널의 비 구동 상태에서, 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제2 영역(AR2) 간에 발생하는 시인성 편차가 개선될 수 있다.
또한, 더미 배선(DML)은 복수의 열로 배치된 복수의 제2 전압 배선(PL2)들 중 적어도 어느 하나와 연결될 수 있다. 이러한 경우, 더미 배선(DML)은 전압 공급 배선과 연결된 제2 전압 배선(PL2)과 연결되어 전압을 공급받을 수 있다. 따라서, 더미 배선(DML)이 플로팅 상태로 유지되는 것을 방지할 수 있다.
더미 배선(DML)은 제2 전압 배선(PL2)과 상호 이격된 적어도 2개의 연장 배선(EP)을 통해 연결될 수 있다. 이러한 경우, 메쉬 구조인 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)에 공급되는 구동 전압(ELVDD)의 전압 강하로 인한 공급망의 전체적인 저항이 감소할 수 있다.
이하에서는 도 11을 참조하여 더미 배선(DML), 제1 전압 배선(PL1) 및 제2 전압 배선(PL2) 등의 위치관계에 대해 설명하고자 한다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 기판(100)과 버퍼층(111) 사이에는 배리어층이 더 포함될 수 있다.
버퍼층(111) 상에는 제1 반도체층(A1)이 배치될 수 있다. 제1 반도체층(A1)은 채널 영역과 상기 채널 영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제1 반도체층(A1)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 제1 반도체층(A1)을 덮도록 제1 게이트 절연층(GI1) 및 제2 게이트 절연층(GI2)이 적층되어 배치될 수 있다. 제1 게이트 절연층(GI1) 상에는 제1 반도체층(A1)과 적어도 일부 중첩되도록 제1 게이트 전극(G1)이 배치될 수 있다.
제2 게이트 절연층(GI2) 상에는 제1 내지 제3 절연층(IL1, IL2, IL3)이 적층되어 배치될 수 있다.
제1 절연층(IL1) 상부에는 제1 전압 배선(PL1)이 배치될 수 있다. 제1 전압 배선(PL1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1 전압 배선(PL1)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 제1 전압 배선(PL1)은 제1 절연층(IL1)에 형성된 콘택홀을 통해서 제1 반도체층(A1)과 연결될 수 있다.
제2 절연층(IL2) 상에는 데이터 라인(DL), 더미 배선(DML) 및 제2 전압 배선(PL2)이 배치될 수 있다. 제2 전압 배선(PL2)은 제2 절연층(IL2)에 형성된 제5 콘택홀(CNT5)을 통해 제1 전압 배선(PL1)과 연결될 수 있다. 더미 배선(DML)은 제2 전압 배선(PL2) 측으로 연장된 연장 배선(EP)을 포함할 수 있으며, 연장 배선(EP)을 통해 제2 전압 배선(PL2)과 연결될 수 있다.
제3 절연층(IL3) 상에는 표시 요소(200)가 배치될 수 있다. 표시 요소(200)는 화소 전극(210), 유기 발광층을 포함하는 중간층(220) 및 대향 전극(230)을 포함할 수 있다. 기판(100)의 표시 영역(DA)에 있어서, 제3 절연층(IL3) 상에는 화소 정의막(PDL)이 배치될 수 있다. 또한, 화소 정의막(PDL)은 화소 전극(210)의 가장자리와 화소 전극(210) 상부의 대향 전극(230)의 사이의 거리를 증가시킴으로써 화소 전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
도 12는 도 1의 D 부분을 개략적으로 도시하는 확대 평면도이다. 도 12에 있어서, 도 7과 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 12는 표시 영역(DA)의 제3 영역(AR3)을 일부 확대하여 도시한 것으로, 복수의 행과 복수의 열로 각각 배열된 복수의 화소 회로(PC)들 중 일부에 해당한다. 또한, 도 12는 복수의 화소 회로(PC)들을 각각 구성하는 복수의 층들 중 일부 층만을 간략하게 도시한 것이다.
도 12를 참조하면, 표시 영역(DA)의 제3 영역(AR3)은 복수의 화소 회로(PC)들을 포함하고, 화소 회로(PC)는 데이터 라인(DL), 더미 배선(DML), 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)을 포함할 수 있다. 구체적으로, 표시 영역(DA)의 제3 영역(AR3)은 도 1에서 상술한 바와 같이 복수의 연결 배선(CL)들과 각각 연결된 복수의 제2 데이터 라인(DL2)들이 일부 중첩하는 영역에 해당한다.
표시 영역(DA)의 제3 영역(AR3)에는 복수의 화소 회로(PC)들에 걸쳐서 데이터 라인(DL)이 위치하고, 복수의 화소 회로(PC)들에 걸쳐서 더미 배선(DML)이 위치할 수 있다.
복수의 더미 배선(DML)들 각각은 도 12에 도시된 것처럼, 적어도 2회 이상 절곡된 형상일 수 있다. 복수의 더미 배선(DML)들 각각은 교대로 연결되는 복수의 가로 더미 패턴(HDML)들 및 복수의 세로 더미 패턴(VDML)들을 포함할 수 있다. 복수의 가로 더미 패턴(HDML)들은 적어도 하나의 행 간격으로 이격될 수 있다. 복수의 세로 더미 패턴(VDML)들은 적어도 하나의 열 간격으로 이격될 수 있다. 복수의 세로 더미 패턴(VDML)들 각각은 제1 방향(예를 들면, +y 방향) 및/또는 제2 방향(예를 들면, -y 방향)으로 각각 돌출된 제2 브랜치(117)들을 포함할 수 있다.
제1 전압 배선(PL1)은 제3 방향(예를 들면, x 방향)으로 연장되고, 제2 전압 배선(PL2)은 제3 방향과 교차하는 제4 방향(예를 들면, y 방향)으로 연장될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 서로 다른 층에 배치될 수 있으며, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 절연층(IL)에 형성된 제5 콘택홀(CNT5)을 통해 연결될 수 있다. 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 도 12에 도시된 것처럼, 복수일 수 있다. 복수의 제1 전압 배선(PL1)들 및 복수의 제2 전압 배선(PL2)들은 메쉬(mesh) 구조를 형성할 수 있다.
제1 전압 배선(PL1) 및 제2 전압 배선(PL2)은 디스플레이 패널(10)의 상단부 및/또는 하단부에 배치된 전압 공급 배선과 연결되어 전압을 공급받을 수 있다. 일 예로, 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)이 공급받은 전압은 구동 전압(ELVDD, 도 5 및 도 6 참조)일 수 있다.
더미 배선(DML)은 제1 전압 배선(PL1) 및 제2 전압 배선(PL2) 중 적어도 어느 하나와 연결될 수 있다. 예를 들면, 도 12에 도시된 것처럼, 더미 배선(DML)은 연장 배선(EP)을 통해 제2 전압 배선(PL2)과 연결될 수 있다.
연장 배선(EP)은 더미 배선(DML)의 일부일 수 있으며, 더미 배선(DML)으로부터 제2 전압 배선(PL2) 측으로 연장된 것일 수 있다. 다른 예로, 연장 배선(EP)은 제2 전압 배선(PL2)의 일부일 수 있으며, 제2 전압 배선(PL2)으로부터 더미 배선(DML) 측으로 연장된 것일 수도 있다.
본 발명의 일 실시예와 같이, 더미 배선(DML)은 연결 배선(CL)처럼 끊어지는 부분이 있고, 적어도 2회 이상 절곡된 형상인 경우(즉, 연결 배선(CL)과 형상이 동일한 경우), 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제3 영역(AR3)의 금속 물질 양 차이가 발생하지 않는다. 따라서, 디스플레이 패널의 비 구동 상태에서, 연결 배선(CL)들이 배치되는 제1 영역(AR1)과 더미 배선(DML)들이 배치되는 제3 영역(AR3) 간에 발생하는 시인성 편차가 개선될 수 있다.
또한, 더미 배선(DML)은 복수의 열로 배치된 복수의 제2 전압 배선(PL2)들 중 적어도 어느 하나와 연결될 수 있다. 이러한 경우, 더미 배선(DML)은 전압 공급 배선과 연결된 제2 전압 배선(PL2)과 연결되어 전압을 공급받을 수 있다. 따라서, 더미 배선(DML)이 플로팅 상태로 유지되는 것을 방지할 수 있다.
더미 배선(DML)은 제2 전압 배선(PL2)과 상호 이격된 적어도 2개의 연장 배선(EP)을 통해 연결될 수 있다. 이러한 경우, 메쉬 구조인 제1 전압 배선(PL1) 및 제2 전압 배선(PL2)에 공급되는 구동 전압(ELVDD)의 전압 강하로 인한 공급망의 전체적인 저항이 감소할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 디스플레이 패널
DA: 표시 영역
PA: 주변 영역
PU: 패드부
AR1, AR2, AR3, AR4: 제1 내지 제4 영역
DL: 데이터 라인
CL: 연결 배선
CLa: 연결 배선의 제1 부분
CLb: 연결 배선의 제2 부분
HCL: 가로 연결 배선
VCL: 세로 연결 배선
DML: 더미 배선
HDML: 가로 더미 배선
VDML: 세로 더미 배선
PL1, PL2: 제1 및 제2 전압 배선

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 표시 영역, 상기 표시 영역 외측에 위치하는 주변 영역을 포함하는 기판;
    상기 표시 영역에 위치하는 데이터 라인;
    상기 주변 영역에 위치하는 패드부;
    상기 제1 영역에 위치하고, 상기 데이터 라인과 연결되어 상기 패드부에서 공급된 데이터 신호를 상기 데이터 라인으로 전달하는 연결 배선;
    상기 기판 상에 배치되고, 각각 제1 방향으로 연장된 전압 배선; 및
    상기 제2 영역에 위치하고, 각각 상기 전압 배선과 연결되고, 교대로 연결되는 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들을 포함하는 더미 배선을 구비하는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 복수의 가로 더미 패턴들과 상기 복수의 세로 더미 패턴들은 서로 다른 층에 배치된 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 연결 배선은 교대로 연결되는 복수의 가로 연결 패턴들 및 복수의 세로 연결 패턴들을 포함하는 디스플레이 장치.
  4. 제3 항에 있어서,
    상기 복수의 가로 연결 패턴들 중 제1 가로 연결 패턴의 일 측 및 타 측은 각각 상기 복수의 세로 연결 패턴들 중 제2 방향으로 연장된 제1 세로 연결 패턴 및 상기 제2 방향과 반대인 제3 방향으로 연장된 제2 세로 연결 패턴과 연결된 디스플레이 장치.
  5. 제3 항에 있어서,
    상기 복수의 가로 연결 패턴들과 상기 복수의 세로 연결 패턴들은 서로 다른 층에 배치된 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 복수의 가로 더미 패턴들과 상기 복수의 가로 연결 패턴들은 동일 층에 배치되고,
    상기 복수의 세로 더미 패턴들과 상기 복수의 세로 연결 패턴들은 동일 층에 배치된 디스플레이 장치.
  7. 제1 항에 있어서,
    상기 전압 배선은 제1 전압 배선 및 상기 제1 전압 배선과 교차되는 제2 전압 배선을 포함하고,
    상기 더미 배선은 상기 제1 전압 배선 및 상기 제2 전압 배선 중 적어도 어느 하나와 연결된 디스플레이 장치.
  8. 제7 항에 있어서,
    상기 더미 배선은 상기 전압 배선과 상호 이격된 적어도 2개의 콘택홀을 통해 연결된 디스플레이 장치.
  9. 제7 항에 있어서,
    상기 제1 전압 배선과 상기 제2 전압 배선은 서로 다른 층에 배치된 디스플레이 장치.
  10. 제7 항에 있어서,
    상기 더미 배선 및 상기 제1 전압 배선 사이에 개재된 절연층을 더 포함하고,
    상기 더미 배선은 상기 절연층에 형성된 콘택홀을 통해 상기 제1 전압 배선과 연결된 디스플레이 장치.
  11. 제7 항에 있어서,
    상기 더미 배선은 상기 제2 전압 배선 측으로 연장되어 상기 제2 전압 배선과 접촉된 연장 배선을 포함하는 디스플레이 장치.
  12. 제1 항에 있어서,
    제1 반도체층 및 상기 제1 반도체층과 적어도 일부 중첩하는 제1 게이트 전극을 포함하는 제1 박막트랜지스터를 더 포함하고,
    상기 전압 배선은 상기 제1 박막트랜지스터와 전기적으로 연결되는 디스플레이 장치.
  13. 제12 항에 있어서,
    산화물 반도체 물질을 포함하는 제2 반도체층 및 상기 제2 반도체층과 적어도 일부 중첩하는 제2 게이트 전극을 포함하는 제2 박막트랜지스터를 더 포함하는 디스플레이 장치.
  14. 제1 영역 및 제2 영역을 포함하는 표시 영역, 상기 표시 영역 외측에 위치하는 주변 영역을 포함하는 기판;
    상기 표시 영역에 위치하는 데이터 라인;
    상기 주변 영역에 위치하는 패드부;
    상기 제1 영역에 위치하고, 상기 데이터 라인과 연결되어 상기 패드부에서 공급된 데이터 신호를 상기 데이터 라인으로 전달하고, 교대로 연결되는 복수의 가로 연결 패턴들 및 복수의 세로 연결 패턴들을 포함하는 연결 배선;
    상기 기판 상에 배치되고, 제1 방향으로 연장된 전압 배선; 및
    상기 제2 영역에 위치하고, 상기 전압 배선과 연결된 더미 배선을 구비하는 디스플레이 장치.
  15. 제14 항에 있어서,
    상기 복수의 가로 연결 패턴들과 상기 복수의 세로 연결 패턴들은 서로 다른 층에 배치된 디스플레이 장치.
  16. 제14 항에 있어서,
    평면 상에서, 상기 더미 배선은 각각 적어도 2회 이상 절곡된 형상인 디스플레이 장치.
  17. 제14 항에 있어서,
    상기 더미 배선은 교대로 연결되는 복수의 가로 더미 패턴들 및 복수의 세로 더미 패턴들을 포함하는 디스플레이 장치.
  18. 제14 항에 있어서,
    상기 전압 배선은 제1 전압 배선 및 상기 제1 전압 배선과 다른 층에 배치되고, 교차되는 제2 전압 배선을 포함하고,
    상기 더미 배선은 상기 제1 전압 배선 및 상기 제2 전압 배선 중 적어도 어느 하나와 연결된 디스플레이 장치.
  19. 제18 항에 있어서,
    상기 더미 배선 및 상기 제1 전압 배선 사이에 개재된 절연층을 더 포함하고,
    상기 더미 배선은 상기 절연층에 형성된 콘택홀을 통해 상기 제1 전압 배선과 연결된 디스플레이 장치.
  20. 제18 항에 있어서,
    상기 더미 배선은 상기 제2 전압 배선 측으로 연장되어 상기 제2 전압 배선과 접촉된 연장 배선을 포함하는 디스플레이 장치.
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