KR20210103632A - 표시 장치 - Google Patents

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KR20210103632A
KR20210103632A KR1020200017917A KR20200017917A KR20210103632A KR 20210103632 A KR20210103632 A KR 20210103632A KR 1020200017917 A KR1020200017917 A KR 1020200017917A KR 20200017917 A KR20200017917 A KR 20200017917A KR 20210103632 A KR20210103632 A KR 20210103632A
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film transistor
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pixel circuit
display area
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KR1020200017917A
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손세완
고무순
곽래영
마진석
박민정
유기복
이소라
정진구
채종원
한예지
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삼성디스플레이 주식회사
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Abstract

본 발명은 제2표시영역의 투과영역에 의한 제2표시영역에 대응하여 배치된 박막트랜지스터의 소자 특성 불량 발생이 개선된 표시 장치를 위하여, 제1표시영역과, 투과영역을 구비한 제2표시영역을 포함하는, 표시 장치에 있어서, 상기 제1표시영역에 대응하여 기판 상에 배치되는, 제1화소회로; 및 상기 제2표시영역에 대응하여 상기 기판 상에 배치되는, 제2화소회로;를 포함하고, 상기 제1화소회로는 산화물 반도체 물질을 포함하는 반도체층을 구비한 제1박막트랜지스터 및 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제2박막트랜지스터를 포함하며, 상기 제2화소회로는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제3박막트랜지스터를 포함하는, 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것으로서, 더 상세하게는 산화물 반도체를 포함하는 박막트랜지스터로 구동되는 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 표시부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 표시부로 사용되기도 한다.
이러한 표시 장치는 표시영역과 비표시영역으로 구획된 기판을 포함하며 표시영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 게이트 라인 및 데이터 라인이 교차하여 표시영역에 복수의 화소 영역이 정의되며, 상기 복수의 화소 영역은 외부로 이미지를 표시하기 위해 전기적 신호를 받아 발광한다. 각 화소 영역들에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비되며, 상기 화소 영역들에 공통으로 대향전극이 구비된다. 비표시영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다.
본 발명의 실시예들은 표시 장치에 포함된 제1표시영역과 제2표시영역의 반도체층 물질 구성을 달리하여 제2표시영역의 투과영역에 의한 제2표시영역에 대응하여 배치된 박막트랜지스터의 소자 특성 불량 발생이 개선된 표시 장치를 제공하는 것을 목적으로 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 제1표시영역과, 투과영역을 구비한 제2표시영역을 포함하는, 표시 장치에 있어서, 상기 제1표시영역에 대응하여 기판 상에 배치되는, 제1화소회로; 및 상기 제2표시영역에 대응하여 상기 기판 상에 배치되는, 제2화소회로;를 포함하고, 상기 제1화소회로는 산화물 반도체 물질을 포함하는 반도체층을 구비한 제1박막트랜지스터 및 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제2박막트랜지스터를 포함하며, 상기 제2화소회로는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제3박막트랜지스터를 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1박막트랜지스터, 상기 제2박막트랜지스터 및 상기 제3박막트랜지스터 상에 배치되는 절연층을 더 포함하고, 상기 절연층은 상기 투과영역에 대응하여 홀을 가지나 상기 제1표시영역과 인접한 상기 제2표시영역의 제1영역에서는 연장되어 구비될 수 있다.
일 실시예에 있어서, 제1방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제1배선들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 제1배선들 중 제1선은 상기 제1화소회로 및 상기 제2화소회로에 포함되며, 상기 복수의 제1배선들 중 제2선은 상기 제1화소회로에 포함되나 상기 제2화소회로는 우회할 수 있다.
일 실시예에 있어서, 상기 제1배선들은 스캔선일 수 있다.
일 실시예에 있어서, 상기 제1방향과 교차하는 제2방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제2배선들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제2배선들은 데이터선 또는 구동전압선일 수 있다.
일 실시예에 있어서, 상기 제1화소회로 상에 배치되며 상기 제1박막트랜지스터 또는 상기 제2박막트랜지스터와 연결된, 제1화소전극; 상기 제2화소회로 상에 배치되며 상기 제3박막트랜지스터와 연결된, 제2화소전극; 상기 제1화소전극 및 상기 제2화소전극의 가장자리를 덮으며, 상기 제1화소전극의 일부를 노출하는 제1개구 및 상기 제2화소전극의 일부를 노출하는 제2개구를 구비한, 화소정의막; 상기 제1화소전극 및 상기 제2화소전극 상에 배치된, 중간층; 및 상기 중간층 상에 배치된, 대향전극;을 더 포함하고, 상기 제1개구는 상기 제2개구보다 작을 수 있다.
일 실시예에 있어서, 상기 중간층은 상기 제1개구 내에 배치되는 제1중간층 및 상기 제2개구 내에 배치되는 제2중간층을 포함할 수 있다.
일 실시예에 있어서, 상기 제1박막트랜지스터는 상기 반도체층과 게이트절연층을 사이에 두고 상기 반도체층과 일부 중첩하는 게이트전극을 포함하며, 상기 게이트절연층은 상기 게이트전극의 형상에 따라 패터닝될 수 있다.
일 실시예에 있어서, 상기 투과영역에 대응하여 상기 기판의 하부에 배치된 컴포넌트를 더 포함할 수 있다.
일 실시예에 있어서, 상기 컴포넌트는 촬상소자 또는 센서를 포함할 수 있다.
본 발명의 다른 실시예는, 제1표시영역과, 투과영역을 구비한 제2표시영역을 포함하는, 표시 장치에 있어서, 상기 제1표시영역에 대응하여 기판 상에 배치되는, 제1화소회로; 및 상기 제2표시영역에 대응하여 상기 기판 상에 배치되는, 제2화소회로;를 포함하고, 상기 제1화소회로는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제1박막트랜지스터를 포함하며, 상기 제2화소회로는 산화물 반도체 물질을 포함하는 반도체층을 구비한 제2박막트랜지스터 및 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제3박막트랜지스터를 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1박막트랜지스터, 상기 제2박막트랜지스터 및 상기 제3박막트랜지스터 상에 배치된 절연층을 더 포함하고, 상기 절연층은 상기 투과영역에 대응하여 홀을 가질 수 있다.
일 실시예에 있어서, 제1방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제1배선들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 제1배선들 중 제1선은 상기 제1화소회로 및 상기 제2화소회로에 포함되며, 상기 복수의 제1배선들 중 제2선은 상기 제2화소회로에 포함되나 상기 제1화소회로는 우회할 수 있다.
일 실시예에 있어서, 상기 제1화소회로는 복수 개이며, 복수의 상기 제1화소회로들 간에 상기 제1방향과 교차하는 제2방향으로 이격된 간격을 가지고 상기 간격에 의해 형성된 제2영역으로 상기 제2선이 중첩되어 지나갈 수 있다.
일 실시예에 있어서, 상기 제1배선들은 스캔선일 수 있다.
일 실시예에 있어서, 상기 제1방향과 교차하는 제2방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제2배선들을 더 포함하며, 상기 제2배선들은 데이터선 또는 구동전압선일 수 있다.
일 실시예에 있어서, 상기 제2박막트랜지스터는 상기 반도체층과 게이트절연층을 사이에 두고 상기 반도체층과 일부 중첩하는 게이트전극을 포함하며, 상기 반도체층은 채널영역, 소스영역 및 드레인영역을 포함하고, 상기 게이트절연층은 상기 소스영역 및 상기 드레인영역을 노출시키도록 패터닝될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제2표시영역의 투과영역에 의한 제2표시영역에 대응하여 배치된 박막트랜지스터의 소자 특성 불량 발생이 개선된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 중 어느 한 화소를 나타낸 등가회로도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치 중 어느 한 화소를 나타낸 등가회로도이다.
도 5은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 6은 도 5의 II-II'선 및 III-III'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 7은 도 5의 IV-IV'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
도 8는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 9는 도 8의 V-V'선 및 VI-VI'선을 따라 취한 단면을 개략적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는, 제1표시영역(DA1), 제1표시영역(DA1)에 의해 둘러싸인 제2표시영역(DA2) 및 제1표시영역(DA1) 외측의 주변영역(SA)을 포함한다.
일 실시예로, 도 1은 제1표시영역(DA1)의 내측에 하나의 제2표시영역(DA2)이 배치된 것을 도시한다. 다른 실시예로, 제2표시영역(DA2)의 개수는 2개 이상일 수 있고, 복수 개로 구비되는 제2표시영역(DA2)들의 형상 및 크기는 서로 상이할 수 있다. 주변영역(SA)은 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 제1표시영역(DA1)은 주변영역(SA)에 의해 전체적으로 또는 부분적으로 둘러싸일 수 있다.
도 1에서는 제2표시영역(DA2)이 대략 원형인 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 평면 상에서(또는 기판의 일 면에 수직인 방향에서 보았을 때) 제2표시영역(DA2) 각각의 형상은 원형, 타원형, 사각형 등의 다각형, 별 형상, 다이아몬드 형상 등 다양하게 변경될 수 있다.
또한, 도 1에서는 제2표시영역(DA2)이 사각형인 제1표시영역(DA1)의 일측(우상측)에 배치된 것을 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예로, 제2표시영역(DA2)은 사각형인 제1표시영역(DA1)의 일측(예, 좌상측 또는 상측 중앙)에 배치될 수도 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 패널을 구비한 표시 장치(1)를 예로 하여 설명하지만, 본 발명의 표시 장치(1)는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시 장치(1)는 무기 발광 표시(Inorganic Light Emitting Display) 패널 또는 양자점 발광 표시(Quantum dot Light Emitting Display) 패널과 같은 표시 패널을 구비할 수 있다. 예컨대, 표시 패널(10, 도 2 참조)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
표시 장치(1)는 제1표시영역(DA1) 및 제2표시영역(DA2)에 배치된 복수의 화소(PX)들 각각에 포함된 발광요소에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 화소(PX)는 제1화소(PX1)와 제2화소(PX2)를 포함한다. 제1표시영역(DA1)에는 제1화소(PX1)들이 이차원적으로 배열되고, 제2표시영역(DA2)에는 제2화소(PX2)들이 이차원적으로 배열될 수 있다.
표시 장치(1)는 제1표시영역(DA1)에 배치된 복수의 제1화소(PX1)들 각각에 포함된 발광요소에서 방출되는 빛을 이용하여 제1이미지(또는 메인 이미지)를 제공할 수 있으며, 제2표시영역(DA2)에 배치된 복수의 제2화소(PX2)들 각각에 포함된 발광요소에서 방출되는 빛을 이용하여 제2이미지(또는 보조 이미지)를 제공할 수 있다. 제1이미지와 제2이미지는 각각 하나의 이미지의 부분들에 해당하거나, 각각 독립적인 이미지일 수 있다. 제2표시영역(DA2)에서 제공되는 제2이미지는 제1표시영역(DA1)에서 제공하는 제1이미지에 비해서 해상도가 낮을 수 있다.
표시 장치(1)는 제2표시영역(DA2)에 위치하는 후술할 컴포넌트(20, 도 2 참조)를 포함할 수 있으며, 컴포넌트(20)의 구동을 위해 제2표시영역(DA2)은 투과영역(TA)을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 단면도로서, 도 1의 I-I'선을 따라 취한 단면에 대응될 수 있다.
도 2를 참조하면, 표시 장치(1)는 발광요소를 포함하는 표시 패널(10) 및 표시 패널(10) 하부에 위치하며 제2표시영역(DA2)에 대응하는 컴포넌트(20)를 포함할 수 있다.
컴포넌트(20)는 제2표시영역(DA2)에 위치할 수 있다. 컴포넌트(20)는 빛을 이용하는 전자요소일 수 있다. 예컨대, 컴포넌트(20)는 카메라와 같은 촬상 소자, 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프 등일 수 있다. 빛을 이용하는 컴포넌트(20)의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다.
컴포넌트(20)에서 출력되거나 그리고/또는 컴포넌트(20)로 향하는 빛은 투과영역(TA)을 통과할 수 있다.
제2표시영역(DA2)에 배치된 컴포넌트(20)는 하나 또는 복수 개의 구성요소를 포함할 수 있다. 예컨대, 컴포넌트(20)는 이웃하게 배치된 발광소자 및 수광소자를 구비될 수 있다. 또는, 하나의 컴포넌트(20) 자체가 발광부 및 수광부의 기능을 동시에 가질 수 있다.
표시 패널(10)은 기판(100), 기판(100) 상에 배치된 버퍼층(111), 버퍼층(111) 상에 배치된 발광요소층(400), 발광요소층(400)을 밀봉하는 밀봉부재로서 박막봉지층(300)을 포함할 수 있다. 또한, 표시 패널(10)은 기판(100)의 하부에 배치된 하부보호필름(175)을 더 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 일 실시예로, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층을 포함하는 다층 구조일 수 있다.
발광요소층(400)은 박막트랜지스터(TFT)를 포함하는 회로층, 발광요소로서 유기발광다이오드(organic light-emitting diode, OLED) 및 이들 사이의 무기절연구조(IL')를 포함할 수 있다.
제1표시영역(DA1)에 배치되는 제1화소(PX1)는, 박막트랜지스터(TFT)를 포함하는 화소회로(PC, 도 3 참조) 및 이와 관련된 제1발광요소(LE1)를 포함할 수 있다. 또한, 제1표시영역(DA1)에는 제1발광요소(LE1)들과 전기적으로 연결된 배선(WL)들이 배치될 수 있다.
제2표시영역(DA2)에 배치되는 제2화소(PX2)는, 박막트랜지스터(TFT)를 포함하는 화소회로(PC) 및 이와 관련된 제2발광요소(LE2)로 구성된다. 또한, 제2표시영역(DA2)에는 제2발광요소(LE2)들과 전기적으로 연결된 배선(WL)들이 배치될 수 있다.
제2표시영역(DA2)에는 투과영역(TA)이 배치될 수 있다. 투과영역(TA)은 제2화소(PX2)들의 제2발광요소(LE2) 및 제2발광요소(LE2)들에 연결된 배선(WL)들이 배치되지 않은 영역으로, 빛 또는 신호가 투과(transmission)할 수 있다. 투과영역(TA)은 컴포넌트(20)로부터 방출되는 빛이나 신호가 투과되고 그리고/또는 컴포넌트(20)로 입사되는 빛이나 신호가 투과되는 영역에 해당한다.
박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 이와 관련하여, 도 2는 제1 및 제2무기봉지층(310, 330)과 이들 사이의 유기봉지층(320)을 나타낸다.
제1 및 제2무기봉지층(310, 330)은 알루미늄옥사이드, 티타늄옥사이드, 타탈륨옥사이드, 하프늄옥사이드, 아연옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
하부보호필름(175)은 기판(100)의 하부에 부착되어, 기판(100)을 지지하고 보호하는 역할을 할 수 있다. 하부보호필름(175)은 제2표시영역(DA2)에 대응하는 개구(175OP)를 구비할 수 있다. 하부보호필름(175)에 개구(175OP)를 구비함으로써, 제2표시영역(DA2)의 광 투과율을 향상시킬 수 있다. 하부보호필름(175)은 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate) 또는 폴리이미드(PI, polyimide)를 포함하여 구비될 수 있다.
제2표시영역(DA2)의 면적은 컴포넌트(20)가 배치되는 면적에 비해서 크게 구비될 수 있다. 도 2에서는 제2표시영역(DA2)과 하부보호필름(175)의 개구(175OP)의 면적이 동일한 것으로 도시되나, 하부보호필름(175)의 개구(175OP)의 면적은 상기 제2표시영역(DA2)의 면적과 일치하지 않을 수도 있다. 예컨대, 하부보호필름(175)의 개구(175OP)의 면적은 제2표시영역(DA2)의 면적에 비해 작게 구비될 수 있다.
도시되지는 않았으나, 표시 패널(10) 상에는 터치입력을 감지하는 입력감지부재, 편광자(polarizer)와 지연자(retarder) 또는 컬러필터와 블랙매트릭스를 포함하는 반사 방지부재 및 투명한 윈도우와 같은 구성요소가 더 배치될 수 있다.
한편, 본 실시예에서 발광요소층(400)을 밀봉하는 봉지부재로 박막봉지층(300)을 이용한 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 발광요소층(400)을 밀봉하는 부재로써, 실런트 또는 프릿에 의해서 기판(100)과 합착되는 밀봉기판(예, 글래스 기판 등)을 이용할 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치 중 어느 한 화소를 나타낸 등가회로도이다.
도 3을 참조하면, 하나의 화소(PX)는 제1화소회로(PC1) 및 제1화소회로(PC1)에 전기적으로 연결된 유기발광소자(OLED)를 포함할 수 있다.
일 예로, 제1화소회로(PC1)는, 도 3에 도시된 바와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL, SL-1, SL+1, EL, DL), 제1초기화전압선(VL1), 제2초기화전압선(VL2) 및 구동전압선(PL)에 연결될 수 있다.
신호선들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 제2초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔선(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1초기화전압선(VL1)은 제1초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2초기화전압선(VL2)은 제2초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1전극(CE1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제1초기화전압선(VL1)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1전극(CE1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 메인 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제2초기화전압선(VL2)에 연결되어 있다.
한편, 스캔선(SL)과 이후 스캔선(SL+1)은 서로 전기적으로 연결됨으로써, 스캔선(SL)과 이후 스캔선(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 구동전압선(PL)에 연결되어 있으며, 유기발광소자(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 3에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
본 실시예에서, 복수의 박막트랜지스터들(T1 내지 T7)은 실리콘을 포함하는 반도체층을 포함할 수 있다.
일 예로, 복수의 박막트랜지스터들(T1 내지 T7)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함하는 반도체층을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다.
다른 예로, 복수의 박막트랜지스터들(T1 내지 T7)의 반도체층들은 아모퍼스 실리콘(a-Si)으로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si)으로 형성될 수도 있다.
본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1) 또는 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)는 제1화소회로(PC1)를 포함할 수 있다. 이에 대해서는 도 5 내지 도 9에서 자세히 서술하고자 한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치 중 어느 한 화소를 나타낸 등가회로도이다.
도 4를 참조하면, 하나의 화소(PX)는 제2화소회로(PC2) 및 제2화소회로(PC2)에 전기적으로 연결된 유기발광소자(OLED)를 포함할 수 있다.
일 예로, 제2화소회로(PC2)는, 도 4에 도시된 바와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 초기화전압선(VIL) 및 구동전압선(PL)에 연결될 수 있다. 일부 실시예에서, 신호선들(SL1, SL2, SLp, SLn, EL, DL) 중 적어도 어느 하나, 예컨대, 초기화전압선(VIL) 또는/및 구동전압선(PL)은 이웃하는 화소(PX)들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
예컨대, 도 4에서와 같이, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 및 제1초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로는, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)은 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1스캔신호(Sn')를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn'')을 전달하는 제2스캔선(SL2), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, next scan line), 및 제1스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VIL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn')에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 제2스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 스토리지 커패시터(Cst)의 제1전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 또한, 보상 소스영역은 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역에 연결되어 있다.
보상 박막트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn'')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔선(SLp)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역과 초기화전압선(VIL)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역은 스토리지 커패시터(Cst)의 제1전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극은 이후 스캔선(SLn)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역 및 초기화전압선(VIL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
제2초기화 박막트랜지스터(T7)는 도 4에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로서, 제2초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1전극(CE1)과 제2전극(CE2)를 포함한다. 스토리지 커패시터(Cst)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
일 실시예에 따른 각 화소(PX)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(VIL)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제2스캔선(SL2)을 통해 제1스캔신호(Sn') 및 제2스캔신호(Sn'')가 공급되면, 제1스캔신호(Sn') 및 제2스캔신호(Sn'')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
본 실시예에서는 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함하고 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극(G1)으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1) 또는 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)는 제2화소회로(PC2)를 포함할 수 있다. 이에 대해서는 도 5 내지 도 9에서 자세히 서술하고자 한다.
도 5은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 5를 참조하면, 제1표시영역(DA1)에는 제1화소(PX1)들이 배치되며, 각각의 제1화소(PX1)들은 제1발광요소(LE1, 도 2 참조), 예컨대 유기발광다이오드(OLED)를 통해 빛을 방출할 수 있다. 또한, 제2표시영역(DA2)에는 제2화소(PX2)들이 배치되며, 각각의 제2화소(PX2)들은 제2발광요소(LE2, 도 2 참조), 예컨대 유기발광다이오드(OLED)를 통해 빛을 방출할 수 있다. 즉, 제1발광요소(LE1) 및 제2발광요소(LE2)가 빛을 방출하는 영역은 발광영역이 될 수 있다.
일 실시예에 있어서, 도 5에 도시된 것처럼, 제1표시영역(DA1)에 대응하여 복수의 제1화소(PX1)들이 제1방향(예를 들어, x 방향) 및 제2방향(예를 들어, y 방향)을 따라 나란히 배열될 수 있다. 또한, 제2표시영역(DA2)에 대응하여 복수의 제2화소(PX2)들이 8개의 제2화소(PX2)들이 모여 하나의 그룹(PG)을 형성하여 배치될 수 있다. 복수의 제1화소(PX1)들 및 복수의 제2화소(PX2)들은 적색, 녹색 및 청색을 구현할 수 있다.
도 5에서는 8개의 제2화소(PX2)들이 모여 하나의 그룹(PG)을 형성하는 것을 도시하나, 하나의 그룹(PG)에 포함된 제2화소(PX2)들의 개수는 제2표시영역(DA2)의 해상도에 따라 변형 설계될 수 있다.
제1표시영역(DA1) 및 제2표시영역(DA2)에는, 제1화소(PX1)들 및 제2화소(PX2)들을 전기적으로 연결하는 복수의 배선(WL)들이 배치될 수 있다. 복수의 배선(WL)들은 각각 서로 교차하는 방향으로 연장된 제1배선(WL1)과 제2배선(WL2)으로 구성된다. 제1배선(WL1)은 제1 내지 제4선(L1, L2, L3, L4)을 포함할 수 있으며, 제1 내지 제4선(L1, L2, L3, L4)은 각각 스캔선들(SL1, SL2, SLp, SLn, 도 4 참조) 중 어느 하나일 수 있다. 또한, 제2배선(WL2)은 데이터선(DL, 도 4 참조) 또는 구동전압선(PL, 도 4 참조)을 포함할 수 있다.
제1배선(WL1)은 동일 행에 배치된 복수의 제1화소(PX1)들 및 제2화소(PX2)들을 연결하기 위해 전체적으로 제1방향(예를 들어, x 방향)을 따라 연장되어 배치될 수 있다. 제2배선(WL2)은 동일 열에 배치된 복수의 제1화소(PX1)들 및 제2화소(PX2)들을 연결하기 위해 전체적으로 제2방향(예를 들어, y 방향)을 따라 연장되어 배치될 수 있다. 제1방향과 제2방향은 서로 직교할 수 있고, 또는 서로 직교하지 않은 서로 다른 방향일 수 있다.
제1배선(WL1)들 및 제2배선(WL2)들은, 이들이 제2표시영역(DA2) 상에서 점유하는 영역을 줄이도록 배치될 수 있다.
일 예로, 도 5에 도시된 것처럼, 제2화소(PX2)들의 그룹(PG)과 중첩되는 제2배선(WL2)들 사이의 간격(d1)은 제2화소(PX2)들의 그룹(PG)과 중첩되지 않고 투과영역(TA) 사이에 배치되는 제2배선(WL2)들 사이의 간격(d2)보다 넓을 수 있다. 이를 위해, 제2배선(WL2)들은 일부 꺾이거나 구부러져 배치될 수 있다.
도 5에서는 제2표시영역(DA2)과 중첩하는 제1배선(WL1)들 사이의 간격이 일정하도록 도시하고 있으나, 제2배선(WL2)들처럼 제1배선(WL1)들 사이의 간격이 서로 다를 수 있다. 또한, 제1배선(WL1)들도 제2배선(WL2)들과 마찬가지로 제1화소(PX1)들 및 제2화소(PX2)들의 배치에 따라 제1배선(WL1)들은 일부 꺾이거나 구부러져 배치될 수 있다.
도 5에 도시된 A부분을 참조하면, 제1표시영역(DA1)에 대응되는 제1배선(WL1)들 일부가 단절되도록 도시하고 있다. 도면에 도시된 바와 다르게 제1배선(WL1)들은 단절되지 않고 제1방향(예를 들어, x 방향)으로 연장되어 제2화소(PX2)들의 그룹(PG) 및 투과영역(TA) 등의 가장자리를 따라 우회할 수 있다. 연장된 제1배선(WL1)들은 제2표시영역(DA2)을 기준으로 반대편의 제1표시영역(DA1)에 배치된 제1화소(PX1)들과 중첩되어 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 도 4에서 상술한 제2화소회로(PC2)를 포함할 수 있으며, 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 도 3에서 상술한 제1화소회로(PC1)를 포함할 수 있다.
전술한 바와 같이 제1화소회로(PC1)는 3개의 스캔선들(SL, SL-1, SL+1, 도 3 참조)을 포함할 수 있으며, 제2화소회로(PC2)는 4개의 스캔선들(SL1, SL2, SLp, SLn, 도 4 참조)을 포함할 수 있다. 즉, 제2화소회로(PC2)에 포함되는 복수의 박막트랜지스터들(T1 내지 T7)은 산화물을 포함하는 반도체층 또는 실리콘을 포함하는 반도체층을 포함할 수 있기 때문에 제1화소회로(PC1)보다 스캔선이 1개 또는 2개 이상 더 많을 수 있다.
도 3 내지 도 5에서, 제1화소회로(PC1) 및 제2화소회로(PC2)가 각각 3개의 스캔선들(SL, SL-1, SL+1) 및 4개의 스캔선들(SL1, SL2, SLp, SLn)을 포함하도록 도시하고 있으나, 제1화소회로(PC1)는 3개 미만 또는 3개 초과의 스캔선들을 포함할 수 있으며 제2화소회로(PC2)도 4개 미만 또는 4개 초과의 스캔선들을 포함할 수 있다.
도 5의 확대도를 참조하면, 제2화소회로(PC2)를 포함하는 제1화소(PX1)는 제1배선(WL1)에 포함된 제1 내지 제4선(L1, L2, L3, L4)이 모두 중첩되어 배치될 수 있다. 이와 다르게 제1화소회로(PC1)를 포함하는 제2화소(PX2)는 일부 스캔선이 필요하지 않으므로, 제1배선(WL1) 중 어느 하나는 투과영역(TA)의 가장자리를 따라 우회할 수 있다.
일 예로, 제1배선(WL1) 중 제1선(L1), 제3선(L3) 및 제4선(L4)은 제2화소(PX2)와 중첩되어 배치되나 제2선(L2)은 중첩되지 않고 제2화소(PX2)들의 그룹(PG) 및 투과영역(TA) 등의 가장자리를 따라 우회할 수 있다.
도 5에서는 제1배선(WL1) 중 제2선(L2)만 제2화소(PX2)들의 그룹(PG) 및 투과영역(TA) 등의 가장자리를 따라 우회하도록 도시하고 있으나, 제1배선(WL1)의 제1 내지 제4선(L1, L2, L3, L4) 중 어느 하나 또는 2 이상의 선이 제2화소(PX2)들의 그룹(PG) 및 투과영역(TA) 등의 가장자리를 따라 우회할 수 있다. 일 예로, 제2선(L2) 및 제3선(L3)은 제2화소(PX2)들의 그룹(PG) 및 투과영역(TA) 등의 가장자리를 따라 우회할 수 있다.
제2표시영역(DA2)에서 제2화소(PX2)들은 투과영역(TA)을 정의하도록 상호 이격되어 위치될 수 있다. 투과영역(TA)은 제2표시영역(DA2)에서 제2화소(PX2)들 및 배선(WL)들이 위치되는 영역을 제외한 영역으로 정의될 수 있다. 도 5를 참조하면, 투과영역(TA)은 1점 쇄선으로 도시되어 있다. 도 5에서는 투과영역(TA)이 십자가 형상으로 형성되어 있지만, 제2화소(PX2)들 및 배선(WL)들의 배치와 형상에 따라 사각형 등의 다각형, 원형, 타원형, 다이아몬드 형상 등 다양하게 형성될 수도 있다.
일 실시예에 있어서, 투과영역(TA)은 후술할 절연층들이 투과영역(TA)에 대응하여 개구들을 가질 수 있다. 이와 다르게 제1표시영역(DA1)과 인접하며 제2표시영역(DA2)의 일부에 해당하는 제1영역(AR1)은 절연층들이 연장되어 개구들을 구비하지 않을 수 있다. 이에 대해서는 도 7에서 자세히 서술하고자 한다.
도 6은 도 5의 II-II'선 및 III-III'선을 따라 취한 단면을 개략적으로 도시한 단면도이며, 도 7은 도 5의 IV-IV'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 7에 있어서, 도 6과 동일한 참조부호는 동일 부재를 일컫는바 이하 중복설명은 생략한다.
본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 도 4에서 상술한 제2화소회로(PC2)를 포함할 수 있으며, 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 도 3에서 상술한 제1화소회로(PC1)를 포함할 수 있다.
즉, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 실리콘 반도체 물질을 포함하는 제1반도체층(A1)를 구비한 제1박막트랜지스터(TFT1) 및 산화물 반도체 물질을 포함하는 제2반도체층(A2)를 구비한 제2박막트랜지스터(TFT2)을 포함할 수 있다. 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 실리콘 반도체 물질을 포함하는 제3 및 제4반도체층(A3, A4)를 각각 구비한 제3 및 제4박막트랜지스터(TFT3, TFT4)를 포함할 수 있다.
이하, 도 6을 참조하여 표시 장치(1)에 포함된 구성을 적층 순서에 따라 보다 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 제1 내지 제4반도체층(A1, A2, A3, A4)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 제1반도체층(A1), 제3반도체층(A3) 및 제4반도체층(A4)이 배치될 수 있다. 제1반도체층(A1), 제3반도체층(A3) 및 제4반도체층(A4)은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다.
제1반도체층(A1), 제3반도체층(A3) 및 제4반도체층(A4)은 채널영역과 상기 채널영역의 양 옆에 배치된 소스영역 및 드레인영역을 포함할 수 있다. 제1반도체층(A1), 제3반도체층(A3) 및 제4반도체층(A4)은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 제1반도체층(A1), 제3반도체층(A3) 및 제4반도체층(A4)을 덮도록 제1게이트절연층(113) 및 제2게이트절연층(115)이 적층되어 배치될 수 있다. 제1게이트절연층(113) 및 제2게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1게이트절연층(113) 상에는 제1반도체층(A1), 제3반도체층(A3) 및 제4반도체층(A4)과 적어도 일부 중첩되도록 각각 제1게이트전극(G1), 제3게이트전극(G3) 및 제4게이트전극(G4)이 배치될 수 있다. 도면에서는 제1게이트전극(G1), 제3게이트전극(G3) 및 제4게이트전극(G4)이 제1게이트절연층(113)에 배치된 것으로 도시하고 있으나, 다른 실시예로, 제1게이트전극(G1), 제3게이트전극(G3) 및 제4게이트전극(G4)은 제2게이트절연층(115) 상면에 배치될 수 있다. 또한, 제1게이트전극(G1), 제3게이트전극(G3) 및 제4게이트전극(G4)은 동일 층에 배치될 수도 있고, 다른 층에 배치될 수도 있다.
일 실시예에 있어서, 스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)로 구비되며, 도 6에 도시한 바와 같이 제1박막트랜지스터(TFT1)와 중첩될 수 있다. 예컨대, 제1박막트랜지스터(TFT1)의 제1게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT1)와 중첩되지 않고, 따로 존재할 수도 있다. 제1박막트랜지스터(TFT1)를 예로 들었지만 제3박막트랜지스터(TFT3)도 동일하다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 제2게이트절연층(115)을 사이에 두고 제1전극(CE1)과 중첩하며, 커패시턴스을 형성한다. 이 경우, 제2게이트절연층(115)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
제2게이트절연층(115) 상에는 스토리지 커패시터(Cst)의 제2전극(CE2)을 덮도록 제1층간절연층(117) 및 제2층간절연층(119)이 구비될 수 있다. 제1층간절연층(117) 및 제2층간절연층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1층간절연층(117) 상에는 제2반도체층(A2)이 배치될 수 있다. 제2반도체층(A2)은 산화물 반도체 물질을 포함할 수 있다. 제2반도체층(A2)은 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
일 예로, 제2반도체층(A2)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 산화물 반도체는 넓은 밴드갭(band gap, 약 3.1eV), 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않아 저주파 구동 시에도 전압 강하에 따른 휘도 변화가 크지 않은 장점이 있다.
제2반도체층(A2) 하부에는 하부금속층(미도시)이 배치될 수 있다. 하부금속층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 하부금속층은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
일 실시예에 있어서, 하부금속층은 산화물 반도체 물질을 포함하는 제2반도체층(A2)과 중첩되도록 배치될 수 있다. 산화물 반도체 물질을 포함하는 제2반도체층(A2)은 광에 취약한 특성을 갖기 때문에, 하부금속층은 기판(100) 측에서 입사되는 외부 광에 의해 제2반도체층(A2)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 제2박막트랜지스터(TFT2)의 소자 특성이 변화하는 것을 방지할 수 있다.
다른 실시예에 있어서, 하부금속층은 제2표시영역(DA2)에서 투과영역(TA)을 제외한 나머지 부분에 모두 대응하여 배치될 수 있다. 즉, 하부금속층은 투과영역(TA)에 대응하는 홀을 구비할 수 있다.
제2반도체층(A2) 상에는 제3게이트절연층(118)이 배치될 수 있다. 제3게이트절연층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
일 실시예로, 도 6에 도시된 것과 같이 제3게이트절연층(118)은 제2반도체층(A2)의 일부와 중첩되도록 패터닝될 수 있다.
제3게이트절연층(118)과 제2반도체층(A2)이 중첩되는 영역은 채널영역으로 이해될 수 있다. 소스영역과 드레인영역은 플라즈마 처리 등에 의한 도체화 과정을 거치는데, 이때 제2반도체층(A2)에서 제3게이트절연층(118)과 중첩된 부분(즉, 채널영역)은 플라즈마 처리에 노출되지 않아 소스영역과 드레인영역과는 다른 성질을 갖게 된다. 즉, 제2반도체층(A2)에 플라즈마 처리 시 제3게이트절연층(118) 상부에 위치하는 제2게이트전극(G2)을 셀프 얼라인(self align) 마스크로 사용함으로써, 제3게이트절연층(118)과 중첩하는 위치에 플라즈마 처리되지 않는 채널영역이 형성되고, 채널영역의 양측에는 각각 플라즈마 처리된 소스영역과 드레인영역이 형성될 수 있다.
다른 실시예로, 제3게이트절연층(118)은 제2반도체층(A2)의 일부와 중첩되도록 패터닝되지 않고, 제2반도체층(A2)을 덮도록 기판(100) 전면(全面)에 배치될 수도 있다.
제3게이트절연층(118) 상에는 제2반도체층(A2)과 적어도 일부 중첩되도록 제2게이트전극(G2)이 배치될 수 있다. 제2게이트전극(G2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
제2층간절연층(119) 상부에는 소스전극들(S1, S2, S3, S4) 및 드레인전극들(D1, D2, D3, D4)이 배치될 수 있다.
상기 소스전극들(S1, S2, S3, S4) 및 드레인전극들(D1, D2, D3, D4)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극들(S1, S2, S3, S4), 드레인전극들(D1, D2, D3, D4) 및 데이터선(DL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 소스전극들(S1, S2, S3, S4) 및 드레인전극들(D1, D2, D3, D4)은 콘택홀을 통해서 반도체층들(A1, A2, A3, A4)의 소스영역 또는 드레인영역에 접속될 수 있다.
소스전극들(S1, S2, S3, S4) 및 드레인전극들(D1, D2, D3, D4)은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 제2층간절연층(119) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
일 실시예에 있어서, 제1 내지 제4박막트랜지스터(TFT1, TFT2, TFT3, TFT4)는 도 3 및 도 4에서 상술한 복수의 박막트랜지스터들(T1 내지 T7) 중 어느 하나 일 수 있다.
제2층간절연층(119) 상에는 평탄화층(120)이 배치되며, 평탄화층(120) 상에 제1발광부(200) 및 제2발광부(200')가 배치될 수 있다.
평탄화층(120)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(120)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
일 실시예에 있어서, 도 6에 도시된 것처럼 평탄화층(120)은 다층으로 구비되어 제1평탄화층(121) 및 제2평탄화층(123)을 포함할 수 있다.
제1게이트절연층(113), 제2층간절연층(119) 및 평탄화층(120) 상에 각각 배선(WL)들이 배치될 수 있다. 제1표시영역(DA1)에 대응하여 배치되는 배선(WL)들은 데이터선(DL, 도 4 참조), 구동전압선(PL, 도 4 참조) 및 스캔선들(SL1, SL2, SLp, SLn, 도 4 참조) 중 어느 하나 일 수 있다. 또한, 제2표시영역(DA2)에 대응하여 배치되는 배선(WL)들은 데이터선(DL), 구동전압선(PL) 및 스캔선들(SL, SL-1, SL+1, 도 3 참조) 중 어느 하나 일 수 있다.
평탄화층(120) 상에는 제1발광부(200) 및 제2발광부(200')가 배치된다. 제1발광부(200)는 제1화소전극(210), 유기발광층을 포함하는 제1중간층(220) 및 대향전극(230)을 포함하며, 제2발광부(200')는 제2화소전극(210'), 유기발광층을 포함하는 제2중간층(220') 및 대향전극(230)을 포함한다.
제1 및 제2화소전극(210, 210')은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 제1 및 제2화소전극(210, 210')은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 제1 및 제2화소전극(210, 210')은 ITO/Ag/ITO로 구비될 수 있다.
평탄화층(120) 상에는 화소정의막(125)이 배치될 수 있다. 또한, 화소정의막(125)은 제1 및 제2화소전극(210, 210')의 가장자리와 제1 및 제2화소전극(210, 210') 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 제1 및 제2화소전극(210, 210')의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
제1발광부(200)의 제1중간층(220)은 화소정의막(125)에 의해 형성된 제1개구(OP1) 내에 배치되고, 제2발광부(200')의 제2중간층(220')은 화소정의막(125)에 의해 형성된 제2개구(OP2) 내에 배치될 수 있다.
일 실시예에 있어서, 제1개구(OP1)는 제2개구(OP2)보다 작을 수 있다. 즉, 제1개구(OP1)는 제1발광부(200)의 제1발광영역(EA1)을 정의하고 제2개구(OP2)는 제2발광부(200')의 제2발광영역(EA2)을 정의할 수 있는데, 제1표시영역(DA1)에 대응하는 제1발광영역(EA1)은 제2표시영역(DA2)에 대응하는 제2발광영역(EA2)보다 작을 수 있다.
이러한 경우, 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들의 밀도가 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들의 밀도보다 낮으므로 제2표시영역(DA2)에 대응하는 제2발광영역(EA2)이 제1발광영역(EA1)보다 크게 형성되어 제2화소(PX2)들이 방출하는 광의 휘도는 제1화소(PX1)들이 방출하는 광의 휘도와 유사할 수 있다.
제1중간층(220) 및 제2중간층(220')은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
제1중간층(220) 및 제2중간층(220')은 복수의 제1화소전극(210)들 및 복수의 제2화소전극(210')들 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 제1중간층(220) 및 제2중간층(220')은 복수의 제1화소전극(210)들 및 복수의 제2화소전극(210')들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 제1 및 제2표시영역(DA1, DA2)에 걸쳐 배치되며, 제1중간층(220) 및 제2중간층(220')과 화소정의막(125)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 제1발광부(200)들 및 복수의 제2발광부(200')들에 있어서 일체(一體)로 형성되어 복수의 제1화소전극(210)들 및 복수의 제2화소전극(210')들에 대응할 수 있다.
캡핑층(미도시)은 대향전극(230) 상부에 배치될 수 있다. 캡핑층은 대향전극(230)을 보호하도록 구성될 수 있으며, 광 추출 효율을 증가시키도록 구성될 수 있다. 예를 들면, 캡핑층은 굴절률이 1.2 내지 3.1인 물질로 이루어질 수 있다. 또한, 캡핑층은 유기물질로 이루어질 수 있다. 다만, 캡핑층이 제거되는 것도 가능하다.
도 6을 참조하면 제2표시영역(DA2)의 하부에 컴포넌트(20)가 위치할 수 있다. 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 컴포넌트(20)는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커, 카메라 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다. 제2표시영역(DA2)에 배치된 컴포넌트(20)의 수는 복수로 구비될 수 있다. 예컨대, 컴포넌트(20)로써 발광소자 및 수광소자가 하나의 제2표시영역(DA2)에 함께 구비될 수 있다. 또는, 하나의 컴포넌트(20)에 발광부 및 수광부가 동시에 구비될 수 있다.
제2표시영역(DA2)에는 복수의 제2화소(PX2)들 및 복수의 투과영역(TA)들이 배치될 수 있다. 복수의 투과영역(TA)들은 컴포넌트(20)로부터 방출되는 빛/신호나 컴포넌트(20)로 입사되는 빛/신호가 투과(tansmission)되는 영역으로 이해할 수 있다.
투과영역(TA)은 상기 투과영역(TA)에 대응되도록 제1 내지 제7홀(H1, H2, H3, H4, H5, H6, H7)들을 구비할 수 있다.
투과영역(TA)에 대응되도록 제1 내지 제7홀(H1, H2, H3, H4, H5, H6, H7)들이 형성된다는 것은, 투과영역(TA)에서 제1 및 제2게이트절연층(113, 115), 제1 및 제2층간절연층(117, 119), 평탄화층(120) 및 화소정의막(125) 등의 부재가 제거되는 것을 의미하는 바, 투과영역(TA)에서의 광 투과율은 현저히 증가될 수 있다.
본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 도 4에서 상술한 제2화소회로(PC2)를 포함할 수 있으며, 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 도 3에서 상술한 제1화소회로(PC1)를 포함할 수 있다.
즉, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 실리콘 반도체 물질을 포함하는 제1반도체층(A1)를 구비한 제1박막트랜지스터(TFT1) 및 산화물 반도체 물질을 포함하는 제2반도체층(A2)를 구비한 제2박막트랜지스터(TFT2)을 포함할 수 있다. 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 실리콘 반도체 물질을 포함하는 제3 및 제4반도체층(A3, A4)를 각각 구비한 제3 및 제4박막트랜지스터(TFT3, TFT4)를 포함할 수 있다.
일 실시예에 있어서, 도 6에 도시된 것처럼, 제1 내지 제4박막트랜지스터(TFT1, TFT2, TFT3, TFT4) 상에 제1 및 제2층간절연층(117, 119), 평탄화층(120) 및 화소정의막(125) 등의 절연층들이 배치될 수 있으며 절연층들은 투과영역(TA)에 대응하여 제1 내지 제7홀(H1, H2, H3, H4, H5, H6, H7)을 가질 수 있다.
다만, 도 7에 도시된 바와 같이 제1표시영역(DA1)과 인접한 제2표시영역(DA2)의 제1영역(AR1)에서는 상기 절연층들이 연장되어 구비될 수 있다. 구체적으로 제1표시영역(DA1)과 인접한 제2표시영역(DA2)의 제1영역(AR1)에 대응하여 절연층들은 제1 내지 제7홀(H1, H2, H3, H4, H5, H6, H7)과 같은 개구 및/또는 홀을 갖지 않을 수 있다.
비교예로, 투과영역을 포함하는 제2표시영역과 제2표시영역을 제외한 표시영역인 제1표시영역의 화소회로가 동일할 수 있다. 즉, 화소회로에 포함된 반도체층은 모두 실리콘 반도체 물질을 포함하도록 제1표시영역 및 제2표시영역의 화소회로가 통일될 수 있으며, 화소회로에 포함된 반도체층 중 적어도 하나는 산화물 반도체 물질을 포함하도록 제1표시영역 및 제2표시영역의 화소회로가 통일될 수 있다.
만일, 제1표시영역 및 제2표시영역의 화소회로에 포함된 반도체층 중 적어도 하나가 산화물 반도체 물질을 포함하도록 통일되는 경우, 제2표시영역에 포함되는 투과영역에 의해 제2표시영역에 대응하여 배치되고 산화물 반도체 물질을 포함하는 박막트랜지스터의 탈수소화가 과도하게 발생할 수 있다. 즉, 투과영역에 의해 산화물 반도체 물질을 포함하는 박막트랜지스터의 소자 특성이 변하기 쉬우며, 제1표시영역에 배치된 박막트랜지스터와 제2표시영역에 배치된 박막트랜지스터의 수소농도가 상이하여 표시 장치의 불량을 유발할 수 있다.
이는, 투과영역은 화소회로 내에 복수의 박막트랜지스터들을 상호 연결하기 위한 콘택홀과 동일한 구조이지만, 콘택홀이 형성되는 면적보다 투과영역이 형성되는 면적이 과도하게 크기 때문에 산화물 반도체 물질을 포함하는 반도체층의 탈수소화가 과도하게 발생하는 것이다.
다만, 본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 실리콘 반도체 물질을 포함하는 제1반도체층(A1)를 구비한 제1박막트랜지스터(TFT1) 및 산화물 반도체 물질을 포함하는 제2반도체층(A2)를 구비한 제2박막트랜지스터(TFT2)을 포함할 수 있다. 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 실리콘 반도체 물질을 포함하는 제3 및 제4반도체층(A3, A4)를 각각 구비한 제3 및 제4박막트랜지스터(TFT3, TFT4)를 포함할 수 있다.
이러한 경우, 제2표시영역(DA2)에는 산화물 반도체 물질을 포함하는 반도체층이 구비되지 않으므로 제2표시영역(DA2)의 투과영역(TA)에 의한 제3 및 제4박막트랜지스터(TFT3, TFT4)의 탈수소화가 과도하게 발생하지 않을 수 있다.
또한, 일 실시예에 있어서, 제1표시영역(DA1)과 인접한 제2표시영역(DA2)의 제1영역(AR1)에서는 절연층들이 연장되어 구비될 수 있으므로, 제1표시영역(DA1)에 배치되며 산화물 반도체 물질을 포함하는 제1반도체층(A1)를 구비한 제1박막트랜지스터(TFT1)가 제1영역(AR1)으로 제1반도체층(A1)의 수소이온이 과도하게 방출되는 것을 방지할 수 있다.
이를 통해 제1표시영역(DA1) 및 제2표시영역(DA2)에 배치되는 제1 내지 제4박막트랜지스터(TFT1, TFT2, TFT3, TFT4)의 소자 특성이 안정해질 수 있으며, 표시 장치(1)의 불량 유발을 개선할 수 있다.
도 8는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이며, 도 9는 도 8의 V-V'선 및 VI-VI'선을 따라 취한 단면을 개략적으로 도시한 단면도이다. 도 8 및 도 9에 있어서, 도 5 및 도 6과 동일한 참조부호는 동일 부재를 일컫는 바 이하 중복설명은 생략한다.
도 8을 참조하면, 제1표시영역(DA1)의 화소회로(PC)는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 복수의 박막트랜지스터들(T1 내지 T7)을 포함하며, 제2표시영역(DA2)의 화소회로(PC)는 산화물 반도체 물질 또는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 복수의 박막트랜지스터들(T1 내지 T7)을 포함한다.
본 실시예에 따른 표시 장치(1)는 제1표시영역(DA1)과 제2표시영역(DA2)의 인접영역에도 투과영역(TA)을 구비할 수 있다. 즉, 도 8의 실시예인 경우, 도 5의 제1영역(AR1)을 채용하지 않을 수 있다. 이는, 제1표시영역(DA1)에 대응하여 배치되는 복수의 박막트랜지스터들(T1 내지 T7)이 모두 산화물 반도체 물질을 포함하지 않으므로 제2표시영역(DA2)의 투과영역(TA)에 의한 반도체층의 과도한 탈수소화가 일어나지 않기 때문이다.
제1표시영역(DA1)에는 제1화소(PX1)들이 배치되며, 각각의 제1화소(PX1)들은 제1발광요소(LE1, 도 2 참조), 예컨대 유기발광다이오드(OLED)를 통해 빛을 방출할 수 있다. 또한, 제2표시영역(DA2)에는 제2화소(PX2)들이 배치되며, 각각의 제2화소(PX2)들은 제2발광요소(LE2, 도 2 참조), 예컨대 유기발광다이오드(OLED)를 통해 빛을 방출할 수 있다. 즉, 제1발광요소(LE1) 및 제2발광요소(LE2)가 빛을 방출하는 영역은 발광영역이 될 수 있다.
일 실시예에 있어서, 도 8에 도시된 것처럼, 제1표시영역(DA1)에 대응하여 복수의 제1화소(PX1)들이 제1방향(예를 들어, x 방향) 및 제2방향(예를 들어, y 방향)을 따라 나란히 배열될 수 있다. 또한, 제2표시영역(DA2)에 대응하여 복수의 제2화소(PX2)들이 8개의 제2화소(PX2)들이 모여 하나의 그룹(PG)을 형성하여 배치될 수 있다. 복수의 제1화소(PX1)들 및 복수의 제2화소(PX2)들은 적색, 녹색 및 청색을 구현할 수 있다.
제1표시영역(DA1) 및 제2표시영역(DA2)에는, 제1화소(PX1)들 및 제2화소(PX2)들을 전기적으로 연결하는 복수의 배선(WL)들이 배치될 수 있다. 복수의 배선(WL)들은 각각 서로 교차하는 방향으로 연장된 제1배선(WL1)과 제2배선(WL2)으로 구성된다. 제1배선(WL1)은 제1 내지 제4선(L1, L2, L3, L4)을 포함할 수 있으며, 제1 내지 제4선(L1, L2, L3, L4)은 각각 스캔선들(SL1, SL2, SLp, SLn, 도 4 참조) 중 어느 하나일 수 있다. 또한, 제2배선(WL2)은 데이터선(DL, 도 4 참조) 또는 구동전압선(PL, 도 4 참조)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 도 3에서 상술한 제1화소회로(PC1)를 포함할 수 있으며, 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 도 4에서 상술한 제2화소회로(PC2)를 포함할 수 있다.
전술한 바와 같이 제1화소회로(PC1)는 3개의 스캔선들(SL, SL-1, SL+1, 도 3 참조)을 포함할 수 있으며, 제2화소회로(PC2)는 4개의 스캔선들(SL1, SL2, SLp, SLn, 도 4 참조)을 포함할 수 있다. 즉, 제2화소회로(PC2)에 포함되는 복수의 박막트랜지스터들(T1 내지 T7)은 산화물을 포함하는 반도체층 또는 실리콘을 포함하는 반도체층을 포함할 수 있기 때문에 제1화소회로(PC1)보다 스캔선이 1개 또는 2개 이상 더 많을 수 있다.
도 3 내지 도 8에서, 제1화소회로(PC1) 및 제2화소회로(PC2)가 각각 3개의 스캔선들(SL, SL-1, SL+1) 및 4개의 스캔선들(SL1, SL2, SLp, SLn)을 포함하도록 도시하고 있으나, 제1화소회로(PC1)는 3개 미만 또는 3개 초과의 스캔선들을 포함할 수 있으며 제2화소회로(PC2)도 4개 미만 또는 4개 초과의 스캔선들을 포함할 수 있다.
도 8의 확대도를 참조하면, 제2화소회로(PC2)를 포함하는 제2화소(PX2)는 제1배선(WL1)에 포함된 제1 내지 제4선(L1, L2, L3, L4)이 모두 중첩되어 배치될 수 있다. 이와 다르게 제1화소회로(PC1)를 포함하는 제1화소(PX1)는 일부 스캔선이 필요하지 않으므로, 제1배선(WL1) 중 어느 하나는 제1화소회로(PC1)의 가장자리를 따라 우회할 수 있다. 즉, 제1화소회로(PC1)들 간에 제2방향(예를 들어, y 방향)으로 이격된 간격을 가질 수 있으며, 상기 간격에 의해 형성된 제2영역(AR2)으로 제1배선(WL1) 중 어느 하나가 중첩되어 지나갈 수 있다.
일 예로, 제1배선(WL1) 중 제1선(L1), 제3선(L3) 및 제4선(L4)은 제1화소(PX1)와 중첩되어 배치되나 제2선(L2)은 중첩되지 않고 제1화소회로(PC1)들의 배치에 의해 형성된 제2영역(AR2)에 중첩되어 지나갈 수 있다.
도 8에서는 제1배선(WL1) 중 제2선(L2)만 제1화소(PX1)들을 우회하도록 도시하고 있으나, 제1배선(WL1)의 제1 내지 제4선(L1, L2, L3, L4) 중 어느 하나 또는 2 이상의 선이 제1화소(PX1)들을 우회할 수 있다. 일 예로, 제2선(L2) 및 제3선(L3)은 제1화소(PX1)들을 우회하여 제2영역(AR2)과 중첩되어 지나갈 수 있다.
도 9를 참조하면, 본 발명의 일 실시예에 있어서, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 도 3에서 상술한 제1화소회로(PC1)를 포함할 수 있으며, 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 도 4에서 상술한 제2화소회로(PC2)를 포함할 수 있다.
즉, 제1표시영역(DA1)에 대응하여 배치되는 제1화소(PX1)들은 실리콘 반도체 물질을 포함하는 제1 및 제2반도체층(A1, A2)를 각각 구비한 제1 및 제2박막트랜지스터(TFT1, TFT2)를 포함할 수 있다. 제2표시영역(DA2)에 대응하여 배치되는 제2화소(PX2)들은 실리콘 반도체 물질을 포함하는 제3반도체층(A3)를 구비한 제3박막트랜지스터(TFT3) 및 산화물 반도체 물질을 포함하는 제4반도체층(A4)를 구비한 제4박막트랜지스터(TFT4)를 포함할 수 있다.
일 예로, 제4반도체층(A4)은 ITZO(InSnZnO) 반도체층, IGZO(InGaZnO) 반도체층 등일 수 있다. 제4반도체층(A4) 하부에는 하부금속층(미도시)이 배치될 수 있다. 일 예로, 하부금속층은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
일 실시예에 있어서, 하부금속층은 산화물 반도체 물질을 포함하는 제4반도체층(A4)과 중첩되도록 배치될 수 있다. 산화물 반도체 물질을 포함하는 제4반도체층(A4)은 광에 취약한 특성을 갖기 때문에, 하부금속층은 기판(100) 측에서 입사되는 외부 광에 의해 제4반도체층(A4)에 포토커런트가 유발되어 산화물 반도체 물질을 포함하는 제4박막트랜지스터(TFT4)의 소자 특성이 변화하는 것을 방지할 수 있다.
다른 실시예에 있어서, 하부금속층은 제2표시영역(DA2)에서 투과영역(TA)을 제외한 나머지 부분에 모두 대응하여 배치될 수 있다. 즉, 하부금속층은 투과영역(TA)에 대응하는 홀을 구비할 수 있다.
제4반도체층(A4) 상에는 제3게이트절연층(118)이 배치될 수 있다. 제3게이트절연층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 일 실시예로, 도 9에 도시된 것과 같이 제3게이트절연층(118)은 제4반도체층(A4)의 일부와 중첩되도록 패터닝될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
111: 버퍼층
113, 115, 118: 제1 내지 제3게이트절연층
117, 119: 제1 및 제2층간절연층
120: 평탄화층
125: 화소정의막
200: 제1발광부
210: 제1화소전극
220: 제1중간층
230: 대향전극
200': 제2발광부
210': 제2화소전극
220': 제2중간층
PX1, PX2: 제1화소, 제2화소
TA: 투과영역
WL: 배선
OP1, OP2: 제1 및 제2개구
H1, H2, H3, H4, H5, H6, H7: 제1 내지 제7홀

Claims (20)

  1. 제1표시영역과, 투과영역을 구비한 제2표시영역을 포함하는, 표시 장치에 있어서,
    상기 제1표시영역에 대응하여 기판 상에 배치되는, 제1화소회로; 및
    상기 제2표시영역에 대응하여 상기 기판 상에 배치되는, 제2화소회로;를 포함하고,
    상기 제1화소회로는 산화물 반도체 물질을 포함하는 반도체층을 구비한 제1박막트랜지스터 및 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제2박막트랜지스터를 포함하며,
    상기 제2화소회로는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제3박막트랜지스터를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1박막트랜지스터, 상기 제2박막트랜지스터 및 상기 제3박막트랜지스터 상에 배치되는 절연층을 더 포함하고,
    상기 절연층은 상기 투과영역에 대응하여 홀을 가지나 상기 제1표시영역과 인접한 상기 제2표시영역의 제1영역에서는 연장되어 구비된, 표시 장치.
  3. 제1항에 있어서,
    제1방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제1배선들을 더 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 복수의 제1배선들 중 제1선은 상기 제1화소회로 및 상기 제2화소회로에 포함되며,
    상기 복수의 제1배선들 중 제2선은 상기 제1화소회로에 포함되나 상기 제2화소회로는 우회하는, 표시 장치.
  5. 제3항에 있어서,
    상기 제1배선들은 스캔선인, 표시 장치.
  6. 제3항에 있어서,
    상기 제1방향과 교차하는 제2방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제2배선들을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제2배선들은 데이터선 또는 구동전압선인, 표시 장치.
  8. 제1항에 있어서,
    상기 제1화소회로 상에 배치되며 상기 제1박막트랜지스터 또는 상기 제2박막트랜지스터와 연결된, 제1화소전극;
    상기 제2화소회로 상에 배치되며 상기 제3박막트랜지스터와 연결된, 제2화소전극;
    상기 제1화소전극 및 상기 제2화소전극의 가장자리를 덮으며, 상기 제1화소전극의 일부를 노출하는 제1개구 및 상기 제2화소전극의 일부를 노출하는 제2개구를 구비한, 화소정의막;
    상기 제1화소전극 및 상기 제2화소전극 상에 배치된, 중간층; 및
    상기 중간층 상에 배치된, 대향전극;을 더 포함하고,
    상기 제1개구는 상기 제2개구보다 작은, 표시 장치.
  9. 제8항에 있어서,
    상기 중간층은 상기 제1개구 내에 배치되는 제1중간층 및 상기 제2개구 내에 배치되는 제2중간층을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1박막트랜지스터는 상기 반도체층과 게이트절연층을 사이에 두고 상기 반도체층과 일부 중첩하는 게이트전극을 포함하며,
    상기 게이트절연층은 상기 게이트전극의 형상에 따라 패터닝된, 표시 장치.
  11. 제1항에 있어서,
    상기 투과영역에 대응하여 상기 기판의 하부에 배치된 컴포넌트를 더 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 컴포넌트는 촬상소자 또는 센서를 포함하는, 표시 장치.
  13. 제1표시영역과, 투과영역을 구비한 제2표시영역을 포함하는, 표시 장치에 있어서,
    상기 제1표시영역에 대응하여 기판 상에 배치되는, 제1화소회로; 및
    상기 제2표시영역에 대응하여 상기 기판 상에 배치되는, 제2화소회로;를 포함하고,
    상기 제1화소회로는 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제1박막트랜지스터를 포함하며,
    상기 제2화소회로는 산화물 반도체 물질을 포함하는 반도체층을 구비한 제2박막트랜지스터 및 실리콘 반도체 물질을 포함하는 반도체층을 구비한 제3박막트랜지스터를 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 제1박막트랜지스터, 상기 제2박막트랜지스터 및 상기 제3박막트랜지스터 상에 배치된 절연층을 더 포함하고,
    상기 절연층은 상기 투과영역에 대응하여 홀을 갖는, 표시 장치.
  15. 제13항에 있어서,
    제1방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제1배선들을 더 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 복수의 제1배선들 중 제1선은 상기 제1화소회로 및 상기 제2화소회로에 포함되며,
    상기 복수의 제1배선들 중 제2선은 상기 제2화소회로에 포함되나 상기 제1화소회로는 우회하는, 표시 장치.
  17. 제16항에 있어서,
    상기 제1화소회로는 복수 개이며, 복수의 상기 제1화소회로들 간에 상기 제1방향과 교차하는 제2방향으로 이격된 간격을 가지고 상기 간격에 의해 형성된 제2영역으로 상기 제2선이 중첩되어 지나가는, 표시 장치.
  18. 제16항에 있어서,
    상기 제1배선들은 스캔선인, 표시 장치.
  19. 제15항에 있어서,
    상기 제1방향과 교차하는 제2방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 복수의 제2배선들을 더 포함하며,
    상기 제2배선들은 데이터선 또는 구동전압선인, 표시 장치.
  20. 제13항에 있어서,
    상기 제2박막트랜지스터는 상기 반도체층과 게이트절연층을 사이에 두고 상기 반도체층과 일부 중첩하는 게이트전극을 포함하며,
    상기 반도체층은 채널영역, 소스영역 및 드레인영역을 포함하고,
    상기 게이트절연층은 상기 소스영역 및 상기 드레인영역을 노출시키도록 패터닝된, 표시 장치.
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