KR20210087611A - 표시 장치 - Google Patents

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KR20210087611A
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disposed
circuit unit
thin film
film transistor
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KR1020200000490A
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윤일구
성승우
이지은
정진태
최민희
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삼성디스플레이 주식회사
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Abstract

본 발명은 발광부가 이동 및/또는 확장된 표시 장치를 위하여, 기판; 상기 기판 상에 배치되며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부; 상기 기판 상에 배치되며, 제1더미 박막트랜지스터 및 제1더미 스토리지 커패시터를 포함하고 상기 제1회로부와 동일한 층에 구비되는 제1더미 회로부; 및 상기 제1더미 회로부 상에 배치되며, 상기 제1회로부에 연결되어 상기 제1회로부에 의해서 구동되는 제1더미 발광부;를 포함하고, 상기 제1더미 발광부는 상기 제1더미 회로부와 중첩되는, 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것으로서, 더 상세하게는 발광부가 이동 및/또는 확장된 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 표시부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 표시부로 사용되기도 한다.
이러한 표시 장치는 표시영역과 비표시영역으로 구획된 기판을 포함하며 표시영역에는 게이트 라인과 데이터 라인이 상호 절연되어 형성된다. 게이트 라인 및 데이터 라인이 교차하여 표시영역에 복수의 화소 영역이 정의되며, 상기 복수의 화소 영역은 외부로 이미지를 표시하기 위해 전기적 신호를 받아 발광한다. 각 화소 영역들에 대응하여 박막트랜지스터 및 상기 박막트랜지스터와 전기적으로 연결되는 화소전극이 구비되며, 상기 화소 영역들에 공통으로 대향전극이 구비된다. 비표시영역에는 표시영역에 전기적 신호를 전달하는 다양한 배선들, 게이트 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
근래 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 사용자가 증가함에 따라 사용자에게 시각적으로 만족감을 주는 연구가 활발히 진행되고 있으며, 그 중 하나가 표시장치의 표시 영역을 확장시키는 것이고 표시 영역을 확장하기 위해 다양하게 시도되고 있다.
본 발명의 실시예들은 발광부가 이동 및/또는 확장된 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부; 상기 기판 상에 배치되며, 제1더미 박막트랜지스터 및 제1더미 스토리지 커패시터를 포함하고 상기 제1회로부와 동일한 층에 구비되는 제1더미 회로부; 및 상기 제1더미 회로부 상에 배치되며, 상기 제1회로부에 연결되어 상기 제1회로부에 의해서 구동되는 제1더미 발광부;를 포함하고, 상기 제1더미 발광부는 상기 제1더미 회로부와 중첩되는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1회로부 상에 배치되며, 상기 제1회로부에 연결되어 상기 제1회로부에 의해서 구동되는 제1발광부;를 더 포함하고, 상기 제1발광부는 상기 제1회로부와 중첩될 수 있다.
일 실시예에 있어서, 상기 기판 상에 배치되며, 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부; 상기 기판 상에 배치되며, 제2더미 박막트랜지스터 및 제2더미 스토리지 커패시터를 포함하고 상기 제2회로부와 동일한 층에 구비되는 제2더미 회로부; 및 상기 제2더미 회로부 상에 배치되며, 상기 제2회로부에 연결되어 상기 제2회로부에 의해서 구동되는 제2더미 발광부;를 더 포함하고, 상기 제2더미 발광부는 상기 제2더미 회로부와 중첩될 수 있다.
일 실시예에 있어서, 상기 제2회로부 상에 배치되며, 상기 제2회로부에 연결되어 상기 제2회로부에 의해서 구동되는 제2발광부;를 더 포함하고, 상기 제2발광부는 상기 제2회로부와 중첩될 수 있다.
일 실시예에 있어서, 상기 기판은 투과영역, 상기 투과영역을 둘러싸는 제1표시영역, 상기 투과영역과 상기 제1표시영역 사이의 제2표시영역, 및 상기 투과영역과 상기 제2표시영역 사이의 제1비표시영역을 구비하고, 상기 제1회로부는 상기 제1표시영역에 배치되며, 상기 제1더미 회로부는 상기 제2표시영역에 배치될 수 있다.
일 실시예에 있어서, 상기 기판은 투과부를 구비하는 제3표시영역, 상기 제3표시영역을 둘러싸는 제1표시영역, 및 상기 제1표시영역과 상기 제3표시영역 사이의 제2표시영역을 구비하고, 상기 제1회로부는 상기 제1표시영역에 배치되며, 상기 제1더미 회로부는 상기 제2표시영역에 배치될 수 있다.
일 실시예에 있어서, 상기 제3표시영역의 하부에 배치된 컴포넌트;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 기판; 상기 기판 상에 배치되며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부; 상기 제1회로부 상에 배치되며, 상기 제1박막트랜지스터와 연결된 제1화소전극; 상기 제1화소전극의 가장자리를 덮으며, 상기 제1화소전극의 일부를 노출하는 제1개구 및 제2개구를 구비한 화소정의막; 상기 제1개구 내에 배치되는 제1중간층; 상기 제2개구 내에 배치되는 제2중간층; 및 상기 화소정의막 상에 배치되며, 상기 제1중간층 및 상기 제2중간층을 덮는 대향전극;을 포함하는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1개구는 상기 제1회로부와 중첩될 수 있다.
일 실시예에 있어서, 상기 기판 상에 배치되며 상기 제1회로부와 동일한 층에 구비되고, 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부; 상기 제2회로부 상에 배치되며 상기 제1화소전극과 동일한 층에 구비되고, 상기 제2박막트랜지스터와 연결된 제2화소전극; 상기 제2화소전극 상에 배치되는 제3중간층; 및 상기 제3중간층과 동일한 층에 구비되는 제4중간층;을 더 포함하고, 상기 화소정의막은 상기 제2화소전극의 가장자리를 덮으며, 상기 제2화소전극의 일부를 노출하는 제3개구 및 제4개구를 더 구비하며, 상기 제3중간층은 상기 제3개구 내에 배치되고, 상기 제4중간층은 상기 제4개구 내에 배치될 수 있다.
일 실시예에 있어서, 상기 제3개구는 상기 제2회로부와 중첩될 수 있다.
일 실시예에 있어서, 상기 기판은 투과영역, 상기 투과영역을 둘러싸는 제1표시영역, 상기 투과영역과 상기 제1표시영역 사이의 제2표시영역, 및 상기 투과영역과 상기 제2표시영역 사이의 제1비표시영역을 구비하고, 상기 제1회로부는 상기 제1표시영역에 배치되며, 상기 제1개구 및 상기 제2개구 중 어느 하나는 상기 제2표시영역에 배치될 수 있다.
일 실시예에 있어서, 상기 기판은 투과부를 구비하는 제3표시영역, 상기 제3표시영역을 둘러싸는 제1표시영역, 및 상기 제1표시영역과 상기 제3표시영역 사이의 제2표시영역을 구비하고, 상기 제1회로부는 상기 제1표시영역에 배치되며, 상기 제1개구 및 상기 제2개구 중 어느 하나는 상기 제2표시영역에 배치될 수 있다.
일 실시예에 있어서, 상기 제3표시영역의 하부에 배치된 컴포넌트;를 더 포함할 수 있다.
본 발명의 또 다른 실시예는, 투과영역, 상기 투과영역을 둘러싸는 제1표시영역, 상기 투과영역과 상기 제1표시영역 사이의 제2표시영역, 및 상기 투과영역과 상기 제2표시영역 사이의 제1비표시영역을 구비한 기판; 상기 제2표시영역에 위치하며 제1방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 제1우회배선; 상기 제1표시영역에 위치하며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부; 상기 제1회로부 상에 배치되며, 상기 제1박막트랜지스터와 연결된 제1화소전극; 상기 제1화소전극의 가장자리를 덮으며, 상기 제1화소전극의 일부를 노출하는 제1개구 및 제2개구를 구비한 화소정의막; 상기 제1개구 내에 배치되는 제1중간층; 상기 제2개구 내에 배치되는 제2중간층; 및 상기 화소정의막 상에 배치되며, 상기 제1중간층 및 상기 제2중간층을 덮는 대향전극;을 포함하고, 상기 제1개구 및 상기 제2개구 중 어느 하나는 상기 제1우회배선과 중첩되는, 표시 장치를 개시한다.
일 실시예에 있어서, 상기 제1표시영역에 위치하고, 상기 제1회로부와 동일한 층에 구비되며 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부; 상기 제2회로부 상에 배치되며 상기 제1화소전극과 동일한 층에 구비되고, 상기 제2박막트랜지스터와 연결된 제2화소전극; 상기 제2화소전극 상에 배치되는 제3중간층; 및 상기 제3중간층과 동일한 층에 구비되는 제4중간층;을 더 포함하고, 상기 화소정의막은 상기 제2화소전극의 가장자리를 덮으며, 상기 제2화소전극의 일부를 노출하는 제3개구 및 제4개구를 더 구비하며, 상기 제3중간층은 상기 제3개구 내에 배치되고, 상기 제4중간층은 상기 제4개구 내에 배치되며, 상기 제3개구 및 상기 제4개구 중 어느 하나는 상기 제1우회배선과 중첩될 수 있다.
일 실시예에 있어서, 상기 제1비표시영역은 투과부를 구비하는 제3표시영역으로 대체될 수 있다.
일 실시예에 있어서, 상기 제3표시영역의 하부 컴포넌트가 더 포함될 수 있다.
일 실시예에 있어서, 상기 기판 상에, 상기 기판에 대향하는 박막봉지층을 더 구비할 수 있다.
일 실시예에 있어서, 상기 제1스토리지 커패시터는 상부전극 및 하부전극으로 구비되며, 상기 하부전극은 상기 제1박막트랜지스터와 중첩될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 발광부가 이동 및/또는 확장된 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 패널 중 어느 한 화소를 나타낸 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 어느 한 화소회로를 나타낸 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 16은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 표시영역(DA)과 인접하게 배치된다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시 장치(1)는 표시영역(DA)에 의해 적어도 부분적으로 둘러싸인 투과영역(TA)을 포함한다. 일 실시예로, 도 1은 투과영역(TA)이 표시영역(DA)에 의해 전체적으로 둘러싸인 것을 도시한다. 비표시영역(NDA)은 투과영역(TA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)의 외곽을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 투과영역(TA)을 전체적으로 둘러싸고, 표시영역(DA)은 제1비표시영역(NDA1)을 전체적으로 둘러싸며, 제2비표시영역(NDA2)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
표시영역(DA)은 제1비표시영역(NDA1)을 둘러싸는 제2표시영역(DA2), 제2표시영역(DA2)을 전체적으로 둘러싸는 제1표시영역(DA1), 및 제1표시영역(DA1)의 외곽을 둘러싸는 제3표시영역(DA3)을 포함할 수 있다. 후술하는 내용을 통해 알 수 있지만, 통상적으로 표시영역에 해당하는 것은 제1표시영역(DA1)이며, 제2표시영역(DA2) 및 제3표시영역(DA3)은 일 실시예에 따른 이동 및/또는 연장된 표시영역에 해당한다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 다른 실시예로서, 무기 EL 표시 장치(Inorganic Light Emitting Display), 퀀텀닷 발광 표시 장치(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 표시 장치가 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도로서, 도 1의 II-II'선에 따른 단면에 대응할 수 있다.
도 2를 참조하면, 표시 장치(1, 도 1 참조)는 표시 패널(10), 표시 패널(10) 상에 배치되는 입력 감지 부재(20), 및 광학적 기능 부재(30)를 포함할 수 있으며, 이들은 윈도우(40)로 커버될 수 있다. 표시 장치(1)는 휴대폰(mobile phone), 노트북, 스마트 워치와 같은 다양한 전자 기기일 수 있다.
표시 패널(10)은 이미지를 표시할 수 있다. 표시 패널(10)은 표시영역(DA)에 배치된 화소들을 포함한다. 화소들은 표시요소 및 이와 연결된 화소회로를 포함할 수 있다. 표시요소는 유기발광 다이오드, 무기발광 다이오드, 또는 퀀텀닷 발광 다이오드 등을 포함할 수 있다.
입력 감지 부재(20)는 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력 감지 부재(20)는 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 신호라인(trace line)들을 포함할 수 있다. 입력 감지 부재(20)는 표시 패널(10) 위에 배치될 수 있다.
입력 감지 부재(20)는 표시 패널(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(OCA)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력 감지 부재(20)는 표시 패널(10)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력 감지 부재(20)와 표시 패널(10) 사이에 개재되지 않을 수 있다. 도 2에는 입력 감지 부재(20)가 표시 패널(10)과 광학적 기능 부재(30) 사이에 개재된 것을 도시하지만, 다른 실시예로서 입력 감지 부재(20)는 광학적 기능 부재(30) 위에 배치될 수 있다.
광학적 기능 부재(30)는 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(40)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부 광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자 및 편광자 자체 또는 보호필름이 반사 방지층의 베이스층으로 정의될 수 있다.
다른 실시예로, 반사 방지층은 블랙 매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부 광 반사율이 감소될 수 있다.
광학적 기능 부재(30)는 렌즈층을 포함할 수 있다. 렌즈층은 표시 패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학적 기능 부재(30)는 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
표시 패널(10), 입력 감지 부재(20), 및 광학적 기능 부재(30)는 개구를 포함할 수 있다. 이와 관련하여, 도 2에는 표시 패널(10), 입력 감지 부재(20), 및 광학적 기능 부재(30)가 각각 제1 내지 제3개구(10H, 20H, 30H)를 포함하며, 제1 내지 제3개구(10H, 20H, 30H)들이 서로 중첩되는 것을 도시한다. 제1 내지 제3개구(10H, 20H, 30H)들은 투과영역(TA)에 대응하도록 위치한다. 즉, 투과영역(TA)은 컴포넌트(50)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 영역일 수 있으며, 제1 내지 제3개구(10H, 20H, 30H)를 통해 형성되는 영역일 수 있다.
다른 실시예로, 표시 패널(10), 입력 감지 부재(20), 및/또는 광학적 기능 부재(30) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예컨대, 표시 패널(10), 입력 감지 부재(20), 및 광학적 기능 부재(30) 중에서 선택된 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있으며, 표시패널(10), 입력 감지 부재(20) 및 광학적 기능 부재(30) 모두 개구를 포함하지 않을 수 있다.
컴포넌트(50)는 투과영역(TA)에 대응할 수 있다. 컴포넌트(50)는 도 2에 실선으로 도시된 바와 같이 제1 내지 제3개구(10H, 20H, 30H) 내에 위치하거나, 점선으로 도시된 바와 같이 표시 패널(10)의 아래에 배치될 수 있다.
컴포넌트(50)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(50)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다.
다른 실시예로, 표시 장치(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(50)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘 등을 포함하는 부재일 수 있다. 표시 장치(1)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(50)가 윈도우(40)를 관통하여 외부로 노출될 수 있으며, 윈도우(40)는 투과영역(TA)에 대응하는 개구를 포함할 수 있다.
컴포넌트(50)는 전술한 바와 같이 표시 패널(10)의 기능과 관계된 구성요소(들)를 포함하거나, 표시 패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 표시 패널(10)은 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 표시영역(DA)에는 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)이 포함되며, 비표시영역(NDA)에는 제1비표시영역(NDA1) 및 제2비표시영역(NDA2)이 포함된다. 도 3은 표시 패널(10) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 기판(100)이 투과영역(TA), 표시영역(DA), 및 비표시영역(NDA)을 갖는 것으로 이해될 수 있다. 또한, 표시 패널(10)은 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다.
제1비표시영역(NDA1)은 투과영역(TA)을 둘러쌀 수 있다. 제1비표시영역(NDA1)은 빛을 방출하는 유기발광다이오드와 같은 표시요소가 배치되지 않은 영역으로, 제1비표시영역(NDA1)에는 투과영역(TA) 주변에 구비된 화소(P)들에 신호를 제공하는 신호라인들이 지나갈 수 있다. 제2비표시영역(NDA2)에는 각 화소(P)에 스캔신호를 제공하는 스캔 드라이버(1100), 각 화소(P)에 데이터신호를 제공하는 데이터 드라이버(1200), 및 제1 및 제2전원전압을 제공하기 위한 메인 전원배선(미도시) 등이 배치될 수 있다. 도 3에는 데이터 드라이버(1200)가 기판(100)의 일 측변에 인접하게 배치된 것을 도시하나, 다른 실시예에 따르면, 데이터 드라이버(1200)는 표시 패널(10)의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시 패널 중 어느 한 화소를 나타낸 등가회로도이다.
도 4a를 참조하면, 각 화소(P)는 화소회로(PC), 및 화소회로(PC)에 연결된 표시요소로서, 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
스위칭 박막트랜지스터(T2)는 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압에 따라 데이터라인(DL)으로부터 입력된 데이터 전압을 구동 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)와 구동전압라인(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압라인(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막트랜지스터(T1)는 구동전압라인(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압라인(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)는 제2전원전압(ELVSS)을 공급받을 수 있다.
도 4a는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터의 개수 및 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있음은 물론이다. 이하, 도 4b를 통해 7개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명한다.
도 4b를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함하며, 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터(Cst)는 신호라인들(SWL, SIL, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결될 수 있다.
도 4b에서는 각 화소(P)가 신호라인들(SWL, SIL, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호라인들(SWL, SIL, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 박막트랜지스터는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(GW)를 전달하는 스캔라인(SWL), 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)에 이전 스캔신호(SI)를 전달하는 이전 스캔라인(SIL), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(EM)를 전달하는 발광제어라인(EL), 스캔라인(SWL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다. 구동전압라인(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(SWL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(SWL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(SWL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(SWL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔라인(SIL)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압라인(VL)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압라인(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이전 스캔라인(SIL)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압라인(VL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이전 스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 4b에서는 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 이전 스캔라인(SIL)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SIL)에 연결되어 이전 스캔신호(GI)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 별도의 신호라인(예컨대, 이후 스캔라인)에 연결되어 상기 신호라인에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4b에서는 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 4b은 화소회로(PC)가 7개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 6개 이하이거나 8개 이상인 것과 같이 다양하게 변경될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 어느 한 화소회로를 나타낸 평면도이다.
도 5를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)는 반도체층(1130)을 따라 배치된다. 반도체층(1130)은 기판(100) 상에 위치하며, 반도체층(1130)의 아래에는 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기물을 포함하는 버퍼층(110, 도 7a 참조)이 배치될 수 있다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED, 도 4a 참조)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역에 중첩하는 제1초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1초기화 소스전극(S4) 및 제1초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S5) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2초기화 박막트랜지스터(T7)는 제2초기화 채널영역에 중첩하는 제2초기화 게이트전극(G7), 및 양측에 위치하는 제2초기화 소스전극(S7) 및 제2초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호라인들(SWL, SIL, EL, DL), 초기화전압라인(VL) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 제1게이트절연층(111, 도 7a 참조)이 배치되고, 제1게이트절연층(111) 상에는 스캔라인(SWL), 이전 스캔라인(SIL), 발광제어라인(EL), 구동 게이트전극(G1), 및 초기화전압라인(VL)이 배치될 수 있다. 제1게이트절연층(111)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드와 같은 무기물을 포함할 수 있다. 스캔라인(SWL), 이전 스캔라인(SIL), 발광제어라인(EL), 구동 게이트전극(G1), 및 초기화전압라인(VL)은, 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 및 이들의 합금과 같은 금속을 포함할 수 있다.
스캔라인(SWL)은 x방향을 따라 연장될 수 있다. 스캔라인(SWL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔라인(SWL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔라인(SIL)은 x방향을 따라 연장되되, 일부 영역들은 각각 제1 및 제2초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔라인(SIL) 중 제1 및 제2초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2초기화 게이트전극(G4, G7)일 수 있다.
발광제어라인(EL)은 x방향을 따라 연장된다. 발광제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
초기화전압라인(VL)은 x방향으로 연장된다. 초기화전압라인(VL)은 초기화연결선(1173)을 통해 제1 및 제2초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다.
도 5에서는 초기화전압라인(VL)이 제1게이트절연층(111) 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압라인(VL)은 평탄화층(117, 도 7a 참조) 상에 배치되며 제1화소전극(310, 도 6 참조)과 동일한 물질을 포함할 수 있다.
전술한 스캔라인(SWL), 이전 스캔라인(SIL), 발광제어라인(EL), 구동 게이트전극(G1) 및 초기화전압라인(VL) 상에는 무기물을 포함하는 제2게이트절연층(113, 도 7a 참조)을 사이에 두고 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)이 될 수 있다.
구동전압라인(PL) 및 제2스토리지 축전판(Cst2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 도 5는 전극전압라인(HL)이 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(1158)을 통해 접속된 것을 도시한다. 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압, 예 +5V)을 가질 수 있다. 전극전압라인(HL)은 일종의 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 y방향을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 y방향에 교차하는 x방향을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
제2스토리지 축전판(Cst2) 및 전극전압라인(HL) 상에는 무기물을 포함하는 제1층간절연층(115, 도 7a 참조)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174)이 배치될 수 있다. 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며, 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 구동전압라인(PL) 및 데이터라인(DL) 등은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터라인(DL)은 y방향으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 y방향으로 연장되며, 전술한 바와 같이 콘택홀(1158)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 전술한 초기화전압라인(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
제1화소전극(310)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 제2층간절연층(116, 도 7a 참조)을 관통하는 콘택홀(1153) 및 제1층간절연층(115)을 관통하는 콘택홀(1143)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이고, 도 7a 및 도 7b는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도로서, 도 6의 IV-IV'선에 따른 단면에 대응할 수 있다.
도 6을 참조하면, 도 3에서 도시한 표시 패널(10)의 일부를 나타낸 것이며, 전술한 바와 같이 표시 패널(10)은 투과영역(TA), 표시영역(DA), 및 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 투과영역(TA)을 둘러싸는 제1비표시영역(NDA1) 및 표시영역(DA)을 전체적으로 둘러싸는 제2비표시영역(NDA2)를 포함한다. 표시영역(DA)은 제1비표시영역(NDA1)을 둘러싸는 제2표시영역(DA2), 제2표시영역(DA2)을 전체적으로 둘러싸는 제1표시영역(DA1), 및 제1표시영역(DA1)을 전체적으로 둘러싸는 제3표시영역(DA3)을 포함한다. 통상적으로 표시영역이라 함은 제1표시영역(DA1)을 의미하며, 제2표시영역(DA2) 및 제3표시영역(DA3)은 본 발명의 일 실시예에 따른 확장된 표시영역을 의미한다.
제1영역(AR1)은 투과영역(TA)에 가까운 제1표시영역(DA1) 및 제2표시영역(DA2)의 일부를 포함하고, 제2영역(AR2)은 제1표시영역(DA1) 및 제3표시영역(DA3)의 일부를 포함한다.
도 6의 확대도는 제1영역(AR1)을 확대한 것으로서 제1표시영역(DA1) 및 제2표시영역(DA2)의 일부를 포함한다. 제1영역(AR1)에는 데이터라인(DL) 및 구동전압라인(PL)이 지나가며, 제2표시영역(DA2)에 위치하고 제1화소전극(310)을 통해 발광하는 제1더미 발광부(300'), 및 제1표시영역(DA1)에 위치하고 제2화소전극(510)을 통해 발광하는 제2발광부(200)를 포함한다.
본 실시예에 있어서, 제1회로부(PC1)는 제1박막트랜지스터(TFT1) 및 제1스토리지 커패시터(Cst1)를 포함하고, 제1더미 회로부(DPC1)는 제1더미 박막트랜지스터(TFT1') 및 제1더미 스토리지 커패시터(Cst1')를 포함하며 제1회로부(PC1)와 동일한 층에 구비될 수 있다. 제1더미 회로부(DPC1) 상에 제1더미 발광부(300')가 배치될 수 있으며, 이 때, 제1더미 발광부(300')는 상기 제1회로부(PC1)에 의해서 구동되나, 제1더미 회로부(DPC1)와 중첩된다.
좀 더 자세히 설명하면, 제1더미 회로부(DPC1)와 중첩되는 제1더미 발광부(300')는 평탄화층(117)에 형성된 콘택홀(1163)에 의해 제1박막트랜지스터(TFT1)에 연결되며, 제1박막트랜지스터(TFT1)를 포함하는 제1회로부(PC1)에 의해 발광하게 된다. 즉, 제1더미 박막트랜지스터(TFT1')와 연결되는 콘택홀은 존재하지 않으며, 제1더미 발광부(300')는 제1더미 회로부(DPC1)와 중첩되어 존재할 뿐 제1더미 회로부(DPC1)와 연결되지 않는다.
제1표시영역(DA1)에는 제2회로부(PC2)와 연결된 제2화소전극(510)에 의해 발광하는 제2발광부(200)가 존재하며, 제2표시영역(DA2)에는 제1회로부(PC1)와 연결된 제1화소전극(310)에 의해 발광하는 제1더미 발광부(300')가 존재할 수 있다. 제1표시영역(DA1)에는 제2회로부(PC2)에 중첩하여 제2발광부(200)가 존재하는 것처럼 제1회로부(PC1)에도 중첩하여 발광부가 존재할 수 있으나 제1더미 발광부(300')가 제2표시영역(DA2)에 위치함으로써 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장될 수 있다.
제2표시영역(DA2)은 제1더미 회로부(DPC1)를 구비하지만 상기 제1더미 회로부(DPC1)에 의해 발광되는 발광부가 존재하지 않는다. 다만, 본 발명의 일 실시예와 같이 제1표시영역(DA1)에 구비된 제1회로부(PC1)에 의해 발광되는 제1더미 발광부(300')를 제2표시영역(DA2)에 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC, 도 4a 참조)가 손상되는 것을 방지하고 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장되는 효과를 얻을 수 있다.
투과영역(TA) 근처에 있는 제1영역(AR1)을 예로 설명했지만, 제1표시영역(DA1) 및 제3표시영역(DA3)의 일부를 포함하는 제2영역(AR2) 또한 마찬가지로 적용될 수 있다. 즉, 제1영역(AR1)에 대응하여 제2화소전극(510)을 통해 발광하는 제2발광부(200)은 제1표시영역(DA1)에 위치하고, 제1화소전극(310)을 통해 발광하는 제1더미 발광부(300')는 제3표시영역(DA3)에 위치할 수 있다. 이를 통해 통상적인 표시영역(DA)인 제1표시영역(DA1)이 제2표시영역(DA2) 및 제3표시영역(DA3)에 해당하는 만큼 확장될 수 있다.
일부 실시예에 있어서, 제1영역(AR1) 및 제2영역(AR2)뿐만 아니라 제2표시영역(DA2) 및 제3표시영역(DA3)에는 제1더미 발광부(300')가 존재할 수 있다.
도 7a 및 도 7b를 참고하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상에 배치된 제1박막트랜지스터(TFT1), 제1스토리지 커패시터(Cst1), 제1더미 박막트랜지스터(TFT1'), 제1더미 스토리지 커패시터(Cst1') 및 표시 요소인 제1더미 발광부(300')를 포함한다. 표시 장치는 제3박막트랜지스터(TFT3) 및 제3더미 박막트랜지스터(TFT3')을 더 포함할 수 있다.
이하, 도 7a를 참조하여 표시 장치에 포함된 구성을 적층 순서에 따라 보다 구체적으로 설명하며, 도 7b는 도 7a의 일부 변형 실시예에 해당하므로 간단히 서술하고자 한다.
기판(100)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
기판(100)과 버퍼층(110) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(100) 등으로부터의 불순물이 반도체층들(A1, A1', A3, A3')로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(110) 상에는 반도체층들(A1, A1', A3, A3')이 배치될 수 있다. 반도체층들(A1, A1', A3, A3')은 비정질 실리콘을 포함하거나, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층들(A1, A1', A3, A3')은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
반도체층들(A1, A1', A3, A3')은 채널영역과 상기 채널영역의 양 옆에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 반도체층들(A1, A1', A3, A3')은 단층 또는 다층으로 구성될 수 있다.
기판(100) 상에는 반도체층들(A1, A1', A3, A3')을 덮도록 제1게이트절연층(111) 및 제2게이트절연층(113)이 적층되어 배치될 수 있다. 제1게이트절연층(111) 및 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1게이트절연층(111) 상에는 반도체층들(A1, A1', A3, A3')과 적어도 일부 중첩되도록 게이트전극들(G1, G1', G3, G3')이 배치될 수 있다. 도면에서는 게이트전극들(G1, G1', G3, G3')이 제1게이트절연층(111)에 배치된 것으로 도시하고 있으나, 다른 실시예로, 게이트전극들(G1, G1', G3, G3')은 제2게이트절연층(113) 상면에 배치될 수 있다. 또한, 게이트전극들(G1, G1', G3, G3')은 동일 층에 배치될 수도 있고, 다른 층에 배치될 수도 있다.
일 실시예에 있어서, 제1스토리지 커패시터(Cst1)는 하부전극(CE1) 및 상부전극(CE2)로 구비되며, 도 7a에 도시한 바와 같이 제1박막트랜지스터(TFT1)와 중첩될 수 있다. 예컨대, 제1박막트랜지스터(TFT1)의 제1게이트전극(G1)은 제1스토리지 커패시터(Cst1)의 하부전극(CE1)으로의 기능을 수행할 수 있다. 이와 다르게 제1스토리지 커패시터(Cst1)는 제1박막트랜지스터(TFT1)와 중첩되지 않고, 따로 존재할 수도 있다.
제1스토리지 커패시터(Cst1)의 상부전극(CE2)은 제2게이트절연층(113)을 사이에 두고 하부전극(CE1)과 중첩하며, 커패시턴스을 형성한다. 이 경우, 제2게이트절연층(113)은 제1스토리지 커패시터(Cst1)의 유전체층의 기능을 할 수 있다. 제1스토리지 커패시터(Cst1)를 예로 들었지만 제1더미 스토리지 커패시터(Cst1')도 동일하다.
제2게이트절연층(113) 상에는 제1스토리지 커패시터(Cst1)의 상부전극(CE2) 및 제1더미 스토리지 커패시터(Cst1')의 상부전극(CE2')을 덮도록 제1층간절연층(115) 및 제2층간절연층(116)이 구비될 수 있다. 제1층간절연층(115) 및 제2층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
제1층간절연층(115) 상부에는 소스전극들(S1, S1', S3, S3'), 드레인전극들(D1, D1', D3, D3') 및 데이터라인(DL)이 배치될 수 있다.
상기 소스전극들(S1, S1', S3, S3'), 드레인전극들(D1, D1', D3, D3') 및 데이터라인(DL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극들(S1, S1', S3, S3'), 드레인전극들(D1, D1', D3, D3') 및 데이터라인(DL)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 소스전극들(S1, S1', S3, S3') 및 드레인전극들(D1, D1', D3, D3')은 콘택홀(1143)을 통해서 반도체층들(A1, A1', A3, A3')의 소스영역 또는 드레인영역에 접속될 수 있다. 도 6 및 도 7a에 도시된 바와 같이 제1드레인전극(D1) 및 제1더미 드레인전극(D1')은 각각 제1게이트절연층(111), 제2게이트절연층(113) 및 제1층간절연층(115)에 형성된 콘택홀들(1143, 1143')을 통해 제1반도체층(A1) 및 제1더미 반도체층(A1')과 연결될 수 있다.
소스전극들(S1, S1', S3, S3') 및 드레인전극들(D1, D1', D3, D3')은 무기 보호층(미도시)으로 커버될 수 있다. 무기 보호층은 질화실리콘(SiNX)과 산화실리콘(SiOX)의 단일막 또는 다층막일 수 있다. 무기 보호층은 제1층간절연층(115) 상에 배치된 일부 배선들을 커버하여 보호하기 위해 도입된 것일 수 있다.
상기 소스전극들(S1, S1', S3, S3') 및 드레인전극들(D1, D1', D3, D3')을 덮도록 제2층간절연층(116)이 배치되며, 제2층간절연층(116)은 제1박막트랜지스터(TFT1)와 제1화소전극(310)을 연결하기 위한 콘택홀(1153)을 포함할 수 있다.
도 7a에는 기판(100) 상에 제1층간절연층(115) 및 제2층간절연층(116)을 포함하며, 제1층간절연층(115), 제2층간절연층(116) 및 평탄화층(117)을 각각 관통하는 콘택홀들(1143, 1153, 1163)을 통해 제1박막트랜지스터(TFT1)와 제1화소전극(310)이 연결되도록 도시하나, 도 7b에 도시된 바와 같이 제1층간절연층(115)으로만 구비될 수 있으며, 제1층간절연층(115)을 관통하는 콘택홀(1143) 및 평탄화층(117)을 관통하는 콘택홀(1163)을 통해 제1박막트랜지스터(TFT1)와 제1화소전극(310)을 연결할 수 있다.
제2층간절연층(116) 상에는 평탄화층(117)이 배치되며, 평탄화층(117) 상에 제1더미 발광부(300')가 배치될 수 있다.
평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있으며, 평탄한 상면을 제공한다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
평탄화층(117) 상에는 제1더미 발광부(300')가 배치된다. 제1더미 발광부(300')는 제1화소전극(310), 유기발광층을 포함하는 제2중간층(320') 및 대향전극(330)을 포함한다.
제1화소전극(310)은 평탄화층(117)에 형성된 콘택홀(1163)을 통해 제1박막트랜지스터(TFT1)의 제1드레인전극(D1)에 연결될 수 있으며, (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 제1화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사층과, 반사층 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 제1화소전극(310)은 ITO/Ag/ITO로 구비될 수 있다.
기판(100)의 표시영역(DA, 도 1 참조)에 있어서, 평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있다. 또한, 화소정의막(119)은 제1화소전극(310)의 가장자리와 제1화소전극(310) 상부의 대향전극(330)의 사이의 거리를 증가시킴으로써 제1화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다.
화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
제1더미 발광부(300')의 제2중간층(320')은 화소정의막(119)에 의해 형성된 제2개구(OP2) 내에 배치되며, 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 표시영역(DA)에 걸쳐 배치되며, 제2중간층(320')과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310, 510)에 대응할 수 있다.
본 실시예에 있어서, 제1더미 발광부(300')는 제1층간절연층(115), 제2층간절연층(116) 및 평탄화층(117)에 각각 형성된 콘택홀들(1143, 1153, 1163)을 통해 제1회로부(PC1)와 연결되어 구동하지만 제1더미 회로부(DPC1)와 중첩된다. 즉, 제1더미 회로부(DPC1)가 존재하는 제2표시영역(DA2)에 배치된다.
도면에 도시된 바와 같이 제1층간절연층(115) 및 제2층간절연층(116) 상에 배치되는 전극층들은 제1층간절연층(115) 및 제2층간절연층(116)을 관통하는 콘택홀들(1143', 1153')을 통해 제1더미 회로부(DPC1)의 제1더미 반도체층(A1')과 연결될 수 있다.
이와 다르게 평탄화층(117)에는 제2층간절연층(116) 상에 배치되는 전극층과 연결되어 제1더미 반도체층(A1')과 연결되는 콘택홀이 존재하지 않을 수 있다. 즉, 제1더미 발광부(300')는 제1더미 회로부(DPC1)에 의해 구동되지 않으며 전술한 바와 같이 제1회로부(PC1)에 의해 구동된다.
도면에는 평탄화층(117)에 콘택홀을 포함하지 않도록 도시하나 제1층간절연층(115), 제2층간절연층(116) 및 평탄화층(117) 중 적어도 어느 하나에 콘택홀을 포함하지 않으므로 제1더미 발광부(300')와 제1더미 회로부(DPC1)가 연결되지 않을 수 있다. 예를 들면, 제2층간절연층(116)을 관통하는 콘택홀(1153')을 구비하지 않을 수 있으며, 제1층간절연층(115) 및 제2층간절연층(116)을 각각 관통하는 콘택홀들(1143', 1153')이 모두 구비되지 않을 수 있다.
앞서 설명한 바와 같이 본 실시예에 의하면, 제1표시영역(DA1)에 구비된 제1회로부(PC1)에 의해 발광되는 제1더미 발광부(300')를 제2표시영역(DA2)에 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC)가 손상되는 것을 방지하는 효과를 얻을 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제2박막트랜지스터(미도시) 및 제2스토리지 커패시터(미도시)를 포함하는 제2회로부(PC2)와 제2더미 박막트랜지스터(미도시) 및 제2더미 스토리지 커패시터(미도시)를 포함하는 제2더미 회로부(DPC2)를 더 포함할 수 있으며, 제2회로부(PC2)에 의해 발광되는 제2더미 발광부(200')를 더 포함할 수 있다.
도 6, 도 7a 및 도 7b에서 설명한 바와 같이 제1화소전극(310)은 평탄화층(117)에 형성된 콘택홀(1163)에 의해 제1회로부(PC1)와 연결되고, 제1회로부(PC1)에 의해 발광되는 제1더미 발광부(300')가 제1더미 회로부(DPC1)와 중첩되어 제2표시영역(DA2)에 위치하게 된다.
제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부(PC2)는 도 7a에서 제1박막트랜지스터(TFT1) 및 제1스토리지 커패시터(Cst1)를 포함하는 제1회로부(PC1)에 대응한다. 또한, 제2더미 박막트랜지스터 및 제2더미 스토리지 커패시터를 포함하는 제2더미 회로부(DPC2)는 제1더미 박막트랜지스터(TFT1') 및 제1더미 스토리지 커패시터(Cst1')를 포함하는 제1더미 회로부(DPC1)에 대응한다.
제2박막트랜지스터의 제2드레인전극(미도시) 및 제2더미 박막트랜지스터의 제2더미 드레인전극(미도시)은 제1게이트절연층(111), 제2게이트절연층(113) 및 제1층간절연층(115)에 형성된 콘택홀들(미도시) 및 제2층간절연층(116)에 형성된 콘택홀들(1150, 1150')을 통해 각각 제2박막트랜지스터의 제2반도체층(미도시) 및 제2더미 박막트랜지스터의 제2더미 반도체층(미도시)과 연결될 수 있다. 또한, 제2화소전극(510)은 평탄화층(117)에 형성된 콘택홀(1160)을 통해 제2박막트랜지스터의 제2드레인전극에 연결될 수 있다.
이와 같이 제2화소전극(510)은 평탄화층(117)에 형성된 콘택홀(1160)에 의해 제1표시영역(DA1)에 위치하는 제2회로부(PC2)와 연결되고, 제2화소전극(510)에 의해 발광되는 제2더미 발광부(200')는 제2더미 회로부(DPC2)와 중첩되며, 제2표시영역(DA2)에 위치하게 된다.
도 8을 참조하면, 제2표시영역(DA2)의 왼쪽부분(DA2')에는 제2화소전극(510)에 의해 발광하는 제2더미 발광부(200')가 존재하며 제2표시영역(DA2)의 오른쪽부분(DA2'')에는 제1화소전극(310)에 의해 발광하는 제1더미 발광부(300')가 존재할 수 있다. 제1표시영역(DA1)에는 제1회로부(PC1) 및 제2회로부(PC2)와 중첩하여 발광부가 존재할 수 있으나 제1더미 발광부(300') 및 제2더미 발광부(200')가 제2표시영역(DA2)에 위치함으로써 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장될 수 있다.
도면에서는 제2표시영역(DA2)의 왼쪽부분(DA2') 및 오른쪽부분(DA2'')에 각각 제2더미 발광부(200') 및 제1더미 발광부(300')를 도시하고 있으나, 일 실시예에서는 2개 이상의 발광부가 제2표시영역(DA2)에 배치될 수 있다.
본 발명의 일 실시예와 같이 제1표시영역(DA1)에 구비된 제1회로부(PC1) 및 제2회로부(PC2)에 의해 발광되는 제1더미 발광부(300') 및 제2더미 발광부(200')를 제2표시영역(DA2)에 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC, 도 4a 참조)가 손상되는 것을 방지하고 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장되는 효과를 얻을 수 있다.
투과영역(TA) 근처에 있는 제1영역(AR1)을 예로 설명했지만, 제1표시영역(DA1) 및 제3표시영역(DA3)의 일부를 포함하는 제2영역(AR2) 또한 마찬가지로 적용될 수 있다.
일부 실시예에 있어서, 제1영역(AR1) 및 제2영역(AR2)뿐만 아니라 제2표시영역(DA2) 및 제3표시영역(DA3)에는 제1더미 발광부(300') 및 제2더미 발광부(200')가 존재할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다. 도 10a 및 도 10b는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도로서, 도 9의 V-V'선에 따른 단면에 대응할 수 있다. 도 9, 도 10a 및 도 10b에 있어서, 도 6, 도 7a 및 도 7b와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 9를 참조하면, 본 실시예에 따른 표시 장치는 제1박막트랜지스터(TFT1) 및 제1스토리지 커패시터(Cst1)를 포함하는 제1회로부(PC1)와 상기 제1회로부(PC1) 상에 배치되며, 상기 제1박막트랜지스터(TFT1)와 연결된 제1화소전극(310)을 포함할 수 있다. 또한, 제1화소전극(310)의 가장자리를 덮으며, 상기 제1화소전극(310)의 일부를 노출하는 제1개구(OP1) 및 제2개구(OP2)를 구비한 화소정의막(119)과 제1개구(OP1) 및 제2개구(OP2) 내에 각각 배치되는 제1중간층(320) 및 제2중간층(320')을 포함하고, 상기 화소정의막(119) 상에 배치되며 제1중간층(320) 및 제2중간층(320')을 덮는 대향전극(330)을 포함할 수 있다. 즉, 도 6에 도시된 일 실시예와 비교할 때, 본 실시예는 제1회로부(PC1)에 의해 구동되며 제1회로부(PC1)와 중첩된 제1발광부(300)를 더 포함할 수 있다.
제1개구(OP1)는 제1회로부(PC1)와 중첩하여 제1표시영역(DA1) 상에 위치하고, 제2개구(OP2)는 제1더미 회로부(DPC1)와 중첩하여 제2표시영역(DA2) 상에 위치할 수 있다. 일 실시예에서, 제1개구(OP1)는 제2표시영역(DA2) 상에 위치할 수 있고, 제1개구(OP1) 및 제2개구(OP2) 모두 제1표시영역(DA1) 또는 제2표시영역(DA2) 상에 위치할 수 있다.
제1표시영역(DA1)에는 제2화소전극(510)에 의해 발광하는 제2발광부(200) 및 제1화소전극(310)에 의해 발광하는 제1발광부(300)가 존재하며, 제2표시영역(DA2)에는 제1화소전극(310)에 의해 발광하는 제1더미 발광부(300')가 존재할 수 있다. 즉, 제1표시영역(DA1)에는 제1회로부(PC1) 및 제2회로부(PC2)에 각각 대응하여 발광부가 존재할 수 있으며, 이에 더하여 제1더미 발광부(300')가 제2표시영역(DA2)에 위치함으로써 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장될 수 있다.
본 발명의 일 실시예와 같이 제1표시영역(DA1)에 구비된 제1회로부(PC1)에 의해 발광되는 제1더미 발광부(300')를 제2표시영역(DA2)에 더 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC)가 손상되는 것을 방지하고 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장되는 효과를 얻을 수 있다. 또한, 도 6에 도시된 일 실시예와 비교할 때, 본 실시예는 제1발광부(300)가 제1표시영역(DA1)에 더 배치되는 바, 휘도가 증가하는 효과도 얻을 수 있다.
투과영역(TA) 근처에 있는 제1영역(AR1)을 예로 설명했지만, 제1표시영역(DA1) 및 제3표시영역(DA3)을 포함하는 제2영역(AR2) 또한 마찬가지로 적용될 수 있다.
도 10a를 참조하면, 도 7a와 비교하여 화소정의막(119)이 제1개구(OP1)를 더 포함하며 제1개구(OP1) 내에 제1중간층(320)이 배치된다. 제1중간층(320)을 덮는 대향전극(330)을 구비하여 제1화소전극(310), 제1중간층(320), 및 대향전극(330)을 포함하는 제1발광부(300)를 더 포함한다. 제1발광부(300)는 제1회로부(PC1)에 의해서 구동되며, 제1회로부(PC1)와 중첩된다.
도 10a에 도시된 일 실시예에 의하면, 제1표시영역(DA1) 상에 제1발광부(300)가 더 포함되므로 휘도가 증가하는 효과를 얻을 수 있다.
도 10b는 도 10a의 일부 변형 실시예에 해당하며, 도 7b에서 전술한 바와 같이 제1층간절연층(115)으로만 구비될 수 있으며, 제1층간절연층(115)을 관통하는 콘택홀(1143) 및 평탄화층(117)을 관통하는 콘택홀(1163)을 통해 제1박막트랜지스터(TFT1)와 제1화소전극(310)을 연결할 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제2박막트랜지스터(미도시) 및 제2스토리지 커패시터(미도시)를 포함하는 제2회로부(PC2)와 제2더미 박막트랜지스터(미도시) 및 제2더미 스토리지 커패시터(미도시)를 포함하는 제2더미 회로부(DPC2)를 더 포함할 수 있으며, 제2회로부(PC2)에 의해 발광되는 제2더미 발광부(200')를 더 포함할 수 있다.
도 9 및 도 10a에서 설명한 바와 같이 제1화소전극(310)은 평탄화층(117)에 형성된 콘택홀(1163)에 의해 제1회로부(PC1)와 연결된다. 화소정의막(119)은 제1화소전극(310)의 가장자리를 덮으며, 제1화소전극(310)의 일부를 노출하도록 제1개구(OP1) 및 제2개구(OP2)를 구비할 수 있다. 제1개구(OP1) 및 제2개구(OP2) 내에 각각 제1중간층(320) 및 제2중간층(320')을 배치할 수 있고, 제1중간층(320) 및 제2중간층(320')을 덮도록 화소정의막(119) 상에 대향전극(330)을 배치할 수 있으며, 이를 통해 제1화소전극(310) 상에 2개의 발광부를 구비할 수 있다.
본 발명의 다른 실시예에 있어서, 제2회로부(PC2)는 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하며, 제2박막트랜지스터와 연결되고 제2회로부(PC2) 상에 배치되는 제2화소전극(510)을 더 포함할 수 있다. 또한, 화소정의막(119)은 제2화소전극(510)의 가장자리를 덮으며, 제2화소전극(510)의 일부를 노출하도록 제3개구(OP3) 및 제4개구(OP4)를 더 구비할 수 있다. 제3개구(OP3) 및 제4개구(OP4) 내에 각각 제3중간층(미도시) 및 제4중간층(미도시)을 배치할 수 있고, 제3중간층 및 제4중간층을 덮도록 화소정의막(119) 상에 대향전극(330)을 배치할 수 있으며, 이를 통해 제2화소전극(510) 상에 2개의 발광부를 구비할 수 있다.
제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부(PC2)는 도 10a에서 제1박막트랜지스터(TFT1) 및 제1스토리지 커패시터(Cst1)를 포함하는 제1회로부(PC1)에 대응한다. 또한, 제2더미 박막트랜지스터 및 제2더미 스토리지 커패시터를 포함하는 제2더미 회로부(DPC2)는 제1더미 박막트랜지스터(TFT1') 및 제1더미 스토리지 커패시터(Cst1')를 포함하는 제1더미 회로부(DPC1)에 대응한다.
제2드레인전극(미도시) 및 제2더미 드레인전극(미도시)은 제1게이트절연층(111), 제2게이트절연층(113) 및 제1층간절연층(115)에 형성된 콘택홀들(미도시)과 제2층간절연층(116)에 형성된 콘택홀들(1150, 1150')을 통해 각각 제2반도체층(미도시) 및 제2더미 반도체층(미도시)과 연결될 수 있다.
제2화소전극(510)은 평탄화층(117)에 형성된 콘택홀(1160)을 통해 제2박막트랜지스터의 제2드레인전극에 연결될 수 있다. 이와 같이 제2화소전극(510)은 평탄화층(117)에 형성된 콘택홀(1160)에 의해 제1표시영역(DA1)에 위치하는 제2회로부(PC2)와 연결되고, 제2화소전극(510)에 의해 발광되는 제2발광부(200)은 제1표시영역(DA1)에 위치하며, 제2화소전극(510)에 의해 발광되는 제2더미 발광부(200')는 제2표시영역(DA2)에 위치하게 된다.
도 11에 도시된 바와 같이 제1개구(OP1) 및 제3개구(OP3)는 제1표시영역(DA1) 상에 위치하고, 제2개구(OP2) 및 제4개구(OP4)는 제2표시영역(DA2) 상에 위치할 수 있다. 일 실시예에 있어서, 제1개구(OP1) 및 제3개구(OP3)는 제2표시영역(DA2) 상에 위치할 수 있고, 제1개구(OP1), 제2개구(OP2), 제3개구(OP3) 및 제4개구(OP4) 모두 제1표시영역(DA1) 또는 제2표시영역(DA2) 상에 위치할 수도 있다.
도 11을 참조하면, 제2표시영역(DA2)의 왼쪽부분(DA2')에는 제2화소전극(510)에 의해 발광하는 제2더미 발광부(200')가 존재하며 제2표시영역(DA2)의 오른쪽부분(DA2'')에는 제1화소전극(310)에 의해 발광하는 제1더미 발광부(300')가 존재할 수 있다. 제1표시영역(DA1)에는 제1회로부(PC1) 및 제2회로부(PC2)에 각각 대응하여 제1발광부(300) 및 제2발광부(200)가 존재할 수 있으며, 제1더미 발광부(300') 및 제2더미 발광부(200')가 제2표시영역(DA2)에 위치함으로써 제1표시영역(DA1)에서 제2표시영역(DA2) 만큼 확장될 수 있다.
도면에서는 제2표시영역(DA2)의 왼쪽부분(DA2') 및 오른쪽부분(DA2'')에 각각 제2더미 발광부(200') 및 제1더미 발광부(300')를 도시하고 있으나, 일 실시예에서는 2개 이상의 발광부가 제2표시영역(DA2)에 배치될 수 있다.
본 발명의 일 실시예와 같이 제1표시영역(DA1)에 구비된 제1회로부(PC1) 및 제2회로부(PC2)에 의해 발광되는 제1더미 발광부(300') 및 제2더미 발광부(200')를 제2표시영역(DA2)에 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC)가 손상되는 것을 방지하고 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장되는 효과를 얻을 수 있다. 또한, 도 9에 도시된 일 실시예와 비교할 때, 본 실시예는 제1발광부(300)가 제1표시영역(DA1)에 더 배치되는 바, 휘도가 증가하는 효과도 얻을 수 있다.
일부 실시예에 있어서, 제1영역(AR1) 및 제2영역(AR2)뿐만 아니라 제2표시영역(DA2) 및 제3표시영역(DA3)에는 제1더미 발광부(300') 및 제2더미 발광부(200')가 존재할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도로서, 제2표시영역에 위치하는 신호라인들을 나타낸다. 도 13은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도로서, 도 12의 VI-VI'선에 따른 단면에 대응할 수 있다. 도 12 및 도 13에 있어서, 도 6, 도 7a 및 도 7b와 동일한 참조부호는 동일 부재를 일컫는 바, 이들에 대한 중복설명은 생략한다.
도 12를 참조하면, 투과영역(TA)을 중심으로 화소(P)들이 표시영역(DA)에 배치되며, 투과영역(TA)과 표시영역(DA) 사이에는 제1비표시영역(NDA1)이 위치할 수 있다. 표시영역(DA)은 도 3에서 설명한 바와 같이 제1표시영역(DA1), 제2표시영역(DA2) 및 제3표시영역(DA3)을 포함한다.
화소(P)들은 투과영역(TA)을 중심으로 상호 이격될 수 있다. 화소(P)들은 투과영역(TA)을 중심으로 위와 아래에 이격되거나, 및/또는 투과영역(TA)을 중심으로 좌우로 이격되어 배치될 수 있다.
화소(P)들에 신호를 공급하는 신호라인들(SWL, SIL, EL, DL) 중 투과영역(TA)과 인접한 신호라인들(SWL, SIL, EL, DL)은 투과영역(TA)을 우회할 수 있다. 제1표시영역(DA1)을 지나는 제1우회배선(WL1)은, 투과영역(TA)을 사이에 두고 위와 아래에 배치된 화소(P)들에 신호를 제공하도록 제1방향(도 12에서 y방향에 해당)으로 연장되되, 제2표시영역(DA2)에서 투과영역(TA)의 가장자리를 따라 우회할 수 있다. 제1표시영역(DA1)을 지나는 제2우회배선(WL2) 및 제3우회배선(WL3)은, 투과영역(TA)을 사이에 두고 좌우에 배치된 화소(P)들에 신호를 제공하도록 제2방향(도 12에서 x방향에 해당)으로 연장되되, 제2표시영역(DA2)에서 투과영역(TA)의 가장자리를 따라 우회할 수 있다. 제1우회배선(WL1), 제2우회배선(WL2) 및 제3우회배선(WL3)은 각각 신호라인들(SWL, SIL, EL, DL) 중 하나에 해당할 수 있다.
도 12의 확대도는 제3영역(AR3)을 확대한 것이며 제1표시영역(DA1), 제2표시영역(DA2) 및 제1비표시영역(NDA1)의 일부를 포함한다. 본 발명의 일 실시예에 따르면 제1표시영역(DA1)에는 제2화소전극(510)에 의해 발광하는 제2발광부(200) 및 제1화소전극(310)에 의해 발광하는 제1발광부(300)가 배치되며, 제2표시영역(DA2)에는 제1화소전극(310)에 의해 발광하는 제1더미 발광부(300')가 배치될 수 있다. 즉, 제1화소전극(310)의 가장자리를 덮고 상기 제1화소전극(310)의 일부를 노출하는 제1개구(OP1) 및 제2개구(OP2)를 구비한 화소정의막(119)을 포함하며 제1개구(OP1) 및 제2개구(OP2) 중 어느 하나는 제2표시영역(DA2)에 위치할 수 있다. 이하 제3영역(AR3)에 대해 도 13을 참조하여 자세히 설명한다.
도 13을 참조하면, 제2표시영역(DA2)에는 기판(100)이 배치되고 기판(100) 상에 버퍼층(110), 제1게이트절연층(111), 제2게이트절연층(113), 제1층간절연층(115), 제2층간절연층(116) 및 평탄화층(117)이 순차적으로 적층되어 배치된다. 제1게이트절연층(111) 상에는 제3우회배선(WL3)이 구비되고 제2게이트절연층(113) 상에는 제2우회배선(WL2)이 구비되며, 층간절연층(115) 상에는 제1우회배선(WL1)이 구비된다. 제1우회배선(WL1), 제2우회배선(WL2) 및 제3우회배선(WL3)은 각각 신호라인들(SWL, SIL, EL, DL) 중 하나에 해당할 수 있다.
평탄화층(117) 상에는 제1발광부(300) 및 제1더미 발광부(300')가 배치된다. 제1발광부(300) 및 제1더미 발광부(300')는 제1화소전극(310)을 공유하며, 화소정의막(119)에 의해 생성된 제1개구(OP1) 및 제2개구(OP2) 내에 각각 유기발광층을 포함하는 제1중간층(320) 및 제2중간층(320')이 배치된다. 상기 화소정의막(119) 상에는 제1중간층(320) 및 제2중간층(320')을 덮는 대향전극(330)이 배치된다.
제1화소전극(310)은 평탄화층(117)에 형성된 콘택홀(1163)을 통해 제1박막트랜지스터(TFT1)의 제1드레인전극(D1)에 연결될 수 있으며, (반)투광성 전극 또는 반사 전극일 수 있다.
도면에서는 제1층간절연층(115), 제2층간절연층(116) 및 평탄화층(117)을 구비하며 이를 각각 관통하는 콘택홀들(1143, 1153, 1163)을 통해 제1화소전극(310)이 제1박막트랜지스터(TFT1)와 연결되나, 도 7b에서 전술한 바와 같이 제1층간절연층(115)으로만 구비될 수 있으며, 제1층간절연층(115)을 관통하는 콘택홀(1143) 및 평탄화층(117)을 관통하는 콘택홀(1163)을 통해 제1박막트랜지스터(TFT1)와 제1화소전극(310)을 연결할 수 있다.
본 발명의 일 실시예와 같이, 제1표시영역(DA1)은 제1표시영역(DA1)에 구비된 제2회로부(PC2)에 의해서 발광되는 제2발광부(200)가 존재하고, 화소정의막(119)에 의해 제1개구(OP1) 및 제2개구(OP2)를 구비하여 제1회로부(PC1)에 의해서 발광되는 제1발광부(300) 및 제1더미 발광부(300')를 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC)가 손상되는 것을 방지하고 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장되는 효과를 얻을 수 있다.
도 14는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
구체적으로 도 14는 도 13의 제1발광부(300) 및 제1더미 발광부(300') 상에 박막봉지층(600)을 더 포함한 표시 장치의 일부를 개략적으로 나타낸 단면도이다.
유기발광다이오드(OLED, 도 4a 참조)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(600)으로 덮어 보호될 수 있다. 박막봉지층(600)은 표시영역(DA)을 덮으며, 표시영역(DA) 외측까지 연장될 수 있다. 박막봉지층(600)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(600)은 제1무기봉지층(610), 유기봉지층(620) 및 제2무기봉지층(630)을 포함할 수 있다.
제1무기봉지층(610)은 대향전극(330)을 덮으며, 산화규소, 질화규소, 및/또는 트라이산질화규소 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1무기봉지층(610)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(610)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(620)은 이러한 제1무기봉지층(610)을 덮으며, 제1무기봉지층(610)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(620)은 표시영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(620)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(630)은 유기봉지층(620)을 덮으며, 산화규소, 질화규소, 및/또는트라이산질화규소 등을 포함할 수 있다.
박막봉지층(600)은 전술한 다층 구조를 통해 박막봉지층(600) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(610)과 유기봉지층(620) 사이에서 또는 유기봉지층(620)과 제2무기봉지층(630) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 표시영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
또한, 일 실시예에 있어서, 기판(100)에 대향하는 밀봉기판(미도시)이 배치될 수 있다. 이는 비표시영역(NDA, 도 1 참조)에서 기판(100)과 밀봉기판을 프릿 등의 실링재로 부착하는 방식으로 밀봉될 수도 있다.
도 15는 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 평면도이며, 도 16은 본 발명의 일 실시예에 따른 표시 장치의 일부를 개략적으로 나타낸 단면도로서, 도 15의 VII-VII'선에 따른 단면에 대응할 수 있다.
도 15을 참조하면, 표시 패널(10')은 표시영역(DA) 및 비표시영역(NDA)을 포함한다. 표시영역(DA)에는 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)이 포함된다. 제2표시영역(DA2)은 제3표시영역(DA3)을 둘러싸고, 제1표시영역(DA1)은 제2표시영역(DA2)을 전체적으로 둘러싼다.
제3표시영역(DA3)의 하부에 컴포넌트(60)가 위치할 수 있다. 컴포넌트(60)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 컴포넌트(60)는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커, 카메라 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다. 제3표시영역(DA3)에 배치된 컴포넌트(60)의 수는 복수로 구비될 수 있다. 예컨대, 컴포넌트(60)로써 발광소자 및 수광소자가 하나의 제3표시영역(DA3)에 함께 구비될 수 있다. 또는, 하나의 컴포넌트(60)에 발광부 및 수광부가 동시에 구비될 수 있다.
도 15의 확대도를 참조하면, 제3표시영역(DA3)에는 복수의 보조 화소(Pa)들이 배치될 수 있다. 또한, 제3표시영역(DA3)에는 표시요소가 배치되지 않는 복수의 투과부(TA')들이 배치될 수 있다. 투과부(TA')는 컴포넌트(60)로부터 방출되는 빛/신호나 컴포넌트(60)로 입사되는 빛/신호가 투과(transmission)되는 영역으로 이해할 수 있다.
소정의 보조 화소(Pa)들은 연속적으로 배치되어 하나의 화소그룹(Pg)을 형성할 수 있다. 화소그룹(Pg)에는 적어도 하나의 보조 화소(Pa)가 포함될 수 있다.
본 실시예에 있어서, 제1더미 발광부(300')는 제1회로부(PC1, 도 6 참조)에 의해 구동되나 제1더미 회로부(DPC1, 도 6 참조)와 중첩될 수 있다. 즉, 도 6에 도시된 바와 같이 1개의 발광부가 제2표시영역(DA2)으로 이동할 수 있다. 또한, 도 8에 도시된 바와 같이 2개의 발광부가 제2표시영역(DA2)으로 이동할 수 있으며, 그 이상도 가능하다.
본 실시예에 있어서, 제1회로부(PC1)에 의해 구동되며 제1회로부(PC1)와 중첩되는 제1발광부(300)를 더 포함할 수 있다. 즉, 도 9에 도시된 바와 같이 발광부가 제2표시영역(DA2)으로 이동하는 것이 아닌 확장될 수 있다. 또한, 도 11에 도시된 바와 같이 2개의 발광부가 제2표시영역(DA2)으로 확장될 수 있으며, 그 이상도 가능하다.
도 16을 참조하면, 본 발명의 일 실시예에 따르는 표시 장치는 제3표시영역(DA3)을 포함한다. 제3표시영역(DA3)에는 보조 화소(Pa) 및 투과부(TA')가 배치된다.
보조 화소(Pa)는 보조 박막트랜지스터(TFT''), 보조 스토리지 커패시터(Cst''), 및 보조 유기발광다이오드(OLED')를 포함할 수 있다. 투과부(TA')는 상기 투과부(TA')에 대응되도록 개구영역(TAH)을 구비할 수 있다.
제3표시영역(DA3)에는 투과부(TA')가 배치되고 있는 바, 컴포넌트(60)로부터 송/수신되는 광이 투과될 수 있다. 예컨대, 컴포넌트(60)에서 방출되는 빛은 투과부(TA')를 통해 z방향을 따라 진행할 수 있고, 표시 장치 외부에서 발생하여 컴포넌트(60) 입사되는 빛은 투과부(TA')를 통해 -z방향을 따라 진행할 수 있다. 일부 실시예에서, 컴포넌트(60)는 복수의 이미지 센서를 구비하여, 하나의 이미지 센서가 하나의 투과부(TA')에 대응하여 배치될 수 있다.
본 실시예에 있어서, 대향전극(330)은 투과부(TA')에 대응하는 개구영역(TAH)을 구비할 수 있다. 일부 실시예에서, 개구영역(TAH)을 형성하는 개구들의 폭은 실질적으로 동일할 수 있다. 예컨대, 대향전극(330)의 개구의 폭은 개구영역(TAH)의 폭과 실질적으로 동일할 수 있다.
이러한 개구영역(TAH)이 투과부(TA')에 대응한다는 것은, 개구영역(TAH)이 투과부(TA')와 중첩함을 의미할 수 있다. 이 때, 개구영역(TAH)의 면적은 제2게이트절연층(113)에 형성된 제1홀(H1)의 면적보다 작게 구비될 수 있다. 이를 위해, 도 16에서는 개구영역(TAH)의 폭(Wt)이 제1홀(H1)의 폭(W1)보다 작은 것으로 도시하고 있다. 여기서, 개구영역(TAH)의 면적 및 제1홀(H1)의 면적은 가장 좁은 면적의 개구의 면적으로 정의될 수 있다.
개구영역(TAH)이 형성된다는 것은, 투과부(TA')에서 대향전극(330) 등의 부재가 제거되는 것을 의미하는 바, 투과부(TA')에서의 광 투과율은 현저히 증가될 수 있다.
본 발명의 일 실시예와 같이 제1회로부(PC1)에 의해 구동되나 제1더미 회로부(DPC1)와 중첩되는 제1더미 발광부(300')를 포함함으로써, 투과영역(TA) 주변에 존재하는 정전기에 의해 화소회로(PC)가 손상되는 것을 방지하고 제1표시영역(DA1)에서 제2표시영역(DA2)만큼 표시영역(DA)이 확장되는 효과를 얻을 수 있다.
또한, 본 발명의 다른 실시예와 같이 제1회로부(PC1)에 의해 구동되고 제1회로부(PC1)와 중첩되는 제1발광부(300)를 더 포함함으로써, 휘도가 증가하는 효과를 얻을 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
119: 화소정의막
300: 제1발광부
300': 제1더미 발광부
310: 제1화소전극
DA1: 제1표시영역
DA2: 제2표시영역
DA3: 제3표시영역
PC1: 제1회로부
PC2: 제2회로부
DPC1: 제1더미 회로부
DPC2: 제2더미 회로부
TA: 투과영역
OP1: 제1개구
OP2: 제2개구

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부;
    상기 기판 상에 배치되며, 제1더미 박막트랜지스터 및 제1더미 스토리지 커패시터를 포함하고 상기 제1회로부와 동일한 층에 구비되는 제1더미 회로부; 및
    상기 제1더미 회로부 상에 배치되며, 상기 제1회로부에 연결되어 상기 제1회로부에 의해서 구동되는 제1더미 발광부;를 포함하고,
    상기 제1더미 발광부는 상기 제1더미 회로부와 중첩되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1회로부 상에 배치되며, 상기 제1회로부에 연결되어 상기 제1회로부에 의해서 구동되는 제1발광부;를 더 포함하고,
    상기 제1발광부는 상기 제1회로부와 중첩되는, 표시 장치.
  3. 제1항에 있어서,
    상기 기판 상에 배치되며, 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부;
    상기 기판 상에 배치되며, 제2더미 박막트랜지스터 및 제2더미 스토리지 커패시터를 포함하고 상기 제2회로부와 동일한 층에 구비되는 제2더미 회로부; 및
    상기 제2더미 회로부 상에 배치되며, 상기 제2회로부에 연결되어 상기 제2회로부에 의해서 구동되는 제2더미 발광부;를 더 포함하고,
    상기 제2더미 발광부는 상기 제2더미 회로부와 중첩되는, 표시 장치.
  4. 제3항에 있어서,
    상기 제2회로부 상에 배치되며, 상기 제2회로부에 연결되어 상기 제2회로부에 의해서 구동되는 제2발광부;를 더 포함하고,
    상기 제2발광부는 상기 제2회로부와 중첩되는, 표시 장치.
  5. 제1항에 있어서,
    상기 기판은 투과영역, 상기 투과영역을 둘러싸는 제1표시영역, 상기 투과영역과 상기 제1표시영역 사이의 제2표시영역, 및 상기 투과영역과 상기 제2표시영역 사이의 제1비표시영역을 구비하고,
    상기 제1회로부는 상기 제1표시영역에 배치되며,
    상기 제1더미 회로부는 상기 제2표시영역에 배치되는, 표시 장치.
  6. 제1항에 있어서,
    상기 기판은 투과부를 구비하는 제3표시영역, 상기 제3표시영역을 둘러싸는 제1표시영역, 및 상기 제1표시영역과 상기 제3표시영역 사이의 제2표시영역을 구비하고,
    상기 제1회로부는 상기 제1표시영역에 배치되며,
    상기 제1더미 회로부는 상기 제2표시영역에 배치되는, 표시 장치.
  7. 제6항에 있어서,
    상기 제3표시영역의 하부에 배치된 컴포넌트;를 더 포함하는, 표시 장치.
  8. 기판;
    상기 기판 상에 배치되며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부;
    상기 제1회로부 상에 배치되며, 상기 제1박막트랜지스터와 연결된 제1화소전극;
    상기 제1화소전극의 가장자리를 덮으며, 상기 제1화소전극의 일부를 노출하는 제1개구 및 제2개구를 구비한 화소정의막;
    상기 제1개구 내에 배치되는 제1중간층;
    상기 제2개구 내에 배치되는 제2중간층; 및
    상기 화소정의막 상에 배치되며, 상기 제1중간층 및 상기 제2중간층을 덮는 대향전극;을 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 제1개구는 상기 제1회로부와 중첩되는, 표시 장치.
  10. 제8항에 있어서,
    상기 기판 상에 배치되며 상기 제1회로부와 동일한 층에 구비되고, 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부;
    상기 제2회로부 상에 배치되며 상기 제1화소전극과 동일한 층에 구비되고, 상기 제2박막트랜지스터와 연결된 제2화소전극;
    상기 제2화소전극 상에 배치되는 제3중간층; 및
    상기 제3중간층과 동일한 층에 구비되는 제4중간층;을 더 포함하고,
    상기 화소정의막은 상기 제2화소전극의 가장자리를 덮으며, 상기 제2화소전극의 일부를 노출하는 제3개구 및 제4개구를 더 구비하며,
    상기 제3중간층은 상기 제3개구 내에 배치되고,
    상기 제4중간층은 상기 제4개구 내에 배치되는, 표시 장치.
  11. 제10항에 있어서,
    상기 제3개구는 상기 제2회로부와 중첩되는, 표시 장치.
  12. 제8항에 있어서,
    상기 기판은 투과영역, 상기 투과영역을 둘러싸는 제1표시영역, 상기 투과영역과 상기 제1표시영역 사이의 제2표시영역, 및 상기 투과영역과 상기 제2표시영역 사이의 제1비표시영역을 구비하고,
    상기 제1회로부는 상기 제1표시영역에 배치되며,
    상기 제1개구 및 상기 제2개구 중 어느 하나는 상기 제2표시영역에 배치되는, 표시 장치.
  13. 제8항에 있어서,
    상기 기판은 투과부를 구비하는 제3표시영역, 상기 제3표시영역을 둘러싸는 제1표시영역, 및 상기 제1표시영역과 상기 제3표시영역 사이의 제2표시영역을 구비하고,
    상기 제1회로부는 상기 제1표시영역에 배치되며,
    상기 제1개구 및 상기 제2개구 중 어느 하나는 상기 제2표시영역에 배치되는, 표시 장치.
  14. 제13항에 있어서,
    상기 제3표시영역의 하부에 배치된 컴포넌트;를 더 포함하는, 표시 장치.
  15. 투과영역, 상기 투과영역을 둘러싸는 제1표시영역, 상기 투과영역과 상기 제1표시영역 사이의 제2표시영역, 및 상기 투과영역과 상기 제2표시영역 사이의 제1비표시영역을 구비한 기판;
    상기 제2표시영역에 위치하며 제1방향을 따라 연장되되, 상기 투과영역의 가장자리를 따라 우회하는 제1우회배선;
    상기 제1표시영역에 위치하며, 제1박막트랜지스터 및 제1스토리지 커패시터를 포함하는 제1회로부;
    상기 제1회로부 상에 배치되며, 상기 제1박막트랜지스터와 연결된 제1화소전극;
    상기 제1화소전극의 가장자리를 덮으며, 상기 제1화소전극의 일부를 노출하는 제1개구 및 제2개구를 구비한 화소정의막;
    상기 제1개구 내에 배치되는 제1중간층;
    상기 제2개구 내에 배치되는 제2중간층; 및
    상기 화소정의막 상에 배치되며, 상기 제1중간층 및 상기 제2중간층을 덮는 대향전극;을 포함하고,
    상기 제1개구 및 상기 제2개구 중 어느 하나는 상기 제1우회배선과 중첩되는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1표시영역에 위치하고, 상기 제1회로부와 동일한 층에 구비되며 제2박막트랜지스터 및 제2스토리지 커패시터를 포함하는 제2회로부;
    상기 제2회로부 상에 배치되며 상기 제1화소전극과 동일한 층에 구비되고, 상기 제2박막트랜지스터와 연결된 제2화소전극;
    상기 제2화소전극 상에 배치되는 제3중간층; 및
    상기 제3중간층과 동일한 층에 구비되는 제4중간층;을 더 포함하고,
    상기 화소정의막은 상기 제2화소전극의 가장자리를 덮으며, 상기 제2화소전극의 일부를 노출하는 제3개구 및 제4개구를 더 구비하며,
    상기 제3중간층은 상기 제3개구 내에 배치되고,
    상기 제4중간층은 상기 제4개구 내에 배치되며,
    상기 제3개구 및 상기 제4개구 중 어느 하나는 상기 제1우회배선과 중첩되는, 표시 장치.
  17. 제15항에 있어서,
    상기 제1비표시영역은 투과부를 구비하는 제3표시영역으로 대체되는, 표시 장치.
  18. 제17항에 있어서,
    상기 제3표시영역의 하부 컴포넌트가 더 포함되는, 표시 장치.
  19. 제15항에 있어서,
    상기 기판 상에, 상기 기판에 대향하는 박막봉지층을 더 구비하는, 표시 장치.
  20. 제15항에 있어서,
    상기 제1스토리지 커패시터는 상부전극 및 하부전극으로 구비되며,
    상기 하부전극은 상기 제1박막트랜지스터와 중첩되는, 표시 장치.
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