KR20200104978A - 표시 패널 - Google Patents

표시 패널 Download PDF

Info

Publication number
KR20200104978A
KR20200104978A KR1020190023294A KR20190023294A KR20200104978A KR 20200104978 A KR20200104978 A KR 20200104978A KR 1020190023294 A KR1020190023294 A KR 1020190023294A KR 20190023294 A KR20190023294 A KR 20190023294A KR 20200104978 A KR20200104978 A KR 20200104978A
Authority
KR
South Korea
Prior art keywords
connection line
layer
semiconductor layers
pixels
area
Prior art date
Application number
KR1020190023294A
Other languages
English (en)
Inventor
윤영수
곽원규
가지현
이동엽
인윤경
차현지
최민희
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020190023294A priority Critical patent/KR20200104978A/ko
Priority to US16/576,648 priority patent/US11309375B2/en
Priority to CN202010088132.XA priority patent/CN111627955A/zh
Publication of KR20200104978A publication Critical patent/KR20200104978A/ko

Links

Images

Classifications

    • H01L27/3225—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136277—Active matrix addressed cells formed on a semiconductor substrate, e.g. of silicon
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • G09F9/33—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements being semiconductor devices, e.g. diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/3262—
    • H01L27/3276—
    • H01L51/52—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/50—OLEDs integrated with light modulating elements, e.g. with electrochromic elements, photochromic elements or liquid crystal elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/17—Passive-matrix OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/8791—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예는, 표시영역 및 표시영역 내측에 배치되는 제1영역을 포함하는 기판, 및 표시영역에 배치되는 복수의 화소들을 포함하고, 복수의 화소들은 제1영역에 인접한 제1화소들의 제1그룹을 포함하며, 제1화소들은 각각 제1반도체층을 포함하되, 제1반도체층들은 제1방향을 따라 연결되어 복수의 제1열들을 이루고, 복수의 제1열들은 각각 제1방향과 교차하는 제2방향을 따라 연장된 제1연결라인에 연결된 표시 패널을 개시한다.

Description

표시 패널 {Display panel}
본 발명의 실시예들은 표시영역 내측에 제1영역을 구비한 표시 패널에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치 중 표시영역이 차지하는 면적을 확대하면서, 표시 장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시영역에 다양한 구성요소를 배치할 수 있는 표시 장의 연구가 이루어지고 있다.
본 발명의 표시영역 내에 다양한 종류의 컴포넌트들을 배치할 수 있는 제1영역을 갖는 표시 패널과 이를 포함하는 표시 장치를 제공할 수 있다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 표시영역 및 상기 표시영역 내측에 배치되는 제1영역을 포함하는 기판; 및 상기 표시영역에 배치되는 복수의 화소들;을 포함하고,
상기 복수의 화소들은 상기 제1영역에 인접한 제1화소들의 제1그룹을 포함하며, 상기 제1화소들은 각각 제1반도체층을 포함하되, 상기 제1반도체층들은 제1방향을 따라 연결되어 복수의 제1열들을 이루고, 상기 복수의 제1열들은 각각 상기 제1방향과 교차하는 제2방향을 따라 연장된 제1연결라인에 연결된, 표시 패널을 개시한다.
상기 복수의 제1열들은 각각 상기 제1영역에 인접한 제1단부 및 상기 제1단부의 반대편인 제2단부를 포함하며, 상기 제1연결라인은 상기 제1단부 및 상기 제2단부 중 적어도 어느 하나와 연결될 수 있다.
상기 복수의 화소들은 상기 제1그룹과 인접하게 배치된 인접 화소 그룹을 포함하고, 상기 인접 화소 그룹의 각 화소들은 반도체층을 포함하며, 상기 반도체층들은 상기 제1방향을 따라 연결되어 복수의 열들을 이루고, 상기 제1연결라인은 상기 복수의 열들과 연결될 수 있다.
상기 제1그룹에 구비된 상기 제1반도체층들의 총 면적은 상기 인접 화소 그룹에 구비된 상기 반도체층들의 총 면적과 다를 수 있다.
상기 제1연결라인은 상기 제1반도체층들과 동일한 물질을 포함할 수 있다.
상기 복수의 화소들은, 상기 제1영역을 사이에 두고 상기 제1그룹과 상호 이격되도록 배치되며 복수의 제2화소들을 구비한 제2그룹을 포함하고, 상기 제2화소들은 각각 제2반도체층을 포함하되, 상기 제2반도체층들은 상기 제1방향을 따라 연결되어 복수의 제2열들을 이룰 수 있다.
상기 제2방향을 따라 연장된 제2연결라인을 더 포함하며, 상기 복수의 제2열들은 각각 상기 제2연결라인에 연결될 수 있다.
상기 복수의 제2열들은 각각 상기 제1영역에 인접한 제1단부 및 상기 제1단부의 반대편인 제2단부를 포함하며, 상기 제2연결라인은 상기 복수의 제2열들 각각의 상기 제1단부 및 상기 제2단부 중 적어도 어느 하나와 연결될 수 있다.
상기 복수의 화소들은 상기 제1그룹과 인접하게 배치된 인접 화소 그룹을 포함하고, 상기 인접 화소 그룹의 각 화소들은 반도체층을 포함하며, 상기 반도체층들은 상기 제1방향을 따라 연결되어 복수의 열들을 이루고, 상기 제2연결라인은 상기 복수의 열들과 연결될 수 있다.
상기 제2연결라인은 상기 제2반도체층들과 동일한 물질을 포함할 수 있다.
본 발명의 다른 실시예는, 제1영역 및 제2영역을 포함하는 기판; 상기 제2영역에 배치되며, 각각 제1방향을 따라 연결된 복수의 제1반도체층들을 포함하는 복수의 제1열들; 상기 제2영역에 배치되며, 각각 상기 제1방향을 따라 연결된 복수의 제2반도체층들을 포함하는 복수의 제2열들; 및 상기 제1열들에 연결되며, 상기 제1방향과 교차하는 제2방향을 따라 연장된 제1연결라인;을 포함하는, 표시 패널을 개시한다.
상기 제1연결라인은 상기 제1반도체층들과 동일한 물질을 포함할 수 있다.
상기 복수의 제1열들은 각각 상기 제1영역에 인접한 제1단부 및 상기 제1단부의 반대편인 제2단부를 포함하며, 상기 제1연결라인은 상기 제1단부 및 상기 제2단부 중 적어도 어느 하나와 연결될 수 있다.
상기 제1열들과 인접하게 배치되며, 각각 상기 제1방향을 따라 연결된 반도체층들을 포함하는 이웃한 열들을 더 포함하며, 상기 제1연결라인은 상기 이웃한 열들과 연결될 수 있다.
상기 제1반도체층들 및 상기 반도체층들은 각각 상기 제2방향을 따라 이웃한 제1반도체층 또는 반도체층과 연결될 수 있다.
상기 제1열들과 상기 제2열들은 상기 제1영역을 사이에 두고 상호 이격될 수 있다.
상기 제1반도체층들 및 상기 제2반도체층들은 각각 상기 제1영역과 인접한 영역에서 계단식으로 배열될 수 있다.
상기 제2열들에 연결되며, 상기 제1방향과 교차하는 제2방향을 따라 연장된 제2연결라인을 더 포함할 수 있다.
상기 제2연결라인은 상기 제2반도체층들과 동일한 물질을 포함할 수 있다.
상기 제2열들과 인접하게 배치되며, 각각 상기 제1방향을 따라 연결된 반도체층들을 포함하는 이웃한 열들을 더 포함하며, 상기 제2연결라인은 상기 이웃한 열들과 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예들에 따르면 표시영역의 내측에 제1영역을 포함하는 표시 패널에서 표시영역의 부분별로 휘도의 차이가 발생하는 것을 방지하거나 최소화할 수 있다. 그러나 이와 같은 효과는 예시적인 것으로, 실시예들에 따른 효과는 후술하는 내용을 통해 자세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도들이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 어느 하나의 화소를 나타낸 등가회로도이다.
도 6a는 본 발명의 일 실시예에 따른 표시 패널 중 n번째 화소의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 표시 패널 중 n 번째 및 n+1번째 화소회로들을 발췌하여 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 어느 하나의 화소의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널 중 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 발췌하여 나타낸 평면도이다.
도 10a 및 도 10b는 각각 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널 중 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 발췌하여 나타낸 평면도이다.
도 12a 내지 도 12d는 도 11의 XII- XII'선에 따른 단면도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 14는 본 발명의 다른 실시예에 따른 표시 패널 중 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 발췌하여 나타낸 평면도이다.
도 15는 본 발명의 다른 실시예에 따른 표시 패널을 나타낸 평면도이다.
도 16은 본 발명의 다른 실시예에 따른 표시 패널 중 제1영역의 주변에 배치된 반도체층들을 나타낸 평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 표시 장치(1)는 제1영역(OA) 및 제1영역(OA)을 적어도 부분적으로 둘러싸는 제2영역인 표시영역(DA)을 포함한다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 도 1은 표시영역(DA)의 내측에 하나의 제1영역(OA)이 배치된 것을 도시하며, 제1영역(OA)은 표시영역(DA)에 의해 전체적으로 둘러싸일 수 있다. 제1영역(OA)은 도 2a 및 도 2b를 참조하여 후술할 컴포넌트가 배치되는 영역일 수 있다.
제1영역(OA)과 제2영역인 표시영역(DA) 사이에는 제3영역으로서 중간영역(MA)이 배치되며, 표시영역(DA)은 제4영역인 외곽영역(PA)에 의해 둘러싸일 수 있다. 중간영역(MA) 및 외곽영역(PA)은 화소들이 배치되지 않은 일종의 비표시영역일 수 있다. 중간영역(MA)은 표시영역(DA)에 의해 전체적으로 둘러싸이고, 표시영역(DA)은 외곽영역(PA)에 의해 전체적으로 둘러싸일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 다른 실시예로서, 표시 장치(1)는 무기 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1은 제1영역(OA)이 하나이며 대략 원형인 것을 도시하고 있으나 본 발명은 이에 한정되지 않는다. 제1영역(OA)의 개수는 2개 이상일 수 있으며, 각각의 형상은 원형, 타원형, 다각형, 별 형상, 다이아몬드 형상 등 다양하게 변경될 수 있음은 물론이다.
도 2a 및 도 2b는 각각 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도로서, 도 1의 II-II'선에 따른 단면에 대응할 수 있다.
도 2a를 참조하면, 표시 장치(1)는 표시 패널(10), 표시 패널(10) 상에 배치되는 입력감지층(40), 및 광학 기능층(50)을 포함할 수 있으며, 이들은 윈도우(60)로 커버될 수 있다. 표시 장치(1)는 휴대폰(mobile phone), 노트북, 스마트 워치와 같은 다양한 종류의 전자 기기일 수 있다.
표시 패널(10)은 이미지를 표시할 수 있다. 표시 패널(10)은 표시영역(DA)에 배치된 화소들을 포함한다. 화소들은 표시요소 및 이와 연결된 화소회로를 포함할 수 있다. 표시요소는 유기발광다이오드, 또는 퀀텀닷 유기발광다이오드 등을 포함할 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 트레이스 라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시 패널(10) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는/및 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 표시 패널(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(optical clear adhesive)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력감지층(40)은 표시 패널(10)을 형성하는 공정 이후에 연속적으로 형성될 수 있으며, 이 경우 입력감지층(40)은 표시 패널(10)의 일부로 이해될 수 있으며, 입력감지층(40)과 표시 패널(10) 사이에는 점착층이 개재되지 않을 수 있다. 도 2a에는 입력감지층(40)이 표시 패널(10)과 광학 기능층(50) 사이에 개재된 것을 도시하지만, 다른 실시예로서, 입력감지층(40)은 광학 기능층(50) 위에 배치될 수 있다.
광학 기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(60)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입의 편광자는 연신형 합성수지 필름을 포함하고, 액정 코팅타입의 편광자는 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자 및 편광자의 보호필름이 반사 방지층의 베이스층으로 정의될 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 컬러필터들 각각은 적색, 녹색, 또는 청색의 안료나 염료를 포함할 수 있다. 또는, 컬러필터들 각각은 전술한 안료나 염료 외에 양자점을 더 포함할 수 있다. 또는, 컬러필터들 중 일부는 전술한 안료나 염료를 포함하지 않을 수 있으며, 산화티타늄과 같은 산란입자들을 포함할 수 있다.
다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1 반사층과 제2 반사층을 포함할 수 있다. 제1 반사층 및 제2 반사층에서 각각 반사된 제1 반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
광학 기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시 패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학 기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
일 실시예에서, 광학 기능층(50)은 표시 패널(10) 및/또는 입력감지층(40)을 형성하는 공정 이후에 연속적으로 형성될 수 있다. 이 경우, 광학 기능층(50) 표시 패널(10) 및/또는 입력감지층(40) 사이에는 점착층이 개재되지 않을 수 있다.
표시 패널(10), 입력감지층(40), 및/또는 광학 기능층(50)은 개구를 포함할 수 있다. 이와 관련하여, 도 2a에는 표시 패널(10), 입력감지층(40), 및 광학 기능층(50)이 각각 제1 내지 제3개구(10H, 40H, 50H)를 포함하며, 제1 내지 제3개구(10H, 40H, 50H)들이 서로 중첩되는 것을 도시한다. 제1 내지 제3개구(10H, 40H, 50H)들은 제1영역(OA)에 대응하도록 위치한다. 다른 실시예로, 표시 패널(10), 입력감지층(40), 및 광학 기능층(50) 중 하나 또는 그 이상은 개구를 포함하지 않을 수 있다. 예컨대, 표시 패널(10), 입력감지층(40), 및 광학 기능층(50) 중에서 선택된 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다. 또는, 표시 패널(10), 입력감지층(40), 및 광학 기능층(50)은, 도 2b에 도시된 바와 같이 개구를 포함하지 않을 수 있다.
제1영역(OA)은 전술한 바와 같이 표시 장치(1)에 다양한 기능을 부가하기 위한 컴포넌트(20)가 위치하는 일종의 컴포넌트 영역(예, 센서 영역, 카메라 영역, 스피커 영역, 등)일 수 있다. 컴포넌트(20)는 도 2a에 도시된 바와 같이 제1 내지 제3개구(10H, 40H, 50H) 내에 위치할 수 있다. 또는, 컴포넌트(20)는 도 2b에 도시된 바와 같이 표시 패널(10)의 아래에 배치될 수 있다.
컴포넌트(20)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(20)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 출력하거나 또는/및 수신하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 일부 실시예에서, 제1영역(OA)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과영역(transmission area)으로 이해될 수 있다.
다른 실시예로, 표시 장치(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(20)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘과 같은 부재일 수 있다. 표시 장치(1)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(20)가 윈도우(60)를 관통하여 외부로 노출될 수 있으며, 윈도우(60)는 제1영역(OA)에 대응하는 개구를 포함할 수 있다.
컴포넌트(20)는 전술한 바와 같이 표시 패널(10)의 기능과 관계된 구성요소(들)를 포함하거나, 표시 패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다. 도 2a 및 도 2b에는 도시되지 않았으나 윈도우(60)와 광학 기능층(50) 사이에는 광학 투명 점착제 등이 위치할 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도들이다.
도 3a를 참조하면, 표시 패널(10)은 기판(100) 상에 배치된 표시층(200)을 포함한다. 기판(100)은 글래스재를 포함하거나 고분자 수지를 포함할 수 있다. 기판(100)은 다층으로 형성될 수 있다. 예컨대, 기판(100)은 도 3a의 확대도에 도시된 바와 같이, 제1베이스층(101), 제1배리어층(102), 제2베이스층(103), 및 제2배리어층(104)을 포함할 수 있다.
제1베이스층(101) 및 제2베이스층(103)은 각각 고분자 수지를 포함할 수 있다. 예컨대, 제1베이스층(101) 및 제2베이스층(103)은 폴리에테르술폰(PES, polyethersulfone), 폴리아릴레이트(PAR, polyarylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리이미드(polyimide: PI), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 등과 같은 고분자 수지를 포함할 수 있다. 제1베이스층(101) 및 제2베이스층(103)은 투명한 고분자 수지를 포함할 수 있다.
제1배리어층(102) 및 제2배리어층(104)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물, 실리콘산화물과 같은 무기물을 포함하는 단일 층 또는 다층일 수 있다.
표시층(200)은 복수의 화소들을 구비한다. 표시층(200)은 각 화소마다 배치되는 표시요소들을 포함하는 표시요소층(200A), 및 각 화소마다 배치되는 화소회로와 절연층들을 포함하는 화소회로층(200B)을 포함할 수 있다. 각 화소회로는 트랜지스터 및 스토리지 커패시터를 포함할 수 있으며, 각 표시요소는 유기발광다이오드(organic light-emitting diode, OLED)를 포함할 수 있다.
표시층(200)의 표시요소들은 박막봉지층(300)과 같은 봉지부재로 커버될 수 있으며, 박막봉지층(300)은 적어도 하나의 무기봉지층과 적어도 하나의 유기봉지층을 포함할 수 있다. 표시 패널(10)이 고분자 수지를 포함하는 기판(100), 및 무기봉지층과 유기봉지층을 포함하는 박막봉지층(300)을 구비하는 경우, 표시 패널(10)의 유연성(flexibility)을 향상시킬 수 있다.
표시 패널(10)은 표시 패널(10)을 관통하는 제1개구(10H)를 포함할 수 있다. 제1개구(10H)는 제1영역(OA)에 위치할 수 있으며, 이 경우 제1영역(OA)은 일종의 개구영역일 수 있다. 도 3a는 기판(100) 및 박막봉지층(300)이 각각 표시 패널(10)의 제1개구(10H)에 대응하는 관통홀(100H, 300H)을 포함하는 것을 도시한다. 표시층(200)도 제1영역(OA)에 대응하는 관통홀(200H)을 포함할 수 있다.
다른 실시예로, 도 3b에 도시된 바와 같이 기판(100)은 제1영역(OA)에 대응하는 관통홀을 포함하지 않을 수 있다. 표시층(200)은 제1영역(OA)에 대응하는 관통홀(200H)을 포함할 수 있다. 박막봉지층(300)은 제1영역(OA)에 대응하는 관통홀을 포함하지 않을 수 있다. 다른 실시예로, 도 3c에 도시된 바와 같이 표시층(200)은 제1영역(OA)에 대응하는 관통홀(200H)을 포함하지 않을 수 있으며, 표시요소층(200A)은 제1영역(OA)에 위치하지 않는다.
도 3a 내지 도 3c에는 표시요소층(200A)이 제1영역(OA)에 배치되지 않은 것을 도시하나, 본 발명은 이에 한정되지 않는다. 다른 실시예로서, 도 3d에 도시된 바와 같이 제1영역(OA)에는 보조표시요소층(200C)이 위치할 수 있다. 보조표시요소층(200C)은 표시요소층(200A)의 표시요소와 다른 구조 또는/및 다른 방식으로 동작하는 표시요소를 포함할 수 있다.
일 실시예로, 표시요소층(200A)의 각 화소는 능동형 유기발광다이오드를 포함하고, 보조표시요소층(200C)은 각각 수동형 유기발광다이오드를 포함하는 화소들을 구비할 수 있다. 보조표시요소층(200C)이 수동형 유기발광다이오드의 표시요소를 포함하는 경우, 해당 수동형 유기발광다이오드 아래에는 화소회로를 이루는 구성요소들이 존재하지 않을 수 있다. 예컨대, 화소회로층(200B) 중 보조표시요소층(200C) 아래의 부분은 트랜지스터 및 스토리지 커패시터를 포함하지 않는다.
또 다른 실시예로, 보조표시요소층(200C)은 표시요소층(200A)과 동일한 타입(예, 능동형 유기발광다이오드)의 표시요소를 포함할 수 있으나, 그 아래의 화소회로의 구조가 다를 수 있다. 예컨대, 보조표시요소층(200C) 아래의 화소회로(예, 기판과 트랜지스터 사이에 차광막을 갖는 화소회로 등)는 표시요소층(200A) 아래의 화소회로와 다른 구조를 포함할 수 있다. 또는, 보조표시요소층(200C)의 표시요소들은 표시요소층(200A)의 표시요소들과 다른 제어 신호에 따라 동작할 수 있다. 보조표시요소층(200C)이 배치된 제1영역(OA)에는 비교적 높은 투과율을 요하지 않는 컴포넌트(예컨대, 적외선 센서 등)가 배치될 수 있다. 이 경우, 제1영역(OA)은 컴포넌트 영역이자 보조 표시영역으로 이해될 수 있다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도들이다. 앞서 도 3a 내지 도 3d를 참조하여 설명한 표시 패널(10)이 박막봉지층(300)을 구비하는 것과 달리, 도 4a 내지 도 4d의 표시 패널(10')은 봉지기판(300A)과 실런트(340)를 포함할 수 있다.
도 4a 내지 도 4c에 도시된 바와 같이, 기판(100), 표시층(200), 및 봉지기판(300A) 중 하나 또는 그 이상은, 제1영역(OA)과 대응하는 관통홀(100H, 200H, 300AH)을 구비할 수 있다. 제1영역(OA)에는 표시요소층(200A)이 배치되지 않거나, 도 4d에 도시된 바와 같이 보조표시요소층(200C)이 배치될 수 있다. 보조표시요소층(200C)은 앞서 도 3d를 참조하여 설명한 바와 같다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 어느 하나의 화소를 나타낸 등가회로도이다.
도 5를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 트랜지스터들 및 스토리지 커패시터(storage capacitor)를 포함할 수 있다. 트랜지스터들 및 스토리지 커패시터는 신호라인(SWL, SIL, EL, DL), 초기화전압라인(VIL), 및 구동전압라인(PL)에 연결될 수 있다.
도 5에서는 각 화소(P)가 신호라인(SWL, SIL, EL, DL), 초기화전압라인(VIL), 및 구동전압라인(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호라인(SWL, SIL, EL, DL) 중 적어도 어느 하나, 초기화전압라인(VIL)과 구동전압라인(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
복수의 트랜지스터는 구동 트랜지스터(driving TFT, T1), 스위칭 트랜지스터(switching TFT, T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)를 포함할 수 있다.
신호라인은 스캔신호(GW)를 전달하는 제1스캔라인(SWL), 제1초기화 트랜지스터(T4)와 제2초기화 트랜지스터(T7)에 이전 스캔신호(SI)를 전달하는 제2스캔라인(SIL), 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)에 발광제어신호(EM)를 전달하는 발광제어라인(EL), 제1스캔라인(SWL)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(DL)을 포함한다. 구동전압라인(PL)은 구동 트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압라인(VIL)은 구동 트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1)에 연결되어 있고, 구동 트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있으며, 구동 트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 트랜지스터(T2)의 스위칭 게이트전극(G2)은 제1스캔라인(SWL)에 연결되어 있고, 스위칭 트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터라인(DL)에 연결되어 있으며, 스위칭 트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 트랜지스터(T5)를 경유하여 구동전압라인(PL)에 연결되어 있다. 스위칭 트랜지스터(T2)는 제1스캔라인(SWL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 트랜지스터(T3)의 보상 게이트전극(G3)은 제1스캔라인(SWL)에 연결되어 있고, 보상 트랜지스터(T3)의 보상 소스전극(S3)은 구동 트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 제1초기화 트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 트랜지스터(T3)는 제1스캔라인(SWL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 구동 트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 트랜지스터(T4)의 제1초기화 게이트전극(G4)은 제2스캔라인(SIL)에 연결되어 있고, 제1초기화 트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 트랜지스터(T7)의 제2초기화 드레인전극(D7)과 초기화전압라인(VIL)에 연결되어 있으며, 제1초기화 트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(Cst1), 보상 트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 트랜지스터(T4)는 제2스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 초기화전압(Vint)을 구동 트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압라인(PL)과 연결되어 있고, 동작제어 트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 트랜지스터(T7)의 제2초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 트랜지스터(T7)의 제2초기화 게이트전극(G7)은 제2스캔라인(SIL)에 연결되어 있고, 제2초기화 트랜지스터(T7)의 제2초기화 소스전극(S7)은 발광제어 트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 트랜지스터(T7)의 제2초기화 드레인전극(D7)은 제1초기화 트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압라인(VIL)에 연결되어 있다. 제2초기화 트랜지스터(T7)는 제2스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 5에서는 제1초기화 트랜지스터(T4)와 제2초기화 트랜지스터(T7)가 제2스캔라인(SIL)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 트랜지스터(T4)는 제2스캔라인(SIL)에 연결되어 이전 스캔신호(GI)에 따라 구동하고, 제2초기화 트랜지스터(T7)는 해당하는 화소(P)의 이전 행 또는 이후 행에 배치된 화소의 제1스캔라인 또는 제2스캔라인에 연결될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(Cst2)은 구동전압라인(PL)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 5에서는 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 5는 화소회로(PC)가 7개의 트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 6개 이하이거나 8개 이상인 것과 같이 다양하게 변경될 수 있다.
도 5에서는 제1초기화 트랜지스터(T4)와 제2초기화 트랜지스터(T7)가 제2스캔라인(SIL)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 트랜지스터(T4)는 제2스캔라인(SIL)에 연결되어 이전 스캔신호(GI)에 따라 구동하고, 제2초기화 트랜지스터(T7)는 해당하는 화소(P)의 이전 행 또는 이후 행에 배치된 화소의 제1스캔라인 또는 제2스캔라인에 연결될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 표시 패널 중 n번째 화소의 평면도이고, 도 6b는 본 발명의 일 실시예에 따른 표시 패널 중 n 번째 및 n+1번째 화소화로들을 발췌하여 나타낸 평면도이다.
도 6a를 참조하면, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다.
반도체층(1130)의 일 부분들은, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7) 각각의 반도체층에 해당한다. 바꾸어 말하면, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 트랜지스터(T3)는 듀얼 트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 보상 채널영역의 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1초기화 트랜지스터(T4)는 듀얼 트랜지스터로, 2개의 제1초기화 채널영역에 중첩하는 제1초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1초기화 소스전극(S4) 및 제1초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 동작제어 채널영역의 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 발광제어 채널영역의 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2초기화 트랜지스터(T7)는 제2초기화 채널영역에 중첩하는 제2초기화 게이트전극(G7), 및 제2초기화 채널영역의 양측에 위치하는 제2초기화 소스전극(S7) 및 제2초기화 드레인전극(D7)을 포함할 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 제1스캔라인(SWL), 제2스캔라인(SIL), 발광제어라인(EL), 및 구동 게이트전극(G1)이 배치될 수 있다.
제1스캔라인(SWL), 제2스캔라인(SIL), 발광제어라인(EL)은 각각 제1방향(x방향)을 따라 연장될 수 있다. 제1스캔라인(SWL)의 일 부분들은 스위칭 게이트전극(G2) 및 보상 게이트전극(G3)에 해당할 수 있다. 제2스캔라인(SIL)의 일 부분들은 각각 제1초기화 게이트전극(G4) 및 제2초기화 게이트전극(G7)에 해당할 수 있다. 발광제어라인(EL)의 일 부분들은 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)에 해당할 수 있다.
구동 게이트전극(G1)은 아일랜드 전극으로, 노드연결선(1174)을 통해 보상 트랜지스터(T3)와 연결될 수 있다.
전술한 제1스캔라인(SWL), 제2스캔라인(SIL), 발광제어라인(EL), 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1방향을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)이 될 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 후술할 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(예, 정전압)을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
전극전압라인(HL) 상에는 절연층(들)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174)이 배치될 수 있다.
데이터라인(DL), 구동전압라인(PL)은 제2방향(y방향)으로 연장될 수 있다. 데이터라인(DL)은 콘택홀(1154)을 통해 스위칭 트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2초기화 트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압라인(VIL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VIL)이 배치될 수 있다.
초기화전압라인(VIL)은 제1방향(x방향)으로 연장될 수 있다. 초기화전압라인(VIL)은 초기화연결선(1173)을 통해 제1 및 제2초기화 구동 트랜지스터(T4, T7)에 연결될 수 있다.
초기화전압라인(VIL)은 유기발광다이오드(OLED, 도 7)의 화소전극(210)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(210)은 발광제어 트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 콘택홀(1163)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다. 도 6a는 초기화전압라인(VIL)이 화소전극(210, 도 7)과 동일한 층 상에 배치된 것을 설명하였으나, 다른 실시예에서 초기화전압라인(VIL)은 전극전압라인(HL)과 동일한 층 상에 배치될 수 있다.
도 6a에서는 제2초기화 트랜지스터(T7)가 제2스캔라인(SIL)과 전기적으로 연결된 것을 도시하고 있으나, 다른 실시예로서 제2초기화 트랜지스터(T7)는 n-1번째 화소의 화소회로에 구비된 제1스캔라인이나 제2스캔라인에 연결되거나, n+1번째 화소의 화소회로에 구비된 제1스캔라인이나 제2스캔라인에 연결될 수 있다.
도 6b를 참조하면, n번째 화소의 반도체층(1130n)은 n+1번째 화소의 반도체층(1130n+1)과 연결될 수 있다. 이와 같은 경우 이웃하는 화소회로들, 예컨대 n번째 화소의 화소회로와 n+1번째 화소의 화소회로가 하나 이상의 신호라인을 공유할 수 있으며, 좁은 면적의 공간에 화소회로들을 효율적으로 배치할 수 있다.
도 7은 본 발명의 일 실시예에 따른 어느 하나의 화소의 단면도이다. 도 7은 도 6a의 I-I'선 및 II-II'선에 따른 단면도에 해당한다.
기판(100)은 앞서 설명한 바와 같이 글래스재나 고분자 수지를 포함할 수 있다. 버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
반도체층(1130A, 1130B)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(1130A, 1130B)은 비정질 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기반도체를 포함할 수 있다. 도 7에 도시된 반도체층(1130A, 1130B)은 앞서 도 6a을 참조하여 설명한 반도체층(1130)의 일 부분들을 나타낸다.
반도체층(1130A, 1130B) 상에는 제1게이트절연층(112)을 사이에 두고 게이트전극(G1, G6)이 배치된다. 게이트전극(G1, G6)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G6)은 Mo의 단층일 수 있다. 제1스캔라인(SWL, 도 6a 참조), 제2스캔라인(SIL), 및 발광제어라인(EL)은 게이트전극(G1, G6)과 동일층에 형성될 수 있다. 즉, 게이트전극(G1, G6), 제1스캔라인(SWL, 도 6a 참조), 제2스캔라인(SIL), 및 발광제어라인(EL)은 제1게이트절연층(112) 상에 배치될 수 있다.
제1게이트절연층(112)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 아연산화물 등을 포함할 수 있다.
게이트전극(G1, G6)을 덮도록 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 아연산화물 등을 포함할 수 있다.
스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)은 구동 트랜지스터(T1)의 구동 게이트전극(G1)과 일체(一體, single body)로 형성될 수 있다. 예컨대, 구동 트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1스토리지 축전판(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 제2게이트절연층(113)을 사이에 두고 제1스토리지 축전판(CE1)과 중첩한다. 이 경우, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 제2스토리지 축전판(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2스토리지 축전판(CE2) Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
도면에서, 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)와 중첩하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)와 비중첩되도록 배치될 수 있는 등 다양한 변형이 가능하다.
제2스토리지 축전판(CE2)은 전극전압라인(HL)으로 기능할 수 있다. 예컨대, 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)이 될 수 있다.
제2스토리지 축전판(CE2)을 덮도록 층간절연층(115)이 구비될 수 있다. 층간절연층(115)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 알루미늄산화물, 티타늄산화물, 탄탈산화물, 하프늄산화물, 또는 아연산화물 등을 포함할 수 있다.
층간절연층(115) 상에는 데이터라인(DL), 구동전압라인(PL), 및 접속메탈(1175)이 배치될 수 있다. 데이터라인(DL), 구동전압라인(PL), 및 접속메탈(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터라인(DL), 구동전압라인(PL), 및 접속메탈(1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
상기 데이터라인(DL) 및 구동전압라인(PL)은 표시영역 전반적으로 배치되어 복수의 화소에 신호 또는 전압을 전달하는 것으로, 상기 데이터라인(DL) 및 구동전압라인(PL)의 비저항은 상기 제2스토리지 축전판(CE2) 또는 전극전압라인(HL)의 비저항 보다 작을 수 있다. 일부 실시예에서, 상기 데이터라인(DL) 및 구동전압라인(PL)의 비저항은 상기 제2스토리지 축전판(CE2) 또는 전극전압라인(HL)의 비저항의 약 1/10 일 수 있다.
스토리지 커패시터(Cst)의 제2스토리지 축전판(CE2)은 구동전압라인(PL)과 층간절연층(115)에 정의된 콘택홀(CNT)을 통해서 접속될 수 있다. 이는, 전극전압라인(HL)이 구동전압라인(PL)과 콘택홀(CNT)을 통해서 접속됨을 의미할 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다.
접속메탈(1175)은 층간절연층(115), 제2게이트절연층(113), 및 제1게이트절연층(112)을 관통하는 콘택홀(1153)을 통해서 발광제어 트랜지스터(T6)의 반도체층(1130B)과 접속된다. 접속메탈(1175)을 통해서 발광제어 트랜지스터(T6)는 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
데이터라인(DL), 구동전압라인(PL), 및 접속메탈(1175) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
평탄화층(117)은 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 또는, 평탄화층(117)은 실리콘 질화물이나 실리콘산화물과 같은 무기 물질을 포함할 수 있으며, 평탄화층(117)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 또는, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
평탄화층(117)에는 접속메탈(1175)을 노출시키는 콘택홀(1163)이 존재하며, 화소전극(210)은 상기 콘택홀(1163)을 통해 접속메탈(1175)에 접속한다.
화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐징크산화물(IZO; indium zinc oxide), 징크산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄징크산화물(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 화소전극(310)의 중앙부가 노출되도록 하는 개구부(119OP)를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(220)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(230)은 표시영역(DA) 및 외곽영역(pa)에 걸쳐 배치되며, 중간층(220)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(230)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(210)에 대응할 수 있다.
화소전극(210)이 반사전극, 대향전극(230)이 투광성 전극으로 구비되는 경우, 중간층(220)에서 방출되는 광은 대향전극(230) 측으로 방출되어, 디스플레이 장치는 전면(全面) 발광형이 될 수 있다. 화소전극(210)이 투명 또는 반투명 전극으로 구성되고, 대향전극(230)이 반사 전극으로 구성되는 경우, 중간층(220)에서 방출된 광은 기판(100) 측으로 방출되어, 디스플레이 장치는 배면 발광형이 될 수 있다. 그러나, 본 실시예는 이에 한정되지 않는다. 본 실시예의 디스플레이 장치는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이고, 도 9는 본 발명의 일 실시예에 따른 표시 패널 중 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 발췌하여 나타낸 평면도이다.
도 8을 참조하면, 표시 패널(10)은 제1영역(OA), 제1영역(OA)을 둘러싸는 표시영역(DA), 제1영역(OA)과 표시영역(DA) 사이의 중간영역(MA), 및 표시영역(DA)을 둘러싸는 외곽영역(PA)을 포함할 수 있다. 도 8은 표시 패널(10) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 표시 패널(10)의 기판(100)이 제1영역(OA), 표시영역(DA), 중간영역(MA), 및 외곽영역(PA)을 포함하는 것으로 이해할 수 있다.
표시영역(DA)은 복수의 화소들이 배치되는 영역으로, 이하에서는 설명의 편의를 위하여 표시영역(DA)이 복수의 서브표시영역을 포함하는 것으로 설명한다. 예컨대, 도 8의 평면도에서 제1영역(OA)을 중심으로 상하좌우에 각각 위치하는 표시영역(DA)의 부분들을 제1서브표시영역(SDA1), 제2서브표시영역(SDA2), 제3서브표시영역(SDA3), 및 제4서브표시영역(SDA4)이라 한다.
복수의 화소들은, 제1서브표시영역(SDA1)에 배치된 제1화소(P1)들, 제2서브표시영역(SDA2)에 배치된 제2화소(P2)들, 제3서브표시영역(SDA3)에 배치된 제3화소(P3)들, 및 제4서브표시영역(SDA4)에 배치된 제4화소(P4)들을 포함할 수 있다. 제1서브표시영역(SDA1)에는 제1화소(P1)들의 제1그룹이 배치되고, 제2서브표시영역(SDA2)에는 제2화소(P2)들의 제2그룹이 배치되며, 제3서브표시영역(SDA3)에는 제3화소(P3)들의 제3그룹이 배치되고, 및 제4서브표시영역(SDA4)에는 제4화소(P4)들의 제4그룹이 배치될 수 있다.
제1화소(P1)들, 제2화소(P2)들, 제3화소(P3)들, 및 제4화소(P4)들은 각각 앞서 도 6a를 참조하여 설명한 화소회로를 구비할 수 있으며, 각 화소는 도 9에 도시된 바와 같이 반도체층(1130)을 포함할 수 있다. 제1영역(OA) 주변에서 반도체층(1130)들은 계단식 배열(stepwise configuration)을 가질 수 있다. 이웃한 화소들에 구비된 반도체층(1130)들은 도 9에 도시된 바와 같이 제1방향, 예컨대 y방향을 따라 서로 연결될 수 있다.
도 8 및 도 9를 참조하면, 제1서브표시영역(SDA1)의 제1화소(P1)들 각각은 반도체층(1130)을 포함하며, 제1화소(P1)들의 반도체층(1130)들은 도 9에 도시된 바와 같이 y방향을 따라 서로 연결되어 복수의 제1열(R1)들을 이룰 수 있다. 즉, 각각의 제1열(R1)은 y방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다.
유사하게, 제2서브표시영역(SDA2)의 제2화소(P2)들 각각은 반도체층(1130)을 포함하며, 제2화소(P2)들의 반도체층(1130)들은 도 9에 도시된 바와 같이 y방향을 따라 서로 연결되어 복수의 제2열(R2)들을 이룰 수 있다. 각각의 제2열(R2)은 y방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다.
제3서브표시영역(SDA3) 및 제4서브표시영역(SDA4)에 각각 배치된 제3화소(P3)들 및 제4화소(P4)들도 각각 반도체층(1130)을 포함한다. 제3화소(P3)들의 반도체층(1130)들은 y방향을 따라 서로 연결되어 복수의 제3열(R3)들을 이룰 수 있고, 제4화소(P4)들의 반도체층(1130)들도 y방향을 따라 서로 연결되어 복수의 제4열(R4)들을 이룰 수 있다. 각각의 제3열(R3) 및 제4열(R4)은 y방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다.
즉, 표시영역(DA)예 위치하는 반도체층(1130)들은 y방향을 따라 연장되어 복수의 열, 예컨대 제1열(R1), 제2열(R2), 제3열(R3), 및 제4열(R4)을 이루되, 제1열(R1)들과 제2열(R2)들은 상호 이격되되, 이들 사이에는 제1영역(OA)이 위치할 수 있다. 반면, 각각의 제3열(R3) 및 제4열(R4)은 도 8에 도시된 바와 같이 y방향을 따라 표시영역(DA)을 가로지르도록 길게 연장될 수 있다. 제1열(R1)들과 제2열(R2)들 사이에 제1영역(OA)이 구비되기에, 제1열(R1)들과 제2열(R2)들 각각의 길이는 제3열(R3) 또는 제4열(R4)의 길이 보다 짧을 수 있다.
전술한 구조의 차이에 따라 표시영역(DA)의 부분 별로 로드(load)의 편차가 야기되며, 로드의 편차에 의해 표시영역(DA)의 부분 별로 휘도의 불균일이 야기될 수 있다. 예컨대, 전술한 휘도의 불균일은 길이가 짧은 반도체층의 열들이 배치된 부분(예컨대, 도 8의 제1서브표시영역)에서 두드러지게 나타날 수 있다. 그러나, 본 발명의 실시예(들)에 따른 표시 패널(10)은 제1영역(OA) 주변에 배치된 반도체층의 열들을 연결하는 연결라인을 구비함으로써, 전술한 로드의 편차를 최소화할 수 있으며, 휘도의 불균일을 방지하거나 최소화할 수 있다.
일 실시예로, 각각 제1방향(예, y방향)을 따라 연장된 제1열(R1)들은, 제1열(R1)의 연장 방향과 교차하는 제2방향(예, x방향)을 따라 연장된 제1연결라인과 연결될 수 있다. 이와 관련하여, 도 9는 제1열(R1)들을 연결하는 제1연결라인이 예컨대 제1-1연결라인(CAL1-1) 및 제1-2연결라인(CAL1-2)을 포함하는 것을 도시한다. 제1연결라인, 예컨대 제1-1연결라인(CAL1-1) 및 제1-2연결라인(CAL1-2)은 반도체층(1130)과 동일한 물질을 포함할 수 있으며, 반도체층(1130)을 형성하는 공정에서 함께 형성될 수 있다. 제1연결라인은 제1열(R1)들과 일체로 형성될 수 있다.
다른 실시예로, 각각 제1방향(예, y방향)을 따라 연장된 제2열(R2)들은, 제2열(R2)의 연장 방향과 교차하는 방향(예, x방향)을 따라 연장된 제2연결라인과 연결될 수 있다. 이와 관련하여, 도 9는 제2열(R2)들을 연결하는 제2연결라인이 제2-1연결라인(CAL2-1) 및 제2-2연결라인(CAL2-2)을 포함하는 것을 도시한다. 제2연결라인은 반도체층(1130)과 동일한 물질을 포함하며, 반도체층(1130)을 형성하는 공정에서 함께 형성될 수 있다. 제2연결라인은 제2열(R2)들과 일체로 형성될 수 있다.
도 8 및 도 9는 표시 패널(10)이 제1연결라인과 제2연결라인을 모두 포함하는 것을 도시하나, 다른 실시예로서, 제1연결라인과 제2연결라인 중 하나는 생략될 수 있다.
제1연결라인은 제1열(R1)들의 단부들에 연결될 수 있다. 예컨대, 제1열(R1)은 각각 제1단부 및 제1단부의 반대편인 제2단부를 포함할 수 있는데, 제1-1연결라인(CAL1-1)은 각각의 제1열(R1)의 제1단부에 연결되고, 제1-2연결라인(CAL1-2)은 각각의 제1열(R1)의 제2단부에 연결될 수 있다. 제1-1연결라인(CAL1-1)은 상대적으로 제1영역(OA)에 인접하게 배치될 수 있고, 제1-2연결라인(CAL1-2)은 상대적으로 제1영역(OA)으로부터 멀리 배치될 수 있다.
제1-1연결라인(CAL1-1) 및 제1-2연결라인(CAL1-2)은 각각 제1열(R1)들에 연결되되, 제1-2연결라인(CAL1-2)은 제1열(R1)들과 인접하게 배치된 다른 반도체층의 열들과 연결되도록 제2방향(예, x방향)을 따라 더 연장될 수 있다. 예컨대, 도 8 및 도 9에 도시된 바와 같이 제1-2연결라인(CAL1-2)은 제3열(R3)들 및/또는 제4열(R4)들의 일 단부들과 연결될 수 있다.
도 8 및 도 9에는 제1연결라인이 제1-1연결라인(CAL1-1) 및 제1-2연결라인(CAL1-2)을 모두 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제1연결라인은 제1-1연결라인(CAL1-1)만 구비하거나, 제1-2연결라인(CAL1-2)만 구비할 수 있으나, 제1연결라인이 제1-1연결라인(CAL1-1) 및 제1-2연결라인(CAL1-2)을 모두 구비하는 경우에 로드 편차를 더 효과적으로 줄일 수 있다.
유사하게, 제2열(R2)들은 각각 제1단부 및 제1단부의 반대편인 제2단부를 포함할 수 있으며, 제2-1연결라인(CAL2-1)은 각각의 제2열(R2)의 제1단부에 연결되고, 제2-2연결라인(CAL2-2)은 각각의 제2열(R2)의 제2단부에 연결될 수 있다. 제2-1연결라인(CAL2-1)은 상대적으로 제1영역(OA)에 인접하게 배치될 수 있고, 제2-2연결라인(CAL2-2)은 상대적으로 제1영역(OA)에 멀리 배치될 수 있다.
제2-1연결라인(CAL2-1) 및 제2-2연결라인(CAL2-2)은 각각 제2열(R2)들에 연결되되, 제2-2연결라인(CAL2-2)은 제2열(R2)들과 인접하게 배치된 다른 반도체층의 열들과 연결되도록 제2방향(예, x방향)을 따라 더 연장될 수 있다. 예컨대, 도 8 및 도 9에 도시된 바와 같이 제2-2연결라인(CAL2-2)은 제3열(R3)들 및/또는 제4열(R4)들의 타 단부들과 연결될 수 있다.
도 8 및 도 9에는 제2연결라인이 제2-1연결라인(CAL2-1) 및 제2-2연결라인(CAL2-2)을 모두 포함하는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제2연결라인은 제2-1연결라인(CAL2-1)만 구비하거나, 제2-2연결라인(CAL2-2)만 구비할 수 있다. 로드 편차를 줄이는 측면에서 보면, 제2연결라인은 제2-1연결라인(CAL2-1) 및 제2-2연결라인(CAL2-2)을 모두 구비하는 것이 바람직할 수 있다.
도 10a 및 도 10b는 각각 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 도 10a 및 도 10b는 도 8의 X부분의 확대도에 해당한다.
도 10a 및 도 10b를 참조하면, 표시영역(DA)의 코너 부분은 라운드질 수 있으며, 코너 부분에 위치하는 반도체층(1130)들은 계단식의 배열(stepwise configuration)을 갖는다.
표시영역(DA)에는 복수의 반도체층들이 배치되되, 각각의 열에 구비된 반도체층들은 유효 반도체층일 수 있다. 여기서 유효 반도체층은 각 화소를 동작하기 위한 트랜지스터들이 형성된, 즉 화소회로가 형성되는 반도체층을 나타낸다. 다른 실시예로, 각각의 열에 배치된 반도체층들 일부는 더미 반도체층(1130D)일 수 있다. 예컨대, 도 10b에 도시된 바와 같이 각각의 제1열(R1)은 제1열(R1)의 일 단부 측에 배치된 더미 반도체층(1130D)을 포함하고, 각각의 제3열(R3)은 제3열(R3)의 일 단부 측에 배치된 더미 반도체층(1130D)을 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널 중 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 발췌하여 나타낸 평면도이고, 도 12a 내지 도 12d는 도 11의 XII- XII'선에 따른 단면도이다.
표시 패널(10')은 복수의 제1영역을 포함할 수 있으며, 이와 관련하여 도 11은 2개의 제1영역(OA1, OA2)을 도시하고 있다. 제1영역(OA1, OA2)의 개수를 제외한 나머지 특징은 앞서 도 8 내지 도 9를 참조하여 설명한 바와 같으므로, 이하에서는 차이를 중심으로 설명한다.
도 12a를 참조하면, 표시 패널(10')은 제1영역(OA1, OA2)들 각각에 위치하는 제1개구(10H)를 포함할 수 있다. 다른 실시예로, 도 12b에 도시된 바와 같이 표시 패널(10')은 제1영역(OA1, OA2)들 중 어느 하나에 위치하는 제1개구(10H)를 포함하고, 다른 하나에는 개구가 구비되지 않을 수 있다. 또는, 도 12c에 도시된 바와 같이 표시 패널(10')은 제1영역(OA1, OA2)에 대응하는 개구를 포함하지 않을 수 있다.
제1영역(OA1, OA2)들 각각은 컴포넌트가 배치되는 영역일 수 있다. 이와 관련하여 도12a 내지 도 12c는 제1 및 제2컴포넌트(21, 22)를 도시한다. 제1 및 제2컴포넌트(21, 22)는 서로 다른 구성요소를 포함할 수 있다. 예컨대, 제1 및 제2컴포넌트(21, 22) 중 하나는 카메라, 스피커 등을 포함하고 다른 하나는 센서를 포함하는 것과 같이 서로 다른 구성요소를 포함할 수 있다. 또는, 제1 및 제2컴포넌트(21, 22)는 서로 같은 구성요소를 포함할 수 있다. 다른 실시예로, 도 12d에 도시된 바와 같이 하나의 컴포넌트(20)가 복수의 제1영역(OA1, OA2)과 중첩하도록 배치될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이고, 도 14는 본 발명의 다른 실시예에 따른 표시 패널 중 제1영역 주변에 배치된 화소들 각각에 포함된 반도체층들을 발췌하여 나타낸 평면도이다.
도 8 내지 도 11을 참조하여 설명한 실시예들에 따르면, 반도체층들이 y방향을 따라 서로 연결된 것을 도시하나, 본 발명은 이에 한정되지 않는다. 도 13 내지 도 14에 도시된 바와 같이 반도체층들은 x방향을 따라 서로 연결될 수 있다.
도 13을 참조하면, 표시영역(DA)에는 복수의 화소들이 배치된다. 복수의 화소들은 제1서브표시영역(SDA1')에 배치된 제1화소(P1)들, 제2서브표시영역(SDA2')에 배치된 제2화소(P2)들, 제3서브표시영역(SDA3')에 배치된 제3화소(P3)들, 및 제4서브표시영역(SDA4')에 배치된 제4화소(P4)들을 포함할 수 있다. 제1화소(P1)들, 제2화소(P2)들, 제3화소(P3)들, 및 제4화소(P4)들은 각각 앞서 도 6a를 참조하여 설명한 화소회로를 구비할 수 있으며, 반도체층들은 도 14에 도시된 바와 같이 x방향을 따라 서로 연결될 수 있다.
도 13 및 도 14를 참조하면, 제1서브표시영역(SDA1')에 해당하는 제1화소(P1)들 각각은 반도체층(1130')을 포함하며, 제1화소(P1)들의 반도체층(1130')들은 도 14에 도시된 바와 같이 x방향을 따라 서로 연결되어 복수의 제1열(R1')들을 이룰 수 있다. 즉, 각각의 제1열(R1')은 x방향을 따라 연결된 복수의 반도체층(1130)들을 포함한다. 마찬가지로, 제2화소(P2)들, 제3화소(P3)들, 및 제4화소(P4)들 각각은 반도체층(1130')을 포함하며, 각 반도체층(1130')들도 도 14에 도시된 바와 같이 x방향을 따라 서로 연결되어 복수의 제2열(R2')들, 제3열(R3')들, 및 제4열(R4')들을 이룰 수 있다.
각각의 제3열(R3') 및 제4열(R4')은 도 14에 도시된 바와 같이 x방향을 따라 표시영역(DA)을 가로지르도록 연장되는데 반해, 제1열(R1')들 및 제2열(R2')들은 제1영역(OA)을 사이에 두고 상호 이격되어 배치되므로 제1열(R1') 및 제2열(R2')들 각각의 길이는 제3열(R3') 이나 제4열(R4')의 길이 보다 작을 수 있다. 전술한 구조의 차이에 의한 로드 편차를 최소화하기 위하여, 표시 패널(10")은 반도체층의 열들을 연결하는 연결라인을 구비할 수 있다. 이와 관련하여, 도 14는 제1열(R1')들을 연결하는 제1연결라인을 도시하고, 제2열(R2')들을 연결하는 제2연결라인을 도시한다.
제1연결라인은, 각각의 제1열(R1')의 제1단부에 연결되는 제1-1연결라인(CAL1-1') 및/또는 각각의 제1열(R1')의 제2단부에 연결되는 제1-2연결라인(CAL1-2')을 포함할 수 있다. 제1-1연결라인(CAL1-1')은 상대적으로 제1영역(OA)에 인접하게 배치될 수 있고, 제1-2연결라인(CAL1-2')은 상대적으로 제1영역(OA)로부터 멀리 배치될 수 있다. 제1-2연결라인(CAL1-2')은 앞서 도 9를 참조하여 설명한 제1-2연결라인(CAL1-2)과 유사하게, 제1화소(P1)들의 그룹에 인접하게 배치된 다른 그룹, 예컨대 제3화소(P3)들의 그룹 및/또는 제4화소(P4)들의 그룹에 포함된 반도체층들의 열과 연결될 수 있다. 예컨대, 도 13 및 도 14에 도시된 바와 같이 제1-2연결라인(CAL1-2')은 제2방향(예, y방향)을 따라 연장되며, 제3열(R3')들 및/또는 제4열(R4')들의 일 단부들과 연결될 수 있다.
제2연결라인은, 각각의 제2열(R2')의 제1단부에 연결되는 제2-1연결라인(CAL2-1') 및/또는 각각의 제2열(R2')의 제2단부에 연결되는 제2-2연결라인(CAL2-2')을 포함할 수 있다. 제2-1연결라인(CAL2-1')은 상대적으로 제1영역(OA)에 인접하게 배치될 수 있고, 제2-2연결라인(CAL2-2')은 상대적으로 제1영역(OA)로부터 멀리 배치될 수 있다. 제2-2연결라인(CAL2-2')은 앞서 도 9를 참조하여 설명한 제2-2연결라인(CAL2-2)과 유사하게, 제1화소(P1)들의 그룹에 인접하게 배치된 다른 그룹, 예컨대 제3화소(P3)들의 그룹 및/또는 제4화소(P4)들의 그룹에 포함된 반도체층들의 열과 연결될 수 있다. 예컨대, 도 13 및 도 14에 도시된 바와 같이 제2-2연결라인(CAL2-2')은 제3열(R3')들 및/또는 제4열(R4')들의 타 단부들과 연결될 수 있다.
도 13 및 도 14는 표시 패널(10")이 제1연결라인 및 제2연결라인을 포함하는 것을 도시하나 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제1연결라인 및 제2연결라인 중 하나만 구비될 수 있다.
도 13 및 도 14는 제1연결라인이 제1-1연결라인(CAL1-1') 및 제1-2연결라인(CAL1-2')을 포함하는 것을 개시하나, 다른 실시예로서, 표시 패널(10")은 제1-1연결라인(CAL1-1') 및 제1-2연결라인(CAL1-2') 중 하나를 구비할 수 있다. 유사하게, 도 13 및 도 14는 제2연결라인이 제2-1연결라인(CAL2-1') 및 제2-2연결라인(CAL2-2')을 포함하는 것을 도시하고 있으나, 다른 실시예로서 표시 패널(10")은 제2-1연결라인(CAL2-1') 및 제2-2연결라인(CAL2-2') 중 하나를 구비할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 표시 패널을 나타낸 평면도이고, 도 16은 본 발명의 다른 실시예에 따른 표시 패널 중 제1영역의 주변에 배치된 반도체층들을 나타낸 평면도이다.
도 15를 참조하면, 표시 패널(10''')은 제1-1연결라인(CAL1-1"), 제1-2연결라인(CAL1-2"), 제2-1연결라인(CAL2-1") 및/또는 제2-2연결라인(CAL2-2")을 포함할 수 있다. 제1-2연결라인(CAL1-2") 및 제2-2연결라인(CAL2-2")은 각각 앞서 도 8 및 도 9를 참조하여 설명한 제1-2연결라인(CAL1-2) 및 제2-2연결라인(CAL2-2)과 동일하며, 이하에서는 차이점을 중심으로 설명한다.
제1-1연결라인(CAL1-1")은 제1서브표시영역(SDA1)에 배치된 반도체층들의 제1열(R1")들에 연결될 뿐만 아니라 제1서브표시영역(SDA1)에 인접한 제3서브표시영역(SDA3)에 배치된 반도체층들의 제3열(R3")들 및/또는 제4서브표시영역(SDA4)에 배치된 반도체층들의 제4열(R4")들에 연결될 수 있다. 마찬가지로, 제2-1연결라인(CAL2-1")은 제2서브표시영역(SDA2)에 배치된 반도체층들의 제2열(R2")들에 연결될 뿐만 아니라 제2서브표시영역(SDA2)에 인접한 제3서브표시영역(SDA3)에 배치된 반도체층들의 제3열(R3")들 및/또는 제4서브표시영역(SDA4)에 배치된 반도체층들의 제4열(R4")들에 연결될 수 있다.
반도체층들의 제1열(R1")들 각각은 y방향으로 연장되되, 이웃하는 열과 x방향으로 연결될 수 있다. 예컨대, 도 16에 도시된 바와 같이, 어느 하나의 제1열(R1")은 이웃하는 제1열(R1")들에 연결되거나, 이웃하는 제3열(R3") 또는 제4열(R4")에 연결될 수 있다. 마찬가지로, 반도체층들 제2열(R2"), 제3열(R3"), 및 제4열(R4")들 각각은 y방향으로 연장되되, 이웃하는 열과 x방향으로 연결될 수 있다. 전술한 바와 같이 제1열(R1")들, 제2열(R2"), 제3열(R3"), 및 제4열(R4")들 각각이 이웃한 열과 연결되는 경우, 반도체층들은 x방향 및 y방향으로 연결된 상태일 수 있다.
표시 패널(10''')은 y방향으로 연장된 제3연결라인(CAL3) 및/또는 제4연결라인(CAL4)을 더 포함할 수 있으며, 제3연결라인(CAL3) 및 제4연결라인(CAL4)은 각각 제3열(R3")들 및 제4열(R4")들에 연결될 수 있다.
도 15 및 도 16은 반도체층들이 y방향으로 연결되어 열을 이루고, 이웃한 열들이 x방향으로 연결된 구조, 즉 반도체층들이 y 방향 및 x방향으로 연결된 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 도 15 및 도 16을 참조하여 설명한 제1-1연결라인(CAL1-1") 및 제2-1연결라인(CAL2-1")의 특징은 앞서 도 8 및 도 9를 참조하여 설명한 표시 패널(10)에 적용될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
R1, R1', R1": 반도체층들의 제1열
R2, R2', R2": 반도체층들의 제2열
R3, R3', R3": 반도체층들의 제3열
R4, R4', R4": 반도체층들의 제4열
CAL1-1, CAL1-2: 제1-1연결라인 및 제1-2연결라인 (제1연결라인)
CAL2-1, CAL2-2: 제2-1연결라인 및 제2-2연결라인 (제2연결라인)

Claims (20)

  1. 표시영역 및 상기 표시영역 내측에 배치되는 제1영역을 포함하는 기판; 및
    상기 표시영역에 배치되는 복수의 화소들;
    을 포함하고,
    상기 복수의 화소들은 상기 제1영역에 인접한 제1화소들의 제1그룹을 포함하며,
    상기 제1화소들은 각각 제1반도체층을 포함하되, 상기 제1반도체층들은 제1방향을 따라 연결되어 복수의 제1열들을 이루고, 상기 복수의 제1열들은 각각 상기 제1방향과 교차하는 제2방향을 따라 연장된 제1연결라인에 연결된, 표시 패널.
  2. 제1항에 있어서,
    상기 복수의 제1열들은 각각 상기 제1영역에 인접한 제1단부 및 상기 제1단부의 반대편인 제2단부를 포함하며,
    상기 제1연결라인은 상기 제1단부 및 상기 제2단부 중 적어도 어느 하나와 연결된, 표시 패널.
  3. 제1항에 있어서,
    상기 복수의 화소들은 상기 제1그룹과 인접하게 배치된 인접 화소 그룹을 포함하고, 상기 인접 화소 그룹의 각 화소들은 반도체층을 포함하며,
    상기 반도체층들은 상기 제1방향을 따라 연결되어 복수의 열들을 이루고, 상기 제1연결라인은 상기 복수의 열들과 연결된, 표시 패널.
  4. 제3항에 있어서,
    상기 제1그룹에 구비된 상기 제1반도체층들의 총 면적은 상기 인접 화소 그룹에 구비된 상기 반도체층들의 총 면적과 다른, 표시 패널.
  5. 제1항에 있어서,
    상기 제1연결라인은 상기 제1반도체층들과 동일한 물질을 포함하는, 표시 패널.
  6. 제1항에 있어서,
    상기 복수의 화소들은, 상기 제1영역을 사이에 두고 상기 제1그룹과 상호 이격되도록 배치되며 복수의 제2화소들을 구비한 제2그룹을 포함하고,
    상기 제2화소들은 각각 제2반도체층을 포함하되, 상기 제2반도체층들은 상기 제1방향을 따라 연결되어 복수의 제2열들을 이루는, 표시 패널.
  7. 제6항에 있어서,
    상기 제2방향을 따라 연장된 제2연결라인을 더 포함하며, 상기 복수의 제2열들은 각각 상기 제2연결라인에 연결된, 표시 패널.
  8. 제7항에 있어서,
    상기 복수의 제2열들은 각각 상기 제1영역에 인접한 제1단부 및 상기 제1단부의 반대편인 제2단부를 포함하며,
    상기 제2연결라인은 상기 복수의 제2열들 각각의 상기 제1단부 및 상기 제2단부 중 적어도 어느 하나와 연결된, 표시 패널.
  9. 제7항에 있어서,
    상기 복수의 화소들은 상기 제1그룹과 인접하게 배치된 인접 화소 그룹을 포함하고, 상기 인접 화소 그룹의 각 화소들은 반도체층을 포함하며,
    상기 반도체층들은 상기 제1방향을 따라 연결되어 복수의 열들을 이루고, 상기 제2연결라인은 상기 복수의 열들과 연결된, 표시 패널.
  10. 제7항에 있어서,
    상기 제2연결라인은 상기 제2반도체층들과 동일한 물질을 포함하는, 표시 패널.
  11. 제1영역 및 제2영역을 포함하는 기판;
    상기 제2영역에 배치되며, 각각 제1방향을 따라 연결된 복수의 제1반도체층들을 포함하는 복수의 제1열들;
    상기 제2영역에 배치되며, 각각 상기 제1방향을 따라 연결된 복수의 제2반도체층들을 포함하는 복수의 제2열들; 및
    상기 제1열들에 연결되며, 상기 제1방향과 교차하는 제2방향을 따라 연장된 제1연결라인;을 포함하는, 표시 패널.
  12. 제11항에 있어서,
    상기 제1연결라인은 상기 제1반도체층들과 동일한 물질을 포함하는, 표시 패널.
  13. 제11항에 있어서,
    상기 복수의 제1열들은 각각 상기 제1영역에 인접한 제1단부 및 상기 제1단부의 반대편인 제2단부를 포함하며,
    상기 제1연결라인은 상기 제1단부 및 상기 제2단부 중 적어도 어느 하나와 연결된, 표시 패널.
  14. 제11항에 있어서,
    상기 제1열들과 인접하게 배치되며, 각각 상기 제1방향을 따라 연결된 반도체층들을 포함하는 이웃한 열들을 더 포함하며,
    상기 제1연결라인은 상기 이웃한 열들과 연결된, 표시 패널.
  15. 제14항에 있어서,
    상기 제1반도체층들 및 상기 반도체층들은 각각 상기 제2방향을 따라 이웃한 제1반도체층 또는 반도체층과 연결된, 표시 패널.
  16. 제11항에 있어서,
    상기 제1열들과 상기 제2열들은 상기 제1영역을 사이에 두고 상호 이격된, 표시 패널.
  17. 제16항에 있어서,
    상기 제1반도체층들 및 상기 제2반도체층들은 각각 상기 제1영역과 인접한 영역에서 계단식으로 배열된, 표시 패널.
  18. 제11항에 있어서,
    상기 제2열들에 연결되며, 상기 제1방향과 교차하는 제2방향을 따라 연장된 제2연결라인을 더 포함하는, 표시 패널.
  19. 제18항에 있어서,
    상기 제2연결라인은 상기 제2반도체층들과 동일한 물질을 포함하는, 표시 패널.
  20. 제18항에 있어서,
    상기 제2열들과 인접하게 배치되며, 각각 상기 제1방향을 따라 연결된 반도체층들을 포함하는 이웃한 열들을 더 포함하며,
    상기 제2연결라인은 상기 이웃한 열들과 연결된, 표시 패널.
KR1020190023294A 2019-02-27 2019-02-27 표시 패널 KR20200104978A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020190023294A KR20200104978A (ko) 2019-02-27 2019-02-27 표시 패널
US16/576,648 US11309375B2 (en) 2019-02-27 2019-09-19 Display panel
CN202010088132.XA CN111627955A (zh) 2019-02-27 2020-02-12 显示面板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190023294A KR20200104978A (ko) 2019-02-27 2019-02-27 표시 패널

Publications (1)

Publication Number Publication Date
KR20200104978A true KR20200104978A (ko) 2020-09-07

Family

ID=72142079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190023294A KR20200104978A (ko) 2019-02-27 2019-02-27 표시 패널

Country Status (3)

Country Link
US (1) US11309375B2 (ko)
KR (1) KR20200104978A (ko)
CN (1) CN111627955A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115101555A (zh) * 2019-04-29 2022-09-23 武汉天马微电子有限公司 显示面板和显示装置
KR20210079614A (ko) * 2019-12-20 2021-06-30 엘지디스플레이 주식회사 유기발광 표시장치
KR20220021081A (ko) * 2020-08-12 2022-02-22 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009047902A (ja) 2007-08-20 2009-03-05 Hitachi Displays Ltd 表示装置
KR101636793B1 (ko) 2010-02-01 2016-07-21 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2015029704A1 (ja) * 2013-08-29 2015-03-05 シャープ株式会社 表示パネル
US10345962B2 (en) * 2015-01-23 2019-07-09 Apple Inc. Touch panel with non-uniform touch node layout
KR102476563B1 (ko) * 2015-12-01 2022-12-12 엘지디스플레이 주식회사 표시장치
KR102476900B1 (ko) 2016-06-02 2022-12-13 엘지디스플레이 주식회사 관통부를 구비하는 디스플레이 장치
KR20180000771A (ko) * 2016-06-23 2018-01-04 삼성디스플레이 주식회사 표시 장치
KR102611958B1 (ko) * 2016-09-23 2023-12-12 삼성디스플레이 주식회사 표시 장치
KR20180049296A (ko) 2016-10-31 2018-05-11 엘지디스플레이 주식회사 관통 홀을 구비한 평판 표시장치
CN107481669A (zh) * 2017-09-08 2017-12-15 武汉天马微电子有限公司 一种显示面板及显示装置
US20190235668A1 (en) * 2018-01-31 2019-08-01 Wuhan Chiana Star Optoelectronics Semiconductor Display Technology Co., Ltd. Touch screen and mobile terminal
JP2019160174A (ja) * 2018-03-16 2019-09-19 シャープ株式会社 液晶表示パネル
CN108807426B (zh) * 2018-06-29 2020-07-07 厦门天马微电子有限公司 一种阵列基板以及显示面板

Also Published As

Publication number Publication date
US11309375B2 (en) 2022-04-19
US20200273938A1 (en) 2020-08-27
CN111627955A (zh) 2020-09-04

Similar Documents

Publication Publication Date Title
KR20200039903A (ko) 표시 장치
KR20200066501A (ko) 표시 패널
KR20200021029A (ko) 표시 패널
KR20200051108A (ko) 표시 패널
KR20200090299A (ko) 디스플레이 패널 및 이를 포함한 디스플레이 장치
KR20200063409A (ko) 표시 패널
KR20200138566A (ko) 표시패널
EP3754718A2 (en) Display panel
KR20200100238A (ko) 표시 패널
US20210351259A1 (en) Display device
CN111668260A (zh) 显示面板
KR20220019160A (ko) 표시 패널 및 이를 구비하는 표시 장치
KR20200104978A (ko) 표시 패널
US11683965B2 (en) Display device
KR20210087611A (ko) 표시 장치
KR20210055850A (ko) 디스플레이 패널
US20220246688A1 (en) Display apparatus
US11659744B2 (en) Display panel and display apparatus including the same
KR20220124320A (ko) 표시 패널 및 이를 구비하는 표시 장치
KR20210060738A (ko) 표시 장치 및 그 제조방법
US20230108100A1 (en) Display panel and electric apparatus
US20230006016A1 (en) Display apparatus
CN218473742U (zh) 显示面板和电子装置
US20230403879A1 (en) Display device
KR20220125865A (ko) 디스플레이 패널 및 이를 포함하는 디스플레이 장치