KR101636793B1 - 표시 기판 및 이의 제조 방법 - Google Patents
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Abstract
표시 기판은 기판, 화소 전극 및 더미 패턴부를 포함한다. 기판은 표시 영역과 표시 영역을 둘러싸는 주변 영역을 포함한다. 화소 전극은 표시 영역에 배치되고, 게이트 라인과 데이터 라인과 전기적으로 연결된다. 더미 패턴부는 주변 영역에 배치되고, 연결 전극을 통해 네트워크(Network) 형태로 연결된 복수의 제1 더미 전극들과 제1 더미 전극들 위에 배치된 복수의 제2 더미 전극들을 포함한다.
Description
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 정전기에 의한 불량을 방지하기 위한 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 배선들 및 게이트 배선들과 교차하는 소스 배선들이 형성되며, 게이트 배선과 소스 배선에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 게이트 배선으로부터 연장된 게이트 전극, 게이트 전극과 오버랩된 채널, 소스 배선으로부터 연장되어 채널과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판을 제조하기 위해서는 마스크가 필요하며, 최근 공정 시간의 단축 및 저원가 구현을 위해 상기 마스크의 개수를 줄이는 공정이 개발되고 있다.
일반적으로 5매 마스크 공정은 게이트 배선을 포함하는 게이트 패턴, 채널 패턴, 소스 패턴, 콘택홀 및 화소 전극 패턴 형성에 각각 1매 마스크를 사용한다. 4매 마스크 공정은 상기 5매 마스크 공정에서 채널 패턴 및 소스 패턴을 1매 마스크로 구현함으로써 총 4매 마스크를 사용한다. 최근 4매 마스크 공정에서 콘택홀 및 화소 전극 패턴을 동시에 하나의 마스크를 이용하여 패터닝하는 3매 마스크 공정이 개발되고 있다.
본 발명의 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 정전기에 의한 불량을 방지하기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 기판, 화소 전극 및 더미 패턴부를 포함한다. 상기 기판은 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함한다. 상기 화소 전극은 상기 표시 영역에 배치되고, 게이트 라인과 데이터 라인과 전기적으로 연결된다. 상기 더미 패턴부는 상기 주변 영역에 배치되고, 연결 전극을 통해 네트워크(Network) 형태로 연결된 복수의 제1 더미 전극들과 상기 제1 더미 전극들 위에 배치된 복수의 제2 더미 전극들을 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 기판의 표시 영역에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 형성하고, 상기 표시 영역을 둘러싸는 상기 기판의 주변 영역에 연결 전극을 통해 네트워크 형태로 연결된 복수의 제1 더미 전극들을 형성한다. 상기 게이트 라인과 교차하는 데이터 라인과 상기 데이터 라인에 연결된 소스 전극과 상기 소스 전극과 이격된 드레인 전극 및 상기 제1 더미 전극들과 중첩되는 복수의 제1 전극 패턴들을 형성한다. 상기 드레인 전극과 접촉되는 화소 전극 및 상기 제2 전극 패턴들과 각각 접촉되는 복수의 제2 전극 패턴들을 형성한다.
이러한 표시 기판 및 이의 제조 방법에 따르면, 주변 영역에 네트워크 형태로 연결된 제1 더미 전극들과 상기 제1 더미 전극들 위에 형성된 더미 액티브 패턴들 및 상기 더미 액티브 패턴들 위에 형성된 제2 더미 전극들을 포함하는 더미 패턴부를 형성함으로써, 공정 중에 유입된 정전기의 에너지를 상기 더미 패턴부에서 상실시킴으로써 상기 정전기에 의해 표시 기판을 실질적으로 구동하는 전자 소자들의 손상을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1에 도시된 표시 기판의 부분 확대도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4a 및 도 4b는 제1 마스크를 이용한 도 3에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a 내지 도 5d는 제2 마스크를 이용한 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 내지 도 6f는 제3 마스크를 이용한 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 7a 내지 도 7e는 도 1에 도시된 더미 패턴부에 의한 정전기 방전 원리를 설명하기 위한 개념도들이다.
도 2는 도 1에 도시된 표시 기판의 부분 확대도이다.
도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 4a 및 도 4b는 제1 마스크를 이용한 도 3에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a 내지 도 5d는 제2 마스크를 이용한 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 내지 도 6f는 제3 마스크를 이용한 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 7a 내지 도 7e는 도 1에 도시된 더미 패턴부에 의한 정전기 방전 원리를 설명하기 위한 개념도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 고안이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 도면들을 참조하여 본 발명의 표시 장치의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 1을 참조하면, 상기 표시 기판(100)은 영상이 표시되는 표시 영역(DA)과, 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다.
상기 표시 영역(DA)에는 복수의 게이트 라인들(GL)과 복수의 데이터 라인들(DL) 및 상기 데이터 라인들(DL)과 상기 게이트 라인들(GL)에 연결된 복수의 화소들(P)을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DL)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 배열된다. 각 화소(P)는 화소 트랜지스터(TR)와 화소 전극(PE)을 포함하고, 상기 화소 트랜지스터(TR)는 데이터 라인(DL))과 게이트 라인(GL)에 전기적으로 연결되고, 상기 화소 전극(PE)은 상기 화소 트랜지스터(TR)와 전기적으로 연결된다.
상기 주변 영역(PA)에는 신호 패드부(210), 제1 게이트 회로부(221), 제2 게이트 회로부(223), 제1 셀 갭 보상 패턴부(231), 제2 셀 갭 보상 패턴부(233), 얼라인 마크(240) 및 더미 패턴부(250)를 포함한다.
상기 신호 패드부(210)는 상기 주변 영역(PA) 중 상기 데이터 라인들(DL)의 제1 단들과 인접한 위치의 제1 영역(AA1)에 배치된다. 상기 신호 패드부(210)는 상기 제1 게이트 회로부(221)에 제공되는 게이트 제어신호들을 수신하는 복수의 게이트 패드들(211) 및 상기 데이터 라인들(DL)에 제공되는 데이터 신호들을 수신하는 복수의 데이터 패드들(213)을 포함한다.
상기 제1 게이트 회로부(221)는 상기 주변 영역(PA) 중 상기 게이트 라인들(GL)의 제1 단들과 인접한 위치의 제2 영역(AA2)에 배치된다. 상기 제1 게이트 회로부(221)는 복수의 회로 트랜지스터들을 포함하고, 상기 회로 트랜지스터들은 상기 표시 영역(DA)의 상기 화소 트랜지스터(TR)와 동일한 공정으로 동시에 상기 제2 영역(AA2)에 직접 형성된다. 상기 제1 게이트 회로부(221)는 복수의 게이트 신호들을 출력하는 복수의 단자들을 포함하고, 상기 단자들은 상기 게이트 라인들(GL)의 제1 단들과 연결된다.
상기 제2 게이트 회로부(223)는 상기 주변 영역(PA) 중 상기 게이트 라인들(GL)의 제2 단들과 인접한 위치의 제3 영역(AA3)에 배치된다. 상기 제2 게이트 회로부(223)는 복수의 회로 트랜지스터들을 포함하고, 상기 회로 트랜지스터들은 상기 화소 트랜지스터(TR)와 동일한 공정으로 동시에 상기 제3 영역(AA3)에 직접 형성된다. 상기 제2 게이트 회로부(223)는 복수의 단자들을 포함하고, 상기 단자들은 상기 게이트 라인들(GL)의 제2 단들과 연결된다.
상기 제1 셀 갭 보상 패턴부(231)는 상기 주변 영역(PA) 중 상기 데이터 라인들(DL)의 제2 단들과 인접한 위치의 제4 영역(AA4)에 배치된다. 상기 제1 셀 갭 보상 패턴부(231)는 복수의 금속 패턴들을 포함하고, 상기 제1 게이트 회로부(221)가 배치된 상기 제2 영역(AA2)에 대응하는 셀 갭과의 편차를 보상한다.
상기 제2 셀 갭 보상 패턴부(233)는 상기 제2 게이트 회로부(223)와 인접한 상기 제3 영역(AA3)에 배치되고 복수의 소스 금속 패턴들을 포함하고, 상기 제1 게이트 회로부(221)가 배치된 상기 제2 영역(AA2)에 대응하는 셀 갭과의 편차를 보상한다.
상기 얼라인 마크(240)는 상기 표시 기판(100) 위에 편광필름을 부착하는 공정 및 연성인쇄회로기판을 부착하는 공정 등에서 얼라인을 위한 키로 사용된다.
상기 더미 패턴부(250)는 상기 주변 영역(PA)에 배치되고, 네트워크 형태로 연결된 플로팅 전극과, 상기 플로팅 전극 위에 배치된 복수의 더미 전극들을 포함한다. 상기 더미 패턴부(250)는 상기 플로팅 전극과 상기 더미 전극들 간에 커패시턴스가 형성되어 외부로부터 유입되는 정전기의 에너지를 감소시킨다. 상기 더미 패턴부(250)는 상기 정전기로부터 상기 표시 기판(100) 상에 형성된 전자 소자들의 손상을 방지한다.
도 2는 도 1에 도시된 표시 기판의 부분 확대도이다. 도 3은 도 2의 I-I' 선을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 상기 표시 기판(100)은 표시 영역(DA)과 주변 영역(PA)으로 이루어진 기판(110)을 포함한다.
상기 표시 영역(DA)에는 복수의 게이트 라인들(GLn-1, GLn), 복수의 스토리지 라인들(STLn, STLn+1), 복수의 데이터 라인들(DLm, DLm+1) 및 화소(P)가 형성된다. 상기 게이트 라인들(GLn-1, GLn) 및 상기 스토리지 라인들(STLn, STLn+1)은 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열된다. 상기 데이터 라인들(DLm, DLm+1)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열된다.
상기 화소(P)는 화소 트랜지스터(TR), 화소 전극(PE) 및 스토리지 커패시터(CST)를 포함한다.
상기 화소 트랜지스터(TR)는 제n 게이트 라인(GL)과 연결된 게이트 전극(GE), 제m 데이터 라인(DLm)과 연결된 소스 전극(SE) 및 상기 소스 전극(SE)과 이격되어 상기 화소 전극(PE)과 연결된 드레인 전극(DE)을 포함한다. 상기 화소 트랜지스터(TR)는 상기 게이트 전극(GE)과 상기 소스 전극(SE) 사이 및 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에 배치된 액티브 패턴을 포함한다. 상기 액티브 패턴(AP)은 일례로, 비정질 실리콘(a-Si)으로 이루어진 반도체층(113a)과 n형 이온이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 이루어진 오믹 콘택층(113b)이 순차적으로 적층된 구조로 형성된다. 상기 소스 전극(SE)과 드레인 전극(DE)의 이격 영역에는 상기 반도체층(113a)이 노출된 채널(CH)이 형성된다.
상기 화소 전극(PE)은 상기 화소(P)가 정의되는 화소 영역에 형성되며, 투명한 도전성 물질로 이루어진다. 예를 들어, 상기 투명한 도전성 물질은 인듐 틴 옥사이드(ITO), 인듐 징크 옥사이드(IZO), 비정질 인듐 틴 옥사이드(a-ITO) 등으로 형성할 수 있다. 상기 화소 전극(PE)은 콘택홀(CTH)을 통해 상기 드레인 전극(DE)의 단부와 중첩되어 전기적으로 연결되고 상기 화소 영역에 대응하는 상기 기판(110) 위에 직접 접촉되어 배치된다. 한편, 상기 화소 전극(PE)은 상기 제n 스토리지 라인(STLn)과 중첩되어 배치된다.
상기 스토리지 커패시터(CST)는 상기 제n 스토리지 라인(STLn) 및 상기 화소 전극(PE)에 의해 정의될 수 있다.
상기 주변 영역(PA)에는 더미 패턴부(250)가 형성된다. 상기 더미 패턴부(250)는 복수의 제1 더미 전극들(251), 복수의 더미 액티브 패턴들(253a, 253b), 복수의 제2 더미 전극들(257)을 포함한다.
상기 제1 더미 전극들(251)은 연결 전극(251a)에 의해 네트워크 형태로 서로 연결된다. 상기 제1 더미 전극들(251) 각각은 사각형 구조를 가질 수 있으며 한 변의 길이는 약 100 ㎛ 내지 약 200 ㎛ 일 수 있다. 상기 제1 더미 전극(251)은 상기 게이트 전극(GE)과 동일한 게이트 금속층으로 형성될 수 있다.
상기 더미 액티브 패턴들(253) 각각은 상기 제1 더미 전극들(251) 위에 배치된다. 상기 더미 액티브 패턴(253)은 상기 반도체층(113a) 및 상기 오믹 콘택층(113b)을 포함한다.
상기 제2 더미 전극들(257)은 서로 이격되어 배치되고, 각각은 상기 더미 액티브 패턴들(253) 위에 접촉되어 배치된 제1 전극 패턴(254) 및 상기 제1 전극 패턴(254) 위에 접촉되어 배치된 제2 전극 패턴(255)을 포함한다. 상기 제2 더미 전극(257)의 상기 제1 전극 패턴(254)은 상기 소스 전극(SE)과 동일한 소스 금속층으로 형성될 수 있고, 상기 제2 더미 전극(257)의 제2 전극 패턴(255)은 상기 화소 전극(PE)과 동일한 투명 도전층으로 형성될 수 있다.
상기 표시 기판(100)은 게이트 절연층(111), 보호 절연층(116) 및 희생층(117)을 더 포함한다.
상기 게이트 절연층(111)은 게이트 금속층으로 형성된 상기 게이트 라인들(GLn-1, GLn), 상기 게이트 전극(GE), 스토리지 라인들(STLn, STLn+1), 상기 제1 더미 전극들(251) 및 연결 전극(251a)을 덮는다.
상기 보호 절연층(116)은 상기 소스 금속층으로 형성된 상기 데이터 라인들(DLm, DLm+1), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 덮는다. 상기 보호 절연층(116)은 상기 주변 영역(PA)에서 상기 연결 전극(251a) 위의 상기 게이트 절연층(111) 위에 배치된다. 상기 희생층(117)은 상기 보호 절연층(116) 위에 배치된다.
도 4a 및 도 4b는 제1 마스크를 이용한 도 3에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(110)은 광이 투과할 수 있는 투명한 물질로 이루어지고, 상기 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)이 이루어진다. 상기 기판(110) 위에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층 위에 제1 포토레지스트막(미도시)을 형성한다. 상기 게이트 금속층은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 스퍼터링 공정에 의해 증착된다. 또한, 상기 게이트 금속층은 물리적 성질이 다른 두 개 이상의 층으로 형성될 수 있다. 상기 제1 포토레지스트막은 일례로, 노광된 영역이 현상액에 의해 용해되는 포지티브 포토레지스트로 이루어진다.
상기 제1 포토레지스트막이 형성된 기판(110) 상에 제1 마스크(MASK1)를 정렬한다. 상기 제1 마스크(MASK1)는 광을 차단하는 차광부(20) 및 광을 투과시키는 투광부(40)를 포함한다. 상기 제1 마스크(MASK1)를 이용하여 상기 제1 포토레지스트막을 노광하고, 노광된 제1 포토레지스트막을 현상하는 포토리소그라피(PHOTOLITHOGRAPHY) 공정을 수행한다. 이에 따라, 상기 게이트 금속층 상에는 제1 포토레지스트 패턴(PR1)이 형성된다.
상기 제1 포토레지스트 패턴(PR1)을 이용한 식각 공정으로 상기 게이트 금속층을 패터닝하여 상기 기판(110) 위에 게이트 금속패턴을 형성한다. 상기 게이트 금속패턴은 상기 표시 영역(DA)에 형성된 상기 게이트 라인들(GLn-1, GLn), 상기 게이트 전극(GE), 상기 스토리지 라인들(STLn, STLn+1)을 포함하고, 상기 주변 영역(PA)에 형성된 상기 제1 더미 전극들(251) 및 상기 제1 더미 전극들(251)을 네트워크 형태로 연결하는 연결 전극(251a)을 포함한다.
상기 식각 공정은 일례로, 습식 식각으로 진행된다. 상기 식각 공정이 종료된 후에는 상기 게이트 금속패턴 상에 잔류하는 상기 제1 포토레지스트패턴(PR1)을 제거하는 애싱(ASHING) 공정을 수행한다. 상기 애싱 공정은 산소 플라즈마 처리로 진행되며, 포토레지스트패턴을 이용한 식각 공정이 종료할 때마다 수행된다.
한편, 상기 제1 포토레지스트막은 네가티브 포토레지스트로 이루어질 수도 있다. 이와 같을 경우, 상기 제1 마스크(MASK1)는 상기 투광부(20) 및 상기 차광부(40)의 위치가 반전될 수 있다.
도 5a 내지 도 5e는 제2 마스크를 이용한 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a를 참조하면, 상기 게이트 금속패턴이 형성된 기판(110) 위에 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 이루어진 게이트 절연층(111)을 형성한다. 상기 게이트 절연층(111)은 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 방법을 이용하여 형성할 수 있다. 또한, 상기 게이트 절연층(111)은 재질 및 형성 공정이 서로 다른 이중층 구조로 형성할 수도 있다.
상기 게이트 절연층(111) 위에 액티브층(113a, 113b)을 형성한다. 상기 액티브층(113a, 113b)은 비정질 실리콘(a-Si:H)으로 이루어진 반도체층(113a) 및 n+ 비정질 실리콘(n+ a-Si:H)으로 이루어진 오믹 콘택층(113b)을 포함한다. 상기 반도체층(113a) 및 상기 오믹 콘택층(113b)은 상기 플라즈마 화학 기상 증착 방법을 이용하여 형성할 수 있다.
상기 오믹 콘택층(113b) 위에 소스 금속층(114)을 형성한다. 상기 소스 금속층(114)은 예를 들면, 크롬, 알루미늄, 탄탈륨, 몰리브덴, 티타늄, 텅스텐, 구리, 은 등의 금속 또는 이들의 합금 등으로 형성될 수 있으며, 스퍼터링 공정에 의해 증착된다. 또한, 상기 소스 금속층(114)은 물리적 성질이 다른 두 개 이상의 층으로 형성할 수 있다.
상기 소스 금속층(114) 위에 제2 포토레지스트막(미도시)을 도포한다. 상기 제2 포토레지스트막은 일례로써, 노광된 영역이 현상액에 의해 용해되는 포지티브 포토레지스트로 형성한다.
상기 제2 포토레지스트막이 도포된 기판(110)상에 제2 마스크(MASK2)를 배치한다. 상기 제2 마스크(MASK2)는 차광부(20), 투광부(40) 및 회절부(60)를 포함한다. 상기 회절부(60)에는 광을 회절시키는 슬릿(SLIT) 패턴이 형성되어 상기 투광부(40)에서 제공되는 광 보다 적은 양의 광이 제공된다. 상기 제2 마스크(MASK2)를 이용한 포토리소그라피 공정을 수행하여 제2 포토레지스트 패턴(PR2)을 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 차광부(20)에 의해 형성된 제1 두께(t1)를 갖는 제1 포토 패턴(PR21)과 상기 회절부(60)에 의해 형성된 상기 제1 두께(t1) 보다 얇은 제2 두께(t2)를 갖는 제2 포토 패턴(PR22)을 포함한다. 상기 제1 포토 패턴(PR21)은 상기 표시 영역(DA)에서는 소스 전극(SE)이 형성되는 소스 전극 영역(SEA), 드레인 전극(DE)이 형성되는 드레인 전극 영역(DEA), 데이터 라인들(DLm, DLm+1)이 형성되는 데이터 라인 영역들(미도시)에 대응하는 상기 소스 금속층(114) 위에 배치되고, 상기 주변 영역(PA)에서는 상기 제2 더미 전극들(257)이 형성되는 더미 패턴 영역(DPA)에 대응하는 상기 소스 금속층(114) 위에 배치된다. 상기 제2 포토 패턴(PR22)은 상기 표시 영역(DA)에서 상기 채널(CH)이 형성되는 영역에 대응하는 상기 소스 금속층(114) 위에 배치된다.
도 5b 및 도 5c를 참조하면, 상기 제1 및 제2 포토 패턴들(PR21, 22)을 포함하는 상기 제2 포토레지스트 패턴(PR2)을 이용하여 상기 소스 금속층(114)을 식각한다.
상기 표시 영역(DA)에는 상기 데이터 라인들(DLm, DLm+1) 및 트랜지스터 패턴(115)을 포함하는 소스 금속패턴이 형성된다. 상기 트랜지스터 패턴(115)은 상기 소스 전극(SE)과 드레인 전극(DE) 연결된 형상을 가지며, 상기 데이터 라인(DLm, DLm+1)과 연결되어 형성된다. 상기 주변 영역(PA)에는 제1 전극 패턴(254)을 포함하는 상기 소스 금속패턴이 형성된다.
계속해서, 상기 제2 포토레지스트 패턴(PR2)을 이용하여 상기 반도체층(113a) 및 오믹 콘택층(113b)을 식각한다. 일례로, 상기 반도체층(112) 및 오믹 콘택층(113)의 식각은 건식 식각으로 진행된다. 이에 따라, 상기 소스 금속패턴의 하부에는 상기 소스 금속패턴과 동일하게 패터닝된 액티브 패턴이 형성된다. 예를 들면, 상기 표시 영역(DA)에는 상기 데이터 라인들(DLm, DLm+1) 및 상기 트랜지스터 패턴(115)의 아래에 상기 액티브 패턴(AP)이 형성되고, 상기 주변 영역(PA)에는 상기 제1 전극 패턴(254) 아래에 더미 액티브 패턴(253)이 형성된다.
도 5d 및 도 5e를 참조하면, 산소 플라즈마를 이용한 애싱 공정으로 상기 제2 포토 패턴(PR21, PR22)을 일정두께 만큼 제거한다. 상기 제거된 두께는 상기 제2 두께(t2) 이상이며 제1 두께(t1) 보다 작다.
상기 애싱 공정에 의해 상기 채널 영역(CHA)에 형성된 제2 포토 패턴(PR22)은 제거되고, 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA), 데이터 라인 영역(미도시) 및 상기 더미 패턴 영역(DPA)에는 제3 두께(t3)의 제3 포토 패턴(PR23)이 남는다.
상기 제3 포토 패턴(PR23)을 이용하여 상기 트랜지스터 패턴(115)을 식각하여 상기 소스 전극(SE) 및 상기 소스 전극(SE)으로부터 이격된 상기 드레인 전극(DE)을 형성한다.
상기 소스 전극(SE)과 상기 드레인 전극(DE)의 이격 영역에서 노출된 상기 오믹 콘택층(113b)을 식각하여, 상기 반도체층(113a)이 노출된 상기 채널(CH)을 형성한다. 이에 따라, 상기 표시 영역(DA)에는 상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 액티브 패턴(AP)을 포함하는 상기 화소 트랜지스터(TR)가 형성된다.
이 후, 산소 플라즈마를 이용한 애싱 공정으로 상기 화소 트랜지스터(TR) 및 상기 제2 전극 패턴(254) 위에 잔류하는 상기 제3 포토 패턴(PR23)을 제거한다.
도 6a 내지 도 6f는 제3 마스크를 이용한 도 2에 도시된 표시 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 및 도 6b를 참조하면, 상기 화소 트랜지스터(TR)가 형성된 기판(110) 위에 패시베이션층(116) 및 희생층(117)을 순차적으로 형성한다. 상기 희생층(117)은 후속되는 제3 포토레지스트 패턴의 리프트 오프(LIFT-OFF) 공정에 사용되는 언더 컷을 형성하기 위해 희생되는 층이다.
상기 희생층(117)이 형성된 상기 기판(110) 위에 제3 포토레지스트막(미도시)을 형성한다. 상기 제3 포토레지스트막은 일례로, 노광된 영역이 현상액에 의해 용해되는 포지티브 포토레지스트로 형성한다.
제3 마스크(MASK3)를 상기 제3 포토레지스트막이 형성된 상기 기판(110) 위에 정렬한다. 상기 제3 마스크(MASK3)는 차광부(20), 투광부(40) 및 회절부(60)를 포함한다.
상기 차광부(20)는 상기 표시 영역(DA)에서는 상기 게이트 라인들(GLn-1, GLn), 데이터 라인들(DLm, DLm+1) 및 상기 화소 트랜지스터(TR)가 형성된 영역에 배치되고, 상기 주변 영역(PA)에서는 상기 연결 전극(251a)이 형성된 영역에 배치된다.
상기 투광부(40)는 상기 표시 영역(DA)에서는 상기 드레인 전극(DE)의 단부, 즉 콘택부(CTH)가 형성되는 영역에 배치되고, 상기 주변 영역(PA)에서는 상기 제2 더미 전극들(257)이 형성되는 영역, 즉 상기 더미 패턴 영역(DPA)에 배치된다. 도시되지 않았으나, 도 1에 도시된 상기 투광부(40)는 상기 게이트 패드들(211) 및 상기 데이터 패드들(213)이 형성된 영역에 배치될 수 있다.
상기 회절부(60)는 상기 표시 영역(DA)에서 상기 화소 전극(PE)이 형성되는 영역에 대응하여 배치된다.
상기 제3 마스크(MASK3)를 이용한 포토리소그래피 공정을 통해 상기 제3 포토레지스트막을 패터닝하여 상기 희생층(117)위에 제3 포토레지스트 패턴(PR3)을 형성한다. 상기 제3 포토레지스트 패턴(PR3)은 상기 차광부(20)에 의해 제1 두께(t1)로 형성된 제4 포토 패턴(PR31) 및 상기 회절부(60)에 의해 상기 제1 두께 보다 얇은 제2 두께(t2)로 형성된 제5 포토 패턴(PR31)을 포함한다.
상기 제4 포토 패턴(PR31)은 상기 표시 영역(DA)에서는 상기 게이트 라인들(GLn-1, GLn), 상기 데이터 라인들(DLm, DLm+1) 및 상기 화소 트랜지스터(TR)가 형성된 영역에 대응하는 상기 희생층(117) 상에 형성되고, 상기 주변 영역(PA)에서는 상기 연결 전극(251a)이 형성된 영역 즉, 인접한 상기 더미 패턴 영역들(DPA)의 사이 상기 희생층(117) 위에 형성된다. 상기 제5 포토 패턴(PR32)은 상기 표시 영역(DA)에서 상기 화소 전극(PE)이 형성되는 영역에 대응하는 상기 희생층(117) 위에 형성된다.
도 6c를 참조하면, 상기 제4 및 제5 포토 패턴들(PR31, PR32)을 이용하여 상기 제4 및 제5 포토 패턴들(PR31, PR32)에 의해 노출된 상기 희생층(117), 상기 보호 절연층(116) 및 상기 게이트 절연층(111)을 제1 건식 식각 공정을 통해 제거한다.
상기 제1 건식 식각 공정에 의해 상기 표시 영역(DA)에서는 상기 드레인 전극(DE)의 단부를 노출시키는 상기 콘택홀(CTH)이 형성되고, 상기 주변 영역(PA)에서는 상기 더미 패턴 영역(DPA)에 더미홀(DMH)이 형성된다. 상기 콘택홀(CTH)은 상기 희생층(117) 및 상기 보호 절연층(116)이 제거되어 형성되고, 상기 더미홀(DMH)은 상기 희생층(117), 상기 보호 절연층(116) 및 상기 게이트 절연층(111)이 제거되어 형성된다.
산소 플라즈마를 이용한 애싱 공정으로 상기 제4 및 제5 포토 패턴들(PR31, PR32)을 일정 두께를 제거한다. 이때, 제거되는 두께는 상기 제2 두께(t2) 이상이며 제1 두께(t1) 보다 작다.
이에 따라, 상기 제2 두께(t2)를 가지는 상기 제5 포토 패턴(PR32)이 제거되어 상기 표시 영역(DA)에서는 상기 게이트 라인들(GLn-1, GLn), 상기 데이터 라인들(DLm, DLm+1) 및 상기 화소 트랜지스터(TR)가 형성된 영역의 상기 희생층(117) 위에 제6 포토 패턴(P33)이 남는다. 상기 제6 포토 패턴(PR33)은 상기 표시 영역(DA)에서 상기 화소 전극(PE)이 형성되는 영역의 상기 보호 절연층(116)을 노출시킨다. 또한, 상기 주변 영역(PA)에서는 인접한 상기 더미 패턴 영역들(DPA) 사이의 상기 희생층(117) 위에 상기 제6 포토 패턴(P33)이 남는다.
도 6d를 참조하면, 상기 제6 포토 패턴(PR33)을 이용하여 노출된 상기 희생층(117)을 제2 건식 식각한다. 상기 제2 건식 식각은 등방성 식각으로서, 상기 희생층(117)을 제거하고 또한 상기 희생층(117)의 측면을 오버 에칭하여 상기 희생층(117)의 측면에 상기 제6 포토 패턴(PR33)의 측면보다 함입된 언더 컷팅(U)을 형성한다.
따라서, 상기 표시 영역(DA)에는 상기 화소 전극(PE)이 형성되는 영역 위의 상기 희생층(117)이 제거된다. 또한, 상기 제6 포토 패턴(PR33)이 배치된 상기 게이트 라인들(GLn-1, GLn), 상기 데이터 라인들(DLm, DLm+1) 및 상기 화소 트랜지스터(TR)가 형성된 영역의 상기 희생층(117)의 측면에는 언더 컷팅(U)이 형성된다.
상기 주변 영역(PA)에는 상기 제6 포토 패턴(PR33)의 측면과 접하는 상기 희생층(117)의 측면에는 상기 언더 컷팅(U)이 형성된다. 본 실시예에서는 상기 보호 절연층(116) 위에 상기 희생층(117)을 형성하고, 상기 희생층(117)에 상기 언더 컷팅(U)을 형성하는 것을 예로 하였다. 그러나, 상기 희생층(117)을 형성하지 않고 상기 언더 컷팅(U)을 상기 보호 절연층(116)에 직접 형성하고 후속 공정에서 상기 보호 절연층(116)에 형성된 상기 언더 컷팅(U)을 이용하여 리프트 오프 공정을 수행할 수도 있다.
도 6e를 참조하면, 상기 언더 컷팅(U)이 형성되고, 상기 제6 포토 패턴(PR33)이 남은 상기 기판(110) 위에 투명 도전성 물질을 형성한다. 상기 투명 도전성 물질은 일례로 ITO, 또는 IZO로 이루어지며, 스퍼터링 방식으로 증착할 수 있다.
상기 기판(110) 위에 형성된 상기 투명 도전성 물질은 상기 제6 포토 패턴(PR33) 위에 형성된 제1 투명 도전층(118a)과 상기 제1 투명 도전층(118a)과 분리된 제2 투명 도전층(118b)으로 이루어진다. 상기 제2 투명 도전층(118b)은 상기 표시 영역(DA)에서는 상기 화소 전극(PE)이 형성된 영역(PEA)에 형성되고, 상기 주변 영역(PA)에서는 상기 더미 패턴 영역(DPA)에 형성된다.
도 6f를 참조하면, 상기 제1 및 제2 투명 도전층들(118a, 118b)이 형성된 상기 기판(110)을 스트립 용액(PHOTORESIST STRIPPER)에 담근다. 상기 스트립 용액은 상기 언더 커팅(U)을 통해 상기 제6 포토 패턴(PR33)에 침투하여 상기 제6 포토 패턴(PR33)을 리프트 오프(LIFT-OFF) 시킨다. 이에 따라, 상기 제6 포토 패턴(PR33)이 상기 기판(110) 상에서 떨어져 나감과 동시에, 상기 제6 포토 패턴(PR33) 위에 형성된 상기 제1 투명 도전층(118a)도 상기 기판(110) 상에서 제거된다.
결과적으로 상기 표시 영역(DA)에는 상기 콘택홀(CTH)을 통해 상기 드레인 전극(DE)의 단부와 접촉되는 상기 화소 전극(PE)이 형성되고, 상기 주변 영역(PA)에는 상기 제1 전극 패턴(254)과 상기 제2 전극 패턴(275)으로 이루어진 제2 더미 전극(275)이 형성된다.
도 7a 내지 도 7e는 도 1에 도시된 더미 패턴부에 의한 정전기 방전 원리를 설명하기 위한 개념도들이다.
도 1 및 도 7a를 참조하면, 상기 더미 패턴부(250)는 복수의 커패시터들(C1,.., Ci,.., Ck)(k는 자연수임)을 포함한다. 각 커패시터(Ck)는 제1 더미 전극(251)과 제2 더미 전극(257)을 포함하고 상기 제1 및 제2 더미 전극들(251, 257) 사이에는 더미 액티브 패턴(253)을 포함한다. 상기 커패시터들(C1,.., Ci,.., Ck)의 상기 제1 더미 전극들(251)은 연결 전극(251a)에 의해 서로 연결되고, 상기 커패시터들(C1,.., Ci,.., Ck)의 상기 제2 더미 전극들(257)은 서로 분리된다.
초기 상태에서, 상기 연결 전극(251a)을 통해 전기적으로 연결된 상기 제1 더미 전극들(251)은 플로팅 상태이고, 또한, 상기 제2 더미 전극들(257) 각각은 전기적으로 플로팅 상태이다.
도 7b를 참조하면, 제i 커패시터(Ci)에 정전기가 유입되면, 상기 제i 커패시터(Ci)의 상기 제2 더미 전극(257)에는 상기 정전기에 의해 양의 전하(+Q)가 충전된다.
도 7c를 참조하면, 상기 제i 커패시터(Ci)에 충전된 상기 양의 전하(+Q)는 상기 연결 전극(251a)을 통해 네트워크 형태로 연결된 상기 제1 더미 전극들(251)에는 음의 전하(-Q)를 충전시켜, 상기 정전기가 유입되지 않은 다른 커패시터들(C1,.., Ck) 각각에 커패시턴스를 형성시킨다.
도 7d를 참조하면, 상기 제i 커패시터(Ci)에 최초 유입된 상기 정전기는 인접한 다른 커패시터들(C1,.., Ck)에 형성된 커패시턴스들에 유입된다.
도 7e를 참조하면, 상기 다른 커패시터들(C1,.., Ck)에서는 정전기 에너지 방출에 의해 브레이킹(Breaking)이 발생하며, 상기 브레이킹은 상기 네트워크 형태로 연결된 상기 커패시터들(C1,.., Ck)에 다단계적으로 일어나게 된다. 따라서 상기 제i 커패시터(Ci)에 최초 유입된 정전기는 에너지를 상실하게 된다.
결과적으로 상기 정전기가 표시 기판 내의 다른 전자 소자를 손상시키는 것을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따르면 주변 영역에 네트워크 형태로 연결된 제1 더미 전극들과 상기 제1 더미 전극들 위에 형성된 더미 액티브 패턴들 및 상기 더미 액티브 패턴들 위에 형성된 제2 더미 전극들을 포함하는 더미 패턴부를 형성함으로써, 공정 중에 유입된 정전기의 에너지를 상기 더미 패턴부에서 상실시킴으로써 상기 정전기에 의해 표시 기판을 실질적으로 구동하는 전자 소자들의 손상을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 기판 210 : 신호 패드부
221 : 제1 게이트 회로부 223 : 제2 게이트 회로부
231 : 제1 셀 갭 보상 패턴부 233 : 제2 셀 갭 보상 패턴부
240 : 얼라인 마크 250 : 더미 패턴부
251 : 제1 더미 전극 251a : 연결 전극
253 : 더미 액티브 패턴 257 : 제2 더미 전극
254 : 제1 전극 패턴 255 : 제2 전극 패턴
221 : 제1 게이트 회로부 223 : 제2 게이트 회로부
231 : 제1 셀 갭 보상 패턴부 233 : 제2 셀 갭 보상 패턴부
240 : 얼라인 마크 250 : 더미 패턴부
251 : 제1 더미 전극 251a : 연결 전극
253 : 더미 액티브 패턴 257 : 제2 더미 전극
254 : 제1 전극 패턴 255 : 제2 전극 패턴
Claims (20)
- 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 기판;
상기 표시 영역에 배치되고, 게이트 라인 및 데이터 라인과 전기적으로 연결된 화소 전극; 및
상기 주변 영역에 배치되고, 연결 전극을 통해 네트워크(Network) 형태로 연결된 복수의 제1 더미 전극들과 상기 제1 더미 전극들 위에 배치된 복수의 제2 더미 전극들을 포함하는 더미 패턴부를 포함하고,
상기 더미 패턴부는 상기 제1 더미 전극들 각각 위에 배치된 더미 액티브 패턴을 더 포함하고,
상기 제2 더미 전극들 각각은 상기 더미 액티브 패턴 위에 접촉되어 배치된 제1 전극 패턴과 상기 제1 전극 패턴 위에 접촉되어 배치된 제2 전극 패턴을 포함하는 것을 특징으로 하는 표시 기판. - 제1항에 있어서, 상기 제1 및 제2 더미 전극들 각각은 전기적으로 플로팅된 것을 특징으로 하는 표시 기판.
- 삭제
- 제1항에 있어서, 상기 게이트 라인과 연결된 게이트 전극과 상기 더미 액티브 패턴과 동일 물질로 형성된 액티브 패턴, 상기 데이터 라인과 연결된 소스 전극 및 상기 화소 전극과 연결된 드레인 전극에 전기적으로 연결된 화소 트랜지스터를 더 포함하고,
상기 화소 트랜지스터 위에는 상기 화소 트랜지스터와 접촉된 보호 절연층 및 상기 보호 절연층 위에 접촉된 희생층이 배치된 것을 특징으로 하는 표시 기판. - 제4항에 있어서, 상기 화소 전극은 상기 보호 절연층 위에 접촉되어 배치된 것을 특징으로 하는 표시 기판.
- 제4항에 있어서, 상기 연결 전극은 상기 제1 더미 전극들 사이의 영역에 배치되어 상기 제1 더미 전극들을 서로 연결하고,
상기 연결 전극 위에는 상기 보호 절연층 및 상기 희생층이 배치된 것을 특징으로 하는 표시 기판. - 제6항에 있어서, 상기 제2 전극 패턴은 상기 보호 절연층 및 상기 희생층에 형성된 더미홀을 통해 상기 제1 전극 패턴과 접촉된 것을 특징으로 하는 표시 기판.
- 제1항에 있어서, 상기 주변 영역에 배치되어 상기 게이트 라인에 신호를 인가하는 게이트 회로부;
상기 주변 영역에 배치되어 상기 데이터 라인 및 상기 게이트 회로부에 신호를 인가하는 신호 패드부; 및
상기 주변 영역에 배치된 얼라인 마크를 더 포함하며,
상기 더미 패턴부는 상기 게이트 회로부, 상기 신호 패드부 및 상기 얼라인 마크와 이격되어 배치된 것을 특징으로 하는 표시 기판. - 기판의 표시 영역에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 형성하고, 상기 표시 영역을 둘러싸는 상기 기판의 주변 영역에 연결 전극을 통해 네트워크 형태로 연결된 복수의 제1 더미 전극들을 형성하는 단계;
상기 게이트 라인과 교차하는 데이터 라인과 상기 데이터 라인에 연결된 소스 전극과 상기 소스 전극과 이격된 드레인 전극 및 상기 제1 더미 전극들과 중첩되는 복수의 제1 전극 패턴들을 형성하는 단계; 및
상기 드레인 전극과 접촉되는 화소 전극 및 상기 제1 전극 패턴들과 각각 접촉되는 복수의 제2 전극 패턴들을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제9항에 있어서, 상기 제1 더미 전극들을 형성하는 단계는
상기 기판 위에 게이트 금속층을 형성하는 단계;
상기 게이트 금속층 위에 제1 포토레지스트 패턴을 형성하는 단계; 및
상기 제1 포토레지스트 패턴을 이용하여 상기 게이트 금속층을 상기 게이트 라인, 상기 게이트 전극, 상기 연결 전극 및 상기 제1 더미 전극들을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제9항에 있어서, 상기 제1 전극 패턴들을 형성하는 단계는
상기 제1 더미 전극들이 형성된 상기 기판 위에 게이트 절연층, 액티브층, 소스 금속층을 형성하는 단계;
상기 소스 금속층 위에 서로 다른 두께를 갖는 제1 포토 패턴 및 제2 포토 패턴을 형성하는 단계;
상기 제1 및 제2 포토 패턴들을 이용해 상기 데이터 라인과 상기 데이터 라인과 연결된 트랜지스터 패턴, 상기 데이터 라인 및 상기 트랜지스터 패턴 하부에 배치된 액티브 패턴, 상기 제1 전극 패턴들 및 상기 제1 전극 패턴들 하부에 배치된 더미 액티브 패턴들을 형성하는 단계;
상기 제1 및 제2 포토 패턴들을 애싱하여 상기 소스 전극과 상기 드레인 전극사이의 채널 영역을 노출시키는 제3 포토 패턴을 형성하는 단계; 및
상기 제3 포토 패턴을 이용해 상기 트랜지스터 패턴을 상기 소스 전극과 상기 드레인 전극으로 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제11항에 있어서, 상기 제1 및 제2 포토 패턴들을 형성하는 단계는
제1 두께를 갖는 상기 제1 포토 패턴은 상기 데이터 라인, 상기 소스 전극 및 상기 드레인 전극이 형성되는 영역에 대응하여 형성하고, 상기 제1 두께 보다 얇은 제2 두께를 갖는 상기 제2 포토 패턴은 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역에 대응하여 형성하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제9항에 있어서, 상기 제2 전극 패턴들을 형성하는 단계는
상기 제1 전극 패턴들이 형성된 상기 기판 위에 희생층을 형성하는 단계;
상기 희생층 위에 서로 다른 두께를 갖는 제4 포토 패턴 및 제5 포토 패턴을 형성하는 단계;
상기 제4 및 제5 포토 패턴들을 이용해 상기 희생층을 제거하여 상기 드레인 전극을 노출시키는 콘택홀 및 상기 제1 전극 패턴들을 노출시키는 복수의 더미홀들을 형성하는 단계;
상기 제4 및 제5 포토 패턴들을 애싱하여 상기 화소 전극이 형성되는 영역의 상기 희생층을 노출시키는 제6 포토 패턴을 형성하는 단계;
상기 제6 포토 패턴을 이용해 상기 화소 전극이 형성되는 영역에 노출된 상기 희생층을 제거하여 언더 커팅을 형성하는 단계;
상기 제6 포토 패턴을 덮도록 상기 기판 위에 투명 도전층을 형성하는 단계; 및
상기 희생층의 언더 커팅을 통하여 스트립 용액을 제공함으로써, 상기 제6 포토 패턴을 제거하여 상기 더미홀들을 통해 상기 제1 전극 패턴들과 접촉된 상기 제2 전극 패턴들 및 상기 콘택홀을 통해 상기 드레인 전극과 접촉된 상기 화소 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 제13항에 있어서, 상기 제4 포토 패턴 및 상기 제5 포토 패턴을 형성하는 단계는
제1 두께를 갖는 상기 제4 포토 패턴은 상기 게이트 라인, 상기 데이터 라인, 상기 제1 더미 전극들 사이의 상기 연결 전극이 형성된 영역에 대응하여 형성하고, 상기 제1 두께 보다 얇은 제2 두께를 갖는 상기 제5 포토 패턴은 상기 화소 전극이 형성되는 영역에 대응하여 형성하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제13항에 있어서, 상기 제6 포토 패턴을 형성하는 단계는
상기 게이트 라인, 상기 데이터 라인 및 상기 제1 더미 전극들 사이의 상기 연결 전극이 형성된 영역에 대응하여 상기 제6 포토 패턴을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법. - 삭제
- 제13항에 있어서, 상기 희생층을 형성하기 전에 상기 제1 전극 패턴들이 형성된 상기 기판 위에 보호 절연층을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
- 제17항에 있어서, 상기 더미홀들은 형성하는 단계는
상기 보호 절연층 및 상기 희생층을 동시에 제거하여 상기 콘택홀 및 상기 더미홀들을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제17항에 있어서, 상기 희생층을 제거하는 단계는
상기 화소 전극이 형성되는 영역의 상기 보호 절연층이 노출되도록 상기 희생층을 제거하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제17항에 있어서, 상기 투명 도전층을 형성하는 단계는
상기 투명 도전층은 상기 화소 전극이 형성되는 영역의 상기 보호 절연층과 접촉되는 것을 특징으로 하는 표시 기판의 제조 방법.
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|---|---|---|---|
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