KR101568268B1 - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents

박막트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 얼라인 마진을 확보함과 동시에 마스크 공정수를 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 기판은 게이트 라인과; 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과; 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 박막트랜지스터와 접속된 화소 전극과; 박막트랜지스터의 드레인 전극과 화소 전극을 접속시키는 연결 전극과; 데이터 라인과 중첩되도록 데이터 라인 하부에 위치하는 게이트 금속 패턴과; 게이트 라인과 게이트 금속 패턴 사이와, 박막트랜지스터의 게이트 전극과 게이트 금속 패턴 사이와, 게이트 전극과, 게이트 라인의 상측에 위치하는 화소 전극 사이와, 게이트 라인과, 게이트 라인의 하측에 위치하는 화소 전극 사이를 분리하도록 배치되는 다수의 슬릿을 구비하는 것을 특징으로 한다.
슬릿, 마스크, 소프트 몰드

Description

박막트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}
본 발명은 얼라인 마진을 확보함과 동시에 마스크 공정수를 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display)는 액정을 이용하여 영상을 표시하는 평판표시장치의 하나로써, 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 구동전압 및 낮은 소비전력을 갖는 장점이 있어, 산업 전반에 걸쳐 광범위하게 사용되고 있다.
이와 같은 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 서로 대향하는 박막트랜지스터 기판 및 컬러 필터 기판을 구비한다.
컬러 필터 기판은 상부 기판에 빛샘 방지를 위해 형성된 블랙매트릭스와, 칼러 구현을 위한 칼러 필터와, 화소 전극과 전계를 이루는 공통 전극과, 그들 위에 액정 배향을 위해 형성된 상부 배향막으로 이루어진다.
박막트랜지스터 기판은 하부 기판에 형성된 게이트 라인 및 데이터 라인들과, 게이트 라인들과 데이터 라인들의 교차부마다 스위치 소자로 형성된 박막트랜지스터와, 액정셀 단위로 형성되어 박막트랜지스터와 접속된 화소 전극과, 그들 위에 도포된 배향막으로 이루어진다. 여기서, 박막트랜지스터는 게이트 라인에 공급되는 스캔 신호에 응답하여 데이터 라인에 공급되는 화소 신호를 화소 전극에 공급한다.
이와 같은 액정 표시 패널에서 박막트랜지스터 기판은 다수의 마스크 공정을 필요함에 따라 제조 공정이 복잡하여 제조 단가가 상승하게 된다. 즉, 다수의 마스크 공정은 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 제조 공정을 포함하고 있기 때문에 제조 단가가 상승하게 된다. 이 중 포토리소그래피 공정에서 사용되는 노광 장비는 얼라인 정밀도가 높아야 하므로 장비가격이 비싸면, 미스얼라인이 발생시 불량으로 직결된다. 특히, 게이트 라인, 데이터 라인 및 화소 전극은 서로 다른 마스크 공정을 통해 형성됨으로써 게이트 라인, 데이터 라인 및 화소 전극 형성시 각각 얼라인 공정이 필요하므로 미스 얼라인 발생 확률이 높아진다.
이에 따라, 최근에는 박막트랜지스터 기판의 제조 공정을 줄여 제조 단가를 줄일 수 있는 박막트랜지스터 기판 및 그 제조 방법이 요구되고 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 얼라인 마진을 확보함과 동시에 마스크 공정수를 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 게이트 라인과; 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과; 게이트 라인 및 데이터 라인과 접속되는 박막트랜지스터와; 박막트랜지스터와 접속된 화소 전극과; 박막트랜지스터의 드레인 전극과 화소 전극을 접속시키는 연결 전극과; 데이터 라인과 중첩되도록 데이터 라인 하부에 위치하는 게이트 금속 패턴과; 게이트 라인과 게이트 금속 패턴 사이와, 박막트랜지스터의 게이트 전극과 게이트 금속 패턴 사이와, 게이트 전극과, 게이트 라인의 상측에 위치하는 화소 전극 사이와, 게이트 라인과, 게이트 라인의 하측에 위치하는 화소 전극 사이를 분리하도록 배치되는 다수의 슬릿을 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인, 게이트 금속 패턴 및 박막트랜지스터의 게이트 전극을 포함하는 제1 도전 패턴군과, 게이트 절연 패턴, 반도체 패턴과, 데이터 라인, 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 제2 도전 패턴군과, 화소 전극과, 게이트 라인과 게이트 금속 패턴 사이와, 게이트 전극과 게이트 금속 패턴 사이와, 게이트 전극과, 게이트 라인의 상측에 위치하는 화소 전극 사이와, 게이트 라인과, 게이트 라인의 하측에 위치하는 화소 전극 사이를 분리하도록 배치되는 다수의 슬릿을 동시에 형성하는 단계와; 드레인 전극과 화소 전극을 접속시키는 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 게이트 라인을 포함하는 제1 도전 패턴군과, 화소 전극과, 데이터 라인을 포함하는 제2 도전 패턴군을 동일한 패터닝 공정을 통해 동시에 형성한다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 공정 수를 줄일 수 있어 비용이 절감된다. 또한, 제1 도전 패턴군과, 화소 전극과, 제2 도전 패턴군 각각을 형성시 필요한 종래 얼라인 공정이 불필요하므로 미스 얼라인 발생을 방지할 수 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1 및 도 2는 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도 및 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 하부 기판(101) 위에 게이트 절연 패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부에 인접한 박막 트랜지스터(130)와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)과, 화소 전극(122)과 접속된 스토리지 캐패시터(140)을 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(102)에 접속되는 게이트 패드(150)와, 데이터 라인(104)에 접속되는 데이터 패드(160)를 구비한다.
박막 트랜지스터(130)는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터(130)는 게이트 라인(102)과 접속된 게이트 전극(106), 데이터 라인(104)과 접속된 소스 전극(108), 소스 전극(108)과 대향하게 위치하여 화소 전극(122)과 접속된 드레인 전극(110), 게이트 절연 패턴(112)을 사이에 두고 게이트 전극(106)과 중첩되게 형성되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성하는 활성층(114), 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 채널부를 제외한 활성층(114) 위에 형성된 오믹 접촉층(116)을 구비한다. 그리고, 활성층(114) 및 오믹 접촉층(116)은 스토리지 전극(142), 데이터 라인(104) 및 데이터 패드 하부 전극(136)과도 중첩되게 형성된다.
게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 화소 영역에는 화소 전극(122)이 형성된다. 화소 전극(122)은 하부 기판(101) 상에 형성된 투명 도전층(105a)과, 투명 도전층(105a)의 가장자리 상에 형성되는 게이트 금속층(105b)으로 이루어진다. 이러한 화소 전극(122)의 게이트 금속층(105a)은 드레인 컨택홀(120)을 통해 노출된 드레인 전극(110)의 측면 및 전면과 연결 전극(124)을 통해 접속되며, 스토리지 컨택홀(144)을 통해 스토리지 전극(142)의 측면 및 전면과 연결 전극(124)을 통해 접속된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터(130)로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
한편, 연결 전극(124)은 도 1 및 도 2에 도시된 바와 같이 화소홀(126), 드레인 컨택홀(120) 및 스토리지 컨택홀(144)과 대응하는 영역에서 보호막(118)과 경계를 이루도록 형성되거나 도 3 및 도 4에 도시된 바와 같이 드레인 컨택홀(120) 및 스토리지 컨택홀(144)과 대응하는 영역에서 보호막(118)과 경계를 이루도록 형성된다. 도 1 및 도 2에 도시된 연결 전극(124)은 화소홀(126)을 통해 노출된 화소 영역에 위치하므로 투명 도전층으로 형성되어 화소 전극(122)과 접속된다. 도 3 및 도 4에 도시된 연결 전극(124)은 화소 전극(122)의 게이트 금속층(105b)과 중첩되므로 불투명 도전층 및 투명 도전층 중 적어도 어느 하나를 이용하여 단층 또는 다층 구조로 형성된다. 도 1 내지 도 4에 도시된 연결 전극(124)의 투명 도전층으로는 인듐 틴 옥사이드(ITO), 인듐 틴 징크 옥사이드(ITZO), 틴 옥사이드(TO), 인듐 징크 옥사이드(IZO) 또는 SnO2 등이 이용되며, 연결 전극(124)의 불투명 도전층으로는 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 알루미늄(Al) 등이 이용된다.
스토리지 캐패시터(140)는 게이트 절연 패턴(112)을 사이에 두고 이전단 게이트 라인(102)과 스토리지 전극(142)이 중첩되어 형성된다. 스토리지 전극(142)은 스토리지 컨택홀(144)을 통해 노출된 화소 전극(122)의 게이트 금속층(105a)과 연결 전극(124)을 통해 접속된다. 이러한 스토리지 캐패시터(140)는 화소 전극(122)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 된다.
게이트 라인(102)은 게이트 패드(150)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(152)과, 게이트 패드 하부 전극(152) 위에 접속된 게이트 패드 상부전극(154)으로 구성된다. 여기서, 게이트 패드 상부 전극(154)은 보호막(118)을 관통하는 게이트 컨택홀(156) 내에 형성되어 게이트 패드 하부 전극(152)과 접속된다. 또한, 게이트 패드 상부 전극(154)은 보호막(118)과 경계를 이루도록 형성된다.
데이터 라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 데이터 라인(104)으로부터 연장되는 데이터 패드 하부 전극(162)과, 데이터 패드 하부 전극(162)과 접속된 데이터 패드 상부 전극(164)으로 구성된다. 여기서, 데이터 패드 상부 전극(164)은 보호막(118)을 관통하는 데이터 컨택홀(166) 내에 형성되어 데이터 패드 하부 전극(162)과 접속된다. 데이터 패드 하부 전극(162)과 하부 기판(101) 사이에는 이중 구조의 게이트 금속 패턴(168), 게이트 절연 패턴(112), 활성층(114) 및 오믹접촉층(116)이 형성된다. 데이터 패드 상부 전극(164)은 보호막(118)과 경계를 이루도록 형성된다.
이러한 구조를 갖는 박막 트랜지스터 기판에서 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152), 게이트 금속 패턴(168), 화소 전극(122)은 기판(150) 위에 투명 도전층(105a)을 포함한 적어도 이중층의 복층 구조로 형성된다. 예를 들면, 도 3에 도시된 바와 같이 투명 도전층(105a)과, 투명 도전 층(105a) 상에 불투명한 금속을 이용한 게이트 금속층(105b)이 적층된 이중 도전층 구조로 형성된다. 투명 도전층(105a)으로는 인듐 틴 옥사이드(ITO), 인듐 틴 징크 옥사이드(ITZO), 틴 옥사이드(TO), 인듐 징크 옥사이드(IZO) 또는 SnO2 등이 이용되며, 불투명 도전층(105b)으로는 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 알루미늄(Al) 등이 이용된다.
또한, 박막트랜지스터 기판에서 게이트 라인(102)의 양측과 대응하는 데이터 라인(104)에는 다수개의 제1 슬릿(128)이 형성된다. 이 제1 슬릿(128)을 사이에 두고 데이터 라인(104) 하부에 위치하는 게이트 금속 패턴(168)은 게이트 라인(102)과 분리된다. 게이트 전극(106)의 일측과 대응하는 소스 전극(108)에는 다수개의 제2 슬릿(138)이 형성된다. 이 제2 슬릿(138)을 사이에 두고 데이터 라인(104) 하부에 위치하는 게이트 금속 패턴(168)은 게이트 전극(106)과 분리된다. 게이트 전극(106)의 타측과 대응하는 드레인 전극(110)에는 다수개의 제3 슬릿(158)이 형성된다. 이 제3 슬릿(158)을 사이에 두고 화소 전극(122)의 게이트 금속층(105b)은 게이트 전극(106)과 분리된다. 게이트 라인(102)의 일측과 대응하는 스토리지 전극(142)에는 다수개의 제4 슬릿(148)이 형성된다. 이 제4 슬릿(148)을 사이에 두고 화소 전극(122)의 게이트 금속층(105b)은 게이트 라인(102)과 분리된다.
이하에서는 도 1 및 도 2에 도시된 본 발명에 따른 박막트랜지스터 기판의 제조 방법을 예로 들어 설명하기로 한다.
도 5 및 도 6은 본 발명에 따른 박막 트랜지스터 기판의 제1 패터닝 공정을 설명하기 위한 평면도 및 단면도이다.
도 5 및 도 6에 도시된 바와 같이 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152), 게이트 금속 패턴(168)을 포함하는 제1 도전 패턴군과; 게이트 절연 패턴(122)과; 활성층(114) 및 오믹접촉층(116)을 포함하는 반도체 패턴과; 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162) 및 스토리지 전극(142)을 포함하는 제2 도전 패턴군과; 화소 전극(122)과; 제1 내지 제4 슬릿(128,138,158,148)과; 드레인 컨택홀(120) 및 스토리지 컨택홀(144)이 형성된다.
구체적으로, 도 7a에 도시된 바와 같이 하부 기판(101) 상에 투명 도전층(105a), 게이트 금속층(105b), 게이트 절연막(107), 비정질 실리콘층(109), 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(111), 소스/드레인 금속층(113)이 순차적으로 형성된다. 투명 도전층(105a)으로는 인듐 틴 옥사이드(ITO), 인듐 틴 징크 옥사이드(ITZO), 틴 옥사이드(TO), 인듐 징크 옥사이드(IZO) 또는 SnO2 등이 이용되며, 게이트 절연막(107)으로는 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질이 이용되며, 게이트 금속층(105b) 및 소스/드레인 금속층(113)으로는 Al, Cr, Ti, Ta, Mo, MoW, Al/Cr, Cu, Al(Nd), Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti 등이 이용된다.
그런 다음, 소스/드레인 금속층(113) 위에 에치 레지스트(180)가 도포된 다음, 제1 내지 제4 홈(172a,172b,172c,172d)과 돌출부(174)를 가지는 소프트 몰드(170)가 정렬된다. 소프트 몰드(170)의 제1 홈(172a)은 제1 깊이(d1)를 가지며 화소 전극(122)이 형성될 영역과 대응되며, 소프트 몰드(170)의 제2 홈(172b)은 제1 깊이(d1)보다 깊은 제2 깊이(d2)를 가지며 게이트 라인(102), 게이트 전극(106) 및 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군과, 드레인 컨택홀(120) 및 스토리지 컨택홀(144)이 형성될 영역과 대응되며, 소프트 몰드(170)의 제3 홈(172c)은 제2 깊이(d2)보다 깊은 제3 깊이(d3)를 가지며 박막트랜지스터(130)의 채널 영역이 형성될 영역과 대응되며, 소프트 몰드(170)의 제4 홈(172d)은 데이터 라인(104), 소스 전극(108), 드레인 전극(110), 데이터 패드 하부 전극(162) 및 스토리지 전극(142)을 포함하는 제2 도전 패턴군이 형성될 영역과 대응되며, 소프트 몰드(170)의 돌출부(174)는 제1 내지 제4 슬릿(128,138,158,148) 및 화소 영역과 대응된다.
이러한 소프트 몰드(170)는 탄성이 큰 고무 재료, 예를 들어 폴리디메틸실록세인(Poly dimethyl siloxane ; PDMS) 등이 이용된다. 이 소프트 몰드(170)는 자신의 자중 정도의 무게로 소프트 몰드(170)의 돌출부(174) 표면이 하부 기판(101)의 상부면과 접촉되도록 에치 레지스트(180)에 소정 시간 동안 가압 된다. 여기서, 소프트 몰드(170)의 돌출부(174)는 소스/드레인 금속층(113)에 접촉될 때까지 가압된다. 그러면, 소프트 몰드(170)와 하부 기판(101) 사이의 압력 및 표면 장력으로 발생하는 모세관 힘(Capillary force)과 소프트 몰드(170)와 에치 레지스트(180) 사이의 반발력에 의해 도 7b에 도시된 바와 같이 에치 레지스트(180)의 일부가 소프트 몰드(170)의 홈(172a,172b,172c,172d) 내로 이동한다. 이후, 소프트 몰드(170)를 에치 레지스트(180)에서 분리함으로써 도 7c에 도시된 바와 같이 소프트 몰드(170)의 제1 내지 제4 홈(172a,172b,172c,172d)과 반전 전사된 패턴 형태의 제1 내지 제4 레지스트 패턴(180a,180b,180c,180d)이 형성된다. 여기서, 제1 레지스트 패턴(180a)은 소프트 몰드(170)의 제1 홈(172a)의 제1 깊이(d1)와 대응되는 제1 높이(h1)를 가지며, 제2 레지스트 패턴(180b)은 소프트 몰드(170)의 제2 홈(172b)의 제2 깊이(d2)와 대응되는 제2 높이(h2>h1)를 가지며, 제3 레지스트 패턴(180c)은 소프트 몰드(170)의 제3 홈(172c)의 제3 깊이(d3)와 대응되는 제3 높이(h3>h2)를 가지며, 제4 레지스트 패턴(180d)은 소프트 몰드(170)의 제4 홈(172d)의 제4 깊이(d4)와 대응되는 제4 높이(h4>h3)를 가진다.
그런 다음, 제1 내지 제4 레지스트 패턴(180a,180b,180c,180d)을 제외한 나머지 영역에 잔막으로 잔존하는 에치 레지스트는 에싱 공정을 통해 제거된다.
이러한 제1 내지 제4 레지스트 패턴(180a,180b,180c,180d)을 마스크로 이용하여 소스/드레인 금속층(113)을 습식식각함으로써 다수개의 제1 슬릿(128)을 가지는 데이터 라인(104), 제2 슬릿(138)을 가지는 소스 전극(108), 제3 슬릿(158)을 가지며 소스 전극(108)과 일체화되며 화소 영역에 위치하는 드레인 전극(110), 제4 슬릿(148)을 가지는 스토리지 전극(142) 및 데이터 패드 하부 전극(162)을 포함하는 제2 도전 패턴군이 형성된다. 이어서, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(111), 비정질 실리콘층(109) 및 게이트 절연막(107)을 제1 내지 제4 레지스트 패턴(180a,180b,180c,180d)을 마스크로 이용하여 건식 식각함으로써 동일 패턴의 활성층(114), 오믹 접촉층(116) 및 게이트 절연 패턴(112)이 형성된다. 이어서, 게이트 금속층(105b)과 투명 도전층(105a)을 제1 내지 제4 레지스트 패 턴(180a,180b,180c,180d)을 마스크로 이용하여 습식식각한다. 이 때, 투명 도전층(105a) 및 게이트 금속층(105b)은 게이트 절연 패턴(112)보다 선폭이 작도록 과식각된다.
이에 따라, 이중 구조의 게이트 금속 패턴(168), 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152) 및 화소 전극(122)을 포함하는 제1 도전 패턴이 형성된다.
한편, 소스/드레인 금속층(113), 불순물이 도핑된 비정질 실리콘층(111), 비정질 실리콘층(109), 게이트 절연막(107), 게이트 금속층(105b) 및 투명 도전층(105) 식각시 제1 내지 제4 슬릿(128,138,158,148)은 식각액 및 식각가스의 유입 경로로 이용된다. 이러한 제1 내지 제4 슬릿(128,138,158,148) 각각을 통해 노출된 불순물이 도핑된 비정질 실리콘층(111), 비정질 실리콘층(109), 게이트 절연막(107), 게이트 금속층(105b) 및 투명 도전층(105)은 해당 박막층의 식각공정시 제거된다. 또한, 게이트 금속층(105b) 및 투명 도전층(105a)은 과식각됨으로써 제1 내지 제4 슬릿(128,138,158,148) 각각의 사이의 소스/드레인 금속층 하부에 위치하는 게이트 금속층(105b) 및 투명 도전층(105a)은 제거된다. 이에 따라, 게이트 라인(102)과 게이트 금속 패턴(168) 사이와, 게이트 전극(106)과 게이트 금속 패턴(168) 사이와, 게이트 전극(106)과 화소 전극(122) 사이와, 게이트 라인(102)과 화소 전극(122) 사이는 분리된다.
그런 다음, 도 7e에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제1 내지 제4 레지스트 패턴(180a,180b,180c,180d)을 애싱함으로써 화소 전 극(122)이 형성될 영역과 대응하는 제1 포토레지스트패턴(180a)은 제거되고 나머지 제2 내지 제4 레지스트 패턴(180b,180c,180d)은 두께가 얇아진다. 애싱된 제2 내지 제4 레지스트 패턴(180b,180c,180d)을 마스크로 이용하여 화소 영역에 위치하는 드레인 전극(110)을 습식 식각하고, 활성층(114) 및 오믹접촉층(116)과 게이트 절연 패턴(112)을 건식식각하고, 화소 전극(122) 상에 위치하는 게이트 금속층(105b)을 습식식각함으로써 화소 전극(122)의 투명 도전층(105a)이 외부로 노출되게 된다.
그런 다음, 도 7f에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제2 내지 제4 레지스트 패턴(180b,180c,180d)을 애싱함으로써 제2 레지스트패턴(180b)은 제거되고 나머지 제3 및 제4 레지스트 패턴(180c,180d)은 두께가 얇아진다. 그리고, 애싱된 제3 및 제4 레지스트 패턴(180c,180d)을 마스크로 이용하여 제2 레지스트 패턴(180b)의 제거로 노출된 드레인 전극(110) 및 스토리지 전극(142)을 습식 식각하고, 활성층(114) 및 오믹접촉층(116)과 게이트 절연 패턴(112)을 건식식각한다. 이에 따라, 게이트 라인(102) 및 게이트 패드 하부 전극(152)이 외부로 노출됨과 아울러 드레인 컨택홀(120)과 스토리지 컨택홀(144)이 형성된다.
그런 다음, 도 7g에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 애싱 공정으로 제3 및 제4 레지스트 패턴(180c,180d)을 애싱함으로써 박막트랜지스터의 채널 영역이 형성될 영역과 대응하는 제3 레지스트패턴(180c)은 제거되고 나머지 제4 레지스트 패턴(180d)은 두께가 얇아진다. 그리고, 애싱된 제4 레지스트 패턴(180d)을 마스크로 이용하여 제3 레지스트 패턴(180c)의 제거로 노출된 소스/드레인 금속 층을 습식 식각하고, 오믹접촉층(116)을 건식식각한다. 이에 따라, 소스 전극(108)과 드레인 전극(110)은 분리되고 활성층(114)이 노출된다. 이에 따라, 소스 전극(108)과 드레인 전극(110) 사이에는 활성층(114)으로 이루어진 채널이 형성된다. 그리고, 스트립 공정으로 제2 도전 패턴군 위에 잔존하던 제4 레지스트 패턴(180d)이 제거된다.
한편, 소프트 몰드를 이용한 제1 패터닝 공정으로 제1 및 제2 도전 패턴군과 반도체 패턴 및 화소 전극을 동시에 형성되는 것을 예로 들어 설명하였지만 이외에도 포토마스크에 의해 형성된 제1 내지 제4 높이를 가지는 포토 레지스트 패턴을 이용하여 제1 및 제2 도전 패턴군과 반도체 패턴과 화소 전극을 동시에 형성할 수도 있다.
도 8 및 도 9는 본 발명에 따른 박막트랜지스터 기판의 제조 공정 중 제2 패터닝 공정을 설명하기 위한 평면도 및 단면도이다.
도 8 및 도 9에 도시된 바와 같이 제2 도전 패턴군이 형성된 하부기판(101) 상에 마스크 공정으로 게이트 컨택홀(156), 데이터 컨택홀(166) 및 화소홀(126)을 가지는 보호막(118)이 형성되고, 연결 전극(124), 게이트 패드 상부 전극(154) 및 데이터 패드 상부 전극(164)을 포함하는 제3 도전 패턴군이 형성된다. 여기서, 제3 도전 패턴군은 보호막(118)과 중첩없이 경계를 이루며 형성된다. 이에 대해서 도 10a 내지 도 10c를 결부하여 상세히 설명하기로 한다.
도 10a에 도시된 바와 같이 제2 도전 패턴군이 형성된 하부 기판(101) 상에 보호막(118)이 형성된다. 보호막(118)의 재료로는 게이트 절연 패턴(112)과 유사한 무기 절연 물질이나, 유기 절연 물질이 이용된다. 그리고, 보호막(118) 위에 노광 마스크를 이용한 포토리쏘그래피 공정으로 보호막(118)이 형성될 영역과 대응하는 영역에 포토레지스트 패턴(190)이 형성된다. 그 다음, 상기 포토레지스트 패턴(190)을 이용한 식각 공정으로 보호막(118)이 패터닝됨으로써 도 10b에 도시된 바와 같이 게이트 컨택홀(156) 및 데이터 컨택홀(166)과 화소홀(126)이 형성된다. 화소홀(126)은 보호막(118)을 관통하여 화소 영역의 화소 전극(122)과, 드레인 컨택홀(120) 및 스토리지 컨택홀(144)을 노출시키고, 게이트 컨택홀(156)은 보호막(118)을 관통하여 게이트 패드 하부 전극(152)을 노출시키고, 데이터 컨택홀(166)은 보호막(118)을 관통하여 데이터 패드 하부 전극(162)을 노출시킨다.
이어서, 도 10c에 도시된 바와 같이 포토레지스트 패턴(190)이 존재하는 하부 기판(101) 상에 투명 도전층(192)이 스퍼터링 등과 같의 증착 방법으로 순차적으로 전면 형성된다. 투명 도전층(192)으로는 인듐 틴 옥사이드(ITO), 인듐 틴 징크 옥사이드(ITZO), 틴 옥사이드(TO), 인듐 징크 옥사이드(IZO) 또는 SnO2 등이 이용된다. 그리고, 리프트-오프 공정으로 포토레지스트 패턴(190)과 그 위의 투명 도전층(192)이 함께 제거됨으로써 투명 도전층(192)이 패터닝된다. 이에 따라, 연결 전극(124), 게이트 패드 상부 전극(154) 및 데이터 패드 상부 전극(164)을 포함하는 제3 도전패턴군이 형성된다. 이러한 제3 도전 패턴군은 패터닝된 보호막(118)과는 중첩없이 경계를 이루게 된다.
구체적으로, 연결 전극(124)은 화소홀(126) 내에서 보호막(118)과 경계를 이루며 형성되어 드레인 전극(110) 및 화소 전극(122)의 게이트 금속층(105b)과 드레 인 컨택홀(120)을 통해 접속되며 화소 전극(122)의 투명 도전층(105a)과 직접 속된다. 게이트 패드 상부 전극(154)은 게이트 컨택홀(156) 내에서 보호막(118)과 경계를 이루며 형성되어 게이트 패드 하부 전극(152)과 접속된다. 데이터 패드 상부 전극(164)은 데이터 컨택홀(166) 내에서 보호막(118)과 경계를 이루며 형성되어 데이터 패드 하부 전극(162)과 접속된다.
본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 게이트 라인을 포함하는 제1 도전 패턴군과, 화소 전극과, 데이터 라인을 포함하는 제2 도전 패턴군을 동일한 패터닝 공정을 통해 동시에 형성한다. 이에 따라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 공정 수를 줄일 수 있어 비용이 절감된다. 또한, 제1 도전 패턴군과, 화소 전극과, 제2 도전 패턴군 각각을 형성시 필요한 종래 얼라인 공정이 불필요하므로 미스 얼라인 발생을 방지할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 4는 도 3에서 선"Ⅴ-Ⅴ', Ⅵ-Ⅵ', Ⅶ-Ⅶ', Ⅷ-Ⅷ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 5는 본 발명에 따른 박막트랜지스터 기판의 제조 공정 중 제1 패터닝 공정을 설명하기 위한 평면도이다.
도 6은 본 발명에 따른 박막트랜지스터 기판의 제조 공정 중 제1 패터닝 공정을 설명하기 위한 단면도이다.
도 7a 내지 도 7h는 도 5 및 도 6에 도시된 제1 패터닝 공정을 상세히 설명하기 위한 단면도들이다.
도 8은 본 발명에 따른 박막트랜지스터 기판의 제조 공정 중 제2 패터닝 공정을 설명하기 위한 평면도이다.
도 9는 본 발명에 따른 박막트랜지스터 기판의 제조 공정 중 제2 패터닝 공정을 설명하기 위한 단면도이다.
도 10a 내지 도 10d는 도 8 및 도 9에 도시된 제2 패터닝 공정을 상세히 설 명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
102 : 게이트 라인 104 : 데이터 라인
122 : 화소 전극 130 : 박막트랜지스터
140 : 스토리지 캐패시터 150 : 게이트 패드
160 : 데이터 패드

Claims (11)

  1. 게이트 라인과;
    상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과;
    상기 게이트 라인 및 데이터 라인과 접속된 박막트랜지스터와;
    상기 박막트랜지스터와 접속된 화소 전극과;
    상기 박막트랜지스터의 드레인 전극과 상기 화소 전극을 접속시키는 연결 전극과;
    상기 데이터 라인과 중첩되도록 상기 데이터 라인 하부에 위치하는 게이트 금속 패턴과;
    상기 게이트 라인과 상기 게이트 금속 패턴 사이와, 상기 박막트랜지스터의 게이트 전극과 상기 게이트 금속 패턴 사이와, 상기 게이트 전극과, 상기 게이트 라인의 상측에 위치하는 상기 화소 전극 사이와, 상기 게이트 라인과, 상기 게이트 라인의 하측에 위치하는 상기 화소 전극 사이를 분리하도록 배치되는 다수의 슬릿을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 게이트 라인 및 상기 박막트랜지스터의 게이트 전극은 투명 도전층과 불투명 도전층을 포함하는 적어도 이층 구조로 이루어지며,
    상기 화소 전극은 상기 투명 도전층과, 상기 투명 도전층의 외곽을 따라 배치되는 불투명 도전층을 포함하는 적어도 이층 구조로 이루어지는 것을 특징으로 하는 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 박막트랜지스터의 드레인 전극, 오믹 접촉층 및 활성층과, 게이트 절연 패턴을 관통하여 상기 화소 전극의 불투명 도전층을 노출시키는 드레인 컨택홀을 추가로 구비하며,
    상기 연결 전극은 상기 드레인 컨택홀을 통해 상기 박막트랜지스터의 드레인 전극과 상기 화소전극의 불투명 도전층을 연결시키는 것을 특징으로 하는 박막트랜지스터 기판.
  4. 제 3 항에 있어서,
    상기 연결 전극은 상기 화소 전극의 투명 도전층과 직접 접촉되는 것을 특징으로 하는 박막트랜지스터 기판.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 연결 전극과 경계를 이루며 상기 박막트랜지스터를 보호하는 보호막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
  6. 기판 상에 게이트 라인, 게이트 금속 패턴 및 박막트랜지스터의 게이트 전극을 포함하는 제1 도전 패턴군과, 게이트 절연 패턴, 반도체 패턴과, 데이터 라인, 상기 박막트랜지스터의 소스 전극 및 드레인 전극을 포함하는 제2 도전 패턴군과, 화소 전극과, 상기 게이트 라인과 상기 게이트 금속 패턴 사이와, 상기 게이트 전극과 상기 게이트 금속 패턴 사이와, 상기 게이트 전극과, 상기 게이트 라인의 상측에 위치하는 상기 화소 전극 사이와, 상기 게이트 라인과, 상기 게이트 라인의 하측에 위치하는 상기 화소 전극 사이를 분리하도록 배치되는 다수의 슬릿을 동시에 형성하는 단계와;
    상기 드레인 전극과 상기 화소 전극을 접속시키는 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제1 도전 패턴군, 반도체 패턴, 제2 도전 패턴군과 화소 전극을 동시에 형성하는 단계는
    상기 기판 상에 투명 도전층, 게이트 금속층, 게이트 절연막, 비정질 실리콘층, 불순물이 도핑된 비정질 실리콘층 및 소스/드레인 금속층을 순차적으로 형성하는 단계와;
    상기 소스/드레인 금속층 상에 제1 내지 제4 높이의 레지스트 패턴을 형성하는 단계와;
    상기 제1 내지 제4 높이의 레지스트 패턴을 마스크로 이용하여 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 비정질 실리콘층, 게이트 절연막, 게이트 금속층 및 투명 도전층을 순차적으로 식각하는 단계와;
    상기 제1 내지 제4 높이의 레지스트 패턴을 에싱하여 제1 높이의 레지스트 패턴을 제거하고 제2 내지 제4 높이의 레지스트 패턴의 두께를 줄이는 단계와;
    상기 제2 내지 제4 높이의 레지스트 패턴을 마스크로 이용하여 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층, 비정질 실리콘층, 게이트 절연막 및 게이트 금속층을 순차적으로 식각하는 단계와;
    상기 제2 내지 제4 높이의 레지스트 패턴을 에싱하여 제2 높이의 레지스트 패턴을 제거하고 제3 및 제4 높이의 레지스트 패턴의 두께를 줄이는 단계와;
    상기 제3 및 제4 높이의 레지스트 패턴을 마스크로 이용하여 노출된 화소 영역의 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층 및 비정질 실리콘층과 게이트 절연막을 순차적으로 식각하는 단계와;
    상기 제3 및 제4 높이의 레지스트 패턴을 에싱하여 제3 높이의 레지스트 패턴을 제거하고 제4 높이의 레지스트 패턴의 두께를 줄이는 단계와;
    상기 제4 높이의 레지스트 패턴을 마스크로 이용하여 상기 박막트랜지스터의 소스 및 드레인 전극 사이의 소스/드레인 금속층, 불순물이 도핑된 비정질 실리콘층을 순차적으로 식각하는 단계와;
    상기 제4 높이의 레지스트 패턴을 스트립 공정으로 제거하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  8. 제 6 항에 있어서,
    상기 드레인 전극과 상기 화소 전극을 접속시키는 연결 전극을 형성하는 단계는
    상기 제1 도전 패턴군, 반도체 패턴, 제2 도전 패턴군과 화소 전극이 형성된 하부 기판 상에 보호막을 형성하는 단계와;
    상기 보호막 상에 포토레지스트 패턴을 형성하는 단계와;
    상기 포토레지스트 패턴을 마스크로 상기 보호막을 식각하여 화소홀, 게이트 컨택홀 및 데이터 컨택홀을 형성하는 단계와;
    상기 포토레지스트 패턴을 덮도록 상기 하부 기판 전면에 투명 도전층을 형성하는 단계와;
    상기 투명 도전층이 잔존하는 포토레지스트 패턴을 제거하여 연결 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  9. 제 6 항에 있어서,
    상기 게이트 라인 및 상기 박막트랜지스터의 게이트 전극은 투명 도전층과 불투명 도전층을 포함하는 적어도 이층 구조로 이루어지며,
    상기 화소 전극은 상기 투명 도전층과, 상기 투명 도전층의 외곽을 따라 배치되는 불투명 도전층을 포함하는 적어도 이층 구조로 이루어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 연결 전극은 상기 화소 전극의 투명 도전층과 직접 접촉되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
  11. 제 6 항 또는 제 9 항에 있어서,
    상기 연결 전극과 경계를 이루며 상기 박막트랜지스터를 보호하는 보호막을 추가로 구비하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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