KR101768478B1 - 박막트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 얼라인 마진을 확보함과 동시에 마스크 공정수를 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 박막트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극과 동일 패턴을 가지며 상기 게이트 전극과 완전히 중첩되는 반도체층을 게이트 절연막 상에 형성하는 단계와; 상기 반도체층의 일측에 위치하는 소스 전극과, 상기 반도체층의 타측에 위치하는 드레인 전극을 상기 반도체층과 경계를 이루도록 형성함과 동시에 상기 소스 전극 및 드레인 전극 각각의 일부 영역을 노출시키는 보호막을 형성하는 단계와; 상기 보호막을 통해 노출된 소스 전극과 접속되는 데이터 라인을 형성함과 동시에 상기 보호막을 통해 노출된 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극과 동일 패턴을 가지며 상기 게이트 전극과 완전히 중첩되는 반도체층을 게이트 절연막 상에 형성하는 단계와; 상기 반도체층의 일측에 위치하는 소스 전극과, 상기 반도체층의 타측에 위치하는 드레인 전극을 상기 반도체층과 경계를 이루도록 형성함과 동시에 상기 소스 전극 및 드레인 전극 각각의 일부 영역을 노출시키는 보호막을 형성하는 단계와; 상기 보호막을 통해 노출된 소스 전극과 접속되는 데이터 라인을 형성함과 동시에 상기 보호막을 통해 노출된 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 얼라인 마진을 확보함과 동시에 마스크 공정수를 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다.
일반적으로, 액정표시장치(Liquid Crystal Display)는 액정을 이용하여 영상을 표시하는 평판표시장치의 하나로써, 다른 디스플레이 장치에 비해 얇고 가벼우며, 낮은 구동전압 및 낮은 소비전력을 갖는 장점이 있어, 산업 전반에 걸쳐 광범위하게 사용되고 있다.
이와 같은 액정 표시 장치는 액정셀들이 매트릭스 형태로 배열되어진 액정 패널과, 액정 패널을 구동하기 위한 구동 회로를 구비한다.
액정 표시 패널은 액정을 사이에 두고 서로 대향하는 박막트랜지스터 기판 및 컬러 필터 기판을 구비한다.
컬러 필터 기판은 상부 기판에 빛샘 방지를 위해 형성된 블랙매트릭스와, 칼러 구현을 위한 칼러 필터와, 화소 전극과 전계를 이루는 공통 전극과, 그들 위에 액정 배향을 위해 형성된 상부 배향막으로 이루어진다.
박막트랜지스터 기판은 하부 기판에 형성된 게이트 라인 및 데이터 라인들과, 게이트 라인들과 데이터 라인들의 교차부마다 스위치 소자로 형성된 박막트랜지스터와, 액정셀 단위로 형성되어 박막트랜지스터와 접속된 화소 전극과, 그들 위에 도포된 배향막으로 이루어진다. 여기서, 박막트랜지스터는 게이트 라인에 공급되는 스캔 신호에 응답하여 데이터 라인에 공급되는 화소 신호를 화소 전극에 공급한다.
이와 같은 액정 표시 패널에서 박막트랜지스터 기판은 다수의 마스크 공정을 필요함에 따라 제조 공정이 복잡하여 제조 단가가 상승하게 된다. 즉, 다수의 마스크 공정은 박막 증착 공정, 세정 공정, 포토리소그래피 공정, 식각 공정, 포토레지스트 박리 공정, 검사 공정 등과 같은 많은 제조 공정을 포함하고 있기 때문에 제조 단가가 상승하게 된다. 이 중 포토리소그래피 공정에서 사용되는 노광 장비는 얼라인 정밀도가 높아야 하므로 장비가격이 비싸며, 미스 얼라인 발생시 불량으로 직결된다. 특히, 게이트 라인, 데이터 라인 및 화소 전극은 서로 다른 마스크 공정을 통해 형성됨으로써 게이트 라인, 데이터 라인 및 화소 전극 형성시 각각 얼라인 공정이 필요하므로 미스 얼라인 발생 확률이 높아진다.
이에 따라, 최근에는 박막트랜지스터 기판의 제조 공정을 줄여 제조 단가를 줄일 수 있음과 아울러 얼라인 정밀도가 높은 박막트랜지스터 기판 및 그 제조 방법이 요구되고 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 얼라인 마진을 확보함과 동시에 마스크 공정수를 절감할 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 형성되는 게이트 라인과; 상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하는 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 위치하는 박막트랜지스터와; 상기 박막트랜지스터의 소스 전극 및 드레인 전극 각각의 일부 영역을 노출시키는 보호막과; 상기 박막트랜지스터의 드레인 전극과 접속되는 화소 전극을 구비하며, 상기 박막트랜지스터는 상기 게이트 라인과 접속되는 게이트 전극과; 상기 게이트 전극과 동일 패턴을 가지며 상기 게이트 전극과 완전히 중첩되는 반도체층과; 상기 반도체층과 경계를 이루도록 상기 반도체층의 일측에 위치하며 상기 보호막을 통해 노출되어 상기 데이터 라인과 직접 접촉하는 소스 전극과; 상기 반도체층과 경계를 이루도록 상기 반도체층의 타측에 위치하며, 상기 보호막을 통해 노출되어 상기 화소 전극과 직접 접촉하는 드레인 전극을 구비하는 것을 특징으로 한다.
여기서, 상기 박막트랜지스터 기판은 상기 게이트 라인과 접속되는 게이트 패드와; 상기 게이트 절연막 상에 상기 데이터 라인과 접속되도록 형성되는 데이터 패드를 추가로 구비하며, 상기 게이트 패드는 상기 기판 상에 형성되는 게이트 패드 하부 전극과; 상기 게이트 절연막을 관통하는 컨택홀과; 상기 컨택홀을 통해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하는 것을 특징으로 한다.
한편, 상기 보호막에 의해 노출되는 상기 소스 전극의 오픈부의 크기는 상기 데이터 라인의 선폭보다 좁게 형성되는 것을 특징으로 한다.
그리고, 상기 데이터 라인은 상기 화소 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계와; 상기 게이트 전극과 동일 패턴을 가지며 상기 게이트 전극과 완전히 중첩되는 반도체층을 게이트 절연막 상에 형성하는 단계와; 상기 반도체층의 일측에 위치하는 소스 전극과, 상기 반도체층의 타측에 위치하는 드레인 전극을 상기 반도체층과 경계를 이루도록 형성함과 동시에 상기 소스 전극 및 드레인 전극 각각의 일부 영역을 노출시키는 보호막을 형성하는 단계와; 상기 보호막을 통해 노출된 소스 전극과 접속되는 데이터 라인을 형성함과 동시에 상기 보호막을 통해 노출된 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 박막트랜지스터 기판의 제조 방법은 상기 게이트 라인과 접속되는 게이트 패드를 형성하는 단계와; 상기 화소 전극 형성시 상기 게이트 절연막 상에 상기 데이터 라인과 접속되는 데이터 패드를 형성하는 단계를 추가로 구비하며, 상기 게이트 패드를 형성하는 단계는 상기 게이트 전극 형성시 상기 기판 상에 게이트 패드 하부 전극을 형성하는 단계와; 상기 보호막 형성시 상기 게이트 절연막을 관통하는 컨택홀을 형성하는 단계와; 상기 화소 전극 형성시 상기 컨택홀을 통해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
구체적으로, 상기 반도체층을 게이트 절연막 상에 형성하는 단계는 상기 게이트 전극이 형성된 상기 게이트 절연막 상에 실리콘층과 포토레지스트를 순차적으로 형성하는 단계와; 상기 게이트 전극을 마스크로 이용한 배면 노광 및 현상 공정을 통해 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와; 상기 포토레지스트 패턴을 마스크로 이용하여 상기 실리콘층을 식각함으로써 상기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 한다.
더 구체적으로, 상기 소스 전극 및 드레인 전극을 형성함과 동시에 상기 보호막을 형성하는 단계는 상기 반도체층 상에 상기 포토레지스트 패턴이 잔존하는 상태에서 소스/드레인 금속층을 형성하는 단계와; 상기 포토레지스트 패턴을 리프트 오프하여 상기 반도체층 상의 상기 소스/드레인 금속층을 제거하는 단계와; 상기 반도체층 상의 상기 소스/드레인 금속층이 제거된 기판 상에 상기 보호막을 형성하는 단계와; 상기 보호막 상에 제1 내지 제3 높이를 가지는 임프린팅 패턴을 형성하는 단계와; 상기 임프린팅 패턴을 마스크로 이용한 식각 공정을 통해 상기 게이트 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계와; 상기 임프린팅 패턴을 에싱하여 상기 제1 높이의 임프린팅 패턴을 제거하고 상기 제2 및 제3 높이의 임프린팅 패턴의 높이를 줄이는 단계와; 상기 제2 및 제3 높이의 임프린팅 패턴을 마스크로 이용한 식각 공정을 통해 상기 박막트랜지스터 영역을 제외한 나머지 영역의 상기 반도체층, 소스/드레인 금속층 및 보호막을 제거하여 상기 반도체층, 소스 및 드레인 전극 및 보호막을 상기 박막트랜지스터 영역에 선택적으로 형성하는 단계와; 상기 임프린팅 패턴을 에싱하여 상기 제2 높이의 임프린팅 패턴을 제거하고 상기 제3 높이의 임프린팅 패턴의 높이를 줄이는 단계와; 상기 제3 높이의 임프린팅 패턴을 마스크로 이용한 식각 공정을 통해 상기 보호막을 식각하여 상기 소스 및 드레인 전극의 일부 영역을 노출시키는 단계를 포함하는 것을 특징으로 한다.
한편, 상기 보호막 상에 제1 내지 제3 높이를 가지는 임프린팅 패턴을 형성하는 단계는 상기 보호막 상에 임프린팅 수지층을 형성하는 단계와; 상기 임프린팅 수지층 상에 제1 내지 제3 깊이를 가지는 제1 내지 제3 홈패턴과 돌출 패턴을 가지는 임프린팅 몰드를 정렬하는 단계와; 상기 임프린팅 수지층에 상기 임프린팅 몰드를 임프린팅하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계, 상기 반도체층을 게이트 절연막 상에 형성하는 단계, 및 상기 데이터 라인을 형성함과 동시에 상기 화소 전극을 형성하는 단계 중 적어도 어느 한 단계는 평판형 임프린팅 몰드 또는 롤 몰드를 이용한 임프린팅 공정을 통해 형성되는 것을 특징으로 한다.
상기 기판은 플라스틱 재질로 형성되어 롤투롤 방식을 통해 반송이 이루어지는 것을 특징으로 한다.
본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 게이트 전극을 마스크로 이용한 배면 노광 공정을 통해 활성층을 형성함으로써 활성층 형성시 얼라인 공정이 불필요하므로 미스 얼라인 발생을 방지할 수 있다. 또한, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 활성층 형성시 이용된 포토레지스트 패턴을 이용한 리프트 오프 공정과 임프린팅 공정을 통해 소스 및 드레인 전극과 컨택홀을 가지는 보호막을 형성함으로써 소스 및 드레인 전극과 보호막 형성시 얼라인 공정이 불필요하므로 미스 얼라인 발생을 방지할 수 있다. 또한, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 보호막에 의해 노출되는 소스 전극의 오픈부의 크기는 데이터 라인의 선폭보다 좁게 형성함으로써 소스 전극 형성 후 데이터 라인의 형성시 소스 전극과의 중첩(overlay) 마진이 넓어져 미스 얼라인을 방지할 수 있다. 또한, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 얼라인 정밀도가 높아져 플렉서블 재질의 기판에도 적용 가능하다. 뿐만 아니라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 언더컷 구조를 포함하고 있지 않아 공정성 및 신뢰성이 향상된다.
도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 기판의 다른 실시 예를 나타내는 단면도이다.
도 4a 및 도 4b는 도 1 및 도 2에 도시된 게이트 전극, 게이트 라인 및 게이트 패드 하부 전극의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a 및 도 5b는 도 1 및 도 2에 도시된 활성층의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 내지 도 6d는 도 5a 및 도 5b에 도시된 활성층의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 소스 전극, 드레인 전극, 보호막 및 컨택홀의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 8a 내지 도 8f는 도 7a 및 도 7b에 도시된 소스 전극, 드레인 전극, 보호막 및 컨택홀의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 도 1 및 도 2에 도시된 화소 전극, 데이터 라인, 데이터 패드 및 게이트 패드 상부 전극의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 1에서 선"Ⅰ-Ⅰ'", "Ⅱ-Ⅱ'", "Ⅲ-Ⅲ'", "Ⅳ-Ⅳ'"를 따라 절취한 박막트랜지스터 기판의 다른 실시 예를 나타내는 단면도이다.
도 4a 및 도 4b는 도 1 및 도 2에 도시된 게이트 전극, 게이트 라인 및 게이트 패드 하부 전극의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 5a 및 도 5b는 도 1 및 도 2에 도시된 활성층의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 6a 내지 도 6d는 도 5a 및 도 5b에 도시된 활성층의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 소스 전극, 드레인 전극, 보호막 및 컨택홀의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 8a 내지 도 8f는 도 7a 및 도 7b에 도시된 소스 전극, 드레인 전극, 보호막 및 컨택홀의 제조 방법을 구체적으로 설명하기 위한 단면도들이다.
도 9a 및 도 9b는 도 1 및 도 2에 도시된 화소 전극, 데이터 라인, 데이터 패드 및 게이트 패드 상부 전극의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 1 및 도 2는 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도 및 단면도이다.
도 1 및 도 2에 도시된 박막트랜지스터 기판은 플렉서블(예를 들어, 플라스틱) 재질 또는 유리 재질의 하부 기판(101) 위에 게이트 절연 패턴(112)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터 라인(104)과, 그 교차부에 인접한 박막 트랜지스터와, 그 교차 구조로 마련된 화소 영역에 형성된 화소 전극(122)을 구비한다. 그리고, 박막 트랜지스터 기판은 게이트 라인(102)에 접속되는 게이트 패드(150)와, 데이터 라인(104)에 접속되는 데이터 패드(160)를 구비한다.
게이트 라인(102)은 게이트 패드(150)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드(150)는 게이트 라인(102)으로부터 연장되는 게이트 패드 하부 전극(152)과, 게이트 패드 하부 전극(152) 위에 접속된 게이트 패드 상부전극(156)으로 구성된다. 여기서, 게이트 패드 상부 전극(156)은 게이트 절연막(112)을 관통하는 컨택홀(154)을 통해 게이트 패드 하부 전극(152)과 접속된다.
데이터 라인(104)은 데이터 패드(160)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드(160)는 게이트 절연막(112) 상에 데이터 라인(104)으로부터 연장되도록 형성된다.
박막 트랜지스터는 게이트 라인(102)에 공급되는 스캔 신호에 응답하여 데이터 라인(104)에 공급되는 화소 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106)과, 소스 전극(108)과, 드레인 전극(110)과, 활성층(114)과, 오믹 접촉층(116)을 구비한다.
게이트 전극(106)은 게이트 라인(102)으로부터의 스캔 신호가 공급되도록 게이트 라인(102)과 접속된다.
소스 전극(108)은 활성층(114)과 경계를 이루도록 활성층(114)의 일측에 위치한다. 이러한 소스 전극(108)은 데이터 라인(104)으로부터의 화소 신호가 공급되도록 화소 전극(122)과 동일 재질로 동일 평면 상에 형성되는 데이터 라인(104)과 직접 접속된다.
드레인 전극(110)은 소스 전극(108)과 활성층(114)을 사이에 두고 대향하게 위치하여 화소 전극(122)과 직접 접속된다. 즉, 드레인 전극(110)은 활성층(114)과 경계를 이루도록 활성층(114)의 타측에 위치한다. 이러한 드레인 전극(110)은 데이터 라인(104)으로부터의 화소 신호를 화소 전극(122)에 공급한다.
한편, 소스 전극(108) 및 드레인 전극(110)은 보호막(118)에 의해 노출되도록 형성된다. 이 때, 보호막(118)에 의해 노출되는 소스 전극(108)의 오픈부의 크기, 즉 선폭(Ws) 및 길이(L)는 데이터 라인(104)의 선폭(Wd)보다 좁게 형성된다. 이에 따라, 소스 전극(108) 형성 후 데이터 라인(104)의 형성시 소스 전극(108)과의 중첩(overlay) 마진이 넓어져 미스 얼라인을 방지할 수 있다.
활성층(114)은 게이트 절연막(112)을 사이에 두고 게이트 전극(106)과 동일 패턴으로 게이트 전극(106)과 완전히 중첩되게 형성되어 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성한다.
오믹 접촉층(116)은 소스 전극(108) 및 드레인 전극(110)과의 오믹 접촉을 위하여 활성층(114)의 측면에 형성되어 소스 및 드레인 전극(108,110) 각각과 활성층(114) 사이의 전기 접촉 저항을 감소시키는 역할을 한다. 이러한 오믹 접촉층(116)은 소스(108) 및 드레인 전극(110) 각각과 동일 패턴으로 형성된다.
게이트 라인(102)과 데이터 라인(104)의 교차로 정의된 화소 영역에는 화소 전극(122)이 형성된다. 화소 전극(122)은 박막트랜지스터의 드레인 전극(110)과 직접 접속됨으로써 화소 전극(122)에는 박막트랜지스터를 통해 데이터 라인(104)으로부터의 화소 신호가 공급된다. 이에 따라, 화소 전극(122)은 박막 트랜지스터로부터 공급된 화소 신호를 충전하여 도시하지 않은 칼라 필터 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 칼라 필터 기판에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(122)을 경유하여 입사되는 광량을 조절하여 칼러 필터 기판 쪽으로 투과시키게 된다.
또한, 화소 전극(122)은 보호막(118) 없이 게이트 절연막(112) 상에 형성되므로 종래 보호막에 의한 백라이트 유닛의 광손실을 방지할 수 있다.
한편, 본 발명에 따른 박막트랜지스터 기판이 투과형 액정 표시 장치에 적용되는 경우, 화소 전극(122), 데이터 라인(104), 게이트 패드 상부 전극(156) 및 데이터 패드(160)는 도 2에 도시된 바와 같이 게이트 절연막(112) 상에 투명 도전층으로 형성되거나 도 3에 도시된 바와 같이 화소 전극(122)은 투명 도전층(190a)으로 형성되고, 데이터 라인(104), 게이트 패드 상부 전극(156) 및 데이터 패드(160)는 투명 도전층(190a)과, 그 투명 도전층(190a) 상에 형성되는 저저항 금속층(190b)으로 이루어진다.
여기서, 투명 도전층(190a)으로는 인듐 틴 옥사이드(ITO), 인듐 틴 징크 옥사이드(ITZO), 틴 옥사이드(TO), 인듐 징크 옥사이드(IZO) 또는 SnO2 등이 이용되며, 도 3에 도시된 저저항 금속층(190b)으로는 구리(Cu), 크롬(Cr), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 알루미늄(Al) 등이 이용된다. 이 저저항 금속층(190b)은 투명 도전층(190a)의 저항 성분을 보상해 데이터 라인(104), 게이트 패드 상부 전극(156) 및 데이터 패드(160)를 통해 공급되는 신호 지연을 방지하는 역할을 한다.
한편, 본 발명에 따른 박막트랜지스터 기판이 반사형 액정 표시 장치와 전기 영동 표시 장치 등과 같은 반사형 표시 장치에 적용되는 경우, 화소 전극(122), 데이터 라인(104), 게이트 패드 상부 전극(156) 및 데이터 패드(160)는 반사효율이 높은 불투명 금속으로 형성된다.
이하에서는 도 1 및 도 2에 도시된 본 발명에 따른 박막트랜지스터 기판의 제조 방법을 예로 들어 설명하기로 한다.
도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터 기판의 제1 패터닝 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이 하부 기판(101) 상에 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152)을 포함하는 제1 도전 패턴군이 형성된다.
구체적으로, 하부 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 게이트 금속층이 순차적으로 형성된다. 여기서, 게이트 금속층은 알루미늄계 금속(Al, AlNd), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo), 텅스텐(W)등과 같은 금속으로 형성된다. 이어서, 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152)이 형성된다.
도 5a 및 도 5b를 참조하면, 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152)이 형성된 하부 기판(101) 상에 게이트 절연막(112)이 형성되며, 게이트 절연막(112)이 형성된 기판(101) 상에 활성층(114)이 형성된다.
구체적으로, 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152)이 형성된 기판(101) 상에 도 6a에 도시된 바와 같이 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질이 전면 형성됨으로써 게이트 절연막(112)이 형성된다. 그런 다음, 게이트 절연막(112)이 형성된 기판(101) 상에 비정질 실리콘층과 포토레지스트가 순차적으로 형성된다. 이어서, 게이트 전극(106), 게이트 라인(102) 및 게이트 패드 하부 전극(152)을 마스크로 이용한 배면 노광 공정 및 현상 공정을 통해 포토레지스트를 패터닝함으로써 비정질 실리콘층(172) 상에 포토레지스트 패턴(170)이 형성된다. 그 포토레지스트 패턴(170)을 마스크로 이용한 식각 공정을 통해 비정질 실리콘층(172)이 패터닝됨으로써 도 6b에 도시된 바와 같이 게이트 전극(106), 게이트 라인(102) 및 게이트 패드 하부 전극(152)과 동일 패턴의 활성층(114)이 형성된다.
그런 다음, 포토레지스트 패턴(170)이 존재하는 기판(101) 상에 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(174)과 소스/드레인 금속층(176)이 순차적으로 형성된다. 그리고, 리프트 오프 공정으로 활성층(114) 상의 포토레지스트 패턴(170)과, 그 위의 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(174)과 소스/드레인 금속층(176)이 함께 제거됨으로써 도 6d에 도시된 바와 같이 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(174)과 소스/드레인 금속층(176)은 활성층(114)을 제외한 나머지 영역에 잔존하게 된다.
도 7a 및 도 7b를 참조하면, 활성층(114)과 경계를 이루는 오믹 접촉층(116), 소스 전극(108) 및 드레인 전극(110)을 형성함과 아울러 컨택홀(154)를 가지는 보호막(118)이 형성된다.
구체적으로, 도 8a에 도시된 바와 같이 활성층(114)을 제외한 나머지 영역에 잔존하는 소스/드레인 금속층(176)이 형성된 기판(101) 상에 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연 물질 또는 유기 절연 물질이 전면 형성됨으로써 보호막(118)이 형성된다. 그런 다음, 보호막(118) 위에 임프린팅 수지층(182)이 도포된 다음, 제1 내지 제3 홈 패턴(180a,180b,180c)과 돌출 패턴(180d)을 가지는 임프린팅 몰드(180)가 정렬된다. 임프린팅 몰드(180)의 제1 홈 패턴(180a)은 돌출부(180d)의 바닥면(BS)으로부터 제1 깊이(d1)를 가지며 보호막(118)이 형성될 영역과 대응된다. 임프린팅 몰드(170)의 제2 홈 패턴(180b)은 돌출 패턴(180d)의 바닥면(BS)으로부터 제1 깊이(d1)보다 낮은 제2 깊이(d2)를 가지며 소스 전극, 드레인 전극이 노출되는 영역과 대응된다. 임프린팅 몰드(170)의 제3 홈 패턴(180c)은 돌출 패턴(180d)의 바닥면(BS)으로부터 제2 깊이(d2)보다 낮은 제3 깊이(d3)를 가지며 게이트 절연막(112)이 형성될 영역과 대응된다. 임프린팅 몰드(180)의 돌출 패턴(180d)은 컨택홀이 형성될 영역과 대응된다.
이러한 임프린팅 몰드(180)는 탄성이 큰 고무 재료, 예를 들어 폴리디메틸실록세인(Poly dimethyl siloxane ; PDMS) 등이 이용된다. 이 임프린팅 몰드(180)는 임프린팅 몰드(180)의 돌출 패턴(180d)의 바닥면(BS)이 보호막(118)의 상부면과 접촉되도록 임프린팅 수지층(182)를 가압한다. 그러면, 임프린팅 몰드(180)와 기판(101) 사이의 압력 및 표면 장력으로 발생하는 모세관 힘(Capillary force)과 임프린팅 몰드(180)와 임프린팅 수지층(182) 사이의 반발력에 의해 임프린팅 수지층(182)의 일부가 임프린팅 몰드(180)의 홈 패턴(180a,180b,180c) 내로 이동한다. 이후, 임프린팅 몰드(180)를 임프린팅 수지층(182)에서 분리함으로써 도 8b에 도시된 바와 같이 임프린팅 몰드(180)의 제1 내지 제3 홈 패턴(180a,180b,180c)과 반전 전사된 패턴 형태의 제1 내지 제3 임프린팅 패턴(184a,184b,184c)이 형성된다.
여기서, 제1 임프린팅 패턴(184a)은 임프린팅 몰드(180)의 제1 홈 패턴(180a)의 제1 깊이(d1)와 대응되는 제1 높이를 가지며, 제2 임프린팅 패턴(184b)은 임프린팅 몰드(180)의 제2 홈 패턴(180b)의 제2 깊이(d2)와 대응되는 제2 높이(>제1 높이)를 가지며, 제3 임프린팅 패턴(184c)은 임프린팅 몰드(180)의 제3 홈 패턴(180c)의 제3 깊이(d3)와 대응되는 제3 높이(>제2 높이)를 가진다.
그런 다음, 제1 내지 제3 임프린팅 패턴(184a,184b,184c)을 제외한 나머지 영역(즉, 임프린팅 몰드(180)의 돌출 패턴(180d)와 대응하는 영역)에 잔막으로 잔존하는 임프린팅 패턴(184)은 에싱 공정을 통해 제거된다.
이러한 제1 내지 제3 임프린팅 패턴(184a,184b,184c)을 마스크로 이용하여 게이트 패드 하부 전극(152) 상의 보호막(118), 활성층(114), 불순물이 도핑된 비정질 실리콘층(174) 및 게이트 절연막(112)을 순차적으로 건식 식각한다. 이에 따라, 도 8c에 도시된 바와 같이 게이트 패드 하부 전극(152)을 노출시키는 컨택홀(154)이 형성된다.
그런 다음, 도 8d에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 제1 애싱 공정으로 제1 내지 제3 임프린팅 패턴(184a,184b,184c)을 애싱함으로써 제3 임프린팅 패턴(184c)은 제거되고, 제1 및 제2 임프린팅 패턴(184a,184b)은 두께가 얇아진다. 애싱된 제1 및 제2 레지스트 패턴(184a,184b)을 마스크로 이용하여 박막트랜지스터 영역을 제외한 나머지 영역의 보호막(118)과, 소스/드레인 금속층(176)과, 불순물(n+ 또는 p+)이 도핑된 비정질 실리콘층(174)을 식각함으로써 오믹 접촉층(116)과, 그 오믹 접촉층(116)과 동일 패턴의 소스 전극(108) 및 드레인 전극(110)이 형성된다.
한편, 도 8b에 도시된 임프린팅 패턴(184)을 도 8a에 도시된 평판형 임프린팅 몰드(180)를 이용하여 형성하는 것을 예로 들어 설명하였지만 이외에도 롤 몰드를 이용한 임프린팅 공정 또는 포토리소그래피 공정을 통해 형성할 수도 있다.
그런 다음, 도 8e에 도시된 바와 같이 산소(O2) 플라즈마를 이용한 제2 애싱 공정으로 제1 및 제2 임프린팅 패턴(184a,184b)을 애싱함으로써 제2 임프린팅 패턴(184b)은 제거되고 나머지 제1 임프린팅 패턴(184a)은 두께가 얇아진다. 이어서, 애싱된 제1 임프린팅 패턴(184a)을 마스크로 이용하여 보호막(118)을 식각함으로써 도 8f에 도시된 바와 같이 소스 및 드레인 전극(108,110) 각각의 양끝단이 노출된다.
도 9a 및 도 9b를 참조하면, 보호막(118)이 형성된 기판(101) 상에 데이터 라인(104), 화소 전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드(160)가 형성된다.
구체적으로, 보호막(118)이 형성된 기판(101) 상에 스퍼터링 방법 등의 증착 방법을 통해 투명 도전층이 형성된다. 이어서, 포토리소그래피 공정 및 식각 공정으로 투명 도전층이 패터닝됨으로써 데이터 라인(104), 화소 전극(122), 게이트 패드 상부 전극(156) 및 데이터 패드(160)가 형성된다.
본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 게이트 전극(106)을 마스크로 이용한 배면 노광 공정을 통해 활성층(114)을 형성하고, 활성층(114) 형성시 이용된 포토레지스트 패턴을 이용한 리프트 오프 공정과 임프린팅 공정을 통해 소스 전극(108) 및 드레인 전극(110)과 보호막(118)을 동시에 형성함으로써 제조 공정 수를 줄여 비용을 절감할 수 있다.
또한, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 소스 전극(108) 및 드레인 전극(110)과 보호막(118)을 평판형 임프린팅 몰드(180) 또는 롤 몰드를 이용한 임프린팅 공정을 통해 형성되는 것을 예로 들어 설명하였지만 이외에도 소스 전극(108) 및 드레인 전극(110)과 보호막(118) 형성 공정을 제외한 본 발명의 나머지 공정에서도 평판형 임프린팅 몰드 또는 롤 몰드를 이용한 임프린팅 공정(예를 들어, 그라비아 프린팅 또는 리버스 오프셋 프린팅 공정)으로 형성가능하다. 이 경우, 도전성 물질로 형성되는 게이트 라인(102), 게이트 전극(106), 게이트 패드 하부 전극(152), 화소 전극(122), 데이터 라인(104), 게이트 패드 상부 전극(156) 및 데이터 패드(160)는 전도성 잉크로 형성된다.
뿐만 아니라, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 기판(101)이 플라스틱 재질로 형성되어 기판(101)의 양끝단이 감긴 롤을 이용하는 롤투롤(Roll to Roll) 방식을 통해 기판(101)이 반송된다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
102 : 게이트 라인 104 : 데이터 라인
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
118 : 보호막 122 : 화소 전극
150 : 게이트 패드 160 : 데이터 패드
106 : 게이트 전극 108 : 소스 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 활성층 116 : 오믹 접촉층
118 : 보호막 122 : 화소 전극
150 : 게이트 패드 160 : 데이터 패드
Claims (12)
- 기판 상에 형성되는 게이트 라인과;
상기 게이트 라인과 게이트 절연막을 사이에 두고 교차하는 데이터 라인과;
상기 게이트 라인 및 데이터 라인의 교차부에 위치하는 박막트랜지스터와;
상기 박막트랜지스터의 소스 전극 및 드레인 전극 각각의 일부 영역을 노출시키는 보호막과;
상기 박막트랜지스터의 드레인 전극과 접속되는 화소 전극을 구비하며,
상기 박막트랜지스터는
상기 게이트 라인과 접속되는 게이트 전극과;
상기 게이트 전극과 동일 패턴을 가지며 상기 게이트 전극과 완전히 중첩되는 반도체층과;
상기 반도체층과 경계를 이루도록 상기 반도체층의 일측에 위치하며 상기 보호막을 통해 노출되어 상기 데이터 라인과 직접 접촉하며, 상기 게이트 전극과 중첩되지 않은 소스 전극과;
상기 반도체층과 경계를 이루도록 상기 반도체층의 타측에 위치하며, 상기 보호막을 통해 노출되어 상기 화소 전극과 직접 접촉하며, 상기 게이트 전극과 중첩되지 않은 드레인 전극과,
상기 반도체층과 중첩되지 않도록, 상기 반도체층과 상기 소스 전극 사이 및 상기 반도체층과 상기 드레인 전극 사이에 각각 형성되는 오믹 접촉층을 구비하는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 게이트 라인과 접속되는 게이트 패드와;
상기 게이트 절연막 상에 상기 데이터 라인과 접속되도록 형성되는 데이터 패드를 추가로 구비하며,
상기 게이트 패드는
상기 기판 상에 형성되는 게이트 패드 하부 전극과;
상기 게이트 절연막을 관통하는 컨택홀과;
상기 컨택홀을 통해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 구비하는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 보호막에 의해 노출되는 상기 소스 전극의 오픈부의 크기는 상기 데이터 라인의 선폭보다 좁게 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 제 1 항에 있어서,
상기 데이터 라인은 상기 화소 전극과 동일 평면 상에 동일 재질로 형성되는 것을 특징으로 하는 박막트랜지스터 기판. - 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계와;
상기 게이트 라인 및 게이트 전극을 포함한 기판 전면에 게이트 절연막, 반도체층 및 포토레지스트를 형성하는 단계와;
상기 게이트 라인 및 게이트 전극을 마스크로 이용한 배면 노광으로 상기 게이트 라인 및 게이트 전극과 동일 패턴의 반도체층 및 포토레지스트 패턴을 형성하는 단계와;
상기 포토레지스트 패턴을 포함한 기판 전면에 불순물 도핑된 반도체층과 금속층을 순차적으로 형성하고, 상기 포토레지스트 패턴과 상기 포토레지스트 패턴 상의 상기 불순물 도핑된 반도체층 및 금속층을 제거하는 단계와;
상기 기판 전면에 보호막을 형성하고, 상기 게이트 전극과 중첩되지 않도록상기 반도체층의 양측에 소스 전극 및 드레인 전극을 형성하고, 상기 반도체층과 상기 소스 및 드레인 전극 사이에 각각 오믹 접촉층을 형성하며, 상기 소스 전극 및 드레인 전극 각각의 일부 영역을 노출시키도록 상기 보호막과 상기 불순물 도핑된 반도체층 및 금속층을 패터닝하는 단계와;
상기 보호막을 통해 노출된 소스 전극과 접속되는 데이터 라인을 형성함과 동시에 상기 보호막을 통해 노출된 드레인 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 5 항에 있어서,
상기 게이트 라인과 접속되는 게이트 패드를 형성하는 단계와;
상기 화소 전극 형성시 상기 게이트 절연막 상에 상기 데이터 라인과 접속되는 데이터 패드를 형성하는 단계를 추가로 구비하며,
상기 게이트 패드를 형성하는 단계는
상기 게이트 전극 형성시 상기 기판 상에 게이트 패드 하부 전극을 형성하는 단계와;
상기 보호막 형성시 상기 게이트 절연막을 관통하는 컨택홀을 형성하는 단계와;
상기 화소 전극 형성시 상기 컨택홀을 통해 노출된 상기 게이트 패드 하부 전극과 접속되는 게이트 패드 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 6 항에 있어서,
상기 반도체층을 게이트 절연막 상에 형성하는 단계는
상기 게이트 전극이 형성된 상기 게이트 절연막 상에 실리콘층과 포토레지스트를 순차적으로 형성하는 단계와;
상기 게이트 전극을 마스크로 이용한 배면 노광 및 현상 공정을 통해 상기 포토레지스트를 패터닝하여 포토레지스트 패턴을 형성하는 단계와;
상기 포토레지스트 패턴을 마스크로 이용하여 상기 실리콘층을 식각함으로써 상기 반도체층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 7 항에 있어서,
상기 소스 전극 및 드레인 전극을 형성함과 동시에 상기 보호막을 형성하는 단계는
상기 반도체층 상에 상기 포토레지스트 패턴이 잔존하는 상태에서 소스/드레인 금속층을 형성하는 단계와;
상기 포토레지스트 패턴을 리프트 오프하여 상기 반도체층 상의 상기 소스/드레인 금속층을 제거하는 단계와;
상기 반도체층 상의 상기 소스/드레인 금속층이 제거된 기판 상에 상기 보호막을 형성하는 단계와;
상기 보호막 상에 제1 내지 제3 높이를 가지는 임프린팅 패턴을 형성하는 단계와;
상기 임프린팅 패턴을 마스크로 이용한 식각 공정을 통해 상기 게이트 패드 하부 전극을 노출시키는 컨택홀을 형성하는 단계와;
상기 임프린팅 패턴을 에싱하여 상기 제1 높이의 임프린팅 패턴을 제거하고 상기 제2 및 제3 높이의 임프린팅 패턴의 높이를 줄이는 단계와;
상기 제2 및 제3 높이의 임프린팅 패턴을 마스크로 이용한 식각 공정을 통해 상기 박막트랜지스터 영역을 제외한 나머지 영역의 상기 반도체층, 소스/드레인 금속층 및 보호막을 제거하여 상기 반도체층, 소스 및 드레인 전극 및 보호막을 상기 박막트랜지스터 영역에 선택적으로 형성하는 단계와;
상기 임프린팅 패턴을 에싱하여 상기 제2 높이의 임프린팅 패턴을 제거하고 상기 제3 높이의 임프린팅 패턴의 높이를 줄이는 단계와;
상기 제3 높이의 임프린팅 패턴을 마스크로 이용한 식각 공정을 통해 상기 보호막을 식각하여 상기 소스 및 드레인 전극의 일부 영역을 노출시키는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 8 항에 있어서,
상기 보호막 상에 제1 내지 제3 높이를 가지는 임프린팅 패턴을 형성하는 단계는
상기 보호막 상에 임프린팅 수지층을 형성하는 단계와;
상기 임프린팅 수지층 상에 제1 내지 제3 깊이를 가지는 제1 내지 제3 홈패턴과 돌출 패턴을 가지는 임프린팅 몰드를 정렬하는 단계와;
상기 임프린팅 수지층에 상기 임프린팅 몰드를 임프린팅하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 8 항에 있어서,
상기 보호막에 의해 노출되는 상기 소스 전극의 오픈부의 크기는 상기 데이터 라인의 선폭보다 좁게 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 7 항에 있어서,
상기 기판 상에 게이트 라인 및 게이트 전극을 형성하는 단계, 상기 반도체층을 게이트 절연막 상에 형성하는 단계, 및 상기 데이터 라인을 형성함과 동시에 상기 화소 전극을 형성하는 단계 중 적어도 어느 한 단계는 평판형 임프린팅 몰드 또는 롤 몰드를 이용한 임프린팅 공정을 통해 형성되는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법. - 제 11 항에 있어서,
상기 기판은 플라스틱 재질로 형성되어 롤투롤 방식을 통해 반송이 이루어지는 것을 특징으로 하는 박막트랜지스터 기판의 제조 방법.
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| KR1020100130113A KR101768478B1 (ko) | 2010-12-17 | 2010-12-17 | 박막트랜지스터 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
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| KR1020100130113A KR101768478B1 (ko) | 2010-12-17 | 2010-12-17 | 박막트랜지스터 기판 및 그 제조 방법 |
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| KR20120068475A KR20120068475A (ko) | 2012-06-27 |
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