KR20040016489A - 액정표시소자 및 그 제조방법 - Google Patents

액정표시소자 및 그 제조방법 Download PDF

Info

Publication number
KR20040016489A
KR20040016489A KR1020020048686A KR20020048686A KR20040016489A KR 20040016489 A KR20040016489 A KR 20040016489A KR 1020020048686 A KR1020020048686 A KR 1020020048686A KR 20020048686 A KR20020048686 A KR 20020048686A KR 20040016489 A KR20040016489 A KR 20040016489A
Authority
KR
South Korea
Prior art keywords
data line
electrode
gate
drain electrode
groove
Prior art date
Application number
KR1020020048686A
Other languages
English (en)
Other versions
KR100869740B1 (ko
Inventor
장형욱
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR1020020048686A priority Critical patent/KR100869740B1/ko
Priority to US10/638,495 priority patent/US6946680B2/en
Publication of KR20040016489A publication Critical patent/KR20040016489A/ko
Priority to US11/203,216 priority patent/US7319054B2/en
Application granted granted Critical
Publication of KR100869740B1 publication Critical patent/KR100869740B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 반도체층 간의 단락현상을 방지함과 동시에 데이터라인과 드레인전극 간의 단락현상을 방지할 수 있는 할 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.
본 발명에 따른 액정표시소자는 게이트라인과, 게이트라인과 교차되게 형성되는 데이터라인과, 게이트라인과 데이터라인의 교차로 정의되는 영역에 형성되는 화소전극과, 게이트라인과 접속되는 게이트전극과, 데이터라인과 접속되는 소스전극과, 화소전극과 접속되는 드레인전극과, 소스 및 드레인전극 간에 채널을 형성하기 위한 반도체층을 구비하며, 데이터라인과 반도체층에는 상기 드레인전극과 대향하는 일측에 홈이 형성되는 것을 특징으로 한다.

Description

액정표시소자 및 그 제조방법{Liquid Crystal Display Device and Fabricating Method Thereof}
본 발명은 액정표시소자에 관한 것으로, 특히 반도체층 간의 단락현상을 방지함과 동시에 데이터라인과 드레인전극 간의 단락현상을 방지할 수 있는 액정표시소자 및 그 제조방법에 관한 것이다.
통상의 액정표시소자는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시소자는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 이 액정패널을 구동하기 위한 구동회로를 구비하게 된다. 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련되게 된다. 통상, 화소전극은 하부기판 상에 액정셀별로 형성되는 반면 공통전극은 상부기판의 전면에 일체화되어 형성되게 된다. 화소전극들 각각은 스위치 소자로 사용되는 박막 트랜지스터(Thin Film Transistor; 이하 "TFT"라 함)에 접속되게 된다. 화소전극은 박막 트랜지스터를 통해 공급되는 데이터신호에 따라 공통전극과 함께 액정셀을 구동하게 된다.
이러한 액정표시소자의 하부기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조공정이 복잡하여 액정패널의 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 하부기판은 마스크공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피공정, 식각공정, 박리공정 및 검사공정 등과 같은 여러 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 5마스크공정에서 하나의 마스크 공정을 줄인 4마스크 공정이 대두되고 있다.
도 1 및 도 2는 4마스크공정으로 형성되는 하부기판을 나타내는 평면도 및 단면도이다.
도 1 및 도 2를 참조하면, 액정표시소자의 하부기판(1)은 데이터라인(4)과 게이트라인(2)의 교차부에 위치하는 TFT(30)와, TFT(30)의 드레인전극(10)에 접속되는 화소전극(22)을 구비한다.
TFT(30)는 게이트라인(2)에 접속된 게이트전극(6), 데이터라인(4)에 접속된 소스전극(8) 및 드레인접촉홀(20)을 통해 화소전극(22)에 접속된 드레인전극(10)을 구비한다.
게이트전극(6)은 데이터라인(4)과 일부영역이 중첩되게 형성되며, 드레인전극(10)은 게이트전극(6)과 중첩되는 네크부(10a)와, 화소전극(22)과 중첩되는 헤드부(10b)를 갖도록 형성되며, 소스전극(8)은 드레인전극(10)의 네크부(10a)와 "U"자 형태의 채널을 사이에 두고 마주보도록 형성된다.
또한, TFT(30)는 게이트전극(6)에 공급되는 게이트전압에 의해 소스전극(8)과 드레인전극(10)간에 도통채널을 형성하기 위한 반도체층들(14,16)을 더 구비한다. 이러한 TFT(30)는 게이트라인(2)으로부터의 게이트신호에 응답하여 데이터라인(4)으로부터의 데이터신호를 선택적으로 화소전극(22)에 공급한다.
화소전극(22)은 데이터라인(4)과 게이트라인(2)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(22)은 하부기판(1) 전면에 도포되는 보호층(18) 상에 형성되며, 보호층(18)을 관통하는 드레인접촉홀(20)을 통해 드레인전극(10)과 전기적으로 접속된다. 이러한 화소전극(22)은 TFT(30)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(1)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(22)을 경유하여 입사되는 광을 상부기판쪽으로 투과시키게 된다.
이러한 액정표시소자의 하부기판의 제조방법을 도 3a 내지 도 3d를 결부하여 설명하기로 한다.
도 3a를 참조하면, 하부기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다.
이를 위해, 하부기판(1) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트금속층이 증착된다. 게이트금속층은 알루미늄(Al) 또는 알루미늄합금 등으로 이루어진다. 게이트금속층이 제1 마스크를 이용한 포토리쏘그래피공정과 식각공정을 패터닝됨으로써 하부기판(1) 상에 게이트전극(6) 및 게이트라인(2)이 형성된다.
도 3b를 참조하면, 게이트전극(6) 및 게이트라인(2)이 형성된 하부기판(1) 상에 게이트절연막(12), 활성층(14), 오믹접촉층(16), 데이터라인(4), 소스전극(8) 및 드레인전극(10)이 형성된다.
이를 위해, 게이트전극(6) 및 게이트라인(2)이 형성된 하부기판(1) 상에 화학기상증착(Chemical Vapor Deposition) 또는 스퍼터링 등의 증착방법을 통해 게이트절연막(12), 제1 및 제2 반도체층 및 데이터금속층이 순차적으로 증착된다. 여기서, 게이트절연막(12)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx) 등이 이용되며, 제1 반도체층은 불순물이 도핑되지 않은 비정질실리콘 등이 이용되며, 제2 반도체층은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층은 몰리브덴(Mo) 또는 몰리브덴 합금 등이 이용된다.
데이터금속층 상에 제2 마스크를 이용한 포토리쏘그래피공정으로 포토레지스트패턴이 형성된다. 이 경우, 제2 마스크로는 TFT의 채널부에 반투과부를 갖는 반투과마스크를 이용함으로써 채널부와 대응되는 포토레지스트패턴은 소스/드레인전극과 대응되는 포토레지스트패턴보다 상대적으로 낮은 높이를 갖게 한다.
이러한 포토레지스트패턴을 이용한 습식식각공정으로 데이터금속층이 패터닝됨으로써 데이터라인(4), 소스전극(8) 및 드레인전극(10)이 형성된다.
이 후, 동일한 포토레지스트패턴을 이용한 건식식각공정으로 제1 및 제2 반도체층이 동시에 패터닝됨으로써 활성층(14) 및 오믹접촉층(16)이 형성된다.
그리고, 채널에서 상대적으로 낮은 높이를 갖는 포토레지스트패턴은 애싱(Ashing)공정으로 제거되며, 잔존하는 포토레지스트패턴을 이용한 건식식각공정으로 채널부에 형성되는 데이터금속층 및 오믹접촉층이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 소스전극(8) 및 드레인전극(10)이 분리되어 형성된다.
이 후, 스트립공정으로 소스전극(8) 및 드레인전극(10)에 잔존하는 포토레지스트패턴이 제거된다.
도 3c를 참조하면, 소스전극(8), 드레인전극(10) 및 데이터라인이 형성된 게이트절연막(12) 상에 드레인접촉홀(20)을 갖는 보호막(18)이 형성된다.
이를 위해, 소스전극(8), 드레인전극(10) 및 데이터라인이 형성된 게이트절연막(12) 상에 절연물질을 증착하여 보호막(18)을 형성하게 된다. 보호막(18)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기절연물질 등이 이용된다. 이어서, 보호막(18)은 제3 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 드레인접촉홀(20)이 형성된다. 드레인접촉홀(20)은 보호막(18)을 관통하여 드레인전극(10)이 노출되게 형성된다.
도 3d를 참조하면, 보호막(18) 상에 화소전극(22)이 형성된다.
보호막(18)이 형성된 하부기판(1) 상에 스퍼터링(sputtering) 등과 같은 증착방법으로 투명금속층이 형성된다. 투명금속층은 인듐-틴-옥사이드(Indium-Tin-Oxide : ITO), 인듐-징크-옥사이드(Indium-Zinc-Oxide : IZO) 또는 인듐-틴-징크-옥사이드(Indium-Tin-Zinc-Oxide : ITZO) 등으로 이루어진다. 이어서, 투명금속층이 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정으로 패터닝됨으로써 화소전극(22)이 형성된다. 화소전극(22)은 보호막(18)을 관통하는 드레인접촉홀(20)을 통해 드레인전극(10)과 접속된다.
이러한 액정표시소자는 데이터금속층과 반도체층을 동일마스크로 패터닝하여 활성층(14), 오믹접촉층(16), 데이터라인(4), 소스전극(8) 및 드레인전극(10)을 형성한다. 이 경우, 소스 및 드레인전극(8,10) 사이에 형성되는 채널부는 게이트전극(6)과 중첩되게 형성됨으로써 백라이트로부터 입사되는 광에 의해 광여기전류의 증가를 억제하게 된다. 그러나, 백라이트로부터 입사되는 광이 게이트전극(6)에 의해 차단되지 못해 게이트전극(6)의 끝단에 형성된 활성층(14) 내에 광여기전류가 증가하게 되는 경우가 종종 발생된다. 이러한 문제점을 해결하기 위해, 도 1의 P1영역에 도시된 바와 같이 게이트전극(6)의 끝단에 형성되는 활성층(14)에 홈을 형성하게 된다.
그럼에도 불구하고, 데이터라인(4)과 드레인전극(10) 하부에 각각 형성되는 활성층들간에 단락현상이 발생하게 되어 활성층 내에 광여기전류가 증가하는 문제점이 종종 발생된다.
이를 상세히 설명하면, 게이트전극(6)의 돌출부의 끝단에 형성되는 데이터라인(4)과 드레인전극(10)은 도 4에 도시된 바와 같이 소정간격(d1)을 사이에 두고 형성된다. 이러한 데이터라인(4)과 드레인전극(10)의 하부에 각각 형성되는 활성층(14a,14b) 및 오믹접촉층(16)은 데이터라인(4)과 드레인전극(10) 형성시 동일한 마스크로 동시에 형성되게 된다. 이 경우, 활성층(14a,14b)의 폭은 데이터라인(4)과 드레인전극(10)의 폭보다 상대적으로 크게 형성된다. 이에 따라, 게이트전극 이외의 영역에서 데이터라인(4) 하부에 형성되는 제1 활성층(14a)과 드레인전극(10)하부에 형성되는 제2 활성층(14b) 간의 패턴 불량 등으로 인해 제1 및 제2 활성층(14a,14b)간의 단락현상이 종종 발생된다. 이 단락현상으로 인해 데이터라인(4)과 드레인전극(10) 사이에 형성된 불량채널이 백라이트로부터 입사되는 광에 의해 여기되어 활성층(14) 내에 광여기전류가 증가하게 된다. 이는 활성층(14)내에 존재한 전하들이 광에 반응하여 광여기전류가 증가되기 때문이다. 이로 인해, 화소전극(22)에 충전된 전압이 불량채널을 통해 데이터라인(4)으로 방전되어 화소전극(22)에 충전된 전압이 상대적으로 낮아짐으로써 휘점이 발생하는 문제점이 있다.
또한, 도 4에 도시된 바와 같이 데이터라인(4)과 드레인전극(10) 간의 거리가 상대적으로 좁기 때문에 데이터라인(4)과 드레인전극(10)이 단락되는 경우가 종종 발생된다. 이 경우, 게이트신호에 상관없이 데이터신호가 단락된 데이터라인(4) 및 드레인전극(10)을 통해 화소전극(22)에 공급되는 문제점이 있다.
따라서, 본 발명의 목적은 반도체층 간의 단락현상을 방지할 수 있는 액정표시소자 및 그 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 데이터라인과 드레인전극 간의 단락현상을 방지할 수 있는 액정표시소자 및 그 제조방법을 제공하는 데 있다.
도 1은 종래의 액정표시소자의 하부기판을 나타내는 평면도.
도 2는 도 1에서 선 "A-A'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도.
도 3a 내지 도 3d는 도 2에 도시된 액정표시소자의 하부기판의 제조방법을 나타내는 단면도.
도 4는 도 1에 도시된 P1 영역의 데이터라인과 드레인전극을 상세히 나타내는 단면도.
도 5는 본 발명에 따른 액정표시소자의 하부기판을 나타내는 평면도.
도 6은 도 5에서 선 "B-B'", "C-C'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도.
도 7은 도 5에 도시된 P2 영역의 데이터라인의 홈을 상세히 나타내는 평면도.
도 8a 내지 도 8d는 도 6에 도시된 액정표시소자의 하부기판의 제조방법을 나타내는 단면도.
도 9a 내지 도 9d는 도 8b에 도시된 제2 마스크공정을 상세히 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,31 : 기판2,32 : 게이트라인
4,34 : 데이터라인6,36 : 게이트전극
8,38 : 소스전극10,40 : 드레인전극
12,42 : 게이트절연막14,44 : 활성층
16,46 : 오믹접촉층18,48 : 보호층
22,52 : 화소전극30,60 : 박막트랜지스터
62 : 홈70 : 포토레지스트패턴
80 : 회절마스크
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자는 게이트라인과, 게이트라인과 교차되게 형성되는 데이터라인과, 게이트라인과 데이터라인의 교차로 정의되는 영역에 형성되는 화소전극과, 게이트라인과 접속되는 게이트전극과, 데이터라인과 접속되는 소스전극과, 화소전극과 접속되는 드레인전극과, 소스 및 드레인전극 간에 채널을 형성하기 위한 반도체층을 구비하며, 데이터라인과 반도체층에는 상기 드레인전극과 대향하는 일측에 홈이 형성되는 것을 특징으로 한다.
상기 데이터라인은 상기 게이트전극과 일부영역이 중첩되게 형성되며, 홈은 상기 게이트전극과 중첩되는 영역의 상기 데이터라인에 형성되는 것을 특징으로 한다.
상기 액정표시소자는 게이트전극 및 게이트라인을 덮도록 형성되는 게이트절연막과, 데이터라인, 소스전극 및 드레인전극을 덮도록 상기 게이트절연막 상에 형성되는 보호막을 구비하는 것을 특징으로 한다.
상기 홈이 형성된 데이터라인의 폭은 약 7~8㎛이며, 홈을 제외한 영역의 데이터라인의 폭은 약 10㎛인 것을 특징으로 한다.
상기 반도체층은 게이트절연막 상에 형성되는 활성층과, 활성층 상에 데이터라인, 소스전극 및 드레인전극과 동일패턴으로 형성되는 오믹접촉층을 구비하는 것을 특징으로 한다.
상기 소스전극은 데이터라인에서 돌출되게 형성되며, 드레인전극은 "U"자 형태의 채널을 사이에 두고 상기 소스전극과 마주보도록 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 액정표시소자의 제조방법은 기판 상에 제1 마스크를 이용하여 게이트전극 및 게이트라인을 형성하는 단계와, 게이트전극 및 게이트라인이 형성된 기판 상에 제2 마스크를 이용하여 반도체층, 소스전극, 드레인전극 및 데이터라인을 형성함과 동시에 상기 드레인전극과 대향하는 상기 반도체층과 상기 데이터라인의 일측에 홈을 형성하는 단계와, 반도체층, 소스전극, 드레인전극 및 데이터라인이 형성된 기판 상에 제3 마스크를 이용하여 보호막을 형성하는 단계와, 보호막 상에 제4 마스크를 이용하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 데이터라인은 상기 게이트전극과 일부영역이 중첩되게 형성되며, 홈은 상기 게이트전극과 중첩되는 영역의 상기 데이터라인에 형성되는 것을 특징으로 한다.
상기 소스전극은 상기 데이터라인에서 돌출되게 형성되며, 드레인전극은 "U"자 형태의 채널을 사이에 두고 소스전극과 마주보도록 형성되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 설명 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 9d를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 5는 본 발명에 따른 액정표시소자의 하부기판을 나타내는 평면도이며, 도 6는 도 5에서 선 "B-B'"와,"C-C'"를 따라 절취한 액정표시소자의 하부기판을 나타내는 단면도이다.
도 5 및 도 6을 참조하면, 본 발명에 따른 액정표시소자의 하부기판(31)은 데이터라인(34)과 게이트라인(32)의 교차부에 위치하는 TFT(60)와, TFT(60)의 드레인전극(40)에 접속되는 화소전극(52)을 구비한다.
TFT(60)는 게이트라인(32)에 접속된 게이트전극(36), 데이터라인(34)에 접속된 소스전극(38) 및 화소전극(52)에 접속된 드레인전극(40)을 구비한다.
게이트전극(36)은 게이트라인(32)에서 돌출되어 데이터라인(34)과 일부영역이 중첩되도록 형성된다.
드레인전극(40)은 게이트전극(6)과 중첩되는 네크부(10a)와, 화소전극(52)과 중첩되는 헤드부(40b)를 갖도록 형성된다. 드레인전극(40)의 헤드부(40b)의 끝단은 요철형태로 형성되어 반도체층(44,46)과 드레인전극(40)과의 접착력을 향상시키게 된다.
소스전극(8)은 드레인전극(10)의 네크부(10a)와 "U"자 형태의 채널을 사이에 두고 마주보도록 형성된다.
또한, TFT(60)는 게이트전극(36)에 공급되는 게이트전압에 의해 소스전극(38)과 드레인전극(40)간에 채널을 형성하기 위한 반도체층들(44,46)을 더 구비한다. 이러한 TFT는 게이트라인(32)으로부터의 게이트신호에 응답하여 데이터라인(34)으로부터의 데이터신호를 선택적으로 화소전극(52)에 공급한다.
화소전극(52)은 데이터라인(34)과 게이트라인(32)에 의해 분할된 셀 영역에 위치하며 광투과율이 높은 투명전도성물질로 이루어진다. 화소전극(52)은 보호막(48) 상에 형성되며, 드레인전극(40)과 전기적으로 접속된다. 이러한 화소전극(52)은 TFT(60)를 경유하여 공급되는 데이터신호에 의해 상부기판(도시하지 않음)에 형성되는 공통 투명전극(도시하지 않음)과 전위차를 발생시키게 된다. 이 전위차에 의해 하부기판(31)과 상부기판(도시하지 않음) 사이에 위치하는 액정은 유전율이방성에 기인하여 회전하게 된다. 이렇게 회전되는 액정에 의해 광원으로부터 화소전극(52)을 경유하여 상부기판 쪽으로 투과되는 광량이 조절된다.
본 발명에 따른 액정표시소자의 데이터라인(34)은 도 7에 도시된 바와 같이 게이트라인(32)에서 돌출되는 게이트전극(36)의 일측단과 중첩되는 영역에 홈(62)이 형성된다. 이 홈(62)이 형성된 데이터라인(64)의 폭(w2)은 홈이 형성되지 않은 데이터라인(32)의 폭(w1)보다 좁다. 이 홈(62)이 형성된 데이터라인(64)의 폭(w2)이 좁아짐으로써 홈(62)가 형성된 데이터라인(64)과 마주보는 드레인전극(40) 간의 거리(d2)가 종래 데이터라인(4)과 드레인전극(10)간의 거리(d1)보다 상대적으로 멀어지게 된다. 예를 들면, 홈(62)이 형성된 데이터라인(64)의 폭은 약 7~8㎛로 형성되며, 홈(62)이 형성되지 않은 데이터라인(34)의 폭은 약 10㎛로 형성된다. 다시 말하여, 홈(62)은 데이터라인(34)의 최외곽영역에서 약 2~3㎛의 폭을 갖는 사각형태로 형성된다. 이외에도 홈(62)은 타원형, 삼각형 등의 다각형 형태로 형성될 수 있다.
이와 같이, 홈(62)을 갖는 데이터라인(34)으로 인해 게이트전극(36)의 일측영역에서 마주보는 데이터라인(64)과 드레인전극(40) 사이의 거리도 상대적으로 멀어져 이들간의 단락현상도 방지할 수 있다.
또한, 홈(62)을 갖는 데이터라인(34)과 동일패턴으로 홈을 갖도록 형성되는 데이터활성층(44a)으로 인해 드레인전극(36)의 하부에 형성되는 드레인활성층(44b)과 데이터활성층(44a) 간의 거리도 상대적으로 멀어지게 된다. 이에 따라, 데이터활성층(44a)과 드레인활성층(44b) 간의 단락현상이 방지된다.
도 8a 내지 도 8d는 도 6에 도시된 액정표시소자의 하부기판의 제조방법을 나타내는 단면도이다.
도 8a를 참조하면, 하부기판(31) 상에 게이트전극(36) 및 게이트라인(32)이 형성된다.
이를 위해, 하부기판(31) 상에 스퍼터링(sputtering) 등의 증착방법으로 게이트 금속층이 증착된다. 게이트 금속층으로는 단층구조로 알루미늄(Al) 또는 알루미늄-네오듐(AlNd) 등이 이용된다. 이어서, 도시하지 않은 제1 마스크가 하부기판(31) 상에 정렬되고, 노광, 현상공정을 포함하는 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝된다. 이에 따라, 하부기판(31) 상에는 게이트전극(36) 및 게이트라인(32)이 형성된다.
도 8b를 참조하면, 게이트전극(36) 및 게이트라인(32)이 형성된 하부기판 상에 게이트절연막(42), 활성층(44), 오믹접촉층(46), 데이터라인(34), 소스전극(38) 및 드레인전극(40)이 형성된다.
이를 위해, 하부기판(31) 상에 화학기상증착방법(Chemical Vapor Deposition) 및 스퍼터링 등의 증착방법을 통해 게이트절연막(42), 제1 및 제2 반도체층(45,47) 및 데이터금속층(39)이 순차적으로 형성된다.
게이트절연막(42)은 무기절연물질인 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 형성되며, 제1 반도체층(45)은 불순물이 도핑되지 않은 비정질실리콘으로 형성되며, 제2 반도체층(47)은 N형 또는 P형의 불순물이 도핑된 비정질실리콘으로 형성되며, 데이터금속층(39)은 몰리브덴(Mo) 또는 몰리브덴 합금 등으로 형성된다.
이어서, 도시하지 않은 제2 마스크가 하부기판(31) 상에 정렬되고, 노광, 현상공정을 포함하는 포토리쏘그래피 공정과 식각공정으로 제1 및 제2 반도체층과 데이터금속층이 패터닝된다. 이에 따라, 하부기판(31) 상에는 활성층(44), 오믹접촉층(46), 데이터라인(34), 소스전극(38) 및 드레인전극(40)이 형성된다.
이러한 활성층(44), 오믹접촉층(46), 데이터라인(34), 소스전극(38) 및 드레인전극(40)을 형성하기 위한 제2 마스크공정은 후술하기로 한다.
도 8c를 참조하면, 데이터라인(34), 소스 및 드레인전극(38,40)이 형성된 하부기판(31) 상에 드레인접촉홀(50)을 갖는 보호막(48)이 형성된다.
이를 위해, 데이터라인(34), 소스 및 드레인전극(38,40)이 형성된 하부기판(31) 상에 절연물질을 전면 증착하여 보호막을 형성한다. 보호막(48)으로는 질화실리콘(SiNx) 및 산화실리콘(SiOx) 등의 무기절연물질 또는 아크릴(Acryl)계 유기화합물, BCB(benzocyclobutene) 및 PFCB(perfluorocyclobutane) 등의 유기 절연물질 등이 이용된다.
이러한 보호막(48)이 형성된 하부기판(31) 상에 정렬된 제3 마스크를 이용하여 노광 및 현상공정을 포함하는 포토리쏘그래피공정과 식각공정에 의해 보호막(48)이 패터닝되어 드레인접촉홀(50)이 형성된다. 드레인접촉홀(50)은 보호막(48)을 관통하여 드레인전극(40)을 노출시키게 된다.
도 8d를 참조하면, 보호막(48)이 형성된 하부기판(31) 상에 화소전극(52)이 형성된다.
이를 위해, 보호막(48) 상에 스퍼터링 등의 증착방법으로 투명 전도성 물질이 전면 증착된다. 투명 전도성 물질은 인듐 틴 옥사이드(Indium Tin Oxide : ITO), 인듐 징크 옥사이드(Indium Zinc Oxide : IZO) 및 인듐 틴 징크 옥사이드(Indium Tin Zinc Oxide : ITZO) 중 어느 하나로 선택될 수 있다. 이 투명 전도성 물질이 증착된 하부기판(31) 상에 정렬된 제4 마스크를 이용한 포토리쏘그래피공정과 식각공정을 통해 투명전도성물질이 패터닝됨으로써 화소전극(52)이형성된다.
도 9a 내지 도 9d는 도 8b에 도시된 제2 마스크공정을 상세히 나타내는 단면도.
도 9a를 참조하면, 게이트라인(32) 및 게이트전극(36)이 형성된 하부기판(31) 상에 게이트절연막(42), 제1 및 제2 반도체층(45,47) 및 데이터금속층(39)이 순차적으로 형성된다. 그리고, 포토레지스트를 전면 도포한 다음, 하부기판(31) 상에 반투과마스크 또는 회절마스크인 제2 마스크(80)가 정렬된다. 여기서, 제2 마스크(80)는 투명한 마스크기판(86)의 부분노광영역(S2)에 형성되는 부분투과층(82)과, 차단영역(S1)에 형성되는 차단층(84)을 구비한다. 그리고, 제2 마스크(80)는 전면 노광영역(S0)에서 투명한 마스크기판(86)이 그대로 노출되게 형성된다.
이러한 제2 마스크(80)를 이용한 포토리쏘그래피공정에 의해 제2 마스크(80)의 전면 노광영역(S0)을 통해 전면 노광된 포토레지스트는 모두 제거되고, 차단영역(S1)과 부분노광영역(S2)을 통해 노광되지 않거나 부분 노광된 포토레지스트패턴(70)이 형성된다. 특히, 포토레지스트패턴(70)에서 제2 마스크(80)의 차단층(84)에 의해 노광되지 않은 제1 포토레지스트패턴(70A)은 제1 높이를 갖도록 형성되며, 제2 마스크(80)의 부분투과층(82)에 의해 부분 노광된 제2 포토레지스트패턴(70B)은 제1 높이보다 상대적으로 낮은 제2 높이를 갖도록 형성된다.
도 9b를 참조하면, 포토레지스트패턴(70)을 마스크로 이용한 습식식각공정으로 데이터금속층(39)이, 건식식각공정으로 제1 및 제2 반도체층(45,47)이 동시에 패터닝된다. 이에 따라, 동일한 패턴 형태의 활성층(44), 오믹접촉층(46), 데이터라인(34,64), 데이터금속패턴(37)이 형성된다. 여기서, 데이터라인(34)은 게이트전극(36)과 중첩되는 영역에서 홈이 형성되며, 데이터라인(34)의 하부에 형성되는 활성층(44) 및 오믹접촉층(46)도 동일패턴으로 형성된다.
도 9c를 참조하면, 포토레지스트패턴(70)에서 제2 높이를 갖는 제2 포토레지스트패턴(70B)은 플라즈마를 이용한 에싱공정으로 제거되고, 제1 포토레지스트패턴(70A)은 일정 높이가 낮아진 상태로 남게 된다.
도 9d를 참조하면, 제2 포토레지스트패턴(70B)이 제거된 포토레지스트패턴(70)을 이용한 식각공정으로 TFT(60)의 채널부의 데이터금속패턴(37)의 일부가 제거됨으로써 소스전극(38)과 드레인전극(40)이 분리되어 형성된다. 포토레지스트패턴(70)을 이용하여 분리된 소스전극(38) 및 드레인전극(40)으로 노출된 오믹접촉층(46)이 건식식각공정으로 제거됨으로써 도 8b에 도시된 바와 같이 활성층(44)이 노출되게 하여 채널이 형성된다.
이 후, 스트립공정으로 데이터라인(34), 소스 및 드레인전극(38,40)에 잔존하는 포토레지스트패턴(70)이 제거된다.
상술한 바와 같이, 본 발명에 따른 액정표시소자 및 그 제조방법은 게이트전극의 일측단과 대응되는 영역에서 드레인전극과 마주보는 데이터라인에 홈이 형성된다. 이 홈을 갖는 데이터라인으로 인해 드레인전극과 데이터라인 간의 거리가 멀어지게 된다. 이에 따라, 데이터라인과 드레인전극 간의 단락현상을 방지할 수 있다.
또한, 홈을 갖는 데이터라인과 동일패턴으로 데이터라인 하부에 홈을 갖도록 형성되는 데이터반도체층으로 드레인전극과 데이터라인 각각의 하부에 형성되는 반도체층간의 거리가 멀어져 이들간의 단락현상을 방지할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (9)

  1. 게이트라인과,
    상기 게이트라인과 교차되게 형성되는 데이터라인과,
    상기 게이트라인과 데이터라인의 교차로 정의되는 영역에 형성되는 화소전극과,
    상기 게이트라인과 접속되는 게이트전극과,
    상기 데이터라인과 접속되는 소스전극과,
    상기 화소전극과 접속되는 드레인전극과,
    상기 소스 및 드레인전극 간에 채널을 형성하기 위한 반도체층을 구비하며,
    상기 데이터라인과 반도체층에는 상기 드레인전극과 대향하는 일측에 홈이 형성되는 것을 특징으로 하는 액정표시소자.
  2. 제 1 항에 있어서,
    상기 데이터라인은 상기 게이트전극과 일부영역이 중첩되게 형성되며, 상기 중첩되는 영역에 홈이 형성되는 것을 특징으로 하는 액정표시소자.
  3. 제 1 항에 있어서,
    상기 게이트전극 및 게이트라인을 덮도록 형성되는 게이트절연막과,
    상기 데이터라인, 소스전극 및 드레인전극을 덮도록 상기 게이트절연막 상에형성되는 보호막을 구비하는 것을 특징으로 하는 액정표시소자.
  4. 제 1 항에 있어서,
    상기 홈이 형성된 데이터라인의 폭은 약 7~8㎛이며, 상기 홈을 제외한 영역의 데이터라인의 폭은 약 10㎛인 것을 특징으로 하는 액정표시소자.
  5. 제 3 항에 있어서,
    상기 반도체층은
    상기 게이트절연막 상에 형성되는 활성층과,
    상기 활성층 상에 상기 데이터라인, 소스전극 및 드레인전극과 동일패턴으로 형성되는 오믹접촉층을 구비하는 것을 특징으로 하는 액정표시소자.
  6. 제 1 항에 있어서,
    상기 소스전극은 상기 데이터라인에서 돌출되게 형성되며, 상기 드레인전극은 "U"자 형태의 채널을 사이에 두고 상기 소스전극과 마주보도록 형성되는 것을 특징으로 하는 액정표시소자.
  7. 기판 상에 제1 마스크를 이용하여 게이트전극 및 게이트라인을 형성하는 단계와,
    상기 게이트전극 및 게이트라인이 형성된 기판 상에 제2 마스크를 이용하여반도체층, 소스전극, 드레인전극 및 데이터라인을 형성함과 동시에 상기 드레인전극과 대향하는 상기 반도체층과 상기 데이터라인의 일측에 홈을 형성하는 단계와,
    상기 반도체층, 소스전극, 드레인전극 및 데이터라인이 형성된 기판 상에 제3 마스크를 이용하여 보호막을 형성하는 단계와,
    상기 보호막 상에 제4 마스크를 이용하여 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 데이터라인은 상기 게이트전극과 일부영역이 중첩되게 형성되며, 상기 중첩영역에 상기 홈이 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 소스전극은 상기 데이터라인에서 돌출되게 형성되며, 상기 드레인전극은 "U"자 형태의 채널을 사이에 두고 상기 소스전극과 마주보도록 형성되는 것을 특징으로 하는 액정표시소자의 제조방법.
KR1020020048686A 2002-08-17 2002-08-17 액정표시소자 및 그 제조방법 KR100869740B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020020048686A KR100869740B1 (ko) 2002-08-17 2002-08-17 액정표시소자 및 그 제조방법
US10/638,495 US6946680B2 (en) 2002-08-17 2003-08-12 Liquid crystal display device with short-circuit preventing structure and method of fabricating the same
US11/203,216 US7319054B2 (en) 2002-08-17 2005-08-15 Method of fabricating liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020048686A KR100869740B1 (ko) 2002-08-17 2002-08-17 액정표시소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20040016489A true KR20040016489A (ko) 2004-02-25
KR100869740B1 KR100869740B1 (ko) 2008-11-21

Family

ID=31713152

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020048686A KR100869740B1 (ko) 2002-08-17 2002-08-17 액정표시소자 및 그 제조방법

Country Status (2)

Country Link
US (2) US6946680B2 (ko)
KR (1) KR100869740B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
KR101255273B1 (ko) * 2006-12-14 2013-04-16 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100710282B1 (ko) * 2000-12-29 2007-04-23 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
US6996558B2 (en) 2002-02-26 2006-02-07 International Business Machines Corporation Application portability and extensibility through database schema and query abstraction
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
GB0324189D0 (en) * 2003-10-16 2003-11-19 Univ Cambridge Tech Short-channel transistors
US7900133B2 (en) 2003-12-09 2011-03-01 International Business Machines Corporation Annotation structure type determination
US7098091B2 (en) * 2004-02-20 2006-08-29 Au Optronics Corporation Method for fabricating thin film transistors
KR101107981B1 (ko) * 2004-09-03 2012-01-25 삼성전자주식회사 표시 장치용 기판, 액정 표시 장치 및 그 제조방법
KR101350609B1 (ko) * 2005-12-30 2014-01-10 엘지디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101232159B1 (ko) * 2006-06-12 2013-02-12 엘지디스플레이 주식회사 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치
CN100461432C (zh) * 2006-11-03 2009-02-11 北京京东方光电科技有限公司 一种薄膜晶体管沟道结构
EP2078979A1 (en) * 2007-12-25 2009-07-15 TPO Displays Corp. Pixel design having reduced parasitic capacitance for an active matrix display
KR101480004B1 (ko) 2008-02-21 2015-01-08 삼성디스플레이 주식회사 표시판 및 그 제조 방법
US8709093B2 (en) * 2010-08-09 2014-04-29 Boston Scientific Scimed, Inc. Tracheal stent with longitudinal ribs to minimize stent movement, coughing and halitosis
CN103995409A (zh) * 2014-05-29 2014-08-20 京东方科技集团股份有限公司 阵列基板配线及其制造、修复方法以及阵列基板、显示面板、显示装置
CN112925136B (zh) * 2021-03-29 2023-03-10 绵阳惠科光电科技有限公司 一种驱动电路的控制开关、阵列基板和显示面板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100601168B1 (ko) * 1999-05-13 2006-07-13 삼성전자주식회사 박막 트랜지스터 기판 및 그의 제조 방법
KR100623981B1 (ko) * 1999-07-16 2006-09-13 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법
CN1195243C (zh) * 1999-09-30 2005-03-30 三星电子株式会社 用于液晶显示器的薄膜晶体管阵列屏板及其制造方法
JP4211250B2 (ja) * 2000-10-12 2009-01-21 セイコーエプソン株式会社 トランジスタ及びそれを備える表示装置
KR20020042898A (ko) * 2000-12-01 2002-06-08 구본준, 론 위라하디락사 액정표시장치용 어레이기판과 그 제조방법
US6961101B2 (en) * 2001-10-25 2005-11-01 Lg. Philips Lcd Co., Ltd. Copper alloy, array substrate of liquid crystal display using the same and method of fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101137865B1 (ko) * 2005-06-21 2012-04-20 엘지디스플레이 주식회사 박막 트랜지스터 기판의 제조방법 및 이를 이용한 박막트랜지스터 기판
KR101255273B1 (ko) * 2006-12-14 2013-04-16 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법

Also Published As

Publication number Publication date
KR100869740B1 (ko) 2008-11-21
US20060001027A1 (en) 2006-01-05
US7319054B2 (en) 2008-01-15
US20040031991A1 (en) 2004-02-19
US6946680B2 (en) 2005-09-20

Similar Documents

Publication Publication Date Title
KR100499371B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100556702B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR101121620B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100904270B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101086478B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR100480333B1 (ko) 액정표시장치용 어레이기판과 그 제조방법
KR100556701B1 (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20030082651A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR20030082647A (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법과 그에적용된 마스크
KR100869740B1 (ko) 액정표시소자 및 그 제조방법
KR20050122654A (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
KR100500779B1 (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR100870522B1 (ko) 액정표시소자 및 그 제조방법
KR20040031370A (ko) 액정표시패널 및 그 제조방법
KR100499376B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100874643B1 (ko) 액정표시소자 및 그 제조방법
KR100968341B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR101490490B1 (ko) 박막 트랜지스터 표시판 및 그 제조 방법
KR100531486B1 (ko) 박막트랜지스터 어레이 기판의 제조방법용 마스크
KR20040061195A (ko) 액정표시패널 및 그 제조방법
KR100619624B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법
KR100682362B1 (ko) 액정 표시 패널 및 제조 방법
KR20050036047A (ko) 표시 소자용 박막 트랜지스터 기판 및 그 제조 방법
KR20080086158A (ko) 액정표시장치 및 그 제조방법
KR20080001990A (ko) 액정표시패널 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120928

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151028

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20161012

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20171016

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee