KR101232159B1 - 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치 - Google Patents

터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치 Download PDF

Info

Publication number
KR101232159B1
KR101232159B1 KR1020060052585A KR20060052585A KR101232159B1 KR 101232159 B1 KR101232159 B1 KR 101232159B1 KR 1020060052585 A KR1020060052585 A KR 1020060052585A KR 20060052585 A KR20060052585 A KR 20060052585A KR 101232159 B1 KR101232159 B1 KR 101232159B1
Authority
KR
South Korea
Prior art keywords
electrode
semiconductor film
film
insulating
insulating film
Prior art date
Application number
KR1020060052585A
Other languages
English (en)
Other versions
KR20070118440A (ko
Inventor
김철세
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020060052585A priority Critical patent/KR101232159B1/ko
Priority to CNB2006101507485A priority patent/CN100565928C/zh
Priority to TW095139375A priority patent/TWI321852B/zh
Priority to US11/588,011 priority patent/US7488978B2/en
Publication of KR20070118440A publication Critical patent/KR20070118440A/ko
Application granted granted Critical
Publication of KR101232159B1 publication Critical patent/KR101232159B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Abstract

본 발명은 전류 구동 소자로 적합하면서 소형화가 가능한 박막 트랜지스터 및 그 제조 방법과 그를 이용한 유기 전계발광 표시 장치를 제공하는 것이다.
이를 위하여, 본 발명은 게이트 전극과; 상기 게이트 전극과 제1 절연막을 사이에 두고 중첩된 반도체막과; 서로 다른 층에 형성되고 상기 반도체막을 채널로 이용하는 제1 및 제2 전극과; 상기 반도체막과 상기 제1 및 제2 전극 중 한 전극 사이에 전자 터널링을 위하여 형성된 제2 절연막과; 상기 제1 및 제2 전극 중 다른 전극과 상기 반도체막 사이에 형성된 제1 불순물 반도체막을 구비하는 박막 트랜지스터와 그 제조 방법, 그리고 상기 박막 트랜지스터를 이용한 유기 전계발광 표시장치를 개시한다.
터널링 효과(Tunneling Effect), TFT, OLED, 전류 구동, 절연막

Description

터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를 이용한 유기 전계발광 표시장치{TUNNELING EFFECT THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME AND ORGANCIC ELECTROLUMINESCENCE DISPALY USING THE SAME}
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 단면도.
도 2는 도 1에 도시된 박막 트랜지스터의 구동에 따른 에너지 밴드를 나타낸 도면.
도 3a 내지 도 3c는 도 1에 도시된 박막 트랜지스터의 변경 구조들을 도시한 단면도들.
도 4a 내지 도 4d는 도 1에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들.
도 5는 본 발명의 제2 실시 예에 따른 박막 트랜지스터의 단면도.
도 6은 도 5에 도시된 제1 및 제2 전극의 다른 구조를 도시한 단면도.
도 7은 도 5에 도시된 박막 트랜지스터의 변경 구조를 도시한 단면도.
도 8a 내지 도 8d는 도 5에 도시된 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들.
도 9는 본 발명의 제3 실시 예에 따른 박막 트랜지스터의 단면도.
도 10a 내지 도 10e는 도 9에 도시된 박막 트랜지스터의 제조 방법을 설명하 기 위한 단면도들.
도 11은 도 1에 도시된 박막 트랜지스터가 적용된 유기 전계발광 표시장치의 한 서브화소의 단면도.
<도면의 주요부분에 대한 부호의 간단한 설명>
10, 30, 70 : 절연 기판 12, 32, 72 : 게이트 전극
14, 34, 74 : 제1 절연막 16, 36, 76 : 제1 전극
18, 38, 78 : 제2 절연막 20, 40, 80 : 반도체막
22, 42, 82 : 불순물 반도체막 24, 44, 84 : 제2 전극
77 : 제2 불순물 반도체막 100 : 제3 절연막
102 : 컨탤홀 104 : 화소 전극
106 : 유기 발광층 108 : 뱅크 절연막
110 : 공통 전극
본 발명은 박막 트랜지스터에 관한 것으로, 특히 터널링 효과를 이용하여 전류 공급 소자로 적합하면서 소형화가 가능한 박막 트랜지스터 및 그 제조 방법과 그를 이용한 유기 전계발광 표시장치에 관한 것이다.
박막 트랜지스터는 반도체막으로 전하를 공급하거나 끌어내는 소스 전극 및 드레인 전극과, 반도체막과 절연막을 사이에 두고 중첩되어 전류를 제어하는 게이 트 전극으로 구성된다. 박막 트랜지스터는 구동 회로로 집적화되어 이용되거나 액정 표시장치(이하 LCD)의 각 서브화소를 독립적으로 구동하는 스위칭 소자로, 유기 전계발광 표시장치(이하 OLED)의 각 서브화소를 독립적으로 구동하는 스위칭 소자와 구동 소자로 이용된다. LCD의 서브화소를 구동하는 박막 트랜지스터는 전압 공급 소자로 이용되고, OLED의 서브 화소를 구동하는 스위칭 박막 트랜지스터와 구동용 박막 트랜지스터는 전류 공급 소자로 이용된다.
예를 들면 액티브 매트릭스 OLED의 각 서브화소는 양극 및 음극 사이의 유기발광층으로 구성된 유기 발광 다이오드와 그 유기 발광 다이오드를 독립적으로 구동하는 화소 구동부를 구비한다. 화소 구동부는 데이터 신호에 따라 유기 발광 다이오드로 공급되는 전류량을 제어하여 유기 발광 다이오드의 밝기를 제어한다. 이를 위하여, 화소 구동부는 적어도 스위칭용 박막 트랜지스터 및 커패시터와 구동용 박막 트랜지스터를 포함한다.
여기서 구동용 박막 트랜지스터는 스위칭용 박막 트랜지스터를 통해 커패시터에 충전된 전압에 따라 유기 발광 다이오드로 공급되는 전류량을 직접 제어하므로 빠른 전류 공급이 요구된다. 이에 따라 종래의 박막 트랜지스터는 빠른 전류 공급을 위해 동일 평면 상에서 소스 전극과 드레인 전극이 마주하는 채널 폭이 증가되어야 하므로 박막 트랜지스터가 차지하는 평면적이 증가되어야 한다. 그러나 구동용 박막 트랜지스터를 포함하는 화소 구동부는 유기 발광층이 존재하지 않는 비발광 영역에 배치되므로 개구율 확보를 위해서는 박막 트랜지스터가 차지하는 평면적이 작은 것이 바람직하다. 따라서 유기 발광 다이오드로 전류를 공급하는 박 막 트랜지스터는 전류를 빠르게 공급하면서도 차지하는 면적을 줄일 수 있는 방안이 필요하다.
본 발명의 목적은 전류 구동 소자로 적합하면서 소형화가 가능한 박막 트랜지스터 및 그 제조 방법과 그를 이용한 유기 전계발광 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 한 특징에 따른 박막 트랜지스터는 게이트 전극과; 상기 게이트 전극과 제1 절연막을 사이에 두고 중첩된 반도체막과; 서로 다른 층에 형성되고 상기 반도체막을 채널로 이용하는 제1 및 제2 전극과; 상기 반도체막과 상기 제1 및 제2 전극 중 한 전극 사이에 전자 터널링을 위하여 형성된 제2 절연막과; 상기 제1 및 제2 전극 중 다른 전극과 상기 반도체막 사이에 형성된 제1 불순물 반도체막을 구비한다.
상기 제1 및 제2 전극은 서로 비중첩되거나 서로 일부 중첩된다. 상기 제1 및 제2 전극 중 상기 다른 전극은 상기 반도체막과 일부 중첩되거나 상기 제1 및 제2 전극 중 상기 다른 전극은 상기 반도체막과 완전 중첩된다. 상기 다른 전극과 상기 제1 불순물 반도체막의 적어도 일측 에지는 상기 반도체막의 적어도 일측 에지와 연속되게 정렬된다. 그리고 상기 제1 및 제2 전극 중 상기 한 전극과 상기 제2 절연막 사이에 형성된 제2 불순물 반도체막을 추가로 구비한다.
상기 제1 전극은 상기 반도체막의 하부층에, 상기 제2 전극은 상기 반도체막 의 상부층에 위치한다. 상기 제1 전극은 상기 제1 및 제2 절연막 사이에 위치하여 상기 게이트 전극 및 상기 반도체막 각각의 일부와 중첩되고, 상기 제2 전극은 상기 제1 및 제2 절연막과 상기 반도체막 및 불순물 반도체막을 사이에 두고 상기 게이트 전극의 일부와 중첩된다. 상기 제2 절연막은 상기 제1 전극과 상기 반도체막 사이에 위치한다.
본 발명의 다른 특징에 따른 박막 트랜지스터는 게이트 전극과; 상기 게이트 전극과 제1 절연막을 사이에 두고 중첩된 반도체막과; 상기 제1 절연막과 상기 반도체막 사이에 형성된 제1 전극과; 상기 제1 전극과 상기 반도체막 사이에 전자 터널링을 위하여 형성된 제2 절연막과; 상기 반도체막 위에 형성되어 상기 제1 전극과 함께 상기 반도체막을 채널로 이용하는 제2 전극과; 상기 반도체막과 상기 제2 전극 사이에 형성된 제1 불순물 반도체막을 구비한다. 여기서 상기 제1 전극은 상기 제2 전극을 둘러싸는 형태로 형성된다.
상기 제2 절연막은 1000Å 이하의 두께를 갖는다.
본 발명의 또 다른 특징에 따른 박막 트랜지스터의 제조 방법은 절연 기판 위에 게이트 전극을 형성하는 단계와; 상기 절연 기판 위에 상기 게이트 전극을 덮는 제1 절연막을 형성하는 단계와; 상기 제1 절연막 위에 상기 게이트 전극과 중첩된 제1 전극을 형성하는 단계와; 상기 제1 절연막 위에 상기 제1 전극을 덮는 제2 절연막을 형성하는 단계와; 상기 제2 절연막 위에 상기 게이트 전극 및 상기 제1 전극과 중첩된 반도체막을 형성하는 단계와; 상기 반도체막 위에 불순물 반도체막을 형성하는 단계와; 상기 불순물 반도체막을 사이에 두고 상기 반도체막과 중첩된 제2 전극을 형성하는 단계를 포함한다. 그리고 상기 제1 전극과 상기 제2 절연막 사이에 형성된 제2 불순물 반도체막을 형성하는 단계를 추가로 포함한다.
여기서, 상기 제1 및 제2 전극은 서로 비중첩되거나 서로 일부 중첩되게 형성된다. 상기 제2 전극은 상기 반도체막과 일부 중첩되거나 완전 중첩되게 형성된다. 이 경우 상기 반도체막 및 상기 제1 불순물 반도체막과 상기 제2 전극은 회절 노광 마스크 또는 하프톤 마스크를 이용한 하나의 마스크 공정으로 형성된다. 상기 제1 전극은 상기 제2 전극을 둘러싸는 형태로 형성되기도 한다.
그리고 본 발명에 따른 유기 전계발광 표시장치는 유기 발광층과; 상기 유기 발광층과 중첩된 화소 전극과; 상기 유기 발광층을 사이에 두고 상기 화소 전극과 중첩된 공통 전극과; 상기 화소 전극과 접속된 화소 구동부를 구비하고; 상기 화소 구동부에 포함된 적어도 하나의 박막 트랜지스터로 전술한 박막 트랜지스터를 이용한다. 여기서 상기 화소 전극과 상기 제1 및 제2 전극 중에서 상기 화소 전극과 접속된 전극은 투명 도전층으로 형성되기도 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 1 내지 도 11을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1 실시 예에 따른 박막 트랜지스터의 단면을 도시한 것이다.
도 1에 도시된 박막 트랜지스터는 게이트 전극(12)과 제1 절연막(14)을 사이 에 두고 중첩된 반도체막(20), 제1 절연막(14)을 사이에 두고 게이트 전극(12)과 중첩되고 제2 절연막(18)을 사이에 두고 반도체막(20)과 중첩된 제1 전극(16), 불순물 반도체막(22)을 사이에 두고 반도체막(20)과 중첩된 제2 전극(24)을 구비한다. 다시 말하여 박막 트랜지스터는 반도체막(20)을 채널로 이용하는 제1 및 제2 전극(16, 24)은 서로 다른 층에 위치하고, 반도체막(20)과 그 아래에 위치하는 제1 전극(16) 사이에 전자 터널링을 위한 제2 절연막(18)이 형성된 구조를 갖는다.
절연 기판(10) 위에 게이트 전극(12)이 형성된다. 게이트 전극(12)이 형성된 절연 기판(10) 위에는 게이트 전극(12)을 덮는 제1 절연막(14), 즉 게이트 절연막이 형성된다.
제1 절연막(14) 위에는 드레인 전극인 제1 전극(16)이 게이트 전극(12)과 부분적으로 중첩되게 형성된다. 다시 말하여, 제1 전극(16)은 제1 절연막(14)을 사이에 두고 게이트 전극(12)의 일부와 중첩된 중첩부를 갖고 그 중첩부로부터 게이트 전극(12)의 바깥쪽으로, 즉 게이트 전극(12)과 비중첩되어 신장된 구조를 갖는다. 제1 전극(16)은 알루미늄(Al), 크롬(Cr), 구리(Cu), 몰리브덴(Mo)이나 이들 각각의 합금 등과 같은 금속을 이용하거나 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO 등과 같은 투명 도전층이 이용된다. 제1 전극(16)으로 투명 도전층을 이용하는 경우 제1 전극(16)은 유기 발광층과도 중첩되게 형성되어 유기 발광층을 구동하고 유기 발광층으로부터 발생된 빛을 투과시키는 화소 전극으로 이용되기도 한다.
제1 전극(16)이 형성된 제1 절연막(14) 위에는 제1 전극(16)을 덮는 제2 절 연막(18)이 형성된다. 제2 절연막(18)은 효율적인 전자 터널링으로 전류가 흐를 수 있도록 상대적으로 얇게, 예를 들면 1000Å 이하로 형성된다. 제2 절연막(18)으로는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3) 등과 같은 무기 절연물이 이용된다.
제2 절연막(18) 위에는 반도체막(20)이 게이트 전극(12) 및 제1 전극(16)과 부분적으로 중첩되게 형성된다. 다시 말하여, 반도체막(20)은 제1 및 제2 절연막(14, 18)을 사이에 두고 게이트 전극(12)과 중첩된 중첩부를 갖고 그 중첩부로부터 게이트 전극(12)의 바깥쪽으로 신장된 구조를 갖는다. 여기서 반도체막(20)은 게이트 전극(12)과의 중첩부로부터 제1 전극(16)과 반대쪽으로 신장된다. 그리고 반도체막(20)은 게이트 전극(12)과의 중첩부 중 일부가 제2 절연막(18)을 사이에 두고 제1 전극(16)의 일부와 중첩된 구조를 갖는다.
반도체막(20) 위에는 소스 전극인 제2 전극(24)이 반도체막(20) 및 게이트 전극(12)과 부분적으로 중첩되게 형성되고, 반도체막(20)과 제2 전극(42) 사이에는 오믹 컨택으로 저항을 줄이기 위한 불순물 반도체막(22)이 더 형성된다. 다시 말하여, 제2 전극(24)은 불순물 반도체막(22)을 사이에 두고 반도체막(20)과 중첩되고 그 중첩부로부터 반도체막(20)의 바깥쪽으로 신장되어 제2 절연막(18)과 접촉하는 구조를 갖는다. 여기서 제2 전극(24)은 반도체막(20)과의 중첩부로부터 제1 전극(16)과 반대 방향으로 신장된다. 또한 제2 전극(24)은 반도체막(20)과의 중첩부 중 일부가 제1 절연막(14) 아래의 게이트 전극(12)의 일측부와 중첩되지만, 제1 전 극(16)과는 비중첩된 구조를 갖는다.
이러한 구조를 갖는 박막 트랜지스터는 반도체막(20)과 제1 전극(16) 사이에 얇게 존재하는 제2 절연막(18)의 터널링 효과(Tunneling Effect)를 이용하여 게이트 전극(12)에 인가되는 전압에 따라 제1 및 제2 전극(16, 24) 사이에 전류가 흐르게 한다. 이때 반도체막(20)을 경유한 전자들 대부분은 서로 마주하는 반도체막(20)의 측면 에지와 제2 전극(16)의 측면 에지 사이에 존재하는 제2 절연막(18)의 일부분을 통해 터널링됨으로써 제1 및 제2 전극(16, 24) 사이에 전류가 흐르게 한다. 본 발명에 따른 박막 트랜지스터의 전류 크기는 게이트 전극(12)에 인가되는 게이트 전압에 따라 제어된다. 그리고 본 발명에 따른 박막 트랜지스터는 반도체막(20) 및 제2 절연막(18)의 유효 두께를 조절하여 저항 성분을 조절함으로써 게이트 전극(12)에 인가되는 전압에 따른 전류의 최대 크기를 조절한다.
구체적으로, 도 2에 도시된 바와 같이 게이트 전극(12)에 전압이 인가되지 않아 오프 상태가 되면 제1 및 제2 전극(16, 24)의 페르미 준위(Ef) 보다 높은 반도체막(20)의 전도대, 즉 반도체막(20)의 높은 저항과 제2 절연막(18)의 에너지 장벽에 의해 전자의 흐름이 차단된다. 그리고 게이트 전극(12)에 게이트 전압을 인가하여 온 상태가 되면 제2 절연막(18)과 인접한 반도체막(20)의 전도대가 낮아지면서 페르미 준위(Ef)로 접근하여 반도체막(20)은 높은 전도성을 갖게 되고 제2 절연막(18)의 두께가 얇으므로 전자들의 터널링에 의해 제1 및 제2 전극(16, 24) 사이에 전류가 흐르게 된다. 여기서 전류의 크기는 게이트 전극(12)에 인가된 전압에 따라 반도체막(20)의 전도대가 가변하면서 조절되고, 최대 전류의 크기는 반도 체막(20)과 제2 절연막(18)의 두께에 의해 결정된다.
이와 같이, 본 발명에 따른 박막 트랜지스터는 반도체막(20)과 제2 절연막(18)의 두께, 즉 높이를 조절하여 최대 전류 크기를 조절할 수 있으므로 평면적을 조절하는 경우 보다 소형화가 가능하다.
도 3a 내지 도 3c는 도 1에 도시된 박막 트랜지스터의 다양한 변형 구조를 도시한 것으로, 특히 도 1에 도시된 반도체막(20) 및 불순물 반도체막(22)과 제2 전극(24)이 경우에 따라 변형된 구조를 도시한 것이다.
도 3a 및 도 3b를 참조하면, 제2 전극(24)은 불순물 반도체막(22)과 함께 반도체막(20) 및 제2 절연막(18)을 사이에 두고 제1 전극(16)의 일측부와 중첩되게 형성되기도 한다. 이에 따라, 제2 절연막(18)에서 전자 터널링이 일어나는 면적이 증가하여 전류량이 증가된다. 구체적으로 반도체막(20)을 경유한 전자들은 제2 절연막(18)에서 서로 마주하는 반도체막(20)의 측면 에지와 제1 전극(16)의 측면 에지 사이의 제1 부분 뿐만 아니라, 제1 및 제2 전극(16, 24) 사이에서 서로 마주하는 반도체막(20)의 밑면과 제1 전극(16)의 표면 사이의 제2 부분을 통해 터널링된다. 이에 따라 제1 및 제2 전극(16, 24) 사이에 흐르는 전류량이 증가된다. 또한 반도체막(20) 및 불순물 반도체막(22)은 도 3a와 같이 게이트 전극(12)과 비중첩된 부분이 존재하거나, 도 3b와 같이 게이트 전극(12)과 완전히 중첩되게 형성되기도 한다.
도 3c를 참조하면, 제2 전극(24)은 불순물 반도체막(22)과 함께 반도체막(20)과 완전히 중첩되게 형성되기도 한다. 이는 마스크 공정수를 줄이기 위하여 제2 전극(24)이 불순물 반도체막(22) 및 반도체막(20)과 같은 마스크 공정에서 형성됨에서 기인한 것이고 이에 대한 설명은 후술하기로 한다. 한편, 도 3a 및 도 3b에 도시된 박막 트랜지스터도 마스크 공정수를 줄이기 위하여 제2 전극(24)이 불순물 반도체막(22)과 함께 반도체막(20)과 완전히 중첩된 구조로 형성되기도 한다.
도 4a 내지 도 4d는 도 1에 도시된 박막 트랜지스터의 제조 방법을 단계적으로 설명하기 위한 단면도들이다.
도 4a를 참조하면, 절연 기판(10) 위에 게이트 전극(12)이 형성된다. 절연 기판(10)으로는 석영, 유리, 세라믹, 유기 필름 등이 이용된다. 게이트 전극(12)은 절연 기판(10) 위에 스퍼터링 등의 증착 방법으로 금속층을 형성한 다음 제1 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다. 게이트 전극(12)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti)과 이들 각각의 합금 등을 이용한 단일층 또는 복수층 구조로 형성된다.
도 4b를 참조하면, 게이트 전극(12)이 형성된 절연 기판(10) 위에 제1 절연막(14)이 형성되고, 그 위에 제1 전극(16)이 형성된다. 제1 절연막(14)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx) 등과 같은 무기 절연물을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법으로 증착함으로써 절연 기판(10) 위에 게이트 전극(12)을 덮는 구조로 형성된다. 한편, 게이트 전극(12)이 다른 신호 라인과 접속되는 경우 제1 절연막(14)이 패터닝되어 컨택홀이 형성되기도 한다. 제1 전극(16)은 제1 절연막(14) 위에 스퍼터링 등의 증착 방법으로 금속층을 형성한 다음 제2 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터 닝함으로써 형성된다. 제1 전극(16)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속과 이들 각각의 합금 등을 이용한 단일층 또는 복수층 구조로 형성된다. 이와 달리 제1 전극(16)은 ITO, TO, IZO, ITZO 등과 같은 투명 도전층이 이용되어 유기 전계발광 표시장치에서 각 서브화소의 유기 발광층을 구동하는 화소 전극으로 이용되기도 한다.
도 4c를 참조하면, 제1 전극(16)이 형성된 제1 절연막(14) 위에 제2 절연막(18)이 형성되고 그 위에 반도체막(20) 및 불순물 반도체막(22)이 적층된다. 제2 절연막(18)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 알루미늄 산화물(Al2O3) 등과 같은 절연물을 PECVD 등의 증착 방법으로 증착함으로써 제1 절연막(14) 위에 제1 전극(18)을 덮는 구조로 얇게 형성된다. 예를 들면 제2 절연막(18)은 효과적인 터널링을 위하여 1000Å 이하의 두께로 형성된다. 반도체막(20) 및 불순물 반도체막(22)은 제2 절연막(18) 위에 PECVD 등의 증착 방법으로 순차적으로 형성된 다음 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝된다. 반도체막(20)으로는 비정질 실리콘(a-Si)이 주로 이용되며 이외에도 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SiGe), 폴리실리콘(Poly-Si), 폴리게르마늄(Poly-Ge) 등과 같은 반도체막이 이용되거나, n- a-Si 등과 같이 소량의 불순물이 함유된 반도체막이 이용되기도 한다. 불순물 반도체막(22)으로는 n+ a-Si 등과 같이 상기 반도체막에 다량의 불순물이 함유되어 이용된다.
도 4d를 참조하면, 반도체막(20) 및 불순물 반도체막(22)이 적층된 제2 절연 막(18) 위에 제2 전극(24)이 형성된다. 제2 전극(24)은 제2 절연막(18) 위에 반도체막(20) 및 불순물 반도체막(22)을 덮도록 스퍼터링 등의 증착 방법으로 금속층을 형성한 다음 제4 마스크를 이용한 포토리소그래피 공정과 식각 공정으로 패터닝함으로써 형성된다. 제2 전극(24)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속과 이들 각각의 합금 등을 이용한 단일층 또는 복수층 구조로 형성된다. 이어서 제2 전극(24)을 마스크로 이용하거나 제2 전극(24) 위에 잔존하는 포토레지스트를 마스크로 이용하여 제2 전극(24) 밖으로 노출된 불순물 반도체막(22)이 제거된다. 이에 따라 반도체막(20)에서 제2 전극(24)과 비중첩된 부분이 노출된다.
이와 다르게, 노출된 불순물 반도체막(22)을 제거하기 위하여 제2 전극(24)을 형성하는 마스크 공정에서 제4 마스크로 회절 노광 마스크 또는 하프톤(Half-tone) 마스크를 이용하기도 한다. 회절 노광(하프톤) 마스크를 이용하는 경우 포토리소그래피 공정에서 회절 노광부(하프톤 투과부)에 대응하여 제2 전극(24) 형성용 포토레지스트 패턴 보다 얇은 포토레지스트 패턴이 불순물 반도체막(22)이 제거될 부분 위에 잔존한다. 그 다음 포토레지스트 패턴을 이용한 식각 공정으로 금속층이 패터닝되어 제2 전극(24)이 형성된다. 이어서 계속 진행되는 식각 공정 또는 애싱 공정으로 포토레지스트 패턴의 두께가 감소되어 상대적으로 얇은 포토레지스트 패턴이 제거됨으로써 불순물 반도체막(22)이 제거될 부분 위의 제2 전극(24)의 일부가 노출된다. 이어지는 식각 공정으로 노출된 제2 전극(24)의 일부와 함께 그 아래의 불순물 반도체막(22)이 제거되고 제2 전극(24) 위에 잔존하는 포토레지스트 패턴은 스트립 공정으로 제거된다.
한편, 도 3a 및 도 3b와 같이 제2 전극(24)이 제1 전극(16)과도 중첩된 경우, 즉 반도체막(20)이 제2 전극(24)과 완전 중첩된 경우 전술한 불순물 반도체막(22)의 노출 부분을 제거하는 공정은 필요없게 된다.
또 다른 방법으로, 제2 전극(24)과 불순물 반도체막(22) 및 반도체막(20)과 제2 절연막(18)은 회절 노광(하프톤) 마스크를 이용한 하나의 마스크 공정으로 형성되기도 한다. 이 경우 도 3c에 도시된 바와 같이 제2 전극(24)은 반도체막(20) 및 불순물 반도체막(22)과 완전히 중첩된 구조를 갖고 반도체막(20)의 일부가 노출된 구조를 갖는다. 예를 들면 제1 전극(16)이 형성된 제1 절연막(16) 위에 제2 절연막(18), 반도체막(20), 불순물 반도체막(22), 금속층을 순차적으로 적층한 다음 회절 노광(하프톤) 마스크를 이용한 패터닝 공정으로 제2 전극(24)을 형성함과 아울러 불순물 반도체막(22) 및 반도체막(20)을 패터닝한다. 이어서 전술한 바와 같이 회절 노광부(하프톤 투과부)에 대응하여 상대적으로 얇은 포토레지스트 패턴을 제거한 다음 노출된 제2 전극(24)과 불순불 반도체막(22)의 일부를 제거하여 반도체막(20)의 일부가 노출되게 한다.
도 5 및 도 6은 본 발명의 제2 실시 예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 5 및 도 6에 도시된 박막 트랜지스터는 게이트 전극(32)과 제1 절연막(34)을 사이에 두고 중첩된 반도체막(40), 제1 절연막(34)을 사이에 두고 게이트 전극(32)과 중첩되고 제2 절연막(38)을 사이에 두고 반도체막(40)과 중첩된 제1 전 극(36), 불순물 반도체막(42)을 사이에 두고 반도체막(40)과 중첩된 제2 전극(44)을 구비한다.
절연 기판(30) 위에 게이트 전극(32)이 형성되고 그 위에 게이트 전극(32)을 덮는 제1 절연막(34), 즉 게이트 절연막이 형성된다.
제1 절연막(34) 위에는 드레인 전극인 제1 전극(36)이 게이트 전극(32)과 부분적으로 중첩되게 형성된다. 다시 말하여, 제1 전극(36)은 제1 절연막(34)을 사이에 두고 게이트 전극(32)의 양측, 즉 가장자리 영역과 중첩된 중첩부를 갖고 그 중첩부로부터 게이트 전극(32)의 바깥쪽으로, 즉 게이트 전극(32)과 비중첩되어 신장된 구조를 갖는다. 이러한 제1 전극(36)은 도 5에 도시된 바와 같이 사각 띠를 포함하는 다각형 띠, 또는 도 6에 도시된 바와 같이 원형 띠 형태의 평면 구조를 갖는다. 제1 전극(36)이 형성된 제1 절연막(34) 위에는 제1 전극(36)을 덮는 제2 절연막(38)이 형성된다. 제2 절연막(38)은 터널링에 의해 전자들이 효과적으로 관통할 수 있도록 1000Å 이하의 두께를 갖는다.
제2 절연막(38) 위에는 반도체막(40)이 게이트 전극(32) 및 제1 전극(36)과 부분적으로 중첩되게 형성된다. 다시 말하여 반도체막(40)은 제1 및 제2 절연막(34, 38)을 사이에 두고 게이트 전극(32)과 중첩된다. 그리고 반도체막(40)은 게이트 전극(32)의 가장자리 영역과 중첩된 제1 전극(36)의 일측부와 중첩된 구조를 갖는다.
반도체막(40) 위에는 소스 전극인 제2 전극(44)이 반도체막(40) 및 게이트 전극(42)과 중첩되게 형성되고, 반도체막(40)과 제2 전극(44) 사이에는 불순물 반 도체막(42)이 더 형성된다. 제2 전극(44)은 도 5 및 도 6에 도시된 바와 같이 제1 전극(36)의 다각형 띠 또는 원형 띠 안쪽에 제1 전극(36)과 수평 방향으로 이격되게 형성된다. 다시 말하여 제1 및 제2 전극(36, 44)은 평면 구조에서 제1 전극(36)이 제2 전극(44)의 사방을 둘러싸는 형태로 배치된다. 이에 따라 공정 오차로 인한 제1 및 제2 전극(36, 44)의 간격 불균일로 전류의 크기가 불균일해지는 것을 방지할 수 있다. 이에 또한 제2 절연막(38)에서 전자 터널링이 일어나는 부분, 즉 반도체막(40)의 측면 에지와 마주하는 제1 전극(36)의 측면 에지 면적이 증가하므로 전류량을 증가시킬 수 있다.
한편, 제2 전극(44)은 도 7에 도시된 바와 같이 불순물 반도체막(42)과 함께 반도체막(40)과 같은 형태로 형성되기도 한다. 이에 따라 제2 전극(44)과 불순물 반도체막(42)의 가장자리 영역은 게이트 전극(32)과 중첩된 제1 전극(36)의 일측부와 중첩된다. 이 경우, 도 3a 및 도 3b에서 전술한 바와 같이 제1 및 제2 전극(36, 44)의 중첩으로 제2 절연막(38)에서 전자 터널링이 일어나는 면적이 증가하여 전류량이 증가된다. 구체적으로 제2 절연막(38)의 전자 터널링은 반도체막(40)과 제1 전극(36)이 마주하는 측면 에지의 제1 부분과 반도체막(40)과 제1 전극(36)이 마주하는 평면의 제2 부분에서 일어남으로써 전자 터널링 면적이 증가하여 전류량이 증가된다. 또한 동일한 형태를 갖는 제2 전극(44)과 불순물 반도체막(42) 및 반도체막(40)은 하나의 마스크 공정으로 형성되므로 공정수가 감소된다.
이러한 구조를 갖는 박막 트랜지스터는 반도체막(40)과 제2 절연막(38)의 두께를 조절하여 최대 전류 크기를 조절할 수 있으므로 소형화가 가능하다.
도 8a 내지 도 8d는 도 5 및 도 6에 도시된 박막 트랜지스터의 제조 방법을 단계적으로 설명하기 위한 단면도들이다. 여기서 도 4a 내지 도 4d에 도시된 제조 방법과 중복된 부분은 간단히 설명하기로 한다.
도 8a를 참조하면, 절연 기판(30) 위에 제1 마스크 공정으로 게이트 전극(32)이 형성된다.
도 8b를 참조하면, 게이트 전극(32)이 형성된 절연 기판(30) 위에 제1 절연막(34)이 형성되고 제1 절연막(34) 위에 제2 마스크 공정으로 제1 전극(36)이 형성된다.
도 8c를 참조하면, 제1 전극(36)이 형성된 제1 절연막(34) 위에 제2 절연막(38)이 형성되고 제2 절연막(38) 위에 제3 마스크 공정으로 반도체막(40) 및 불순물 반도체막(42)이 형성된다.
도 8d를 참조하면, 반도체막(40) 및 불순물 반도체막(42)이 적층된 제2 절연막(38) 위에 제4 마스크 공정으로 제2 전극(44)이 형성된다. 그리고 제2 전극(44)을 마스크로 이용하거나 제2 전극(44) 위에 잔존하는 포토레지스트를 마스크로 이용하여 제2 전극(44) 밖으로 노출된 불순물 반도체막(42)이 제거되고 반도체막(40)이 노출된 구조를 갖는다. 한편 노출된 불순물 반도체막(42)을 제거하기 위하여 제2 전극(44)을 형성하는 마스크 공정에서 제4 마스크로 회절 노광 마스크 또는 하프톤(Half-tone) 마스크를 이용하기도 한다.
이와 달리, 제2 전극(44)과 불순물 반도체막(42) 및 반도체막(40)과 제2 절연막(38)은 하나의 마스크 공정으로 형성되기도 한다. 이 경우 도 7에 도시된 바 와 같이 제2 전극(44)과 불순물 반도체막(42)은 반도체막(40)과 동일한 형태, 즉 연속되는 에지를 갖는다.
도 9는 본 발명의 제3 실시 예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 9에 도시된 박막 트랜지스터는 게이트 전극(72)과 제1 절연막(74)을 사이에 두고 중첩된 반도체막(80), 제1 절연막(74)을 사이에 두고 게이트 전극(72)과 중첩되고 제2 절연막(78)을 사이에 두고 반도체막(80)과 중첩된 제1 전극(76), 제1 전극(76)과 제2 절연막(78) 사이에 제1 전극(76)과 중첩된 제2 불순물 반도체막(77), 제1 불순물 반도체막(82)을 사이에 두고 반도체막(80)과 중첩된 제2 전극(84)을 구비한다. 다시 말하여 도 9에 도시된 박막 트랜지스터는 도 1에 도시된 박막 트랜지스터와 대비하여 제1 전극(76)과 제2 절연막(78) 사이에 제2 불순물 반도체막(77)이 추가된 것을 제외하고는 동일한 구성 요소들을 구비하므로 도 1과 중복된 구성 요소들은 간단히 설명하기로 한다.
절연 기판(70) 위에 게이트 전극(72)이 형성되고 그 위에 게이트 전극(72)을 덮는 제1 절연막(74), 즉 게이트 절연막이 형성된다. 드레인 전극인 제1 전극(76)은 제1 절연막(74)을 사이에 두고 게이트 전극(72)과 부분적으로 중첩되게 형성되고, 제2 불순물 반도체막(77)이 제1 전극(76)의 표면과 중첩되게 형성된다. 제1 전극(76)과 제2 불순물 반도체막(77)이 형성된 제1 절연막(74) 위에는 제2 절연막(78)이 1000Å 이하의 두께로 형성된다. 제2 절연막(78) 위에는 반도체막(80)이 게이트 전극(72) 및 제1 전극(76)과 부분적으로 중첩되게 형성된다. 반도체막(80) 위에는 소스 전극인 제2 전극(84)이 반도체막(80) 및 게이트 전극(72)과 중첩되게 형성되고, 반도체막(80)과 제2 전극(84) 사이에는 오믹 컨택을 위한 제1 불순물 반도체막(82)이 더 형성된다.
제1 전극(76)을 덮는 제2 불순물 반도체막(77)은 게이트 전극(72)에 전압이 인가되면 반도체막(80)의 전도대와 근접한 전도대를 형성하여 제2 불순물 반도체막(77)으로부터의 전자가 제2 절연막(78)을 용이하게 터널링하여 반도체막(80)으로 공급되게 한다. 이에 따라 제2 전극(84)으로부터 제1 전극(76)으로도 전류가 잘 흐르게 된다. 이 결과 제2 불순물 반도체막(77)에 의해 제1 전극(76)으로부터 제2 전극(84) 쪽으로, 제2 전극(84)으로부터 제1 전극(76) 쪽으로, 즉 양방향으로 전류가 잘 흐르게 된다.
한편, 제2 불순물 반도체막(77)은 도 3a 내지 도 3c에 도시된 박막 트랜지스터 뿐만 아니라, 도 5 내지 도 7에 도시된 박막 트랜지스터에도 동일하게 적용되어 양방향으로 전류가 잘 흐르게 할 수 있다.
도 10a 내지 도 10e는 도 9에 도시된 박막 트랜지스터의 제조 방법을 단계적으로 설명하기 위한 단면도들이다. 여기서 도 4a 내지 도 4d에 도시된 제조 방법과 중복된 부분은 간단히 설명하기로 한다.
도 10a를 참조하면, 절연 기판(70) 위에 제1 마스크 공정으로 게이트 전극(72)이 형성된다.
도 10b를 참조하면, 게이트 전극(72)이 형성된 절연 기판(70) 위에 제1 절연막(74)이 형성되고 제1 절연막(74) 위에 제2 마스크 공정으로 제1 전극(76)이 형성 된다.
도 10c를 참조하면, 제1 전극(76)의 표면에 제3 마스크 공정으로 제2 불순물 반도체막(77)이 형성된다. 제2 불순물 반도체막(77)은 제1 전극(76)이 형성된 제1 절연막(74) 위에 PECVD 등의 증착 방법으로 형성한 다음 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 제1 전극(76)의 표면에만 잔존하는 구조를 갖는다. 제2 불순물 반도체막(77)으로는 전술한 비정질 실리콘(a-Si), 비정질 게르마늄(a-Ge), 비정질 실리콘-게르마늄(a-SiGe), 폴리실리콘(Poly-Si), 폴리게르마늄(Poly-Ge) 등과 같은 진성 반도체막에 불순물이 다량 함유되어 이용된다.
도 10d를 참조하면, 제1 전극(76) 및 제2 불순물 반도체막(77)이 형성된 제1 절연막(74) 위에 제2 절연막(78)이 형성되고 제2 절연막(78) 위에 제4 마스크 공정으로 반도체막(80) 및 제1 불순물 반도체막(82)이 형성된다.
도 10e를 참조하면, 반도체막(80) 및 제1 불순물 반도체막(82)이 적층된 제2 절연막(78) 위에 제5 마스크 공정으로 제2 전극(84)이 형성된다. 그리고 제2 전극(84)을 마스크로 이용하거나 제2 전극(84) 위에 잔존하는 포토레지스트를 마스크로 이용하여 제2 전극(84) 밖으로 노출된 제1 불순물 반도체막(82)이 제거되고 반도체막(80)이 노출된 구조를 갖는다. 한편 노출된 불순물 반도체막(82)을 제거하기 위하여 제2 전극(84)을 형성하는 마스크 공정에서 제5 마스크로 회절 노광 마스크 또는 하프톤(Half-tone) 마스크를 이용하기도 한다.
이와 달리, 제2 전극(84)과 제1 불순물 반도체막(82) 및 반도체막(80)과 제2 절연막(78)은 하나의 마스크 공정으로 형성되기도 한다. 이 경우 제2 전극(84)과 제1 불순물 반도체막(82)은 반도체막(80)과 동일한 형상, 즉 연속되는 에지를 갖는다.
도 11은 본 발명에 따른 박막 트랜지스터를 이용한 유기 전계발광 표시장치의 한 서브화소의 단면도를 도시한 것으로, 대표적으로 도 1에 도시된 박막 트랜지스터가 구동용 박막 트랜지스터로 적용된 단면 구조를 도시한 것이다.
도 11에 도시된 유기 전계발광 표시장치의 서브화소는 구동용 박막 트랜지스터(TFT)와, 구동용 박막 트랜지스터(TFT)의 제1 전극(16)과 접속된 화소 전극(104), 뱅크 절연막(108)의 관통부에 형성된 유기 발광층(106), 유기 발광층(106) 위에 형성된 공통 전극(54)이 형성된다. 그리고 서브화소는 구동용 박막 트랜지스터(TFT)의 게이트 전극(12)과 접속되고 게이트 라인 및 데이터 라인과 접속된 스위칭용 박막 트랜지스터(미도시)와, 구동용 박막 트랜지스터의 게이트 전극과 전원 라인 사이에 접속된 스토리지 커패시터(미도시)를 추가로 구비한다.
구동용 박막 트랜지스터(TFT)는 도 1에서 전술한 바와 같이 게이트 전극(12)과 제1 절연막(14)을 사이에 두고 중첩된 반도체막(20), 제1 절연막(14)을 사이에 두고 게이트 전극(12)과 중첩되고 제2 절연막(18)을 사이에 두고 반도체막(20)과 중첩된 제1 전극(16), 불순물 반도체막(22)을 사이에 두고 반도체막(20)과 중첩된 제2 전극(24)을 구비한다.
제2 절연막(18) 위에는 제2 전극(24)을 덮는 유기 절연막인 제3 절연막(100)이 스핀 코팅이나 스핀리스 코팅 공정으로 형성되고 포토리소그래피 공정 및 식각 공정으로 제3 절연막(100)을 관통하여 제1 전극(16)의 일부를 노출시키는 컨택홀(102)이 형성된다. 여기서 제3 절연막(100)이 감광성 유기물인 경우 컨택홀(102)은 포토리소그래피 공정만으로 형성되기도 한다.
화소 전극(104)은 제3 절연막(100) 위에 형성되고 제3 절연막(100)을 관통하는 컨택홀(102)을 통해 제1 전극(16)과 접속된다. 화소 전극(104)은 투명 도전 물질이 스퍼터링 등과 같은 증착 방법으로 증착된 다음 포토리소그래피 공정과 식각 공정으로 패터닝되어 형성된다. 투명 도전 물질로는 ITO, TO, IZO, ITZO 등이 이용된다.
뱅크 절연막(108)은 화소 전극(104)이 형성된 제3 절연막(100) 위에 스핀 코팅이나 스핀리스 코팅 공정으로 형성되고 포토리소그래피 공정 및 식각 공정으로 뱅크 절연막(108)을 관통하여 화소 전극(104)을 노출시키는 관통부가 형성된다. 뱅크 절연막(108)이 감광성 유기물로 형성된 경우 관통부는 포토리소그래피 공정만으로 형성되기도 한다.
유기 발광층(106)은 마스크를 이용한 증착 공정으로 뱅크 절연막(108)에 마련된 관통부에 형성된다. 이때 해당 마스크를 이용한 증착 공정으로 반복으로 적색, 녹색, 청색 유기 발광층(106)이 순차적으로 해당 발광층 형성 영역에 형성된다.
공통 전극(110)은 유기 발광층(106) 및 뱅크 절연막(108) 위에 스퍼터링 등의 증착 방법으로 형성된다. 공통 전극(110)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 구리(Cu) 등의 금속과 이들의 합금이 단일층 또는 복층 구조로 이용된다. 공통 전극(110)은 그라운드 라인으로부터의 그라운드 전압 또는 전원 라인으로부터의 전원 전압을 모든 서브 화소에 공통으로 공급한다.
이와 같이 본 발명에 따른 박막 트랜지스터가 구동용 박막 트랜지스터로 적용된 유기 전계발광 표시장치는 반도체막 및 제2 절연막의 두께 조절로 최대 전류의 크기 조절로 구동용 박막 트랜지스터의 소형화가 가능함으로써 화소 구동부가 차지하는 평면적을 줄임으로써 개구율을 증가시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 및 그 제조 방법은 반도체막을 채널로 이용하는 제1 및 제2 전극 중 어느 한 전극과 반도체막 사이에 얇은 절연막을 삽입함으로써 전자 터널링 효과를 이용하여 전류를 조절함으로써 전류 공급 소자로 적합하다.
또한 본 발명에 따른 박막 트랜지스터 및 그 제조 방법은 반도체막 및 절연막의 두께 조절로 최대 전류의 크기를 조절할 수 있으므로 소형화가 가능하다.
나아가 본 발명에 따른 박막 트랜지스터를 이용한 유기 전계발광 표시장치는 구동용 박막 트랜지스터의 소형화로 화소 구동부가 차지하는 면적을 감소시킴으로써 개구율을 증가시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (33)

  1. 게이트 전극과;
    상기 게이트 전극과 제1 절연막을 사이에 두고 중첩된 반도체막과;
    서로 다른 층에 형성되고 상기 반도체막을 채널로 이용하는 제1 및 제2 전극과;
    상기 반도체막과 상기 제1 전극 사이에 전자 터널링을 위하여 형성된 제2 절연막과;
    상기 제2 전극과 상기 반도체막 사이에 형성된 제1 불순물 반도체막을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 제1 전극은 상기 반도체막의 하부층에, 상기 제2 전극은 상기 반도체막의 상부층에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  10. 제 9 항에 있어서,
    상기 제1 전극은 상기 제1 및 제2 절연막 사이에 위치하여 상기 게이트 전극 및 상기 반도체막 각각의 일부와 중첩되고,
    상기 제2 전극은 상기 제1 및 제2 절연막과 상기 반도체막 및 불순물 반도체막을 사이에 두고 상기 게이트 전극의 일부와 중첩된 것을 특징으로 하는 박막 트랜지스터.
  11. 제 10 항에 있어서,
    상기 제2 절연막은 상기 제1 전극과 상기 반도체막 사이에 위치하는 것을 특징으로 하는 박막 트랜지스터.
  12. 삭제
  13. 게이트 전극과;
    상기 게이트 전극과 제1 절연막을 사이에 두고 중첩된 반도체막과;
    상기 제1 절연막과 상기 반도체막 사이에 형성된 제1 전극과;
    상기 제1 전극과 상기 반도체막 사이에 전자 터널링을 위하여 형성된 제2 절연막과;
    상기 반도체막 위에 형성되어 상기 제1 전극과 함께 상기 반도체막을 채널로 이용하는 제2 전극과;
    상기 반도체막과 상기 제2 전극 사이에 형성된 제1 불순물 반도체막을 구비하는 것을 특징으로 하는 박막 트랜지스터.
  14. 제 13 항에 있어서,
    상기 제1 전극은 상기 제2 전극을 둘러싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터.
  15. 제 1 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 전극은 서로 중첩되지 않는 것을 특징으로 하는 박막 트랜지스터.
  16. 제 1 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 전극은 서로 일부 중첩된 것을 특징으로 하는 박막 트랜지스터.
  17. 제 1 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제2 전극은 상기 반도체막과 일부 중첩된 것을 특징으로 하는 박막 트랜지스터.
  18. 제 17 항에 있어서,
    상기 제1 전극과 상기 제2 절연막 사이에 형성된 제2 불순물 반도체막을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터.
  19. 제 1 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제2 전극은 상기 반도체막과 완전 중첩된 것을 특징으로 하는 박막 트랜지스터.
  20. 제 19 항에 있어서,
    상기 제2 전극과 상기 제1 불순물 반도체막의 적어도 일측 에지는 상기 반도체막의 적어도 일측 에지와 연속되게 정렬된 것을 특징으로 하는 박막 트랜지스터.
  21. 제 20 항에 있어서,
    상기 제1 전극과 상기 제2 절연막 사이에 형성된 제2 불순물 반도체막을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터.
  22. 제 1 항 및 제 14 항 중 어느 한 항에 있어서,
    상기 제2 절연막은 1000Å 이하의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터.
  23. 절연 기판 위에 게이트 전극을 형성하는 단계와;
    상기 절연 기판 위에 상기 게이트 전극을 덮는 제1 절연막을 형성하는 단계와;
    상기 제1 절연막 위에 상기 게이트 전극과 중첩된 제1 전극을 형성하는 단계와;
    상기 제1 절연막 위에 상기 제1 전극을 덮는 제2 절연막을 형성하는 단계와;
    상기 제2 절연막 위에 상기 게이트 전극 및 상기 제1 전극과 중첩된 반도체막을 형성하는 단계와;
    상기 반도체막 위에 불순물 반도체막을 형성하는 단계와;
    상기 불순물 반도체막을 사이에 두고 상기 반도체막과 중첩된 제2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  24. 제 23 항에 있어서,
    상기 제1 및 제2 전극은 서로 중첩되지 않게 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  25. 제 23 항에 있어서,
    상기 제1 및 제2 전극은 서로 일부 중첩되게 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  26. 제 24 항 및 제 25 항 중 어느 한 항에 있어서,
    상기 제2 전극은 상기 반도체막과 일부 중첩되게 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  27. 제 26 항에 있어서,
    상기 제1 전극과 상기 제2 절연막 사이에 제2 불순물 반도체막을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  28. 제 24 항 및 제 25 항 중 어느 한 항에 있어서,
    상기 제2 전극은 상기 반도체막과 완전 중첩되게 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  29. 제 28 항에 있어서,
    상기 반도체막 및 상기 제1 불순물 반도체막과 상기 제2 전극은 회절 노광 마스크 또는 하프톤 마스크를 이용한 하나의 마스크 공정으로 형성된 것을 특징으 로 하는 박막 트랜지스터의 제조 방법.
  30. 제 23 항에 있어서,
    상기 제2 절연막은 1000Å 이하의 두께로 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  31. 제 24 항 및 제 25 항 중 어느 한 항에 있어서,
    상기 제1 전극은 상기 제2 전극을 둘러싸는 형태로 형성된 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  32. 유기 발광층과;
    상기 유기 발광층과 중첩된 화소 전극과;
    상기 유기 발광층을 사이에 두고 상기 화소 전극과 중첩된 공통 전극과;
    상기 화소 전극과 접속된 화소 구동부를 구비하고;
    상기 화소 구동부에 포함된 적어도 하나의 박막 트랜지스터는
    게이트 전극과;
    상기 게이트 전극과 제1 절연막을 사이에 두고 중첩된 반도체막과;
    서로 다른 층에 형성되고 상기 반도체막을 채널로 이용하는 제1 및 제2 전극과;
    상기 반도체막과 상기 제1 전극 사이에 전자 터널링을 위하여 형성된 제2 절연막과;
    상기 제2 전극과 상기 반도체막 사이에 형성된 제1 불순물 반도체막을 구비하며;
    상기 제1 및 제2 전극 중 어느 한 전극이 상기 화소 전극과 접속된 것을 특징으로 하는 유기 전계발광 표시장치.
  33. 제 32 항에 있어서,
    상기 화소 전극과 상기 제1 및 제2 전극 중에서 상기 화소 전극과 접속된 전극은 투명 도전층으로 형성된 것을 특징으로 하는 유기 전계발광 표시장치.
KR1020060052585A 2006-06-12 2006-06-12 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치 KR101232159B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060052585A KR101232159B1 (ko) 2006-06-12 2006-06-12 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치
CNB2006101507485A CN100565928C (zh) 2006-06-12 2006-10-24 隧道效应薄膜晶体管及其制造方法和使用其的显示器件
TW095139375A TWI321852B (en) 2006-06-12 2006-10-25 Tunneling-effect thin film transistor, method of manufacturing the same, and organic light-emitting diode display using the same
US11/588,011 US7488978B2 (en) 2006-06-12 2006-10-26 Tunneling-effect thin film transistor, method of manufacturing the same, and organic light-emitting diode display

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060052585A KR101232159B1 (ko) 2006-06-12 2006-06-12 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치

Publications (2)

Publication Number Publication Date
KR20070118440A KR20070118440A (ko) 2007-12-17
KR101232159B1 true KR101232159B1 (ko) 2013-02-12

Family

ID=38822464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060052585A KR101232159B1 (ko) 2006-06-12 2006-06-12 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치

Country Status (4)

Country Link
US (1) US7488978B2 (ko)
KR (1) KR101232159B1 (ko)
CN (1) CN100565928C (ko)
TW (1) TWI321852B (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8502259B2 (en) * 2008-01-11 2013-08-06 Industrial Technology Research Institute Light emitting device
DE102008031819A1 (de) * 2008-07-05 2010-01-14 Forschungszentrum Jülich GmbH Drei- oder Mehrtorbauelement auf Basis des Tunneleffekts
US20120168801A1 (en) * 2009-07-10 2012-07-05 Industrial Technology Research Institute Light emitting device and package structure thereof
EP2486595B1 (en) 2009-10-09 2019-10-23 Semiconductor Energy Laboratory Co. Ltd. Semiconductor device
CN102779783B (zh) 2012-06-04 2014-09-17 北京京东方光电科技有限公司 一种像素结构及其制造方法、显示装置
TWI463700B (zh) * 2012-12-27 2014-12-01 Genesis Photonics Inc 發光元件的電極墊結構
KR102196949B1 (ko) * 2013-03-29 2020-12-30 엘지디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 박막 트랜지스터를 포함하는 표시 장치
TWI513004B (zh) * 2013-07-04 2015-12-11 Ye Xin Technology Consulting Co Ltd 薄膜電晶體及其製造方法
CN104282767B (zh) * 2013-07-05 2017-12-12 鸿富锦精密工业（深圳）有限公司 薄膜晶体管及其制造方法
TWI653755B (zh) 2013-09-12 2019-03-11 日商新力股份有限公司 顯示裝置、其製造方法及電子機器
CN103996683B (zh) * 2014-05-29 2015-02-18 京东方科技集团股份有限公司 阵列基板及其制作方法和显示装置
TW201547029A (zh) * 2014-06-13 2015-12-16 Chunghwa Picture Tubes Ltd 薄膜電晶體
KR102409603B1 (ko) * 2015-08-28 2022-06-20 엘지디스플레이 주식회사 표시패널 및 이를 구비하는 표시장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054631A (ko) * 1996-12-27 1998-09-25 김광호 박막 트랜지스터 액정 표시 장치의 제조 방법
JP2001166332A (ja) 1999-12-06 2001-06-22 Hitachi Ltd 液晶表示装置
KR20020001879A (ko) * 1999-05-14 2002-01-09 가나이 쓰토무 반도체 장치, 화상 표시 장치 및 그 제조 방법과 제조 장치
JP2006024610A (ja) 2004-07-06 2006-01-26 Sony Corp 薄膜トランジスタおよび表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5470768A (en) * 1992-08-07 1995-11-28 Fujitsu Limited Method for fabricating a thin-film transistor
US5728592A (en) * 1992-10-09 1998-03-17 Fujitsu Ltd. Method for fabricating a thin film transistor matrix device
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
GB9325984D0 (en) * 1993-12-20 1994-02-23 Philips Electronics Uk Ltd Manufacture of electronic devices comprising thin-film transistors
US5539219A (en) * 1995-05-19 1996-07-23 Ois Optical Imaging Systems, Inc. Thin film transistor with reduced channel length for liquid crystal displays
KR100869740B1 (ko) * 2002-08-17 2008-11-21 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054631A (ko) * 1996-12-27 1998-09-25 김광호 박막 트랜지스터 액정 표시 장치의 제조 방법
KR20020001879A (ko) * 1999-05-14 2002-01-09 가나이 쓰토무 반도체 장치, 화상 표시 장치 및 그 제조 방법과 제조 장치
JP2001166332A (ja) 1999-12-06 2001-06-22 Hitachi Ltd 液晶表示装置
JP2006024610A (ja) 2004-07-06 2006-01-26 Sony Corp 薄膜トランジスタおよび表示装置

Also Published As

Publication number Publication date
US20070287236A1 (en) 2007-12-13
CN101090136A (zh) 2007-12-19
US7488978B2 (en) 2009-02-10
KR20070118440A (ko) 2007-12-17
TW200802883A (en) 2008-01-01
TWI321852B (en) 2010-03-11
CN100565928C (zh) 2009-12-02

Similar Documents

Publication Publication Date Title
KR101232159B1 (ko) 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치
US10672339B2 (en) Organic light-emitting display device
KR101593443B1 (ko) 어레이 기판의 제조방법
US7227184B2 (en) Active matrix organic electro luminescence display device and manufacturing method for the same
KR101579135B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
US10651258B2 (en) Organic light emitting display device with improved aperture ratio
KR101438039B1 (ko) 산화물 박막 트랜지스터, 그 제조방법, 이를 구비한 표시장치 및 그 제조방법
KR101325053B1 (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US7176070B2 (en) Active matrix organic light emitting display and method of forming the same
US9087751B2 (en) Array substrate for display device and method of fabricating the same
KR101019048B1 (ko) 어레이 기판 및 이의 제조방법
US11056509B2 (en) Display device having a plurality of thin-film transistors with different semiconductors
JP2001100654A (ja) Ｅｌ表示装置
KR101071712B1 (ko) 유기전계발광 소자 및 그의 제조 방법
US7612377B2 (en) Thin film transistor array panel with enhanced storage capacitors
US20090091254A1 (en) Organic electroluminescence device and method for manufacturing the same
KR101085451B1 (ko) 표시장치용 박막트랜지스터 기판과 그 제조방법
US8110829B2 (en) Array substrate of liquid crystal display and method for fabricating the same
JP2001100655A (ja) Ｅｌ表示装置
KR101246790B1 (ko) 어레이 기판 및 이의 제조방법
KR101255303B1 (ko) 폴리실리콘 박막 트랜지스터 및 그 제조 방법과 그를이용한 표시장치와 그 제조 방법
KR101760946B1 (ko) 박막트랜지스터 어레이기판 제조방법
KR101977667B1 (ko) 유기발광다이오드 표시장치 및 그 제조방법
KR20150002280A (ko) 산화물 반도체를 이용한 표시장치용 어레이기판 및 그 제조방법
KR20120063784A (ko) 박막 트랜지스터 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160128

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170116

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190114

Year of fee payment: 7