KR20030082651A - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 82
- 239000010409 thin film Substances 0.000 title claims abstract description 81
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 claims abstract description 68
- 229910052751 metal Inorganic materials 0.000 claims abstract description 65
- 239000002184 metal Substances 0.000 claims abstract description 65
- 239000010408 film Substances 0.000 claims abstract description 37
- 238000002161 passivation Methods 0.000 claims description 48
- 238000000151 deposition Methods 0.000 claims description 24
- 230000000149 penetrating effect Effects 0.000 claims description 16
- 230000001681 protective effect Effects 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 239000007769 metal material Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 194
- 239000004973 liquid crystal related substance Substances 0.000 description 19
- 229910021417 amorphous silicon Inorganic materials 0.000 description 16
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 238000000206 photolithography Methods 0.000 description 13
- 238000001312 dry etching Methods 0.000 description 12
- 238000005530 etching Methods 0.000 description 12
- 239000011651 chromium Substances 0.000 description 10
- 239000007772 electrode material Substances 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 9
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 8
- 229910052750 molybdenum Inorganic materials 0.000 description 8
- 239000011733 molybdenum Substances 0.000 description 8
- 238000004544 sputter deposition Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 7
- 229910001182 Mo alloy Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 6
- 229910001887 tin oxide Inorganic materials 0.000 description 6
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 5
- 229910052804 chromium Inorganic materials 0.000 description 5
- 210000002858 crystal cell Anatomy 0.000 description 5
- 210000004027 cell Anatomy 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 acryl Chemical group 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
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-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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Abstract
본 발명은 데이터 패드부의 사이드 컨택저항과 데이터 링크부의 링크저항을 감소시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명의 박막 트랜지스터 어레이 기판은 셀 단위의 화소전극과; 화소전극과 접속되는 박막 트랜지스터와; 박막 트랜지스터와 접속되는 게이트 라인 및 데이터 라인과; 게이트 드라이버와 접촉되는 게이트 패드부와; 데이터 드라이버와 접촉되는 데이터 패드부와; 게이트 패드부와 게이트 라인 사이에 접속되는 게이트 링크와; 데이터 패드부와 데이터 라인 사이에 접속되는 데이터 링크부를 구비하고; 데이터 패드부는 데이터 드라이버에 직렬로 접속되는 데이터 패드 보호전극 및 데이터 패드를 포함하고; 데이터 링크부는 데이터 패드로부터 신장된 제1 데이터 링크와, 데이터 패드 보호전극으로부터 제1 데이터 링크를 따라 신장된 제2 데이터 링크를 포함하며; 제1 데이터 링크는 데이터 라인과 서로 다른 금속층으로 형성되어 제2 데이터 링크로부터 신장된 컨택 전극을 통해 상기 데이터 라인과 접속된 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 어레이 기판과 그 제조방법에 관한 것으로, 특히 데이터 패드부의 사이드 컨택저항과 데이터 링크부의 링크저항을 감소시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트 라인들과 데이터 라인들이 교차하게 배열되고 그 게이트 라인들과 데이터 라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 액정셀들 각각에는 전계를 인가하기 위한 화소 전극들과 공통 전극이 마련된다. 화소 전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)를 경유하여 데이터 라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 화소전압신호가 1라인분씩의 화소 전극들에게 인가되게끔 하는 게이트 라인들 중 어느 하나에 접속된다. 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 공통 전극을 구동하기 위한 공통전압 발생부를구비한다. 게이트 드라이버는 스캐닝신호, 즉 게이트 신호를 게이트 라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트 라인들 중 어느 하나에 게이트 신호가 공급될 때마다 데이터 라인들 각각에 화소전압 신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압 신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 화소전압 신호에 따라 화소 전극과 공통 전극 사이의 액정 배열 상태가 변화되어 광투과율을 조절함으로써 화상을 표시한다.
실제로, 액정표시장치는 도 1에 도시된 바와 같은 박막트랜지스터 어레이 기판을 구비한다. 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 A-A'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(34) 위에 게이트 절연막(36)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(16)을 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 라인(4), 소스 전극(10) 및 드레인전극(12)과 오믹접촉을 위한 오믹접촉층(38)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(16)에 충전되어 유지되게 한다.
화소 전극(16)은 보호막(40)을 관통하는 제1 컨택홀(18)을 통해 박막 트랜지스터(6)의 드레인 전극(18)과 접속된다. 화소 전극(16)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(16)을 경유하여 입사되는 광을 상부기판 쪽으로 투과시키게 된다.
게이트 라인(2)은 게이트 패드부(20)를 통해 게이트 드라이버(도시하지 않음)와 접속되고, 데이터 라인(4)은 데이터 패드부(28)를 통해 데이터 드라이버(도시하지 않음)와 접속된다.
게이트 패드부(20)는 게이트 라인(2)으로부터 연장되는 게이트 패드(24)와, 게이트 절연막(36) 및 보호막(40)을 관통하는 다수의 제2 컨택홀들(26)을 통해 게이트 패드(24)에 접속된 게이트 패드 보호전극(25)으로 구성된다.
데이터 패드부(28)는 데이터 라인(4)으로부터 데이터 링크(5)를 경유하여 연장되는 데이터 패드(30)와, 보호막(40)을 관통하는 다수의 제3 컨택홀들(32)을 통해 데이터 패드(30)와 접속된 데이터 패드 보호전극(31)으로 구성된다..
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 5마스크 공정을 이용하여 상세히 하면 도 2a 내지 도 2e에 도시된 바와 같다.
도 2a를 참조하면, 하부기판(34) 상에 게이트 패턴들이 형성된다.
하부기판(34) 상에 스퍼터링(Sputtering) 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피(Photorithography) 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트 라인(2)과 게이트 전극(8), 게이트 패드(24)를 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 2b를 참조하면, 게이트 패턴들이 형성된 하부기판(34) 상에 게이트 절연막(36), 활성층(14), 그리고 오믹접촉층(38)이 형성된다.
게이트 패턴들이 형성된 하부기판(34) 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착방법을 통해 게이트 절연막(36), 비정질 실리콘층, 그리고 n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시 식각됨으로써 오믹접촉층(38)과 활성층(14)이 형성된다. 게이트 절연막(36)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 2c를 참조하면, 활성층(14) 및 오믹접촉층(38)이 형성된 게이트 절연막(36) 상에 소스/드레인 패턴들이 형성된다.
활성층(14) 및 오믹접촉층(38)이 형성된 게이트 절연막(36) 상에 소스/드레인 금속층이 스퍼터링 등의 증착방법으로 형성된다. 이어서, 제3 마스크를 이용한포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터라인(4), 소스 전극(10), 드레인 전극(12), 데이터 패드(30)를 포함하는 소스/드레인 패턴들이 형성된다. 그리고, 소스 전극(10) 및 드레인 전극(12) 사이의 오믹접촉층(38)을 건식식각 공정으로 제거한다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 크롬(Cr) 등이 이용된다.
도 2d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(36) 상에 다수의 콘택홀들(18, 26, 32)을 포함하는 보호막(40)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(36) 상에 PECVD 등의 증착방법으로 보호막(40)이 전면 형성된다. 보호막(40)은 제4 마스크를 이용한 포토리쏘그래피 공정과 건식식각 공정으로 패터닝됨으로써 제1 내지 제3 컨택홀들(18, 26, 32)이 형성된다. 여기서 게이트 패드(24) 위에 형성되는 제2 컨택홀(26)이 보호막(40) 및 게이트 절연막(36)을 관통하여 형성된다. 이에 따라, 소스/드레인 금속으로 건식식각이 용이한 몰리브덴을 이용하는 경우 제1 컨택홀(18)은 보호막(40) 및 드레인 전극(12)을 관통하여 형성되고, 제3 컨택홀들(32)은 보호막(40) 및 데이터 패드(30)를 관통하여 형성된다. 보호막(40)의 재료로는 게이트 절연막(36)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 2e를 참조하면, 보호막(40) 상에 투명전극 패턴들이 형성된다.
보호막(40) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(16), 게이트 패드 보호전극(25), 그리고 데이터 패드 보호전극(31)과 같은 투명전극 패턴들이 형성된다. 화소전극(16)은 제1 컨택홀(18)을 통해 드레인 전극(12)과 사이드 컨택하게 된다. 게이트 패드 보호전극(25)은 제2 컨택홀들(26)을 통해 게이트 패드(24)와 면 컨택하게 되고, 데이터 패드 보호전극(31)은 제3 컨택홀들(32)을 통해 데이터 패드(30)와 사이드 컨택하게 된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 종래의 박막 트랜지스터 기판의 제조방법에서는 소스/드레인 금속으로 건식식각이 용이한 몰리브덴을 채용하는 경우 보호막(40)의 패터닝 공정에서 드레인 전극(12)과 데이터 패드(30)를 관통하여 컨택홀들(18, 32)이 형성된다. 이에 따라, 상기 컨택홀들(18, 32)에 걸쳐 형성되는 화소 전극(16)과 데이터 패드 보호전극(31) 각각은 드레인 전극(12) 및 데이터 패드(30) 각각과 사이드 컨택을 하게 된다. 이 결과, 사이드 컨택 면적이 협소하여 드레인 전극(12)과 화소 전극(16)의 컨택부와 데이터 패드부(28)에서 컨택저항이 증가하게 됨으로써 신호 품질이 나빠지게 된다.
그리고 박막 트랜지스터 어레이 기판에서 데이터 패드(30)는 데이터 링크(5)를 경유하여 데이터 라인(4)과 접속된다. 데이터 링크(5)는 상대적으로 좁은 간격으로 배치되는 데이터 패드(30)와 상대적으로 넓은 간격을 가지는 데이터 라인(4)을 접속시키기 위하여 그의 위치에 따라 서로 다른 길이를 가지게 된다. 이로 인하여, 데이터 링크(4)의 길이가 짧은 부분과 긴 부분 간의 링크저항 차가 발생하게되어 화소전압 신호가 왜곡되는 문제가 발생하게 된다.
한편, 박막 트랜지스터 어레이 제조방법에서는 4마스크 공정을 채용하여 제조공정 수를 줄이고 있다. 특히, 회절 노광 마스크를 이용함으로써 비정질 실리콘층과 n+ 비정질 실리콘층을 포함하는 반도체층과 소스/드레인 금속층을 하나의 마스크로 패터닝하는 4마스크 공정이 대표적이다.
상세히 하면, 반도체층과 소스/드레인 금속층을 적층한 다음 박막 트랜지스터의 채널부에만 회절노광부가 형성된 마스크를 이용한 포토리쏘그래피 공정으로 소스/드레인 패턴부와 채널부에서 서로 다른 높이를 갖는 포토레지스트 패턴을 형성하게 된다. 여기서, 회절 노광 기법으로 형성된 채널부의 포토레지스트 패턴은 소스/드레인 패턴부 보다 낮은 높이를 갖게 된다. 이어서 포토레지스트 패턴을 이용한 습식식각 공정으로 소스/드레인 금속층을 패터닝하고, 그 포토레지스트 패턴을 이용한 건식식각 공정으로 반도체층을 패터닝하게 된다. 그 다음, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴을 애싱(Ashing) 공정으로 제거한 후, 건식식각 공정으로 채널부의 소스/드레인 금속층 및 n+ 비정질 실리콘층을 식각해내게 된다. 그리고, 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴은 스트립(Strip) 공정으로 제거하게 된다.
이러한 4마스크 공정에서는 채널부의 포토레지스트 패턴을 애싱 공정으로 제거하는 경우 데이터 패드부의 포토레지스트 패턴이 함께 제거되는 사고가 발생하기도 한다. 이에 따라, 채널부의 소스/드레인 금속층 및 n+ 비정질 실리콘층을 건식식각 공정으로 제거하는 경우 사고성으로 포토레지스트 패턴이 제거된 데이터 패드가 침식됨으로써 데이터 패드부가 오픈되는 불량이 발생하게 된다.
따라서, 본 발명의 목적은 데이터 패드를 소스/드레인 패턴들과는 다른 금속층으로 형성함으로써 컨택저항을 감소시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
본 발명은 다른 목적은 데이터 링크를 병렬 접속된 이중 금속층으로 형성함으로써 링크저항을 감소시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 데이터 패드를 소스/드레인 패턴들과 다른 금속층으로 형성함으로써 데이터 패드부의 오픈불량을 방지할 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
도 1은 통상적인 액정표시장치에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2은 도 1에 도시된 박막 트랜지스터 어레이 기판을 A-A'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3e는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 B-B'선을 따라 절단하여 도시한 단면도.
도 6a 내지 도 6d는 도 4에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 평면도들.
도 7a 내지 도 7d는 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
도 8은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 9는 도 8에 도시된 박막 트랜지스터 어레이 기판을 C-C'선을 따라 절단하여 도시한 단면도.
도 10a 내지 도 10e는 도 8에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 평면도들.
도 11a 내지 도 11e는 도 9에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 52, 102 : 게이트 라인 4, 54, 104 : 데이터 라인
6, 56, 106 : 박막 트랜지스터 8, 58, 108 : 게이트 전극
10, 60, 110 : 소스 전극 12, 62, 112 : 드레인 전극
14, 64, 114 : 활성층 16, 66, 116 : 화소 전극
18, 68, 118 : 제1 컨택홀 20, 70, 120 : 게이트 패드부
24, 72, 122 : 게이트 패드 25, 78, 128 : 게이트 패드 보호전극
26, 76, 126 : 제2 컨택홀 28, 80, 130 : 데이터 패드부
30, 82, 132 : 데이터 패드 31, 86, 136 : 데이터 패드 보호전극
32, 90, 140 : 제3 컨택홀 34, 92, 142 : 하부기판
36, 94, 144 : 게이트 절연막 38, 96, 146 : 오믹접촉층
40, 98, 148 : 보호막 57, 107 : 제4 컨택홀
84, 134 : 제1 데이터 링크 87, 137 : 제5 컨택홀
88, 138 : 제2 데이터 링크 89, 139 : 컨택 전극
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 셀 단위의 화소전극과; 화소전극과 접속되는 박막 트랜지스터와; 박막 트랜지스터와 접속되는 게이트 라인 및 데이터 라인과; 게이트 드라이버와 접촉되는 게이트 패드부와; 데이터 드라이버와 접촉되는 데이터 패드부와; 게이트 패드부와 게이트 라인 사이에 접속되는 게이트 링크와; 데이터 패드부와 데이터 라인 사이에 접속되는 데이터 링크부를 구비하고; 데이터 패드부는 데이터 드라이버에 직렬로 접속되는 데이터 패드 보호전극 및 데이터 패드를 포함하고; 데이터 링크부는 데이터 패드로부터 신장된 제1 데이터 링크와, 데이터 패드 보호전극으로부터 제1 데이터 링크를 따라 신장된 제2 데이터 링크를 포함하며; 제1 데이터 링크는 데이터 라인과 서로 다른 금속층으로 형성되어 제2 데이터 링크로부터 신장된 컨택 전극을 통해 상기 데이터 라인과 접속된 것을 특징으로 한다.
여기서, 데이터 패드와 제1 데이터 링크는 게이트 라인과 동일한 게이트 금속층으로 형성되고, 데이터 라인은 게이트 금속층과 게이트 절연막을 사이에 둔 소스/드레인 금속층으로 형성된 것을 특징으로 한다.
그리고, 데이터 패드 보호전극으로부터 제2 데이터 링크를 경유하여 신장된 컨택전극은 화소전극과 동일한 투명도전물질로 형성된 것을 특징으로 한다.
특히, 데이터 패드 보호전극은 데이터 패드 위에 형성된 게이트 절연막과 보호막을 관통하는 컨택홀을 경유하여 상기 데이터 패드와 면 컨택하는 것을 특징으로 한다.
그리고, 컨택전극은 데이터 라인과 그 위의 보호막을 관통하는 컨택홀을 경유하여 데이터 라인과 접속되고, 제1 데이터 링크 위의 게이트 절연막 및 보호막을 관통하는 컨택홀을 경유하여 제1 데이터 링크와 접속되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 제조 방법은 기판 위에 게이트 절연막을 사이에 두고 교차하는 게이트 라인 및 데이터 라인과, 그 두 라인의 교차부에 위치하는 박막 트랜지스터와, 게이트라인으로부터 신장되어진 게이트 링크 및 게이트 패드와, 데이터 라인과 다른 층에 형성되는 데이터 패드와, 그 데이터 패드로부터 신장되는 제1 데이터 링크를 형성하는 1 단계와; 기판 전면에 보호막을 형성한 후 다수개의 컨택홀들을 형성하는 2 단계와; 제1 컨택홀을 통해 박막 트랜지스터와 접속되는 화소전극, 제2 컨택홀을 통해 게이트 패드와 접속되는 게이트 패드 보호전극, 제3 컨택홀을 통해 데이터 패드에 접속되는 데이터 패드 보호전극, 그 데이터 패드 보호전극으로부터 제1 데이터 링크를 따라 신장된 제2 데이터 링크, 그리고 그 제2 데이터 링크로부터 신장되어 제4 및 제5 컨택홀을 통해 제1 데이터 링크와 데이터 라인을 접속시키는 컨택전극을 형성하는 3 단계를 포함하는 것을 특징으로 한다.
여기서, 1 단계는, 기판 위에 게이트 금속물질을 증착한 후 패터닝하여 박막트랜지스터의 게이트 전극, 게이트 라인, 게이트 패드, 데이터 패드, 그리고 제1 데이터 링크를 형성하는 단계와; 게이트 절연막을 형성하는 단계와; 반도체물질을 증착한 후 패터닝하여 박막 트랜지스터의 활성층 및 오믹 접촉층을 형성하는 단계와; 소스/드레인 금속물질을 증착한 후 패터닝하여 박막 트랜지스터의 소스 전극 및 드레인 전극, 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
이와 달리, 1 단계는, 기판 위에 게이트 금속물질을 증착한 후 패터닝하여 박막트랜지스터의 게이트 전극, 게이트 라인, 게이트 패드, 데이터 패드, 그리고 제1 데이터 링크를 형성하는 단계와; 게이트 절연막을 형성하는 단계와; 반도체물질과 소스/드레인 금속물질을 증착한 후 패터닝하여 박막 트랜지스터의 활성층 및 오믹 접촉층, 소스 전극 및 드레인 전극, 그리고 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 데이터 패드 보호전극이 데이터 패드 위에 형성된 게이트 절연막과 보호막을 관통하는 컨택홀을 경유하여 상기 데이터 패드와 면 컨택하게 하는 것을 특징으로 한다.
또한, 컨택전극이 데이터 라인과 그 위의 보호막을 관통하는 컨택홀을 경유하여 데이터 라인과 접속되고, 제1 데이터 링크 위의 게이트 절연막 및 보호막을 관통하는 컨택홀을 경유하여 제1 데이터 링크와 접속되게 하는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 11e를 참조하여 상세하게 설명하기로 한다.
도 4 및 도 5는 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판을 도시한 평면도 및 단면도로서, 4마스크 공정이 적용된 구조를 나타낸다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(92) 위에 게이트 절연막(94)을 사이에 두고 교차하게 형성된 게이트 라인(52) 및 데이터 라인(54)과, 그 교차부마다 형성된 박막 트랜지스터(56)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(66)을 구비한다.
박막 트랜지스터(56)는 게이트 라인(52)에 접속된 게이트 전극(58)과, 데이터 라인(54)에 접속된 소스 전극(60)과, 화소 전극(66)에 접속된 드레인 전극(62)과, 게이트 전극(58)과 중첩되고 소스 전극(60)과 드레인 전극(62) 사이에 채널을형성하는 활성층(64)을 구비한다. 활성층(64)은 데이터 라인(54), 소스 전극(60) 및 드레인 전극(62)과 중첩되게 형성되고 소스 전극(60)과 드레인 전극(62) 사이의 채널부를 더 포함한다. 활성층(64) 위에는 데이터 라인(54), 소스 전극(60) 및 드레인 전극(62)과 오믹접촉을 위한 오믹접촉층(96)이 더 형성된다. 이러한 박막 트랜지스터(56)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(54)에 공급되는 화소전압 신호가 화소 전극(66)에 충전되어 유지되게 한다.
화소 전극(66)은 보호막(98)을 관통하는 제1 컨택홀(68)을 통해 박막 트랜지스터(56)의 드레인 전극(62)과 접속된다. 화소 전극(66)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(66)을 경유하여 입사되는 광을 상부기판 쪽으로 투과시키게 된다.
게이트 라인(52)은 게이트 패드부(70)를 통해 게이트 드라이버(도시하지 않음)와 접속되고, 데이터 라인(54)은 데이터 패드부(80)를 통해 데이터 드라이버(도시하지 않음)와 접속된다.
게이트 패드부(70)는 게이트 라인(52)으로부터 게이트링크를 경유하여 연장된 게이트 패드(72)와, 보호막(98)과 게이트 절연막(94)을 다수의 제2 컨택홀들(76)을 통해 게이트 패드(72)와 접속되는 게이트 패드 보호전극(78)으로 구성된다.
데이터 패드부(80)는 컨택 전극(89) 및 데이터 링크부를 경유하여 데이터 라인(54)과 접속된 데이터 패드(82)와, 보호막(98) 및 게이트 절연막(94)을 관통하는 다수의 제3 컨택홀들(90)을 통해 데이터 패드(82)와 접속되는 데이터 패드 보호전극(86)으로 구성된다.
데이터 패드(82)는 제1 데이터 링크(84)와 함께 게이트 금속층으로 형성된다. 제1 데이터 링크(84)는 제4 및 제5 컨택홀들(57, 87)에 걸쳐 형성된 컨택 전극(89)을 경유하여 소스/드레인 금속층으로 형성되는 데이터 라인(54)과 전기적으로 접속된다. 데이터 패드 보호전극(84)은 제1 데이터 링크(84)와 보호막(98)을 사이에 두고 중첩되는 제2 데이터 링크(88) 및 컨택전극(89)과 함께 투명전극층으로 형성된다.
이렇게 데이터 링크부가 게이트 금속층으로 된 제1 데이터 링크(84)와, 투명전극층으로 된 제2 데이터 링크(88)가 병렬로 접속된 구조를 가짐에 따라 종래와 같이 단일 구조의 소스/드레인 금속층으로 형성된 경우 보다 링크저항을 줄일 수 있게 된다.
또한, 데이터 패드(82)가 게이트 금속층으로 형성됨에 따라 데이터 패드(82)는 보호막(98) 및 게이트 절연막(94)을 관통하는 제3 컨택홀들(90)을 통해 데이터패드 보호전극(86)과 면 컨택을 하게 된다. 이에 따라 데이터 패드(82)와 데이터 패드 보호전극(86)과의 컨택 면적이 증가하여 종래와 같이 사이드 컨택하는 경우 보다 컨택저항을 줄일 수 있게 된다.
나아가, 데이터 패드(82)가 게이트 금속층으로 형성됨에 따라 후술할 4마스크 공정을 적용하는 경우에도 반도체층의 건식식각 공정에 의한 데이터 패드(82)의침식을 방지할 수 있게 되므로 데이터 패드부(80)의 오픈불량을 방지할 수 있게 된다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 6a 내지 도 6d에 도시된 어레이 기판의 평면도들과 도 7a 내지 도 7d에 도시된 어레이 기판의 단면도들과 같다.
도 6a 및 도 7a를 참조하면, 하부기판(92) 상에 게이트 패턴들이 형성된다.
하부기판(92) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(52), 게이트전극(58), 게이트 패드(72), 데이터 패드(82), 그리고 제1 데이터 링크(84)를 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 6b 및 도 7b를 참조하면, 게이트 패턴들이 형성된 하부기판(92) 상에 게이트 절연막(94), 활성층(64), 오믹접촉층(96), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(92) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(94), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(54), 소스 전극(60), 그 소스 전극(60)과 일체화된 드레인 전극(62)을 포함하는 소스/드레인 패턴들이 형성된다. 이 경우 데이터 라인(54)은 게이트 금속층으로 형성된 제1 데이터 링크(84)와 부분적으로 중첩되게 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(96)과 활성층(64)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(96)이 식각된다. 이에 따라, 채널부의 활성층(64)이 노출되어 소스 전극(60)과 드레인 전극(62)이 분리된다. 이 경우, 데이터 패드(82)는 게이트 금속층으로 형성되어 게이트 절연막(94)에 의해 보호됨에 따라 상기 오믹접촉층(96)의 건식 식각공정에 의한 데이터 패드(82)의 사고성 침식을 방지할 수 있게 된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(94)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄,탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 6c 및 도 7c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(94) 상에 다수의 콘택홀들(68, 76, 90, 57, 87)을 포함하는 보호막(98)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(94) 상에 PECVD 등의 증착방법으로 보호막(98)이 전면 형성된다. 보호막(98)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제5 컨택홀들(68, 76, 90, 57, 87)이 형성된다. 제1 컨택홀(68)은 보호막(98)과 드레인 전극(62)을 관통하여 형성되고, 제2 컨택홀들(76)은 보호막(98)과 게이트 절연막(94)을 관통하여 게이트 패드(72)가 노출되게 형성된다. 제3 컨택홀들(90)은 보호막(98)과 게이트 절연막(94)을 관통하여 데이터 패드(82)가 노출되게 형성된다. 제4 컨택홀들(57)은 제1 데이터 링크(84)와 데이터 라인(54)과의 접속을 위해 보호막(98) 및 데이터 라인(54)을 관통하여 형성된다. 제5 컨택홀들(87)은 제1 데이터 링크(84)와 데이터 라인(54)과의 접속을 위해 보호막(98) 및 게이트 절연막(94)을 관통하여 제1 데이터 링크(84)가 노출되게 형성된다. 보호막(98)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 6d 및 도 7d를 참조하면, 보호막(98) 상에 투명전극 패턴들이 형성된다.
보호막(98) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(66), 게이트 패드 보호전극(78), 데이터 패드 보호전극(86), 제2 데이터 링크(88), 그리고 컨택전극(89)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(66)은 제1 컨택홀(68)을 통해 드레인 전극(62)과 전기적으로 접속된다. 게이트 패드 보호전극(78)은 제2 컨택홀들(76)을 통해 게이트 패드(78)과 전기적으로 접속된다. 데이터 패드 보호전극(86)은 제3 컨택홀들(90)을 통해 데이터 패드(82)와 전기적으로 접속된다. 데이터 패드 보호전극(86)으로부터 제2 데이터 링크(88)을 경유하여 신장된 컨택 전극(89)은 제4 및 제5 컨택홀들(57, 87)을 통해 데이터 라인(54)과 제1 데이터 링크(84)를 전기적으로 접속시키게 된다. 여기서 데이터 패드 보호전극(86)은 게이트 금속층으로 형성된 데이터 패드(82)와 면 컨택을 함으로써 컨택저항을 줄일 수 있게 된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 제조방법은 데이터 패드(82)를 게이트 금속층으로 형성함에 따라 4마스크 공정을 적용하는 경우 채널부의 소스/드레인 패턴과 오믹접촉층을 제거하는 건식식각 공정에서도 데이터 패드(82)의 침식을 방지할 수 있게 된다.
도 8 및 도 9는 본 발명의 다른 실시 예에 따른 박막트랜지스터 어레이 기판을 도시한 평면도 및 단면도로서, 5마스크 공정이 적용된 구조를 나타낸다.
도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판은 하부기판(142) 위에 게이트 절연막(144)을 사이에 두고 교차하게 형성된 게이트 라인(102) 및 데이터라인(104)과, 그 교차부마다 형성된 박막 트랜지스터(106)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(116)을 구비한다.
박막 트랜지스터(106)는 게이트 라인(102)에 접속된 게이트 전극(108)과, 데이터 라인(104)에 접속된 소스 전극(110)과, 화소 전극(116)에 접속된 드레인 전극(112)과, 게이트 전극(108)과 중첩되고 소스 전극(110)과 드레인 전극(112) 사이에 채널을 형성하는 활성층(114)을 구비한다. 활성층(114)은 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 중첩되게 형성되고 소스 전극(110)과 드레인 전극(112) 사이의 채널부를 더 포함한다. 활성층(114) 위에는 데이터 라인(104), 소스 전극(110) 및 드레인 전극(112)과 오믹접촉을 위한 오믹접촉층(146)이 더 형성된다. 이러한 박막 트랜지스터(106)는 게이트 라인(102)에 공급되는 게이트 신호에 응답하여 데이터 라인(104)에 공급되는 화소전압 신호가 화소 전극(116)에 충전되어 유지되게 한다.
화소 전극(116)은 보호막(148)을 관통하는 제1 컨택홀(118)을 통해 박막 트랜지스터(106)의 드레인 전극(112)과 접속된다. 화소 전극(116)은 충전된 화소전압에 의해 도시하지 않은 상부기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(116)을 경유하여 입사되는 광을 상부기판 쪽으로 투과시키게 된다.
게이트 라인(102)은 게이트 패드부(120)를 통해 게이트 드라이버(도시하지 않음)와 접속되고, 데이터 라인(104)은 데이터 패드부(130)를 통해 데이터 드라이버(도시하지 않음)와 접속된다.
게이트 패드부(120)는 게이트 라인(102)으로부터 게이트 링크를 경유하여 연장된 게이트 패드(122)와, 보호막(148)과 게이트 절연막(144)을 다수의 제2 컨택홀들(126)을 통해 게이트 패드(122)와 접속되는 게이트 패드 보호전극(128)으로 구성된다.
데이터 패드부(130)는 컨택 전극(139) 및 데이터 링크부를 경유하여 데이터 라인(104)과 접속된 데이터 패드(132)와, 보호막(148) 및 게이트 절연막(144)을 관통하는 다수의 제3 컨택홀들(140)을 통해 데이터 패드(132)와 접속되는 데이터 패드 보호전극(136)으로 구성된다.
데이터 패드(132)는 제1 데이터 링크(134)와 함께 게이트 금속층으로 형성된다. 제1 데이터 링크(134)는 제4 및 제5 컨택홀들(107, 137)에 걸쳐 형성된 컨택 전극(139)을 통해 소스/드레인 금속층으로 형성되는 데이터 라인(104)과 전기적으로 접속된다. 데이터 패드 보호전극(136)은 제1 데이터 링크(134)와 보호막(148)을 사이에 두고 중첩되는 제2 데이터 링크(138) 및 컨택 전극(139)과 함께 투명전극층으로 형성된다.
이렇게 데이터 링크부가 게이트 금속층으로 된 제1 데이터 링크(134)와, 투명전극층으로 된 제2 데이터 링크(138)가 병렬로 접속된 구조를 가짐에 따라 종래와 같이 단일 구조의 소스/드레인 금속층으로 형성된 경우 보다 링크저항을 줄일 수 있게 된다.
또한, 데이터 패드(132)가 게이트 금속층으로 형성됨에 따라 데이터패드(132)는 보호막(148) 및 게이트 절연막(144)을 관통하는 제3 컨택홀들(140)을 통해 데이터 패드 보호전극(136)과 면 컨택을 하게 된다. 이에 따라 데이터 패드(132)와 데이터 패드 보호전극(136)과의 컨택 면적이 증가하여 종래와 같이 사이드 컨택하는 경우 보다 컨택저항을 줄일 수 있게 된다.
도 8 및 도 9에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 10a 내지 도 10e에 도시된 어레이 기판의 평면도들과 도 11a 내지 도 11e에 도시된 어레이 기판의 단면도들과 같다.
도 10a 및 도 11a를 참조하면, 하부기판(142) 상에 게이트 패턴들이 형성된다.
하부기판(142) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(102), 게이트전극(108), 게이트 패드(122), 데이터 패드(132), 그리고 제1 데이터 링크(134)를 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 10b 및 도 11b를 참조하면, 게이트 패턴들이 형성된 하부기판(142) 상에 게이트 절연막(144), 활성층(114), 그리고 오믹접촉층(146)이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(142) 상에 PECVD 등의 증착방법을 통해 게이트 절연막(144), 비정질 실리콘층, 그리고 n+ 비정질 실리콘층이 순차적으로 형성된다. 이어서 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시 식각됨으로써 오믹접촉층(146)과 활성층(114)이 형성된다. 게이트 절연막(144)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다.
도 10c 및 도 11c를 참조하면, 활성층(114) 및 오믹접촉층(146)이 형성된 게이트 절연막(144) 상에 소스/드레인 패턴들이 형성된다.
활성층(114) 및 오믹접촉층(146)이 형성된 게이트 절연막(144) 상에 소스/드레인 금속층이 스퍼터링 등의 증착방법으로 형성된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(104), 소스 전극(110) 그리고 드레인 전극(112)을 포함하는 소스/드레인 패턴들이 형성된다. 이 경우 데이터 라인(104)은 게이트 금속층으로 형성된 제1 데이터 링크(134)와 부분적으로 중첩되게 형성된다. 그리고, 소스 전극(110) 및 드레인 전극(112) 사이의 오믹접촉층(146)을 건식식각 공정으로 제거한다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy), 크롬(Cr) 등이 이용된다.
도 10d 및 도 11d를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 다수의 콘택홀들(118, 126, 140, 107, 137)을 포함하는 보호막(148)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(144) 상에 PECVD 등의 증착방법으로 보호막(148)이 전면 형성된다. 보호막(148)은 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제5 컨택홀들(118, 126, 140, 107, 137)이 형성된다. 제1 컨택홀(118)은 보호막(148)과 드레인 전극(112)을 관통하여 형성되고, 제2 컨택홀들(126)은 보호막(148)과 게이트 절연막(144)을 관통하여 게이트 패드(122)가 노출되게 형성된다. 제3 컨택홀들(140)은 보호막(148) 및 게이트 절연막(144)을 관통하여 데이터 패드(132)가 노출되게 형성된다. 제4 컨택홀들(107)은 제1 데이터 링크(134)와 데이터 라인(104)과의 접속을 위해 보호막(148) 및 데이터 라인(104)을 관통하여 형성된다. 제5 컨택홀들(137)은 제1 데이터 링크(134)와 데이터 라인(104)과의 접속을 위해 보호막(148) 및 게이트 절연막(144)을 관통하여 제1 데이터 링크(134)가 노출되게 형성된다. 보호막(148)의 재료로는 게이트 절연막(144)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 10e 및 도 11e를 참조하면, 보호막(148) 상에 투명전극 패턴들이 형성된다.
보호막(148) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제5 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(116), 게이트 패드 보호전극(128), 데이터 패드 보호전극(136), 제2 데이터 링크(138), 그리고 컨택전극(139)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(116)은 제1 컨택홀(118)을 통해 드레인 전극(112)과 전기적으로 접속된다. 게이트 패드 보호전극(128)은 제2컨택홀들(126)을 통해 게이트 패드(128)와 전기적으로 접속된다. 데이터 패드 보호전극(136)은 제3 컨택홀들(140)을 통해 데이터 패드(132)와 전기적으로 접속된다. 데이터 패드 보호전극(136)으로부터 제2 데이터 링크(138)를 경유하여 신장된 컨택 전극(139)은 제4 및 제5 컨택홀들(107, 137)을 통해 데이터 라인(104)과 제1 데이터 링크(134)를 전기적으로 접속시키게 된다. 여기서 데이터 패드 보호전극(136)은 게이트 금속층으로 형성된 데이터 패드(132)와 면 컨택을 함으로써 컨택저항을 줄일 수 있게 된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
상술한 바와 같이, 본 발명에 따른 박막트랜지스터 어레이 기판 및 그 제조방법은 데이터 패드로 게이트 금속층을 채용하여 데이터 패드가 데이터 패드 보호전극와 면 컨택할 수 있게 함으로써 종래와 같이 사이드 컨택하는 경우 보다 컨택저항을 줄일 수 있게 된다. 이 결과, 컨택저항에 의한 화소전압 신호의 왜곡을 최소화할 수 있게 된다.
또한, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 데이터 링크부로 게이트금속층과 투명전극층이 병렬로 접속된 구조를 채용함으로써 종래와 같이 단일 구조의 소스/드레인 금속층으로 형성된 경우 보다 링크저항을 줄일 수 있게 된다. 이 결과, 데이터 링크부의 길이에 따른 링크저항 차를 줄여 그 링크저항 차에 따른 화소전압 신호의 왜곡을 최소화할 있게 된다.
나아가, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조방법은 데이터 패드로 게이트 금속층을 채용함에 따라 4마스크 공정을 적용하는 경우에도 채널부의 소스/드레인 패턴과 오믹접촉층을 제거하는 건식식각 공정에서도 데이터 패드의 침식을 방지할 수 있게 된다. 이 결과, 데이터 패드의 오픈 불량을 방지하여 제조수율을 향상시킬 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (10)
- 셀 단위의 화소전극과;상기 화소전극과 접속되는 박막 트랜지스터와;상기 박막 트랜지스터와 접속되는 게이트 라인 및 데이터 라인과;게이트 드라이버와 접촉되는 게이트 패드부와;데이터 드라이버와 접촉되는 데이터 패드부와;상기 게이트 패드부와 상기 게이트 라인 사이에 접속되는 게이트 링크와;상기 데이터 패드부와 상기 데이터 라인 사이에 접속되는 데이터 링크부를 구비하고;상기 데이터 패드부는 상기 데이터 드라이버에 직렬로 접속되는 데이터 패드 보호전극 및 데이터 패드를 포함하고;상기 데이터 링크부는 상기 데이터 패드로부터 신장된 제1 데이터 링크와, 상기 데이터 패드 보호전극으로부터 상기 제1 데이터 링크를 따라 신장된 제2 데이터 링크를 포함하며;상기 제1 데이터 링크는 상기 데이터 라인과 서로 다른 금속층으로 형성되어 상기 제2 데이터 링크로부터 신장된 컨택 전극을 통해 상기 데이터 라인과 접속된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 데이터 패드와 상기 제1 데이터 링크는 상기 게이트 라인과 동일한 게이트 금속층으로 형성되고,상기 데이터 라인은 상기 게이트 금속층과 게이트 절연막을 사이에 둔 소스/드레인 금속층으로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 1 항에 있어서,상기 데이터 패드 보호전극으로부터 상기 제2 데이터 링크를 경유하여 신장된 컨택전극은 상기 화소전극과 동일한 투명도전물질로 형성된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 2 항에 있어서,상기 데이터 패드 보호전극은상기 데이터 패드 위에 형성된 게이트 절연막과 보호막을 관통하는 컨택홀을 경유하여 상기 데이터 패드와 면 컨택하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 제 3 항에 있어서,상기 컨택전극은상기 데이터 라인과 그 위의 보호막을 관통하는 컨택홀을 경유하여 상기 데이터 라인과 접속되고, 상기 제1 데이터 링크 위의 게이트 절연막 및 보호막을 관통하는 컨택홀을 경유하여 상기 제1 데이터 링크와 접속되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
- 기판 위에 게이트 절연막을 사이에 두고 교차하는 게이트 라인 및 데이터 라인과, 그 두 라인의 교차부에 위치하는 박막 트랜지스터와, 상기 게이트라인으로부터 신장되어진 게이트 링크 및 게이트 패드와, 상기 데이터 라인과 다른 층에 형성되는 데이터 패드와, 그 데이터 패드로부터 신장되는 제1 데이터 링크를 형성하는 1 단계와;상기 기판 전면에 보호막을 형성한 후 다수개의 컨택홀들을 형성하는 2 단계와;제1 컨택홀을 통해 상기 박막 트랜지스터와 접속되는 화소전극, 제2 컨택홀을 통해 상기 게이트 패드와 접속되는 게이트 패드 보호전극, 제3 컨택홀을 통해 상기 데이터 패드에 접속되는 데이터 패드 보호전극, 그 데이터 패드 보호전극으로부터 상기 제1 데이터 링크를 따라 신장된 제2 데이터 링크, 그리고 그 제2 데이터 링크로부터 신장되어 제4 및 제5 컨택홀을 통해 상기 제1 데이터 링크와 상기 데이터 라인을 접속시키는 컨택전극을 형성하는 3 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
- 제 6 항에 있어서,상기 1 단계는상기 기판 위에 게이트 금속물질을 증착한 후 패터닝하여 상기 박막트랜지스터의 게이트 전극, 게이트 라인, 게이트 패드, 데이터 패드, 그리고 상기 제1 데이터 링크를 형성하는 단계와;상기 게이트 절연막을 형성하는 단계와;반도체물질을 증착한 후 패터닝하여 상기 박막 트랜지스터의 활성층 및 오믹 접촉층을 형성하는 단계와;소스/드레인 금속물질을 증착한 후 패터닝하여 상기 박막 트랜지스터의 소스 전극 및 드레인 전극, 상기 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
- 제 6 항에 있어서,상기 1 단계는상기 기판 위에 게이트 금속물질을 증착한 후 패터닝하여 상기 박막트랜지스터의 게이트 전극, 게이트 라인, 게이트 패드, 데이터 패드, 그리고 상기 제1 데이터 링크를 형성하는 단계와;상기 게이트 절연막을 형성하는 단계와;반도체물질과 소스/드레인 금속물질을 증착한 후 패터닝하여 상기 박막 트랜지스터의 활성층 및 오믹 접촉층, 소스 전극 및 드레인 전극, 그리고 상기 데이터 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
- 제 6 항에 있어서,상기 데이터 패드 보호전극이상기 데이터 패드 위에 형성된 게이트 절연막과 보호막을 관통하는 컨택홀을 경유하여 상기 데이터 패드와 면 컨택하게 하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
- 제 6 항에 있어서,상기 컨택전극이상기 데이터 라인과 그 위의 보호막을 관통하는 컨택홀을 경유하여 상기 데이터 라인과 접속되고, 상기 제1 데이터 링크 위의 게이트 절연막 및 보호막을 관통하는 컨택홀을 경유하여 상기 제1 데이터 링크와 접속되게 하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0021057A KR100456151B1 (ko) | 2002-04-17 | 2002-04-17 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US10/274,879 US6642580B1 (en) | 2002-04-17 | 2002-10-22 | Thin film transistor array substrate and manufacturing method thereof |
| US10/643,963 US6927105B2 (en) | 2002-04-17 | 2003-08-20 | Thin film transistor array substrate and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0021057A KR100456151B1 (ko) | 2002-04-17 | 2002-04-17 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030082651A true KR20030082651A (ko) | 2003-10-23 |
| KR100456151B1 KR100456151B1 (ko) | 2004-11-09 |
Family
ID=29208722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0021057A KR100456151B1 (ko) | 2002-04-17 | 2002-04-17 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6642580B1 (ko) |
| KR (1) | KR100456151B1 (ko) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7990510B2 (en) | 2004-12-24 | 2011-08-02 | Lg Display Co., Ltd. | Liquid crystal display device |
| US8013969B2 (en) | 2004-12-24 | 2011-09-06 | Lg Display Co., Ltd. | Liquid crystal display device comprising a protective film so that the protective film borders with one end of a transparent conductive pattern |
| KR101107251B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101139522B1 (ko) * | 2004-12-04 | 2012-05-07 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101147261B1 (ko) * | 2004-12-04 | 2012-05-18 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101189144B1 (ko) * | 2005-03-03 | 2012-10-10 | 엘지디스플레이 주식회사 | 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법 |
| KR101225268B1 (ko) * | 2006-04-20 | 2013-01-23 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| KR101229415B1 (ko) * | 2005-06-29 | 2013-02-08 | 엘지디스플레이 주식회사 | 반사투과형 액정표시장치용 기판 및 그 제조방법 |
| KR101244593B1 (ko) * | 2006-05-02 | 2013-03-25 | 엘지디스플레이 주식회사 | 평판표시장치 및 그 제조방법 |
| KR101321251B1 (ko) * | 2006-05-09 | 2013-10-25 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 제조 방법 |
| KR101433109B1 (ko) * | 2007-10-16 | 2014-08-26 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| KR101443368B1 (ko) * | 2006-11-30 | 2014-09-29 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR20160078747A (ko) * | 2014-12-24 | 2016-07-05 | 엘지디스플레이 주식회사 | 표시장치 어레이 기판 및 표시장치 |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6628139B2 (en) * | 2001-08-03 | 2003-09-30 | Micron Technology, Inc. | Digital logic devices with extremely skewed trip points and reset circuitry for rapidly propagating signal edges |
| KR100904270B1 (ko) * | 2002-12-31 | 2009-06-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| US7190000B2 (en) * | 2003-08-11 | 2007-03-13 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method thereof |
| KR100617290B1 (ko) * | 2003-12-30 | 2006-08-30 | 엘지.필립스 엘시디 주식회사 | 반사투과형 액정표시장치용 어레이기판과 그 제조방법 |
| KR101023978B1 (ko) * | 2004-03-18 | 2011-03-28 | 삼성전자주식회사 | 반투과 액정표시장치의 제조방법과 이에 의한 액정표시장치 |
| KR101116816B1 (ko) * | 2004-06-05 | 2012-02-28 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100654569B1 (ko) * | 2004-12-30 | 2006-12-05 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100726090B1 (ko) | 2004-12-30 | 2007-06-08 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR100661725B1 (ko) * | 2004-12-30 | 2006-12-26 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR101125254B1 (ko) * | 2004-12-31 | 2012-03-21 | 엘지디스플레이 주식회사 | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조 방법과, 그를 이용한 액정 패널 및 그 제조 방법 |
| KR101107270B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
| KR101107267B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법과, 그를 이용한액정 패널 및 그 제조 방법 |
| KR101107269B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법과, 그를이용한 액정 패널 및 그 제조 방법 |
| TWI257521B (en) * | 2005-05-13 | 2006-07-01 | Au Optronics Corp | Active matrix substrate and method for fabricating the same |
| KR101127218B1 (ko) * | 2005-05-19 | 2012-03-30 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판과 그 제조방법 |
| KR20070019457A (ko) * | 2005-08-12 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 이를 포함하는 액정표시장치 |
| KR101158902B1 (ko) * | 2005-09-03 | 2012-06-25 | 삼성전자주식회사 | 어레이 기판, 액정표시패널 및 이를 구비한 액정표시장치 |
| KR100643404B1 (ko) * | 2005-09-22 | 2006-11-10 | 삼성전자주식회사 | 디스플레이장치 및 그 제조방법 |
| US20070090541A1 (en) * | 2005-10-21 | 2007-04-26 | Chih-Chung Tu | Bonding pad and display panel |
| KR20070063300A (ko) * | 2005-12-14 | 2007-06-19 | 삼성전자주식회사 | 유기 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR101180718B1 (ko) * | 2005-12-29 | 2012-09-07 | 엘지디스플레이 주식회사 | 횡전계형 액정표시장치용 어레이 기판 및 그 제조 방법 |
| CN100452410C (zh) * | 2006-04-30 | 2009-01-14 | 北京京东方光电科技有限公司 | 一种有源驱动tft矩阵结构及其制造方法 |
| US7847904B2 (en) * | 2006-06-02 | 2010-12-07 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic appliance |
| KR100867866B1 (ko) * | 2006-09-11 | 2008-11-07 | 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 |
| KR20080040505A (ko) * | 2006-11-03 | 2008-05-08 | 삼성전자주식회사 | 표시 장치 |
| JP5168937B2 (ja) * | 2007-02-22 | 2013-03-27 | 富士通株式会社 | 半導体光増幅型ゲートスイッチ用駆動回路、半導体光増幅型ゲートスイッチ装置および光交換機 |
| KR101292043B1 (ko) * | 2007-03-26 | 2013-08-01 | 엘지디스플레이 주식회사 | 유기 전계 발광소자 및 그 제조방법 |
| TWI373653B (en) * | 2008-09-01 | 2012-10-01 | Au Optronics Corp | Conducting layer jump connection structure |
| TWI393944B (zh) * | 2008-12-10 | 2013-04-21 | Au Optronics Corp | 主動元件陣列基板 |
| TWI392057B (zh) * | 2009-01-23 | 2013-04-01 | Au Optronics Corp | 薄膜電晶體陣列基板及其製造方法 |
| KR101341910B1 (ko) * | 2009-09-25 | 2013-12-13 | 엘지디스플레이 주식회사 | 표시장치용 구동회로 및 이의 구동방법 |
| CN102947871B (zh) * | 2010-06-24 | 2014-03-26 | 夏普株式会社 | 半导体装置及其制造方法 |
| US9293480B2 (en) * | 2013-07-10 | 2016-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the semiconductor device |
| KR102262774B1 (ko) * | 2014-12-30 | 2021-06-09 | 엘지디스플레이 주식회사 | 표시장치용 어레이 기판 |
| US10608017B2 (en) * | 2017-01-31 | 2020-03-31 | Semiconductor Energy Laboratory Co., Ltd. | Display device, display module, and electronic device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100293985B1 (ko) * | 1998-11-26 | 2001-07-12 | 윤종용 | 패드신뢰성을향상시킨액정표시장치용박막트랜지스터기판및그제조방법 |
| JP2000250436A (ja) * | 1999-02-26 | 2000-09-14 | Nec Corp | 薄膜トランジスタアレイ及びその製造方法 |
| KR100637059B1 (ko) * | 2000-06-15 | 2006-10-20 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 제조방법 |
| KR100364836B1 (ko) * | 2001-02-09 | 2002-12-16 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 |
| US6888586B2 (en) * | 2001-06-05 | 2005-05-03 | Lg. Philips Lcd Co., Ltd. | Array substrate for liquid crystal display and method for fabricating the same |
-
2002
- 2002-04-17 KR KR10-2002-0021057A patent/KR100456151B1/ko not_active IP Right Cessation
- 2002-10-22 US US10/274,879 patent/US6642580B1/en not_active Expired - Lifetime
-
2003
- 2003-08-20 US US10/643,963 patent/US6927105B2/en not_active Expired - Fee Related
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101147261B1 (ko) * | 2004-12-04 | 2012-05-18 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101139522B1 (ko) * | 2004-12-04 | 2012-05-07 | 엘지디스플레이 주식회사 | 반투과형 박막 트랜지스터 기판 및 그 제조 방법 |
| US8013969B2 (en) | 2004-12-24 | 2011-09-06 | Lg Display Co., Ltd. | Liquid crystal display device comprising a protective film so that the protective film borders with one end of a transparent conductive pattern |
| KR101096718B1 (ko) * | 2004-12-24 | 2011-12-22 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판의 제조 방법 |
| US7990510B2 (en) | 2004-12-24 | 2011-08-02 | Lg Display Co., Ltd. | Liquid crystal display device |
| KR101107246B1 (ko) * | 2004-12-24 | 2012-01-25 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101107251B1 (ko) * | 2004-12-31 | 2012-01-19 | 엘지디스플레이 주식회사 | 폴리 박막 트랜지스터 기판 및 그 제조 방법 |
| KR101189144B1 (ko) * | 2005-03-03 | 2012-10-10 | 엘지디스플레이 주식회사 | 횡전계 방식 액정표시장치용 어레이기판과 그 제조방법 |
| KR101229415B1 (ko) * | 2005-06-29 | 2013-02-08 | 엘지디스플레이 주식회사 | 반사투과형 액정표시장치용 기판 및 그 제조방법 |
| KR101225268B1 (ko) * | 2006-04-20 | 2013-01-23 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 이의 제조 방법 |
| KR101244593B1 (ko) * | 2006-05-02 | 2013-03-25 | 엘지디스플레이 주식회사 | 평판표시장치 및 그 제조방법 |
| KR101321251B1 (ko) * | 2006-05-09 | 2013-10-25 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 제조 방법 |
| KR101443368B1 (ko) * | 2006-11-30 | 2014-09-29 | 엘지디스플레이 주식회사 | 액정 표시 장치 및 그 제조 방법 |
| KR101433109B1 (ko) * | 2007-10-16 | 2014-08-26 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| KR20160078747A (ko) * | 2014-12-24 | 2016-07-05 | 엘지디스플레이 주식회사 | 표시장치 어레이 기판 및 표시장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6642580B1 (en) | 2003-11-04 |
| US6927105B2 (en) | 2005-08-09 |
| US20030197181A1 (en) | 2003-10-23 |
| KR100456151B1 (ko) | 2004-11-09 |
| US20040036070A1 (en) | 2004-02-26 |
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 10 |
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| FPAY | Annual fee payment |
Payment date: 20140918 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |