KR20030082648A - 박막 트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 3마스크 공정을 채용하여 기판 구조 및 제조공정을 단순화시킴으로써 제조단가를 감소시킴과 아울러 제조수율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
본 발명에 따른 박막 트랜지스터 어레이 기판 제조 방법은 제1 마스크 공정을 이용하여 기판 상에 투명금속 패턴과 게이트 금속 패턴으로 구성되는 게이트 라인, 게이트 전극, 하부 게이트 패드, 하부 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와; 제2 마스크 공정을 이용하여 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와; 제3 마스크 공정을 이용하여 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 상부 데이터 패드를 포함하는 소스/드레인 패턴들을 형성함과 동시에 화소전극 상부의 게이트 금속 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.

Description

박막 트랜지스터 어레이 기판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 어레이 기판과 그 제조방법에 관한 것으로, 특히 마스크 공정수를 줄일 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과, 액정패널을 구동하기 위한 구동회로를 구비한다.
액정패널은 서로 대향하는 박막 트랜지스터 어레이 기판 및 칼러필터 어레이 기판과, 두 기판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와, 그 셀갭에 채워진 액정을 구비한다.
박막 트랜지스터 어레이 기판은 게이트 라인들 및 데이터 라인들과, 그 게이트 라인들과 데이터 라인들의 교차부마다 스위치소자로 형성된 박막 트랜지스터와, 액정셀 단위로 형성되어 박막 트랜지스터에 접속된 화소 전극 등과, 그들 위에 도포된 배향막으로 구성된다. 게이트 라인들과 데이터 라인들은 각각의 패드부를 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트 라인에 공급되는 스캔신호에 응답하여 데이터 라인에 공급되는 화소전압신호를 화소 전극에 공급한다.
칼라필터 어레이 기판은 액정셀 단위로 형성된 칼라필터들과, 칼러필터들간의 구분 및 외부광 반사를 위한 블랙 매트릭스와, 액정셀들에 공통적으로 기준전압을 공급하는 공통 전극 등과, 그들 위에 도포되는 배향막으로 구성된다.
액정패널은 박막 트랜지스터 어레이 기판과 칼라필터 어레이 기판을 별도로 제작하여 합착한 다음 액정을 주입하고 봉입함으로써 완성하게 된다.
이러한 액정패널에서 박막 트랜지스터 어레이 기판은 반도체 공정을 포함함과 아울러 다수의 마스크 공정을 필요로 함에 따라 제조 공정이 복잡하여 액정패널 제조단가 상승의 중요원인이 되고 있다. 이를 해결하기 위하여, 박막 트랜지스터어레이 기판은 마스크 공정수를 줄이는 방향으로 발전하고 있다. 이는 하나의 마스크 공정이 증착공정, 세정공정, 포토리쏘그래피 공정, 식각공정, 포토레지스트 박리공정, 검사공정 등과 같은 많은 공정을 포함하고 있기 때문이다. 이에 따라, 최근에는 박막 트랜지스터 어레이 기판의 표준 마스크 공정이던 5 마스크 공정에서 하나의 마스크 공정을 줄인 4 마스크 공정이 대두되고 있다.
도 1은 4 마스크 공정을 채용한 박막 트랜지스터 어레이 기판을 예를 들어 도시한 평면도이고, 도 2는 도 1에 도시된 박막 트랜지스터 어레이 기판을 A-A'선을 따라 절단하여 도시한 단면도이다.
도 1 및 도 2에 도시된 박막 트랜지스터 어레이 기판은 하부기판(42) 위에 게이트 절연막(44)을 사이에 두고 교차하게 형성된 게이트 라인(2) 및 데이터 라인(4)과, 그 교차부마다 형성된 박막 트랜지스터(6)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(18)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(18)과 이전단 게이트 라인(2)의 중첩부에 형성된 스토리지 캐패시터(20)와, 게이트 라인(2)에 접속되는 게이트 패드부(26)와, 데이터 라인(4)에 접속되는 데이터 패드부(34)를 구비한다.
박막 트랜지스터(6)는 게이트 라인(2)에 접속된 게이트 전극(8)과, 데이터 라인(4)에 접속된 소스 전극(10)과, 화소 전극(16)에 접속된 드레인 전극(12)과, 게이트 전극(8)과 중첩되고 소스 전극(10)과 드레인 전극(12) 사이에 채널을 형성하는 활성층(14)을 구비한다. 활성층(14)은 데이터 패드(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 중첩되게 형성되고 소스 전극(10)과 드레인 전극(12) 사이의 채널부를 더 포함한다. 활성층(14) 위에는 데이터 패드(36), 스토리지 전극(22), 데이터 라인(4), 소스 전극(10) 및 드레인 전극(12)과 오믹접촉을 위한 오믹접촉층(48)이 더 형성된다. 이러한 박막 트랜지스터(6)는 게이트 라인(2)에 공급되는 게이트 신호에 응답하여 데이터 라인(4)에 공급되는 화소전압 신호가 화소 전극(18)에 충전되어 유지되게 한다.
화소 전극(18)은 보호막(50)을 관통하는 제1 컨택홀(16)을 통해 박막 트랜지스터(6)의 드레인 전극(12)과 접속된다. 화소 전극(18)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(18)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(20)는 이전단 게이트라인(2)과, 그 게이트라인(2)과 게이트 절연막(44), 활성층(14) 및 오믹접촉층(48)을 사이에 두고 중첩되는 스토리지 전극(22)과, 그 스토리지 전극(22)과 보호막(50)을 사이에 두고 중첩됨과 아울러 그 보호막(50)에 형성된 제2 컨택홀(24)을 경유하여 접속된 화소전극(22)으로 구성된다. 이러한 스토리지 캐패시터(20)는 화소 전극(18)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.
게이트 라인(2)은 게이트 패드부(26)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(26)는 게이트 라인(2)으로부터 연장되는 게이트 패드(28)와, 게이트 절연막(44) 및 보호막(50)을 관통하는 제3 컨택홀(30)을 통해게이트 패드(28)에 접속된 게이트 패드 보호전극(32)으로 구성된다.
데이터 라인(4)은 데이터 패드부(34)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(34)는 데이터 라인(4)으로부터 연장되는 데이터 패드(36)와, 보호막(50)을 관통하는 제4 컨택홀(38)을 통해 데이터 패드(36)와 접속된 데이터 패드 보호전극(40)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 기판의 제조방법을 4마스크 공정을 이용하여 상세히 하면 도 3a 내지 도 3d에 도시된 바와 같다.
도 3a를 참조하면, 하부기판(42) 상에 게이트 패턴들이 형성된다.
하부기판(42) 상에 스퍼터링 방법 등의 증착방법을 통해 게이트 금속층이 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층이 패터닝됨으로써 게이트라인(2), 게이트전극(8), 게이트 패드(28)를 포함하는 게이트 패턴들이 형성된다. 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다.
도 3b를 참조하면, 게이트 패턴들이 형성된 하부기판(42) 상에 게이트 절연막(44), 활성층(14), 오믹접촉층(48), 그리고 소스/드레인 패턴들이 순차적으로 형성된다.
게이트 패턴들이 형성된 하부기판(42) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연막(44), 비정질 실리콘층, n+ 비정질 실리콘층, 그리고 소스/드레인 금속층이 순차적으로 형성된다.
소스/드레인 금속층 위에 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우 제2 마스크로는 박막 트랜지스터의 채널부에 회절 노광부를 갖는 회절 노광 마스크를 이용함으로써 채널부의 포토레지스트 패턴이 다른 소스/드레인 패턴부 보다 낮은 높이를 갖게 한다.
이어서, 포토레지스트 패턴을 이용한 습식 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(4), 소스 전극(10), 그 소스 전극(10)과 일체화된 드레인 전극(12), 스토리지 전극(22)을 포함하는 소스/드레인 패턴들이 형성된다.
그 다음, 동일한 포토레지스트 패턴을 이용한 건식 식각공정으로 n+ 비정질 실리콘층과 비정질 실리콘층이 동시에 패터닝됨으로써 오믹접촉층(48)과 활성층(14)이 형성된다.
그리고, 채널부에서 상대적으로 낮은 높이를 갖는 포토레지스트 패턴이 애싱(Ashing) 공정으로 제거된 후 건식 식각공정으로 채널부의 소스/드레인 패턴 및 오믹접촉층(48)이 식각된다. 이에 따라, 채널부의 활성층(14)이 노출되어 활성층(14)이 활성화되지 않는 경우 소스 전극(10)과 드레인 전극(12)이 전기적으로 분리된다.
이어서, 스트립 공정으로 소스/드레인 패턴부 위에 남아 있는 포토레지스트 패턴이 제거된다.
게이트 절연막(44)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
도 3c를 참조하면, 소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에제1 내지 제4 콘택홀들(16, 24, 30, 38)을 포함하는 보호막(50)이 형성된다.
소스/드레인 패턴들이 형성된 게이트 절연막(44) 상에 PECVD 등의 증착방법으로 보호막(50)이 전면 형성된다. 보호막(50)은 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 패터닝됨으로써 제1 내지 제4 컨택홀들(16, 24, 30, 38)이 형성된다. 제1 컨택홀(16)은 보호막(50)을 관통하여 드레인 전극(12)이 노출되게 형성되고, 제2 컨택홀(24)은 보호막(50)을 관통하여 스토리지 전극(22)이 노출되게 형성된다. 제3 컨택홀(30)은 보호막(50) 및 게이트 절연막(44)을 관통하여 게이트 패드(28)가 노출되게 형성된다. 제4 컨택홀(38)은 보호막(50)을 관통하여 데이터 패드(36)가 노출되게 형성된다.
보호막(50)의 재료로는 게이트 절연막(94)과 같은 무기 절연물질이나 유전상수가 작은 아크릴(acryl)계 유기화합물, BCB 또는 PFCB 등과 같은 유기 절연물질이 이용된다.
도 3d를 참조하면, 보호막(50) 상에 투명전극 패턴들이 형성된다.
보호막(50) 상에 스퍼터링 등의 증착방법으로 투명전극 물질이 전면 증착된다. 이어서 제4 마스크를 이용한 포토리쏘그래피 공정과 식각공정을 통해 투명전극 물질이 패텅님됨으로써 화소전극(18), 게이트 패드 보호전극(32), 데이터 패드 보호전극(40)을 포함하는 투명전극 패턴들이 형성된다. 화소 전극(18)은 제1 컨택홀(16)을 통해 드레인 전극(12)과 전기적으로 접속되고, 제2 컨택홀(24)을 통해 이전단 게이트라인(2)과 중첩되는 스토리지 전극(22)과 전기적으로 접속된다. 게이트 패드 보호전극(32)는 제3 컨택홀(30)을 통해 게이트 패드(28)과 전기적으로 접속된다. 데이터 패드 보호전극(40)는 제4 컨택홀(38)을 통해 데이터 패드(36)와 전기적으로 접속된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
이와 같이 종래의 박막 트랜지스터 기판 및 그 제조방법은 4마스크 공정을 채용함으로써 5마스크 공정을 이용한 경우보다 제조공정수를 줄임과 아울러 그에 비례하는 제조단가를 절감할 수 있게 된다. 그러나, 4 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 기판 및 그 제조방법이 요구된다.
따라서, 본 발명의 목적은 3마스크 공정을 채용하여 기판 구조 및 제조공정을 단순화시킴으로써 제조단가를 감소시킴과 아울러 제조수율을 향상시킬 수 있는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것이다.
도 1은 통상적인 액정표시장치에 포함되는 박막 트랜지스터 어레이 기판의 일부분을 도시한 평면도.
도 2은 도 1에 도시된 박막 트랜지스터 어레이 기판을 A-A'선을 따라 절단하여 도시한 단면도.
도 3a 내지 도 3d는 도 2에 도시된 박막 트랜지스터 어레이 기판의 제조방법을 단계적으로 도시한 단면도들.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 B-B'선을 따라 절단하여 도시한 단면도.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제1 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 8a 내지 도 8b는 제2 마스크 공정을 구체적으로 설명하기 위한 도면들.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제3 마스크 공정을 설명하기 위한 평면도 및 단면도.
도 10은 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도.
도 11은 도 10에 도시된 박막 트랜지스터 어레이 기판을 B-B'선을 따라 절단하여 도시한 단면도.
도 12a 및 도 12b는 본 발명의 다른 실시 예에 따른 박막 트랜지스터 어레이 기판의 제조방법 중 제2 마스크 공정을 설명하기 위한 평면도 및 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
2, 52 : 게이트 라인 4, 74 : 데이터 라인
6, 90 : 박막 트랜지스터 8, 54 : 게이트 전극
10, 76 : 소스 전극 12, 78 : 드레인 전극
14, 64 : 활성층 16 : 제1 컨택홀
18, 60 : 화소전극 20, 92, 102 : 스토리지 캐패시터
22, 80 : 스토리지 전극 24 : 제2 컨택홀
26, 94 : 게이트 패드부 28 : 게이트 패드
30 : 제3 컨택홀 32 : 게이트 패드 보호전극
34, 96 : 데이터 패드부 36 : 제1 데이터 패드
38 : 제4 컨택홀 40 : 데이터 패드 보호전극
42, 52 : 하부기판 44 : 게이트 절연막
48, 66 : 오믹접촉층 68 : 반도체층
52A, 54A, 56A, 58A : 투명 전극 패턴
52B, 54B, 56B, 58B, 60B : 게이트 금속 패턴
56 : 하부 게이트 패드 58 : 상부 게이트 패드
62 : 게이트 절연 패턴 61 : 게이트 절연층
63 : 비정질 실리콘층 65 : n+ 비정질 실리콘층
68 : 반도체 패턴 70 : 포토레지스트
72, 104 : 반도체패턴 제거영역 70A : 차단 영역
70B : 회절 노광 영역 82 : 상부 게이트 패드
84 : 하부 게이트 패드 86 : 제1 홀
88 : 제2 홀
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 어레이 기판은 게이트 라인과, 게이트 라인과 게이트 절연 패턴을 사이에 두고 교차하는 데이터 라인과; 게이트 라인과 데이터 라인의 교차구조로 마련되는 셀영역에 형성된 화소전극과; 게이트 라인과 접속되는 게이트 전극과, 데이터 라인과 접속되는 소스전극과 화소전극에 접속되는 드레인 전극과, 소스 전극과 드레인 전극 간의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와; 하부 게이트 패드와 상부 게이트 패드로 구성되어 게이트 라인과 접속되는 게이트 패드부와; 하부 데이터 패드와 상부 데이터 패드로 구성되어 데이터라인과 접속되는 데이터 패드부를 구비하고; 게이트 라인, 게이트 전극, 하부 게이트 패드, 그리고 하부 데이터 패드를 포함하는 게이트 패턴들 각각은 투명전극 패턴과 게이트 금속 패턴으로 구성되고; 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 그리고 상부 데이터 패드를 포함하는 소스/드레인 금속 패턴으로 구성되며; 반도체 패턴은 게이트 절연 패턴과 함께 데이터 라인을 따라 연장되고, 게이트 라인을 따라 연장되게 형성되면서 셀들 사이에서 반도체 패턴이 부분적으로 오픈된 것을 특징으로 한다.
그리고, 게이트 라인과, 그 게이트 라인과 게이트 절연 패턴 및 반도체 패턴을 사이에 두고 중첩되게 형성되며 상기 화소전극과 접속된 스토리지 전극을 포함하는 스토리지 캐패시터를 더 포함하는 것을 특징으로 한다.
이와 달리, 게이트 라인과, 그 게이트 라인과 게이트 절연 패턴을 사이에 두고 중첩되게 형성되며 화소전극과 접속된 스토리지 전극을 포함하는 스토리지 캐패시터를 더 포함하는 것을 특징으로 한다.
특히, 박막 트랜지스터 영역에서 채널부와 소스 전극 및 드레인 전극이 형성되는 영역을 제외한 나머지 영역에서 상기 게이트 절연 패턴이 노출되도록 그 위의 반도체 패턴이 제거된 것을 특징으로 한다.
게이트 패드부는 상부 게이트 패드와 하부 게이트 패드 중 게이트 금속 패턴을 관통하여 형성된 제1 홀을 통해 상기 투명전극 패턴이 노출되게 형성되고; 데이터 패드부는 상부 데이터 패드와 하부 데이터 패드 중 게이트 금속 패턴을 관통하여 형성된 제2 홀들 통해 상기 투명전극 패턴이 노출되게 형성된 것을 특징을 한다.
이러한 박막 트랜지스터 어레이 기판은 그 위에 액정배향을 위해 도포되는 배향막에 의해 보호되는 것을 특징으로 한다.
본 발명에 따른 박막 트랜지스터 어레이 기판 제조 방법은 제1 마스크 공정을 이용하여 기판 상에 투명금속 패턴과 게이트 금속 패턴으로 구성되는 게이트 라인, 게이트 전극, 하부 게이트 패드, 하부 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와; 제2 마스크 공정을 이용하여 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와; 제3 마스크 공정을 이용하여 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 상부 데이터 패드를 포함하는 소스/드레인 패턴들을 형성함과 동시에 화소전극 상부의 게이트 금속 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
여기서, 제3 마스크 공정은 게이트 라인과 게이트 절연막 및 반도체 패턴을 사이에 두고 중첩되며 화소전극과 접속되는 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
특히, 제2 마스크 공정은 게이트 패턴들 및 화소전극이 형성된 기판 상에 게이트 절연층, 반도체층을 적층하는 단계와; 반도체층의 상부에 회절 노광 마스크 및 반투과 마스크 중 어느 하나를 이용하여 제1 영역과 제1 영역 보다 낮은 높이의제2 영역을 갖는 포토레지스 패턴을 형성하는 단계와; 포토레지스 패턴을 마스크로 이용한 식각공정으로 게이트 전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터 영역과 게이트라인, 데이터 라인과 중첩되는 게이트 절연 패턴 및 반도체 패턴을 형성하는 단계와; 포토레지스 패턴의 제2 영역을 애싱공정으로 제거한 후 노출된 반도체 패턴을 식각해내어 게이트 절연 패턴이 노출되게 하는 단계와; 제1 영역만이 잔존하는 포토레지스트 패턴을 제거해내는 단계를 포함하는 것을 특징으로 한다.
여기서, 반도체 패턴이 제거되어 상기 게이트 절연 패턴이 노출되는 영역으로는 박막 트랜지스터 영역에서 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극 사이의 채널부와 중첩되는 영역을 제외한 나머지 영역과, 게이트 라인 중 셀과 셀사이의 일부영역이 포함되는 것을 특징으로 한다.
또한, 반도체 패턴을 제거될 때 상기 스토리지 전극과 중첩되는 반도체 패턴도 제거되는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예들을 도 4 내지 도 12a를 참조하여 상세하게 설명하기로 한다.
도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 5는 도 4에 도시된 박막 트랜지스터 어레이 기판을 B-B'선을 따라 절단하여 도시한 단면도이다.
도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판은 하부기판(51) 위에 게이트 절연 패턴(62)을 사이에 두고 교차하게 형성된 게이트 라인(52) 및 데이터 라인(74)과, 그 교차부마다 형성된 박막 트랜지스터(90)와, 그 교차구조로 마련된 셀영역에 형성된 화소 전극(60)을 구비한다. 그리고, 박막 트랜지스터 어레이 기판은 화소전극(60)에 접속된 스토리지 전극(80)과 이전단 게이트 라인(52)의 중첩부에 형성된 스토리지 캐패시터(92)와, 게이트 라인(52)에 접속되는 게이트 패드부(94)와, 데이터 라인(74)에 접속되는 데이터 패드부(96)를 구비한다.
박막 트랜지스터(90)는 게이트 라인(52)에 접속된 게이트 전극(54)과, 데이터 라인(74)에 접속된 소스 전극(76)과, 화소 전극(60)에 접속된 드레인 전극(78)과, 게이트 전극(54)과 게이트 절연 패턴(62)을 사이에 두고 중첩되고 소스 전극(76)과 드레인 전극(78) 사이에 채널을 형성하는 반도체 패턴(68)을 구비한다. 이러한 박막 트랜지스터(90)는 게이트 라인(52)에 공급되는 게이트 신호에 응답하여 데이터 라인(74)에 공급되는 화소전압 신호가 화소 전극(60)에 충전되어 유지되게 한다.
게이트 전극(54)과 게이트 라인(52)을 포함하는 게이트 패턴들은 투명전극 패턴(52A, 54A)과 게이트 금속패턴(52B, 54B)이 적층된 구조로 형성된다. 이는 게이트 패턴들이 화소전극(60)과 동시에 형성됨에서 기인한다.
반도체 패턴(68)은 소스 전극(60)과 드레인 전극(62) 사이의 채널부를 포함하면서 데이터 라인(74), 소스 전극(76) 및 드레인 전극(62)과 중첩되고, 스토리지 전극(80)과 중첩되는 부분을 포함하여 게이트 절연 패턴(62)을 사이에 두고 게이트라인(52)과는 부분적으로 중첩되게 형성된 활성층(64)을 구비한다. 그리고, 반도체 패턴(68)은 활성층(64) 위에 형성되어 스토리지 전극(80), 데이터 라인(74), 소스 전극(76) 및 드레인 전극(78)과 오믹접촉을 위한 오믹접촉층(66)을 더 구비한다. 이러한 반도체 패턴(68)은 게이트 절연 패턴(62)을 사이에 두고 게이트 라인(52)을 따라 중첩되게 형성되면서도 셀과 셀 사이에서는 분리되게 형성되어 그 반도체 패턴(68)에 의한 셀들간의 신호간섭을 방지하게 된다.
화소 전극(60)은 하부기판(51) 상에 형성되어 박막 트랜지스터(90)의 드레인 전극(78)과 접속된다. 화소 전극(60)은 충전된 화소전압에 의해 도시하지 않은 상부 기판에 형성되는 공통 전극과 전위차를 발생시키게 된다. 이 전위차에 의해 박막 트랜지스터 기판과 상부 기판 사이에 위치하는 액정이 유전 이방성에 의해 회전하게 되며 도시하지 않은 광원으로부터 화소 전극(60)을 경유하여 입사되는 광을 상부 기판 쪽으로 투과시키게 된다.
스토리지 캐패시터(92)는 이전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(62), 활성층(64) 및 오믹접촉층(66)을 사이에 두고 중첩되며 화소전극(60)과 접속된 스토리지 전극(80)으로 구성된다. 이러한 스토리지 캐패시터(92)는 화소 전극(60)에 충전된 화소전압이 다음 화소전압이 충전될 때까지 유지되도록 도움을 주게 된다.
게이트 라인(52)은 게이트 패드부(94)를 통해 게이트 드라이버(도시하지 않음)와 접속된다. 게이트 패드부(94)는 게이트 라인(52)으로부터 연장되는 하부 게이트 패드(56)와, 하부 게이트 패드(56) 위에 접속된 상부 게이트 패드(82)로 구성된다. 특히 하부 게이트 패드(56)는 투명 전극 패턴(56A)과 게이트 금속 패턴(56B)으로 구성된다.
데이터 라인(74)은 데이터 패드부(96)를 통해 데이터 드라이버(도시하지 않음)와 접속된다. 데이터 패드부(96)는 하부 게이트 패드(56)와 동시에 형성되는 하부 데이터 패드(58)와, 데이터 라인(74)으로부터 연장되어 하부 데이터 패드(58) 위에 접속된 상부 데이터 패드(84)로 구성된다. 특히 하부 데이터 패드(58)는 투명 전극 패턴(58A)과 게이트 금속 패턴(58B)으로 구성된다.
이러한 구성을 가지는 박막 트랜지스터 어레이 기판은 3마스크 공정으로 형성된다. 3마스크 공정을 이용한 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법은 게이트 패턴들과 화소전극을 형성하기 위한 제1 마스크 공정과, 게이트 절연막과 활성층 및 오믹접촉층을 형성하기 위한 제2 마스크 공정과, 소스/드레인 패턴들을 형성하기 위한 제3 마스크 공정을 포함하게 된다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제1 마스크 공정으로 형성된 게이트 패턴들과 화소전극(60)을 도시한 평면도 및 단면도이다.
하부기판(51) 상에 스퍼터링 방법 등의 증착방법을 통해 투명 전극층과 게이트 금속층이 순차적으로 형성된다. 이어서, 제1 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 게이트 금속층과 투명 전극층이 패터닝됨으로써 게이트 라인(52), 게이트 전극(54), 하부 게이트 패드(56), 하부 데이터 패드(58)을 포함하는 게이트 패턴들과, 화소전극(60)이 형성된다. 이렇게 게이트 금속층과 투명전극층으로 동시에 패터닝됨에 따라 게이트 패턴들은 모두 투명 전극 패턴(52A, 54A, 56A, 58A)과 게이트 금속 패턴(52B, 54B, 56B, 58B)이 2층으로 적층된 구조를 갖게 된다. 또한, 투명 전극층으로 이루어진 화소전극(60) 위에도 게이트 금속 패턴(60B)이 남아 있게 된다.
여기서, 게이트 금속으로는 크롬(Cr), 몰리브덴(Mo), 알루미늄계 금속 등이 단일층 또는 이중층 구조로 이용된다. 투명전극 물질로는 인듐주석산화물(Indium Tin Oxide : ITO)이나 주석산화물(Tin Oxide : TO) 또는 인듐아연산화물(Indium Zinc Oxide : IZO)이 이용된다.
도 7a 및 도 7b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제2 마스크 공정으로 형성된 게이트 절연 패턴(62)과 반도체 패턴(68)을 포함하는 기판의 평면도 및 단면도이다.
게이트 패턴들과 화소전극(60)이 형성된 하부기판(52) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층, 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 게이트 절연층의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절연물질이 이용된다. 이어서, 제2 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 n+ 비정질 실리콘층, 비정질 실리콘층, 게이트 절연층을 패터닝됨으로써 게이트 절연 패턴(62)과 반도체 패턴(68)이 형성된다. 반도체 패턴(68)은 활성층(64)과 오믹접촉층(66)이 이중으로 적층된 구조를 갖는다. 이러한 반도체 패턴(68)은 하부의 게이트 절연 패턴(62)과 동일한 패턴을 갖게 되지만 박막 트랜지스터가 형성되는 영역과 게이트 라인(52)이 형성되는 영역에서 반도체패턴(68)을 선택적으로 제거하기 위하여 상기 포토리쏘그래피 공정에서는 회절노광 마스크 또는 반투과 마스크를 이용하게 된다.
이러한 제2 마스크 공정을 상세히 하면 도 8a 내지 도 8e에 도시된 바와 같다.
도 8a를 참조하면, 게이트 패턴들과 화소전극(60)이 형성된 하부기판(52) 상에 게이트 절연층(61), 비정질 실리콘층(63), n+ 비정질 실리콘층(65)이 순차적으로 형성된다. 그리고, 포토레지스트를 전면 도포한 다음 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴(70)을 형성하게 된다. 이 경우, 제2 마스크로는 특정영역에서 회절 노광부를 갖는 회절 노광 마스크를 이용하게 된다. 이와 달리, 제2 마스크로는 특정영역에서 반투과부를 갖는 반투과 마스크를 이용하기도 한다. 제2 마스크로 회절 노광 마스크를 이용하는 경우 제2 마스크의 차단부와 회절 노광부에 대응하는 영역에만 포토레지스트 패턴(70)이 형성된다. 이때 포토레지스트 패턴(70)은 도 8b에 도시된 박막 트랜지스터 영역과 같이 제2 마스크의 회절 노광부에 대응하는 회절 노광 영역(70B)이 제2 마스크의 차단부에 대응하는 차단영역(70A) 보다 낮은 높이를 갖게 된다. 도 8b는 포토레지스터 패턴(70)이 형성된 박막 트랜지스터 영역을 도시한 사시도이다. 포토레지스터 패턴(70) 중 상대적으로 낮은 높이를 갖는 회절 노광 영역(70B)은 도 7a에 도시된 바와 같이 박막 트랜지스터 영역과 게이트 라인 영역에서 부분적으로 반도체 패턴(68)이 제거되어야 하는 영역(72)에 위치하게 된다.
이어서, 포토레지스트 패턴(70)을 마스크로 이용한 식각공정으로 n+ 비정질실리콘층(65), 비정질 실리콘층(63) 및 게이트 절연층(61)이 동시에 패터닝됨으로써 도 8c 및 도 8d에 도시된 바와 같이 동일한 형태의 게이트 절연막 패턴(62)과 반도체 패턴(68)을 형성하게 된다. 여기서, 도 8d는 도 8b에 도시된 박막 트랜지스터 영역을 C-C'선을 따라 절단하여 도시한 사시도이다.
그 다음, 도 8e에 도시된 바와 같이 애싱(Ashing) 공정으로 포토레지스트 패턴(70)이 선택적으로 제거된 다음, 잔존하는 포토레지스트 패턴(72)을 마스크로 이용한 식각공정으로 반도체 패턴(68)이 부분적으로 제거된다. 산소(O2) 플라즈마를 이용한 애싱공정으로 포토레지스트 패턴(70)에서 회절 노광 영역(70B)은 제거됨과 아울러 차단 영역(70A)은 높이가 낮아진 상태로 남아있게 된다. 이렇게 차단 영역(70A)만이 잔존하는 포토레지스트 패턴(70)을 마스크로 이용한 건식 식각공정으로 노출된 반도체 패턴(68)을 제거하게 된다. 여기서, 반도체 패턴(68)이 제거되는 영역은 도 7a에 도시된 바와 같이 박막 트랜지스터 영역 중에서 채널부와 소스 및 드레인 전극이 형성되는 영역을 제외한 나머지 영역(72)에 해당하게 된다. 이는 반도체 패턴(68)이 소스 및 드레인 전극과 중첩되지 않은 상태로 노출되는 경우 백라이트 광 또는 외부광에 의해 활성화되어 광누설전류(Photo Leakage Current)가 발생되는 것을 방지하게 된다. 또한, 반도체 패턴(68)은 게이트 라인(52)과의 중첩 영역 중에서도 반도체 패턴(68)에 의한 셀들간의 신호간섭을 방지하기 위하여 셀과 셀사이의 영역(72)에서도 부분적으로 제거된다. 그리고, 차단영역(70A)만이 잔존하는 포토레지스트 패턴(70)은 스트립 공정으로 제거된다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 박막 트랜지스터 어레이 기판 제조방법 중 제3 마스크 공정으로 형성된 소스/드레인 패턴을 포함하는 기판의 평면도 및 단면도이다.
게이트 패턴들, 화소전극(60), 게이트 절연 패턴(62), 그리고 반도체 패턴(68)이 형성된 하부기판(51) 상에 소스/드레인 금속층이 형성된다. 이어서, 제3 마스크를 이용한 포토리쏘그래피 공정과 식각공정으로 소스/드레인 금속층이 패터닝됨으로써 데이터 라인(74), 소스 전극(76), 드레인 전극(78), 스토리지 전극(80), 상부 게이트 패드(82), 그리고 하부 게이트 패드(84)를 포함하는 소스/드레인 패턴들이 형성된다. 특히, 소스/드레인 금속층을 패터닝하는 경우 그 하부에 접촉되는 게이트 금속 패턴들(56B, 58B, 60B)까지 동시에 패터닝된다. 이에 따라, 화소전극(60) 상부에서 드레인 전극(78) 및 스토리지 전극(80)과 중첩되지 않는 영역에 위치하는 게이트 금속 패턴(60B)이 제거되어 화소전극(60)이 노출된다. 또한 게이트 패드부(94)에서 상부 게이트 패드(82)와 중첩되지 않는 중앙부의 게이트 금속 패턴(56B)이 제거되어 제1 홀(86)이 형성된다. 이 제1 홀(86)을 통해 하부 게이트 패드(56)에 포함되는 투명 전극 패턴(56B)이 노출된다. 이와 유사하게, 데이터 패드부(96)에서 상부 데이터 패드(84)와 중첩되지 않는 중앙부의 게이트 금속 패턴(58B)이 제거되어 제2 홀(88)이 형성된다. 이 제2 홀(88)을 통해 하부 데이터 패드(58)에 포함되는 투명 전극 패턴(58B)이 노출된다.
그리고, 소스 전극(76) 및 드레인 전극(78)을 마스크로 이용한 건식 식각공정으로 그들 사이의 오믹접촉층(66)이 제거됨으로써 활성층(64)으로 이루어진 박막트랜지스터(90)의 채널부가 형성된다.
소스/드레인 금속으로는 몰리브덴(Mo), 티타늄, 탄탈륨, 몰리브덴 합금(Mo alloy) 등이 이용된다.
이렇게 3마스크 공정으로 형성된 박막 트랜지스터 어레이 기판은 후속공정에서 액정 배향방향 결정을 위해 도포되어질 배향막에 의해 보호된다.
도 10는 본 발명의 다른 실시 예에 박막 트랜지스터 어레이 기판을 도시한 평면도이고, 도 11는 도 10에 도시된 박막 트랜지스터 어레이 기판을 B-B'선을 따라 절단하여 도시한 단면도이다.
도 10 및 도 11에 도시된 박막 트랜지스터 어레이 기판은 도 4 및 도 5에 도시된 박막 트랜지스터 어레이 기판과 대비하여 스토리지 캐패시터(102)의 구성이 다른 것을 제외하고는 동일한 구성요소들을 가지게 되므로 도 4 및 도 5와 동일한 구성요소들에 대해서는 동일번호를 부여하고 상세한 설명은 생략하기로 한다.
도 4 및 도 5에 도시된 스토리지 캐패시터(92)는 이전단 게이트 라인(52)과, 그 게이트 라인(52)과 게이트 절연 패턴(62), 활성층(64) 및 오믹접촉층(66)을 사이에 두고 중첩되며 화소전극(60)과 접속된 스토리지 전극(80)으로 구성된다. 이와 달리, 도 10 및 도 11에 도시된 스토리지 캐패시터(102)는 이전단 게이트 라인952)과 그 게이트 라인(52)과 게이트 절연 패턴(62)을 사이에 두고 중첩되며 화소전극(60)과 접속된 스토리지 전극(80)으로 구성된다. 다시 말하여, 도 10 및 도 11에 도시된 스토리지 캐패시터(102)는 도 4 및 도 5에 도시된 스토리지 캐패시터(92)에서 활성층(64)과 오믹접촉층(66)이 제거된 구성을 가지게 된다. 이렇게활성층(64)와 오믹접촉층(66)을 제거하는 경우 게이트 라인(52)과 스토리지 전극(80) 간의 간격이 줄어들게 되므로 스토리지 캐패시터(102)의 용량이 증대되어 화소전압 유지에 더욱 유리하게 된다.
이와 같이, 스토리지 캐패시터(102)에서 활성층(64)과 오믹접촉층(66)을 제거는 도 12a 및 도 12b에 도시된 바와 같이 제2 마스크 공정에서 회절 노광영역(104)으로 스토리지 캐패시터 형성부를 포함시킴으로써 가능하게 된다. 제1 마스크 공정은 도 6a 및 도 6b에서 전술한 바와 같고, 제3 마스크 공정은 도 9a 및 도 9b에서 전술한 바와 같다.
도 12a 및 도 12b를 참조하면, 제1 마스크 공정으로 게이트 패턴들과 화소전극(60)이 형성된 하부기판(52) 상에 게이트 절연 패턴(62)과 반도체 패턴(68)이 형성된다.
게이트 패턴들과 화소전극(60)이 형성된 하부기판(52) 상에 PECVD, 스퍼터링 등의 증착방법을 통해 게이트 절연층, 비정질 실리콘층, n+ 비정질 실리콘층이 순차적으로 형성된다. 그리고, 포토레지스트를 전면 도포한 다음 제2 마스크를 이용한 포토리쏘그래피 공정으로 포토레지스트 패턴을 형성하게 된다. 이 경우, 제2 마스크로는 특정영역에서 회절 노광부를 갖는 회절 노광 마스크를 이용하게 된다. 이에 따라, 포토레지스트 패턴에서 박막트랜지스터 영역의 일부분 및 스토리지 캐패시터 형성 영역(104)을 포함하는 회절 노광 영역이 반도체 패턴(68)이 형성되는 차단 영역 보다 낮은 높이를 갖게 된다. 다시 말하여, 포토레지스 패턴에서 차단영역은 반도체 패턴(68) 및 게이트 절연 패턴(62)이 모두 형성되어야 하는 영역에위치하고, 회절 노광 영역은 반도체 패턴(68)은 제거되고 게이트 절연 패턴(62)만이 잔존해야 하는 영역(104)에 위치하게 된다.
이러한 포토레지스트 패턴을 마스크로 이용한 식각공정으로 n+ 비정질 실리콘층, 비정질 실리콘층 및 게이트 절연층이 동시에 패터닝됨으로써 동일한 형태의 게이트 절연막 패턴(62)과 반도체 패턴(68)을 형성하게 된다.
그 다음, 애싱 공정으로 포토레지스트 패턴의 회절 노광 영역을 제거하여 차단 영역만 잔존하게 한다. 이어서, 차단 영역만이 남아있는 포토레지스트 패턴을 마스크로 이용한 건식 식각공정으로 노출된 반도체 패턴(68)을 제거하게 된다. 여기서, 반도체 패턴(68)이 제거되는 영역(104)은 박막 트랜지스터 영역 중에서 채널부와 소스 및 드레인 전극이 형성되는 영역을 제외한 나머지 영역을 포함한다. 이에 따라, 반도체 패턴(68)이 소스 및 드레인 전극과 중첩되지 않은 상태로 노출되는 경우 백라이트 광 또는 외부광에 의해 활성화되어 광누설전류(Photo Leakage Current)가 발생되는 것을 방지할 수 있게 된다. 또한, 반도체 패턴(68)이 제거되는 영역(104)은 게이트 라인(52)과의 중첩 영역 중에서 스토리지 캐패시터가 형성되는 영역을 포함한다. 이에 따라, 반도체 패턴(68)에 의한 셀들간의 신호간섭을 방지할 수 있음과 아울러 스토리지 캐패시터의 용량을 증대시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따른 박막 트랜지스터 어레이 기판 및 그 제조 방법은 3마스크 공정을 채용하여 기판 구조 및 제조 공정을 더욱 단순화시킴으로써제조 단가를 더욱 절감할 수 있음과 아울러 제조수율을 향상시킬 수 있게 된다. 특히, 게이트 절연 패턴과 반도체 패턴을 동시에 형성하는 제2 마스크 공정에서 회절 노광 마스크 또는 반투과 마스크를 이용함으로써 반도체 패턴을 부분적으로 더 제거하여 그 반도체 패턴 잔존으로 발생할 수 있는 광누설 전류, 신호 간섭 등과 같은 문제 발생을 방지할 수 있게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (11)

  1. 게이트 라인과,
    상기 게이트 라인과 게이트 절연 패턴을 사이에 두고 교차하는 데이터 라인과;
    상기 게이트 라인과 데이터 라인의 교차구조로 마련되는 셀영역에 형성된 화소전극과;
    상기 게이트 라인과 접속되는 게이트 전극과, 상기 데이터 라인과 접속되는 소스 전극과 상기 화소전극에 접속되는 드레인 전극과, 상기 소스 전극과 드레인 전극 간의 채널을 형성하는 반도체 패턴을 포함하는 박막 트랜지스터와;
    하부 게이트 패드와 상부 게이트 패드로 구성되어 상기 게이트 라인과 접속되는 게이트 패드부와;
    하부 데이터 패드와 상부 데이터 패드로 구성되어 상기 데이터라인과 접속되는 데이터 패드부를 구비하고;
    상기 게이트 라인, 게이트 전극, 하부 게이트 패드, 그리고 하부 데이터 패드를 포함하는 게이트 패턴들 각각은 투명전극 패턴과 게이트 금속 패턴으로 구성되고;
    상기 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 그리고 상기 상부 데이터 패드를 포함하는 소스/드레인 금속 패턴으로 구성되며;
    상기 반도체 패턴은 상기 게이트 절연 패턴과 함께 상기 데이터 라인을 따라연장되고, 상기 게이트 라인을 따라 연장되게 형성되면서 셀들 사이에서 그 반도체 패턴이 부분적으로 오픈된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 게이트 라인과, 그 게이트 라인과 상기 게이트 절연 패턴 및 반도체 패턴을 사이에 두고 중첩되게 형성되며 상기 화소전극과 접속된 스토리지 전극을 포함하는 스토리지 캐패시터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  3. 제 1 항에 있어서,
    상기 게이트 라인과, 그 게이트 라인과 상기 게이트 절연 패턴을 사이에 두고 중첩되게 형성되며 상기 화소전극과 접속된 스토리지 전극을 포함하는 스토리지 캐패시터를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  4. 제 1 항에 있어서,
    상기 박막 트랜지스터 영역에서 상기 채널부와 소스 전극 및 드레인 전극이 형성되는 영역을 제외한 나머지 영역에서 상기 게이트 절연 패턴이 노출되도록 그 위의 반도체 패턴이 제거된 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 게이트 패드부는 상기 상부 게이트 패드와 상기 하부 게이트 패드 중 게이트 금속 패턴을 관통하여 형성된 제1 홀을 통해 상기 투명전극 패턴이 노출되게 형성되고;
    상기 데이터 패드부는 상기 상부 데이터 패드와 상기 하부 데이터 패드 중 게이트 금속 패턴을 관통하여 형성된 제2 홀들 통해 상기 투명전극 패턴이 노출되게 형성된 것을 특징을 하는 박막 트랜지스터 어레이 기판.
  6. 제 1 항에 있어서,
    상기 박막 트랜지스터 어레이 기판은 그 위에 액정배향을 위해 도포되는 배향막에 의해 보호되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판.
  7. 제1 마스크 공정을 이용하여 기판 상에 투명금속 패턴과 게이트 금속 패턴으로 구성되는 게이트 라인, 게이트 전극, 하부 게이트 패드, 하부 데이터 패드를 포함하는 게이트 패턴들과 화소전극을 형성하는 단계와;
    제2 마스크 공정을 이용하여 게이트 절연 패턴과 반도체 패턴을 형성하는 단계와;
    제3 마스크 공정을 이용하여 데이터 라인, 소스 전극, 드레인 전극, 상부 게이트 패드, 상부 데이터 패드를 포함하는 소스/드레인 패턴들을 형성함과 동시에 상기 화소전극 상부의 게이트 금속 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
  8. 제 6 항에 있어서,
    상기 제3 마스크 공정은
    상기 게이트 라인과 상기 게이트 절연막 및 반도체 패턴을 사이에 두고 중첩되며 상기 화소전극과 접속되는 스토리지 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
  9. 제 7 항에 있어서,
    상기 제2 마스크 공정은
    상기 게이트 패턴들 및 화소전극이 형성된 상기 기판 상에 게이트 절연층, 반도체층을 적층하는 단계와;
    상기 반도체층의 상부에 회절 노광 마스크 및 반투과 마스크 중 어느 하나를 이용하여 제1 영역과 제1 영역 보다 낮은 높이의 제2 영역을 갖는 포토레지스 패턴을 형성하는 단계와;
    상기 포토레지스 패턴을 마스크로 이용한 식각공정으로 상기 게이트 전극, 소스전극 및 드레인 전극을 포함하는 박막트랜지스터 영역과 상기 게이트라인, 데이터 라인과 중첩되는 게이트 절연 패턴 및 반도체 패턴을 형성하는 단계와;
    상기 포토레지스 패턴의 제2 영역을 애싱공정으로 제거한 후 노출된 반도체 패턴을 식각해내어 상기 게이트 절연 패턴이 노출되게 하는 단계와;
    상기 제1 영역만이 잔존하는 포토레지스트 패턴을 제거해내는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
  10. 제 8 항에 있어서,
    상기 반도체 패턴이 제거되어 상기 게이트 절연 패턴이 노출되는 영역으로는
    상기 박막 트랜지스터 영역에서 상기 소스 전극, 드레인 전극, 그리고 소스 전극 및 드레인 전극 사이의 채널부와 중첩되는 영역을 제외한 나머지 영역과,
    상기 게이트 라인 중 셀과 셀사이의 일부영역이 포함되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판 제조 방법.
  11. 제 9 항에 있어서,
    상기 반도체 패턴을 제거될 때 상기 스토리지 전극과 중첩되는 반도체 패턴도 제거되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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