KR101263196B1 - 표시 기판 및 이의 제조 방법 - Google Patents

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Abstract

배선 불량이 제거된 저저항 금속 배선을 구비한 표시 기판 및 이의 제조 방법이 개시된다. 게이트 배선들은 제1 방향으로 연장되어 형성된다. 소스 배선들은 게이트 배선들과 교차하는 제2 방향으로 연장되고, 몰리브덴 또는 몰리브덴 합금으로 형성된 제1 하부층 및 알루미늄 또는 알루미늄 합금으로 형성된 제1 상부층으로 이루어진다. 화소부들은 게이트 배선들과 소스 배선들에 의해 정의된다. 스위칭 소자는 각 화소부에 형성되고, 게이트 배선으로부터 연장된 게이트 전극과, 소스 배선으로부터 연장된 소스 전극을 포함한다. 화소 전극은 투명 도전 물질로 형성되어, 스위칭 소자의 드레인 전극과 전기적으로 연결된다. 이에 따라, 이중막 구조(Mo/Al)로 금속 배선을 형성함으로써 배선 불량을 막을 수 있다.
Figure R1020060000205
저저항 배선, 몰리브덴, 알루미늄, 이중막 구조, 부식

Description

표시 기판 및 이의 제조 방법{DISPLAY SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 표시 패널의 단면도이다.
도 3a 내지 도 3c는 도 2에 도시된 콘택부, 게이트 패드 및 소스 패드에 대한 확대도들이다.
도 4a 내지 도 4i는 도 2에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 5a 내지 도 5h는 도 2에 도시된 어레이 기판의 다른 실시예에 따는 제조 방법을 설명하기 위한 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
GLn-1, GLn : 게이트 배선들 DLm, DLm+1 : 소스 배선들
P : 화소부 TFT : 스위칭 소자
111 : 게이트 전극 SE : 소스 전극
DE : 드레인 전극 131 : 채널부
115 : 스토리지 공통전극 PE : 화소 전극
DP : 소스 패드 GP : 게이트 패드
110a : 제1 하부층 110b : 제1 상부층
110 : 게이트 금속층 140a : 제2 하부층
140b : 제2 상부층 140 : 소스 금속층
본 발명은 표시 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 저저항 금속 배선을 구비한 표시 기판 및 이의 제조 방법에 관한 것이다.
일반적으로 액정 표시 장치(Liquid Crystal Display; LCD)는 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 배선들 및 게이트 배선들과 교차하는 소스 배선들이 형성되며, 게이트 배선과 소스 배선에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 게이트 배선으로부터 연장된 게이트 전극, 게이트 전극과 절연되며 게이트 전극과 오버랩된 채널, 소스 배선으로부터 형성되어 채널에 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널에 전기적으로 연결된 드레인 전극을 포함한다.
상기 표시 기판을 제조하기 위해서는 마스크가 필요하며, 최근 공정 시간의 단축 및 극저원가 구현을 위해 상기 마스크의 개수를 줄이는 공정이 개발되고 있다. 예컨대, 5매 마스크 공정은 게이트 배선을 포함하는 게이트 금속 패턴 공정, 채널 패턴 공정, 소스 금속 패턴 공정, 콘택홀 패턴 공정 및 화소 전극 패턴 공정 에 각각 1매 마스크를 사용한다. 4매 마스크 공정은 상기 5매 마스크 공정에서 채널 패턴 공정 및 소스 금속 패턴 공정을 1매 마스크로 구현함으로써 총 4매 마스크를 사용한다.
또한, 최근 표시 장치의 대형화 및 고정세화 됨에 따라서 표시 기판에 형성된 금속 배선의 RC 지연이 증가되는 문제점이 발생하고 있다. 이를 해결하기 위해 상기 RC 지연을 최소화하기 위해서 저저항 금속인 알루미늄을 이용하여 금속 배선을 구현할 수 있다. 그러나, 상기 알루미늄 배선은 상기 RC 지연을 해결할 수는 있으나, 제조 공정 중 불량 발생율이 높은 단점을 갖는다.
이에 본 발명의 기술적 과제는 이러한 점에 착안된 것으로, 본 발명의 목적은 저저항 금속 배선의 불량을 방지하기 위한 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 복수의 게이트 배선들, 복수의 소스 배선들, 복수의 화소부들, 스위칭 소자 및 화소 전극을 포함한다. 상기 게이트 배선들은 제1 방향으로 연장되어 형성된다. 상기 소스 배선들은 상기 게이트 배선들과 교차하는 제2 방향으로 연장되고, 몰리브덴 또는 몰리브덴 합금으로 형성된 제1 하부층 및 알루미늄 또는 알루미늄 합금으로 형성된 제1 상부층으로 이루어진다. 상기 화소부들은 상기 게이트 배선들과 소스 배선들에 의해 정의된다. 상기 스위칭 소자는 각 화소부에 형성되고, 게이트 배선으로부터 연장된 게이트 전극과, 소스 배선으로부터 연장된 소스 전극을 포함한다. 상기 화소 전극은 투명 도전 물질로 형성되어, 상기 스위칭 소자의 드레인 전극과 전기적으로 연결된다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 위에 게이트 금속층을 형성하는 단계와, 제1 포토레지스트 패턴을 이용해 상기 게이트 금속층을 패터닝하여 게이트 배선, 스위칭 소자의 게이트 전극, 및 스토리지 공통전극을 포함하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 베이스 기판 위에 몰리브덴 또는 몰리브덴 합금으로 형성된 제1 하부층 및 알루미늄 또는 알루미늄 합금으로 형성된 제1 상부층으로 이루어진 소스 금속층을 형성하는 단계와, 제2 포토레지스트 패턴을 이용해 상기 소스 금속층을 패터닝하여 상기 게이트 배선과 교차하는 소스 배선, 상기 스위칭 소자의 소스 및 드레인 전극을 포함하는 소스 패턴을 형성하는 단계 및 제3 포토레지스트 패턴을 이용해 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함한다.
이러한 표시 기판 및 이의 제조 방법에 의하면, 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성된 하부층과 알루미늄(Al) 또는 알루미늄 합금으로 형성된 상부층으로 이루어진 이중막 구조(Mo/Al)로 금속 배선을 형성함으로써 배선 불량을 막을 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 표시 패널의 개략적인 평면도이다.
도 2는 도 1의 I-I' 선을 따라 절단한 표시 패널의 단면도이다.
도 1 및 도 2를 참조하면, 표시 패널은 어레이 기판(100)과, 상기 어레이 기판(100)과 대향하는 컬러필터 기판(200) 및 상기 두 기판(100, 200) 사이에 개재된 액정층(300)을 포함한다.
상기 어레이 기판(100)은 제1 베이스 기판(101)을 포함한다. 상기 제1 베이스 기판(101)은 복수의 게이트 배선들(GLn-1, GLn)과, 복수의 소스 배선들(DLm, DLm+1), 화소부(P), 스위칭 소자(TFT), 스토리지 공통전극(115) 및 화소 전극(PE)을 포함한다.
상기 게이트 배선들(GLn-1, GLn)은 제1 방향으로 연장되어 형성되고, 게이트 금속층으로 형성된다.
상기 게이트 금속층은 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성된 제1 하부층(110a)과 알루미늄(Al) 또는 알루미늄 합금으로 형성된 제1 상부층(110b)으로 이루어진 이중막 구조(Mo/Al)를 갖는다.
상기 게이트 배선들(GLn-1, GLn)은 저저항성이 우수한 알루미늄을 포함하는 금속 물질로 형성된 제1 상부층(110b)을 가짐에 따라서 배선의 RC 지연을 최소화시킬 수 있다. 또한, 접촉성이 우수한 몰리브덴을 포함하는 금속 물질로 형성된 제1 하부층(110a)을 가짐에 따라서 어레이 기판(100)에의 접합성을 개선하고, 인접한 다른 층과의 접촉 저항을 최소화시킬 수 있다.
상기 게이트 배선(GLn)의 단부에는 게이트 패드(GP)가 형성된다. 상기 게이트 패드(GP)는 게이트 배선(GLn)으로부터 연장된 게이트 단부 패턴(113)과, 상기 게이트 단부 패턴(113)과 제1 콘택홀(173)을 통해 전기적으로 접촉된 게이트 패드 패턴(163)을 포함한다. 상기 제1 콘택홀(173)은 상기 게이트 단부 패턴(113)에 대응하여여 복수개 형성될 수 있다.
상기 소스 배선들(DLm, DLm+1)은 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 소스 금속층으로 형성된다. 상기 소스 금속층은 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성된 제2 하부층(140a)과 알루미늄(Al) 또는 알루미늄 합금으로 형성된 제2 상부층(140b)으로 이루어진 이중막 구조(Mo/Al)를 갖는다.
상기 소스 배선들(DLm, DLm+1)은 저저항성이 우수한 알루미늄(Al)을 포함하는 금속 물질로 형성된 제2 상부층(140b)을 가짐에 따라서 배선의 RC 지연을 최소화시킬 수 있다. 또한, 접촉성이 우수한 몰리브덴(Mo)을 포함하는 금속 물질로 형성된 제2 하부층(140a)을 가짐에 따라서 어레이 기판(100)에의 접합성을 개선하고, 인접한 다른 층과의 접촉 저항을 최소화시킬 수 있다.
상기 소스 배선(DLn)의 단부에는 소스 패드(DP)가 형성된다. 상기 소스 패드(DP)는 소스 배선(DLm)으로부터 연장된 소스 단부 패턴(147)과, 상기 소스 단부 패턴(147)과 제2 콘택홀(177)을 통해 전기적으로 연결된 소스 패드 패턴(167)을 포함한다. 상기 제2 콘택홀(177)은 상기 소스 단부 패턴(147)에 대응하여 복수개 형성될 수 있다.
상기 화소부(P)는 상기 게이트 배선들(GLn-1, GLn)과, 소스 배선들(DLm, DLm+1)에 의해 정의된 영역에 형성된다. 상기 화소부(P)는 상기 스위칭 소자(TFT), 스토리지 공통전극(115) 및 화소 전극(PE)을 포함한다.
상기 스위칭 소자(TFT)는 상기 게이트 배선(GLn)으로부터 연장되어 형성된 게이트 전극(111)과, 상기 소스 배선(DLm)으로부터 연장되어 형성된 소스 전극(SE) 및 상기 화소 전극(PE)과 콘택부(171)를 통해 전기적으로 연결된 드레인 전극(DE)을 포함한다. 또한, 상기 게이트 전극(111)과 오버랩되고 상기 소스 및 드레인 전극(SE, DE)과 전기적으로 연결된 채널부(131)를 포함한다. 상기 채널부(131)는 비정질 실리콘(a-Si)으로 형성된 활성층(130a)과 n+ 이온이 고농도로 도핑된 저항성 접촉층(n+ a-Si)(130b)을 포함한다.
상기 스토리지 공통전극(115)은 상기 게이트 금속층(110a, 110b)으로 형성된 게이트 배선(GLn-1)과 전기적으로 연결되어 상기 화소 전극(PE)의 하부에 형성된다. 즉, 상기 화소부(P)에는 상기 스토리지 공통전극(115)을 제1 전극, 상기 화소 전극(PE)을 제2 전극으로 하고, 상기 두 전극(115, PE) 사이에 개재된 절연층(125, 135)을 유전체로 하는 스토리지 캐패시터(CST)가 형성된다. 여기서, 도면부호 '125'는 패터닝된 게이트 절연층이고, 도면부호 '135'는 패터닝된 활성층(130a) 및 저항성 접촉층(130b)이다.
상기 스토리지 캐패시터(CST)는 이전 게이트 배선(GLn-1)에 게이트 오프 전압이 인가되면 상기 스토리지 공통전극(115)에 게이트 오프 전압이 공통 전압으로 인가된다. 이에 의해 스토리지 캐패시터(CST)는 상기 화소 전극(PE)에 인가된 화소 전압을 일정시간 유지시키는 전단 게이트 방식으로 구동된다. 여기서는 전단 게이트 방식으로 구동되는 스토리지 캐패시터(CST)를 예로 하여 설명하였으나, 별도의 공통전압이 인가되어 구동되는 독립 배선 방식으로 구현될 수도 있다.
상기 화소 전극(PE)은 투명 도전층으로 형성되며, 도시된 바와 같이 상기 드레인 전극(DE)의 일단부에 형성된 상기 콘택부(171)를 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 도전성 물질로 형성되며, 상기 투명 도전성 물질은 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질이다.
상기 컬러필터 기판(200)은 제2 베이스 기판(201)을 포함한다. 상기 제2 베이스 기판(201)은 차광 패턴(210), 컬러필터층(220), 오버 코팅층(230) 및 공통 전극층(240)을 포함한다.
상기 차광 패턴(210)은 상기 화소부(P)에 대응하여 내부 공간을 정의하고 누설광을 차단한다.
상기 컬리필터층(220)은 복수의 컬러필터패턴들을 포함하며, 각 컬러필터패턴은 상기 차광 패턴(210)에 의해 정의된 내부 공간에 충진된다. 상기 컬러필터패턴은 입사되는 광에 응답하여 고유의 색광을 발현한다. 바람직하게 상기 컬러필터패턴들은 레드, 그린 및 블루필터패턴들을 포함한다.
상기 오버 코팅층(230)은 상기 컬러필터층(220) 위에 형성되어, 상기 제2 베이스 기판(201)의 평탄화를 도모하며, 상기 컬러필터층(220)을 보호한다.
상기 공통 전극층(240)은 상기 오버 코팅층(230) 위에 형성되며, 상기 어레이 기판(100)의 화소 전극(PE)에 대향하는 전극으로 공통 전압이 인가된다. 이에 의해, 상기 화소부(P)에는 상기 화소 전극(PE)을 제1 전극으로 하고 상기 공통 전극층(240)을 제2 전극으로 하며, 상기 액정층(300)을 유전체로 하는 액정 캐패시터 (CLC)가 형성된다.
상기 액정층(300)은 상호 결합된 상기 어레이 기판(100) 및 컬러필터 기판(200) 사이에 개재된다. 상기 액정층(300)은 상기 어레이 기판(100)의 화소 전극(PE)과, 상기 컬러필터 기판(200)의 공통 전극층(240)에 의해 형성된 전계의 세기에 대응하여 액정 분자의 배열각이 변화되며, 이에 따라서 계조를 표시한다.
도 3a 내지 도 3c는 도 2에 도시된 콘택부, 게이트 패드 및 소스 패드에 대한 확대도들이다.
도 3a는 콘택부에 대한 확대도이다. 도 1 및 도 3a를 참조하면, 콘택부(171)는 상기 스위칭 소자(TFT)의 드레인 전극(DE)과 화소 전극(PE)을 전기적으로 연결하는 부분이다. 상기 콘택부(171)는 상기 드레인 전극(DE)의 제1 단면(SC1)에 형성되어, 상기 제1 단면(SC1)과 화소 전극(PE)이 접촉된다. 상기 드레인 전극(DE)은 몰리브덴 또는 몰리브덴 합금으로 이루어진 제2 하부층(130a)과 알루미늄 또는 알루미늄 합금으로 이루어진 제2 상부층(130b)으로 이루어진 소스 금속층으로 형성된다.
상기 화소 전극(PE)과 콘택 특성이 우수한 몰리브덴으로 이루어진 제2 하부층(130a)과 상기 화소 전극(PE)이 접촉됨에 따라서 상기 콘택부(171)의 콘택 특성을 향상시킬 수 있다. 또한, 상기 알루미늄으로 이루어진 제2 상부층(130b)에 의해 저저항 특성을 향상시킬 수 있다.
도 3b는 게이트 패드에 대한 확대도이다. 도 1 및 도 3b를 참조하면, 게이트 패드(GP)는 게이트 배선(GLn)의 일단부에 형성되어 게이트 신호를 출력하는 외부 장치의 단자와 접촉되는 부분이다. 상기 게이트 패드(GP)는 제1 콘택홀(173)이 형성된 게이트 단부 패턴(113), 게이트 절연층(120), 보호 절연층(150)과, 상기 제1 콘택홀(173)을 통해 상기 게이트 단부 패턴(113)의 제2 단면(SC2)과 전기적으로 접촉되는 게이트 패드 패턴(163)을 포함한다.
상기 게이트 단부 패턴(113)은 게이트 배선(GLn)으로부터 연장되어 형성됨에 따라서 몰리브덴 또는 몰리브덴 합금으로 이루어진 제1 하부층(110a)과, 알루미늄 또는 알루미늄 합금으로 이루어진 제1 상부층(110b)을 포함한다. 상기 게이트 패드 패턴(163)은 화소 전극(PE)과 동일 물질로 형성된다.
상기 제2 단면(SC2)의 제1 하부층(110a)과 상기 게이트 패드 패턴(163)이 접촉됨에 따라서 상기 게이트 단부 패턴(113)과 게이트 패드 패턴(163)이 전기적으로 연결된다. 바람직하게는 상기 제1 콘택홀(173)을 복수개 형성하여, 상기 게이트 패드 패턴(163)과 접촉되는 제2 단면(SC2)을 복수개 형성함으로써 전기적 접촉 면적을 확장시킬 수 있다.
또한, 게이트 단부 패턴(113)의 제1 상부층(110b)을 제1 콘택홀(173)을 통해 제거함으로써 알루미늄으로 이루어진 제1 상부층(110b)에 의해 알루미늄 힐록(Hilock) 현상 및 알루미늄 부식에 의한 콘택 저항 증가 등의 문제점을 막을 수 있다.
도 3c는 소스 패드에 대한 확대도이다. 도 1 및 도 3c를 참조하면, 소스 패드(DP)는 소스 배선(DLm)의 일단부에 형성되어 소스 신호를 출력하는 외부 장치의 단자와 접촉되는 부분이다. 상기 소스 패드(DP)는 제2 콘택홀(177)이 형성된 소스 단부 패턴(147), 보호 절연층(150)과, 상기 제2 콘택홀(177)을 통해 상기 소스 단부 패턴(147)의 제3 단면(SC3)과 전기적으로 접촉되는 소스 패드 패턴(167)을 포함한다.
상기 소스 단부 패턴(147)은 소스 배선(DLm)으로부터 연장되어 형성됨에 따라서 몰리브덴 또는 몰리브덴 합금으로 이루어진 제2 하부층(140a)과, 알루미늄 또는 알루미늄 합금으로 이루어진 제2 상부층(140b)을 포함한다. 상기 소스 패드 패턴(167)은 화소 전극(PE)과 동일 물질로 형성된다.
상기 제3 단면(SC3)의 제2 하부층(140a)과 상기 소스 패드 전극(167)이 접촉됨에 따라서 상기 소스 단부 패턴(147)과 소스 패드 패턴(167)이 전기적으로 연결된다. 바람직하게는 상기 제2 콘택홀(177)을 복수개 형성하여, 상기 소스 패드 패턴(167)과 접촉되는 제3 단면(SC3)을 복수개 형성함으로써 전기적 접촉 면적을 확장시킬 수 있다.
또한, 소스 단부 패턴(147)의 제2 상부층(130b)을 제2 콘택홀(177)을 통해 제거함으로써 알루미늄으로 이루어진 제2 상부층(130b)에 의해 알루미늄 힐록(Hillock) 현상 및 알루미늄 부식에 의한 콘택 저항 증가 등의 문제점을 막을 수 있다.
도 4a 내지 도 4i는 도 2에 도시된 어레이 기판의 제조 방법을 설명하기 위한 공정도들이다.
도 1 및 도 4a를 참조하면, 제1 베이스 기판(101) 위에 몰리브덴 또는 몰리브덴 합금으로 형성된 제1 하부층(110a) 및 알루미늄 또는 알루미늄 합금으로 형성 된 제1 상부층(110b)을 순차적으로 적층하여 게이트 금속층(110)을 형성한다. 상기 제1 하부층(110a)은 후술되는 게이트 패드 패턴(163)과 접촉을 용이하게 하기 위해 대략 500 내지 1500 Å두께로 형성한다. 상기 제1 하부층(110a)은 제조 공정상 알루미늄 간의 스트레스에 의한 힐록 현상을 막기 위해 티타늄(Ti)으로 형성할 수도 있다.
상기 게이트 금속층(110)이 형성된 제1 베이스 기판(101) 위에 제1 포토레지스트층을 형성하고, 상기 제1 포토레지스트층을 패터닝하여 제1 포토레지스트 패턴(PR1)을 형성한다.
상기 제1 포토레지스트 패턴(PR1)은 게이트 배선들(GLn-1, GLn)이 형성되는 게이트 배선 영역(미도시), 게이트 패드(GP)가 형성되는 게이트 패드 영역(GPA), 스위칭 소자(TFT)의 게이트 전극(111)이 형성되는 게이트 전극 영역(GEA) 및 스토리지 캐패시터(CST)의 스토리지 공통전극(115)이 형성되는 스토리지 영역(CSTA)에 형성된다.
도 1 및 도 4b를 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 이용하여 상기 게이트 금속층(110)을 패터닝하여, 게이트 배선들(GLn-1, GLn), 게이트 단부 패턴(113), 게이트 전극(GE) 및 스토리지 공통전극(115)을 포함하는 게이트 패턴을 형성한다.
상기 게이트 패턴이 형성된 제1 베이스 기판(101) 위에 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 상기 게이트 패턴의 상부층(110b)에 포함된 알루미늄의 힐록 현상을 방지하기 위해 섭씨 100도 내지 150 도 정도의 저온 공 정으로 형성한다. 또는 게이트 절연층(120)을 이중막 구조로 형성할 수 있다. 즉, 알루미늄이 포함된 상부층(110b)과 마주하는 하부 절연층은 저온 공정으로 형성하여 알루미늄 힐록 현상을 방지하고, 상기 하부 절연층 위에 노말(normal) 공정으로 상부 절연층을 형성한다.
상기 게이트 절연층(120)이 형성된 제1 베이스 기판(101) 위에 비정질 실리콘(a-Si)으로 형성된 활성층(130a), n+ 이온이 고농도로 도핑된 비정질 실리콘(n+ a-Si)으로 형성된 저항성 접촉층(130b)을 순차적으로 적층한다. 상기 저항성 접촉층(130b)이 형성된 제1 베이스 기판(101) 위에 몰리브덴 또는 몰리브덴 합금으로 형성된 제2 하부층(140a) 및 알루미늄 또는 알루미늄 합금으로 형성된 제2 상부층(140b)을 순차적으로 적층하여 소스 금속층(140)을 형성한다. 상기 제2 하부층(140a)은 후술되는 화소 전극(PE) 및 소스 패드 패턴(167)과 접촉을 용이하게 하기 위해 대략 500 내지 1500 Å두께로 형성한다. 여기서, 상기 제2 하부층(140a)은 제조 공정상 알루미늄 간의 스트레스에 의한 힐록 현상을 막기 위해 티타늄(Ti)으로 형성할 수도 있다.
상기 소스 금속층(130)이 형성된 제1 베이스 기판(101) 위에 제2 포토레지스트층을 형성하고, 상기 제2 포토레지스트층을 패터닝하여 제2 포토레지스트 패턴(PR21, PR22)을 형성한다.
상기 제2 포토레지스트 패턴(PR21, PR22)은 스위칭 소자(TFT)의 소스 전극(SE)이 형성되는 소스 전극 영역(SEA), 활성층(131a)이 노출되는 채널 영역(CHA), 드레인 전극(DE)이 형성되는 드레인 전극 영역(DEA), 스토리지 캐패시터가 정의되 는 스토리지 영역(CSTA), 소스 패드(SP)가 형성되는 소스 패드 영역(DPA)에 형성된다. 또한, 도시되지는 않았으나 제2 포토레지스트 패턴(PR21, PR22)은 상기 소스 배선들(DLm, DLm+1)이 형성되는 소스 배선 영역(미도시)에 형성된다.
구체적으로, 제2 포토레지스트 패턴은 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA), 스토리지 영역(CSTA), 소스 패드 영역(SPA) 및 소스 배선 영역(미도시)에 제1 두께(t1)로 형성된 제1 패턴(PR21)과, 상기 채널 영역(CHA)에 제2 두께(t2)로 형성된 제2 패턴(PR22)을 포함한다. 상기 제2 포토레지스트층이 포지티브형인 경우, 상기 제2 패턴(PR22)은 슬릿 마스크 또는 하프톤 마스크를 통해서 패터닝되어 상기 제1 두께(t1) 보다 얇은 상기 제2 두께(t2)로 형성된다.
도 1 및 도 4c를 참조하면, 상기 제2 포토레지스트 패턴(PR21, PR22)을 이용하여 상기 소스 금속층(140) 및 채널층(130)을 식각 공정을 통해서 소스 패턴을 형성한다. 상기 소스 패턴은 소스 전극, 드레인 전극 및 채널 영역(SEA, DEA, CHA)에 형성된 제1 소스 패턴(131, 141)과, 스토리지 영역(CSTA)에 형성된 제2 소스 패턴(135, 145) 및 소스 패드 영역(DPA)에 형성된 제3 소스 패턴(137, 147)을 포함한다. 상기 제3 소스 패턴(137, 147)은 소스 배선 영역(미도시)에 형성된 소스 패턴을 포함한다.
이후, 상기 제2 포토레지스트 패턴(PR21, PR22)을 에치 백 공정을 통해 일정두께 만큼 제거한다. 상기 제거된 두께는 상기 제1 두께(t1) 이상이며 제2 두께(t2) 보다 작다.
도 1 및 도 4d를 참조하면, 상기 에치 백 공정에 의해 상기 채널 영역(CHA) 에 형성된 제2 패턴(PR22)은 제거되고, 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA), 스토리지 영역(CSTA) 및 소스 패드 영역(DPA)에는 제3 두께(t3)의 제3 패턴(PR3)이 남게 된다.
상기 제3 패턴(PR23)을 이용하여 상기 제1 소스 패턴(131, 141)을 패터닝하여 상기 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 이후, 상기 소스 및 드레인 전극(SE, DE)을 이용하여 상기 채널 영역(CHA)의 저항성 접촉층(130b)을 제거하여 활성층(130a)을 노출시킨다. 이에 의해 상기 스위칭 소자(TFT)의 소스 전극(SE), 드레인 전극(DE) 및 채널부(131)가 완성된다.
도 1 및 도 4e를 참조하면, 상기 채널 영역(CHA)의 활성층(130a)이 노출된 제1 베이스 기판(101) 위에 보호 절연층(150)을 형성한다.
상기 보호 절연층(150)이 형성된 제1 베이스 기판(101) 위에 제3 포토레지스트층을 형성하고, 상기 제3 포토레지스트층을 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다.
상기 제3 포토레지스트 패턴(PR3)은 스위칭 소자(TFT)가 형성되는 스위칭 소자 영역(SWA)에 형성되고, 또한, 상기 화소 전극 영역(PEA), 콘택부 영역(CA1), 제1 콘택홀 영역(CA2) 및 제2 콘택홀 영역(CA3)을 제외한 제1 베이스 기판(101)의 나머지 영역에 형성된다. 즉, 상기 제3 포토레지스트 패턴(PR3)은 스위칭 소자 영역(SWA)과, 소스 배선들(DLm, DLm+1) 및 게이트 배선들(GLn-1, GLn)이 형성된 배선 영역(미도시)에 형성된다.
도 1 및 도 4f를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 이용해 제1 식각 공정으로 상기 화소 전극 영역(PEA), 콘택부 영역(CA1), 제1 콘택홀 영역(CA2) 및 제2 콘택홀 영역(CA3)에 형성된 게이트 절연층(120) 및 보호 절연층(150)을 제거한다. 여기서, 상기 제1 식각 공정은 건식 식각 공정이 바람직하다.
이에 의해 상기 콘택부 영역(CA1)에는 드레인 전극(DE)의 일단부가 노출되고, 상기 제1 콘택홀 영역(CA2)에는 제1 콘택홀(173)이 형성되며, 상기 제2 콘택홀 영역(CA2)에는 제2 콘택홀(177)이 형성된다. 상기 제1 및 제2 콘택홀(173, 177)은 복수개 형성될 수도 있다.
한편, 상기 스위칭 소자(TFT), 게이트 배선들(GLn-1, GLn) 및 소스 배선들(DLm, DLm+1) 위에 게이트 절연층(120) 및/또는 보호 절연층(150)이 남는다.
도 1 및 도 4g를 참조하면, 상기 제3 포토레지스트 패턴(PR3)을 이용해 제2 식각 공정으로 상기 콘택부 영역(CA1)에 노출된 드레인 전극(DE)의 일단부와, 제1 콘택홀 영역(CA1)에 노출된 게이트 단부 패턴(113)과, 스토리지 영역(CSTA)에 노출된 제2 소스 패턴(145) 및 제2 콘택홀 영역(CA2)에 노출된 소스 단부 패턴(147)을 식각한다. 이에 의해 상기 드레인 전극(DE)의 일단부에는 제1 단면(SC1)이 형성되고, 상기 게이트 단부 패턴(113)에는 제2 단면(SC2)이 형성되며, 소스 단부 패턴(147)에는 제3 단면(SC3)이 형성된다.
여기서, 상기 제2 식각 공정은 건식 식각 공정이 바람직하다. 상기 제2 식각 공정은 상기 제1 내지 제3 단면(SC1, SC2, SC3)의 상부층에 포함된 알루미늄이 부식되는 것을 방지하기 위해 염소(Cl)계 가스와 플루오르(F)계 가스가 혼합된 혼합 가스로 식각한다. 상기 혼합 가스를 식각 가스로 사용할 경우, 상기 제1 내지 제3 단면(SC1, SC2, SC3)의 표면에 흡착된 염소 이온을 플루오르 이온으로 치환하는 반응이 일어나 부식의 원인인 염소 이온의 잔류를 막을 수 있다.
또한, 부식을 방지하기 위한 다른 방법으로는 알루미늄을 염소계 가스로 1차 식각한 후 하부층의 몰리브덴을 플루오르계 가스로 제2 식각할 경우, 상기 플루오르계 가스에 의해 상기 제1 베이스 기판(101)에 잔류하는 염소 이온을 제거할 수도 있다.
도 1 및 도 4h를 참조하면, 상기 제1 내지 제3 단면(SC1, SC2, SC3)이 형성된 제1 베이스 기판(101) 위에 투명 도전층(160)을 형성한다. 상기 투명 도전층(160)은 투명 도전성 물질로 형성되며, 상기 투명 도전성 물질은 인듐(In), 주석(Sn), 아연(Zn), 알루미늄(Al) 및 갈륨(Ga) 중 선택된 하나 이상을 함유한 산화물질이다.
상기 투명 도전층(160)은 상기 드레인 전극(DE)의 제1 단면(SC1)과 접촉되고, 상기 게이트 단부 패턴(113)의 제2 단면(SC2)과 접촉되며, 상기 소스 단부 패턴(147)의 제3 단면(SC3)과 접촉된다.
이 후, 상기 제3 포토레지스트 패턴(PR3)을 스트립 공정을 통해서 제거한다.
도 1 및 도 4i를 참조하면, 상기 제3 포토레지스트 패턴(PR3)이 형성된 스위칭 소자 영역(SWA)에 형성된 투명 도전층(160)은 상기 제3 포토레지스트 패턴(PR3)이 제거됨과 동시에 제거된다. 또한, 도시되지는 않았으나, 소스 배선들(DLm, DLm+1) 및 게이트 배선들(GLn-1, GLn) 위에 형성된 제3 포토레지스트 패턴(PR3)에 의해 상기 소스 배선들(DLm, DLm+1) 및 게이트 배선들(GLn-1, GLn) 위에 형성된 투 명 도전층(160) 역시 상기 제3 포토레지스트 패턴(PR3)이 제거됨과 동시에 제거된다.
상기 제3 포토레지스트 패턴(PR3)의 스트립 공정을 통해서 상기 투명 도전층(160)은 패터닝되어, 화소 전극(PE), 게이트 패드 패턴(163) 및 소스 패드 패턴(167)이 형성된다.
구체적으로, 상기 드레인 전극(DE)의 제1 단면(SC1)과 화소 전극(PE)이 접촉된 콘택부(171)를 통해 상기 드레인 전극(DE)과 화소 전극(PE)이 전기적으로 접촉된다. 또한, 제1 콘택홀(173)을 통해 상기 게이트 단부 패턴(113)의 제2 단면(SC2)과 접촉된 게이트 패드 패턴(163)에 게이트 패드(GP)가 정의되고, 제2 콘택홀(177)을 통해 상기 소스 단부 패턴(147)의 제3 단면(SC3)과 접촉된 소스 패드 패턴(167)을 통해 소스 패드(DP)가 정의된다.
또한, 상기 화소 전극(PE)과 스토리지 공통전극(115)에 의해 스토리지 캐패시터(CST)가 정의된다.
이상과 같이, 게이트 금속층 및 소스 금속층을 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성된 하부층과 알루미늄(Al) 또는 알루미늄 합금으로 형성된 상부층(140b)으로 이루어진 이중막 구조(Mo/Al)로 형성함으로써 하부의 다른 막과의 접촉력을 향상시키고, 저저항 특성을 유지시키고, 알루미늄 부식에 의해 콘택 불량을 막을 수 있다.
구체적으로, 소스 금속층으로 형성된 소스 전극 및 드레인 전극(SE, DE)과, 상기 소스 및 드레인 전극(SE, DE)의 하부에 형성된 저항성 접촉층(131b)과의 접촉 성을 향상시켜 스위칭 소자(TFT)의 특성 저하를 막을 수 있다.
또한, 게이트 패드(GP) 및 소스 패드(DP)에서 게이트 단부 패턴(113) 및 소스 단부 패턴(147)에 제1 및 제2 콘택홀(173, 177)을 통해 알루미늄(Al)으로 이루어진 상부층 및 몰리브덴으로 이루어진 하부층을 동시에 제거시킴으로써 식각 공정시 알루미늄의 부식에 의해 불량을 막을 수 있다.
도 5a 내지 도 5h는 도 2에 도시된 어레이 기판의 다른 실시예에 따는 제조 방법을 설명하기 위한 공정도들이다.
도 1 및 도 5a를 참조하면, 제1 베이스 기판(401) 위에는 게이트 패턴(411, 413, 415), 게이트 절연층(420), 채널층(430) 및 소스 금속층(440)이 앞서 설명된 도 4a에서 설명된 바와 같이 실질적으로 동일한 방식으로 형성된다.
상기 소스 금속층(440)이 형성된 제1 베이스 기판(401) 위에 제2 포토레지스트 패턴(PR21, PR22)이 형성된다. 상기 제2 포토레지스트 패턴은 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA), 소스 패드 영역(SPA)에 제1 두께(t1)로 형성된 제1 패턴(PR21)과, 상기 채널 영역(CHA)에 제2 두께(t2)로 형성된 제2 패턴(PR22)을 포함한다.
즉, 도 4b에 도시된 일 실시예에 따른 제2 포토레지스트 패턴은 스토리지 영역(CSTA)에 형성되는 반면, 여기서는 스토리지 영역(CSTA)에 제2 포토레지스트 패턴이 형성되지 않는다.
도 1 및 도 5b를 참조하면, 상기 제2 포토레지스트 패턴(PR21, PR22)을 이용하여 상기 소스 금속층(440) 및 채널층(430)을 식각하여 소스 패턴을 형성한다. 상 기 소스 패턴은 소스 전극 영역, 채널 영역 및 드레인 전극 영역(SEA, CHA, DEA)에 형성된 제1 소스 패턴(431, 441)과, 소스 패드 영역(DPA)에 형성된 제2 소스 패턴(437, 447)을 포함한다. 상기 제2 소스 패턴(437, 447)은 소스 배선들을 포함한다.
이후, 상기 제2 포토레지스트 패턴(PR21, PR22)을 에치 백 공정을 통해 일정두께 만큼 제거한다.
도 1 및 도 5c를 참조하면, 상기 에치 백 공정에 의해 상기 채널 영역(CHA)에 형성된 제2 패턴(PR22)은 제거되고, 상기 소스 전극 영역(SEA), 드레인 전극 영역(DEA) 및 소스 패드 영역(DPA)에는 제3 두께(t3)의 제3 패턴(PR23)이 남게 된다.
상기 제3 패턴(PR23)을 이용하여 상기 제1 소스 패턴(431, 441)을 패터닝하여 상기 소스 전극(SE) 및 드레인 전극(DE)을 형성하고, 상기 채널 영역(CHA)의 저항성 접촉층(430b)을 제거하여 활성층(430a)을 노출시킨다. 이에 의해 상기 스위칭 소자(TFT)의 소스 전극(SE), 드레인 전극(DE) 및 채널부(431)가 완성된다.
도 1 및 도 5d를 참조하면, 상기 스위칭 소자(TFT)의 채널부(431)가 형성된 제1 베이스 기판(401) 위에 보호 절연층(450)을 형성한다. 상기 보호 절연층(450)이 형성된 제1 베이스 기판(401) 위에 제3 포토레지스트층을 증착 및 패터닝하여 제3 포토레지스트 패턴(PR3)을 형성한다.
상기 제3 포토레지스트 패턴(PR3)은 상기 스위칭 소자(TFT)가 형성되는 스위칭 소자 영역(SWA) 및 스토리지 영역(CSTA)에 형성되고, 또한, 상기 화소 전극 영역(PEA), 콘택부 영역(CA1), 제1 콘택홀 영역(CA2) 및 제2 콘택홀 영역(CA3)을 제외한 제1 베이스 기판(101)의 나머지 영역에 형성된다.
구체적으로 상기 스위칭 소자 영역(SWA) 및 배선들(DLm, DLm+1, GLn-1, GLn)이 형성되는 영역(미도시)에는 제1 두께(t1)의 제1 패턴(PR31)이 형성되고, 상기 스토리지 영역(CSTA)에는 제2 두께(t2)의 제2 패턴(PR32)이 형성된다. 상기 제3 포토레지스트층이 포지티브형인 경우, 상기 제2 패턴(PR32)은 슬릿 마스크 또는 하프톤 마스크를 통해서 패터닝되어 상기 제1 두께(t1) 보다 얇은 상기 제2 두께(t2)로 형성된다.
도 1 및 도 5e를 참조하면, 상기 제3 포토레지스트 패턴(PR31, PR32)을 이용해 제1 식각 공정으로 상기 화소 전극 영역(PEA), 콘택부 영역(CA1), 제1 콘택홀 영역(CA2) 및 제2 콘택홀 영역(CA3)에 형성된 게이트 절연층(420) 및 보호 절연층(450)을 제거한다. 여기서, 상기 제1 식각 공정은 건식 식각 공정이 바람직하다.
이에 의해 상기 게이트 전극(411) 위에는 제1 게이트 절연패턴(421) 및 소스 및 드레인 전극(SE, DE) 위에는 제1 보호 절연패턴(451)이 형성된다. 상기 콘택부 영역(CA1)은 드레인 전극(DE)의 일단부가 노출되고, 상기 제1 콘택홀 영역(CA2)에는 상기 게이트 절연층(420) 및 보호 절연층(450)이 제거된 제1 콘택홀(473)이 형성되며, 상기 제2 콘택홀 영역(CA2)에는 보호 절연층(450)이 제거된 제2 콘택홀(477)이 형성된다. 상기 제1 및 제2 콘택홀(473, 477)은 복수개 형성될 수도 있다.
즉, 상기 제1 식각 공정에 의해 상기 드레인 전극(DE)의 일단부가 노출되고, 상기 제1 콘택부(473)에 의해 게이트 단부 패턴(411)이 노출되며, 제2 콘택홀(477)에 의해 소스 단부 패턴(447)이 노출된다.
한편, 상기 스토리지 영역(CSTA)에는 스토리지 공통전극(415) 위에 게이트 절연패턴(425) 및 보호 절연패턴(455)이 형성된다.
이후, 상기 제3 포토레지스트 패턴(PR31, PR32)을 에치 백 공정을 통해 일정두께 만큼 제거한다.
도 1 및 도 5f를 참조하면, 상기 에치 백 공정에 의해 상기 스토리지 영역(CSTA)에 형성된 제2 패턴(PR32)은 제거되고, 스위칭 소자 영역(SWA) 및 상기 배선들(DLm, DLm+1, GLn-1, GLn)이 형성된 배선 영역(미도시)에는 제3 두께(t3)의 제3 패턴(PR33)이 남게 된다.
상기 제3 패턴(PR33)을 이용해 제2 식각 공정으로 노출된 드레인 전극(DE)의 일단부와, 상기 제1 콘택부(473)에 의해 노출된 게이트 단부 패턴(411) 및 제2 콘택홀(477)에 의해 노출된 소스 단부 패턴(447)을 제거한다. 이에 의해 상기 드레인 전극(DE)의 일단부에는 제1 단면(SC1)이 형성되고, 상기 게이트 단부 패턴(413)에는 제2 단면(SC2)이 형성되며, 소스 단부 패턴(447)에는 제3 단면(SC3)이 형성된다. 한편, 스토리지 영역(CSTA)의 제2 보호 절연패턴(455)은 제거되고, 스토리지 공통전극(415) 위에는 제2 게이트 절연패턴(425)만 남는다.
여기서, 상기 제2 식각 공정은 건식 식각 공정이 바람직하다. 상기 제2 식각 공정은 상기 제1 내지 제3 단면(SC1, SC2, SC3)의 상부층에 포함된 알루미늄이 부식되는 것을 방지하기 위해 염소(Cl)계 가스만으로 식각하지 않고 플루오르(F)계 가스를 염소계 가스와 혼합시킨 혼합가스로 식각한다. 상기 혼합 가스를 식각 가스로 사용할 경우, 상기 제1 내지 제3 단면(SC1, SC2, SC3)의 표면에 흡착된 염소 이온을 플루오르 이온으로 치환하는 반응이 일어나 부식의 원인인 염소 이온의 잔류 를 막을 수 있다.
또한, 부식을 방지하기 위한 다른 방법으로는 알루미늄을 염소계 가스로 1차 식각한 후 하부층의 몰리브덴을 플루오르계 가스로 제2 식각할 경우, 상기 플루오르계 가스에 의해 상기 제1 베이스 기판(101)에 잔류하는 염소 이온을 제거할 수도 있다.
도 1 및 도 5g를 참조하면, 상기 제1 내지 제3 단면(SC1, SC2, SC3)이 형성된 제1 베이스 기판(401) 위에 투명 도전층(460)을 형성한다.
상기 투명 도전층(460)은 상기 드레인 전극(DE)의 제1 단면(SC1)과 접촉되고, 상기 게이트 단부 패턴(413)의 제2 단면(SC2)과 접촉되며, 상기 소스 단부 패턴(447)의 제3 단면(SC3)과 접촉된다.
이 후, 상기 제3 포토레지스트 패턴(PR33)을 스트립 공정을 통해서 제거한다.
도 1 및 도 5h를 참조하면, 상기 제3 포토레지스트 패턴(PR33)의 스트립 공정을 통해 상기 투명 도전층(460)은 패터닝되어, 화소 전극(PR), 게이트 패드 패턴(4630 및 소스 패드 패턴(467)이 형성된다.
구체적으로, 상기 드레인 전극(DE)의 제1 단면(SC1)과 화소 전극(PE)이 접촉된 콘택부(471)를 통해 상기 드레인 전극(DE)과 화소 전극(PE)이 전기적으로 접촉된다. 또한, 제1 콘택홀(473)을 통해 상기 게이트 단부 패턴(413)의 제2 단면(SC2)과 접촉된 게이트 패드 패턴(463)에 게이트 패드(GP)가 정의되고, 제2 콘택홀(477)을 통해 상기 소스 단부 패턴(447)의 제3 단면(SC3)과 접촉된 소스 패드 패턴(467) 을 통해 소스 패드(DP)가 정의된다.
또한, 상기 화소 전극(PE)과 스토리지 공통전극(415)에 의해 스토리지 캐패시터(CST)가 정의된다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 게이트 금속층 및 소스 금속층을 몰리브덴(Mo) 또는 몰리브덴 합금으로 형성된 하부층과 알루미늄(Al) 또는 알루미늄 합금으로 형성된 상부층으로 이루어진 이중막 구조(Mo/Al)로 형성함으로써 하부의 다른 막과의 접촉력을 향상시키고, 저저항 특성을 유지시키며, 알루미늄 부식에 의해 콘택 불량을 막을 수 있다.
구체적으로 기존의 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo)으로 이루어진 삼중막 구조 및 알루미늄/몰리브덴(Al/Mo)으로 이루어진 이중막 구조의 저저항 금속 배선은 알루미늄층 위에 몰리브덴층이 형성되는 구조에서 식각 가스에 포함된 플루오르 이온과 몰리브덴 이온이 반응하고 이때 플루오르 이온은 게더(gather)로 작용하여 포토레지스트 패턴 및 하부 알루미늄층의 표면에 흡착되어 염소 이온을 효과적으로 치환 및 제거하는데 어려움이 있다.
반면, 본 발명에 따르면 상부에 알루미늄층이 형성된 저저항 금속 배선에서 알루미늄은 게더, 즉 플루오르 이온이 없어도 염소계 가스 및 플루오르계 가스와의 혼합 가스에 의해 부식없는 식각이 용이한 특성을 갖는다. 따라서, 부식에 의한 배선 불량을 막을 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업 자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

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  11. 베이스 기판 위에 게이트 금속층을 형성하는 단계;
    제1 포토레지스트 패턴을 이용해 상기 게이트 금속층을 패터닝하여 게이트 배선, 스위칭 소자의 게이트 전극, 및 스토리지 공통전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 베이스 기판 위에 몰리브덴 또는 몰리브덴 합금으로 형성된 제1 하부층 및 알루미늄 또는 알루미늄 합금으로 형성된 제1 상부층으로 이루어진 소스 금속층을 형성하는 단계;
    상기 소스 금속층이 형성된 베이스 기판 위에 소스 전극 영역, 드레인 전극 영역, 소스 배선 영역 및 스토리지 영역에 제1 두께의 제1 패턴과, 상기 스위칭 소자의 채널 영역에 제2 두께의 제2 패턴을 포함하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 상기 소스 금속층 및 채널층을 식각하는 단계;
    상기 제2 포토레지스트 패턴을 일정두께 제거하여 상기 채널 영역의 소스 금속층을 노출시키는 단계;
    상기 노출된 소스 금속층을 제거하여 상기 스위칭 소자의 소스 전극, 드레인 전극 및 채널을 포함하는 소스 패턴을 형성하는 단계;
    상기 게이트 패턴 및 소스 패턴이 형성된 베이스 기판 위에 보호 절연층을 형성하는 단계;
    상기 보호 절연층이 형성된 베이스 기판 위의 스위칭 소자 영역, 게이트 배선 및 소스 배선 영역에 제3 포토레지스트 패턴을 형성하는 단계;
    상기 제3 포토레지스트 패턴을 이용하여 상기 보호 절연층을 제1 식각하는 단계;
    염소계 가스와 플루오르계 가스가 혼합된 혼합 가스를 이용하여 상기 제1 식각된 베이스 기판에 노출된 소스 금속층을 제2 식각하는 단계;
    상기 제2 식각된 베이스 기판 위에 투명 도전층을 형성하는 단계; 및
    상기 제3 포토레지스트 패턴을 제거하여 상기 투명 도전층을 화소 전극으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  12. 삭제
  13. 삭제
  14. 제11항에 있어서, 상기 제2 식각하는 단계에서 상기 소스 금속층의 상기 제1 상부층을 염소계 가스로 먼저 식각한 후, 상기 소스 금속층의 상기 제1 하부층을 플루오르계 가스로 식각하는 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제11항에 있어서, 상기 소스 패턴은 상기 소스 배선으로부터 연장된 소스 단부 패턴을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제15항에 있어서, 상기 제1 식각하는 단계는 상기 소스 단부 패턴의 일부영역을 노출시키는 제1 콘택홀을 형성하는 단계를 포함하고,
    상기 제2 식각하는 단계는 상기 제1 콘택홀을 통해 소스 단부 패턴을 식각하여 상기 소스 단부 패턴의 단면을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  17. 제16항에 있어서, 상기 화소 전극으로 패터닝하는 단계에서
    상기 소스 단부 패턴의 단면과 접촉되어 형성된 투명 도전층을 소스 패드 패턴으로 패터닝하는 것을 특징으로 하는 표시 기판의 제조 방법.
  18. 제11항에 있어서, 상기 게이트 패턴은 상기 게이트 배선으로부터 연장된 게이트 단부 패턴을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  19. 제18항에 있어서, 상기 게이트 패턴은 몰리브덴 또는 몰리브덴 합금으로 형성된 제2 하부층 및 알루미늄 또는 알루미늄 합금으로 형성된 제2 상부층으로 이루어진 것을 특징으로 하는 표시 기판의 제조 방법.
  20. 제18항에 있어서, 상기 제1 식각하는 단계에서 상기 게이트 단부 패턴의 일부영역을 노출시키는 제2 콘택홀을 형성하고,
    상기 제2 식각하는 단계에서 상기 제2 콘택홀을 통해 게이트 단부 패턴을 식각하여 상기 게이트 단부 패턴의 단면을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
  21. 제18항에 있어서, 상기 화소 전극으로 패터닝하는 단계에서
    상기 게이트 단부 패턴의 단면과 접촉되어 형성된 투명 도전층을 게이트 패드 패턴으로 패터닝하는 것을 특징으로 하는 표시 기판의 제조 방법.
  22. 베이스 기판 위에 게이트 금속층을 형성하는 단계;
    제1 포토레지스트 패턴을 이용해 상기 게이트 금속층을 패터닝하여 게이트 배선, 스위칭 소자의 게이트 전극, 및 스토리지 공통전극을 포함하는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 베이스 기판 위에 몰리브덴 또는 몰리브덴 합금으로 형성된 제1 하부층 및 알루미늄 또는 알루미늄 합금으로 형성된 제1 상부층으로 이루어진 소스 금속층을 형성하는 단계;
    상기 소스 금속층이 형성된 베이스 기판 위에 소스 전극 영역, 드레인 전극 영역 및 소스 배선 영역에 제1 두께로 형성된 제1 패턴과, 채널 영역에 제2 두께로 형성된 제2 패턴을 포함하는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 포토레지스트 패턴을 이용하여 상기 소스 금속층 및 채널층을 식각하는 단계;
    상기 제2 포토레지스트 패턴을 일정두께 제거하여 상기 채널 영역의 소스 금속층을 노출시키는 단계;
    상기 노출된 소스 금속층을 제거하여 상기 스위칭 소자의 소스 전극, 드레인 전극 및 채널을 포함하는 소스 패턴을 형성하는 단계;
    상기 게이트 패턴 및 소스 패턴이 형성된 베이스 기판 위에 보호 절연층을 형성하는 단계;
    상기 보호 절연층이 형성된 베이스 기판 위의 스위칭 소자 영역, 게이트 배선 및 소스 배선 영역에 제1 두께로 형성된 제3 패턴과 스토리지 영역에 제2 두께로 형성된 제4 패턴을 포함하는 제3 포토레지스트 패턴을 형성하는 단계;
    상기 제3 포토레지스트 패턴을 이용해 상기 보호 절연층을 제1 식각하는 단계;
    상기 제3 포토레지스트 패턴을 일정두께 제거하여 상기 스토리지 영역의 보호 절연층을 노출시키는 단계;
    염소계 가스와 플루오르계 가스가 혼합된 혼합 가스를 이용하여 상기 제1 식각된 베이스 기판에 노출된 소스 금속층을 제2 식각하고, 상기 스토리지 영역의 상기 노출된 보호 절연층을 제거하는 단계;
    상기 제2 식각된 베이스 기판 위에 투명 도전층을 형성하는 단계; 및
    상기 제3 포토레지스트 패턴을 제거하여 상기 투명 도전층을 화소 전극으로 패터닝하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  23. 삭제
  24. 제22항에 있어서, 상기 게이트 패턴은 게이트 배선으로부터 연장된 게이트 단부 패턴을 포함하고,
    상기 소스 패턴은 상기 소스 배선으로부터 연장된 소스 단부 패턴을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  25. 제24항에 있어서, 상기 제1 식각하는 단계에서 상기 게이트 단부 패턴의 일부영역을 노출시키는 제1 콘택홀 및 상기 소스 단부 패턴의 일부영역을 노출시키는 제2 콘택홀을 형성하고,
    상기 제2 식각하는 단계에서 상기 제1 및 제2 콘택홀을 통해 상기 게이트 단부 패턴의 제1 단면 및 소스 단부 패턴의 제2 단면을 각각 형성하고,
    상기 화소 전극으로 패터닝하는 단계에서 상기 게이트 단부 패턴의 제1 단면 및 소스 단부 패턴의 제2 단면과 접촉되어 형성된 투명 도전층을 패터닝하여 게이트 패드 패턴 및 소스 패드 패턴을 형성하는 것을 특징으로 하는 표시 기판의 제조 방법.
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