KR101325198B1 - 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및액정표시패널 - Google Patents
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Abstract
본 발명은 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및 액정표시패널에 관한 것으로, 내부 영역에 개구부가 형성된 제1 쇼트 패턴과, 상기 제1 쇼트 패턴 상에 형성되며, 콘택홀이 형성된 절연층 및 절연층 상에 형성되며, 콘택홀을 통하여 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고, 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되는 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및 액정표시패널이 제공된다.
액정표시패널, 박막 트랜지스터 기판, 쇼트, 쇼트 패드, 개구부
Description
도 1a 및 도 1b는 쇼트 패드를 구비한 박막 트랜지스터 기판의 개략적인 평면도 및 부분 확대도이다.
도 2는 본 발명에 따른 쇼트 패드의 개략적인 평면도이다.
도 3a 및 도 3b는 도 2에 도시된 쇼트 패드를 Ⅰ-Ⅰ선 및 Ⅱ-Ⅱ선에 따라 절단한 단면도이다.
도 4는 본 발명에 따른 쇼트 패드 상에 쇼트가 배치된 상태를 도시한 평면도이다.
도 5는 본 발명에 따른 쇼트 패드를 구비한 박막 트랜지스터 기판을 포함한 액정표시패널의 개략적인 단면도이다.
도 6a 내지 도 6e는 쇼트 패드를 구비한 박막 트랜지스터 기판의 제조 공정 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
200; 쇼트 패드 210; 제1 쇼트 패턴
215; 개구부 220; 절연층
270; 콘택홀 280; 제2 쇼트 패턴
400; 쇼트
본 발명은 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및 액정표시패널에 관한 것으로, 보다 상세하게는 내부식성 및 내구성을 강화시키기 위한 구조로 형성된 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및 액정표시패널에 관한 것이다.
액정표시장치는 종래의 CRT(Cathode Ray Tube)와 비교하여 소형, 경량화 및 대화면화의 장점을 갖고 있어, 이의 개발이 활발히 이루어지고 있으며, 랩탑형 컴퓨터뿐만 아니라 데스크탑형 컴퓨터의 모니터, 대형 표시장치 및 이동 통신 단말기의 디스플레이장치에도 사용되고 있어 그의 사용범위가 급속도로 확대되고 있다. 이러한 액정표시장치는 매트릭스 형태로 배열된 다수의 제어용 스위치들에 인가되는 영상신호에 따라 광선의 투과량이 조절되어 화면에 원하는 화상을 표시하며, 컬러 필터 기판과 박막 트랜지스터(thin film transistor; TFT) 기판 사이에 액정을 포함하여, 화상을 표시하는 액정표시패널과, 액정표시패널을 동작시키기 위한 LCD 구동 IC와, 액정표시장치의 광원으로 사용되는 백라이트 유닛 및 액정표시장치의 각 구성요소를 하나로 체결하기 위한 샤시로 구성되며, 박막 트랜지스터 기판과 컬러 필터 기판을 전기적으로 연결하기 위하여, 양 기판 사이에는 쇼트가 형성된다.
박막 트랜지스터 기판의 둘레 영역에는 쇼트 패드가 형성되며, 쇼트는 이러한 쇼트 패드와 컬러 필터 기판 상에 형성된 공통 전극을 전기적으로 연결시키는 역할을 한다. 이러한 쇼트는 공통 전극에 전압을 인가하기 위한 쇼트 패드와 컬러 필터 기판의 공통 전극 사이의 전기적인 접촉을 형성하여, 컬러 필터 기판의 공통 전극에 공통 전압을 인가하게 된다.
한편, 쇼트는 박막 트랜지스터 기판의 쇼트 패드와 컬러 필터 기판의 공통 전극 사이에 배치되므로, 양 기판에 의해 가압된다. 그 결과, 박막 트랜지스터 기판의 쇼트 패드 상에는 쇼트에 의해서 가압된 흔적 즉, 압흔이 남게 되며, 이러한 압흔이 생긴 상태로 쇼트 패드가 습도에 노출되면, 압흔 부위부터 부식이 시작되고, 다른 부위로 부식이 진행되어 결국 쇼트 패드 전 영역이 부식된다. 그 결과, 컬러 필터 기판의 공통 전극에 공통 전압이 제대로 인가되지 않아, 구동 불량이 발생하는 문제점이 생기게 된다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 이루고자 하는 기술적 과제는 내부식성 및 내구성을 강화시키기 위한 구조로 형성된 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및 액정표시패널을 제공하기 위한 것이다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 내부 영역에 개구부가 형성된 제1 쇼트 패턴과, 상기 제1 쇼트 패턴 상에 형성되며, 콘택 홀이 형성된 절연층 및 상기 절연층 상에 형성되며, 상기 콘택홀을 통하여 상기 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고, 상기 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되는 것을 특징으로 하는 쇼트 패드가 제공된다.
상기 제1 쇼트 패턴 및 제2 쇼트 패턴은 도전성 금속 재료로 이루어진다.
상기 개구부는 복수의 개구부로 이루어지며, 각 개구부는 소정 간격 이격되어 형성된다.
상기 제1 쇼트 패턴은 격자 무늬 형태로 형성된다.
상기 콘택홀은 복수의 콘택홀로 이루어지며, 각 콘택홀은 소정 간격 이격되어 형성된다.
상기 단위 쇼트 패턴의 개수 및 위치는 상기 콘택홀의 개수 및 위치에 따라 상응하게 형성된다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 측면에 따르면, 기판과, 상기 기판 상에 일 방향으로 형성된 복수의 게이트 라인과, 상기 복수의 게이트 라인과 절연되어 교차되게 형성된 복수의 데이터 라인과, 상기 복수의 게이트 라인과 복수의 데이터 라인의 교차 영역에 형성된 복수의 단위 화소 및 상기 기판의 둘레 영역에 형성된 쇼트 패드를 포함하며, 상기 쇼트 패드는 내부 영역에 개구부가 형성된 제1 쇼트 패턴과, 상기 제1 쇼트 패턴 상에 형성되며, 콘택홀이 형성된 절연층 및 상기 절연층 상에 형성되며, 상기 콘택홀을 통하여 상기 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고, 상기 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되는 것을 특징으로 하는 박막 트랜지스터 기판이 제공된다.
상기 각 단위 화소는 상기 게이트 라인 및 데이터 라인과 각각 연결되는 게이트 전극 및 소스-드레인 전극을 포함한 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 화소 전극을 포함한다.
상기 제1 쇼트 패턴은 상기 게이트 라인 또는 상기 데이터 라인과 동일 재료로 이루어진다.
상기 제2 쇼트 패턴은 상기 화소 전극과 동일 재료로 이루어진다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 또 다른 측면에 따르면, 제1 기판과, 상기 제1 기판 상에 형성되며, 복수의 박막 트랜지스터와 화소 전극을 포함하여 구성된 복수의 단위 화소 및 상기 제1 기판의 둘레 영역에 형성된 쇼트 패드를 포함하는 박막 트랜지스터 기판; 제2 기판과, 상기 제2 기판상에 형성된 다수의 컬러 필터 및 상기 다수의 컬러 필터 상에 형성된 공통 전극을 포함하는 컬러 필터 기판 및 상기 쇼트 패드와 상기 공통 전극을 전기적으로 연결시키기 위한 쇼트를 포함하며, 상기 쇼트 패드는 내부 영역에 개구부가 형성된 제1 쇼트 패턴; 상기 제1 쇼트 패턴 상에 형성되며, 콘택홀이 형성된 절연층; 및 상기 절연층 상에 형성되며, 상기 콘택홀을 통하여 상기 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고, 상기 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되는 것을 특징으로 하는 액정표시패널이 제공된다.
상기 쇼트는 상기 제2 쇼트 패턴의 적어도 일부와 전기적으로 연결되도록 형 성된다.
상기 쇼트는 도전성 실버 페이스트(silver paste) 또는 도전성 물질로 코팅된 스페이서와 수지의 혼합물로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1a 및 도 1b는 쇼트 패드를 구비한 박막 트랜지스터 기판의 개략적인 평면도 및 부분 확대도이다.
도 1a 및 도 1b를 참조하면, 박막 트랜지스터 기판(300)의 표시 영역 즉, 내부 영역에는 액정에 신호 전압을 인가하고 차단하는 스위칭 소자인 박막 트랜지스터(미도시), 투명하고 도전성 재료로 형성되어, 박막 트랜지스터에 인가된 신호 전압을 액정셀에 가해주는 화소 전극(미도시)과, 이러한 화소 전극에 인가된 신호 전압을 일정시간 이상 유지시켜주는 스토리지 커패시터(미도시)가 형성된다.
그리고, 박막 트랜지스터 기판의 비표시 영역 즉, 둘레 영역에는 쇼트 패드(200)가 형성된다. 이러한 쇼트 패드(200) 상에 쇼트(미도시)가 전기적으로 연결되도록 형성되며, 공통 전압은 박막 트랜지스터 기판(300) 상에 형성된 쇼트 패드(200) 및 쇼트를 통하여 컬러 필터 기판의 공통 전극에 인가된다.
쇼트 패드(200)는 본 실시예의 경우와 같이 박막 트랜지스터 기판의 좌우 상단 모서리 영역에 각각 형성될 수도 있으나, 쇼트 패드의 개수 및 위치가 이에 한정되는 것은 아니며, 박막 트랜지스터 기판의 둘레 영역 중 다양한 위치 상에 다양 한 개수로 형성될 수도 있다.
도 2는 본 발명에 따른 쇼트 패드의 개략적인 평면도이며, 도 3a 및 도 3b는 도 2에 도시된 쇼트 패드를 Ⅰ-Ⅰ선 및 Ⅱ-Ⅱ선에 따라 절단한 단면도이다.
도 2 내지 도 3b를 참조하면, 쇼트 패드(200)는 기판(101), 제1 쇼트 패턴(210), 개구부(215), 절연층(220), 콘택홀(270) 및 제2 쇼트 패턴(280)을 포함한다.
기판(101) 상에는 제1 쇼트 패턴(210)이 형성되며, 제1 쇼트 패턴(210)은 전체적으로 정방형으로 형성되며, 내부 영역에는 개구부(215)가 형성되어, 개구부(215)가 형성된 영역은 기판(101)이 노출된다. 이때, 제1 쇼트 패턴(210)의 전체적인 형태가 정방형으로 한정되는 것은 아니며, 다양한 형태로 형성될 수 있다. 또한, 제1 쇼트 패턴(210)은 도전성 금속 재료로 이루어진다.
또한, 개구부(215)는 제1 개구부(215a), 제2 개구부(215b), 제3 개구부(215c) 및 제4 개구부(215d)를 포함하여 구성되며, 각 개구부는 상호 소정 간격 이격되어 배치되도록 형성된다. 이때, 각 개구부의 형태는 본 실시예의 경우와 같이, 모서리가 원호 형태로 절단된 정방형으로 형성될 수 있으나, 이는 예시에 불과하며, 각 개구부의 형태는 다양하게 형성될 수 있다.
상기에서 살펴본 바와 같이, 제1 쇼트 패턴(210)의 내부 영역에 복수의 개구부가 소정 간격 이격되어 배치되도록 형성하면, 제1 쇼트 패턴(210)은 전체적으로 격자 무늬 형태로 형성된다. 이와 같이, 제1 쇼트 패턴(210)을 격자 무늬 형태로 형성하면, 제1 쇼트 패턴(210)의 일부 영역에 부식이 진행되더라도, 제1 쇼트 패턴(210)의 내부 영역에 형성된 개구부(215)에 의해 부식이 다른 영역으로 진행하는 속도를 늦출 수 있게 된다.
제1 쇼트 패턴(210)이 형성된 기판(101) 전면에 절연층(220)이 형성되며, 이러한 절연층(220)에는 콘택홀(270)을 형성하여, 제1 쇼트 패턴(210)을 노출시킨다.
이때, 콘택홀(270)은 복수의 콘택홀 예를 들면, 제1 콘택홀 내지 제9 콘택홀(270a ~ 270i)을 포함하여 구성되며, 각 콘택홀은 제1 쇼트 패턴(210) 상에 상호 소정 간격 이격되어 형성되고, 제1 쇼트 패턴(210)의 개구부(215)가 형성되지 않은 영역 상부에 형성되어 제1 쇼트 패턴(210)을 노출시키게 된다. 본 실시예의 경우, 콘택홀이 9개 형성되는 것을 예로서 설명하고 있으나, 콘택홀의 개수, 위치 및 형태는 이에 한정되는 것인 아니며, 다양하게 변형될 수 있다.
콘택홀(270)이 형성된 절연층(220) 상에 도전성 금속 재료로 이루어진 제2 쇼트 패턴(280)이 형성되며, 제2 쇼트 패턴(280)은 콘택홀(270)을 통하여 제1 쇼트 패턴(210)과 접촉하여 전기적으로 연결된다. 이때, 제2 쇼트 패턴(280)은 복수의 단위 쇼트 패턴 예를 들면, 제1 단위 쇼트 패턴 내지 제9 단위 쇼트 패턴(280a ~ 280i)을 포함하여 구성되며, 각 단위 쇼트 패턴은 상호 소정 간격 이격되어 형성된다. 본 실시예의 경우, 제1 내지 제9 단위 쇼트 패턴(280a ~ 280i)은 원형으로 형성되며, 제1 콘택홀 내지 제9 콘택홀(270a ~ 270i)의 위치에 상응하게 형성된다. 그러나, 각 단위 쇼트 패턴의 형태 및 위치가 이에 한정되는 것은 아니며, 다양하게 변형될 수 있다.
이와 같이, 제2 쇼트 패턴(280)을 복수의 단위 쇼트 패턴으로 구분하여 상호 이격되게 형성하면, 외부 충격에 의해서 임의의 단위 쇼트 패턴에 크랙(crack)이 생기더라도, 이러한 크랙은 다른 단위 쇼트 패턴으로 전달되지 않기 때문에, 크랙의 영향을 최소할 수 있게 되어, 내구성이 강화될 수 있다. 또한, 임의의 단위 쇼트 패턴에 부식이 발생하더라도, 다른 단위 쇼트 패턴은 상호 이격되어 형성되어 있기 때문에, 부식이 다른 단위 쇼트 패턴으로 진행되는 것을 예방할 수 있게 되어, 내부식성이 개선되는 효과를 얻게 된다.
도 4는 본 발명에 따른 쇼트 패드 상에 쇼트가 배치된 상태를 도시한 평면도이며, 도 5는 본 발명에 따른 쇼트 패드를 구비한 박막 트랜지스터 기판을 포함한 액정표시패널의 개략적인 단면도이다.
도 4 및 도 5를 참조하면, 액정표시패널은 박막 트랜지스터 기판(300), 컬러 필터 기판(500), 양 기판 사이에 주입된 액정층(미도시), 양 기판을 접착하기 위한 실 패턴(seal pattern)(450) 및 박막 트랜지스터 기판(300)과 컬러 필터 기판(500)을 전기적으로 연결시키기 위한 쇼트(400)를 포함한다.
컬러 필터 기판(500)은 기판(501), 이러한 기판 상에 순차적으로 블랙 매트릭스(미도시)와 컬러 필터(미도시) 및 공통 전극(580)이 형성된다. 블랙 매트릭스는 컬러 필터와 화소 사이에 형성되어 새어 나오는 빛을 차광시키며, 컬러 필터는 세 가지 기본 색(적색, 녹색, 청색)의 염료나 안료를 포함하는 수지 필름으로 형성되며, 공통 전극(580)은 투명한 전기 전도체, 예를 들면 ITO 또는 IZO 등으로 형성 된 전극으로서, 액정셀에 전압을 인가한다.
박막 트랜지스터 기판(300)에는 일 방향으로 형성된 복수의 게이트 라인(미도시), 복수의 게이트 라인과 절연되어 교차되게 형성된 복수의 데이터 라인(미도시), 상기 복수의 게이트 라인과 복수의 데이터 라인의 교차 영역에 형성된 복수의 단위 화소(미도시)가 형성된다. 각 단위 화소는 액정에 신호 전압을 인가하고 차단하는 스위칭 소자인 박막 트랜지스터, 투명하고 전기 전도성을 갖는 재료 예를 들면, ITO 또는 IZO로 형성되어, 박막 트랜지스터에 인가된 신호 전압을 액정셀에 가해주는 화소 전극(180)과, 화소 전극에 인가된 신호 전압을 일정시간 이상 유지시켜주는 스토리지 커패시터(미도시)가 형성된다.
컬러 필터 기판(500)과 박막 트랜지스터 기판(300) 사이의 공간을 확보하기 위한 스페이서(미도시)가 컬러 필터 기판과 박막 트랜지스터 기판 사이에 배치되며, 스페이서에 의해 마련된 공간에 액정층(미도시)이 주입된다. 실 패턴(450)은 기판의 주변부에 형성되어, 컬러 필터 기판(500)과 박막 트랜지스터 기판(300)을 접합시킨다.
박막 트랜지스터 기판(300)의 둘레 영역에는 컬러 필터 기판(500)의 공통 전극(580)에 공통 전압을 인가하기 위한 쇼트 패드(200)가 형성되며, 쇼트 패드(200)와 공통 전극(580)은 쇼트(400)을 통하여 전기적으로 연결된다. 이때, 쇼트(400)는 도전성 실버 페이스트(silver paste) 또는 도전성 물질 예를 들면, 금으로 코팅된 스페이서와 수지의 혼합물로 이루어질 수 있다. 또한, 본 실시예에서 쇼트(400)는 원기둥 형태로 형성되나, 쇼트(400)의 형태가 이에 한정되는 것은 아니며, 다양하 게 변형될 수 있다.
쇼트 패드(200)는 상기에서 살펴본 바와 같이, 내부 영역에 개구부(215)가 형성된 제1 쇼트 패턴(210)과, 제1 쇼트 패턴(210) 상에 형성되며, 콘택홀(270)이 형성된 절연층(220) 및 이러한 절연층(220) 상에 형성되며, 콘택홀(270)을 통하여 제1 쇼트 패턴(210)과 전기적으로 연결되는 제2 쇼트 패턴(280)을 포함한다. 이때, 제2 쇼트 패턴(280)은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되며, 쇼트(400)는 제2 쇼트 패턴의 적어도 일부와 전기적으로 연결되도록, 제2 쇼트 패턴(280) 상에 배치된다. 즉, 쇼트(400)는 제2 쇼트 패턴의 단위 쇼트 패턴 전체를 덮도록 배치될 수도 있으며, 일부 단위 쇼트 패턴은 전체를 덮고, 일부 단위 쇼트 패턴은 일 부분만을 덮도록 배치될 수도 있다.
도 6a 내지 도 6e는 쇼트 패드를 구비한 박막 트랜지스터 기판의 제조 공정 단면도이다.
도 6a 내지 도 6e를 참조하면, 투명 절연성 기판(101) 상에 제1 도전성막을 형성한 다음, 이를 제 1 감광막 마스크 패턴(미도시)을 이용한 식각공정을 통해 소정 선폭의 게이트 전극(110)과 내부 영역에 개구부가 형성된 제1 쇼트 패턴(210) 예를 들면, 격자 무늬 형태의 제1 쇼트 패턴(210)을 형성한다.
먼저, 상기 투명 절연성 기판(101) 상에 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제1 도전성 막을 형성한다. 제1 도전성 막으로는 Cr, MoW, Cr/Al, Cu, Al(Nd), Mo/Al, Mo/Al(Nd) 및 Cr/Al(Nd) 중 적어도 어느 하나를 사용하는 것이 바람직하며, 상기 제1 도전성막은 다층막으로 형성할 수도 있다. 이후, 감광막을 도포한 다음, 제1 마스크를 이용한 포토리소그라피 공정을 실시하여 제1 감광막 마스크 패턴을 형성한다. 제1 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 상기 도 6a에 도시된 바와 같이, 게이트 전극(110) 및 제1 쇼트 패턴(210)을 형성한다. 이후, 소정의 스트립 공정을 실시하여 제 1 감광막 마스크 패턴을 제거한다. 본 실시예의 경우, 제1 쇼트 패턴을 게이트 전극(110) 형성 시에 형성하고 있으나, 이에 한정되는 것은 아니며, 이하의 소스-드레인 전극 형성 시에 형성할 수도 있다.
상기 도 6b를 참조하면, 상기 도 6a에 도시된 기판 전면에 절연층(120, 220), 활성층(130) 및 오믹 접촉층(140)을 순차적으로 형성한 다음, 제2 감광막 마스크 패턴(미도시)을 이용한 식각공정을 실시하여 박막 트랜지스터의 활성영역을 형성한다.
기판 상에 PECVD법, 스퍼터링법 등을 이용한 증착 방법을 통해 절연층(120, 220)을 형성한다. 이때, 절연층(120)은 게이트 절연막으로 기능하고, 절연층 220)은 쇼트 패드(200)의 절연층으로 기능하게 되며, 이러한 절연층(120, 220)으로는 산화 실리콘 또는 질화 실리콘을 포함하는 무기 절연 물질을 사용할 수 있다. 절연층(120, 220) 상에 상술한 증착 방법을 통해 활성층(130) 및 오믹 접촉층(140)을 순차적으로 형성한다. 활성층(130)으로는 비정질 실리콘층을 사용하고, 오믹 접촉층(140)으로는 실리사이드 또는 N형 불순물이 고농도로 도핑된 비정질 실리콘층을 사용한다. 이후, 오믹 접촉층(140) 상에 감광막을 도포한 다음, 제2 마스크를 이용 한 포토리소그라피 공정을 통해 제2 감광막 마스크 패턴을 형성한다. 상기의 제2 감광막 마스크 패턴을 식각 마스크로 하고, 절연층(120)을 식각 정지막으로 하는 식각 공정을 실시하여 오믹 접촉층(140) 및 활성층(130)을 제거하여 게이트 전극(110) 상부에 활성영역을 형성한다. 이후, 소정의 스트립 공정을 실시하여 잔류하는 제2 감광막 마스크 패턴을 제거한다.
도 6c를 참조하면, 박막 트랜지스터의 활성 영역이 형성된 기판 전면에 제2 도전성막을 형성한 다음, 이를 제3 감광막 마스크 패턴(미도시)을 이용한 식각공정을 실시하여 데이터 라인(미도시)과, 데이터 라인과 연결된 소스 전극(153) 및 드레인 전극(155)을 형성한다.
기판 전면에 제2 도전성막을 CVD법, PVD법 및 스퍼터링법 등을 이용한 증착 방법을 통해 제2 도전성 막을 형성한다. 이때, 제2 도전성막으로는 Mo, Al, Cr, Ti 중 적어도 하나의 금속 단일층 또는 다중층을 사용할 수 있다. 물론 제2 도전성막은 제1 도전성막과 동일한 물질을 사용할 수도 있다. 제2 도전성막 상에 감광막을 도포한 다음, 마스크를 이용한 리소그라피 공정을 실시하여 제3 감광막 마스크 패턴을 형성한다. 상기 제3 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 제2 도전성막을 식각한 다음, 제3 감광막 마스크 패턴을 제거한 후, 식각된 제2 도전성막을 식각마스크로 하는 식각을 실시하여 제2 도전성막 사이의 노출된 영역의 오믹 접촉층(140)을 제거하여 소스 전극(153)과 드레인 전극(155) 사이에는 활성층(130)으로 이루어진 채널을 형성한다.
상기 도 6d를 참조하면, 박막 트랜지스터와 데이터 라인이 형성된 기판 전면 에 보호층(170)을 형성하고, 제4 감광막 마스크 패턴를 이용한 식각공정을 통해 보호층(170)의 일부를 제거하여 콘택홀(180)을 형성하고, 절연층(220)의 일부를 제거하여 복수의 콘택홀(270)을 형성한다.
상기 도 6e를 참조하면, 상기 보호층(170) 상에 제3 도전성막을 형성한 다음, 제 5 감광막 마스크 패턴(미도시)을 이용하여 제3 도전성막을 패터닝하여 화소 전극(180) 및 제2 쇼트 패턴(280)을 형성한다. 이때, 제3 도전성막은 ITO나 IZO를 포함하는 투명 도전막을 사용할 수 있으며, 제2 쇼트 패턴(280)은 복수의 단위 쇼트 패턴이 소정 간격 이격되어 배치되도록 형성한다.
이상에서 설명한 것은 본 발명에 따른 쇼트 패드와 이를 구비한 박막 트랜지스터 기판 및 액정표시패널의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
전술한 바와 같이 본 발명에 따르면, 쇼트 패드의 제1 쇼트 패턴을 격자 무늬 형태로 형성하고, 제2 쇼트 패턴을 복수의 단위 쇼트 패턴이 상호 이격되도록 형성함으로써, 외부 충격에 의해서 임의의 단위 쇼트 패턴에 크랙이 생기더라도, 이러한 크랙의 영향을 최소할 수 있으며, 임의의 단위 쇼트 패턴에 부식이 발생하 더라도, 부식이 다른 단위 쇼트 패턴으로 진행되는 것을 예방할 수 있게 된다. 그 결과, 쇼트 패드의 내구성 및 내부식성이 개선되는 효과를 얻게 된다.
Claims (13)
- 기판;상기 기판 상에 위치하고, 내부 영역에 상기 기판을 노출하고 상호 소정 간격 이격된 복수의 개구부가 형성된, 격자 무늬 형태의 제1 쇼트 패턴;상기 제1 쇼트 패턴 상에 위치하고, 상기 제1 쇼트 패턴을 노출하고 상호 소정 간격 이격된 복수의 콘택홀이 형성된 절연층; 및상기 절연층 상에 위치하고, 상기 콘택홀을 통하여 상기 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고,상기 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되고,상기 복수의 단위 쇼트 패턴 각각은 상기 콘택홀을 통해 상기 제1 쇼트 패턴과 전기적으로 연결된 쇼트 패드.
- 제1항에 있어서,상기 제1 쇼트 패턴 및 제2 쇼트 패턴은 도전성 금속 재료로 이루어지는 것을 특징으로 하는 쇼트 패드.
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,상기 단위 쇼트 패턴의 개수 및 위치는 상기 콘택홀의 개수 및 위치에 따라 상응하게 형성되는 것을 특징으로 하는 쇼트 패드.
- 기판;상기 기판 상에 일 방향으로 형성된 복수의 게이트 라인;상기 복수의 게이트 라인과 절연되어 교차되게 형성된 복수의 데이터 라인;상기 복수의 게이트 라인과 복수의 데이터 라인의 교차 영역에 형성된 복수의 단위 화소; 및상기 기판의 둘레 영역에 형성된 쇼트 패드를 포함하며,상기 쇼트 패드는,상기 기판 상에 위치하고, 내부 영역에 상기 기판을 노출하고 상호 소정 간격 이격된 복수의 개구부가 형성된, 격자 무늬 형태의 제1 쇼트 패턴;상기 제1 쇼트 패턴 상에 위치하고, 상기 제1 쇼트 패턴을 노출하고 상호 소정 간격 이격된 복수의 콘택홀이 형성된 절연층; 및상기 절연층 상에 위치하고, 상기 콘택홀을 통하여 상기 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고,상기 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되고,상기 복수의 단위 쇼트 패턴 각각은 상기 콘택홀을 통해 상기 제1 쇼트 패턴과 전기적으로 연결된 박막 트랜지스터 기판.
- 제7항에 있어서,상기 각 단위 화소는,상기 게이트 라인 및 데이터 라인과 각각 연결되는 게이트 전극 및 소스-드레인 전극을 포함한 박막 트랜지스터; 및상기 박막 트랜지스터와 연결된 화소 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제8항에 있어서,상기 제1 쇼트 패턴은 상기 게이트 라인 또는 상기 데이터 라인과 동일 재료로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제8항에 있어서,상기 제2 쇼트 패턴은 상기 화소 전극과 동일 재료로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1 기판과, 상기 제1 기판 상에 형성되며, 복수의 박막 트랜지스터와 화소 전극을 포함하여 구성된 복수의 단위 화소 및 상기 제1 기판의 둘레 영역에 형성된 쇼트 패드를 포함하는 박막 트랜지스터 기판;제2 기판과, 상기 제2 기판상에 형성된 다수의 컬러 필터 및 상기 다수의 컬러 필터 상에 형성된 공통 전극을 포함하는 컬러 필터 기판; 및상기 쇼트 패드와 상기 공통 전극을 전기적으로 연결시키기 위한 쇼트를 포함하며,상기 쇼트 패드는,상기 제1 기판 상에 위치하고, 내부 영역에 상기 제1 기판을 노출하고 상호 소정 간격 이격된 복수의 개구부가 형성된, 격자 무늬 형태의 제1 쇼트 패턴; 상기 제1 쇼트 패턴 상에 위치하고, 상기 제1 쇼트 패턴을 노출하고 상호 소정 간격 이격된 복수의 콘택홀이 형성된 절연층; 및 상기 절연층 상에 위치하고, 상기 콘택홀을 통하여 상기 제1 쇼트 패턴과 전기적으로 연결되는 제2 쇼트 패턴을 포함하고,상기 제2 쇼트 패턴은 상호 이격되어 배치된 복수의 단위 쇼트 패턴으로 구성되고, 상기 복수의 단위 쇼트 패턴 각각은 상기 콘택홀을 통해 상기 제1 쇼트 패턴과 전기적으로 연결되고,상기 쇼트는 상기 제2 쇼트 패턴 상에 배치되어 상기 제2 쇼트 패턴의 적어도 일부와 전기적으로 연결되는 액정표시패널.
- 삭제
- 제11항에 있어서,상기 쇼트는 도전성 실버 페이스트(silver paste) 또는 도전성 물질로 코팅된 스페이서와 수지의 혼합물로 이루어지는 것을 특징으로 하는 액정표시패널.
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Legal Events
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| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
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| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
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Payment date: 20170928 Year of fee payment: 5 |
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20191001 Year of fee payment: 7 |