KR102507151B1 - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102507151B1
KR102507151B1 KR1020150120813A KR20150120813A KR102507151B1 KR 102507151 B1 KR102507151 B1 KR 102507151B1 KR 1020150120813 A KR1020150120813 A KR 1020150120813A KR 20150120813 A KR20150120813 A KR 20150120813A KR 102507151 B1 KR102507151 B1 KR 102507151B1
Authority
KR
South Korea
Prior art keywords
gate
insulating layer
edge
layer
display device
Prior art date
Application number
KR1020150120813A
Other languages
English (en)
Other versions
KR20170026732A (ko
Inventor
전영재
박재현
이상주
최재호
현혜원
Original Assignee
티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 filed Critical 티씨엘 차이나 스타 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드
Priority to KR1020150120813A priority Critical patent/KR102507151B1/ko
Priority to US15/068,368 priority patent/US9865628B2/en
Priority to CN201610709195.6A priority patent/CN106486494A/zh
Publication of KR20170026732A publication Critical patent/KR20170026732A/ko
Priority to US15/840,838 priority patent/US10325944B2/en
Application granted granted Critical
Publication of KR102507151B1 publication Critical patent/KR102507151B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134363—Electrodes characterised by their geometrical arrangement for applying an electric field parallel to the substrate, i.e. in-plane switching [IPS]
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Theoretical Computer Science (AREA)

Abstract

본 발명은 표시 장치 및 그 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 복수의 제1 게이트 도전체, 그리고 상기 제1 게이트 도전체 위에 위치하는 복수의 제1 게이트 절연체를 포함하고, 상기 제1 게이트 도전체의 가장자리 변은 상기 제1 게이트 절연체의 가장자리 변을 기준으로 안쪽에 위치하고, 상기 제1 게이트 절연체의 가장자리 변은 상기 제1 게이트 도전체의 가장자리 변에 나란하다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 일반적으로 스위칭 소자를 포함하는 화소와 표시 신호선이 구비된 표시판, 표시 신호선 중 게이트선에 게이트 신호를 내보내어 화소의 스위칭 소자를 턴온/오프시키는 게이트 구동부, 데이터선에 데이터 전압을 인가하는 데이터 구동부, 그리고 이들을 제어하는 신호 제어부 등을 포함한다.
표시 장치 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 액정 표시 장치의 투과율은 액정 분자들이 잘 제어될수록 높아질 수 있다.
액정 표시 장치의 각 화소가 포함하는 적어도 하나의 화소 전극은 게이트선과 데이터선 등의 표시 신호선과 연결되어 있는 스위칭 소자와 연결되어 있다. 스위칭 소자는 박막 트랜지스터 등의 삼단자 소자로서 데이터 전압을 화소 전극에 전달한다.
액정 표시 장치 중에서 액정층에 전기장을 생성하는 화소 전극 및 공통 전극을 스위칭 소자가 형성되어 있는 하나의 표시판에 구비할 수 있다. 이러한 액정 표시 장치의 화소 전극 및 공통 전극 중 적어도 하나는 복수의 가지 전극을 포함할 수 있다. 액정층에 전기장이 생성되면 액정층의 액정 분자는 가지 전극에 의한 프린지 필드에 의해 그 배열 방향이 정해진다.
게이트 구동부 및 데이터 구동부 등의 구동 회로는 집적 회로 칩의 형태로 표시 장치에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다. 그러나 최근에는 박막 트랜지스터 채널의 높은 이동도를 요하지 않는 게이트 구동부의 경우 이를 별도의 칩으로 형성하지 않고 표시 신호선 및 스위칭 소자 등과 동일한 공정에서 표시판에 집적하는 구조가 개발되고 있다.
이러한 게이트 구동부는 종속적으로 연결된 복수의 스테이지로 이루어진 시프트 레지스터와 이에 구동 신호를 전달하는 복수의 신호선들을 포함한다. 복수의 스테이지는 복수의 박막 트랜지스터 및 축전기를 포함한다. 각 스테이지는 대응하는 게이트선에 연결되어 있으며, 복수의 스테이지는 정해진 순서대로 순차적으로 각 게이트선에 게이트 신호를 출력한다.
이러한 표시 장치의 박막 트랜지스터, 화소 전극, 공통 전극 등의 복수의 패턴은 사진 식각 공정을 통해 형성될 수 있다. 사진 식각 공정에서는 패터닝하고자 하는 패턴의 형태에 따라 각각의 광마스크를 사용하여 노광 공정을 진행하는 것이 일반적이다.
본 발명이 해결하고자 하는 과제는 표시 장치의 제조 공정에서 수행되는 노광 공정 및 광마스크의 수를 줄여 제조 공정을 간단히 하고 제조 원가를 줄이는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 불필요한 반도체층에 의한 표시 불량을 제거하는 것이다.
본 발명의 한 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 복수의 제1 게이트 도전체, 그리고 상기 제1 게이트 도전체 위에 위치하는 복수의 제1 게이트 절연체를 포함하고, 상기 제1 게이트 도전체의 가장자리 변은 상기 제1 게이트 절연체의 가장자리 변을 기준으로 안쪽에 위치하고, 상기 제1 게이트 절연체의 가장자리 변은 상기 제1 게이트 도전체의 가장자리 변에 나란하다.
상기 기판 위에 위치하며, 상기 제1 게이트 도전체 및 상기 제1 게이트 도전체의 주변을 덮지 않고 드러내는 공통 전극층을 더 포함할 수 있다.
상기 공통 전극층 위에 위치하고, 상기 제1 게이트 도전체 및 상기 제1 게이트 도전체의 주변을 드러내는 제1 절연층을 더 포함하고, 상기 제1 게이트 도전체의 주변에서 상기 제1 절연층의 가장자리 변은 상기 공통 전극층의 가장자리 변보다 바깥쪽에 위치할 수 있다.
상기 제1 게이트 절연체는 상기 제1 게이트 도전체 주변에 위치하는 제1 공간을 덮을 수 있다.
상기 제1 절연층은 상기 공통 전극층의 가장자리 변 주변에 위치하는 제2 공간을 덮을 수 있다.
상기 제1 공간 및 상기 제2 공간 중 적어도 하나의 폭은 대략 0.5um 이상일 수 있다.
상기 제1 게이트 절연체 위에 위치하는 제1 반도체를 더 포함하고, 상기 제1 반도체의 가장자리 변은 상기 제1 게이트 절연체의 가장자리 변에 정렬되어 있을 수 있다.
상기 제1 반도체 위에 위치하는 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은 상기 제1 공간을 사이에 두고 상기 제1 게이트 도전체와 이격되어 있을 수 있다.
상기 소스 전극 및 상기 드레인 전극은 상기 제2 공간을 사이에 두고 상기 공통 전극층과 이격되어 있을 수 있다.
상기 제1 절연층 위에 위치하는 제2 절연층, 그리고 상기 제2 절연층 위에 위치하는 화소 전극을 더 포함하고, 상기 화소 전극은 상기 제2 절연층에 형성되어 있는 접촉 구멍을 통해 상기 드레인 전극과 연결되어 있을 수 있다.
상기 제1 절연층 위에 위치하는 제2 절연층을 더 포함하고, 상기 제2 절연층, 상기 제1 반도체 및 상기 제1 게이트 절연체는 상기 제1 게이트 도전체를 드러내는 제1 접촉 구멍을 포함할 수 있다.
상기 제1 절연층에 위치하는 드레인 전극, 그리고 상기 제2 절연층 위에 위치하는 연결 부재를 더 포함하고, 상기 제2 절연층은 상기 드레인 전극을 드러내는 제2 접촉 구멍을 포함하고, 상기 연결 부재는 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 제1 게이트 도전체와 상기 드레인 전극을 전기적으로 연결할 수 있다.
상기 기판 위에 위치하며 공통 전압을 전달하는 공통 전압선을 더 포함하고, 상기 공통 전극층은 상기 공통 전압선의 일부 및 그 주변을 덮지 않고 드러낼 수 있다.
상기 제1 절연층 위에 위치하는 제2 절연층을 더 포함하고, 상기 제2 절연층 및 상기 제1 절연층은 상기 공통 전극층의 일부를 드러내며 상기 공통 전극층의 윗면에 위치하는 가장자리 변을 포함할 수 있다.
상기 기판 위에 위치하는 제2 게이트 도전체, 그리고 상기 제2 게이트 도전체 위에 위치하는 제2 게이트 절연체를 더 포함하고, 상기 공통 전극층 및 상기 제1 절연층은 상기 제2 게이트 도전체 및 상기 제2 게이트 절연체를 덮을 수 있다.
상기 제2 게이트 절연체는 상기 제2 게이트 도전체 주변에 위치하는 제1 공간을 덮을 수 있다.
상기 제2 게이트 도전체는 상기 제1 게이트 도전체와 연결되어 있을 수 있다.
상기 공통 전극층은 상기 기판의 윗면과 접촉하는 부분을 포함할 수 있다.
본 발명의 한 실시예에 따른 표시 장치의 제조 방법은 기판 위에 게이트 도전층, 게이트 절연층 및 반도체층을 차례대로 적층하는 단계, 상기 반도체층 위에 제1 부분 및 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 제1 마스크 패턴을 형성하는 단계, 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 반도체층 및 상기 게이트 절연층을 식각하여 복수의 반도체 패턴 및 복수의 게이트 절연체를 형성하는 단계, 그리고 상기 반도체층 및 상기 게이트 절연층을 식각한 후에 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 게이트 도전층을 식각하여 복수의 게이트 도전체를 형성하는 단계를 포함하고, 상기 복수의 게이트 도전체를 형성하는 단계에서, 상기 게이트 도전층은 상기 게이트 절연체의 가장자리 변 안쪽까지 식각된다.
상기 복수의 게이트 도전체를 형성한 후에 상기 제1 마스크 패턴의 상기 제2 부분을 제거하여 제2 마스크 패턴을 형성하는 단계, 그리고 상기 복수의 반도체 패턴 중 상기 제2 마스크 패턴에 의해 덮이지 않고 드러난 제4 반도체를 제거하는 단계를 더 포함할 수 있다.
상기 제4 반도체를 제거한 후에 상기 기판의 전면 위에 공통 전극층 및 제1 절연층(160)을 연속으로 적층하는 단계, 그리고 상기 제2 마스크 패턴 및 그 위에 위치하는 상기 공통 전극층 및 상기 제1 절연층을 제거하는 단계를 더 포함할 수 있다.
상기 제2 마스크 패턴을 제거한 후에 상기 기판 위에 남은 상기 제1 절연층의 가장자리 변 주변에 위치하는 상기 공통 전극층을 식각하여 상기 공통 전극층의 가장자리 변이 상기 제1 절연층의 가장자리 변 안쪽에 위치하게 되는 단계를 더 포함할 수 있다.
상기 제1 절연층 위에 복수의 데이터 도전체를 형성하는 단계, 상기 데이터 도전체 위에 제2 절연층을 형성하는 단계, 그리고 상기 제2 절연층 또는 상기 제1 및 제2 절연층을 식각하여 상기 데이터 도전체 또는 상기 게이트 도전체를 드러내는 복수의 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 제2 절연층을 식각하는 단계에서 상기 반도체 패턴의 일부 및 상기 게이트 절연체의 일부도 함께 식각될 수 있다.
상기 제2 절연층 위에 화소 전극층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면 표시 장치의 제조 공정에서 수행되는 노광 공정 및 광마스크의 수를 줄여 제조 공정을 간단히 하고 제조 원가를 줄일 수 있다.
표시 장치에서 불필요한 반도체층에 의한 표시 불량을 제거할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치의 배치도이고,
도 2는 본 발명의 한 실시예에 따른 표시 장치의 한 화소에 대한 배치도이고,
도 3은 본 발명의 한 실시예에 따른 표시 장치의 구동부가 포함하는 트랜지스터에 대한 배치도이고,
도 4는 도 2에 도시한 표시 장치를 A-A 선을 따라 잘라 도시한 단면도이고,
도 5는 도 1에 도시한 표시 장치를 B-B 선을 따라 잘라 도시한 단면도이고,
도 6은 도 3에 도시한 표시 장치를 C-C 선을 따라 잘라 도시한 단면도이고,
도 7은 도 2에 도시한 표시 장치를 D-D 선을 따라 잘라 도시한 단면도이고,
도 8은 본 발명의 한 실시예에 따른 표시 장치의 제조 방법의 한 단계에서 중간 제조물의 평면도이고,
도 9, 도 10, 도 11 및 도 12는 각각 본 발명의 한 실시예에 따른 표시 장치의 제조 방법의 한 단계에서 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선, C-C 선 및 D-D 선에 대응하여 잘라 도시한 단면도이고,
도 13, 도 14, 도 15 및 도 16은 각각 도 9, 도 10, 도 11 및 도 12에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선, C-C 선 및 D-D 선에 대응하여 잘라 도시한 단면도이고,
도 17, 도 18, 도 19 및 도 20은 각각 도 13, 도 14, 도 15 및 도 16에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선, C-C 선 및 D-D 선에 대응하여 잘라 도시한 단면도이고,
도 21, 도 22, 도 23 및 도 24는 각각 도 17, 도 18, 도 19 및 도 20에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선, C-C 선 및 D-D 선에 대응하여 잘라 도시한 단면도이고,
도 25, 도 26, 도 27 및 도 28은 각각 도 21, 도 22, 도 23 및 도 24에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선, C-C 선 및 D-D 선에 대응하여 잘라 도시한 단면도이고,
도 29는 도 25, 도 26, 도 27 및 도 28에 도시한 단계 이후 단계에서의 중간 제조물의 평면도이고,
도 30, 도 31, 도 32는 각각 도 25, 도 26, 도 27 및 도 28에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선 및 C-C 선에 대응하여 잘라 도시한 단면도이고,
도 33, 도 34, 도 35는 각각 도 30, 도 31 및 도 32에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선 및 C-C 선에 대응하여 잘라 도시한 단면도이고,
도 36, 도 37, 도 38 및 도 39는 각각 도 33, 도 34 및 도 35에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선, C-C 선 및 D-D 선에 대응하여 잘라 도시한 단면도이고,
도 40, 도 41 및 도 42는 각각 도 36, 도 37, 도 38 및 도 39에 도시한 단계 이후 단계에서의 중간 제조물의 단면도로서 도 1 내지 도 3에 도시한 A-A 선, B-B 선 및 C-C 선에 대응하여 잘라 도시한 단면도이고,
도 43은 본 발명의 한 실시예에 따른 표시 장치의 제조 방법의 개략적인 순서도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이제 본 발명의 한 실시예에 따른 표시 장치에 대하여 도 1을 참조하여 설명한다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 표시 장치는 표시판(300), 게이트 구동부(400), 데이터 구동부(500) 및 신호 제어부(600)를 포함한다.
표시판(300)은 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting display, OLED), 전기 습윤 장치(electrowetting display, EWD) 등 다양한 표시 장치(display device)에 포함된 표시판일 수 있다.
표시판(300)은 영상을 표시하는 표시 영역(display area)(AA)과 그 주변에 위치하는 주변 영역(peripheral area)(PA)을 포함한다.
표시 영역(AA)에는 복수의 게이트선(G1-Gn), 복수의 데이터선(D1-Dm), 그리고 복수의 게이트선(G1-Gn) 및 복수의 데이터선(D1-Dm)에 연결되어 있는 복수의 화소(PX)가 위치한다.
게이트선(G1-Gn)은 게이트 신호를 전달하고 대략 행 방향으로 뻗으며 서로가 거의 평행할 수 있다.
데이터선(D1-Dm)은 영상 신호에 대응하는 데이터 전압을 전달하고 대략 열 방향으로 뻗으며 서로가 거의 평행할 수 있다.
복수의 화소(PX)는 대략 행렬 형태로 배열되어 있을 수 있다.
각 화소(PX)는 게이트선(Gi) 및 데이터선(Dj)과 연결된 적어도 하나의 스위칭 소자 및 이에 연결된 적어도 하나의 화소 전극을 포함할 수 있다. 스위칭 소자는 표시판(300)에 집적되어 있는 박막 트랜지스터 등의 삼단자 소자일 수 있다. 스위칭 소자는 게이트선(Gi)의 게이트 신호에 따라 턴온 또는 턴오프되어 데이터선(Dj)으로부터의 데이터 신호를 화소 전극에 전달할 수 있다. 스위칭 소자는 하나 이상의 박막 트랜지스터를 포함할 수 있다. 화소 전극에 인가된 데이터 전압에 따라 화소(PX)는 해당 영상을 표시할 수 있다.
주변 영역(PA)은 표시 장치에서 영상이 표시되지 않는 영역인 비표시 영역의 일부로서 차광 부재로 가려질 수 있다. 주변 영역(PA)은 표시 영역(AA)을 둘러싸거나 표시판(300)의 가장자리 영역에 위치할 수 있다.
주변 영역(PA)에는 게이트 구동부(400) 및 게이트 구동부(400)에 구동 신호를 전달하는 복수의 신호 배선(도시하지 않음)이 위치할 수 있다. 주변 영역(PA)에는 표시 영역(AA)의 게이트선(G1-Gn) 및 데이터선(D1-Dm)이 연장되어 있을 수 있다.
신호 제어부(600)는 데이터 구동부(500) 및 게이트 구동부(400) 등의 구동부를 제어한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 제어 신호의 예로는 수직 동기 신호와 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등이 있다. 신호 제어부(600)는 입력 영상 신호와 입력 제어 신호를 기초로 입력 영상 신호를 적절히 처리하여 디지털 영상 신호(DAT)로 변환하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한다. 게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호, 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호, 적어도 하나의 저전압 등을 포함한다. 데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호, 로드 신호 및 데이터 클록 신호 등을 포함한다.
신호 제어부(600)는 데이터 제어 신호(CONT2), 게이트 제어 신호(CONT1) 및 디지털 영상 신호(DAT) 등을 게이트 구동부(400) 및 데이터 구동부(500)에 전달할 수 있다.
데이터 구동부(500)는 표시판(300)의 데이터선(D1-Dm)과 연결되어 있다. 데이터 구동부(500)는 신호 제어부(600)로부터의 데이터 제어 신호(CONT2) 및 디지털 영상 신호(DAT)를 수신하여 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 신호로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
데이터 구동부(500)는 복수의 집적 회로 칩의 형태로 표시판(300)의 주변 영역(PA)에 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film) 위에 장착되어 TCP(tape carrier package)의 형태로 표시 장치에 부착되거나, 인쇄 회로 기판(printed circuit board) 위에 장착될 수도 있다. 본 발명의 다른 실시예에 따르면 데이터 구동부(500)는 표시판(300)의 주변 영역(PA)에 표시 영역(AA)의 박막 트랜지스터 등의 전기 소자와 함께 동일한 공정에서 집적될 수도 있다.
게이트 구동부(400)는 게이트선(G1-Gn)과 연결되어 있다. 게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von) 및 게이트 오프 전압(Voff)으로 이루어진 게이트 신호를 생성하고, 게이트선(G1-Gn)에 게이트 신호를 인가한다. 게이트 온 전압(Von)은 표시 영역(AA)의 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴온시킬 수 있는 전압이고, 게이트 오프 전압(Voff)은 박막 트랜지스터의 게이트 단자에 인가되어 박막 트랜지스터를 턴오프시킬 수 있는 전압이다.
도 1을 참조하면, 본 발명의 한 실시예에 따른 게이트 구동부(400)는 표시판(300)의 주변 영역(PA)에 집적되어 있다. 게이트 구동부(400)는 서로 종속적으로 연결되어 있으며 순차적으로 배열된 복수의 스테이지(stage)(ST1-STn)를 포함할 수 있다.
복수의 스테이지(ST1-STn)는 서로 종속적으로 연결되어 있다. 복수의 스테이지(ST1-STn)는 게이트 신호를 생성하여 게이트선(G1-Gn)에 게이트 신호를 순차적으로 전달할 수 있다. 각 스테이지(ST1-STn)는 각각의 게이트선(G1-Gn)에 연결되어 있는 게이트 구동 회로를 포함하며, 각 스테이지(ST1-STn)는 게이트 신호를 출력하는 게이트 출력 단자(도시하지 않음)를 가질 수 있다.
게이트 구동부(400)의 스테이지(ST1-STn)는 표시 영역(AA)의 왼쪽 또는 오른쪽의 주변 영역(PA)에 위치할 수 있고, 열 방향으로 일렬로 배열되어 있다. 도 1은 복수의 스테이지(ST1-STn)가 표시 영역(AA)의 왼쪽에 위치하는 주변 영역(PA)에 위치하는 예를 도시하고 있으나, 이에 한정되지 않고, 표시 영역(AA)을 기준으로 오른쪽, 위쪽 또는 아래쪽의 주변 영역(PA) 중 적어도 어느 한 곳에 위치할 수 있다.
본 발명의 한 실시예에 따르면, 각 스테이지(ST1-STn)는 이전 스테이지(ST1-STn) 또는 이후 스테이지(ST1-STn)의 출력 단자와 연결될 수 있다. 이전 스테이지가 없는 첫 번째 스테이지(ST1)는 한 프레임의 시작을 알리는 주사 시작 신호을 입력받을 수 있다. 이후 스테이지가 없는 맨 마지막 스테이지(STn)는 이후 스테이지의 출력 단자에 연결되는 대신 다른 신호를 입력받을 수 있다.
각 스테이지(ST1-STn)는 표시판(300)의 주변 영역(PA)에 집적되어 있는 복수의 박막 트랜지스터 및 적어도 하나의 축전기를 포함할 수 있다. 게이트 구동부(400)가 포함하는 박막 트랜지스터 및 축전기는 표시 영역(AA)의 화소(PX)가 포함하는 박막 트랜지스터 등과 동일한 공정에서 제조될 수 있다.
그러면 도 1과 함께 도 2 내지 도 7을 참조하여 표시판(300)의 구체적인 구조에 대해 설명한다.
표시판(300)은 서로 마주하는 하부 표시판(100) 및 상부 표시판(200), 그리고 그 사이에 위치하는 액정층(3)을 포함한다.
먼저 하부 표시판(100)에 대해 설명하면, 유리, 플라스틱 등의 절연 물질을 포함하는 기판(110) 위에 복수의 게이트선(121), 공통 전압선(126), 그리고 게이트 전극(124, 124A)을 포함하는 복수의 게이트 도전체가 위치한다.
게이트선(121)은 게이트 신호를 전달하며, 게이트 구동 회로와 연결되어 있는 끝 부분(129)을 포함한다. 게이트선(121)은 주로 가로 방향으로 뻗을 수 있다. 게이트선(121)의 끝 부분(129)은 주변 영역(PA)에 위치할 수 있다.
게이트 전극(124)은 표시 영역(AA)에 위치하고 게이트선(121)에 연결되어 있다.
공통 전압선(126)은 공통 전압을 전달하며, 공통 전압을 인가받기 위한 끝 부분(126p)을 포함한다. 도 1을 참조하면, 공통 전압선(126)은 주변 영역(PA)에 위치할 수 있으며, 주로 세로 방향으로 뻗을 수 있다. 공통 전압선(126)은 표시 영역(AA)의 가장자리를 따라 뻗을 수 있다. 이와 달리 공통 전압선(126)은 표시 영역(AA)에 위치할 수도 있다.
게이트 전극(124A)은 주변 영역(PA)에 위치한다.
게이트 도전체 위에는 복수의 게이트 절연체가 위치한다. 게이트 절연체는 게이트선(121) 위에 위치하는 제1 게이트 절연체(141), 게이트 전극(124, 124A) 위에 위치하는 제2 게이트 절연체(144), 그리고 게이트선(121)의 끝 부분(129) 위에 위치하는 제3 게이트 절연체(149)를 포함한다.
게이트 절연체(141, 144, 149)는 각각 게이트선(121), 게이트 전극(124, 124A) 및 게이트선(121)의 끝 부분(129) 등의 게이트 도전체 위에 위치하거나 게이트 도전체를 따라 뻗는 섬형일 수 있다.
게이트 절연체(141, 144, 149)는 각각 하부에 위치하는 게이트 도전체를 따라 뻗거나 형성되어 있으며 게이트 도전체를 완전히 덮는다. 게이트 도전체의 가장자리 변은 그 상부에 위치하는 게이트 절연체(141, 144, 149)의 가장자리 변을 기준으로 안쪽에 위치하며 게이트 절연체(141, 144, 149)의 가장자리 변과 일정 거리를 두고 있다. 이후, 어떤 구성 요소가 다른 구성 요소의 가장자리 변 안쪽/바깥쪽에 위치한다는 것은 가장자리 변을 기준으로 안쪽/바깥쪽에 위치하는 것을 의미하는 것으로 한다. 여기서 가장자리 변을 기준으로 안쪽에 위치하는 것은 해당 구성 요소 위에 위치하며 가장자리 변과는 중첩하지 않는 것을 의미한다. 다시 설명하면, 게이트 절연체(141, 144, 149)의 가장자리 변은 게이트 절연체(141, 144, 149)가 덮고 있는 게이트 도전체의 가장자리 변에 대체로 나란하다. 또한 게이트 절연체(141, 144, 149)는 그 아래에 위치하는 게이트 도전체(121, 124, 124A, 129) 및 그 주변을 둘러싸고 있는 공간(SA)을 함께 덮을 수 있다. 각 공간(SA)은 인접한 게이트 도전체(121, 124, 124A, 129)의 가장자리 변 주위를 따라 연속적으로 형성되어 있을 수 있다.
게이트 도전체(121, 124, 124A, 129)의 한쪽 가장자리 변 주위에 위치하는 공간(SA)의 폭은 대략 0.5um 이상일 수 있다. 공간(SA)의 폭은 게이트 도전체(121, 124, 124A, 129)의 폭에 따라 달라질 수 있으나 대략 1.0um 이하일 수 있다.
공통 전압선(126)의 일부 및 끝 부분(126p) 위에는 게이트 절연체가 위치하지 않을 수 있다. 그러나 공통 전압선(126)의 다른 부분 위에는 게이트 절연체가 존재할 수도 있고 존재하지 않을 수도 있다. 공통 전압선(126)의 일부 위에 게이트 절연체가 존재하는 경우 그 부분의 공통 전압선(126)의 주변에는 게이트 절연체로 덮여 있는 빈 공간이 위치할 수 있다.
게이트 절연체(141, 144, 149)의 일부 위에는 제1 반도체(154) 및 제2 반도체(159)를 포함하는 반도체 패턴이 위치한다.
제2 게이트 절연체(144) 위에는 제1 반도체(154)가 위치한다. 제1 반도체(154)는 제2 게이트 절연체(144)와 실질적으로 동일한 평면 모양을 가질 수 있고 섬형일 수 있다. 제1 반도체(154)의 가장자리 변은 실질적으로 제2 게이트 절연체(144)의 가장자리 변과 정렬되어 있을 수 있다. 이에 따라 제1 반도체(154)는 하부에 위치하는 게이트 전극(124)을 완전히 덮고, 게이트 전극(124)의 가장자리 변은 제1 반도체(154)의 가장자리 변 안쪽에 위치하며 제1 반도체(154)의 가장자리 변과 일정 거리를 두고 있다. 따라서 제1 반도체(154)는 게이트 전극(124) 및 그 주변을 둘러싸고 있는 공간(SA)을 함께 덮을 수 있다.
본 발명의 실시예에 따르면 제1 반도체(154)는 게이트 전극(124)이 형성된 영역에 한정되어 형성될 수 있다.
주변 영역(PA)에 위치하는 게이트 전극(124A) 위에도 제2 게이트 절연체(144) 및 제1 반도체(154)와 유사한 구조가 위치할 수 있다.
제3 게이트 절연체(149) 위에는 제2 반도체(159)가 위치한다. 제2 반도체(159)는 게이트선(121)의 끝 부분(129) 위에만 위치하는 섬형일 수 있다. 제2 반도체(159)의 바깥쪽 가장자리 변은 실질적으로 제3 게이트 절연체(149)의 가장자리 변과 정렬되어 있을 수 있다. 이에 따라 게이트선(121)의 끝 부분(129)의 가장자리 변은 제2 반도체(159)의 바깥쪽 가장자리 변 안쪽에 위치할 수 있고 제2 반도체(159)의 바깥쪽 가장자리 변과 일정 거리를 두고 있을 수 있다. 따라서 제2 반도체(159)는 게이트선(121)의 끝 부분(129) 및 그 주변을 둘러싸고 있는 공간(SA)을 함께 덮을 수 있다.
이와 달리 게이트선(121)의 끝 부분(129) 위에 위치하는 제3 게이트 절연체(149) 및 제2 반도체(159)는 생략될 수도 있다.
게이트선(121) 위 및 공통 전압선(126)의 적어도 일부 위에는 반도체 패턴이 위치하지 않을 수 있다.
도시하지 않았으나 공통 전압선(126)의 일부 위에 게이트 절연체가 존재하는 경우 그 게이트 절연체 위에는 게이트선(121)의 상부와 같이 반도체 패턴이 위치하지 않을 수 있다.
제1 및 제2 반도체(154, 159)를 포함하는 반도체 패턴은 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다
기판(110) 위의 전면에는 공통 전극층(130)이 위치한다. 공통 전극층(130)은 ITO, IZO 등의 투명한 도전 물질로 만들어질 수 있다.
공통 전극층(130)은 게이트 도전체의 일부와는 중첩하지 않으며 다른 일부와는 중첩할 수 있다. 공통 전극층(130)이 게이트 도전체의 중첩하지 않는 위치에서 게이트 도전체의 가장자리 변은 공통 전극층(130)의 가장자리 변과 일정 거리를 두고 이격되어 있다. 또한 게이트 도전체 위에 반도체 패턴이 위치하는 곳에서는 공통 전극층(130)은 게이트 도전체 및 그 상부의 반도체 패턴의 가장자리 변과 일정 거리를 두고 이격되어 있을 수 있다.
구체적으로 도 4를 참조하면, 게이트 전극(124) 및 그 상부의 제2 게이트 절연체(144)와 제1 반도체(154)의 가장자리 변은 그 주변에 위치하는 공통 전극층(130)의 가장자리 변과 일정 거리를 두고 이격되어 있다. 게이트 전극(124A) 및 그 상부의 게이트 절연체와 반도체 패턴의 가장자리 변도 그 주변에 위치하는 공통 전극층(130)의 가장자리 변과 일정 거리를 두고 이격되어 있을 수 있다. 주변 영역(PA)에 위치하는 게이트 전극(124A) 주변의 구조도 게이트 전극(124) 주변의 구조와 동일할 수 있다.
도 5를 참조하면, 공통 전압선(126)의 일부 및/또는 공통 전압선(126)의 끝 부분(126p)은 그 주변에 위치하는 공통 전극층(130)의 가장자리 변과 일정 거리를 두고 이격되어 있다.
도 6을 참조하면, 게이트선(121)의 끝 부분(129) 및/또는 그 상부의 제3 게이트 절연체(149) 및 제2 반도체(159)의 가장자리 변은 그 주변에 위치하는 공통 전극층(130)의 가장자리 변과 일정 거리를 두고 이격되어 있다.
도 7을 참조하면, 게이트 전극(124, 124A)을 제외한 게이트선(121) 위에는 공통 전극층(130)이 위치할 수 있다. 즉, 공통 전극층(130)은 게이트선(121)을 포함한 게이트 도전체의 일부를 덮을 수 있다. 이때, 제1 게이트 절연체(141) 아래에 위치하며 게이트선(121)의 주변에 위치하는 공간(SA)에 의해 공통 전극층(130)은 게이트선(121)과 접촉하지 않을 수 있다.
도시하지 않았으나 공통 전압선(126)의 다른 부분은 도 5에 도시한 부분과 같이 공통 전극층(130)의 가장자리 변과 일정 거리를 두고 이격되어 있을 수도 있고, 공통 전극층(130)에 의해 덮여 있을 수도 있다. 공통 전압선(126)의 일부가 공통 전극층(130)에 의해 덮여 있는 경우에 게이트선(121)의 주변의 구조와 같이 공통 전극층(130)은 공통 전압선(126) 주변에 위치하는 빈 공간에 의해 이격되어 공통 전압선(126)과 접촉하지 않을 수 있다. 이때 공통 전압선(126) 상부에는 게이트 절연체가 존재할 수 있다. 즉, 공통 전압선(126)의 일부의 주변 구조는 게이트선(121)의 주변의 구조와 동일할 수 있다.
공통 전극층(130)은 기판(110)의 윗면과 접촉하는 부분을 포함할 수 있다.
공통 전극층(130) 위에는 제1 절연층(160)이 위치한다. 제1 절연층(160)은 SiNx, SiOx 등의 무기 절연 물질을 포함할 수 있다. 제1 절연층(160)은 공통 전극층(130) 위에 직접 위치하여 공통 전극층(130)과 접촉하고 있다. 제1 절연층(160)은 대부분의 영역에서 공통 전극층(130)과 중첩할 수 있다.
제1 절연층(160)은 그 하부의 공통 전극층(130)이 게이트 도전체와 중첩하지 않고 이격되어 있는 영역에서 게이트 도전체 및 그 상부의 게이트 절연체 및 반도체 패턴과 이격되어 있을 수 있다. 특히 제1 절연층(160)은 반도체 패턴과 중첩하지 않으며 제1 절연층(160)의 가장자리 변은 반도체 패턴의 가장자리 변과 일정 거리 이격되어 있다.
구체적으로 도 4를 참조하면, 제1 절연층(160)은 게이트 전극(124, 124A) 및 그 상부의 제2 게이트 절연체(144)와 제1 반도체(154)를 덮지 않고 이격되어 있다. 특히 제1 절연층(160)의 가장자리 변(160B)는 그 하부의 공통 전극층(130)의 가장자리 변(130B)과 정렬되어 있지 않고 공통 전극층(130)의 가장자리 변(130B)보다 바깥쪽에 위치한다. 따라서 게이트 전극(124, 124A) 주변에 위치하는 제1 절연층(160)은 그 하부의 공통 전극층(130)의 가장자리 변(130B) 및 그 주변에 연속적으로 형성된 공간(SA1)을 함께 덮는다. 공간(SA1)은 게이트 전극(124, 124A) 및 그 상부의 제1 반도체(154)의 가장자리 변 주위를 따라 연속적으로 형성되어 있다. 또한 공간(SA1)은 공통 전극층(130)의 가장자리 변(130B)에 인접하여 연속적으로 형성될 수 있다.
공통 전극층(130)의 가장자리 변(130B) 주위에 위치하는 공간(SA1)의 폭은 대략 0.5um 이상일 수 있다. 공간(SA1)의 폭은 공통 전극층(130)의 폭에 따라 달라질 수 있으나 대략 1.0um 이하일 수 있다.
도 5를 참조하면, 제1 절연층(160)은 공통 전압선(126)의 일부 및/또는 공통 전압선(126)의 끝 부분(126p)을 덮지 않고 이격되어 있다. 특히 공통 전압선(126)의 일부 주변에서 제1 절연층(160)의 가장자리 변은 공통 전극층(130)의 윗면 위에 위치할 수 있다. 따라서 공통 전압선(126)의 일부 주변에 위치하는 공통 전극층(130)의 가장자리 영역은 제1 절연층(160)에 의해 덮이지 않고 드러난다.
도시하지 않았으나 공통 전압선(126)의 다른 부분은 도 5에 도시한 부분과 같이 제1 절연층(160)의 가장자리 변과 일정 거리를 두고 이격되어 있을 수도 있고, 제1 절연층(160)에 의해 덮여 있을 수도 있다. 특히 공통 전압선(126)의 일부가 게이트선(121)의 주변 구조와 같이 공통 전극층(130)에 의해 덮여 있는 경우에 제1 절연층(160)은 공통 전극층(130) 바로 위에 위치할 수 있다.
도 6을 참조하면, 제1 절연층(160)은 게이트선(121)의 끝 부분(129) 및/또는 그 상부의 제3 게이트 절연체(149) 및 제2 반도체(159)를 덮지 않고 이격되어 있다. 특히 제1 절연층(160)의 가장자리 변(160B)은 그 하부의 공통 전극층(130)의 가장자리 변(130B)과 정렬되어 있지 않고 공통 전극층(130)의 가장자리 변(130B)보다 바깥쪽에 위치한다. 따라서 게이트선(121)의 끝 부분(129) 주변에 위치하는 제1 절연층(160)은 그 하부의 공통 전극층(130)의 가장자리 변(130B) 및 그 주변에 연속적으로 형성된 공간(SA2)을 함께 덮는다.
한 공간(SA2)의 폭은 대략 0.5um 이상일 수 있다. 공간(SA2)의 폭은 공통 전극층(130)의 폭에 따라 달라질 수 있으나 대략 1.0um 이하일 수 있다.
공통 전극층(130) 및 제1 절연층(160)은 게이트 전극(124, 124A) 및 제1 반도체(154)와 그 주변 영역을 드러내는 섬형 구멍, 게이트선(121)의 끝 부분 및 제2 반도체(159)와 그 주변 영역을 드러내는 섬형 구멍, 그리고 공통 전압선(126)의 일부와 그 주변 영역을 드러내는 섬형 구멍을 포함한다. 제1 절연층(160)이 포함하는 섬형 구멍은 가장자리 변(160B)을 포함한다. 공통 전극층(130)의 구멍은 제1 절연층(160)에 형성된 구멍에 각각 대응하여 위치한다. 공통 전극층(130)의 구멍의 가장자리 변은 도 4 및 도 6에 도시한 바와 같이 제1 절연층(160)의 가장자리 변(160B)의 바깥쪽에 위치하며 가장자리 변(160B)을 둘러쌀 수 있다. 이와 달리 공통 전압선(126)의 일부 주변에서는 공통 전극층(130)의 구멍의 가장자리 변은 도 5에 도시한 바와 같이 제1 절연층(160)의 가장자리 변의 안쪽에 위치할 수 있다.
도 7을 참조하면, 게이트 전극(124)을 제외한 게이트선(121) 위에는 제1 절연층(160)이 위치할 수 있다. 즉, 제1 절연층(160)은 게이트선(121)을 포함한 게이트 도전체의 일부를 덮을 수 있으며 공통 전극층(130) 바로 위에 위치할 수 있다.
도 5에 도시하지 않은 공통 전압선(126)의 다른 부분 주변의 구조는 게이트선(121)의 주변의 구조와 동일할 수 있다. 즉, 공통 전압선(126)의 다른 부분 위에는 제1 절연층(160)이 위치할 수 있다.
도 4를 참조하면, 차례대로 적층되어 있는 게이트 도전체(124, 129), 게이트 절연체(144, 149), 그리고 반도체(154, 159)의 두께(D1)는 그 주변에 위치하며 차례대로 적층된 공통 전극층(130) 및 제1 절연층(160)의 두께(D2)보다 클 수 있다.
제1 절연층(160) 위에는 데이터선(171), 소스 전극(173, 173A), 드레인 전극(175, 175A)을 포함하는 데이터 도전체가 위치한다.
도 2를 참조하면, 데이터선(171)는 대체로 세로 방향으로 뻗으며 주기적으로 꺾여 있을 수도 있다. 소스 전극(173)은 데이터선(171)에 직접 연결되어 있다.
드레인 전극(175)은 게이트 전극(124) 및 제1 반도체(154)를 중심으로 소스 전극(173)만 마주한다. 소스 전극(173)과 드레인 전극(175)은 제1 반도체(154)의 윗면과 접촉할 수 있다.
도 4를 참조하면, 게이트 전극(124) 주변에는 공간(SA)이 위치하므로 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)과 이격되어 접촉하지 않는다.
게이트 전극(124), 소스 전극(173) 및 드레인 전극(175)은 게이트 전극(124)과 중첩하는 제1 반도체(154)와 트랜지스터(Q)를 이룬다.
도 6을 참조하면, 소스 전극(173A) 및 드레인 전극(175A)은 주변 영역(PA)에 위치하는 게이트 전극(124A) 및 반도체 패널 위에 위치하며 서로 마주한다. 도시하지 않았으나 게이트 전극(124A) 주변에도 공간(SA)이 위치하므로 소스 전극(173A) 및 드레인 전극(175A)은 게이트 전극(124A)과 이격되어 접촉하지 않는다.
게이트 전극(124A), 소스 전극(173A) 및 드레인 전극(175A)은 게이트 전극(124A)과 중첩하는 반도체 패턴과 함께 제1 트랜지스터(Tr1)를 이룬다.
데이터 도전체 위의 전면 위에는 제2 절연층(180)이 위치한다. 제2 절연층(180)은 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
도 2 및 도 4를 참조하면, 제1 절연층(160) 및 제2 절연층(180)은 표시 영역(AA)에 위치하는 드레인 전극(175)을 드러내는 접촉 구멍(185)을 포함한다. 도 1 및 도 5를 참조하면, 제1 절연층(160) 및 제2 절연층(180)은 공통 전압선(126)의 일부 및 그 주변의 기판(110)과 공통 전극층(130)을 드러내는 접촉 구멍(186)을 포함한다. 도 3 및 도 6을 참조하면, 제2 절연층(180)은 게이트선(121)의 끝 부분(129) 위에 위치하는 접촉 구멍(189b) 및 드레인 전극(175A)을 드러내는 접촉 구멍(189a)을 포함한다. 특히 접촉 구멍(189b)은 제2 반도체(159) 및 제3 게이트 절연체(149)에도 연장되어 결국 게이트선(121)의 끝 부분(129)이 드러난다. 즉, 접촉 구멍(189b)은 게이트선(121)의 끝 부분(129) 위에 위치하는 제2 절연층(180), 제2 반도체(159) 및 제3 게이트 절연체(149)에 형성된다.
제2 절연층(180) 위에는 복수의 화소 전극(191) 및 복수의 연결 부재(196, 199)를 포함하는 화소 전극층이 위치한다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 전기적으로 연결되어 데이터 전압을 전달받을 수 있다. 화소 전극(191)은 서로 대체로 평행하게 뻗으며 이격되어 있는 복수의 가지 전극(193)과 가지 전극(193)의 위 또는 아래의 끝 부분을 연결하는 하부 및 상부의 가로부(192)를 포함할 수 있다. 화소 전극(191)의 가지 전극(193)은 데이터선(171)을 따라 꺾여 있을 수 있다.
연결 부재(196)는 접촉 구멍(186)을 통하여 공통 전압선(126)과 공통 전극층(130)을 전기적으로 연결한다. 이에 따라 공통 전극층(130)은 공통 전압선(126)으로부터 공통 전압을 전달받을 수 있다.
연결 부재(199)는 두 접촉 구멍(189a, 189b)을 통하여 게이트선(121)의 끝 부분(129)과 제1 트랜지스터(Tr1)의 드레인 전극(175A)을 전기적으로 연결한다.
상부 표시판(200)에 대해 설명하면, 유리, 플라스틱 등의 절연 물질을 포함하는 기판(210) 위에 차광 부재(220) 및 복수의 색필터(230)가 가 위치할 수 있다. 차광 부재(220)는 화소(PX)의 투과 영역을 정의할 수 있고, 색필터(230)는 화소(PX)의 투과 영역 내에 대부분 존재할 수 있다. 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다.
본 실시예와 달리 차광 부재(220) 및 색필터(230) 중 적어도 하나는 하부 표시판(100)에 위치할 수도 있다.
차광 부재(220) 및 색필터(230) 위에는 덮개막(250)이 더 위치할 수 있다.
액정층(3)은 복수의 액정 분자(31)를 포함하며, 액정 분자(31)는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수평 또는 수직을 이루도록 배향되어 있을 수 있다.
트랜지스터(Q)를 통해 데이터 전압을 인가받은 화소 전극(191)은 공통 전압을 인가받은 공통 전극층(130)과 함께 액정층(3)에 전기장을 생성할 수 있다.
그러면 앞에서 설명한 도면들과 함께 도 8 내지 도 42를 참조하여 본 발명의 한 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
먼저 도 8 내지 도 12를 참조하면, 절연 물질을 포함하는 기판(110) 위에 금속 등의 도전성 물질을 적층하여 게이트 도전층(120)을 형성한다. 이어서, 게이트 도전층(120) 위에 SiNx, SiOx 등의 절연 물질을 적층하여 게이트 절연층(140)을 형성한다. 이어서, 게이트 절연층(140) 위에 비정질 또는 결정질 규소 또는 산화물 반도체 등의 반도체 물질을 적층하여 반도체층(150)을 형성한다.
이어서, 반도체층(150) 위에 포토레지스트 등의 감광성 물질을 적층하고 하나의 제1 광마스크(90)를 이용한 노광 및 현상을 통해 마스크 패턴(50F, 50H)을 형성한다. 제2 마스크 패턴(50H)의 두께는 제1 마스크 패턴(50F)의 두께보다 얇다.
감광성 물질의 노광 공정에서 사용되는 제1 광마스크(90)는 빛이 투과되는 투과 영역(T), 빛의 일부만 투과되는 반투과 영역(하프톤 영역)(H), 그리고 빛이 차단되는 차광 영역(O)을 포함할 수 있다. 감광성 물질이 빛에 조사되면 남는 부분이 되는 음의 감광성을 가진 경우, 마스크 패턴 중 두께가 두꺼운 제1 마스크 패턴(50F)은 제1 광마스크(90)의 투과 영역(T)에 대응하여 노광된 부분일 수 있고, 두께가 얇은 제2 마스크 패턴(50H)은 제1 광마스크(90)의 반투과 영역(H)에 대응하여 노광된 부분일 수 있다. 감광성 물질이 양의 감광성을 가지는 경우에는 마스크 패턴(50F, 50H)에 대응하는 제1 광마스크(90)의 투명도는 반대로 바뀔 수 있다.
다음 도 13 내지 도 16을 참조하면, 마스크 패턴(50F, 50H)을 식각 마스크로 하여 반도체층(150) 및 게이트 절연층(140)을 식각한다. 이때 건식 식각을 이용할 수 있다. 이에 따라 마스크 패턴(50F, 50H)으로 덮인 반도체층(150) 및 게이트 절연층(140)은 부분은 남고 나머지는 제거되어 제1 반도체(154), 제2 반도체(159), 제3 반도체(156) 및 제4 반도체(151)를 포함하는 복수의 반도체 패턴과 그 아래에 위치하는 복수의 게이트 절연체(141, 144, 146, 149)가 형성된다. 제1 게이트 절연체(141)는 제4 반도체(151) 아래에 위치하고, 제2 게이트 절연체(144)는 제1 반도체(154) 아래에 위치하고, 제3 게이트 절연체(149)는 제2 반도체(159) 아래에 위치하고, 제4 게이트 절연체(146)는 제3 반도체(156) 아래에 위치한다. 제1 게이트 절연체(141)는 제3 게이트 절연체(149)와 연결되어 있을 수 있다.
다음 도 17 내지 도 20을 참조하면, 마스크 패턴(50F, 50H)을 식각 마스크로 하여 게이트 도전층(120)을 식각하여 복수의 게이트 도전체를 형성한다. 이때 습식 식각을 이용할 수 있다. 식각 과정에서 게이트 도전층(120)은 게이트 절연체(141, 144, 146, 149)의 가장자리 안쪽까지 식각된다. 이에 따라 게이트 도전체의 바깥쪽 가장자리 변은 게이트 절연체(141, 144, 146, 149)의 가장자리 변과 정렬되지 않고 안쪽에 위치한다. 즉, 게이트 도전체의 바깥쪽 가장자리 변은 게이트 절연체(141, 144, 146, 149)의 가장자리 변과 일정 거리를 두고 이격된다. 게이트 도전체는 제1 게이트 절연체(141) 아래에 위치하는 게이트선(121), 제2 게이트 절연체(144) 아래에 위치하는 게이트 전극(124, 124A), 제4 게이트 절연체(146) 아래에 위치하는 공통 전압선(126), 그리고 제3 게이트 절연체(149) 아래에 위치하는 게이트선(121)의 끝 부분(129)을 포함할 수 있다.
다음 도 21 내지 도 24를 참조하면, 마스크 패턴(50F, 50H)을 일부 식각하여 제2 마스크 패턴(50H)을 제거한다. 이때 제1 마스크 패턴(50F)도 일부 식각되어 제3 마스크 패턴(50f)이 된다. 제3 마스크 패턴(50f)의 높이 및 폭은 제1 마스크 패턴(50F)보다 작을 수 있다. 이에 따라 복수의 반도체 패턴 중 제4 반도체(151)가 노출된다.
이어서, 제3 마스크 패턴(50f)을 식각 마스크로 하여 드러난 반도체 패턴인 제4 반도체(151)를 식각하여 제거한다. 이때 제1 게이트 절연체(141)의 일부도 식각될 수 있다.
다음 도 25 내지 도 28을 참조하면, 기판(110) 전면 위에 ITO, IZO 등의 투명한 도전 물질을 적층하여 공통 전극층(130)을 형성한다. 이어서, 공통 전극층(130) 위에 SiNx, SiOx 등의 무기 절연 물질을 적층하여 제1 절연층(160)을 형성한다.
연속으로 적층되어 있는 공통 전극층(130) 및 제1 절연층(160)은 제3 마스크 패턴(50f) 윗면 및/또는 측면에 위치하는 제1 부분 및 제1 부분과 이격되어 있는 제2 부분을 포함한다. 즉, 공통 전극층(130) 및 제1 절연층(160)은 제3 마스크 패턴(50f)의 높이에 의해 제3 마스크 패턴(50f)의 가장자리 부분에서 끊겨 간극(OP)을 가질 수 있다.
공통 전극층(130) 및 제1 절연층(160)의 제2 부분은 도 25 내지 도 27에 도시한 바와 같이 기판(110) 위에 직접 형성되어 있는 부분과 도 28에 도시한 바와 같이 제1 게이트 절연체(141) 위에 직접 형성되어 있는 부분을 포함한다. 도 28을 참조하면, 게이트선(121)의 가장자리 변이 제1 게이트 절연체(141)의 가장자리 변 안쪽에 위치하므로 그 위에 적층된 공통 전극층(130) 및 제1 절연층(160)에 의해 게이트선(121) 주변에 공간(SA)이 형성된다. 공간(SA)은 제1 게이트 절연체(141)에 의해 덮여 있다.
도 25 내지 도 27을 참조하면, 간극(OP)에 의해 제3 마스크 패턴(50f)가 이격되어 적층된 공통 전극층(130) 및 제1 절연층(160)의 가장자리는 반도체(154, 156, 159) 및 그 아래의 게이트 도전체와 이격되어 있다.
차례대로 적층되어 있는 게이트 도전체(124, 129), 게이트 절연체(144, 149), 그리고 반도체(154, 159)의 두께(D1)는 차례대로 적층된 공통 전극층(130) 및 제1 절연층(160)의 두께(D2)보다 클 수 있다. 이에 따르면 공통 전극층(130) 및 제1 절연층(160)의 간극(OP)이 잘 형성될 수 있다.
다음 도 29 내지 도 32를 참조하면, 제3 마스크 패턴(50f) 및 그 위에 위치하는 공통 전극층(130) 및 제1 절연층(160)을 제거한다. 공통 전극층(130) 및 제1 절연층(160)에는 게이트 전극(124, 124A) 및 반도체(154)와 그 주변 영역을 드러내는 섬형 구멍, 게이트선(121)의 끝 부분 및 반도체(159)와 그 주변 영역을 드러내는 섬형 구멍, 그리고 공통 전압선(126)의 일부 및 반도체(156)와 그 주변 영역을 드러내는 섬형 구멍이 형성된다. 제1 절연층(160)에 형성된 섬형 구멍은 반도체(154, 156, 159)와 마주하는 가장자리 변(160B)을 포함한다.
이어서 제1 절연층(160)의 가장자리 변(160B) 주변에 위치하는 공통 전극층(130)의 일부를 식각하여 공통 전극층(130)의 가장자리 변(130B)이 제1 절연층(160)의 가장자리 변(160B)의 안쪽에 위치하게 한다. 이때 습식 식각을 이용할 수 있다. 공통 전극층(130)의 가장자리 변(130B)과 제1 절연층(160)의 가장자리 변(160B)의 이격 거리는 적절히 조절할 수 있다.
공통 전극층(130)의 구멍은 제1 절연층(160)에 형성된 구멍에 각각 대응하여 위치한다. 공통 전극층(130)의 구멍은 제1 절연층(160)의 가장자리 변(160B)의 바깥쪽에 위치하며 가장자리 변(160B)을 둘러싸는 가장자리 변(130B)을 포함한다.
다음 도 33 내지 도 35를 참조하면, 제1 절연층(160) 위에 금속 등의 도전성 물질을 적층하고 패터닝하여 데이터선(171), 소스 전극(173, 173A), 드레인 전극(175, 175A)을 포함하는 데이터 도전체를 형성한다. 이때 제1 절연층(160) 위에 포토레지스트 등의 감광성 물질을 적층하고 하나의 제2 광마스크를 이용하여 노광하여 마스크 패턴을 형성할 수 있다.
다음 도 36 내지 도 39를 참조하면, 데이터 도전체 위의 전면에 무기 절연 물질 또는 유기 절연 물질을 적층하여 제2 절연층(180)을 형성한다. 이어서 제2 절연층(180) 및 제1 절연층(160)을 패터닝하여 접촉 구멍(185, 186, 189a, 189b)을 형성한다. 이때 하나의 제3 광마스크를 이용한 노광 공정을 이용하여 마스크 패턴을 형성할 수 있다. 이때 마스크 패턴에 의해 덮이지 않고 드러난 제2 절연층(180)의 아래에 위치하는 반도체 패턴 및 게이트 절연체도 함께 패터닝될 수 있다. 예를 들어 접촉 구멍(189b)은 제2 반도체(159) 및 제3 게이트 절연체(149)에도 연장되어 결국 게이트선(121)의 끝 부분(129)을 드러낼 수 있다.
다음 도 40 내지 도 42를 참조하면, 제2 절연층(180) 위에 ITO, IZO 등의 투명한 도전 물질을 적층하고 패터닝하여 복수의 화소 전극(191) 및 복수의 연결 부재(196, 199)를 포함하는 화소 전극층을 형성한다. 이때 하나의 제4 광마스크를 이용한 노광 공정이 이용될 수 있다.
도 43을 참조하면, 본 발명의 한 실시예에 따른 하부 표시판(100)의 제조 공정에서 사용되는 노광 단계는 모두 4개로 축소될 수 있다. 즉, 게이트 도전층(120), 게이트 절연층(140), 반도체층(150), 공통 전극층(130) 및 제1 절연층(160)의 패터닝 단계(S1)에서 하나의 제1 광마스크(90)가 사용되고, 데이터 도전체 패터닝 단계(S2)에서 하나의 제2 광마스크가 사용되고, 제2 절연층(180)의 패터닝 단계(S3)에서 하나의 제3 광마스크가 사용되고, 마지막으로 화소 전극층의 패터닝 단계(S4)에서 하나의 제4 광마스크가 사용될 수 있다.
이에 따라 표시 장치의 제조 과정에서 노광 공정 및 광마스크의 수를 줄여 제조 공정을 간단히 하고 제조 원가를 줄일 수 있다.
또한 제1 반도체(154) 등의 반도체 패턴이 게이트 전극(124) 등의 게이트 도전체가 형성된 영역에 한정되어 형성되므로 불필요한 영역에 반도체 패턴이 형성되지 않는다. 따라서 반도체가 빛에 노출되어 나타나는 원터폴(waterfall)l 등의 표시 불량을 방지할 수 있고 광 누설 전류에 따른 잔상을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
121: 게이트선
124, 124A: 게이트 전극
130: 공통 전극층
141, 144, 146, 149: 게이트 절연체
151, 154, 156, 159: 반도체
160, 180: 절연층
191: 화소 전극
300: 표시판
400: 게이트 구동부
500: 데이터 구동부
600: 신호 제어부

Claims (25)

  1. 표시 장치에 있어서,
    기판,
    상기 기판 위에 위치하는 복수의 제1 게이트 도전체, 그리고
    상기 제1 게이트 도전체 위에 위치하는 복수의 제1 게이트 절연체
    를 포함하고,
    상기 제1 게이트 도전체의 가장자리 변은 상기 제1 게이트 절연체의 가장자리 변을 기준으로 안쪽에 위치하고,
    상기 제1 게이트 절연체의 가장자리 변은 상기 제1 게이트 도전체의 가장자리 변에 나란하며,
    상기 표시 장치는,
    상기 기판 위에 위치하며, 상기 제1 게이트 도전체 및 상기 제1 게이트 도전체의 주변을 덮지 않고 드러내는 공통 전극층, 그리고
    상기 공통 전극층 위에 위치하고, 상기 제1 게이트 도전체 및 상기 제1 게이트 도전체의 주변을 드러내는 제1 절연층을 더 포함하고,
    상기 제1 게이트 도전체의 주변에서 상기 제1 절연층의 가장자리 변은 상기 공통 전극층의 가장자리 변보다 바깥쪽에 위치하며,
    상기 표시 장치는,
    상기 기판 위에 위치하며 공통 전압을 전달하는 공통 전압선을 더 포함하고,
    상기 공통 전극층은 상기 공통 전압선의 일부 및 그 주변을 덮지 않고 드러내고,
    상기 표시 장치는,
    상기 제1 절연층 위에 위치하는 제2 절연층을 더 포함하고,
    상기 제2 절연층 및 상기 제1 절연층은 상기 공통 전극층의 일부를 드러내며 상기 공통 전극층의 윗면에 위치하는 가장자리 변을 포함하는
    표시 장치.
  2. 삭제
  3. 삭제
  4. 제1항에서,
    상기 제1 게이트 절연체는 상기 제1 게이트 도전체 주변에 위치하는 제1 공간을 덮는 표시 장치.
  5. 제4항에서,
    상기 제1 절연층은 상기 공통 전극층의 가장자리 변 주변에 위치하는 제2 공간을 덮는 표시 장치.
  6. 제5항에서,
    상기 제1 게이트 절연체 위에 위치하는 제1 반도체를 더 포함하고,
    상기 제1 반도체의 가장자리 변은 상기 제1 게이트 절연체의 가장자리 변에 정렬되어 있는
    표시 장치.
  7. 제6항에서,
    상기 제1 반도체 위에 위치하는 소스 전극 및 드레인 전극을 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 공간을 사이에 두고 상기 제1 게이트 도전체와 이격되어 있는
    표시 장치.
  8. 제7항에서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제2 공간을 사이에 두고 상기 공통 전극층과 이격되어 있는 표시 장치.
  9. 제8항에서,
    상기 제1 절연층 위에 위치하는 제2 절연층, 그리고
    상기 제2 절연층 위에 위치하는 화소 전극
    을 더 포함하고,
    상기 화소 전극은 상기 제2 절연층에 형성되어 있는 접촉 구멍을 통해 상기 드레인 전극과 연결되어 있는
    표시 장치.
  10. 제6항에서,
    상기 제1 절연층 위에 위치하는 제2 절연층을 더 포함하고,
    상기 제2 절연층, 상기 제1 반도체 및 상기 제1 게이트 절연체는 상기 제1 게이트 도전체를 드러내는 제1 접촉 구멍을 포함하는
    표시 장치.
  11. 제10항에서,
    상기 제1 절연층에 위치하는 드레인 전극, 그리고
    상기 제2 절연층 위에 위치하는 연결 부재
    를 더 포함하고,
    상기 제2 절연층은 상기 드레인 전극을 드러내는 제2 접촉 구멍을 포함하고,
    상기 연결 부재는 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 제1 게이트 도전체와 상기 드레인 전극을 전기적으로 연결하는
    표시 장치.
  12. 제5항에서,
    상기 제1 공간 및 상기 제2 공간 중 적어도 하나의 폭은 0.5um 이상인 표시 장치.
  13. 제1항에서,
    상기 기판 위에 위치하는 제2 게이트 도전체, 그리고
    상기 제2 게이트 도전체 위에 위치하는 제2 게이트 절연체
    를 더 포함하고,
    상기 공통 전극층 및 상기 제1 절연층은 상기 제2 게이트 도전체 및 상기 제2 게이트 절연체를 덮는
    표시 장치.
  14. 제13항에서,
    상기 제2 게이트 절연체는 상기 제2 게이트 도전체 주변에 위치하는 제1 공간을 덮는 표시 장치.
  15. 제14항에서,
    상기 제2 게이트 도전체는 상기 제1 게이트 도전체와 연결되어 있는 표시 장치.
  16. 삭제
  17. 삭제
  18. 제1항에서,
    상기 공통 전극층은 상기 기판의 윗면과 접촉하는 부분을 포함하는 표시 장치.
  19. 기판 위에 게이트 도전층, 게이트 절연층 및 반도체층을 차례대로 적층하는 단계,
    상기 반도체층 위에 제1 부분 및 상기 제1 부분보다 두께가 얇은 제2 부분을 포함하는 제1 마스크 패턴을 형성하는 단계,
    상기 제1 마스크 패턴을 식각 마스크로 하여 상기 반도체층 및 상기 게이트 절연층을 식각하여 복수의 반도체 패턴 및 복수의 게이트 절연체를 형성하는 단계, 그리고
    상기 반도체층 및 상기 게이트 절연층을 식각한 후에 상기 제1 마스크 패턴을 식각 마스크로 하여 상기 게이트 도전층을 식각하여 복수의 게이트 도전체를 형성하는 단계
    를 포함하고,
    상기 복수의 게이트 도전체를 형성하는 단계에서, 상기 게이트 도전층은 상기 게이트 절연체의 가장자리 변 안쪽까지 식각되는
    표시 장치의 제조 방법.
  20. 제19항에서,
    상기 복수의 게이트 도전체를 형성한 후에 상기 제1 마스크 패턴의 상기 제2 부분을 제거하여 제2 마스크 패턴을 형성하는 단계, 그리고
    상기 복수의 반도체 패턴 중 상기 제2 마스크 패턴에 의해 덮이지 않고 드러난 제4 반도체를 제거하는 단계
    를 더 포함하는 표시 장치의 제조 방법.
  21. 제20항에서,
    상기 제4 반도체를 제거한 후에 상기 기판의 전면 위에 공통 전극층 및 제1 절연층을 연속으로 적층하는 단계, 그리고
    상기 제2 마스크 패턴 및 그 위에 위치하는 상기 공통 전극층 및 상기 제1 절연층을 제거하는 단계
    를 더 포함하는 표시 장치의 제조 방법.
  22. 제21항에서,
    상기 제2 마스크 패턴을 제거한 후에 상기 기판 위에 남은 상기 제1 절연층의 가장자리 변 주변에 위치하는 상기 공통 전극층을 식각하여 상기 공통 전극층의 가장자리 변이 상기 제1 절연층의 가장자리 변 안쪽에 위치하게 되는 단계를 더 포함하는 표시 장치의 제조 방법.
  23. 제22항에서,
    상기 제1 절연층 위에 복수의 데이터 도전체를 형성하는 단계,
    상기 데이터 도전체 위에 제2 절연층을 형성하는 단계, 그리고
    상기 제2 절연층 또는 상기 제1 및 제2 절연층을 식각하여 상기 데이터 도전체 또는 상기 게이트 도전체를 드러내는 복수의 접촉 구멍을 형성하는 단계
    를 더 포함하는 표시 장치의 제조 방법.
  24. 제23항에서,
    상기 제2 절연층을 식각하는 단계에서 상기 반도체 패턴의 일부 및 상기 게이트 절연체의 일부도 함께 식각되는 표시 장치의 제조 방법.
  25. 제24항에서,
    상기 제2 절연층 위에 화소 전극층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
KR1020150120813A 2015-08-27 2015-08-27 표시 장치 및 그 제조 방법 KR102507151B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020150120813A KR102507151B1 (ko) 2015-08-27 2015-08-27 표시 장치 및 그 제조 방법
US15/068,368 US9865628B2 (en) 2015-08-27 2016-03-11 Display device and manufacturing method thereof
CN201610709195.6A CN106486494A (zh) 2015-08-27 2016-08-23 显示装置
US15/840,838 US10325944B2 (en) 2015-08-27 2017-12-13 Display device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150120813A KR102507151B1 (ko) 2015-08-27 2015-08-27 표시 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170026732A KR20170026732A (ko) 2017-03-09
KR102507151B1 true KR102507151B1 (ko) 2023-03-08

Family

ID=58104335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150120813A KR102507151B1 (ko) 2015-08-27 2015-08-27 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (2) US9865628B2 (ko)
KR (1) KR102507151B1 (ko)
CN (1) CN106486494A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102535145B1 (ko) 2016-06-13 2023-05-22 삼성디스플레이 주식회사 표시 장치
CN108231790B (zh) * 2016-12-13 2019-09-17 昆山工研院新型平板显示技术中心有限公司 显示装置及其制造方法
CN107644896B (zh) * 2017-09-29 2020-03-10 武汉华星光电技术有限公司 一种基于ltps的显示面板及其制备方法
KR20210138843A (ko) 2020-05-12 2021-11-22 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
KR20210150642A (ko) * 2020-06-03 2021-12-13 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322968B1 (ko) * 1999-12-22 2002-02-02 주식회사 현대 디스플레이 테크놀로지 프린지 필드 구동 액정 표시 장치의 제조방법
JP2013042174A (ja) 2007-12-03 2013-02-28 Semiconductor Energy Lab Co Ltd 表示装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000061175A (ko) 1999-03-24 2000-10-16 구본준 액정표시장치의 제조방법
JP2001264810A (ja) * 2000-03-21 2001-09-26 Nec Kagoshima Ltd アクティブマトリクス基板及びその製造方法
KR100852830B1 (ko) * 2002-07-29 2008-08-18 비오이 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 모드 액정표시장치의 제조방법
CN1267780C (zh) * 2002-11-11 2006-08-02 Lg.飞利浦Lcd有限公司 用于液晶显示器的阵列基板及其制造方法
KR100602062B1 (ko) * 2003-04-03 2006-07-14 엘지.필립스 엘시디 주식회사 수평 전계 인가형 액정 표시 장치 및 그 제조 방법
US20060199314A1 (en) * 2005-03-02 2006-09-07 Chiun-Hung Chen Thin film transistor, and method of fabricating thin film transistor and pixel structure
KR101263196B1 (ko) * 2006-01-02 2013-05-10 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
EP1879181B1 (en) * 2006-07-11 2014-05-21 Nuance Communications, Inc. Method for compensation audio signal components in a vehicle communication system and system therefor
KR20080060861A (ko) * 2006-12-27 2008-07-02 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR101357042B1 (ko) * 2007-03-12 2014-02-03 엘지디스플레이 주식회사 액정표시장치의 제조방법
WO2009044583A1 (ja) * 2007-10-02 2009-04-09 Sharp Kabushiki Kaisha アクティブマトリクス基板、アクティブマトリクス基板の製造方法、及び、液晶表示装置
TWI358820B (en) * 2008-02-29 2012-02-21 Chunghwa Picture Tubes Ltd Active device array substrate and fabrication meth
WO2011151970A1 (ja) * 2010-06-02 2011-12-08 シャープ株式会社 薄膜トランジスタ、コンタクト構造、基板、表示装置及びこれらの製造方法
US8547513B2 (en) * 2010-08-10 2013-10-01 Lg Display Co., Ltd. Liquid crystal display device and method of manufacturing the same
KR101909139B1 (ko) 2011-02-07 2018-12-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN103163701B (zh) * 2011-12-16 2015-09-30 上海中航光电子有限公司 网状公共电极结构液晶显示器件及其制造方法
CN103246117B (zh) * 2012-02-09 2016-09-07 上海中航光电子有限公司 一种双栅型薄膜晶体管液晶显示装置的像素结构
KR101959389B1 (ko) * 2012-04-25 2019-03-20 삼성디스플레이 주식회사 액정표시장치
CN103278987B (zh) * 2013-05-24 2015-07-01 京东方科技集团股份有限公司 阵列基板、该阵列基板断线修复方法及显示装置
CN103456744B (zh) * 2013-09-05 2016-08-17 北京京东方光电科技有限公司 阵列基板及其制备方法、显示装置
CN104133334A (zh) * 2014-08-18 2014-11-05 信利半导体有限公司 像素结构、阵列基板及显示器件
CN104282769B (zh) * 2014-09-16 2017-05-10 京东方科技集团股份有限公司 薄膜晶体管的制备方法、阵列基板的制备方法
CN104779199B (zh) * 2015-03-27 2019-01-22 深圳市华星光电技术有限公司 低温多晶硅tft基板结构及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100322968B1 (ko) * 1999-12-22 2002-02-02 주식회사 현대 디스플레이 테크놀로지 프린지 필드 구동 액정 표시 장치의 제조방법
JP2013042174A (ja) 2007-12-03 2013-02-28 Semiconductor Energy Lab Co Ltd 表示装置

Also Published As

Publication number Publication date
KR20170026732A (ko) 2017-03-09
US20180108689A1 (en) 2018-04-19
US20170062493A1 (en) 2017-03-02
US9865628B2 (en) 2018-01-09
US10325944B2 (en) 2019-06-18
CN106486494A (zh) 2017-03-08

Similar Documents

Publication Publication Date Title
US9678400B2 (en) Array substrate for liquid crystal display and manufacturing method thereof
KR102507151B1 (ko) 표시 장치 및 그 제조 방법
KR101942850B1 (ko) 액정표시장치와 그 제조 방법
KR20080026404A (ko) 어레이 기판, 이를 갖는 표시패널 및 그 제조 방법
JP2003167270A (ja) 反射型液晶表示装置及びその製造方法
KR20080068949A (ko) 어레이 기판 및 이를 갖는 표시패널
JP2015108765A (ja) 表示装置
KR101799938B1 (ko) 액정표시장치
KR20090130938A (ko) 표시 기판 및 이를 포함하는 표시 장치
US10067393B2 (en) Thin film display panel and liquid crystal display device including the same
US20120081273A1 (en) Pixel structure, pixel array and display panel
US20150338692A1 (en) Display device
US9715147B2 (en) Array substrate for LCD panel and manufacturing method thereof
KR20160082387A (ko) 표시 장치 및 그것의 제조 방법
KR20170080861A (ko) 액정 표시 장치 및 그 제조방법
JP6621673B2 (ja) 液晶表示装置及びその製造方法
KR102410396B1 (ko) 수평 전계형 액정 표시장치 및 그 제조방법
KR101202033B1 (ko) 액정 표시장치 및 그 제조 방법
KR20180025025A (ko) 스페이서 및 범프 패턴을 포함하는 액정 표시 장치 및 그의 제조 방법
KR20070071296A (ko) 액정표시소자의 제조방법
KR20130018056A (ko) 액정표시장치
KR101697272B1 (ko) 액정표시장치용 어레이 기판 및 이의 제조 방법
KR20070072204A (ko) 액정표시소자 및 제조방법
KR101677992B1 (ko) 액정표시장치 및 그 제조방법
KR101385244B1 (ko) 액정표시장치용 어레이 기판 및 이의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant