KR20080060861A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

Abstract

박막 트랜지스터 기판 및 이의 제조 방법이 개시된다.

박막 트랜지스터 기판은 제1 오믹 접촉 패턴, 게이트 전극, 다중으로 적층된 패턴으로 형성된 소스 전극, 소스 전극과 마주하도록 형성되며 다중으로 적층된 패턴으로 형성된 드레인 전극, 및 액티브 패턴을 포함하며, 기판 상에 형성되어 스위칭 소자로 사용되는 박막 트랜지스터; 박막 트랜지스터의 액티브 패턴의 상부에 형성되며, 액티브 패턴이 형성하는 채널을 보호하는 에치 스톱퍼 패턴; 및 다중으로 적층된 패턴으로 형성되며, 박막 트랜지스터의 드레인 전극과 접속되도록 형성되며, 박막 트랜지스터의 액티브 패턴을 경유하여 박막 트랜지스터의 소스 전극으로부터 드레인 전극에 제공된 데이터 전압을 제공받는 화소 전극을 포함한다.

박막 트랜지스터 기판, 4마스크, 웨이비 노이즈, 에치 스톱퍼, 오믹 접촉

Description

박막 트랜지스터 기판 및 이의 제조 방법 {THIN FILM TRANSISTOR AND MANUFACTURING METHOD THEREOF}

도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도이다.

도 2는 도 1의 Ⅰ-Ⅰ´선, Ⅱ-Ⅱ´선, Ⅲ-Ⅲ´선, Ⅳ-Ⅳ´선, Ⅴ-Ⅴ´선 각각을 따라 절단한 단면도이다.

도 3a 내지 도 3g는 도 1에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 공정 단면도이다.

{도면의 주요부분에 대한 부호의 설명}

100: 박막 트랜지스터 기판 102: 기판

104: 박막 트랜지스터 106: 제1 오믹 접촉 패턴

108: 게이트 전극 112: 소스 전극

114: 드레인 전극

118a, 118b, 118c, 118d, 118e: 액티브 패턴

120: 게이트 절연막 126a, 126b: 에치 스톱퍼 패턴

128: 화소 전극 130: 게이트선

132: 데이터선 134: 공통 전극

136: 공통 전극선 138: 게이트 패드 전극

140: 콘택홀 142: 데이터 패드 전극

144: 공통 패드 전극 146: 보호막

본 발명은 평판 표시장치의 제조에 관한 것으로, 구체적으로 평판 표시장치용 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.

액정 표시장치(Liquid Crystal Display: LCD) 및 유기전계 발광소자(Organic Light Emitting Diodes: OLED) 등과 같은 평판 표시장치(Flat Panel Display: FPD)는 능동 행렬(Active Matrix: AM) 구동을 위하여 스위칭 소자인 박막 트랜지스터(Thin Film Transistor: TFT)가 형성된 박막 트랜지스터 기판을 포함할 수 있다. 이하에서는, 상기 평판 표시장치 중 액정 표시장치를 예로 들어 설명한다.

액정 표시장치는, 일반적으로, 액정층을 이루는 액정 분자들의 전기 광학 특성을 이용하여 화상을 표시할 수 있다.

이를 위해, 종래의 액정 표시장치는 백라이트 유닛, 구동회로부 및 액정 패널을 포함할 수 있다.

백라이트 유닛은 액정 패널의 배면에 배치되어, 액정 패널에 광을 제공할 수 있다.

구동회로부는 액정 패널과 접속되도록 형성되며, 액정 패널을 구동하기 위한 구동 전압, 예를 들어, 데이터 전압 및 공통 전압 등을 액정 패널에 제공할 수 있다.

액정 패널은 백라이트 유닛으로부터 제공되는 광을 사용하여 화상을 표시할 수 있다.

이를 위해, 액정 패널은 상기 액정층을 사이에 두고 서로 대향하는 컬러 필터 기판 및 박막 트랜지스터 기판을 포함할 수 있다.

컬러 필터 기판은 액정 패널을 통해 보여지는 화상이 색상을 띄도록 할 수 있다.

이를 위해, 컬러 필터 기판은 유리나 플라스틱 등과 같은 재질의 제1 기판 상에 박막 공정을 통해 형성된 적/녹/청색 컬러 필터 및 블랙 매트릭스를 포함할 수 있다.

박막 트랜지스터 기판은 구동회로부로부터 제공되는 데이터 전압을 상기 액정층에 인가할 수 있다.

이를 위해, 박막 트랜지스터 기판은 유리나 플라스틱 등과 같은 재질의 제2 기판 상에 박막으로 형성된 박막 트랜지스터 및 화소 전극을 포함할 수 있다. 또한, 박막 트랜지스터 기판은 게이트선, 데이터선 및 공통 전극을 더 포함할 수 있다. 여기서, 공통 전극은 컬러 필터 기판에 형성될 수도 있다.

박막 트랜지스터는, 상술한 바와 같이, 능동 행렬 구동을 위한 스위칭 소자로 사용될 수 있다.

이를 위해, 박막 트랜지스터는 오믹 접촉 패턴, 게이트 전극, 서로 마주하도 록 형성된 소스 전극 및 드레인 전극, 및 액티브 패턴을 포함할 수 있다.

오믹 접촉 패턴은 소스 전극 및 액티브 패턴 간, 및 드레인 전극 및 액티브 패턴 간 오믹 접촉을 위해 형성될 수 있다.

게이트 전극은 게이트선으로부터 제공되는 게이트 전압을 사용하여 박막 트랜지스터를 턴 온/턴 오프시킬 수 있다.

소스 전극은 게이트 전극에 의해 박막 트랜지스터가 턴 온되었을 시, 데이터선으로부터 제공되는 데이터 전압을 액티브 패턴을 경유하여 드레인 전극에 제공할 수 있다.

드레인 전극은 소스 전극으로부터 제공되는 데이터 전압을 화소 전극에 제공할 수 있다.

액티브 패턴은 박막 트랜지스터의 채널을 형성할 수 있다.

화소 전극은 보호막을 관통하는 콘택홀을 통해 상기 드레인 전극과 접속되도록 형성되며, 상기 드레인 전극으로부터 데이터 전압을 제공받을 수 있다. 이때, 화소 전극은 상기 액정층에 상기 데이터 전압을 인가할 수 있다.

상기의 구성을 갖는 종래의 액정 표시장치에서 박막 트랜지스터 기판은 상기 제2 기판을 사용한 5마스크 공정 또는 상기 제2 기판을 사용한 4마스크 공정을 통해 제조될 수 있다. 여기서, 각 마스크 공정 당 1매의 마스크가 사용될 수 있다.

그런데, 박막 트랜지스터 기판을 제조하기 위해 사용되는 마스크 수가 많으면 박막 트랜지스터 기판의 제조 공정이 복잡해짐과 아울러 박막 트랜지스터 기판의 제조 시간이 증가하게 된다. 이로 인해, 박막 트랜지스터 기판 및 이를 구비하 는 액정 표시장치의 생산성은 크게 떨어질 수 있다라는 문제점이 있다.

이에, 최근에는 박막 트랜지스터 기판을 5마스크 공정을 통해 제조하는 대신, 4마스크 공정을 통해 제조하는 추세이다.

상기 4마스크 공정은, 예를 들어, 게이트 전극 및 게이트선을 형성하기 위한 제1 마스크 공정, 게이트 절연막, 오믹 접촉 패턴, 액티브 패턴, 소스 전극 및 드레인 전극, 및 데이터선을 형성하기 위한 제2 마스크 공정, 보호막 및 드레인 전극의 일부를 노출시키는 콘택홀을 형성하기 위한 제3 마스크 공정, 및 화소 전극을 형성하기 위한 제4 마스크 공정을 포함한다.

상기 4마스크 공정은, 상술한 바와 같이, 박막 트랜지스터 기판의 제조 시간을 감소시킬 수 있다라는 장점이 있지만, 액티브 패턴이 데이터선과 동시에 형성되므로 웨이비 노이즈(wavy noise)가 발생할 수 있다라는 문제점이 있다. 여기서, 웨이비 노이즈란, 데이터선 하부에 형성되는 액티브 패턴이 상기 데이터선으로부터 돌출되도록 형성됨으로써, 백라이트 유닛으로부터 제공되는 광에 의한 누설 전류가 발생하여, 상기 액티브 패턴 및 상기 화소 전극 간에 간섭이 발생하는 불량을 말한다.

상기 웨이브 노이즈로 인해, 액정 패널을 통해 보여지는 화상이 마치 물결치듯이 인지되므로, 액정 표시장치의 표시 품질은 크게 떨어질 수 있다라는 문제점이 있다.

한편, 상기 4마스크 공정에 의해 형성되는 액티브 패턴은 백 채널(back channel)부가 식각된 형태로 형성될 수 있다.

이 때문에, 액티브 패턴의 식각 공정 마진 확보를 위해 액티브 패턴을 상당히 두껍게 형성하여야 하는 문제점이 있다. 그 결과, 이동도(mobility) 및 서브-스레쉬홀드(sub-threshold) 등과 같은 박막 트랜지스터의 소자 특성이 저하될 수 있다라는 문제점이 있다.

이를 방지하기 위해, 상기 액티브 패턴 상에 에치 스톱퍼(etch stopper)를 형성하기도 한다.

그러나, 상기 액티브 패턴 상에 에치 스톱퍼를 형성하는 경우, 에치 스톱퍼 형성을 위한 별도의 마스크 공정이 추가된다라는 문제점이 있다. 그 결과, 박막 트랜지스터 기판의 제조 공정은 다시 복잡해지며, 박막 트랜지스터 기판의 제조 단가 역시 다시 상승하는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 웨이비 노이즈를 방지할 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하고자 하는 것이다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 웨이비 노이즈를 방지함으로써 평판 표시장치의 표시 품질을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하고자 하는 것이다.

그리고, 본 발명이 이루고자 하는 또 다른 기술적 과제는 액티브 패턴 및 에치 스톱퍼를 동일한 마스크 공정을 통해 형성함으로써 제조 공정을 단순화함과 아울러 제조 단가를 낮출 수 있는 박막 트랜지스터 기판 및 이의 제조 방법을 제공하고자 하는 것이다.

본 발명이 이루고자 하는 또 다른 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 기판은 제1 오믹 접촉 패턴, 게이트 전극, 제2 오믹 접촉 패턴 및 투명한 제1 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 소스 전극, 상기 소스 전극과 마주하도록 형성되며 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 드레인 전극, 및 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되어 채널을 형성하는 액티브 패턴을 포함하며, 기판 상에 형성되어 스위칭 소자로 사용되는 박막 트랜지스터; 상기 박막 트랜지스터의 액티브 패턴의 상부에 형성되며, 상기 액티브 패턴이 형성하는 상기 채널을 보호하는 에치 스톱퍼 패턴; 및 제4 오믹 접촉 패턴 및 투명한 제3 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성되며, 상기 박막 트랜지스터의 드레인 전극과 접속되도록 형성되며, 상기 박막 트랜지스터의 액티브 패턴을 경유하여 상기 박막 트랜지스터의 소스 전극으로부터 상기 드레인 전극에 제공된 데이터 전압을 제공받는 화소 전극을 포함한다.

한편, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극 및 게이트선을 형성하기 위한 제1 마스 크 공정을 진행하는 단계; 상기 기판 상에 게이트 절연막, 액티브 패턴, 에치 스톱퍼 패턴 및 상기 게이트선의 일측을 노출시키는 콘택홀을 형성하기 위한 제2 마스크 공정을 진행하는 단계; 상기 기판 상에 제1 오믹 접촉 패턴, 제2 오믹 접촉 패턴 및 투명한 제1 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 소스 전극, 상기 소스 전극과 동일한 적층 구조를 가지도록 형성된 데이터선, 제3 오믹 접촉 패턴, 투명한 제2 금속 패턴, 제4 오믹 접촉 패턴 및 투명한 제3 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 화소 전극, 상기 화소 전극과 동일한 적층 구조를 가지도록 형성된 게이트 패드 전극, 및 데이터 패드 전극을 형성하기 위한 제3 마스크 공정을 진행하는 단계; 및 상기 기판 상에 상기 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 드레인 전극 및 보호막을 형성하기 위한 제4 마스크 공정을 진행하는 단계를 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 박막 트랜지스터 기판 및 이의 제조 방법에 대하여 상세히 설명한다.

도 1은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 평면도이다. 도 2는 도 1의 Ⅰ-Ⅰ´선, Ⅱ-Ⅱ´선, Ⅲ-Ⅲ´선, Ⅳ-Ⅳ´선, Ⅴ-Ⅴ´선 각각을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 박막 트랜지스터 기판(100)은 액정 표시장치 및 유기전계 발광소자 등과 같은 평판 표시장치에 구비될 수 있다.

예를 들어, 본 발명의 실시예에 따른 박막 트랜지스터 기판(100)이 액정 표시장치에 구비될 경우, 박막 트랜지스터 기판(100)은 액정 표시장치의 구동회로부로부터 제공되는 구동 전압, 예를 들어, 데이터 전압 및 공통 전압 등을 액정 표시장치의 액정층에 인가할 수 있다.

이를 위해, 본 발명의 실시예에 따른 박막 트랜지스터 기판(100)은 기판(102) 상에 형성된 박막 트랜지스터(104), 에치 스톱퍼 패턴(126a) 및 화소 전극(128)을 포함할 수 있다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판(100)은 상기 기판(102) 상에 형성된 게이트선(130), 데이터선(132), 공통 전극(134) 및 공통 전극선(136)을 더 포함할 수 있다. 또한, 본 발명의 실시예에 따른 박막 트랜지스터 기판(100)은 상기 기판(102) 상에 형성된 게이트 패드 전극(138), 데이터 패드 전극(142) 및 공통 패드 전극(144)을 더 포함할 수 있다. 여기서, 상기 기판(102)은 유리나 플라스틱 등과 같은 투명한 재질을 가지거나, 스테인레스 스틸(stainless steel) 등과 같은 불투명한 재질을 가질 수 있다.

박막 트랜지스터(104)는 게이트선(130) 및 데이터선(132)이 교차하는 부위에 형성되며, 능동 행렬 구동을 위해 스위칭 소자로 사용될 수 있다.

이를 위해, 박막 트랜지스터(104)는 제1 오믹 접촉 패턴(106), 게이트 전극(108), 소스 전극(112), 드레인 전극(114) 및 액티브 패턴(118a)을 포함할 수 있 다.

제1 오믹 접촉 패턴(106)은 소스 전극(112) 및 액티브 패턴(118a) 간, 및 드레인 전극(114) 및 액티브 패턴(118a) 간 오믹 접촉을 위해 형성될 수 있다.

이를 위해, 제1 오믹 접촉 패턴(106)의 재질은 n+형 불순물이 고농도로 도핑된 비정질실리콘일 수 있으나, 이에 국한되지 않는다.

또한, 제1 오믹 접촉 패턴(106)의 두께는 50Å 내지 500Å일 수 있으나, 이에 국한되지 않는다.

게이트 전극(108)은 게이트선(130)으로부터 제공되는 게이트 전압을 사용하여 박막 트랜지스터(104)를 턴 온/턴 오프시킬 수 있다.

이를 위해, 게이트 전극(108)은 게이트선(130)과 접속되도록 형성될 수 있다.

또한, 게이트 전극(108)은, 예를 들어, Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 금속 물질로 적어도 1중 이상으로 적층된 패턴으로 형성될 수 있다.

그리고, 게이트 전극(108)의 두께는 1000Å 내지 5000Å일 수 있으나, 이에 국한되지 않는다.

소스 전극(112)은 게이트 전극(108)에 의해 박막 트랜지스터(104)가 턴 온되었을 시, 데이터선(132)으로부터 제공되는 데이터 전압을 액티브 패턴(118a)을 경유하여 드레인 전극(114)에 제공할 수 있다.

이를 위해, 소스 전극(112)은 데이터선(132)과 접속되도록 형성될 수 있다. 또한, 소스 전극(112)은 게이트 절연막(120)을 사이에 두고 게이트 전극(108)과 중첩되도록 형성될 수 있다. 그리고, 소스 전극(112)은 제1 오믹 접촉 패턴(106)을 사이에 두고 액티브 패턴(118a)과 중첩되도록 형성될 수 있다.

소스 전극(112)은, 예를 들어, Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금, ITO, IZO 및 IZTO 등의 금속 물질로 다중으로 적층된 패턴으로 형성될 수 있다.

구체적으로, 예를 들어, 소스 전극(112)은 제2 오믹 접촉 패턴(112a), 투명한 제1 금속 패턴(112b) 및 제1 데이터 금속 패턴(112c)이 순서대로 적층된 패턴, 즉, 3중으로 적층된 패턴으로 형성될 수 있다.

이 때문에, 제2 오믹 접촉 패턴(112a) 및 투명한 제1 금속 패턴(112b)은 서로 접촉하여 형성됨과 아울러 제2 오믹 접촉 패턴(112a)이 소스 전극(112)을 형성하는 상기 3중으로 적층된 패턴 중에서 최하부에 형성될 수 있다.

소스 전극(112)의 제2 오믹 접촉 패턴(112a)은 제1 오믹 접촉 패턴(106) 및 투명한 제1 금속 패턴(112b) 간 오믹 접촉을 위해 형성될 수 있다.

이를 위해, 상기 제2 오믹 접촉 패턴(112a)의 재질은, 제1 오믹 접촉 패턴(106) 및 투명한 제1 금속 패턴(112b) 모두와 오믹 특성이 좋은 Mo, MoW, Cr 및 Ta 중 어느 하나일 수 있다. 이때, 상기 Mo, MoW, Cr 및 Ta는 불투명한 금속이므로 얇게 형성할 수 있다. 구체적으로, 상기 제2 오믹 접촉 패턴(112a)의 두께는 50Å 내지 100Å일 수 있다. 이는 제2 오믹 접촉 패턴(112a)과 동일 재질로 형성되는 드레인 전극(114)의 제3 오믹 접촉 패턴(114a)이 투과부까지 연장되기 때문에, 상기 제3 오믹 접촉 패턴(114a)에 의한 광투과율 저하를 막기 위함이다.

소스 전극(112)의 제1 금속 패턴(112b)은 투명할 수 있으므로, 상기 제1 금속 패턴(112b)의 재질은 ITO, IZO 및 IZTO 중 어느 하나일 수 있다. 상기 제1 금속 패턴(112b)이 투명한 이유는 상기 제1 금속 패턴(112b)과 동일 재질로 형성되는 드레인 전극(114)의 제2 금속 패턴(114b)이 투과부까지 연장되기 때문이다. 이때, 상기 제1 금속 패턴(112b)의 두께는, 예를 들어, 300Å 내지 1500Å일 수 있다.

소스 전극(112)의 제1 데이터 금속 패턴(112c)은, 예를 들어, 비저항 특성 및 건식 식각이 가능한 Mo 재질로 형성될 수 있다. 이때, 소스 전극(112)과 데이터선(132)이 동일 재질로 동일 평면 상에 형성될 수 있으므로, 소스 전극(112)의 두께는 다소 두껍게할 필요가 있다. 구체적으로, 소스 전극(112)의 제1 데이터 금속 패턴(112c)의 두께는 1000Å 내지 3000Å일 수 있으나, 이에 국한되지 않는다.

드레인 전극(114)은 소스 전극(112)과 마주하도록 형성되며, 액티브 패턴(118a)을 경유하여 소스 전극(112)으로부터 제공된 데이터 전압을 자신과 접속된 화소 전극(128)에 제공할 수 있다.

이를 위해, 드레인 전극(114)은 소스 전극(112)과 동일한 적층 구조를 가지도록 소스 전극(112)과 동일 평면 상에 동일 재질로 형성될 수 있다. 또한, 드레인 전극(114)은 게이트 절연막(120)을 사이에 두고 게이트 전극(108)과 중첩되도록 형성될 수 있다. 또한, 드레인 전극(114)은 제1 오믹 접촉 패턴(106)을 사이에 두고 액티브 패턴(118a)과 중첩되도록 형성될 수 있다.

드레인 전극(114)이, 상술한 바와 같이, 소스 전극(112)과 동일한 적층 구조 를 가질 수 있으므로, 드레인 전극(114)은, 예를 들어, 제3 오믹 접촉 패턴(114a), 투명한 제2 금속 패턴(114b) 및 제2 데이터 금속 패턴(114c)이 순서대로 적층된 패턴, 즉, 3중으로 적층된 패턴으로 형성될 수 있다.

이때, 드레인 전극(114)의 제3 오믹 접촉 패턴(114a)은 상기 제1 오믹 접촉 패턴(106) 및 투명한 제2 금속 패턴(114b) 간 오믹 접촉을 위해 형성될 수 있다. 또한, 상기 제3 오믹 접촉 패턴(114a)은 상기 소스 전극(112)의 제2 오믹 접촉 패턴(112a)과 동일한 재질을 가짐과 아울러 상기 제2 오믹 접촉 패턴(112a)과 동일한 두께를 가질 수 있다.

또한, 드레인 전극(114)의 투명한 제2 금속 패턴(114b)은 상기 소스 전극(112)의 투명한 제1 금속 패턴(112b)과 동일한 재질을 가짐과 아울러 상기 투명한 상기 제1 금속 패턴(112b)과 동일한 두께를 가질 수 있다.

그리고, 드레인 전극(114)의 제2 데이터 금속 패턴(114c)은 상기 소스 전극(112)의 제1 데이터 금속 패턴(112c)과 동일한 재질을 가짐과 아울러 상기 제1 데이터 금속 패턴(112c)과 동일한 두께를 가질 수 있다.

액티브 패턴(118a)은 데이터 전압이 소스 전극(112)으로부터 드레인 전극(114)으로 제공될 수 있는 통로, 즉, 박막 트랜지스터(104)의 채널을 형성할 수 있다.

이를 위해, 액티브 패턴(118a)의 재질은 비정질실리콘일 수 있으나, 이에 국한되지 않는다. 또한, 액티브 패턴(118a)의 두께는 200Å 내지 2000Å일 수 있으나, 이에 국한되지 않는다.

액티브 패턴(118a)은 게이트 절연막(120)을 사이에 두고 게이트 전극(108)과 중첩되도록 형성될 수 있다. 여기서, 액티브 패턴(118a)이, 상술한 바와 같이, 박막 트랜지스터(104)의 채널을 형성하기 때문에, 게이트 절연막(120) 및 액티브 패턴(118a)의 계면 특성은 중요할 수 있다. 이 때문에, 게이트 절연막(120)의 재질은 SiNx일 수 있으나, 이에 국한되지 않는다. 예를 들어, 게이트 절연막(120)의 재질은 SiOx일 수 있다. 여기서, 게이트 절연막(120)의 두께는 2000Å 내지 5000Å일 수 있으나, 이에 국한되지 않는다.

액티브 패턴(118a)은 데이터선(132)과 다른 마스크 공정을 통해 제조될 수 있다. 이 때문에, 액티브 패턴(118a)은 섬(island) 형태의 패턴으로 형성될 수 있다.

이를 통해, 웨이브 노이즈를 방지할 수 있으며, 상기 박막 트랜지스터 기판(100)을 구비하는 평판 표시장치의 표시 품질을 향상시킬 수 있다.

에치 스톱퍼 패턴(126a)은 액티브 패턴(118a)의 상부에 형성되며, 액티브 패턴(118a)이 형성하는 상기 채널을 보호할 수 있다.

이를 위해, 에치 스톱퍼 패턴(126a)의 재질은 SiNx 및 SiOx 중 어느 하나일 수 있으나, 이에 국한되지 않는다.

또한, 에치 스톱퍼 패턴(126a)의 두께는 200Å 내지 2000Å일 수 있으나, 이에 국한되지 않는다.

에치 스톱퍼 패턴(126a)은 액티브 패턴(118a)과 동일한 마스크 공정을 통해 형성될 수 있다. 이 때문에, 에치 스톱퍼 패턴(126a)은 액티브 패턴(118a)과 마찬 가지로 섬 형태의 패턴으로 형성될 수 있다.

또한, 에치 스톱퍼 패턴(126a) 및 액티브 패턴(118a)이 동일한 마스크 공정을 통해 형성됨으로써 박막 트랜지스터 기판(100)의 제조 공정이 단순해질 수 있으며, 박막 트랜지스터 기판(100)의 제조 단가가 낮아질 수 있다.

또한, 상기 에치 스톱퍼 패턴(126a)으로 인해, 액티브 패턴(118a) 두께를 얇게 형성할 수 있다. 이 때문에, 박막 트랜지스터(104)의 소자 특성을 향상시킬 수 있다.

화소 전극(128)은 액티브 패턴(118a)을 경유하여 소스 전극(112)으로부터 드레인 전극(114)에 제공된 데이터 전압을 제공받을 수 있다. 이때, 예를 들어, 박막 트랜지스터 기판(100)이 액정 표시장치에 구비될 경우, 화소 전극(128)은 액정층에 상기 데이터 전압을 인가할 수 있다. 여기서, 화소 전극(128)은 쉐브론(chevron) 형태로 형성될 수 있으나, 이에 국한되지 않는다.

화소 전극(128)은 상기 데이터 전압을 제공받기 위해 드레인 전극(114)과 접속되도록 형성될 수 있다.

이를 위해, 화소 전극(128)은 제4 오믹 접촉 패턴(128a) 및 투명한 제3 금속 패턴(128b)을 포함하여 다중으로 적층된 패턴으로 형성될 수 있다. 여기서, 제4 오믹 접촉 패턴(128a) 및 투명한 제3 금속 패턴(128b) 각각은 드레인 전극(114)의 제3 오믹 접촉 패턴(114a) 및 투명한 제2 금속 패턴(114b) 각각이 연장되어 형성된 것일 수 있다. 즉, 상기 제3 및 제4 오믹 접촉 패턴(114a, 128a), 및 상기 투명한 제2 및 제3 금속 패턴(114b, 128b) 각각은 일체화된 형태로 형성될 수 있다. 이 때 문에, 화소 전극(128)은 이중으로 적층된 패턴 구조를 가질 수 있다.

게이트선(130)은 게이트 패드 전극(138)으로부터 제공되는 게이트 전압을 게이트 전극(108)에 제공할 수 있다.

이를 위해, 게이트선(130)은 게이트 패드 전극(138) 및 게이트 전극(108)과 접속되도록 형성될 수 있다. 여기서, 게이트선(130)은 게이트 전극(108)과 동일한 적층 구조를 가지도록 게이트 전극(108)과 동일 재질로 동일 평면 상에 형성될 수 있다.

데이터선(132)은 데이터 패드 전극(142)으로부터 제공되는 데이터 전압을 데이터 전극에 제공할 수 있다.

이를 위해, 데이터선(132)은 데이터 패드 전극(142) 및 소스 전극(112)과 접속되도록 형성될 수 있다. 여기서, 데이터선(132)은 소스 전극(112) 및 드레인 전극(114)과 동일한 적층 구조를 가지도록 소스 전극(112) 및 드레인 전극(114)과 동일 재질로 동일 평면 상에 형성될 수 있다.

데이터선(132)은 게이트선(130)을 교차하도록 형성될 수 있으므로, 데이터선(132) 및 게이트선(130)의 교차 부위에 데이터선(132) 및 게이트선(130)의 단락을 방지하기 위한 액티브 패턴(118b)이 형성될 수 있다. 즉, 상기 액티브 패턴(118b)을 사이에 두고 데이터선(132) 및 게이트선(130)은 서로 교차 및 중첩될 수 있다. 여기서, 액티브 패턴(118b)은 액티브 패턴(118a)과 동일 평면 상에 동일 재질을 갖도록 형성될 수 있다.

공통 전극(134)은 화소 전극(128)과 함께 수평 전계를 형성할 수 있다.

이를 위해, 공통 전극(134)은 공통 전극선(136)과 접속되도록 형성됨과 아울러 공통 전극선(136)으로부터 분기되어 화소 전극(128)과 나란하도록 형성될 수 있다. 이때, 공통 전극(134)의 일측은 서로 연결될 수 있으므로, 공통 전극(134)과 화소 전극(128) 간의 단락을 방지하기 위한 액티브 패턴(118c)이 형성될 수 있다. 즉, 상기 액티브 패턴(118c)을 사이에 두고 공통 전극(134) 및 화소 전극(128)은 서로 중첩될 수 있다. 여기서, 액티브 패턴(118c)는 액티브 패턴(118a)과 동일 평면 상에 동일 재질을 갖도록 형성될 수 있다.

공통 전극(134)은 게이트 전극(108)과 동일한 적층 구조를 가지도록 게이트 전극(108)과 동일 재질로 동일 평면 상에 형성될 수 있다.

공통 전극선(136)은 공통 전극(134)이 화소 전극(128)과 함께 수평 전계를 형성하도록 공통 전극(134)에 공통 전압을 제공할 수 있다. 여기서, 상기 공통 전압은 공통 패드 전극(144)으로부터 공통 전극선(136)으로 제공될 수 있다.

이를 위해, 공통 전극선(136)은 공통 전극(134)과 접속되도록 형성되며, 게이트선(130)과 나란하도록 형성될 수 있다. 이때, 화소 전극(128)은 공통 전극선(136) 상을 지나갈 수 있으므로 화소 전극(128) 및 공통 전극선(136) 간의 단락을 방지하기 위한 액티브 패턴(118d)이 형성될 수 있다. 즉, 액티브 패턴(118d)을 사이에 두고 화소 전극(128) 및 공통 전극선(136)은 서로 교차 및 중첩될 수 있다. 이 경우, 상기 화소 전극(128), 상기 공통 전극선(136), 액티브 패턴(118d), 및 상기 액티브 패턴(118d) 하부의 게이트 절연막(120)으로 인해 스토리지 캐패시터가 형성될 수 있다. 여기서, 액티브 패턴(118d)는 액티브 패턴(118a)과 동일 평면 상 에 동일 재질을 갖도록 형성될 수 있다.

공통 전극선(136)은 게이트 전극(108)과 동일한 적층 구조를 가지도록 게이트 전극(108)과 동일 재질로 동일 평면 상에 형성될 수 있다.

게이트 패드 전극(138)은 콘택홀(140)을 통해 상기 게이트선(130)과 접속되도록 형성되며, 상기 게이트 전압을 상기 게이트선(130)에 제공할 수 있다. 이때, 상기 콘택홀(140) 형성을 위해 게이트 패드 전극(138) 부위에 순서대로 적층된 액티브 패턴(118e) 및 에치 스톱퍼 패턴(126b)이 형성될 수 있다. 여기서, 액티브 패턴(118e) 및 에치 스톱퍼 패턴(126b) 각각은 액티브 패턴(118a) 및 에치 스톱퍼 패턴(126a) 각각과 동일 평면 상에 동일 재질을 갖도록 형성될 수 있다. 여기서, 게이트 패드 전극(138) 및 게이트선(130) 사이에 제1 오믹 접촉 패턴(106)이 형성될 수 있다.

데이터 패드 전극(142)은 데이터선(132)과 접속되도록 형성되며, 데이터 전압을 상기 데이터선(132)에 제공할 수 있다. 여기서, 데이터 패드 전극(142) 하부에 제1 오믹 접촉 패턴(106)이 형성될 수 있다.

공통 패드 전극(144)은 상기 공통 전극선(136)과 접속되도록 형성되며, 상기 공통 전압을 상기 공통 전극선(136)에 제공할 수 있다.

상기 게이트 패드 전극(138), 상기 데이터 패드 전극(142) 및 상기 공통 패드 전극(144) 각각은 상기 화소 전극(128)과 동일한 적층 구조를 가지도록 상기 화소 전극(128)과 동일 재질로 동일 평면 상에 형성될 수 있다.

한편, 도 3a 내지 도 3g는 도 1에 도시된 박막 트랜지스터 기판의 제조 방법 을 설명하기 위한 공정 단면도이다. 여기서, 도 3a는 제1 마스크 공정을 설명하기 위한 공정 단면도이며, 도 3b 내지 도 3e는 제2 마스크 공정을 설명하기 위한 공정 단면도이며, 도 3f는 제3 마스크 공정을 설명하기 위한 공정 단면도이며, 도 3g는 제4 마스크 공정을 설명하기 위한 공정 단면도이다.

본 발명의 실시예에 따른 박막 트랜지스터 기판(100)을 제조하기 위해, 먼저, 도 3a에 도시된 바와 같이, 기판(102) 상에 게이트 전극(108) 및 게이트선(130)을 형성하기 위한 제1 마스크 공정을 진행한다. 여기서, 상기 제1 마스크 공정에 의해 공통 전극(134) 및 공통 전극선(136)이 추가로 형성될 수 있다.

구체적으로, 먼저, Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 등의 금속 물질을 사용하여 적어도 1중 이상으로 적층된 게이트 금속막을 상기 기판(102)의 전면에 형성한다. 이를 위해, 스퍼터링(sputtering) 방법이 사용될 수 있다.

상기 게이트 금속막의 두께는 1000Å 내지 5000Å일 수 있으나, 이에 국한되지 않는다.

이어, 상기 게이트 금속막을 사진 식각함으로써 적어도 1중 이상으로 적층된 패턴으로 각각 형성된 게이트 전극(108) 및 게이트선(130)을 형성한다.

다음으로, 도 3b 내지 도 3e에 도시된 바와 같이, 상기 기판(102) 상에 게이트 절연막(120), 액티브 패턴(118a, 118b, 118c, 118d, 118e), 에치 스톱퍼 패턴(126a, 126b) 및 상기 게이트선(130)의 일측을 노출시키는 콘택홀(140)을 형성하기 위한 제2 마스크 공정을 진행한다.

구체적으로, 먼저, 도 3b에 도시된 바와 같이, 상기 게이트 전극(108) 및 게이트선(130)이 형성된 상기 기판(102)의 전면에 게이트 절연막(120), 액티브막(116), 에치 스톱퍼막(122)을 형성한다. 여기서, 게이트 절연막(120), 액티브막(116) 및 에치 스톱퍼막(122)은 동일한 화학 기상 증착(Chemical Vapor Deposition: CVD) 장비 내에서 연속적으로 형성될 수 있다.

게이트 절연막(120), 액티브막(116) 및 에치 스톱퍼막(122) 각각의 재질은, SiNx 및 SiOx 중 어느 하나, 비정질실리콘, 및 SiNx 및 SiOx 중 어느 하나일 수 있다.

또한, 게이트 절연막(120), 액티브막(116) 및 에치 스톱퍼막(122) 각각의 두께는, 2000Å 내지 5000Å, 200Å 내지 2000Å, 및 200Å 내지 2000Å 각각일 수 있으나, 이에 국한되지 않는다

이어, 상기 게이트 절연막(120), 액티브막(116) 및 에치 스톱퍼막(122)이 형성된 상기 기판(102)의 전면에 포토레지스트막을 형성한다.

이어, 부분 노광 마스크를 사용하여 상기 포토레지스트막을 노광 및 현상하여 위치에 따라 다른 두께를 갖는 제1 포토레지스트 패턴(148)을 형성한다. 여기서, 부분 노광 마스크는 슬릿 마스크이거나 반투과 마스크일 수 있다.

이어, 도 3c에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(148)을 이용하여 상기 액티브막(116) 및 상기 에치 스톱퍼막(122)을 식각하여 액티브 패턴(118a, 118b, 118c, 118d, 118e), 및 에치 스톱퍼 전구 패턴(124)을 형성함과 아울러 상기 게이트 절연막(120)의 일부를 노출시킨다. 이를 위해, 건식 식각 방법이 사용될 수 있다. 여기서, 에치 스톱퍼 전구 패턴(124)은 에치 스톱퍼 패턴(126a)이 형성될 패턴을 말한다.

이때, 에치 스톱퍼 패턴(126b)이 형성될 수 있다. 또한, 액티브 패턴(118d) 상에 에치 스톱퍼막(122)의 잔여 패턴(123)이 존재할 수 있다. 이는 후술되는 공정에 의해 제거될 수 있다.

이어, 도 3d에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(148) 중 작은 두께를 갖는 부분을 제거하여 제2 포토레지스트 패턴(150)을 형성한다. 이를 위해, 애싱(ashing) 방법 또는 건식 식각 방법이 사용될 수 있다.

이어, 도 3e에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(150)을 이용하여 상기 에치 스톱퍼 전구 패턴(124) 및 상기 게이트 절연막(120) 중 노출된 상기 게이트 절연막(120)의 일부를 식각하여 상기 에치 스톱퍼 패턴(126a) 및 상기 콘택홀(140)을 형성한다. 이를 위해, 건식 식각 방법이 사용될 수 있다.

이때, 상기 게이트 절연막(120)은 액티브 패턴(118a, 118b, 118c, 118d, 118e) 하부에만 남아 있게 되며, 이로 인해, 기판(102)의 상면의 일부가 노출될 수 있다. 또한, 상기 콘택홀(140)의 형성으로 인해, 게이트선(130)의 일측이 노출될 수 있다. 또한, 에치 스톱퍼막(122)의 잔여 패턴(123)이 제거될 수 있으며, 액티브 패턴(118a, 118b, 118c, 118d)의 표면이 노출될 수 있다.

이어, 스트립퍼(stripper)를 사용하여 상기 제2 포토레지스트 패턴(150)을 제거한다.

다음으로, 도 3f에 도시된 바와 같이, 상기 기판(102) 상에 제1 오믹 접촉 패턴(106), 소스 전극(112), 데이터선(132), 제3 오믹 접촉 패턴(114a), 투명한 제2 금속 패턴(114b), 화소 전극(128), 게이트 패드 전극(138), 및 데이터 패드 전극(142)을 형성하기 위한 제3 마스크 공정을 진행한다. 여기서, 소스 전극(112)은 제2 오믹 접촉 패턴(112a) 및 투명한 제1 금속 패턴(112b)을 포함하여 다중으로 적층된 패턴으로 형성될 수 있다. 여기서, 상기 데이터선(132)은 상기 소스 전극(112)과 동일한 적층 구조를 가지도록 형성될 수 있다. 여기서, 상기 화소 전극(128)은 제4 오믹 접촉 패턴(128a) 및 투명한 제3 금속 패턴(128b)을 포함하여 다중으로 적층된 패턴으로 형성될 수 있다. 여기서, 상기 게이트 패드 전극(138) 및 데이터 패드 전극(142) 각각은 화소 전극(128)과 동일한 적층 구조를 가지도록 형성될 수 있다. 여기서, 상기 제3 마스크 공정에 의해 공통 패드 전극(144)이 추가로 형성될 수 있다.

구체적으로, 예를 들어, 먼저, 게이트 절연막(120), 액티브 패턴(118a, 118b, 118c, 118d, 118e), 에치 스톱퍼 패턴(126a, 126b) 및 콘택홀(140)이 형성된 상기 기판(102)의 전면에 제1 오믹 접촉막을 형성한 후, 제2 오믹 접촉막, 투명한 제1 금속막 및 제2 금속막을 포함하는 다중의 데이터 금속막을 형성한다. 여기서, 상기 제1 및 제2 오믹 접촉막, 투명한 제1 금속막, 및 제2 금속막의 형성을 위해, 화학 기상 증착 및/또는 스퍼터링 방법이 사용될 수 있다.

제1 및 제2 오믹 접촉막, 및 투명한 제1 금속막 각각의 재질은, n+형 불순물이 고농도로 도핑된 비정질실리콘, Mo, MoW, Cr 및 Ta 중 어느 하나, ITO, IZO 및 IZTO 중 어느 하나 각각일 수 있다.

또한, 상기 제2 금속막의 재질은 Cr 또는 Cr합금, Al 또는 Al합금, Mo 또는 Mo합금, Ag 또는 Ag합금, Cu 또는 Cu합금, Ti 또는 Ti합금, Ta 또는 Ta합금 중 어느 하나일 수 있다.

또한, 상기 제1 및 제2 오믹 접촉막, 투명한 제1 금속막, 및 제2 금속막의 두께 각각은, 50Å 내지 500Å, 50Å 내지 100Å, 300Å 내지 1500Å, 및 1000Å 내지 3000Å일 수 있으나, 이에 국한되지 않는다.

이어, 제1 오믹 접촉막 및 상기 다중의 데이터 금속막을 사진 식각함으로써 제1 오믹 접촉 패턴(106), 소스 전극(112), 데이터선(132), 제3 오믹 접촉 패턴(114a), 투명한 제2 금속 패턴(114b), 화소 전극(128), 게이트 패드 전극(138), 및 데이터 패드 전극(142)을 형성한다. 이를 위해, 건식 식각 또는 습식 식각, 또는 상기 두 식각 방법이 조합된 방법이 사용될 수 있다.

이때, 에치 스톱퍼 패턴(126a)을 통해 액티브 패턴(118a)이 형성하는 채널을 보호할 수 있다.

한편, 상기 화소 전극(128), 상기 게이트 패드 전극(138) 및 상기 데이터 패드 전극(142) 상에는, 상기 다중의 데이터 금속막 중 상기 투명한 제1 금속막 상에 형성된 제2 금속막의 패턴(110)이 남아 있을 수 있다. 이때, 상기 제2 금속막의 패턴(100) 중 상기 화소 전극(128)에 남아 있는 제2 금속막의 패턴(128)은 제2 데이터 금속 패턴(114c)과 일체화된 형태로 형성될 수 있다.

다음으로, 도 3g에 도시된 바와 같이, 상기 기판(102) 상에 상기 제3 오믹 접촉 패턴(114a) 및 투명한 제2 금속 패턴(114b)을 포함하여 다중으로 적층된 패턴 으로 형성된 드레인 전극(114) 및 보호막(146)을 형성하기 위한 제4 마스크 공정을 진행한다.

구체적으로, 먼저, 상기 기판(102)의 전면에 보호막(146)을 형성한다. 이를 위해, 화학 기상 증착 방법이 사용될 수 있다.

보호막(146)의 재질은 SiOx 또는 SiNx일 수 있으나, 이에 국한되지 않는다.

또한, 보호막(146)의 두께는 1000Å 내지 5000Å일 수 있으나, 이에 국한되지 않는다.

이어, 상기 보호막(146)을 사진 식각함과 아울러 상기 화소 전극(128), 게이트 패드 전극(138) 및 데이터 패드 전극(142) 상에 남아 있는 상기 제2 금속막의 패턴(110)을 사진 식각한다. 이를 위해, 건식 식각 또는 습식 식각, 또는 상기 두 식각 방법이 조합된 방법이 사용될 수 있다.

그러면, 상기 드레인 전극(114)이 형성됨과 아울러 상기 게이트 패드 전극(138) 및 상기 데이터 패드 전극(142) 각각의 표면을 노출시킬 수 있다.

이상 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.

따라서, 이상에서 기술한 실시예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이므로, 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 하며, 본 발명은 청 구항의 범주에 의해 정의될 뿐이다.

본 발명에 따르면, 박막 트랜지스터의 채널을 형성하는 액티브 패턴을 데이터선과 별도로 형성함으로써 웨이비 노이즈 불량을 방지할 수 있으며, 이를 통해 박막 트랜지스터 기판을 구비하는 평판 표시장치의 표시 품질을 향상시킬 수 있다.

또한, 액티브 패턴 및 에치 스톱퍼를 하나의 마스크 공정을 통해 형성함으로써 박막 트랜지스터 기판의 제조 공정을 단순화함과 아울러 박막 트랜지스터 기판의 제조 단가를 낮출 수 있다.

Claims (26)

1. 제1 오믹 접촉 패턴, 게이트 전극, 제2 오믹 접촉 패턴 및 투명한 제1 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 소스 전극, 상기 소스 전극과 마주하도록 형성되며 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 드레인 전극, 및 게이트 절연막을 사이에 두고 상기 게이트 전극과 중첩되도록 형성되어 채널을 형성하는 액티브 패턴을 포함하며, 기판 상에 형성되어 스위칭 소자로 사용되는 박막 트랜지스터;

   상기 박막 트랜지스터의 액티브 패턴의 상부에 형성되며, 상기 액티브 패턴이 형성하는 상기 채널을 보호하는 에치 스톱퍼 패턴; 및

   제4 오믹 접촉 패턴 및 투명한 제3 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성되며, 상기 박막 트랜지스터의 드레인 전극과 접속되도록 형성되며, 상기 박막 트랜지스터의 액티브 패턴을 경유하여 상기 박막 트랜지스터의 소스 전극으로부터 상기 드레인 전극에 제공된 데이터 전압을 제공받는 화소 전극

   을 포함하는 박막 트랜지스터 기판.
2. 제1항에 있어서,

   상기 박막 트랜지스터의 게이트 전극과 접속되도록 형성되며, 상기 게이트 전극에 게이트 전압을 제공하는 게이트선;

   상기 박막 트랜지스터의 소스 전극과 접속되도록 형성되며, 상기 소스 전극 에 상기 데이터 전압을 제공하는 데이터선;

   상기 화소 전극과 나란하도록 형성되며, 상기 화소 전극과 함께 수평 전계를 형성하는 공통 전극; 및

   상기 공통 전극과 접속되도록 형성되며, 상기 공통 전극이 상기 화소 전극과 함께 수평 전계를 형성하도록 상기 공통 전극에 공통 전압을 제공하는 공통 전극선

   을 더 포함하는 박막 트랜지스터 기판.
3. 제2항에 있어서,

   콘택홀을 통해 상기 게이트선과 접속되도록 형성되며, 상기 게이트 전압을 상기 게이트선에 제공하는 게이트 패드 전극;

   상기 데이터선과 접속되도록 형성되며, 상기 데이터 전압을 상기 데이터선에 제공하는 데이터 패드 전극; 및

   상기 공통 전극선과 접속되도록 형성되며, 상기 공통 전압을 상기 공통 전극선에 제공하는 공통 패드 전극

   을 더 포함하는 박막 트랜지스터 기판.
4. 제1항에 있어서,

   상기 박막 트랜지스터의 소스 전극의 제2 오믹 접촉 패턴 및 투명한 제1 금속 패턴은 서로 접촉하여 형성되되, 상기 제2 오믹 접촉 패턴이 상기 소스 전극을 형성하는 상기 다중으로 적층된 패턴 중에서 최하부에 형성되는 것을 특징으로 하 는 박막 트랜지스터 기판.
5. 제1항에 있어서,

   상기 박막 트랜지스터의 드레인 전극의 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴은 서로 접촉하여 형성되되, 상기 제3 오믹 접촉 패턴이 상기 드레인 전극을 형성하는 상기 다중으로 적층된 패턴 중에서 최하부에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
6. 제1항에 있어서,

   상기 화소 전극의 제4 오믹 접촉 패턴 및 투명한 제3 금속 패턴 각각은, 상기 박막 트랜지스터의 드레인 전극의 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴 각각이 연장되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
7. 제6항에 있어서,

   상기 화소 전극은, 상기 드레인 전극의 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴 각각이 연장되어 형성됨으로써 이중으로 적층된 패턴 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
8. 제1항에 있어서,

   상기 박막 트랜지스터의 소스 전극 및 드레인 전극, 및 상기 화소 전극 각각 의 투명한 제1 내지 제3 금속 패턴 각각의 재질은, ITO, IZO 및 IZTO 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 기판.
9. 제1항에 있어서,

   상기 박막 트랜지스터의 소스 전극 및 드레인 전극, 및 상기 화소 전극 각각의 제2 내지 제4 오믹 접촉 패턴 각각의 재질은, Mo, MoW, Cr 및 Ta 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 기판.
10. 제1항에 있어서,

    상기 박막 트랜지스터의 소스 전극 및 드레인 전극, 및 상기 화소 전극 각각의 제2 내지 제4 오믹 접촉 패턴 각각의 두께는, 50Å 내지 100Å인 것을 특징으로 하는 박막 트랜지스터 기판.
11. 제2항에 있어서,

    상기 게이트선, 상기 공통 전극 및 상기 공통 전극선은, 상기 박막 트랜지스터의 게이트 전극과 동일한 적층 구조를 가지도록 상기 게이트 전극과 동일 재질로 동일 평면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
12. 제2항에 있어서,

    상기 데이터선은, 상기 박막 트랜지스터의 소스 전극 및 드레인 전극과 동일 한 적층 구조를 가지도록 상기 소스 전극 및 드레인 전극과 동일 재질로 동일 평면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
13. 제3항에 있어서,

    상기 게이트 패드 전극, 상기 데이터 패드 전극 및 상기 공통 패드 전극은 상기 화소 전극과 동일한 적층 구조를 가지도록 상기 화소 전극과 동일 재질로 동일 평면 상에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
14. 기판 상에 게이트 전극 및 게이트선을 형성하기 위한 제1 마스크 공정을 진행하는 단계;

    상기 기판 상에 게이트 절연막, 액티브 패턴, 에치 스톱퍼 패턴 및 상기 게이트선의 일측을 노출시키는 콘택홀을 형성하기 위한 제2 마스크 공정을 진행하는 단계;

    상기 기판 상에 제1 오믹 접촉 패턴, 제2 오믹 접촉 패턴 및 투명한 제1 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 소스 전극, 상기 소스 전극과 동일한 적층 구조를 가지도록 형성된 데이터선, 제3 오믹 접촉 패턴, 투명한 제2 금속 패턴, 제4 오믹 접촉 패턴 및 투명한 제3 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 화소 전극, 상기 화소 전극과 동일한 적층 구조를 가지도록 형성된 게이트 패드 전극, 및 데이터 패드 전극을 형성하기 위한 제3 마스크 공정을 진행하는 단계; 및

    상기 기판 상에 상기 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴을 포함하여 다중으로 적층된 패턴으로 형성된 드레인 전극 및 보호막을 형성하기 위한 제4 마스크 공정을 진행하는 단계

    를 포함하는 박막 트랜지스터 기판의 제조 방법.
15. 제14항에 있어서, 상기 제2 마스크 공정을 진행하는 단계는,

    상기 기판의 전면에 게이트 절연막, 액티브막, 에치 스톱퍼막을 형성하는 단계; 및

    상기 기판의 전면에 포토레지스트막을 형성한 후, 부분 노광 마스크를 사용하여 상기 포토레지스트막을 노광 및 현상하여 위치에 따라 다른 두께를 갖는 제1 포토레지스트 패턴을 형성하는 단계

    를 포함하는 박막 트랜지스터 기판의 제조 방법.
16. 제15항에 있어서, 상기 제2 마스크 공정을 진행하는 단계는,

    상기 제1 포토레지스트 패턴을 이용하여 상기 액티브막 및 상기 에치 스톱퍼막을 식각하여 액티브 패턴, 및 에치 스톱퍼 패턴이 형성될 에치 스톱퍼 전구 패턴을 형성함과 아울러 상기 게이트 절연막의 일부를 노출시키는 단계;

    상기 제1 포토레지스트 패턴 중 작은 두께를 갖는 부분을 제거하여 제2 포토레지스트 패턴을 형성하는 단계;

    상기 제2 포토레지스트 패턴을 이용하여 상기 에치 스톱퍼 전구 패턴 및 상 기 게이트 절연막 중 노출된 상기 게이트 절연막의 일부를 식각하여 상기 에치 스톱퍼 패턴 및 상기 콘택홀을 형성하는 단계; 및

    상기 제2 포토레지스트 패턴을 제거하는 단계

    를 더 포함하는 박막 트랜지스터 기판의 제조 방법.
17. 제14항에 있어서, 상기 제3 마스크 공정을 진행하는 단계는,

    상기 기판의 전면에 제1 오믹 접촉막, 및 제2 오믹 접촉막 및 투명한 금속막을 포함하는 다중의 데이터 금속막을 형성하는 단계; 및

    상기 제1 오믹 접촉막, 및 상기 다중의 데이터 금속막을 사진 식각하여 상기 제1 오믹 접촉 패턴, 상기 소스 전극, 상기 데이터선, 상기 제3 오믹 접촉 패턴, 상기 투명한 제2 금속 패턴, 상기 화소 전극, 상기 게이트 패드 전극 및 상기 데이터 패드 전극을 형성하는 단계

    를 포함하는 박막 트랜지스터 기판의 제조 방법.
18. 제17항에 있어서,

    상기 다중의 데이터 금속막 중 상기 제2 오믹 접촉막은, 상기 다중의 데이터 금속막 중 최하부에 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
19. 제17항에 있어서,

    상기 화소 전극의 제4 오믹 접촉 패턴 및 투명한 제3 금속 패턴 각각은, 상기 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴 각각이 연장되어 형성된 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
20. 제19항에 있어서,

    상기 화소 전극은, 상기 제3 오믹 접촉 패턴 및 투명한 제2 금속 패턴 각각이 연장되어 형성됨으로써 이중으로 적층된 패턴 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
21. 제17항에 있어서,

    상기 투명한 금속막의 재질은, ITO, IZO 및 IZTO 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
22. 제17항에 있어서,

    상기 화소 전극, 상기 게이트 패드 전극 및 상기 데이터 패드 전극 상에는, 상기 다중의 데이터 금속막 중 상기 투명한 금속막 상에 형성된 금속막의 패턴이 남아 있는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
23. 제22항에 있어서, 상기 제4 마스크 공정을 진행하는 단계는,

    상기 기판의 전면에 보호막을 형성하는 단계; 및

    상기 보호막, 및 상기 화소 전극, 상기 게이트 패드 전극 및 상기 데이터 패드 전극 상에 남아 있는 상기 다중의 데이터 금속막 중 상기 투명한 금속막 상에 형성된 금속막의 패턴을 사진 식각함으로써 상기 드레인 전극을 형성함과 아울러 상기 게이트 패드 전극 및 상기 데이터 패드 전극 각각의 표면을 노출시키는 단계

    를 포함하는 박막 트랜지스터 기판의 제조 방법.
24. 제14항에 있어서,

    상기 제1 마스크 공정에 의해 공통 전극 및 공통 전극선이 추가로 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
25. 제14항에 있어서,

    상기 제2 내지 제4 오믹 접촉 패턴의 재질은, Mo, MoW, Cr 및 Ta 중 어느 하나인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
26. 제14항에 있어서,

    상기 제2 내지 제4 오믹 접촉 패턴의 두께는, 50Å 내지 100Å인 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.

Images