KR20090043213A - 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 기판 및 그 제조방법에 관한 것으로 기판 상에 투명 도전층 및 게이트 금속층을 포함하는 다층 구조로 형성되는 게이트 라인과, 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 화소 영역에서 박막 트랜지스터와 접속되며 상기 게이트 라인과 동일 평면 상에 상기 투명 도전층으로 형성되는 화소 전극과, 상기 게이트 라인 및 상기 박막 트랜지스터의 게이트 전극을 덮도록 그들을 따라 형성되는 게이트 절연패턴을 구비하며, 상기 박막 트랜지스터의 반도체 패턴은 상기 게이트 절연패턴을 사이에 두고 상기 게이트 전극과 중첩되며, 상기 게이트 전극보다 좁은 폭을 가지는 것을 특징으로 한다.
개구율, 크로스 토크, 박막 트랜지스터
Description
본 발명은 액정표시장치에 관한 것으로, 특히 공정 단순화와 아울러 광누설 전류를 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 장점으로 인하여 이동형 화상 표시장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 LCD가 가장 많이 사용되고 있으며, 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송신호를 수신하여 디스플레이하는 텔레비전, 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
통상의 액정표시장치의 박막 트랜지스터 어레이 기판은 제 1 마스크를 이용 하여 게이트 전극을 형성하고, 제 2 마스크를 이용하여 반도체층을 형성하고, 제 3 마스크를 이용하여 소스 및 드레인 전극을 형성하고, 제 4 마스크를 이용하여 드레인 전극을 노출시키는 보호막의 콘택홀을 형성하고, 제 5 마스크를 이용하여 화소 전극을 형성함으로써, 5개의 마스크를 적용함으로써 제조 공정이 복잡하여 액정패널 제조단가 상승의 주요원인이 되고 있다. 이를 해결하기 위해 공정을 단순화하는 방법이 요구되어 지고 있다.
상기와 같은 문제점을 해결하기 위한 것으로, 본 발명은 공정 단순화와 아울러 광누설 전류를 방지할 수 있는 박막 트랜지스터 기판 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 한 특징에 따른 박막 트랜지스터 기판은 기판 상에 투명 도전층 및 게이트 금속층을 포함하는 다층 구조로 형성되는 게이트 라인과, 상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과, 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와, 상기 화소 영역에서 박막 트랜지스터와 접속되며 상기 게이트 라인과 동일 평면 상에 상기 투명 도전층으로 형성되는 화소 전극과, 상기 게이트 라인 및 상기 박막 트랜지스터의 게이트 전극을 덮도록 그들을 따라 형성되는 게이트 절연패턴을 구비하며, 상기 박막 트랜지스터의 반도체 패턴은 상기 게이트 절연패턴을 사이에 두고 상기 게이트 전극과 중첩되며, 상기 게이트 전극보다 좁은 폭을 가지는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 박막 트랜지스터 기판의 제조방법은 기판 상에 투명 도전층 및 게이트 금속층을 포함하는 다층 구조의 게이트 전극, 화소 전극 및 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와, 상기 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 덮도록 형성된 게이트 절연패턴과, 상기 게이트 절연패턴 상에 상기 게이트 전극보다 좁은 폭을 가지는 반도체 패턴을 형성하는 단계와, 상기 게이트 라인과 동일층에 형성되는 데이터 라인과, 상기 반도체 패턴이 형성된 상기 게이트 절연패턴 상에 형성되는 소스 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와, 상기 화소 전극을 노출시키는 보호막을 형성하는 단계를 특징으로 한다.
본 발명에 따른 박막 트랜지스터 기판 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 게이트 전극 상의 반도체 패턴을 게이트 전극 선폭 이내로 형성함으로써 반도체 패턴은 게이트 전극에 의해 백 라이트 유닛으로부터의 빛이 차단되어 반도체 패턴의 활성층은 광여기 현상 및 광누설 전류를 방지할 수 있어 표시 품질을 향상되고 고온 크로스 토크(Cross Talk)나 잔상과 같이 불량 현상을 방지할 수 있다.
둘째, 상부 기판의 블랙 매트릭스가 소스 및 드레인 전극 선폭과 대응되게 형성함으로써 반도체 패턴이 소스 및 드레인 전극보다 넓게 형성되는 경우에 비해 블랙 매트릭스의 선폭을 줄일 수 있어 개구율에 향상된다.
셋째, 제조 단가가 비싼 하프톤 마스크 없이 일반 마스크를 이용한 4 마스크 공정을 수행함으로써 제조 비용 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 박막 트랜지스터 기판 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 1a은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ＇ 내지 Ⅴ-Ⅴ＇선에 따른 단면도이다.
도 1a 및 도 1b에 도시된 박막 트랜지스터 기판은 기판(100) 상에 형성된 복수의 게이트 라인(180)과, 게이트 절연패턴(110b)을 사이에 두고 게이트 라인(180)과 교차하게 형성되어 화소 영역을 정의하는 복수의 데이터 라인(165)과, 게이터 라인(180)과 데이터 라인(165)이 교차하는 부분에 형성된 박막 트랜지스터(TFT)와, 각 화소 영역에 형성되어 박막 트랜지스터(TFT)와 접속된 화소 전극(170)과, 화소 전극(170)과 접속되어 전단 게이트 라인(180)과 중첩되어 형성되는 스토리지 전극(130)과, 게이트 라인(180)에 접속되는 게이트 패드(150)와, 데이터 라인(165)에 접속되는 데이터 패드(160)로 구성된다.
박막 트랜지스터(TFT)는 게이트 라인(180)에서 분기된 게이트 전극(185)과, 게이트 전극(185)이 형성된 기판(100)의 전면에 형성된 게이트 절연패턴(110b)과, 게이트 절연패턴(110b) 상에 게이트 전극(185)과 중첩되게 형성된 오믹 접촉 층(116a) 및 활성층(116b)으로 구성된 반도체 패턴(116)과, 데이터 라인(165)에서 분기되어 반도체 패턴(116) 상에 형성되는 U자형 소스 전극(121a)과, 반도체 패턴(116) 상에 소스 전극(121a)과 마주하게 형성된 드레인 전극(121b)으로 구성된다.
여기서, 게이트 라인(180) 및 게이트 전극(185)은 투명 도전층(114)과, 그 투명 도전층(114) 상에 게이트 금속층(112)이 적층된 다층 구조로 형성된다.
또한, 게이트 전극(185) 상의 반도체 패턴(116)은 게이트 전극(185) 선폭 이내로 형성함으로써 반도체 패턴(116)은 게이트 전극(185)에 의해 백 라이트 유닛으로부터의 빛이 차단된다. 이에 따라, 반도체 패턴(116)의 활성층(116b)은 광여기 현상 및 광누설 전류를 방지할 수 있어 표시 품질을 향상되고 고온 크로스 토크(Cross Talk)나 잔상과 같이 불량 현상을 방지된다.
또한, 상부 기판(도시하지 않음)의 블랙 매트릭스가 소스 및 드레인 전극(120a, 120b) 선폭과 대응되게 형성함으로써 반도체 패턴(116)이 소스 및 드레인 전극(120a, 120b)보다 넓게 형성되는 경우에 비해 블랙 매트릭스의 선폭을 줄일 수 있어 개구율에 향상된다.
화소 전극(170)은 화소 영역에서 투명 도전층(114)으로 박막 트랜지스터(TFT)의 드레인 전극(121b)과 직접 접속되며, 화소 전극(170) 및 드레인 전극(121b)과의 중첩부에서는 투명 도전층(114) 상에 형성되는 게이트 금속층(112)으로 이루어진다.
스토리지 전극(130)은 전단 게이트 라인(180)과 게이트 절연패턴(110b) 및 반도체 패턴(116)을 사이에 두고 중첩되어 스토리지 캐피시터를 형성하며, 제 2 콘택홀(50)을 통해 화소 전극(170)과 접속된다. 스토리지 전극(130)은 화소 전극(170)과의 중첩되는 영역을 최소화하기 위해 역 "L"자형으로 형성한다.
게이트 패드(150)는 게이트 라인(180)과 접속되며 투명 도전층(114)과, 그 투명 도전층(114) 상에 게이트 금속층(112)이 적층된 다층 구조로 형성되며, 게이트 절연패턴(110b), 반도체 패턴(116) 및 보호막(200)을 관통하는 제 1 콘택홀(70)에 의해 게이트 패드(150)의 투명 도전층(114)이 노출된다.
데이터 패드(160)는 데이터 라인(130)과 접속되며 투명 도전층(114)으로 형성되며, 데이터 라인(165)과 데이터 패드(160) 사이의 연결부에서 투명 도전층(114) 상에 게이트 금속층(112) 및 소스/드레인 금속층(118)이 형성된 다층 구조로 형성된다.
도 2a 내지 도2b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 다층 구조의 게이트 패드(150), 데이터 패드(160), 화소 전극(170), 게이트 라인(180), 게이트 전극(185)을 포함하는 게이트 패턴이 형성된다.
구체적으로, 기판(100) 상에 스퍼터링 등의 증착 방법을 통해 투명 도전층(114) 및 게이트 금속층(112)이 순차적으로 형성된다. 여기서, 투명 도전층(114)은 인듐주석산화물(Indium Tin Oxide : ITO), 주석산화물(Tin Oxide : TO), 인듐아연산화물(Indium Zinc Oxide : IZO) 또는 인듐주석아연산화물(Indium Tin Zinc Oxide:ITZO) 등이 이용되고, 게이트 금속층(112)의 재료로는 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴 합금(Mo alloy), 구리(Cu) 등이 이용된다.
이어서, 제 1 마스크를 이용한 포토리쏘그래피 공정 및 습식 식각 공정으로 투명 도전층(114) 및 게이트 금속층(112)이 패터닝되어 다층 구조의 게이트 패드(150), 데이터 패드(160), 화소 전극(170), 게이트 라인(180), 게이트 전극(185)을 포함하는 게이트 패턴이 형성된다. 이어서, 남아 있는 포토레지스트 패턴은 스트립 공정을 통해 제거한다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 3a 및 도 3b를 참조하면, 제 2 마스크를 이용하여 게이트 라인(180) 및 게이트 전극(185)은 게이트 절연패턴(110b)을 사이에 두고 활성층(116b) 및 오믹 접촉층(116a)으로 이루어진 반도체 패턴(116)이 형성된다. 게이트 패드(150)는 게이트 절연패턴(110b)과, 게이트 절연패턴(110b) 상의 반도체 패턴(116)을 관통하는 제 1 콘택홀(70)을 통해 게이트 패드(150)의 게이트 금속층(112)이 노출된다.
이러한 제 2 마스크 공정을 도 4a 내지 도 4c를 참조하여 상세히 설명하면 다음과 같다.
우선, 게이트 패턴이 형성된 기판(100) 전면에 도 3a와 같이 PECVD(Plasma Enhanced Chemical Vapor Deposition), 스퍼터링 등의 증착 방법을 통해 게이트 절연막(110a), 활성층(116b) 및 오믹 접촉층(116a)이 순차적으로 형성된다. 게이트 절연막(110a)의 재료로는 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx) 등의 무기 절 연물질이 이용된다. 활성층(116b)은 불순물이 도핑되지 않은 비정질 실리콘이 이용되며, 오믹 접촉층(116a)은 불순물(n+)이 도핑된 비정질 실리콘이 이용된다. 이어서, 오믹 접촉층(116a) 전면에 포토 레지스트 물질(도시하지 않음)을 도포하고 그 위에 제 2 마스크를 정렬한다. 제 2 마스크를 이용하여 데이터 패드(160), 데이터 라인(165)과, 게이트 패드(150)의 일정 영역을 노출시키는 포토 레지스트 패턴(190)을 형성한다.
도 4b를 참조하면, 포토 레지스트 패턴(190)을 이용한 건식 식각 공정을 통해 게이트 패드(150), 게이트 라인(180), 게이트 전극(185) 상에 게이트 절연패턴(110b)과, 반도체 패턴(116)이 형성되고, 나머지 영역의 게이트 절연막(110a), 활성층(116b) 및 오믹 접촉층(116a)은 제거된다. 이와 동시에 게이트 패드(150)의 게이트 금속층(112)을 노출시키는 제 1 콘택홀(70)이 형성된다.
이어서, 도 4c와 같이 에싱(Ashing) 공정을 통해 포토 레지스트 패턴(190)의 두께가 낮아지게 된다. 이 포토 레지스트 패턴(190)을 이용한 건식 식각 공정을 통해 게이트 패드(150) 상의 반도체 패턴(116)은 게이트 절연패턴(110b)의 폭보다 좁게 형성되며, 게이트 라인(180) 및 게이트 전극(185)의 반도체 패턴(116)은 게이트 패턴의 게이트 금속층(112)보다 좁은 폭으로 형성된다. 남아 있는 포토레지스트 패턴(190)은 스트립 공정을 통해 제거한다.
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 5a 및 도 5b를 참조하면, 게이트 절연패턴(110b) 및 반도체 패턴(116)을 포함하는 기판(100) 상에 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층(118)을 형성한 후, 그 위에 포토 레지스트 물질(도시하지 않음)을 도포한다. 이어서, 포토 레지스트 물질(도시하지 않음) 상에 제 3 마스크를 정렬한 후 노광 및 현상하여 게이트 패드(150), 화소 전극(170), 데이터 패드(160)를 노출시키는 포토 레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토 레지스트 패턴(도시하지 않음)을 이용한 습식 식각 공정을 통해 게이트 금속층(112) 및 소스/드레인 금속층(118)이 제거되어 게이트 패드(150), 데이터 패드(160), 화소 전극(170)의 투명 도전층(114)을 노출시키고, 데이터 라인(165), 스토리지 전극(130), 소스 및 드레인 전극(120a, 120b)을 포함하는 소스/드레인 패턴이 형성된다. 이어서, 건식 식각을 통해 소스 및 드레인 전극(120a, 120b) 사이의 채널부 영역의 오믹 접촉층(116a)은 제거한 후, 남아 있는 포토 레지스트 패턴(도시하지 않음)을 스트립 공정을 통해 제거한다. 이때, 소스 및 드레인 금속층(118)은 게이트 라인(180)과 동일 물질로 형성되므로 제 3 마스크를 통해 동시에 제거함으로써 공정 수를 줄일 수 있다.
일반적으로, 소스/드레인 금속층(118)은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 2중 배선층 구조로 형성된다.
여기서, 데이터 라인(165)은 게이트 라인(180)과 동일층에 형성되고, 데이터 라인(165) 및 게이트 라인(180)의 중첩부에서는 게이트 절연패턴(110b)을 사이에 두고 게이트 라인(180)과 중첩되어 형성된다.
데이터 패드(160)는 데이터 라인(165)과 접속되며 데이터 라인(165)과 데이터 패드(160) 사이의 연결부에서 투명 도전층(114) 상에 게이트 금속층(112)과, 게이트 금속층(112) 상에 소스/드레인 금속층(118)로 이루어진 다층 구조로 형성된다.
스토리지 전극(130)은 전단 게이트 라인(180)과 게이트 절연패턴(110b) 및 반도체 패턴(116)을 사이에 두고 중첩되어 스토리지 캐피시터를 형성하며, 제 2 콘택홀(50)을 통해 화소 전극(170)과 접속된다. 스토리지 전극(130)은 화소 전극(170)과의 중첩되는 영역을 최소화하기 위해 역 "L"자형으로 형성한다.
도 6a 및 도 6b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b를 참조하면, 화소 전극(170), 데이터 패드(160) 및 게이트 패드(150)의 투명 도전층(114)이 노출되도록 소스/드레인 패턴을 포함하는 기판(100) 전면에 보호막을 형성한다.
이러한 제 4 마스크 공정을 도 7a 및 도 7b를 참조하여 상세히 설명하면 다음과 같다.
도 7a 및 도 7b를 참조하면, 소스/드레인 패턴을 포함하는 기판(100) 전면에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법을 통해 보호막(200)을 형성한다. 이어서, 포토 레지스트 물질(도시하지 않음) 상에 제 4 마스크를 정렬한 후 노광 및 현상하여 게이트 패드(150)의 제 1 콘택홀(70) 영역과, 데이터 패드(160) 및 화소 전극(170)의 투명 도전층(114) 상의 보호막(200)이 노출 되도록 포토 레지스트 패턴(190)을 형성한다. 이어서, 포토 레지스트 패턴(190)을 이용한 건식 식각 공정을 통해 보호막(200)이 제거되어 게이트 패드(150), 데이터 패드(160), 화소 전극(170)의 투명 도전층(114)이 노출된다. 여기서, 데이터 패드(160) 상의 게이트 금속층(112) 및 소스/드레인 금속층(118)은 보호막(200)에 의해 덮도록 형성됨으로써 부식으로부터 보호된다.
소스/드레인 금속층은 몰리브덴(Mo), 알루미늄(Al), 알루미늄-네오디미늄(Al-Nd), 구리(Cu), 크롬(Cr), 티타늄(Ti) 등의 금속과 이들의 합금이 단일층 또는 2중 배선층 구조로 형성된다.
이와 같이, 제조 단가가 비싼 하프톤 마스크 없이 일반 마스크를 이용한 4 마스크 공정을 수행함으로써 제조 비용 감소시킬 수 있다.
또한, 게이트 전극(185) 상의 반도체 패턴(116)은 게이트 전극(185) 선폭 이내로 형성함으로써 반도체 패턴(116)은 게이트 전극(185)에 의해 백 라이트 유닛으로부터의 빛이 차단된다. 이에 따라, 반도체 패턴(116)의 활성층(116b)은 광여기 현상 및 광누설 전류를 방지할 수 있어 표시 품질을 향상되고 고온 크로스 토크(Cross Talk)나 잔상과 같이 불량 현상을 방지된다.
또한, 상부 기판(도시하지 않음)의 블랙 매트릭스가 소스 및 드레인 전극(120a, 120b) 선폭과 대응되게 형성함으로써 반도체 패턴(116)이 소스 및 드레인 전극(120a, 120b)보다 넓게 형성되는 경우에 비해 블랙 매트릭스의 선폭을 줄일 수 있어 개구율에 향상된다.
도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제 조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
본 발명의 제 2 실시예의 제 1, 제 2 및 제 4 마스크 공정은 제 1 실시예와 동일하므로 동일한 제조방법에 관한 설명은 생략하기로 한다.
도 8a 및 도 8b를 참조하면, 게이트 절연패턴(110b) 및 반도체 패턴(116)을 포함하는 기판(100) 상에 스퍼터링 등의 증착 방법을 통해 소스/드레인 금속층(118)을 형성한 후, 그 위에 포토 레지스트 물질(도시하지 않음)을 도포한다. 이어서, 포토 레지스트 물질 상에 제 3 마스크를 정렬한 후 노광 및 현상하여 게이트 패드(150), 화소 전극(170), 데이터 패드(160) 상의 소스/드레인 금속층(118)을 노출시키는 포토 레지스트 패턴(도시하지 않음)을 형성한다.
이어서, 포토 레지스트 패턴(도시하지 않음)을 이용한 습식 식각 공정을 통해 소스/드레인 금속층(118)이 제거되어 게이트 패드(150), 데이터 패드(160), 화소 전극(170) 상의 게이트 금속층(112)을 노출시키고, 데이터 라인(165), 스토리지 전극(130), 소스 및 드레인 전극(121a, 121b)을 포함하는 소스/드레인 패턴이 형성된다.
이어서, 건식 식각을 통해 소스 및 드레인 전극(121a, 121b) 사이의 채널부 영역의 오믹 접촉층(116a)은 제거한 후, 남아 있는 포토 레지스트 패턴(도시하지 않음)을 스트립 공정을 통해 제거한다. 이때, 소스/드레인 금속층(118)은 게이트 금속층(112)과 다른 물질로 형성되므로 게이트 패드(150), 데이터 패드(160) 및 화소 전극(170) 상의 소스/드레인 금속층(118)은 제거되고 게이트 금속층(112)은 남아 있게 된다. 여기서, 데이터 라인(165)은 게이트 라인(180)과 동일층에 형성되 고, 데이터 라인(165) 및 게이트 라인(180)의 중첩부에서는 게이트 절연패턴(110b)을 사이에 두고 게이트 라인(180)과 중첩되어 형성된다.
이어서, 제 1 실시예의 도 7b와 같이, 제 4 마스크를 이용한 포토리쏘그래피 공정 및 습식 식각 공정으로 보호막(200)과, 게이트 패드(150), 데이터 패드(160) 및 화소 전극(170) 상이 게이트 금속층(112)이 제거됨으로써 게이트 패드(150), 데이터 패드(160), 화소 전극(170)의 투명 도전층(114)이 노출된다.
즉, 게이트 금속층(112)은 습식 식각액의 선택적 식각 특성을 이용하여 제 3 마스크 공정시 제거될 수도 있고, 제 4 마스크 공정시 제거될 수도 있다.
이와 같이, 제조 단가가 비싼 하프톤 마스크 없이 일반 마스크를 이용한 4 마스크 공정을 수행함으로써 제조 비용 감소시킬 수 있다.
또한, 게이트 전극(185) 상의 반도체 패턴(116)은 게이트 전극(185) 선폭 이내로 형성함으로써 반도체 패턴(116)은 게이트 전극(185)에 의해 백 라이트 유닛으로부터의 빛이 차단된다. 이에 따라, 반도체 패턴(116)의 활성층(116b)은 광여기 현상 및 광누설 전류를 방지할 수 있어 표시 품질을 향상되고 고온 크로스 토크(Cross Talk)나 잔상과 같이 불량 현상을 방지된다.
또한, 상부 기판(도시하지 않음)의 블랙 매트릭스가 소스 및 드레인 전극(120a, 120b) 선폭과 대응되게 형성함으로써 반도체 패턴(116)이 소스 및 드레인 전극(120a, 120b)보다 넓게 형성되는 경우에 비해 블랙 매트릭스의 선폭을 줄일 수 있어 개구율에 향상된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a은 본 발명의 실시예에 따른 박막 트랜지스터 기판을 나타낸 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ＇ 내지 Ⅴ-Ⅴ＇선에 따른 단면도이다.
도 2a 내지 도2b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 1 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 2 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 4a 및 도 4c는 도 3a 및 도 3b에 도시된 제 2 마스크 공정을 구체적으로 설명하기 위한 단면도이다.
도 5a 및 도 5b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 6a 및 도 6b는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 4 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 도 6a 및 도 6b에 도시된 제 4 마스크 공정을 구체적으로 설명하기 위한 단면도이다.
도 8a 및 도 8b는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 제조방법 중 제 3 마스크 공정을 설명하기 위한 평면도 및 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 기판 112 : 게이트 금속층
114 : 투명 도전층 116 : 반도체 패턴
118 : 소스/드레인 금속층 50, 70 : 콘택홀
130 : 스토리지 전극 150 : 게이트 패드
160 : 데이터 패드 165 : 데이터 라인
170 : 화소 전극 180 : 게이트 라인
Claims (11)
- 기판 상에 투명 도전층 및 게이트 금속층을 포함하는 다층 구조로 형성되는 게이트 라인과,상기 게이트 라인과 교차하여 화소 영역을 마련하는 데이터 라인과,상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막 트랜지스터와,상기 화소 영역에서 박막 트랜지스터와 접속되며 상기 게이트 라인과 동일 평면 상에 상기 투명 도전층으로 형성되는 화소 전극과,상기 게이트 라인 및 상기 박막 트랜지스터의 게이트 전극을 덮도록 그들을 따라 형성되는 게이트 절연패턴을 구비하며,상기 박막 트랜지스터의 반도체 패턴은 상기 게이트 절연패턴을 사이에 두고 상기 게이트 전극과 중첩되며, 상기 게이트 전극보다 좁은 폭을 가지는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인과 접속되어 형성되며, 상기 게이트 금속층 및 투명 도전층이 적층된 게이트 패드와,상기 데이터 라인과 접속되어 형성된 데이터 패드를 추가로 구비하며,상기 게이트 패드는 상기 게이트 금속층, 상기 게이트 절연패턴 및 상기 반도체 패턴을 관통하는 제 1 콘택홀에 의해 상기 투명 도전층이 노출되며,상기 데이터 패드는 상기 투명 도전층과, 상기 투명 도전층 상에 상기 데이터 라인과의 중첩부에 형성되는 상기 게이트 금속층으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 게이트 라인과 상기 게이트 절연패턴을 사이에 두고 중첩되어 스토리지 캐패시터를 형성하며 상기 화소 전극과 제 2 콘택홀을 통해 접속되어 형성되는 스토리지 전극을 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 데이터 라인은 상기 게이트 라인과 동일층에 형성되고, 상기 데이터 라인 및 상기 게이트 라인의 중첩부에서는 상기 게이트 절연패턴을 사이에 두고 상기 게이트 라인과 중첩되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,상기 화소 전극은 상기 투명 도전층과,상기 투명 도전층 상에 상기 드레인 전극과의 중첩부에 형성되는 상기 게이트 금속층으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판.
- 기판 상에 투명 도전층 및 게이트 금속층을 포함하는 다층 구조의 게이트 전 극, 화소 전극 및 게이트 라인을 포함하는 게이트 패턴을 형성하는 단계와,상기 기판 상에 상기 게이트 라인 및 상기 게이트 전극을 덮도록 형성된 게이트 절연패턴과, 상기 게이트 절연패턴 상에 상기 게이트 전극보다 좁은 폭을 가지는 반도체 패턴을 형성하는 단계와,상기 게이트 라인과 동일층에 형성되는 데이터 라인과, 상기 반도체 패턴이 형성된 상기 게이트 절연패턴 상에 형성되는 소스 및 드레인 전극을 포함하는 소스/드레인 패턴을 형성하는 단계와,상기 화소 전극을 노출시키는 보호막을 형성하는 단계를 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 데이터 패턴 또는 상기 보호막 형성시 상기 화소 전극에 포함된 상기 게이트 금속층을 제거하여 상기 투명 도전층을 노출시키는 단계를 추가로 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 게이트 라인과 접속되도록 상기 게이트 금속층 및 투명 도전층이 적층된 게이트 패드를 형성하는 단계와, 상기 데이터 라인과 접속되도록 데이터 패드를 형성하는 단계를 추가로 구비하며,상기 게이트 패드는 상기 게이트 금속층, 상기 게이트 절연패턴 및 상기 반 도체 패턴을 관통하는 제 1 콘택홀에 의해 상기 투명 도전층이 노출되며,상기 데이터 패드는 상기 투명 도전층과, 상기 투명 도전층 상에 상기 데이터 라인과의 중첩부에 형성되는 상기 게이트 금속층으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 게이트 라인과 상기 게이트 절연패턴을 사이에 두고 중첩되어 스토리지 캐패시터를 형성하며 상기 화소 전극과 제 2 콘택홀을 통해 접속되는 스토리지 전극을 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 데이터 라인은 상기 게이트 라인과 동일층에 형성되고, 상기 데이터 라인 및 상기 게이트 라인의 중첩부에서는 상기 게이트 절연패턴을 사이에 두고 상기 게이트 라인과 중첩되어 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
- 제 6 항에 있어서,상기 화소 전극은 상기 투명 도전층과,상기 투명 도전층 상에 상기 드레인 전극과의 중첩부에 형성되는 상기 게이 트 금속층으로 이루어지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |