JP2000180890A - Ｔｆｔアレイ基板及びこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 - Google Patents
Ｔｆｔアレイ基板及びこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法Info
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- JP2000180890A JP2000180890A JP35183998A JP35183998A JP2000180890A JP 2000180890 A JP2000180890 A JP 2000180890A JP 35183998 A JP35183998 A JP 35183998A JP 35183998 A JP35183998 A JP 35183998A JP 2000180890 A JP2000180890 A JP 2000180890A
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Abstract
(57)【要約】
【課題】 従来よりも少ない工程数で製造でき、さらに
ＩＴＯエッチング残による端子間リークを防止すること
が可能な高開口率のＴＦＴアレイ基板を得る。 【解決手段】 感光性樹脂よりなる層間絶縁膜６を、端
子領域の各端子のガード抵抗７側の端部からガード抵抗
及びショートリングを含む基板周縁部と、各端子間にも
端子間隔よりも狭い幅で設けた。これにより、ゲート端
子部のガード抵抗７側のコンタクトホール８ｂやガード
抵抗部のコンタクトホール９を形成する際に必要であっ
た写真製版工程が不要となり、従来に比べ工程数を削減
できる。また、各端子間にも層間絶縁膜６が形成されて
いるため、層間絶縁膜６上に形成されたＩＴＯに対する
エッチング時間でエッチングを行っても端子間にＩＴＯ
が残ることなく、一回のレジストパターン形成工程及び
エッチング工程でＩＴＯのパターン形成を行うことがで
き、端子間のリーク不良の発生を防止できる。
ＩＴＯエッチング残による端子間リークを防止すること
が可能な高開口率のＴＦＴアレイ基板を得る。 【解決手段】 感光性樹脂よりなる層間絶縁膜６を、端
子領域の各端子のガード抵抗７側の端部からガード抵抗
及びショートリングを含む基板周縁部と、各端子間にも
端子間隔よりも狭い幅で設けた。これにより、ゲート端
子部のガード抵抗７側のコンタクトホール８ｂやガード
抵抗部のコンタクトホール９を形成する際に必要であっ
た写真製版工程が不要となり、従来に比べ工程数を削減
できる。また、各端子間にも層間絶縁膜６が形成されて
いるため、層間絶縁膜６上に形成されたＩＴＯに対する
エッチング時間でエッチングを行っても端子間にＩＴＯ
が残ることなく、一回のレジストパターン形成工程及び
エッチング工程でＩＴＯのパターン形成を行うことがで
き、端子間のリーク不良の発生を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以後ＴＦＴと記す）をスイッチング素子として搭載し
たアクティブマトリクス型のＴＦＴアレイ基板及びこれ
を用いた液晶表示装置並びにＴＦＴアレイ基板の製造方
法に関するものである。
（以後ＴＦＴと記す）をスイッチング素子として搭載し
たアクティブマトリクス型のＴＦＴアレイ基板及びこれ
を用いた液晶表示装置並びにＴＦＴアレイ基板の製造方
法に関するものである。
【０００２】
【従来の技術】液晶表示装置は、ＣＲＴに代わるフラッ
トパネルディスプレイの一つとして盛んに研究が行われ
ており、特に消費電力が小さいことや薄型であるという
特徴を活かして、電池駆動の超小型テレビやノートブッ
ク型パーソナルコンピュータの表示装置としてすでに実
用化されている。液晶表示装置の駆動方法としては、高
表示品質の面からＴＦＴをスイッチング素子に用いたア
クティブマトリクス型ＴＦＴアレイが主として用いられ
ている。液晶表示装置の低消費電力化には、液晶パネル
の画素部の有効表示面積を大きくすること、すなわち画
素の高開口率化が有効である。このような高開口率の液
晶パネルを得るための有効なＴＦＴアレイとして、走査
電極、信号電極、半導体層からなるＴＦＴの形成後に、
これらを覆うように透明性樹脂からなる層間絶縁膜を設
け、最上層に画素電極を形成する構造が、例えば特許第
２５２１７５２号公報、特許第２５９８４２０号公報及
び特開平４−１６３５２８号公報等に開示されている。
トパネルディスプレイの一つとして盛んに研究が行われ
ており、特に消費電力が小さいことや薄型であるという
特徴を活かして、電池駆動の超小型テレビやノートブッ
ク型パーソナルコンピュータの表示装置としてすでに実
用化されている。液晶表示装置の駆動方法としては、高
表示品質の面からＴＦＴをスイッチング素子に用いたア
クティブマトリクス型ＴＦＴアレイが主として用いられ
ている。液晶表示装置の低消費電力化には、液晶パネル
の画素部の有効表示面積を大きくすること、すなわち画
素の高開口率化が有効である。このような高開口率の液
晶パネルを得るための有効なＴＦＴアレイとして、走査
電極、信号電極、半導体層からなるＴＦＴの形成後に、
これらを覆うように透明性樹脂からなる層間絶縁膜を設
け、最上層に画素電極を形成する構造が、例えば特許第
２５２１７５２号公報、特許第２５９８４２０号公報及
び特開平４−１６３５２８号公報等に開示されている。
【０００３】上記の構造で高開口率が得られるのは主に
以下の２点による。すなわち、表面が平坦化された透明
性樹脂よりなる層間絶縁膜上に画素電極が形成されるの
で、従来の構造の画素電極の段差部分で生じていた液晶
分子の配向乱れによる表示不良（ドメイン現象）を無く
すことができ、表示有効面積を増やすことができる点、
さらに、０．３μｍから２μｍと比較的厚膜の層間絶縁
膜上に画素電極を形成することによって、層間絶縁膜下
層にある走査配線、信号配線と上層の画素電極間の電気
的短絡が生じることがないため、これらの配線上にオー
バーラップさせるように広い面積で画素電極を形成する
ことが可能である点である。
以下の２点による。すなわち、表面が平坦化された透明
性樹脂よりなる層間絶縁膜上に画素電極が形成されるの
で、従来の構造の画素電極の段差部分で生じていた液晶
分子の配向乱れによる表示不良（ドメイン現象）を無く
すことができ、表示有効面積を増やすことができる点、
さらに、０．３μｍから２μｍと比較的厚膜の層間絶縁
膜上に画素電極を形成することによって、層間絶縁膜下
層にある走査配線、信号配線と上層の画素電極間の電気
的短絡が生じることがないため、これらの配線上にオー
バーラップさせるように広い面積で画素電極を形成する
ことが可能である点である。
【０００４】以下に、前述の高開口率ＴＦＴアレイの製
造工程を簡単に説明する。まず、例えばガラス基板等の
透明絶縁性基板上にゲート電極、ゲート絶縁膜、半導体
層及びソース、ドレイン電極からなるＴＦＴを形成す
る。次に、ＴＦＴに起因する段差を無くすように表面が
平坦化された透明性樹脂よりなる層間絶縁膜を形成し、
必要な箇所にコンタクトホールを形成する。最後に、Ｉ
ＴＯ等の透明導電膜よりなる画素電極を形成してＴＦＴ
アレイが完成する。画素電極は、層間絶縁膜に形成され
たコンタクトホールを介して下層のドレイン電極と電気
的に接続される。層間絶縁膜にコンタクトホールを形成
する方法は、例えば特開平９−１２７５５３号公報及び
特開平９−１５２６２５号公報に記載されているよう
に、使用する透明性樹脂が感光性のものと非感光性のも
のとで以下の２つの方法に分けられる。感光性の透明性
樹脂を用いる場合は、樹脂を塗布、焼成した後にコンタ
クトホールのマスクパターンを用いて露光、現像すると
いうレジストを用いない写真製版工程により所望のコン
タクトホールを形成する。一方、非感光性の透明性樹脂
を用いる場合は、樹脂を塗布、焼成した後にレジストを
塗布し、写真製版工程にてコンタクトパターンを形成し
た後、例えばＣＦ4 、ＣＦ3 あるいはＳＦ6 の少なくと
も一つを含むガスでドライエッチングし、最後にレジス
トを除去して所望のコンタクトホールを得る。
造工程を簡単に説明する。まず、例えばガラス基板等の
透明絶縁性基板上にゲート電極、ゲート絶縁膜、半導体
層及びソース、ドレイン電極からなるＴＦＴを形成す
る。次に、ＴＦＴに起因する段差を無くすように表面が
平坦化された透明性樹脂よりなる層間絶縁膜を形成し、
必要な箇所にコンタクトホールを形成する。最後に、Ｉ
ＴＯ等の透明導電膜よりなる画素電極を形成してＴＦＴ
アレイが完成する。画素電極は、層間絶縁膜に形成され
たコンタクトホールを介して下層のドレイン電極と電気
的に接続される。層間絶縁膜にコンタクトホールを形成
する方法は、例えば特開平９−１２７５５３号公報及び
特開平９−１５２６２５号公報に記載されているよう
に、使用する透明性樹脂が感光性のものと非感光性のも
のとで以下の２つの方法に分けられる。感光性の透明性
樹脂を用いる場合は、樹脂を塗布、焼成した後にコンタ
クトホールのマスクパターンを用いて露光、現像すると
いうレジストを用いない写真製版工程により所望のコン
タクトホールを形成する。一方、非感光性の透明性樹脂
を用いる場合は、樹脂を塗布、焼成した後にレジストを
塗布し、写真製版工程にてコンタクトパターンを形成し
た後、例えばＣＦ4 、ＣＦ3 あるいはＳＦ6 の少なくと
も一つを含むガスでドライエッチングし、最後にレジス
トを除去して所望のコンタクトホールを得る。
【０００５】上述のＴＦＴアレイ基板には、ゲート配線
及びソース配線等の各配線と電気的に接続された端子が
基板の画像表示部周辺に配列され、各端子と外部端子の
接続が行われる端子領域が形成されている。図９は、従
来の高開口率のアクティブマトリクス型ＴＦＴアレイ基
板を示す部分上面図である。図において、１は透明絶縁
性基板であるガラス基板、２はガラス基板１上に形成さ
れたゲート配線、３はゲート配線２と交差するソース配
線、４はゲート配線２と電気的に接続されたゲート端
子、５はソース配線３と電気的に接続されたソース端
子、６はゲート配線２及びソース配線３の全てと、ゲー
ト端子４及びソース端子５の画像表示部側の端部を覆う
ように形成された感光性の透明性樹脂よりなる層間絶縁
膜、７はガード抵抗、８は端子部のコンタクトホール、
９はガード抵抗部のコンタクトホール、１４は製造時に
おけるＴＦＴの静電破壊を防止するために形成され、各
端子をガード抵抗７を介して電気的に接続するショート
リングである。
及びソース配線等の各配線と電気的に接続された端子が
基板の画像表示部周辺に配列され、各端子と外部端子の
接続が行われる端子領域が形成されている。図９は、従
来の高開口率のアクティブマトリクス型ＴＦＴアレイ基
板を示す部分上面図である。図において、１は透明絶縁
性基板であるガラス基板、２はガラス基板１上に形成さ
れたゲート配線、３はゲート配線２と交差するソース配
線、４はゲート配線２と電気的に接続されたゲート端
子、５はソース配線３と電気的に接続されたソース端
子、６はゲート配線２及びソース配線３の全てと、ゲー
ト端子４及びソース端子５の画像表示部側の端部を覆う
ように形成された感光性の透明性樹脂よりなる層間絶縁
膜、７はガード抵抗、８は端子部のコンタクトホール、
９はガード抵抗部のコンタクトホール、１４は製造時に
おけるＴＦＴの静電破壊を防止するために形成され、各
端子をガード抵抗７を介して電気的に接続するショート
リングである。
【０００６】
【発明が解決しようとする課題】従来のアクティブマト
リクス基板においては、ゲート端子４及びソース端子５
の画像表示部側の端部では、ゲート配線２及びソース配
線３等の下層金属配線と上層の透明導電膜は層間絶縁膜
６に形成されたコンタクトホール８を介して接続される
が、一方、各端子のガード抵抗７側の端部やガード抵抗
７部には層間絶縁膜６が形成されていないため、例えば
ガード抵抗部のコンタクトホール９を形成するために
は、別途、写真製版工程が必要であった。
リクス基板においては、ゲート端子４及びソース端子５
の画像表示部側の端部では、ゲート配線２及びソース配
線３等の下層金属配線と上層の透明導電膜は層間絶縁膜
６に形成されたコンタクトホール８を介して接続される
が、一方、各端子のガード抵抗７側の端部やガード抵抗
７部には層間絶縁膜６が形成されていないため、例えば
ガード抵抗部のコンタクトホール９を形成するために
は、別途、写真製版工程が必要であった。
【０００７】また、画素電極やゲート端子４、ソース端
子５の上部導電膜にはＩＴＯ等の透明導電膜が用いられ
るが、このＩＴＯは基板全面に成膜してパターニングす
ることにより形成される。ところが、有機膜である層間
絶縁膜６上に成膜されたＩＴＯと、ガラス基板１上や無
機膜上に成膜されたＩＴＯでは、結晶成長の仕方やエッ
チング速度が異なるものとなる。例えば、有機膜上に形
成されたＩＴＯは無機膜上のＩＴＯよりも約２〜５倍の
エッチング速度を有するものとなる。実際の製造工程に
おいては、画素電極のパターニング精度の観点から、有
機膜からなる層間絶縁膜６上にＩＴＯが成膜されている
画像表示部にエッチング時間を合わせる必要がある。従
って、層間絶縁膜６が形成されていないガード抵抗７側
の端子領域では、隣り合うゲート端子４相互間、ソース
端子５相互間にＩＴＯがエッチングされずに残ってしま
うという問題があった。このＩＴＯエッチング残は、各
端子間のリーク不良が生じる原因となっていた。また、
このリーク不良を低減するためには、まず、エッチング
速度の速い有機膜上に形成されたＩＴＯに対するエッチ
ング条件（時間）で一度目のエッチングを行い、次に、
有機膜上のＩＴＯをレジストで保護して、ガラス基板１
上や無機膜上に形成されたＩＴＯに対するエッチング時
間で二度目のエッチングを行う必要があった。この場合
には、レジストパターン形成及びエッチングを二回必要
とするため、製造工程が煩雑となるという問題があっ
た。
子５の上部導電膜にはＩＴＯ等の透明導電膜が用いられ
るが、このＩＴＯは基板全面に成膜してパターニングす
ることにより形成される。ところが、有機膜である層間
絶縁膜６上に成膜されたＩＴＯと、ガラス基板１上や無
機膜上に成膜されたＩＴＯでは、結晶成長の仕方やエッ
チング速度が異なるものとなる。例えば、有機膜上に形
成されたＩＴＯは無機膜上のＩＴＯよりも約２〜５倍の
エッチング速度を有するものとなる。実際の製造工程に
おいては、画素電極のパターニング精度の観点から、有
機膜からなる層間絶縁膜６上にＩＴＯが成膜されている
画像表示部にエッチング時間を合わせる必要がある。従
って、層間絶縁膜６が形成されていないガード抵抗７側
の端子領域では、隣り合うゲート端子４相互間、ソース
端子５相互間にＩＴＯがエッチングされずに残ってしま
うという問題があった。このＩＴＯエッチング残は、各
端子間のリーク不良が生じる原因となっていた。また、
このリーク不良を低減するためには、まず、エッチング
速度の速い有機膜上に形成されたＩＴＯに対するエッチ
ング条件（時間）で一度目のエッチングを行い、次に、
有機膜上のＩＴＯをレジストで保護して、ガラス基板１
上や無機膜上に形成されたＩＴＯに対するエッチング時
間で二度目のエッチングを行う必要があった。この場合
には、レジストパターン形成及びエッチングを二回必要
とするため、製造工程が煩雑となるという問題があっ
た。
【０００８】本発明は、上記のような問題点を解消する
ためになされたもので、従来よりも少ない工程数で製造
することができ、さらにＩＴＯエッチング残による端子
間リークを防止することが可能な高開口率のＴＦＴアレ
イ基板とその製造方法並びにこのＴＦＴアレイ基板を用
いた液晶表示装置を得ることを目的とする。
ためになされたもので、従来よりも少ない工程数で製造
することができ、さらにＩＴＯエッチング残による端子
間リークを防止することが可能な高開口率のＴＦＴアレ
イ基板とその製造方法並びにこのＴＦＴアレイ基板を用
いた液晶表示装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】本発明に係わるＴＦＴア
レイ基板は、透明絶縁性基板上に複数本形成されたゲー
ト電極を備えたゲート配線と、このゲート配線と交差す
る複数本のソース電極を備えたソース配線と、ゲート電
極上にゲート絶縁膜を介して設けられた半導体層と、こ
の半導体層に接続されたソース電極及びドレイン電極よ
りなる薄膜トランジスタと、この基板上に設けられ、薄
膜トランジスタに起因する段差を無くすように表面が平
坦化された層間絶縁膜と、層間絶縁膜上に広範囲に設け
られ、層間絶縁膜に形成されたコンタクトホールにより
ドレイン電極と接続される透明導電膜よりなる画素電極
と、ゲート配線及びソース配線等の各配線と電気的に接
続された端子が基板の画像表示部周辺に配列され、これ
らの端子と外部端子の接続が行われる端子領域を備えた
ＴＦＴアレイ基板であって、層間絶縁膜は、画像表示部
のみならず、少なくとも端子領域の各端子の画像表示部
側と反対側の端部を含む基板周縁部にも設けられている
ものである。
レイ基板は、透明絶縁性基板上に複数本形成されたゲー
ト電極を備えたゲート配線と、このゲート配線と交差す
る複数本のソース電極を備えたソース配線と、ゲート電
極上にゲート絶縁膜を介して設けられた半導体層と、こ
の半導体層に接続されたソース電極及びドレイン電極よ
りなる薄膜トランジスタと、この基板上に設けられ、薄
膜トランジスタに起因する段差を無くすように表面が平
坦化された層間絶縁膜と、層間絶縁膜上に広範囲に設け
られ、層間絶縁膜に形成されたコンタクトホールにより
ドレイン電極と接続される透明導電膜よりなる画素電極
と、ゲート配線及びソース配線等の各配線と電気的に接
続された端子が基板の画像表示部周辺に配列され、これ
らの端子と外部端子の接続が行われる端子領域を備えた
ＴＦＴアレイ基板であって、層間絶縁膜は、画像表示部
のみならず、少なくとも端子領域の各端子の画像表示部
側と反対側の端部を含む基板周縁部にも設けられている
ものである。
【００１０】また、端子領域の各端子間には、層間絶縁
膜が端子間隔よりも狭い幅で設けられているものであ
る。また、端子領域の各端子間には、厚膜で断面がテー
パー形状でない絶縁膜が端子間隔よりも狭い幅で設けら
れているものである。さらに、端子領域の各端子の下層
には、厚膜で断面がテーパー形状でない絶縁膜が端子幅
よりも広い幅で設けられているものである。また、層間
絶縁膜は、端子領域全面に設けられているものである。
また、層間絶縁膜は、感光性樹脂よりなるものである。
膜が端子間隔よりも狭い幅で設けられているものであ
る。また、端子領域の各端子間には、厚膜で断面がテー
パー形状でない絶縁膜が端子間隔よりも狭い幅で設けら
れているものである。さらに、端子領域の各端子の下層
には、厚膜で断面がテーパー形状でない絶縁膜が端子幅
よりも広い幅で設けられているものである。また、層間
絶縁膜は、端子領域全面に設けられているものである。
また、層間絶縁膜は、感光性樹脂よりなるものである。
【００１１】また、本発明に係わる液晶表示装置は、上
記のいずれかのＴＦＴアレイ基板と、透明電極およびカ
ラーフィルタ等を有する対向電極基板の間に液晶が配置
されているものである。
記のいずれかのＴＦＴアレイ基板と、透明電極およびカ
ラーフィルタ等を有する対向電極基板の間に液晶が配置
されているものである。
【００１２】また、本発明に係わるＴＦＴアレイ基板の
製造方法は、透明絶縁性基板上に、ゲート配線及びソー
ス配線等の各配線及び薄膜トランジスタを形成する第１
の工程と、層間絶縁膜を、基板の画像表示部のみなら
ず、少なくとも端子領域の各端子の画像表示部側と反対
側の端部から、製造時における薄膜トランジスタの静電
破壊を防止するためのガード抵抗及びショートリングを
含む基板周縁部にも形成する第２の工程と、層間絶縁膜
に、薄膜トランジスタのドレイン電極部、各端子部及び
ガード抵抗部のコンタクトホールをそれぞれ形成する第
３の工程と、基板上にＩＴＯ等の透明導電膜を成膜し、
レジストパターニング及びエッチングにより画素電極、
各端子及びガード抵抗を形成する第４の工程を含んで製
造するようにしたものである。また、第２の工程におい
て、層間絶縁膜として有機膜を用いるものである。さら
に、第２の工程において、層間絶縁膜として感光性樹脂
を用いるものである。また、第４の工程において、各端
子のレジストパターンを、層間絶縁膜上において所望の
パターンよりも幅広に形成し、透明絶縁性基板上または
無機膜上に形成された透明導電膜に対するエッチング条
件を用いてエッチングを行うものである。
製造方法は、透明絶縁性基板上に、ゲート配線及びソー
ス配線等の各配線及び薄膜トランジスタを形成する第１
の工程と、層間絶縁膜を、基板の画像表示部のみなら
ず、少なくとも端子領域の各端子の画像表示部側と反対
側の端部から、製造時における薄膜トランジスタの静電
破壊を防止するためのガード抵抗及びショートリングを
含む基板周縁部にも形成する第２の工程と、層間絶縁膜
に、薄膜トランジスタのドレイン電極部、各端子部及び
ガード抵抗部のコンタクトホールをそれぞれ形成する第
３の工程と、基板上にＩＴＯ等の透明導電膜を成膜し、
レジストパターニング及びエッチングにより画素電極、
各端子及びガード抵抗を形成する第４の工程を含んで製
造するようにしたものである。また、第２の工程におい
て、層間絶縁膜として有機膜を用いるものである。さら
に、第２の工程において、層間絶縁膜として感光性樹脂
を用いるものである。また、第４の工程において、各端
子のレジストパターンを、層間絶縁膜上において所望の
パターンよりも幅広に形成し、透明絶縁性基板上または
無機膜上に形成された透明導電膜に対するエッチング条
件を用いてエッチングを行うものである。
【００１３】
【発明の実施の形態】実施の形態１．以下に、本発明の
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１であるＴＦＴアレイ基板の端子領
域を示す部分上面図、図１（ｂ）は、図１（ａ）中Ａ−
Ａで示す箇所における部分断面図である。図において、
１は透明絶縁性基板であるガラス基板、２はガラス基板
１上に複数本形成されたゲート電極を備えたゲート配線
であり、このゲート配線２と交差するように複数本のソ
ース配線（図示せず）が形成されている。また、４はゲ
ート配線２と電気的に接続されたゲート端子であり、こ
のゲート端子４や、ソース配線と電気的に接続されたソ
ース端子（図示せず）がガラス基板１の画像表示部周辺
に配列され、これらの端子と外部端子の接続が行われる
端子領域を形成している。６は例えば感光性樹脂である
アクリル系透明性樹脂よりなる層間絶縁膜、７は各端子
を電気的に接続しているショートリングに接続されたガ
ード抵抗、８ａ、８ｂはゲート端子部のコンタクトホー
ル、９はガード抵抗部のコンタクトホール、１０はゲー
ト絶縁膜、１１はパッシベーション膜をそれぞれ示して
いる。
実施の形態を図面に基づいて説明する。図１（ａ）は、
本発明の実施の形態１であるＴＦＴアレイ基板の端子領
域を示す部分上面図、図１（ｂ）は、図１（ａ）中Ａ−
Ａで示す箇所における部分断面図である。図において、
１は透明絶縁性基板であるガラス基板、２はガラス基板
１上に複数本形成されたゲート電極を備えたゲート配線
であり、このゲート配線２と交差するように複数本のソ
ース配線（図示せず）が形成されている。また、４はゲ
ート配線２と電気的に接続されたゲート端子であり、こ
のゲート端子４や、ソース配線と電気的に接続されたソ
ース端子（図示せず）がガラス基板１の画像表示部周辺
に配列され、これらの端子と外部端子の接続が行われる
端子領域を形成している。６は例えば感光性樹脂である
アクリル系透明性樹脂よりなる層間絶縁膜、７は各端子
を電気的に接続しているショートリングに接続されたガ
ード抵抗、８ａ、８ｂはゲート端子部のコンタクトホー
ル、９はガード抵抗部のコンタクトホール、１０はゲー
ト絶縁膜、１１はパッシベーション膜をそれぞれ示して
いる。
【００１４】本実施の形態におけるＴＦＴアレイ基板
は、ガラス基板１上に形成されたゲート配線２に備えら
れたゲート電極上にゲート絶縁膜１０を介して設けられ
た半導体層（図示せず）と、この半導体層に接続された
ソース電極及びドレイン電極（いずれも図示せず）によ
り、ＴＦＴが形成されている。このＴＦＴに起因する段
差を無くすように、表面が平坦化された層間絶縁膜６が
設けられており、さらにこの層間絶縁膜６上に、層間絶
縁膜６に形成されたコンタクトホールによりドレイン電
極と接続される透明導電膜よりなる画素電極が広範囲に
設けられている。また、ゲート端子４及びガード抵抗７
は、図１（ｂ）に示すように、コンタクトホール８ａ、
８ｂ及び９によりそれぞれゲート配線２と電気的に接続
されている。
は、ガラス基板１上に形成されたゲート配線２に備えら
れたゲート電極上にゲート絶縁膜１０を介して設けられ
た半導体層（図示せず）と、この半導体層に接続された
ソース電極及びドレイン電極（いずれも図示せず）によ
り、ＴＦＴが形成されている。このＴＦＴに起因する段
差を無くすように、表面が平坦化された層間絶縁膜６が
設けられており、さらにこの層間絶縁膜６上に、層間絶
縁膜６に形成されたコンタクトホールによりドレイン電
極と接続される透明導電膜よりなる画素電極が広範囲に
設けられている。また、ゲート端子４及びガード抵抗７
は、図１（ｂ）に示すように、コンタクトホール８ａ、
８ｂ及び９によりそれぞれゲート配線２と電気的に接続
されている。
【００１５】以下に、本実施の形態におけるＴＦＴアレ
イ基板の製造方法を説明する。まず、ガラス基板１上
に、例えばＣｒ等の金属膜をスパッタリング法等を用い
て約４０００Å成膜し、写真製版法にてゲート電極を備
えたゲート配線２を形成する。次に、プラズマＣＶＤ法
等を用いて窒化シリコンからなるゲート絶縁膜１０を約
４０００Å、さらにアモルファスシリコン（以下ａ−Ｓ
ｉと記す）膜を約１２００Å、オーミックコンタクト性
の不純物ドープのｎ+ 型アモルファスシリコン（以下ｎ
+ −ａ−Ｓｉと記す）膜を約３００Å順次成膜し、写真
製版法によりＴＦＴ部の半導体層となるａ−Ｓｉ膜と、
オーミックコンタクト層となるｎ+ −ａ−Ｓｉ膜を形成
する。
イ基板の製造方法を説明する。まず、ガラス基板１上
に、例えばＣｒ等の金属膜をスパッタリング法等を用い
て約４０００Å成膜し、写真製版法にてゲート電極を備
えたゲート配線２を形成する。次に、プラズマＣＶＤ法
等を用いて窒化シリコンからなるゲート絶縁膜１０を約
４０００Å、さらにアモルファスシリコン（以下ａ−Ｓ
ｉと記す）膜を約１２００Å、オーミックコンタクト性
の不純物ドープのｎ+ 型アモルファスシリコン（以下ｎ
+ −ａ−Ｓｉと記す）膜を約３００Å順次成膜し、写真
製版法によりＴＦＴ部の半導体層となるａ−Ｓｉ膜と、
オーミックコンタクト層となるｎ+ −ａ−Ｓｉ膜を形成
する。
【００１６】次に、スパッタリング法によりｎ+ −ａ−
Ｓｉ層とオーミックコンタクトがとれるＣｒ等の金属膜
を約４０００Å成膜し、写真製版法により、ソース電極
を備えたソース配線及びドレイン電極を形成する。さら
に続けてドライエッチング法により半導体層上のｎ+ −
ａ−Ｓｉ膜を選択的にエッチングしてチャネル部を形成
した後、レジストを除去する。以上が、第１の工程であ
る。次に、ＴＦＴを保護するために、窒化シリコン膜を
プラズマＣＶＤ法等を用いて全面に約１０００Å成膜
し、パッシベーション膜１１を形成する。
Ｓｉ層とオーミックコンタクトがとれるＣｒ等の金属膜
を約４０００Å成膜し、写真製版法により、ソース電極
を備えたソース配線及びドレイン電極を形成する。さら
に続けてドライエッチング法により半導体層上のｎ+ −
ａ−Ｓｉ膜を選択的にエッチングしてチャネル部を形成
した後、レジストを除去する。以上が、第１の工程であ
る。次に、ＴＦＴを保護するために、窒化シリコン膜を
プラズマＣＶＤ法等を用いて全面に約１０００Å成膜
し、パッシベーション膜１１を形成する。
【００１７】さらに、第２の工程として、ＴＦＴによる
段差を無くし表面が平坦化されるように、感光性のアク
リル系透明性樹脂をスピンコート法等を用いて塗布、焼
成して層間絶縁膜６を形成する。この時、本実施の形態
では、層間絶縁膜６を、基板の画像表示部のみならず、
少なくとも端子領域の各端子の画像表示部側と反対側の
端部、すなわちガード抵抗７側の端部から、製造時にお
けるＴＦＴの静電破壊を防止するためのガード抵抗７及
びショートリング（図９参照）を含む基板周縁部にも形
成する。その後、第３の工程として、写真製版法及びド
ライエッチングにより、パッシシベーション膜１１及び
層間絶縁膜６に、ＴＦＴのドレイン電極部のコンタクト
ホール（図示せず）と、各端子部のコンタクトホール
（図１ではゲート端子部のコンタクトホール８ａ、８
ｂ）及びガード抵抗部のコンタクトホール９をそれぞれ
同時に形成する。最後に、第４の工程として、透明導電
膜であるＩＴＯをスパッタリング法等により約１０００
Å成膜し、写真製版法によるレジストパターニング及び
エッチングにより画素電極及びゲート端子４、ソース端
子等の各端子及びガード抵抗７を形成する。
段差を無くし表面が平坦化されるように、感光性のアク
リル系透明性樹脂をスピンコート法等を用いて塗布、焼
成して層間絶縁膜６を形成する。この時、本実施の形態
では、層間絶縁膜６を、基板の画像表示部のみならず、
少なくとも端子領域の各端子の画像表示部側と反対側の
端部、すなわちガード抵抗７側の端部から、製造時にお
けるＴＦＴの静電破壊を防止するためのガード抵抗７及
びショートリング（図９参照）を含む基板周縁部にも形
成する。その後、第３の工程として、写真製版法及びド
ライエッチングにより、パッシシベーション膜１１及び
層間絶縁膜６に、ＴＦＴのドレイン電極部のコンタクト
ホール（図示せず）と、各端子部のコンタクトホール
（図１ではゲート端子部のコンタクトホール８ａ、８
ｂ）及びガード抵抗部のコンタクトホール９をそれぞれ
同時に形成する。最後に、第４の工程として、透明導電
膜であるＩＴＯをスパッタリング法等により約１０００
Å成膜し、写真製版法によるレジストパターニング及び
エッチングにより画素電極及びゲート端子４、ソース端
子等の各端子及びガード抵抗７を形成する。
【００１８】以上のようにして得られたＴＦＴアレイ基
板は、最終的には基板切断によりショートリングが切り
離されるため、端子領域の各端子のガード抵抗７側の端
部を含む基板周縁部に層間絶縁膜６が設けられているこ
とになる。本実施の形態におけるＴＦＴアレイ基板の製
造方法によれば、層間絶縁膜６に画像表示部内のドレイ
ン電極部のコンタクトホールを形成する際に、ゲート端
子部のコンタクトホール８ａ、８ｂ及びガード抵抗部の
コンタクトホール９も同時に形成することができるた
め、従来、ゲート端子のガード抵抗７側のコンタクトホ
ール８ｂ及びガード抵抗部のコンタクトホール９を形成
するために別途行っていた写真製版工程が不要となり、
工程数を削減することが可能となる。また、層間絶縁膜
６として感光性樹脂を用いたので、レジスト塗布やエッ
チング後のレジスト剥離工程が不要であり、さらに工程
が簡略化される。また、層間絶縁膜６を、各端子のガー
ド抵抗７側の端部からショートリングを含む基板周縁部
にも設けたので、最終的にショートリングを切り離す基
板切断・面取り時において、下地金属膜を保護するとい
う効果も得られる。
板は、最終的には基板切断によりショートリングが切り
離されるため、端子領域の各端子のガード抵抗７側の端
部を含む基板周縁部に層間絶縁膜６が設けられているこ
とになる。本実施の形態におけるＴＦＴアレイ基板の製
造方法によれば、層間絶縁膜６に画像表示部内のドレイ
ン電極部のコンタクトホールを形成する際に、ゲート端
子部のコンタクトホール８ａ、８ｂ及びガード抵抗部の
コンタクトホール９も同時に形成することができるた
め、従来、ゲート端子のガード抵抗７側のコンタクトホ
ール８ｂ及びガード抵抗部のコンタクトホール９を形成
するために別途行っていた写真製版工程が不要となり、
工程数を削減することが可能となる。また、層間絶縁膜
６として感光性樹脂を用いたので、レジスト塗布やエッ
チング後のレジスト剥離工程が不要であり、さらに工程
が簡略化される。また、層間絶縁膜６を、各端子のガー
ド抵抗７側の端部からショートリングを含む基板周縁部
にも設けたので、最終的にショートリングを切り離す基
板切断・面取り時において、下地金属膜を保護するとい
う効果も得られる。
【００１９】実施の形態２．図２（ａ）は、本発明の実
施の形態２であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図２（ｂ）は、図２（ａ）中Ａ−Ａで示す箇
所における部分断面図である。図において、４ａ、４ｂ
はゲート端子を示している。なお、図中、同一、相当部
分には同一符号を付し、説明を省略する。また、本実施
の形態におけるＴＦＴアレイ基板の製造方法は、上記実
施の形態１と同様であるため、説明を省略する。
施の形態２であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図２（ｂ）は、図２（ａ）中Ａ−Ａで示す箇
所における部分断面図である。図において、４ａ、４ｂ
はゲート端子を示している。なお、図中、同一、相当部
分には同一符号を付し、説明を省略する。また、本実施
の形態におけるＴＦＴアレイ基板の製造方法は、上記実
施の形態１と同様であるため、説明を省略する。
【００２０】本実施の形態では、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、各端子間（図２ではゲート端子４
ａ、４ｂ間）にも、端子間隔よりも狭い幅で設けた。こ
れにより、上記実施の形態１と同様に、従来に比べ工程
数を削減することができ、さらに、各端子間にも層間絶
縁膜６が形成されているため、層間絶縁膜６上に形成さ
れたＩＴＯに対するエッチング条件（時間）でエッチン
グを行っても端子間にＩＴＯが残ることなく、一回のレ
ジストパターン形成及びエッチングでＩＴＯのパターン
形成を行うことができ、リーク不良の発生を防止するこ
とができる。
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、各端子間（図２ではゲート端子４
ａ、４ｂ間）にも、端子間隔よりも狭い幅で設けた。こ
れにより、上記実施の形態１と同様に、従来に比べ工程
数を削減することができ、さらに、各端子間にも層間絶
縁膜６が形成されているため、層間絶縁膜６上に形成さ
れたＩＴＯに対するエッチング条件（時間）でエッチン
グを行っても端子間にＩＴＯが残ることなく、一回のレ
ジストパターン形成及びエッチングでＩＴＯのパターン
形成を行うことができ、リーク不良の発生を防止するこ
とができる。
【００２１】実施の形態３．図３は、本発明の実施の形
態３であるＴＦＴアレイ基板の端子領域を示す部分上面
図である。図において、１２は、各端子間に端子間隔よ
りも狭い幅で設けられた、厚膜で断面がテーパー形状で
ない絶縁膜である厚膜絶縁膜である。なお、図中、同
一、相当部分には同一符号を付し、説明を省略する。本
実施の形態におけるＴＦＴアレイ基板の製造方法は、画
素電極、ゲート端子４ａ、４ｂ及びガード抵抗７を形成
するためのＩＴＯを成膜する前に厚膜絶縁膜１２を形成
すること以外は、上記実施の形態１と同様である。な
お、本実施の形態におけるＴＦＴアレイ基板は６枚マス
クによって製造されるもので、上記実施の形態１及び２
に示した５枚マスクによるＴＦＴアレイ基板とは構造が
若干異なり、新たな製造工程を追加することなく厚膜絶
縁膜１２を形成することができる。
態３であるＴＦＴアレイ基板の端子領域を示す部分上面
図である。図において、１２は、各端子間に端子間隔よ
りも狭い幅で設けられた、厚膜で断面がテーパー形状で
ない絶縁膜である厚膜絶縁膜である。なお、図中、同
一、相当部分には同一符号を付し、説明を省略する。本
実施の形態におけるＴＦＴアレイ基板の製造方法は、画
素電極、ゲート端子４ａ、４ｂ及びガード抵抗７を形成
するためのＩＴＯを成膜する前に厚膜絶縁膜１２を形成
すること以外は、上記実施の形態１と同様である。な
お、本実施の形態におけるＴＦＴアレイ基板は６枚マス
クによって製造されるもので、上記実施の形態１及び２
に示した５枚マスクによるＴＦＴアレイ基板とは構造が
若干異なり、新たな製造工程を追加することなく厚膜絶
縁膜１２を形成することができる。
【００２２】本実施の形態では、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、透明導電膜であるＩＴＯを成膜する
前に、端子領域の各端子間（図３ではゲート端子４ａ、
４ｂ間）に、厚膜で断面がテーパー形状でない厚膜絶縁
膜１２を端子間隔よりも狭い幅で設けた。これにより、
上記実施の形態１と同様に、従来に比べ工程数を削減す
ることができ、さらに、各端子間に断面がテーパー形状
でない切り立った厚膜絶縁膜１２の段差があることで、
ＩＴＯのカバレッジが悪くなり、リーク不良の発生を防
止できる。また、一回のレジストパターン形成及びエッ
チングでＩＴＯのパターン形成を行うことが可能であ
る。
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、透明導電膜であるＩＴＯを成膜する
前に、端子領域の各端子間（図３ではゲート端子４ａ、
４ｂ間）に、厚膜で断面がテーパー形状でない厚膜絶縁
膜１２を端子間隔よりも狭い幅で設けた。これにより、
上記実施の形態１と同様に、従来に比べ工程数を削減す
ることができ、さらに、各端子間に断面がテーパー形状
でない切り立った厚膜絶縁膜１２の段差があることで、
ＩＴＯのカバレッジが悪くなり、リーク不良の発生を防
止できる。また、一回のレジストパターン形成及びエッ
チングでＩＴＯのパターン形成を行うことが可能であ
る。
【００２３】実施の形態４．図４（ａ）は、本発明の実
施の形態４であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図４（ｂ）は、図４（ａ）中Ａ−Ａで示す箇
所における部分断面図である。なお、図中、同一、相当
部分には同一符号を付し、説明を省略する。また、本実
施の形態におけるＴＦＴアレイ基板の製造方法は、上記
実施の形態３と同様であるため、説明を省略する。
施の形態４であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図４（ｂ）は、図４（ａ）中Ａ−Ａで示す箇
所における部分断面図である。なお、図中、同一、相当
部分には同一符号を付し、説明を省略する。また、本実
施の形態におけるＴＦＴアレイ基板の製造方法は、上記
実施の形態３と同様であるため、説明を省略する。
【００２４】本実施の形態では、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、透明導電膜であるＩＴＯを成膜する
前に、端子領域の各端子（図４ではゲート端子４ａ、４
ｂ）の下層に、厚膜で断面がテーパー形状でない厚膜絶
縁膜１２を端子幅よりも広い幅で設けた。これにより、
上記実施の形態１と同様に、従来に比べ工程数を削減す
ることができ、さらに、図４（ｂ）に示すように、各端
子間に断面がテーパー形状でない切り立った厚膜絶縁膜
１２の段差があることで、ＩＴＯのカバレッジが悪くな
り、リーク不良の発生を防止できる。また、一回のレジ
ストパターン形成及びエッチングでＩＴＯのパターン形
成を行うことが可能である。
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、透明導電膜であるＩＴＯを成膜する
前に、端子領域の各端子（図４ではゲート端子４ａ、４
ｂ）の下層に、厚膜で断面がテーパー形状でない厚膜絶
縁膜１２を端子幅よりも広い幅で設けた。これにより、
上記実施の形態１と同様に、従来に比べ工程数を削減す
ることができ、さらに、図４（ｂ）に示すように、各端
子間に断面がテーパー形状でない切り立った厚膜絶縁膜
１２の段差があることで、ＩＴＯのカバレッジが悪くな
り、リーク不良の発生を防止できる。また、一回のレジ
ストパターン形成及びエッチングでＩＴＯのパターン形
成を行うことが可能である。
【００２５】実施の形態５．図５（ａ）は、本発明の実
施の形態５であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図５（ｂ）は、図５（ａ）中Ａ−Ａで示す箇
所における部分断面図である。なお、図中、同一、相当
部分には同一符号を付し、説明を省略する。また、本実
施の形態におけるＴＦＴアレイ基板の製造方法は、上記
実施の形態３と同様であるため、説明を省略する。
施の形態５であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図５（ｂ）は、図５（ａ）中Ａ−Ａで示す箇
所における部分断面図である。なお、図中、同一、相当
部分には同一符号を付し、説明を省略する。また、本実
施の形態におけるＴＦＴアレイ基板の製造方法は、上記
実施の形態３と同様であるため、説明を省略する。
【００２６】本実施の形態は、上記実施の形態２と実施
の形態４を組み合わせたもので、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
と、各端子間（図５ではゲート端子４ａ、４ｂ間）に
も、端子間隔よりも狭い幅で設け、さらに、透明導電膜
であるＩＴＯを成膜する前に、端子領域の各端子の下層
に、厚膜で断面がテーパー形状でない厚膜絶縁膜１２を
端子幅よりも広い幅で設けた。これにより、上記実施の
形態４と同様の効果が得られ、さらに、各端子間にも層
間絶縁膜６が形成されているため、層間絶縁膜６上に形
成されたＩＴＯに対するエッチング条件（時間）でエッ
チングを行っても端子間にＩＴＯが残ることなく、リー
ク不良の発生をよりいっそう防止する効果がある。
の形態４を組み合わせたもので、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
と、各端子間（図５ではゲート端子４ａ、４ｂ間）に
も、端子間隔よりも狭い幅で設け、さらに、透明導電膜
であるＩＴＯを成膜する前に、端子領域の各端子の下層
に、厚膜で断面がテーパー形状でない厚膜絶縁膜１２を
端子幅よりも広い幅で設けた。これにより、上記実施の
形態４と同様の効果が得られ、さらに、各端子間にも層
間絶縁膜６が形成されているため、層間絶縁膜６上に形
成されたＩＴＯに対するエッチング条件（時間）でエッ
チングを行っても端子間にＩＴＯが残ることなく、リー
ク不良の発生をよりいっそう防止する効果がある。
【００２７】実施の形態６．図６（ａ）は、本発明の実
施の形態６であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図６（ｂ）は、図６（ａ）中Ａ−Ａで示す箇
所における部分断面図である。なお、図中、同一、相当
部分には同一符号を付し、説明を省略する。また、本実
施の形態におけるＴＦＴアレイ基板の製造方法は、上記
実施の形態３と同様であるため、説明を省略する。
施の形態６であるＴＦＴアレイ基板の端子領域を示す部
分上面図、図６（ｂ）は、図６（ａ）中Ａ−Ａで示す箇
所における部分断面図である。なお、図中、同一、相当
部分には同一符号を付し、説明を省略する。また、本実
施の形態におけるＴＦＴアレイ基板の製造方法は、上記
実施の形態３と同様であるため、説明を省略する。
【００２８】本実施の形態は、上記実施の形態３と実施
の形態４を組み合わせたもので、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、透明導電膜であるＩＴＯを成膜する
前に、厚膜で断面がテーパー形状でない厚膜絶縁膜１２
を、端子領域の各端子間（図６ではゲート端子４ａ、４
ｂ間）に端子間隔よりも狭い幅で、且つ各端子の下層に
端子幅よりも広い幅で設けた。これにより、上記実施の
形態４と同様の効果が得られ、さらに、各端子間に断面
がテーパー形状でない切り立った厚膜絶縁膜１２の段差
が複数あるため、ＩＴＯのカバレッジが悪くなり、リー
ク不良の発生をよりいっそう防止する効果がある。
の形態４を組み合わせたもので、感光性樹脂よりなる層
間絶縁膜６を、端子領域の各端子のガード抵抗７側の端
部から、製造時におけるＴＦＴの静電破壊を防止するた
めのガード抵抗７及びショートリングを含む基板周縁部
にも設け、さらに、透明導電膜であるＩＴＯを成膜する
前に、厚膜で断面がテーパー形状でない厚膜絶縁膜１２
を、端子領域の各端子間（図６ではゲート端子４ａ、４
ｂ間）に端子間隔よりも狭い幅で、且つ各端子の下層に
端子幅よりも広い幅で設けた。これにより、上記実施の
形態４と同様の効果が得られ、さらに、各端子間に断面
がテーパー形状でない切り立った厚膜絶縁膜１２の段差
が複数あるため、ＩＴＯのカバレッジが悪くなり、リー
ク不良の発生をよりいっそう防止する効果がある。
【００２９】実施の形態７．図７は、本発明の実施の形
態７であるＴＦＴアレイ基板の端子領域を示す部分上面
図である。図中、同一、相当部分には同一符号を付し、
説明を省略する。また、本実施の形態におけるＴＦＴア
レイ基板の製造方法は、上記実施の形態１と同様である
ため、説明を省略する。本実施の形態では、感光性の層
間絶縁膜６を、端子領域全面及び製造時におけるＴＦＴ
の静電破壊を防止するためのガード抵抗７及びショート
リングを含む基板周縁部にも設けた。これにより、上記
実施の形態１と同様に、従来より工程数を削減すること
ができ、さらに、各端子間にも層間絶縁膜６が形成され
ているため、層間絶縁膜６上に形成されたＩＴＯに対す
るエッチング時間でエッチングを行っても端子間にＩＴ
Ｏが残ることなく、一回のレジストパターン形成及びエ
ッチングでＩＴＯのパターン形成を行うことができ、リ
ーク不良の発生を防止することができる。ただし、本実
施の形態では、端子の上部導電膜であるＩＴＯに対する
下地が層間絶縁膜６となるため、端子下地の大半に層間
絶縁膜６が存在しない上記実施の形態１〜６の方が、端
子の上部導電膜と下地の密着力の点では優れている。
態７であるＴＦＴアレイ基板の端子領域を示す部分上面
図である。図中、同一、相当部分には同一符号を付し、
説明を省略する。また、本実施の形態におけるＴＦＴア
レイ基板の製造方法は、上記実施の形態１と同様である
ため、説明を省略する。本実施の形態では、感光性の層
間絶縁膜６を、端子領域全面及び製造時におけるＴＦＴ
の静電破壊を防止するためのガード抵抗７及びショート
リングを含む基板周縁部にも設けた。これにより、上記
実施の形態１と同様に、従来より工程数を削減すること
ができ、さらに、各端子間にも層間絶縁膜６が形成され
ているため、層間絶縁膜６上に形成されたＩＴＯに対す
るエッチング時間でエッチングを行っても端子間にＩＴ
Ｏが残ることなく、一回のレジストパターン形成及びエ
ッチングでＩＴＯのパターン形成を行うことができ、リ
ーク不良の発生を防止することができる。ただし、本実
施の形態では、端子の上部導電膜であるＩＴＯに対する
下地が層間絶縁膜６となるため、端子下地の大半に層間
絶縁膜６が存在しない上記実施の形態１〜６の方が、端
子の上部導電膜と下地の密着力の点では優れている。
【００３０】実施の形態８．図８は、本発明の実施の形
態８であるＴＦＴアレイ基板の製造方法を示す部分上面
図である。図において、１３はレジストパターンを示し
ている。なお、図中、同一、相当部分には同一符号を付
し、説明を省略する。本実施の形態では、上記実施の形
態１に記載した第４の工程、すなわちＴＦＴ及び層間絶
縁膜６が形成された基板上に透明導電膜であるＩＴＯを
成膜し、レジストパターニング及びエッチングにより画
素電極、各端子及びガード抵抗７を形成する工程におい
て、図８（ａ）に示すように、各端子のレジストパター
ン１３を、感光性のアクリル系透明性樹脂等の有機膜よ
りなる層間絶縁膜６上において所望のパターンよりも幅
広に形成し、ガラス基板１上または無機膜上に形成され
たＩＴＯに対するエッチング条件（時間）を用いてエッ
チングを行い、所望のパターンを得るようにした。有機
膜である層間絶縁膜６上に形成されたＩＴＯは、ガラス
基板１上や無機膜上に形成されたＩＴＯよりもエッチン
グ速度が速いため、後者に対するエッチング時間でエッ
チングを行うと、層間絶縁膜６上のＩＴＯはエッチング
され過ぎることになるが、本実施の形態ではその分を見
込んで層間絶縁膜６上のレジストパターン１３を幅広に
形成しているため、結果的には所望のパターンが形成さ
れる。それ以外は上記実施の形態１と同様の製造方法で
ＴＦＴアレイ基板を作成した。
態８であるＴＦＴアレイ基板の製造方法を示す部分上面
図である。図において、１３はレジストパターンを示し
ている。なお、図中、同一、相当部分には同一符号を付
し、説明を省略する。本実施の形態では、上記実施の形
態１に記載した第４の工程、すなわちＴＦＴ及び層間絶
縁膜６が形成された基板上に透明導電膜であるＩＴＯを
成膜し、レジストパターニング及びエッチングにより画
素電極、各端子及びガード抵抗７を形成する工程におい
て、図８（ａ）に示すように、各端子のレジストパター
ン１３を、感光性のアクリル系透明性樹脂等の有機膜よ
りなる層間絶縁膜６上において所望のパターンよりも幅
広に形成し、ガラス基板１上または無機膜上に形成され
たＩＴＯに対するエッチング条件（時間）を用いてエッ
チングを行い、所望のパターンを得るようにした。有機
膜である層間絶縁膜６上に形成されたＩＴＯは、ガラス
基板１上や無機膜上に形成されたＩＴＯよりもエッチン
グ速度が速いため、後者に対するエッチング時間でエッ
チングを行うと、層間絶縁膜６上のＩＴＯはエッチング
され過ぎることになるが、本実施の形態ではその分を見
込んで層間絶縁膜６上のレジストパターン１３を幅広に
形成しているため、結果的には所望のパターンが形成さ
れる。それ以外は上記実施の形態１と同様の製造方法で
ＴＦＴアレイ基板を作成した。
【００３１】本実施の形態によれば、上記実施の形態１
と同様に、従来に比べ工程数を削減することができると
共に、ガラス基板１上や無機膜上に形成されたＩＴＯに
対するエッチング時間でエッチングを行うので、端子間
にＩＴＯエッチング残が生じることなく、リーク不良の
発生を防止することができる。また、一回のレジストパ
ターン形成及びエッチングでＩＴＯのパターン形成を行
うことが可能である。
と同様に、従来に比べ工程数を削減することができると
共に、ガラス基板１上や無機膜上に形成されたＩＴＯに
対するエッチング時間でエッチングを行うので、端子間
にＩＴＯエッチング残が生じることなく、リーク不良の
発生を防止することができる。また、一回のレジストパ
ターン形成及びエッチングでＩＴＯのパターン形成を行
うことが可能である。
【００３２】なお、上記実施の形態１〜８では、ゲート
電極としてＣｒを、またソース電極、ドレイン電極とし
て同じくＣｒを用いたが、例えばＡｌ、Ｃｕ、Ｍｏまた
はＴａ等の他の材料を用いても良い。これらの材料を用
いることにより、比抵抗値が２５μオーム・ｃｍの低抵
抗な電極及び配線が実現できる。また、ゲート電極、ソ
ース電極及びドレイン電極は、全て同じ金属材料で構成
されている必要はなく、上記の金属材料の中から異なる
金属を組み合わせて選ぶことができる。また、画素電極
としては、ＩＴＯ以外にも酸化インジウム膜、酸化スズ
膜及び酸化亜鉛及びその他の透明性導電膜を用いても良
い。また、半導体層としてａ−Ｓｉ膜を用いたが、これ
に限定されるものではなく、例えば多結晶Ｓｉ膜を用い
てもよい。また、ＴＦＴを保護するためのパッシベーシ
ョン膜１１を窒化シリコン膜で形成したが、パッシベー
ション膜１１は必ずしも形成しなくてもよい。また、図
１〜図８では、端子領域の各端子としてゲート端子４、
４ａ及び４ｂを示したが、本発明はソース端子において
も同様の効果が得られる。
電極としてＣｒを、またソース電極、ドレイン電極とし
て同じくＣｒを用いたが、例えばＡｌ、Ｃｕ、Ｍｏまた
はＴａ等の他の材料を用いても良い。これらの材料を用
いることにより、比抵抗値が２５μオーム・ｃｍの低抵
抗な電極及び配線が実現できる。また、ゲート電極、ソ
ース電極及びドレイン電極は、全て同じ金属材料で構成
されている必要はなく、上記の金属材料の中から異なる
金属を組み合わせて選ぶことができる。また、画素電極
としては、ＩＴＯ以外にも酸化インジウム膜、酸化スズ
膜及び酸化亜鉛及びその他の透明性導電膜を用いても良
い。また、半導体層としてａ−Ｓｉ膜を用いたが、これ
に限定されるものではなく、例えば多結晶Ｓｉ膜を用い
てもよい。また、ＴＦＴを保護するためのパッシベーシ
ョン膜１１を窒化シリコン膜で形成したが、パッシベー
ション膜１１は必ずしも形成しなくてもよい。また、図
１〜図８では、端子領域の各端子としてゲート端子４、
４ａ及び４ｂを示したが、本発明はソース端子において
も同様の効果が得られる。
【００３３】なお、本発明における液晶表示装置は、上
記実施の形態１〜８のいずれかのＴＦＴアレイ基板と、
透明電極およびカラーフィルタ等を有する対向電極基板
の間に液晶が配置されているものであり、本発明による
ＴＦＴアレイ基板は、透過型液晶表示装置のみならず、
反射型液晶表示装置にも用いることができる。反射型液
晶表示装置の場合には、層間絶縁膜６は透明でなくても
良い。
記実施の形態１〜８のいずれかのＴＦＴアレイ基板と、
透明電極およびカラーフィルタ等を有する対向電極基板
の間に液晶が配置されているものであり、本発明による
ＴＦＴアレイ基板は、透過型液晶表示装置のみならず、
反射型液晶表示装置にも用いることができる。反射型液
晶表示装置の場合には、層間絶縁膜６は透明でなくても
良い。
【００３４】
【発明の効果】以上のように、本発明におけるＴＦＴア
レイ基板の製造方法によれば、層間絶縁膜を、基板の画
像表示部のみならず、少なくとも端子領域の各端子の画
像表示部側と反対側の端部から、製造時におけるＴＦＴ
の静電破壊を防止するためのガード抵抗及びショートリ
ングを含む基板周縁部にも設けたので、層間絶縁膜に画
像表示部内のドレイン電極部のコンタクトホールと、各
端子部及びガード抵抗部のコンタクトホールを同時に形
成することができ、従来、各端子の画像表示部側と反対
側の端部のコンタクトホール及びガード抵抗部のコンタ
クトホールを形成する際に必要であった写真製版工程が
不要となり、従来に比べて少ない工程数で高開口率のＴ
ＦＴアレイ基板が得られる。
レイ基板の製造方法によれば、層間絶縁膜を、基板の画
像表示部のみならず、少なくとも端子領域の各端子の画
像表示部側と反対側の端部から、製造時におけるＴＦＴ
の静電破壊を防止するためのガード抵抗及びショートリ
ングを含む基板周縁部にも設けたので、層間絶縁膜に画
像表示部内のドレイン電極部のコンタクトホールと、各
端子部及びガード抵抗部のコンタクトホールを同時に形
成することができ、従来、各端子の画像表示部側と反対
側の端部のコンタクトホール及びガード抵抗部のコンタ
クトホールを形成する際に必要であった写真製版工程が
不要となり、従来に比べて少ない工程数で高開口率のＴ
ＦＴアレイ基板が得られる。
【００３５】また、端子領域の各端子間に、層間絶縁膜
を端子間隔よりも狭い幅で設けたので、層間絶縁膜上に
形成された透明導電膜に対するエッチング条件でエッチ
ングを行っても端子間に透明導電膜が残ることなく、一
回のレジストパターン形成及びエッチングで透明導電膜
のパターン形成を行うことができ、透明導電膜エッチン
グ残による端子間のリーク不良を防止することができ
る。
を端子間隔よりも狭い幅で設けたので、層間絶縁膜上に
形成された透明導電膜に対するエッチング条件でエッチ
ングを行っても端子間に透明導電膜が残ることなく、一
回のレジストパターン形成及びエッチングで透明導電膜
のパターン形成を行うことができ、透明導電膜エッチン
グ残による端子間のリーク不良を防止することができ
る。
【００３６】さらに、端子領域の各端子の下層に、端子
幅よりも広い幅で厚膜で断面がテーパー形状でない絶縁
膜を設けたので、各端子間に断面がテーパー形状でない
切り立った絶縁膜の段差があることで、透明導電膜のカ
バレッジが悪くなり、端子間のリーク不良を防止でき
る。
幅よりも広い幅で厚膜で断面がテーパー形状でない絶縁
膜を設けたので、各端子間に断面がテーパー形状でない
切り立った絶縁膜の段差があることで、透明導電膜のカ
バレッジが悪くなり、端子間のリーク不良を防止でき
る。
【図１】 本発明の実施の形態１であるＴＦＴアレイ基
板の端子領域を示す部分上面図及び部分断面図である。
板の端子領域を示す部分上面図及び部分断面図である。
【図２】 本発明の実施の形態２であるＴＦＴアレイ基
板の端子領域を示す部分上面図及び部分断面図である。
板の端子領域を示す部分上面図及び部分断面図である。
【図３】 本発明の実施の形態３であるＴＦＴアレイ基
板の端子領域を示す部分上面図である。
板の端子領域を示す部分上面図である。
【図４】 本発明の実施の形態４であるＴＦＴアレイ基
板の端子領域を示す部分上面図及び部分断面図である。
板の端子領域を示す部分上面図及び部分断面図である。
【図５】 本発明の実施の形態５であるＴＦＴアレイ基
板の端子領域を示す部分上面図及び部分断面図である。
板の端子領域を示す部分上面図及び部分断面図である。
【図６】 本発明の実施の形態６であるＴＦＴアレイ基
板の端子領域を示す部分上面図及び部分断面図である。
板の端子領域を示す部分上面図及び部分断面図である。
【図７】 本発明の実施の形態７であるＴＦＴアレイ基
板の端子領域を示す部分上面図である。
板の端子領域を示す部分上面図である。
【図８】 本発明の実施の形態８であるＴＦＴアレイ基
板の製造方法を示す部分上面図である。
板の製造方法を示す部分上面図である。
【図９】 従来の高開口率のＴＦＴアレイ基板を示す部
分上面図である。
分上面図である。
１ ガラス基板、２ ゲート配線、３ ソース配線、
４、４ａ、４ｂ ゲート端子、５ ソース端子、６ 層
間絶縁膜、７ ガード抵抗、８、８ａ、８ｂ ゲート端
子部のコンタクトホール、９ ガード抵抗部のコンタク
トホール、１０ ゲート絶縁膜、１１ パッシベーショ
ン膜、１２ 厚膜絶縁膜、１３ レジストパターン、１
４ ショートリング。
４、４ａ、４ｂ ゲート端子、５ ソース端子、６ 層
間絶縁膜、７ ガード抵抗、８、８ａ、８ｂ ゲート端
子部のコンタクトホール、９ ガード抵抗部のコンタク
トホール、１０ ゲート絶縁膜、１１ パッシベーショ
ン膜、１２ 厚膜絶縁膜、１３ レジストパターン、１
４ ショートリング。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA28 JA46 JB22 JB31 JB79 KB25 KB26 MA17 NA07 NA16 NA27 5F110 AA18 AA22 CC07 DD02 EE03 EE04 EE23 EE29 EE44 EE50 FF03 FF30 GG02 GG15 GG24 HK03 HK04 HK09 HK16 HK33 HK35 NN03 NN04 NN24 NN27 NN35 NN36 QQ19
Claims (11)
- 【請求項１】 透明絶縁性基板上に複数本形成されたゲ
ート電極を備えたゲート配線、 このゲート配線と交差する複数本のソース電極を備えた
ソース配線、 上記ゲート電極上にゲート絶縁膜を介して設けられた半
導体層と、この半導体層に接続された上記ソース電極及
びドレイン電極よりなる薄膜トランジスタ、 上記基板上に設けられ、上記薄膜トランジスタに起因す
る段差を無くすように表面が平坦化された層間絶縁膜、 上記層間絶縁膜上に広範囲に設けられ、上記層間絶縁膜
に形成されたコンタクトホールにより上記ドレイン電極
と接続された透明導電膜よりなる画素電極、 上記ゲート配線及び上記ソース配線等の各配線と電気的
に接続された端子が上記基板の画像表示部周辺に配列さ
れ、上記各端子と外部端子の接続が行われる端子領域を
備えたＴＦＴアレイ基板であって、上記層間絶縁膜は、
上記画像表示部のみならず、少なくとも上記端子領域の
上記各端子の上記画像表示部側と反対側の端部を含む基
板周縁部にも設けられていることを特徴とするＴＦＴア
レイ基板。 - 【請求項２】 端子領域の各端子間には、層間絶縁膜が
上記端子間隔よりも狭い幅で設けられていることを特徴
とする請求項１記載のＴＦＴアレイ基板。 - 【請求項３】 端子領域の各端子間には、厚膜で断面が
テーパー形状でない絶縁膜が上記端子間隔よりも狭い幅
で設けられていることを特徴とする請求項１記載のＴＦ
Ｔアレイ基板。 - 【請求項４】 端子領域の各端子の下層には、厚膜で断
面がテーパー形状でない絶縁膜が上記端子幅よりも広い
幅で設けられていることを特徴とする請求項１〜請求項
３のいずれか一項に記載のＴＦＴアレイ基板。 - 【請求項５】 層間絶縁膜は、端子領域全面に設けられ
ていることを特徴とする請求項１記載のＴＦＴアレイ基
板。 - 【請求項６】 層間絶縁膜は、感光性樹脂よりなること
を特徴とする請求項１〜請求項５のいずれか一項に記載
のＴＦＴアレイ基板。 - 【請求項７】 請求項１〜請求項６のいずれか一項に記
載のＴＦＴアレイ基板と、透明電極およびカラーフィル
タ等を有する対向電極基板の間に液晶が配置されている
ことを特徴とする液晶表示装置。 - 【請求項８】 透明絶縁性基板上に、ゲート配線及びソ
ース配線等の各配線及び薄膜トランジスタを形成する第
１の工程、 層間絶縁膜を、上記基板の画像表示部のみならず、少な
くとも端子領域の各端子の上記画像表示部側と反対側の
端部から、製造時における上記薄膜トランジスタの静電
破壊を防止するためのガード抵抗及びショートリングを
含む基板周縁部にも形成する第２の工程、 上記層間絶縁膜に、上記薄膜トランジスタのドレイン電
極部、上記各端子部及び上記ガード抵抗部のコンタクト
ホールをそれぞれ形成する第３の工程、 上記基板上にＩＴＯ等の透明導電膜を成膜し、レジスト
パターニング及びエッチングにより画素電極、上記各端
子及び上記ガード抵抗を形成する第４の工程を備えたこ
とを特徴とするＴＦＴアレイ基板の製造方法。 - 【請求項９】 第２の工程において、層間絶縁膜として
有機膜を用いることを特徴とする請求項８記載のＴＦＴ
アレイ基板の製造方法。 - 【請求項１０】 第２の工程において、層間絶縁膜とし
て感光性樹脂を用いることを特徴とする請求項９記載の
ＴＦＴアレイ基板の製造方法。 - 【請求項１１】 第４の工程において、各端子のレジス
トパターンを、層間絶縁膜上において所望のパターンよ
りも幅広に形成し、透明絶縁性基板上または無機膜上に
形成された透明導電膜に対するエッチング条件を用いて
エッチングを行うことを特徴とする請求項９または請求
項１０記載のＴＦＴアレイ基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35183998A JP3982730B2 (ja) | 1998-12-10 | 1998-12-10 | 薄膜トランジスタアレイ基板の製造方法 |
| US09/437,090 US6353464B1 (en) | 1998-11-20 | 1999-11-09 | TFT array substrate, liquid crystal display using TFT array substrate, and manufacturing method thereof in which the interlayer insulating film covers the guard resistance and the short ring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35183998A JP3982730B2 (ja) | 1998-12-10 | 1998-12-10 | 薄膜トランジスタアレイ基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000180890A true JP2000180890A (ja) | 2000-06-30 |
| JP3982730B2 JP3982730B2 (ja) | 2007-09-26 |
Family
ID=18419967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35183998A Expired - Fee Related JP3982730B2 (ja) | 1998-11-20 | 1998-12-10 | 薄膜トランジスタアレイ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3982730B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010058738A1 (ja) | 2008-11-21 | 2010-05-27 | シャープ株式会社 | 表示パネル用の基板、表示パネル |
| KR20180090393A (ko) * | 2008-09-19 | 2018-08-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| CN111063255A (zh) * | 2019-12-17 | 2020-04-24 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
-
1998
- 1998-12-10 JP JP35183998A patent/JP3982730B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180090393A (ko) * | 2008-09-19 | 2018-08-10 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US10559599B2 (en) | 2008-09-19 | 2020-02-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR20200053657A (ko) * | 2008-09-19 | 2020-05-18 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| KR102113024B1 (ko) * | 2008-09-19 | 2020-06-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| KR102246123B1 (ko) | 2008-09-19 | 2021-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
| US11610918B2 (en) | 2008-09-19 | 2023-03-21 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| WO2010058738A1 (ja) | 2008-11-21 | 2010-05-27 | シャープ株式会社 | 表示パネル用の基板、表示パネル |
| CN111063255A (zh) * | 2019-12-17 | 2020-04-24 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
| CN111063255B (zh) * | 2019-12-17 | 2021-09-03 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及显示装置 |
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|---|---|
| JP3982730B2 (ja) | 2007-09-26 |
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