KR101474774B1 - 박막 트랜지스터 표시판 및 이의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 표시판은, 절연 기판과, 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선과, 게이트 전극 상에 형성된 반도체 패턴과, 반도체 패턴 상에 형성되며 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선과, 데이터 배선 상에 제1 서브 보호막 및 제2 서브 보호막으로 적층된 보호막과, 보호막에 형성된 콘택홀을 통하여 드레인 전극에 접속하는 화소 전극을 포함한다. 여기서, 제2 서브 보호막은 제1 서브 보호막보다 밀도가 낮을 수 있다.
액정 표시 장치, 감광막, 리플로우(reflow), 스트리프(strip)
Description
본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 제조 원가가 절감되고, 불량이 감소된 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치는 서로 대향하는 2장의 기판과 2장의 기판들 사이에 개재되어 있는 액정층을 포함하여 이루어진다. 상술한 2장의 기판 중 하나는 박막 트랜지스터 표시판이며, 이 박막 트랜지스터 표시판은 게이트선들 및 데이터선들과, 그 게이트선들과 데이터선들의 교차부마다 스위칭 소자로 형성된 박막 트랜지스터와, 화소 단위로 형성되어 박막 트랜지스터에 접속된 화소전극 등으로 구성된다. 게이트선들과 데이터선들은 각각의 패드들을 통해 구동회로들로부터 신호를 공급받는다. 박막 트랜지스터는 게이트선에 공급되는 스캔신호에 응답하여 데이터선에 공급되는 데이터 신호를 화소 전극에 공급한다.
이와 같이 박막 트랜지스터 표시판 상에 다수의 배선을 형성하는 대표적인 방법으로는, 구성 물질을 적층하고, 마스크 공정을 통해 패터닝하는 사진 식각 방 법(photolithography)이 있다. 그러나, 사진 식각 방법은 박막 증착, 감광물질(photoresist material) 도포, 마스크 정렬(mask alignment), 노광(exposure), 현상(develop), 식각(etching), 스트립(strip) 등의 공정 등의 다수의 공정이 수반되기 때문에, 공정 시간의 증가와 제품 원가 상승의 원인이 된다.
최근에는 박막 트랜지스터 표시판을 형성하기 위하여 5매의 마스크를 이용하여 사진 식각을 수행하는 5매 마스크 공정에서 하나의 마스크 공정을 줄인 4매 마스크 공정이 대두되고 있다. 이와 같이 4매 마스크 공정을 채용하는 경우 5매 마스크 공정을 이용하는 경우보다 공정 단계를 줄임으로써 이에 비례하는 제조단가를 절감할 수 있게 되었다. 다만, 4매 마스크 공정 역시 여전히 제조공정이 복잡하여 원가 절감에 한계가 있으므로 제조공정을 더욱 단순화하여 제조단가를 더욱 줄일 수 있는 박막 트랜지스터 표시판의 제조방법이 요구된다.
본 발명이 해결하고자 하는 과제는, 제조 원가가 절감되고, 불량이 감소된 박막 트랜지스터 표시판을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 이러한 박막 트랜지스터 표시판의 제조 방법을 제공하고자 하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 절연 기판과, 상기 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선과, 상기 게이트 전극 상에 형성된 반도체 패턴과, 상기 반도 체 패턴 상에 형성되며 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선과, 상기 데이터 배선 상에 제1 서브 보호막 및 제2 서브 보호막으로 적층된 보호막과, 상기 보호막에 형성된 콘택홀을 통하여 상기 드레인 전극에 접속하는 화소 전극을 포함한다. 여기서, 상기 제2 서브 보호막은 상기 제1 서브 보호막보다 밀도가 낮을 수 있다.
상기 제1 서브 보호막 및 상기 제2 서브 보호막은 질화 규소 또는 산화 규소로 이루어질 수 있다.
상기 제1 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어질 수 있다.
상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막 및 상기 제1 서브 보호막이 개재될 수 있다.
상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막, 상기 제1 서브 보호막, 및 상기 제2 서브 보호막이 개재될 수 있다.
상기 보호막은 상기 제2 서브 보호막 상부에 형성된 제3 서브 보호막을 더 포함할 수 있다.
상기 제3 서브 보호막은 상기 제2 서브 보호막보다 밀도가 높을 수 있다.
상기 제1 서브 보호막, 상기 제2 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어질 수 있다.
상기 제1 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고, 상기 제2 서브 보호막은 비정질 실리콘으로 이루어질 수 있다.
상기 절연 기판 상에 상기 게이트 배선과 동일한 층에 형성된 스토리지 전극을 더 포함할 수 있다.
상기 스토리지 전극의 폭은 상기 데이터선의 폭보다 넓을 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 절연 기판 상에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계와, 상기 게이트 전극 상에 반도체 패턴과, 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계와, 상기 데이터 배선 상에 보호막을 형성하는 단계와, 상기 소스 전극 및 상기 드레인 전극을 덮는 제1 영역과, 화소 영역을 덮으며 상기 제1 영역보다 얇은 제2 영역을 포함하는 감광막 패턴을 상기 보호막 상에 형성하는 단계와, 상기 감광막 패턴에 의해 노출된 상기 보호막을 식각하는 단계와, 상기 결과물 전면에 화소 전극용 도전막을 형성하는 단계와, 상기 감광막 패턴이 리플로우(reflow)되도록 상기 감광막 패턴을 가열하는 단계와, 상기 감광막 패턴 및 상기 감광막 패턴 상의 상기 화소 전극용 도전막을 제거하여 상기 화소 영역에 화소 전극을 형성하는 단계를 포함한다.
상기 감광막 패턴을 가열하는 동안, 상기 감광막 패턴 상의 상기 화소 전극용 도전막에 크랙이 생길 수 있다. 상기 감광막 패턴을 60도 이상으로 가열할 수 있다.
상기 보호막을 형성하는 단계는, 상기 데이터 배선 상에 제1 서브 보호막, 및 상기 제1 서브 보호막보다 밀도가 낮은 제2 서브 보호막을 적층하는 단계일 수 있다.
상기 제1 서브 보호막 및 상기 제2 서브 보호막이 동일한 물질로 이루어지고, 상기 제2 서브 보호막의 증착 속도는 상기 제1 서브 보호막의 증착 속도보다 빠를 수 있다.
상기 보호막을 식각한 후, 상기 감광막 패턴을 전면 식각하여 상기 제2 영역을 제거하는 단계를 더 포함할 수 있다.
상기 제2 영역을 제거한 후, 상기 제2 영역 하부의 상기 제2 서브 보호막을 제거하는 단계를 더 포함할 수 있다.
상기 보호막을 형성하는 단계는 상기 제2 서브 보호막 상부에 상기 제2 서브 보호막보다 밀도가 높은 제3 서브 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 제2 서브 보호막 및 상기 제3 서브 보호막이 동일한 물질로 이루어지고, 상기 제2 서브 보호막의 증착 속도는 상기 제3 서브 보호막의 증착 속도보다 빠를 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알 려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예 시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
본 발명에서 언급하는 액정 표시 장치는 게이트선과 데이터선의 교차부마다 스위칭 소자로 이루어진 박막 트랜지스터를 구비하는 박막 트랜지스터 표시판과, 박막 트랜지스터 표시판과 대향하며 공통 전극을 구비하는 상부 표시판과, 박막 트랜지스터 표시판과 상부 표시판 사이에 개재된 액정층을 포함한다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다. 도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다. 도 2는 도 1의 박막 트랜지스터 표시판을 A-A'선으로 자른 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은 절연 기판(10) 위에 형성된 게이트 배선(22, 24, 26), 스토리지 배선(27, 28), 게이트 절연막(30), 반도체 패턴(46), 오믹 콘택 패턴(55, 56) 및 데이터 배선(62, 65, 66, 68), 보호막(70), 및 화소 전극(82) 등을 포함한다.
절연 기판(10)은 내열성 및 투광성을 가진 물질, 예를 들어 투명 유리 또는 플라스틱으로 이루어질 수 있다.
절연 기판(10) 위에는 제1 방향, 예를 들어 가로 방향으로 배열된 게이트 배선(22, 24, 26)이 형성되어 있다.
게이트 배선(22, 24, 26)은 게이트 신호를 전달하는 다수의 게이트선(22), 게이트선(22)으로부터 돌기 형태로 돌출된 게이트 전극(26), 및 게이트선(22)의 끝에 형성되어 다른 층 또는 외부로부터 게이트 신호를 인가받아 게이트선(22)에 전달하는 게이트선 끝단(24)을 포함한다. 게이트 전극(26)은 후술하는 소스 전극(65) 및 드레인 전극(66)과 함께 박막 트랜지스터의 삼단자를 구성한다.
절연 기판(10) 위에는 게이트 배선(22, 24, 26)과 나란히 스토리지 배선(27, 28)이 형성되어 있다. 즉, 스토리지 배선(27, 28)은 제1 방향, 예를 들어 가로 방향으로 배열된 스토리지선(28)과, 스토리지선(28)으로부터 분지되어 데이터선(62) 하부에 제2 방향, 예를 들어 세로 방향으로 돌출된 스토리지 전극(27)을 포함한다. 스토리지 전극(27)의 폭은 데이터선(62)의 폭보다 넓게 형성함으로써, 데이터선(62) 주변에 빛샘 현상을 방지할 수 있다. 따라서, 스토리지 전극(27)은 광차단막의 역할을 할 수 있다. 스토리지 배선(27, 28)에는 일정한 전압, 예를 들어 공통 전압(Vcom)이 인가된다. 스토리지 전극(27)과 화소 전극(82)이 중첩되고 이들 사이에 유전층으로서 게이트 절연막(30)이 개재되어, 스토리지 커패시터가 형성된다.
게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)은 알루미늄(Al)과 알루미늄 합금(Al, AlNd, AlCu 등) 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금(Mo, MoN, MoNb 등) 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 따위로 이루어질 수 있다. 또한 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 게이트 배선(22, 24, 26) 및 스토리지 배 선(27, 28)의 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
게이트 배선(22, 24, 26), 스토리지 배선(27, 28), 및 이들에 의해 노출된 절연 기판(10) 위에는 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)등의 무기 절연 물질, BCB(BenzoCycloButene), 아크릴계 물질, 폴리이미드와 같은 유기 절연 물질로 이루어진 게이트 절연막(30)이 형성되어, 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)을 덮고 있다. 특히, 게이트 절연막(30)은 화소 전극(82)이 형성되는 화소 영역을 포함한 절연 기판(10) 전면에 형성되어 있다. 여기서, 화소 영역이란 게이트 배선(22, 24, 26)과 데이터 배선(62, 65, 66, 68)에 의해 정의되고, 액정 표시 장치의 백라이트 어셈블리(미도시)로부터 출사된 빛이 통과하는 영역으로 이해될 수 있다.
게이트 절연막(30) 상부의 일부에는 수소화 비정질 규소(hydrogenated amorphous silicon), 다결정 규소 또는 도전성 유기물질 등으로 이루어진 반도체 패턴(46)이 형성되어 있다.
반도체 패턴(46)은 섬형, 선형 등과 같이 다양한 형상을 가질 수 있으며, 예를 들어 본 실시예에서와 같이 선형으로 형성되는 경우, 데이터선(62) 아래에 위치하여 게이트 전극(26) 상부까지 연장된 형상을 가질 수 있다. 본 실시예의 반도체 패턴(46)은 데이터 배선(62, 65, 66, 68)과 실질적으로 전부 중첩되고, 나아가 소스 전극(65)과 드레인 전극(66) 사이에 채널부를 형성하기 위하여 게이트 전극(26)과 중첩할 수 있다. 다만, 반도체 패턴(46)의 모양은 선형에 한정되지 않고 다양하게 변형될 수 있다. 반도체 패턴(46)이 섬형으로 형성된 경우, 반도체 패턴(46)은 게이트 전극(26) 상에서 소스 전극(65) 및 드레인 전극(66) 각각의 일부와 중첩될 수 있다.
반도체 패턴(46)의 상부에는 실리사이드(silicide), 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소, 또는 p형 불순물이 도핑되어 있는 ITO 등의 물질로 이루어진 오믹 접촉 패턴(55. 56)이 형성될 수 있다. 오믹 콘택 패턴(55, 56)은 쌍(pair)을 이루어 반도체 패턴(46) 위에 위치하여, 소스 전극(65)과 반도체 패턴(46) 사이 및 드레인 전극(66)과 반도체 패턴(46) 사이의 접촉 특성을 좋게 한다. 소스 전극(65)과 반도체 패턴(46) 사이 및 드레인 전극(66)과 반도체 패턴(46) 사이의 접촉 특성이 양호한 경우에는 오믹 콘택 패턴(55, 56)은 생략될 수 있다.
오믹 콘택 패턴(55, 56)을 포함한 나머지 구조물 위에는 데이터선(62), 소스 전극(65), 드레인 전극(66), 및 데이터선 끝단(68)로 이루어진 데이터 배선(62, 65, 66, 68)이 형성되어 있다.
데이터선(62)은 제2 방향, 예를 들어 세로 방향으로 배열되며, 게이트선(22)과 절연되어 교차할 수 있다.
데이터선(62)으로부터 가지(branch) 형태로 반도체 패턴(46)의 상부까지 연장된 소스 전극(65)이 형성된다. 그리고, 데이터선(62)의 끝에는 다른 층 또는 외부로부터 데이터 신호를 인가받아 데이터선(62)에 전달하는 데이터선 끝단(68)이 형성되어 있다. 소스 전극(65)은 반도체 패턴(46)과 적어도 일부분이 중첩된다. 드레인 전극(66)은 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하도록 반도체 패턴(46) 상부에 위치한다. 소스 전극(65)과 드레인 전극(66)의 이격 공간에서는 반도체 패턴(46)이 노출된다. 박막 트랜지스터는 게이트 전극(26), 소스 전극(65) 및 드레인 전극(66)으로 이루어진 삼단 소자로서, 게이트 전극(26)에 전압이 인가될 때 소스 전극(65)과 드레인 전극(66) 사이에 전류를 흐르게 하는 스위칭 소자이다.
드레인 전극(66)은 반도체 패턴(46) 상부의 막대형 패턴과, 막대형 패턴으로부터 연장되어 넓은 면적을 가지며 콘택홀(76)과 중첩하는 드레인 전극 확장부를 포함한다.
데이터 배선(62, 65, 66, 68)은 알루미늄(Al), 알루미늄 합금(Al, AlNd, AlCu 등), 크롬, 크롬 합금, 몰리브덴(Mo), 몰리브덴 합금(Mo, MoN, MoNb 등), 탄탈륨, 탄탈륨 합금, 티타늄 및 티타늄 합금으로 이루어진 그룹에서 선택된 하나 이상의 물질로 구성된 단일막 또는 다층막으로 이루어질 수 있다. 예를 들어, 데이터 배선(62, 65, 66, 68)은 크롬, 몰리브덴 계열의 금속, 탄탈륨 및 티타늄 등 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막(미도시)과 그 위에 위치한 저저항 물질 상부막(미도시)으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
데이터 배선(62, 65, 66, 68) 및 노출된 게이트 절연막(30) 위에는 절연막으로 이루어진 보호막(70)이 형성되어 있다. 본 실시예의 보호막(70)은 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)이 순차적으로 적층된 3중막 구조를 가진다. 제2 서브 보호막(72)은 제1 서브 보호막(71)과 비교하여 상대적으로 밀도가 낮은 물질로 이루어지는 것이 바람직하다. 나아가 제2 서브 보호막(72)은 제3 서브 보호막(73)과 비교하여 상대적으로 밀도가 낮은 물질로 이루어질 수도 있다. 제1 서브 보호막(71)보다 제2 서브 보호막(72)의 밀도가 낮은 경우, 보호막(70)에 대한 식각 공정에서 제2 서브 보호막(72)에 대하여 과식각(over-etch)이 일어나서 화소 전극(82)을 용이하게 형성할 수 있다. 이에 대해서는 후에 자세히 기술하도록 한다.
예를 들어, 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)을 동일한 물질로 형성하는 경우, 각 서브 보호막의 증착 속도를 조절하여 밀도를 제어할 수 있다. 구체적으로, 제2 서브 보호막(72)의 증착 속도는 제1 서브 보호막(71) 및 제3 서브 보호막(73)의 증착 속도보다 빠른 것이 바람직하다. 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)이 모두 질화 규소(SiNx) 또는 산화 규소(SiOx)로 이루어질 수 있다.
나아가, 제1 서브 보호막(71) 및 제3 서브 보호막(73)에 사용되는 제1 물질과, 제2 서브 보호막(72)에 사용되는 제2 물질을 서로 상이하게 함으로써 제2 서브 보호막(72)이 나머지에 비해 낮은 밀도를 가지게 할 수도 있다. 예를 들어, 제1 물질로서 질화 규소 또는 산화 규소를 사용하고, 제2 물질로서 a-Si:C:O, a-Si:O:F 등의 비정질 실리콘을 사용할 수 있다. 물론, 제1 서브 보호막(71)과 제3 서브 보호막(73)은 동일한 물질로 이루어질 필요는 없으며, 제2 서브 보호막(72)에 비해 낮은 밀도를 가지기만 하면 어떠한 물질이라도 적용될 수 있다.
박막 트랜지스터 상부에는 제1 서브 보호막(71), 제2 서브 보호막(72) 및 제3 서브 보호막(73)이 모두 남아 있으나, 화소 영역에 해당하는 화소 전극(82)의 하부에는 제1 서브 보호막(71)만이 남아있고 제2 서브 보호막(72) 및 제3 서브 보호막(73)은 제거된다. 또한, 게이트선 끝단(24)과 인접한 부분에서도 제1 서브 보호막(71)만이 남아있다.
보호막(70)에는 드레인 전극(66) 및 데이터선 끝단(68)을 각각 드러내는 콘택홀(76, 78)이 형성되어 있고, 보호막(70)과 게이트 절연막(30)에는 게이트선 끝단(24)을 드러내는 콘택홀(74)이 형성되어 있다.
화소 영역 내에 위치하는 제1 서브 보호막(71) 위에는 화소 전극(82)이 형성되어 있고, 콘택홀(76)을 통해 드레인 전극(66)에 접속된다. 또한 게이트선 끝단(24)에 인접한 제1 서브 보호막(71) 위에는 게이트 패드(84)가 형성되어 있고, 데이터선 끝단(68)에 인접한 보호막(70) 위에는 데이터 패드(88)가 형성된다. 게이트 패드(84) 및 데이터 패드(88)는 각각 게이트선 끝단(24) 및 데이터선 끝단(68)을 외부 장치에 접합하는 역할을 한다. 화소 전극(82), 게이트 패드(84) 및 데이터 패드(88)는 ITO 또는 IZO 등의 투명 도전체, 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다.
이러한 구조의 박막 트랜지스터 표시판의 경우, 화소 영역에 게이트 절연막(30)뿐만 아니라 제1 서브 보호막(71)이 남아 있으므로, 박막 트랜지스터 상부와 화소 영역 상부의 보호막 간의 단차가 작다. 따라서, 화소 전극(82) 위에 형성되는 배향막(미도시)을 러빙(rubbing)할 때, 이러한 단차 주변에 러빙 불량이 발생하는 것을 방지할 수 있다. 또한, 박막 트랜지스터 표시판과 상부 표시판 사이의 이격 거리(이를 '셀갭(cell gap)'이라 한다)를 유지시키기 위해 볼 스페이서(ball spacer)를 이들 표시판 사이에 개재시키는 경우, 박막 트랜지스터 표시판 상의 높은 부분에 높인 스페이서와 낮은 부분에 놓인 스페이서의 높이 차이로 인해 셀갭이 불균해지는 것을 줄일 수 있다.
이하, 도 3 내지 도 16을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다. 도 3, 도 5, 및 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 배치도들이고, 도 4, 도 6 내지 도 9, 도 11 내지 도 16은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 단면도들이다. 구체적으로, 도 4는 도 3의 박막 트랜지스터 표시판을 B-B'선으로 자른 단면도이 다. 도 6 내지 도 9는 도 5의 박막 트랜지스터 표시판을 C-C'선으로 자른 단면도들이다. 도 11 내지 도 16은 도 10의 박막 트랜지스터 표시판을 D-D'선으로 자른 단면도들이다.
먼저, 도 3 및 도 4를 참조하면, 절연 기판(10) 상에 게이트 전극(26)을 포함하는 게이트 배선(22, 24, 26) 및 스토리지 배선(27, 28)을 형성한다. 구체적으로, 절연 기판(10) 상에 게이트 도전층을 예컨대 스퍼터링 등을 이용하여 적층한 다음, 이를 사진 식각하여 게이트선(22), 게이트 전극(26), 게이트선 끝단(24), 스트리지선(28), 및 스토리지 전극(27)을 형성한다.
이어서, 도 5 및 도 6을 참조하면, 상기 결과물 상에 게이트 절연막(30), 반도체층(40), 및 오믹 콘택층(50)을 적층한다. 게이트 절연막(30), 반도체층(40) 및 오믹 콘택층(50)은 예컨대, 화학 기상 증착(Chemical Vapor Deposition; CVD)으로 증착될 수 있다.
이어서, 오믹 콘택층(50) 상에 예컨대 스퍼터링 등을 이용하여 데이터 도전층(60)을 적층하고, 데이터 도전층(60) 상에 감광막을 도포한다. 감광막을 패터닝하여 감광막 패턴(112, 114)을 형성한다. 감광막 패턴(112, 114)은 두께가 서로 다른 두 영역으로 이루어지며, 두께가 두꺼운 제1 영역(114)은 데이터선(62) 및 게이트 전극(26)의 상부에 형성되고, 두께가 얇은 제2 영역(112)은 게이트 전극(26)의 상부 중 채널부가 형성될 영역에 형성된다. 이와 같은 영역별로 다른 두께를 갖는 감광막 패턴(112, 114)은 슬릿 마스크(slit mask) 또는 하프톤 마스크(half-tone mask)를 이용하여 형성될 수 있다.
이어서, 도 5 및 도 7을 참조하면, 감광막 패턴(112, 114)을 식각 마스크로 이용하여 노출된 데이터 도전층(60)을 식각한다. 데이터 도전층(60)의 식각은 데이터 도전층(60)의 종류, 두께 등에 따라 다르지만, 예를 들어 습식 식각으로 진행될 수 있다. 그 결과, 데이터선(62) 및 데이터 패턴(61)이 형성된다. 게이트 전극(26) 상부에 형성된 데이터 패턴(61)은 소스 전극(65) 및 드레인 전극(66)으로 분리되지 않고 일체형으로 잔류한다.
이어서, 감광막 패턴(112, 114)을 식각 마스크로 이용하여 노출된 오믹 콘택층(50) 및 그 하부의 반도체층(40)을 식각하여 오믹 콘택 패턴(51, 52) 및 그 하부의 반도체 패턴(46, 42)을 형성한다. 오믹 콘택층(50) 및 반도체층(40)의 식각은 예컨대, 건식 식각으로 진행될 수 있다. 이러한 식각 결과 게이트 절연막(30)이 노출된다.
상기 과정 동안 게이트선 끝단(24) 위에 있던 데이터 도전층(60), 오믹 콘택층(50) 및 반도체층(40)도 제거되어, 게이트선 끝단(24) 위에는 게이트 절연막(30)이 노출된다.
이어서, 도 5 및 도 8를 참조하면, 감광막 패턴(112, 114)을 전면 식각하여, 감광막 패턴(112, 114) 중 두께가 얇은 제2 영역(112)을 제거하고 하부의 데이터 패턴(61)을 노출시킨다. 이 경우 두께가 두꺼운 제1 영역(114)의 두께도 감소하게 된다. 이러한 전면 식각 공정은 예를 들어 산소 플라즈마 등을 이용한 애싱(ashing) 공정을 이용할 수 있다. 한편, 이전의 오믹 콘택층(50) 및 반도체층(40)의 식각 단계에서 제2 영역(112)도 함께 제거되는 경우, 애싱 공정은 생략될 수 있다.
이어서, 도 5 및 도 9를 참조하면, 두께가 두꺼운 제1 영역(114)을 식각 마스크로 이용하여 노출된 데이터 패턴(61) 및 그 하부의 오믹 콘택 패턴(51)을 식각한다. 그 결과 데이터 패턴(61)은 소스 전극(65) 및 드레인 전극(66)으로 분리되고, 오믹 콘택 패턴(51)은 한 쌍의 오믹 콘택 패턴(55, 56)으로 분리된다. 이때 오믹 콘택 패턴(55, 56) 사이로 노출된 반도체 패턴(46)도 일부 식각될 수 있다.
이어서, 도 10 및 도 11을 참조하면, 상기 결과물 상에 예컨대 CVD를 이용하여 보호막(70)을 적층한다. 제1 서브 보호막(71), 제2 서브 보호막(72), 및 제3 서브 보호막(73)을 순차적으로 적층하여 보호막(70)을 형성한다. 제1 서브 보호막(71), 제2 서브 보호막(72), 및 제3 서브 보호막(73)은 인-시츄(in-situ)로 적층하는 것이 바람직하다.
이어서, 보호막(70) 상에 감광막을 도포하고 패터닝하여 감광막 패턴(122, 124)을 형성한다. 감광막 패턴(122, 124)은 두께가 서로 다른 두 영역으로 이루어지며, 상대적으로 두꺼운 제1 영역(122) 및 상대적으로 얇은 제2 영역(124)을 포함한다. 제1 영역(122)은 박막 트랜지스터 상부에 형성된다. 제2 영역(124)은 드레인 전극(66)의 일부와 화소 영역 상에, 그리고 게이트선 끝단(24) 상부에 형성된다. 감광막 패턴(122, 124)은 게이트선 끝단(24), 드레인 전극(66)의 일부, 및 데이터선 끝단(68)의 상부에 형성된 개구부들을 구비한다. 이러한 감광막 패턴(122, 124)는 슬릿 마스크 또는 하프톤 마스크를 이용하여 형성될 수 있다.
이어서, 도 10 및 도 12를 참조하면, 감광막 패턴(122, 124)을 식각 마스크 로 이용하여 노출된 보호막(70) 및 그 하부의 게이트 절연막(30)을 식각한다. 이러한 식각은 건식 식각으로 진행될 수 있으며, 식각 가스로는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 사용할 수 있으며, 식각 가스의 조합이나 이 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다. 이 때 보호막(70) 중 제2 서브 보호막(72)은 다른 층에 비하여 상대적으로 밀도가 낮으므로 과식각되어 언더컷(undercut)이 생성된다.
이어서, 도 10 및 도 13를 참조하면, 감광막 패턴(122, 124)을 전면 식각하여, 감광막 패턴(122, 124) 중 두께가 얇은 제2 영역(124)을 제거하고 화소 영역 및 게이트선 끝단(24) 상의 보호막(70)을 노출시킨다. 이 경우 두께가 두꺼운 제1 영역(122)의 두께도 감소하게 된다. 이러한 감광막 패턴(122, 124)의 전면 식각 공정은 산소 플라즈마 등을 이용한 애싱 공정을 이용할 수 있다.
이어서, 도 10 및 도 14를 참조하면, 노출된 보호막(70) 중 제3 서브 보호막(73) 및 제2 서브 보호막(72)을 식각한다. 이러한 식각은 건식 식각으로 진행될 수 있으며, 식각 가스로는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 사용할 수 있으며, 식각 가스의 조합이나 이 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다. 제1 서브 보호막(71)이 제2 서브 보호막(72)에 비해 상대적으로 밀도가 높으므로 동일한 식각 조건이라 하더라도 높은 식각 선택비를 얻을 수 있다.
이어서, 도 10 및 도 15를 참조하면, 상기 결과물의 전면(whole surface)에 스퍼터링 등의 증착 방식을 이용하여, 화소 전극용 도전막(80)을 적층한다. 다만, 제2 서브 보호막(72)의 과식각되면서 제2 서브 보호막(72) 주위에서 화소 전극용 도전막(80)의 불연속 영역이 생긴다. 이러한 불연속 영역으로 인하여 후속하는 스트리프 오프(strip-off) 공정으로 제1 영역(122) 상의 화소 전극용 도전막(80)을 용이하게 제거할 수 있다.
이어서, 도 10 및 도 16을 참조하면, 제1 영역(122)을 포함하는 구조물을 가열하여 제1 영역(122)을 리플로우(reflow)시킨다. 예를 들어 60도 이상, 바람직하게는 100도 이상으로 가열한다. 물론 나머지 구조물에 영향을 미치지 않는 범위 내에서 가열하는 것이 바람직하다. 그 결과, 유기물로 이루어져 저내열성 특징을 가지는 제1 영역(122) 내에 절개부(130)가 생기고 제1 영역(122)에 접촉해 있는 화소 전극용 도전막(80)에도 크랙이 생기게 된다.
이후 스트리프 오프(strip off) 방식을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전막(80)을 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 스트리퍼를 분사 방식 또는 딥핑(dipping) 방식 등으로 절개부(130)에 주입하면, 스트리퍼가 제1 영역(122)을 용해시켜 보호막(70)으로부터 제1 영역(122)을 박리하며, 동시에 제1 영역(122) 상에 존재하는 화소 전극용 도전막(80)도 제거한다. 이와 같이 리플로우 및 스트리프 오프의 방식으로 제1 영역(122)을 제거하는 경우, 제1 영역(122)에 절개부(130)가 생겨서 제1 영역(122)과 스트리퍼의 접촉면적이 넓어지게 된다. 따라서, 제1 영역(122)과 스트리퍼의 접촉 면적을 넓히기 위해 보호막(70)을 지나치게 과식각할 필요가 없고, 보호막(70)의 지나친 과식각에 기인한 보호막(70)의 막질 저하, 또는 스큐(skew) 현상 등의 문제 를 방지할 수 있다.
도 17을 참조하면 제1 영역(122) 및 그 상부의 화소 전극용 도전막(80)을 제거한 결과, 화소 영역의 제1 서브 보호막(71) 위에 화소 전극(82)이 완성된다.
이하, 도 17을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법을 설명한다. 여기서 도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하면, 이하 차이점을 위주로 설명한다.
도 17을 참조하면, 본 실시예의 보호막(170)은 제1 서브 보호막(71) 및 제2 서브 보호막(72)이 순차적으로 적층된 2중막 구조를 가진다. 제2 서브 보호막(72)은 제1 서브 보호막(71)과 비교하여 상대적으로 밀도가 낮은 물질로 이루어지는 것이 바람직하다. 제1 서브 보호막(71)보다 제2 서브 보호막(72)의 밀도가 낮은 경우, 보호막(170)에 대한 식각 공정에서 제2 서브 보호막(72)에 대하여 과식각(over-etch)이 일어나서 화소 전극(82)을 용이하게 형성할 수 있다.
본 실시예의 박막 트랜지스터 표시판은, 보호막(170)으로 2중막을 증착한다는 것을 제외하고, 이전 실시예(도 3 내지 도 16 참조)에서 설명한 제조 방법과 실질적으로 동일한 방법으로 제조할 수 있다.
이하, 도 18 내지 도 21을 참조하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법을 설명한다. 여기서 도 18은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다. 도 19 내지 도 21은 도 18의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정단면도들이다. 설명의 편의상, 이전 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략하면, 이하 차이점을 위주로 설명한다.
도 18을 참조하면, 본 실시예에서는 화소 영역 상의 제2 서브 보호막(72)을 추가적으로 제거하는 공정을 생략할 수 있다. 따라서, 보호막(170)은 화소 전극(82) 하부에서도 제1 서브 보소막(71) 및 제2 서브 보호막(72)으로 이루어진 2중막 구조를 유지한다.
이하 도 19 내지 도 21을 참조하여, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 상세히 설명한다.
앞서 설명한 도 3 내지 도 12에서 설명한 과정을 거쳐, 절연 기판(10) 상에 게이트 전극(26), 반도체 패턴(42, 46), 소스 전극(65), 드레인 전극(66)을 형성한다. 그 결과물 위에 제1 서브 보호막(71) 및 제2 서브 보호막(72)으로 이루어진 보호막(170)을 형성하고, 감광막 패턴(122, 124)을 식각 마스크로 이용하여 노출된 보호막(170) 및 그 하부의 게이트 절연막(30)을 식각한다. 보호막(170)의 식각은 건식 식각으로 진행될 수 있으며, 식각 가스로는 예를 들어 CF4, SF6, CHF3, O2 또는 이들의 조합을 사용할 수 있으며, 식각 가스의 조합이나 이 조합의 조성비를 조절함으로써 식각률을 제어할 수 있다. 이 때 보호막(170) 중 제2 서브 보호막(72)은 제1 서브 보호막(71)에 비하여 상대적으로 밀도가 낮으므로 과식각되어 언더컷(undercut)이 생성된다.
이어서, 도 19를 참조하면, 감광막 패턴(122, 124) 중 두께가 얇은 제2 영역(124)을 제거하여 화소 영역 및 게이트선 끝단(24) 상의 보호막(170)을 노출시킨다. 이 경우 두께가 두꺼운 제1 영역(122)의 두께도 감소하게 된다. 이러한 감광막 패턴(122, 124)의 에치백(etch back) 공정은 산소 플라즈마 등을 이용한 애싱 공정을 이용할 수 있다.
이어서, 도 20을 참조하면, 상기 결과물의 전면에 스퍼터링 등의 증착 방식을 이용하여, 화소 전극용 도전막(80)을 적층한다. 다만, 제2 서브 보호막(72)의 과식각되면서 제2 서브 보호막(72) 주위에서 화소 전극용 도전막(80)의 불연속 영역이 생긴다. 이러한 불연속 영역으로 인하여 후속하는 스트리프 오프(strip-off) 공정으로 제1 영역(122) 상의 화소 전극용 도전막(80)을 용이하게 제거할 수 있다.
이어서, 도 21을 참조하면, 제1 영역(122)을 포함하는 구조물을 가열하여 제1 영역(122)을 리플로우(reflow)시킨다. 예를 들어 60도 이상, 바람직하게는 100도 이상으로 가열한다. 그 결과, 유기물로 이루어져 저내열성 특징을 가지는 제1 영역(122) 내에 절개부(130)가 생기고 제1 영역(122)에 접촉해 있는 화소 전극용 도전막(80)에도 크랙이 생기게 된다.
이후 스트리프 오프(strip off) 방식을 이용하여 제1 영역(122) 및 그 상부에 존재하는 화소 전극용 도전막(80)을 제거한다. 구체적으로, 예컨대 아민계, 글리콜계 등을 포함하는 스트리퍼를 분사 방식 또는 딥핑(dipping) 방식 등으로 절개부(130)에 주입하면, 스트리퍼가 제1 영역(122)을 용해시켜 보호막(70)으로부터 제1 영역(122)을 박리하며, 동시에 제1 영역(122) 상에 존재하는 화소 전극용 도전 막(80)도 제거한다. 이와 같이 리플로우 및 스트리프 오프의 방식으로 제1 영역(122)을 제거하는 경우, 제1 영역(122)에 절개부(130)가 생겨서 제1 영역(122)과 스트리퍼의 접촉면적이 넓어지게 된다. 따라서, 제1 영역(122)과 스트리퍼의 접촉 면적을 넓히기 위해 보호막(170)을 지나치게 과식각할 필요가 없고, 보호막(170)의 지나친 과식각에 기인한 보호막(170)의 막질 저하, 또는 스큐(skew) 현상 등의 문제를 방지할 수 있다.
도 18을 참조하면 제1 영역(122) 및 그 상부의 화소 전극용 도전막(80)을 제거한 결과, 화소 영역의 보호막(170) 위에 화소 전극(82)이 완성된다.
이상의 실시예들에서는 2층 이상으로 이루어진 보호막을 이용하는 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 리플로우 및 스트리프 오프의 방식으로 보호막 및 그 위의 화소 전극용 도전막을 제거하기 위해서는 단일막으로 이루어진 보호막을 사용하더라고 동일한 작용 및 효과를 얻을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 표시판을 A-A'선으로 자른 단면도이다.
도 3, 도 5, 및 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 배치도들이다.
도 4는 도 3의 박막 트랜지스터 표시판을 B-B'선으로 자른 단면도이다.
도 6 내지 도 9는 도 5의 박막 트랜지스터 표시판을 C-C'선으로 자른 단면도들이다.
도 11 내지 도 16은 도 10의 박막 트랜지스터 표시판을 D-D'선으로 자른 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 19 내지 도 21은 도 18의 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 공정단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
26: 게이트 전극 30: 게이트 절연막
46: 반도체 패턴 55, 56: 오믹 콘택 패턴
62: 데이터선 65: 소스 전극
66: 드레인 전극 70, 170: 보호막
82: 화소 전극
Claims (24)
- 절연 기판;상기 절연 기판 상에 형성되며 게이트선 및 게이트 전극을 포함하는 게이트 배선;상기 게이트 전극 상에 형성된 반도체 패턴;상기 반도체 패턴 상에 형성되며 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선;상기 데이터 배선 상에 제1 서브 보호막, 제2 서브 보호막 및 제3 서브 보호막이 차례로 적층된 보호막; 및상기 보호막에 형성된 콘택홀을 통하여 상기 드레인 전극에 접속하는 화소 전극을 포함하되,상기 제2 서브 보호막은 상기 제1 서브 보호막과 상기 제3 서브 보호막보다 밀도가 낮아 언더컷(undercut) 형상을 갖는 박막 트랜지스터 표시판.
- 삭제
- 삭제
- 제1 항에 있어서,상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막 및 상기 제1 서브 보호막이 개재된 박막 트랜지스터 표시판.
- 제1 항에 있어서,상기 화소 전극과 상기 절연 기판 사이에 상기 게이트 절연막, 상기 제1 서브 보호막, 및 상기 제2 서브 보호막이 개재된 박막 트랜지스터 표시판.
- 삭제
- 삭제
- 제1 항에 있어서,상기 제1 서브 보호막, 상기 제2 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판.
- 제1 항에 있어서,상기 제1 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고,상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시판.
- 제1 항에 있어서,상기 절연 기판 상에 상기 게이트 배선과 동일한 층에 형성된 스토리지 전극을 더 포함하는 박막 트랜지스터 표시판.
- 제10 항에 있어서,상기 스토리지 전극의 폭은 상기 데이터선의 폭보다 넓은 박막 트랜지스터 표시판.
- 절연 기판 상에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계;상기 게이트 전극 상에 반도체 패턴과, 데이터선, 소스 전극 및 드레인 전극을 포함하는 데이터 배선을 형성하는 단계;상기 데이터 배선 상에 보호막을 형성하는 단계;상기 소스 전극 및 상기 드레인 전극을 덮는 제1 영역과, 화소 영역을 덮으며 상기 제1 영역보다 얇은 제2 영역을 포함하는 감광막 패턴을 상기 보호막 상에 형성하는 단계;상기 감광막 패턴에 의해 노출된 상기 보호막을 식각하는 단계;상기 결과물 전면에 화소 전극용 도전막을 형성하는 단계;상기 감광막 패턴이 리플로우(reflow)되도록 상기 감광막 패턴을 가열하는 단계; 및상기 감광막 패턴 및 상기 감광막 패턴 상의 상기 화소 전극용 도전막을 제거하여 상기 화소 영역에 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,상기 감광막 패턴을 가열하는 동안, 상기 감광막 패턴 상의 상기 화소 전극용 도전막에 크랙이 생기는 박막 트랜지스터 표시판의 제조 방법.
- 제13 항에 있어서,상기 감광막 패턴을 60도 이상으로 가열하는 박막 트랜지스터 표시판의 제조 방법.
- 제12 항에 있어서,상기 보호막을 형성하는 단계는, 상기 데이터 배선 상에 제1 서브 보호막, 및 상기 제1 서브 보호막보다 밀도가 낮은 제2 서브 보호막을 적층하는 단계인 박막 트랜지스터 표시판의 제조 방법.
- 제15 항에 있어서,상기 제1 서브 보호막 및 상기 제2 서브 보호막이 동일한 물질로 이루어지고,상기 제2 서브 보호막의 증착 속도는 상기 제1 서브 보호막의 증착 속도보다 빠른 박막 트랜지스터 표시판의 제조 방법.
- 제16 항에 있어서,상기 제1 서브 보호막 및 상기 제2 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판의 제조 방법.
- 제15 항에 있어서,상기 제1 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고,상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시 판의 제조 방법.
- 제15 항에 있어서, 상기 보호막을 식각한 후,상기 감광막 패턴을 전면 식각하여 상기 제2 영역을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제19 항에 있어서, 상기 제2 영역을 제거한 후,상기 제2 영역 하부의 상기 제2 서브 보호막을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제15 항에 있어서,상기 보호막을 형성하는 단계는 상기 제2 서브 보호막 상부에 상기 제2 서브 보호막보다 밀도가 높은 제3 서브 보호막을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제21 항에 있어서,상기 제2 서브 보호막 및 상기 제3 서브 보호막이 동일한 물질로 이루어지고,상기 제2 서브 보호막의 증착 속도는 상기 제3 서브 보호막의 증착 속도보다 빠른 박막 트랜지스터 표시판의 제조 방법.
- 제22 항에 있어서,상기 제1 서브 보호막, 상기 제2 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어진 박막 트랜지스터 표시판의 제조 방법.
- 제21 항에 있어서,상기 제1 서브 보호막 및 상기 제3 서브 보호막은 질화 규소 또는 산화 규소로 이루어지고,상기 제2 서브 보호막은 비정질 실리콘으로 이루어진 박막 트랜지스터 표시판의 제조 방법.
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Legal Events
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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