WO2014017406A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2014017406A1
WO2014017406A1 PCT/JP2013/069677 JP2013069677W WO2014017406A1 WO 2014017406 A1 WO2014017406 A1 WO 2014017406A1 JP 2013069677 W JP2013069677 W JP 2013069677W WO 2014017406 A1 WO2014017406 A1 WO 2014017406A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
electrode
oxide semiconductor
semiconductor device
substrate
Prior art date
Application number
PCT/JP2013/069677
Other languages
English (en)
French (fr)
Inventor
美崎　克紀
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to CN201380039845.5A priority Critical patent/CN104508808B/zh
Priority to US14/417,232 priority patent/US20150187948A1/en
Priority to JP2014526899A priority patent/JP5855752B2/ja
Publication of WO2014017406A1 publication Critical patent/WO2014017406A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H01L21/441—Deposition of conductive or insulating materials for electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]

Definitions

  • the present invention relates to a semiconductor device (for example, an active matrix substrate) manufactured using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • Patent Document 1 describes a liquid crystal display device in which an active layer of a TFT is formed using an oxide semiconductor film such as InGaZnO (oxide composed of indium, gallium, and zinc). Such a TFT is referred to as an “oxide semiconductor TFT”.
  • oxide semiconductor TFT can be operated at a higher speed than an amorphous silicon TFT.
  • oxide semiconductor film is formed by a simpler process than the polycrystalline silicon film, the oxide semiconductor film can be applied to a device that requires a large area. For this reason, oxide semiconductor TFTs are being used for display devices and the like as active elements that can be manufactured while suppressing the number of manufacturing steps and manufacturing costs and that perform higher-performance switching operations.
  • the electron mobility of the oxide semiconductor is high, even if the size is reduced as compared with the conventional amorphous silicon TFT, it is possible to obtain the same or higher performance. Therefore, when an oxide semiconductor TFT is used, the area occupied by the TFT in the pixel region of a display device or the like can be reduced, and as a result, the pixel aperture ratio can be improved. Therefore, display with higher luminance can be performed, or power consumption can be reduced by suppressing the light amount of the backlight.
  • heat treatment is performed at a relatively high temperature (for example, about 300 ° C. or higher) in order to improve element characteristics.
  • This heat treatment is often performed after forming a passivation layer (protective layer) provided so as to cover the oxide semiconductor layer and the source / drain electrodes. If the source / drain electrodes are covered with the passivation layer, the surface of the source / drain electrodes is difficult to be oxidized during the heat treatment, thereby preventing a high resistance.
  • Patent Document 2 discloses a technique for forming a passivation layer having a multilayer structure by alternately depositing an insulator containing nitrogen such as silicon oxynitride and an insulator containing nitrogen and fluorine. .
  • the passivation layer provided so as to cover the TFT may contain a relatively large amount of hydrogen.
  • SiNx silicon nitride
  • NH 3 gas a source gas
  • the amount of hydrogen contained in the formed silicon nitride film becomes relatively large.
  • the TFT characteristics may be deteriorated due to diffusion of hydrogen into the oxide semiconductor layer.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor device having good characteristics stably and with a high yield.
  • a semiconductor device includes a substrate, a gate electrode formed on the substrate, a gate insulating layer formed on the gate electrode, and an oxidation formed on the gate insulating layer.
  • a semiconductor device comprising: a physical semiconductor layer; a source electrode and a drain electrode electrically connected to the oxide semiconductor layer; and an insulating layer formed on the source electrode and the drain electrode.
  • the layer is in contact with at least a part of the upper surfaces of the source electrode and the drain electrode, and has a silicon nitride layer having a thickness of more than 0 nm and not more than 30 nm, and a thickness exceeding 30 nm formed on the silicon nitride layer. And a silicon oxide layer.
  • the silicon oxide layer has a thickness of 50 nm to 400 nm.
  • the upper surface of the source electrode and the drain electrode and the surface in contact with the silicon nitride layer is made of a conductive material containing at least one element selected from the group consisting of Mo, Ti, Cu, and Al. Is formed.
  • the contact surfaces of the source electrode and the drain electrode are made of molybdenum nitride.
  • the semiconductor device further includes an etching stopper layer formed on a channel region of the oxide semiconductor layer.
  • the oxide semiconductor layer is an In—Ga—Zn—O-based semiconductor layer.
  • a method of manufacturing a semiconductor device includes: (a) preparing a substrate; (b) forming a gate electrode on the substrate; and insulating the gate electrode on the substrate.
  • step (e) includes forming a first insulating region containing nitrogen with a thickness greater than 0 nm and less than or equal to 30 nm so as to be in contact with the source electrode and the drain electrode;
  • First On the insulating region comprises a step of forming a second insulating region containing oxygen 30nm greater in thickness.
  • the first insulating region is formed by a silicon nitride layer
  • the second insulating region is formed by a silicon oxide layer.
  • the step (d) includes a step of forming surfaces of the source electrode and the drain electrode from a conductive material containing at least one element selected from the group consisting of Mo, Ti, Cu, and Al. Wrap.
  • the step of forming the silicon nitride layer in the step (e) is performed by a plasma CVD method using a source gas containing SiH 4 gas and NH 3 gas.
  • a TFT substrate including an oxide semiconductor TFT having good element characteristics can be manufactured with a high yield.
  • FIG. 3 is a plan view showing a TFT substrate of Embodiment 1.
  • FIG. 3A is a cross-sectional view taken along line A-A ′ in FIG. 2
  • FIG. 4B is a cross-sectional view taken along line D-D ′ in FIG. 2.
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the TFT substrate of Embodiment 1, wherein (a) to (e) show different processes.
  • FIG. 4 is a cross-sectional view showing a manufacturing process of the TFT substrate of Embodiment 1, and (f) to (i) show different processes, respectively.
  • FIG. 6 is a cross-sectional view showing a manufacturing process of the TFT substrate of Embodiment 1, wherein (j) to (l) show different processes.
  • 10 is a plan view showing a TFT substrate of Embodiment 2.
  • FIG. 8A is a cross-sectional view taken along the line A-A ′ in FIG. 7, and
  • FIG. 8B is a cross-sectional view taken along the line D-D ′ in FIG. 7.
  • FIG. 10 is a cross-sectional view showing a manufacturing process of the TFT substrate of Embodiment 2, wherein (a) to (e) show different processes.
  • FIG. 10 is a cross-sectional view showing a manufacturing process of the TFT substrate of Embodiment 2, and (f) to (j) show different processes, respectively.
  • FIG. 1A shows a semiconductor device 900 of Comparative Example 1 (here, a TFT substrate used for a liquid crystal display device).
  • the TFT substrate 900 includes a substrate 10, and an oxide semiconductor layer 18 is provided on the substrate 10 so as to overlap the gate electrode 12 with the gate electrode 12 and the gate insulating film 20 interposed therebetween.
  • a source electrode 14 and a drain electrode 16 are connected to the oxide semiconductor layer 18, and a TFT (oxide semiconductor TFT) 95 is formed by these.
  • the TFT 95 is covered with a passivation layer 92 provided as a protective layer.
  • the TFT substrate 900 is provided with an upper transparent electrode 30 connected to the drain electrode 16 of the TFT 95, and a lower transparent electrode 32 disposed below the dielectric layer 26. Then, explanation is omitted.
  • the passivation layer 92 is formed of a SiNx film (silicon nitride film), and typically has a thickness of 100 to 400 nm. Since the SiNx film is a dense film, it is suitable for protecting the TFT 95.
  • SiNx film silicon nitride film
  • the passivation layer 92 is formed of a silicon nitride film
  • hydrogen contained in the silicon nitride film may diffuse into the oxide semiconductor layer 18 during heat treatment or the like.
  • SiH 4 gas monosilane gas
  • NH 3 NH 3
  • Hydrogen affects the channel region (back channel side) of the oxide semiconductor layer 18.
  • a threshold shift (a change in TFT characteristics) occurs after an aging process performed after the module is manufactured. Therefore, when a display panel is configured using the TFT substrate 900, the panel display quality is deteriorated due to the occurrence of off-leakage or the shortage of on-current. Therefore, it is preferable that hydrogen is not diffused into the oxide semiconductor layer 18 as much as possible.
  • etching stopper layer 21 functions to prevent the etching from progressing to the oxide semiconductor layer 18 in the step of forming the source and drain electrodes 14 and 16 by etching the conductive film.
  • the etching stopper layer 21 is formed from an oxide (for example, SiO 2 )
  • diffusion of hydrogen from the passivation layer 92 to the oxide semiconductor layer 18 can be suppressed. Accordingly, the reduction reaction in the back channel of the oxide semiconductor layer 18 is suppressed, so that deterioration of TFT characteristics can be prevented.
  • the configuration in which the etching stopper layer 21 is provided in this way is called “channel protection type (or etch stopper type)” (described later).
  • the passivation layer 92 contains a large amount of hydrogen because it may lead to deterioration of element characteristics.
  • the etching stopper layer 21 is provided, there is a problem that an extra manufacturing process is required.
  • Patent Document 1 discloses that the protective layer of the oxide semiconductor TFT is formed from an oxide.
  • the passivation layer 94 is formed of an SiO 2 film, an etching stopper layer that covers the channel region of the oxide semiconductor layer 18 is provided. Absent. That is, on the TFT substrate 902, a “channel etch type” TFT 96 (described later) is formed instead of the above-described channel protection type TFT.
  • the present inventors have confirmed the following. That is, when the passivation layer 94 is formed of an oxide film such as SiO 2 , the surfaces of the source / drain electrodes 14 and 16 are easily oxidized during the subsequent heat treatment. This is because an oxidation-reduction reaction between the metal and the oxide film occurs at the interface between the source / drain electrodes 14 and 16 and the passivation layer 94. When the oxide film is formed on the surfaces of the source / drain electrodes 14 and 16 in this way, the adhesion of the passivation layer 94 may be lowered. As a result, the passivation layer 94 may be peeled off in a subsequent process or the like, which causes a decrease in yield.
  • an oxide film such as SiO 2
  • the surfaces of the source / drain electrodes 14 and 16 are easily oxidized during the subsequent heat treatment. This is because an oxidation-reduction reaction between the metal and the oxide film occurs at the interface between the source / drain electrodes 14 and 16 and the passivation layer 94.
  • the surface of the source / drain electrodes 14 and 16 is formed of a metal material (for example, MoN) containing Mo, Ti, Cu, Al, etc.
  • a metal oxide film is formed on the surface, The SiO 2 film on the source / drain electrodes 14 and 16 is easily peeled off.
  • a thin silicon nitride layer (for example, SiN film) 22a of 30 nm or less so as to be in contact with the surface of the source / drain electrodes 14 and 16 is formed. It has been found that it is preferable to provide a silicon oxide layer (for example, SiO 2 film) 22b thereon.
  • the present inventor has found that a decrease in the adhesion of the passivation layer 22 can be sufficiently prevented by merely interposing a thin silicon nitride layer of 30 nm or less, thereby keeping the device characteristics of the oxide semiconductor TFT high. As a result, it was possible to prevent film peeling due to a decrease in adhesion of the passivation film 22.
  • the semiconductor device according to the embodiment of the present invention only needs to include a thin film transistor (oxide semiconductor TFT) having an active layer made of an oxide semiconductor, and widely includes an active matrix substrate, various display devices, electronic devices, and the like.
  • a thin film transistor oxide semiconductor TFT
  • an active matrix substrate various display devices, electronic devices, and the like.
  • an oxide TFT having a bottom gate structure in which a gate electrode is present under the oxide semiconductor layer will be described.
  • a source and drain electrodes are usually formed by etching a conductive layer formed on an oxide semiconductor layer (source / drain separation step).
  • the conductive layer may be etched in a state where the channel region of the oxide semiconductor layer is covered with the protective film (the above-described etching stopper layer 21). it can.
  • the TFT thus obtained is referred to as a “channel protection type (or etch stopper type)”.
  • a TFT obtained by etching a conductive layer without covering the channel portion with a protective film is referred to as a “channel etch type”.
  • Embodiment 1 a semiconductor device including a channel protection type TFT will be described, and in Embodiment 2, a semiconductor device including a channel etch type TFT will be described.
  • FIGS. 3A and 3B show the semiconductor device 100 of the first embodiment.
  • the semiconductor device 100 is a TFT substrate (active matrix substrate) 100 used in a liquid crystal display device.
  • FIG. 2 schematically shows an example of the planar structure of the TFT substrate 100.
  • FIGS. 3A and 3B are cross sections taken along the line AA ′ and along the line DD ′ in FIG. Each cross section is shown.
  • the TFT substrate 100 includes a display area (active area) 120 that contributes to display, and a peripheral area (frame area) 110 located outside the display area 120.
  • a plurality of gate lines 2 and a plurality of source lines 4 are provided, and each area surrounded by these lines becomes a “pixel”.
  • the plurality of pixels are arranged in a matrix, and in each pixel, a thin film transistor (TFT) 5 that is an active element is arranged near each intersection of the plurality of gate wirings 2 and the plurality of source wirings 4.
  • TFT thin film transistor
  • a pixel electrode 30 provided for each pixel is connected to the TFT 5, and display can be performed by controlling a voltage applied to the pixel electrode 30.
  • terminal portions 2T and 4T for electrically connecting the gate wiring 2 or the source wiring 4 and the external wiring are formed.
  • the gate wiring terminal portion 2T and the source wiring terminal portion 4T are connected to a gate driver and a source driver (both not shown) provided outside the TFT substrate 100 via external wiring, FPC, and the like.
  • the TFT substrate 100 overlaps the gate electrode 12 on the substrate 10, the gate insulating layer 20 covering the gate electrode 12, and the gate electrode 12 through the gate insulating layer 20.
  • an oxide semiconductor layer for example, an In—Ga—Zn—O-based semiconductor layer
  • an etching stopper layer 21 is formed on the oxide semiconductor layer 18, and the source electrode 14 and the drain electrode 16 are separated from each other through an opening 21 h provided in the etching stopper layer 21.
  • the oxide semiconductor layer 18 is connected.
  • the TFT 5 is composed of these members. When an on-voltage is applied to the gate electrode 12, the TFT 5 is turned on, and the source electrode 14 and the drain electrode 16 are conducted through the channel region of the oxide semiconductor layer 18.
  • the source and drain electrodes 14 and 16 have a three-layer structure of MoN / Al / MoN.
  • the lowermost MoN layers 14 a and 16 a are layers in contact with the oxide semiconductor layer 18.
  • Al layers 14b and 16b are provided as intermediate layers, and the uppermost MoN layers 14c and 16c provided thereon are layers constituting the surfaces of the source and drain electrodes 14 and 16, respectively.
  • the uppermost MoN layers 14c and 16c are in contact with a passivation layer 22 described later.
  • a passivation layer 22 is formed as a protective insulating layer covering the TFT 5.
  • the passivation layer 22 is provided on the lower insulating layer 22a and the lower insulating layer 22a provided in contact with the source and drain electrodes 14, 16 (more specifically, the uppermost MoN layers 14c, 16c). And an upper insulating layer 22b.
  • the lower insulating layer 22a is formed from a silicon nitride (SiNx) layer having a thickness of more than 0 nm and not more than 30 nm
  • the upper insulating layer 22b is formed from a silicon oxide layer (SiOx) having a thickness exceeding 30 nm. ing.
  • the lower insulating layer 22a is formed of a silicon nitride layer, it typically contains hydrogen. However, the thickness of the lower insulating layer 22a is 0 to 30 nm as described above, which is much thinner than the thickness of the generally formed passivation layer 22 (for example, 100 to 400 nm). For this reason, the amount of hydrogen contained in the lower insulating layer 22a is sufficiently small as compared with the conventional case where the passivation layer is composed of a single SiNx layer.
  • the upper insulating layer 22b formed on the lower insulating layer 22a is formed of a SiOx layer having a lower hydrogen content than the lower insulating layer 22b. Therefore, the hydrogen content of the passivation layer 22 is not large as a whole.
  • the passivation layer 22 has a configuration in which the lower insulating layer 22a and the upper insulating layer 22b are stacked, and the hydrogen content thereof is not uniform in the thickness direction.
  • a region having a relatively high hydrogen content is formed in a region near the source and drain electrodes 14, 16, and a hydrogen content is relatively low in a region away from the source and drain electrodes 14, 16. Less regions are formed.
  • the lower insulating layer 22a in contact with the source / drain electrodes 14 and 16 is formed of a silicon insulating layer having a high nitrogen concentration (or containing nitrogen and not containing oxygen),
  • the upper insulating layer 22b is formed of a silicon-based insulating layer having a high oxygen concentration (or containing oxygen and not containing nitrogen).
  • the passivation layer 22 may include a silicon oxynitride (SiOxNy: where x> y) layer or a silicon nitride oxide (SiNxOy: where x> y) layer.
  • the passivation layer 22 is preferably configured such that the closer to the source / drain electrodes 14, 16, the higher the nitrogen concentration.
  • the passivation layer 22 does not need to be composed of two layers as described above, and may be composed of three or more layers.
  • an interlayer insulating layer 24 typically formed from an organic resin material, is formed on the passivation layer 22.
  • the interlayer insulating layer 24 functions as a layer that ensures interlayer insulation and planarizes the substrate surface.
  • a lower transparent electrode 32 made of ITO, IZO or the like is provided on the interlayer insulating layer 24.
  • the lower transparent electrode 32 has an opening 32H and is formed so as to be electrically insulated from the TFT 5 (or the drain electrode 16).
  • an upper transparent electrode 30 made of ITO, IZO or the like is formed on the lower transparent electrode 32 through a dielectric layer (insulating layer) 26.
  • the lower transparent electrode 32 functions as a common electrode, for example.
  • the upper transparent electrode 30 functions as a pixel electrode, for example.
  • a storage capacitor is formed by the lower transparent electrode 32, the upper transparent electrode 30, and the dielectric layer 26 sandwiched therebetween. As described above, when the auxiliary capacitance is formed by using the lower transparent electrode 32, it is not necessary to provide the auxiliary capacitance wiring in the same layer as the gate wiring 2, so that the aperture ratio can be improved.
  • a contact hole CH reaching the surface of the drain electrode 16 of the TFT 5 (or a drain contact portion 16 'as an extension of the drain electrode 16) is formed.
  • a transparent connection portion 32 ⁇ / b> C disposed in the contact hole CH is provided inside the opening portion 32 ⁇ / b> H of the lower layer transparent electrode 32 so as to be independent of the lower layer transparent electrode 32.
  • the drain electrode 16 and the upper transparent electrode (pixel electrode) 30 are electrically connected through the transparent connection portion 32C in the contact hole CH.
  • the peripheral region 110 of the TFT substrate 100 is provided with a gate wiring terminal portion 2T formed in the same process as the gate electrode 12 and the gate wiring 2.
  • the gate wiring terminal portion 2T is a transparent connection in the same layer as the lower transparent electrode 32 in a contact hole that penetrates the gate insulating film 20, the etching stopper layer 21, the passivation layer 22, the interlayer insulating layer 24, and the dielectric layer 26.
  • the upper transparent electrode 30 is connected to the transparent connection terminal portion 30T in the same layer as the portion 32T.
  • the TFT substrate 100 configured as described above is used in a liquid crystal display device, and a liquid crystal display device can be obtained by sealing and holding a liquid crystal layer between the TFT substrate 100 and a counter substrate (not shown). it can.
  • FIGS. 4A to 4E, FIGS. 5F to 5I, and FIGS. 6J to 6L show the manufacturing process of the TFT substrate 100.
  • FIG. 3A Note that, on the left side of the figure, an area in the vicinity of the TFT shown in FIG. 3A is shown, and on the right side of the figure, an area in the vicinity of the terminal portion shown in FIG. 3B is shown.
  • a substrate 10 is prepared.
  • a glass substrate, a silicon substrate, a heat-resistant plastic substrate, a resin substrate, or the like can be used.
  • the plastic substrate or the resin substrate include substrates made of polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyethersulfone (PES), acrylic, polyimide, and the like.
  • a conductive film for forming the gate wiring 12 and the like is formed on the substrate 10 to a thickness of 50 nm to 300 nm.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or metal nitriding thereof
  • a film containing an object can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a laminated conductive film (thickness: about 100 nm (MoNb) / 200 nm (Al)) having aluminum (Al) as a lower layer and molybdenum niobium alloy (MoNb) as an upper layer is formed by sputtering, and resist is formed.
  • a gate electrode 12 is obtained by patterning this conductive film into a desired shape by photolithography using a mask. In this step, the gate wiring 2 and the gate wiring terminal portion 2T (see FIG. 2) are also formed.
  • the gate insulating layer 20 includes a silicon oxide (SiO x ) layer, a silicon nitride (SiN x ) layer, a silicon oxynitride (SiO x N y (x> y)) layer, and a silicon nitride oxide (SiN x O y (x> y) )) It can be formed by a plasma CVD method or the like using an appropriate layer.
  • the gate insulating layer 20 may have a multilayer structure.
  • a silicon nitride layer or a silicon nitride oxide layer is provided as a lower gate insulating layer, and a silicon oxide layer or a silicon oxynitride layer is provided as an upper gate insulating layer thereon. May be.
  • a rare gas element such as argon may be included in the reaction gas and the gate insulating layer may be mixed with the rare gas element.
  • a silicon nitride layer having a thickness of 100 nm to 400 nm is formed by plasma CVD using SiH 4 and NH 3 as reaction gases.
  • an oxide semiconductor film is formed on the gate insulating layer 20 to a thickness of 30 to 100 nm by a sputtering method, and this is etched using a resist mask in a photolithography process. Then, the oxide semiconductor layer 18 is formed by processing into a desired shape (typically an island shape). Further, after the oxide semiconductor layer 18 is formed, oxygen plasma treatment or the like may be performed on the surface of the oxide semiconductor layer 18.
  • the thickness of the oxide semiconductor layer 18 is preferably about 30 nm or more and about 100 nm or less, for example, 50 nm.
  • the oxide semiconductor layer 18 is formed by patterning an In—Ga—Zn—O-based amorphous oxide semiconductor film containing In, Ga, and Zn at a ratio of 1: 1: 1.
  • the ratio of In, G, and Zn is not limited to the above, and can be appropriately selected.
  • the oxide semiconductor layer 18 can be formed using another oxide semiconductor film instead of the In—Ga—Zn—O-based semiconductor film.
  • the oxide semiconductor film for example, an InGaO 3 (ZnO) 5 film, a magnesium zinc oxide (Mg x Z n1-x O) film, or a cadmium zinc oxide (Cd x Zn 1-x O) is used.
  • a film or a cadmium oxide (CdO) film can be used.
  • a ZnO film to which one or more impurity elements of Group 1 element, Group 13 element, Group 14 element, Group 15 element, or Group 17 element are added may be used.
  • An impurity element may not be added to the ZnO film.
  • the ZnO film may be in an amorphous state, a polycrystalline state, or a microcrystalline state in which an amorphous state and a polycrystalline state are mixed.
  • an amorphous In—Ga—Zn—O-based semiconductor film is used as a material for forming the oxide semiconductor layer 18, it can be manufactured at a low temperature and high mobility can be realized.
  • an In—Ga—Zn—O-based semiconductor film that exhibits crystallinity with respect to a predetermined crystal axis (C-axis) may be used.
  • the uppermost layer of the gate insulating layer 20 (that is, the layer in contact with the oxide semiconductor layer 18) is preferably an oxide layer (for example, a SiO 2 layer). Accordingly, when oxygen vacancies occur in the oxide semiconductor layer 18, the oxygen vacancies can be recovered by oxygen contained in the oxide layer, so that the oxygen vacancies in the oxide semiconductor layer 18 are effectively reduced. it can.
  • an insulating film 21 ′ made of, for example, a SiOx film is formed so as to cover the oxide semiconductor layer 18, and then patterned as shown in FIG. 4E.
  • the etching stopper layer 21 including a portion covering the channel region of the oxide semiconductor layer 18 is formed.
  • the etching stopper layer 21 has a pair of openings 21h arranged corresponding to two opposing sides of the island-shaped oxide semiconductor layer 18 (see FIG. 2).
  • the oxide semiconductor layer 18 is exposed in the opening 21h.
  • this form is an example and may have other forms.
  • the etching stopper layer 21 may be provided in an island shape so as to cover only the channel region of the oxide semiconductor layer 18.
  • the gate insulating film 20 and the insulating film 21 ′ on the gate wiring terminal portion 2T are removed by etching, and the surface of the gate wiring terminal portion 2T is exposed. .
  • the source electrode 14 and the drain electrode 16 are formed by processing the conductive film formed by sputtering or the like into a desired shape by photolithography.
  • the source wiring 4 and the source wiring terminal portion 4T are also formed at the same time.
  • the source electrode 14 and the drain electrode 16 are composed of three layers of MoN / Al / MoN (ie, the lowermost MoN layer 14a, 16a: the intermediate Al layer 14b, 16b: the uppermost MoN layer 14c, 16c (three layers) structure.
  • the thickness of the lowermost MoN layers 14a and 16a is, for example, 30 nm to 70 nm
  • the thickness of the intermediate Al layers 14b and 16b is, for example, 100 nm to 250 nm
  • the thickness is, for example, 50 nm to 150 nm.
  • the lower MoN layers 14a and 16a preferably have a higher nitrogen content than the upper MoN layers 14c and 16c.
  • the conductive material for forming the source electrode 14 and the drain electrode 16 is, for example, a metal such as molybdenum (Mo), copper (Cu), titanium (Ti), aluminum (Al), or an alloy thereof, or metal nitridation thereof. A thing etc. can be used suitably.
  • the source electrode 14 and the drain electrode 16 are made of indium tin oxide (ITO), indium zinc oxide (IZO), indium tin oxide containing silicon oxide (ITSO), indium oxide (In 2 O 3 ), tin oxide.
  • a layer made of a light-transmitting material such as (SnO 2 ), zinc oxide (ZnO), or titanium nitride may be included.
  • the surfaces of the source electrode 14 and the drain electrode 16 are typically formed from a material (for example, MoN) containing Mo, Ti, Cu, and Al.
  • the etching process in the photolithography process when forming the source electrode 14 and the drain electrode 16 may be either dry etching or wet etching. However, dry etching with a small shift in line width dimension is suitable for processing a large area substrate. In this etching step, since the etching stopper layer 21 is already provided on the oxide semiconductor layer 18, it is possible to prevent the etching from progressing to the oxide semiconductor layer 18.
  • a passivation layer 22 that is an insulating layer as a protective layer is formed so as to cover the TFT 5.
  • the step of forming the passivation layer 22 includes a step of forming an insulating region containing nitrogen with a thickness of more than 0 nm and less than or equal to 30 nm so as to be in contact with the source and drain electrodes 14 and 16, and then an insulating region containing oxygen exceeding 30 nm. Forming with a thickness of.
  • the step of forming the passivation layer 22 includes a step of forming a silicon nitride layer (lower insulating layer) 22a having a thickness of 30 nm or less, and a silicon oxide layer having a thickness of more than 30 nm (on top thereof) Forming an upper insulating layer) 22b.
  • the silicon nitride layer 22a can be formed by, for example, a plasma CVD method using a mixed gas of SiH 4 , NH 3 and N 2 as a reaction gas.
  • the silicon oxide layer 22b can be formed by, for example, a plasma CVD method using a mixed gas of SiH 4 and N 2 O as a reaction gas. Note that at least one of the silicon nitride layer 22a and the silicon oxide layer 22b may be formed by a sputtering method.
  • the silicon nitride layer 22a is formed to have a thickness of more than 0 nm and not more than 30 nm.
  • the thickness of the silicon nitride layer 22a can be easily controlled by adjusting the film formation time.
  • the thickness of the silicon nitride layer 22a is more preferably 2 nm or more and 10 nm or less.
  • the silicon oxide layer 22b is formed thicker than the silicon nitride layer 22a, and the thickness is preferably 50 nm or more and 400 nm or less, and more preferably 100 nm or more and 300 nm or less.
  • the passivation layer 22 may include a silicon oxynitride (SiOxNy: x> y) layer or a silicon nitride oxide (SiNxOy: x> y) layer.
  • the passivation layer 22 is preferably configured such that the closer to the source / drain electrodes 14, 16, the higher the nitrogen concentration.
  • the passivation layer 22 does not need to be composed of two layers as described above, and may be composed of three or more layers.
  • the entire surface of the substrate is heat-treated at about 350 ° C. before the step of forming an interlayer insulating layer 24 described later.
  • the element characteristics and reliability of the TFT 5 can be improved. If the heat treatment is performed at this timing, it is possible to prevent the surface of the source / drain electrodes 14 and 16 covered with the passivation layer 22 from being oxidized to increase the wiring resistance.
  • oxygen defects when oxygen defects are generated in the channel region of the oxide semiconductor layer 18 by performing the process before forming the interlayer insulating layer 24, the oxygen defects can be easily reduced by oxidizing the oxide defects. Easy to realize the characteristics.
  • the silicon nitride layer 22a is in contact with the upper layers 14c and 16c of the source / drain electrodes, it is possible to prevent a metal oxide film from being formed on the surfaces (upper layers 14c and 16c) of the source / drain electrodes. The Thereby, the fall of the adhesiveness of the passivation layer 22 is suppressed.
  • the silicon nitride layer 22a is a thin layer and most of the silicon nitride layer 22a is formed from the silicon oxide layer 22b, the hydrogen content in the passivation layer 22 is small, and thus hydrogen affects the back channel of the oxide semiconductor layer 18. The impact is small. Thus, even after aging, the threshold value is hardly shifted in the TFT, and the deterioration of the panel display quality due to the occurrence of off-leakage or insufficient on-current is prevented.
  • the temperature of the heat treatment is not particularly limited, but is typically a temperature of 230 ° C. or higher and 480 ° C. or lower, and preferably 250 ° C. or higher and 350 ° C. or lower.
  • the heat treatment time is not particularly limited, but is, for example, 30 minutes or longer and 120 minutes or shorter.
  • the heat treatment may be performed after the interlayer insulating layer 24 is formed.
  • an interlayer insulating layer (planarization layer) 24 formed of a photosensitive resin film or the like is formed on the passivation layer 22.
  • the interlayer insulating layer 24 is preferably a layer made of an organic material.
  • An opening is formed in the interlayer insulating layer 24. The opening is provided above the drain contact portion 16 ′ as an extension of the drain electrode 16. In the peripheral region, an opening is formed above the gate wiring terminal 2T and the source wiring terminal 4T (not shown).
  • the passivation layer 22 is etched using the interlayer insulating layer 24 provided with the opening as a mask, thereby extending the drain electrode 16 (drain contact portion 16 ′). ) Is formed. Further, a contact hole CH1 'reaching the gate wiring terminal portion 2T (and the source wiring terminal portion 2T) is also formed.
  • the lower transparent electrode 32 is formed on the interlayer insulating layer 24 by patterning a transparent conductive film made of ITO, IZO or the like.
  • the transparent connection portion 32C separated from the lower transparent electrode 32 is formed so as to be in contact with the drain contact portion 16 'exposed inside the contact hole CH1.
  • the transparent connection portion 32C may cover the sidewall of the contact hole CH1.
  • a transparent connection portion 32T that is in contact with the gate wiring terminal portion 2T (and the source wiring terminal portion 4T) is formed in the contact hole CH1 '.
  • the contact hole CH2 is formed so as to overlap the already provided contact hole CH1. Provided on the dielectric layer 26. As a result, a contact hole CH that enables connection with the drain contact portion 16 ′ of the TFT 5 is obtained.
  • the dielectric layer 26 is obtained by forming a silicon nitride film or a silicon oxide film having a thickness of 100 nm to 300 nm using a sputtering method or a CVD method.
  • a silicon nitride oxide film or a silicon oxynitride film may be used.
  • Etching for forming the contact hole CH2 may be performed by a photolithography method.
  • an upper transparent electrode (pixel electrode) 30 is formed on the dielectric layer 26 by patterning a transparent conductive film made of ITO, IZO or the like.
  • a transparent connection portion 30T connected to the gate wiring terminal portion 2T (and the source wiring terminal portion 4T) is formed in the contact hole CH ′.
  • the upper transparent electrode 30 is electrically connected to the drain contact portion 16 'through the transparent connection portion 32C in the contact hole CH.
  • the upper transparent electrode 30 is typically formed for each pixel so as to cover the entire region surrounded by the gate wiring 2 and the source wiring 4.
  • the TFT substrate 100 thus obtained is suitably used as an active matrix substrate of a liquid crystal display device.
  • the shape of the pixel electrode 30 may be appropriately selected according to the display mode.
  • the pixel electrode 30 is formed so as to include a plurality of elongated electrodes extending in parallel to each other, and an oblique electric field is generated between the lower transparent electrode 32 and the liquid crystal display device operating in the FFS mode.
  • a vertical or horizontal alignment film may be provided on the pixel electrode 30 depending on the display mode.
  • the TFT substrate 100 including the oxide semiconductor TFT has been described as the semiconductor device of Embodiment 1. However, if this TFT substrate 100 is used, a display device having excellent display quality can be manufactured with a high yield.
  • (Embodiment 2) 7 and 8A and 8B show the TFT substrate 200 of the second embodiment.
  • the TFT substrate 200 of this embodiment is different from the TFT substrate 100 of Embodiment 1 in that the etching stopper layer 24 is not formed on the oxide semiconductor layer 18. That is, the TFT substrate 200 of this embodiment includes a channel etch type TFT 6.
  • the same referential mark is attached
  • the passivation layer 23 provided so as to cover the TFT 6 is in contact with the source and drain electrodes 14 and 16 and the channel of the oxide semiconductor layer 18. It is provided in contact with the region.
  • the passivation layer 23 includes a lower insulating layer 23a and an upper insulating layer 23b provided on the lower insulating layer 23a, like the passivation layer 22 of the first embodiment.
  • the lower insulating layer 23a is formed of a silicon nitride (SiNx) layer having a thickness of more than 0 nm and not more than 30 nm
  • the upper insulating layer 23b is formed of a silicon oxide layer (SiOx) having a thickness of more than 30 nm.
  • the lower insulating layer 23a is formed of a silicon nitride layer, it typically contains hydrogen. However, the thickness of the lower insulating layer 23a is 30 nm or less as described above, and is much thinner than the thickness of the passivation layer 23 that is generally formed (for example, 100 to 400 nm). For this reason, the amount of hydrogen contained in the lower insulating layer 23a is sufficiently small as compared with the case where the passivation layer 23 is formed of a single SiNx layer as in the prior art.
  • the upper insulating layer 23b formed on the lower insulating layer 23a is formed of a SiOx layer having a lower hydrogen content than the lower insulating layer 23a. Therefore, the hydrogen content of the passivation layer 23 is not large as a whole.
  • the oxide semiconductor TFT6 having good element characteristics can be obtained.
  • the TFT substrate 200 can be manufactured.
  • FIGS. 9A to 9E and FIGS. 10F to 10J show the manufacturing process of the TFT substrate 200.
  • the source and drain electrodes 14 and 16 are connected to the oxide semiconductor layer 18 without providing the etching stopper layer 21. They are formed apart from each other so as to be connected. Thus, since the process of providing the etching stopper layer 21 is not necessary, the manufacturing process can be further simplified as compared with the case of the first embodiment.
  • the oxide semiconductor layer 18 may be over-etched to the channel region.
  • the conductive film for forming the source and drain electrodes 14 and 16 is in direct contact with the channel region of the oxide semiconductor layer 18, the metal element contained in the metal film forming the bottom surface of the conductive film is oxidized. There is a risk of diffusion into the physical semiconductor layer 18.
  • the configuration and materials of the source and drain electrodes 14 and 16 may be the same as those in the first embodiment.
  • the surfaces of the source and drain electrodes 14 and 16 are typically formed from a material (for example, MoN) containing Mo, Ti, Cu, and Al.
  • a passivation layer 23 is formed.
  • the passivation layer 23 is formed so as to be in contact with the source electrode 14, the drain electrode 16, and the oxide semiconductor layer 18.
  • the silicon nitride layer 23a is in contact with the upper layers 14c and 16c of the source / drain electrodes, it is possible to prevent a metal oxide film from being formed on the surface of the source / drain electrodes. Thereby, the fall of the adhesiveness of the passivation layer 23 is suppressed.
  • the silicon nitride layer 23a is a thin layer, the influence of hydrogen on the back channel of the oxide semiconductor layer 18 is small.
  • FIGS. 10 (f) to (j) are substantially the same as the steps shown in FIGS. 5 (h) and (g) and FIGS. 6 (j) to (l), respectively.
  • the description is omitted here. Note that, since the etching stopper layer is not provided, the etching stopper layer does not need to be etched when forming the contact hole CH1 'in the peripheral region, which is different from the case of the first embodiment.
  • TFT substrate 200 formed in this way is used, a display device excellent in display quality can be manufactured with a high yield.
  • the present invention can also be applied to a TFT having a top gate structure.
  • an insulating layer passivation layer
  • a silicon nitride layer with a thickness of 30 nm or less in a region in contact with the metal wiring in the passivation layer, and providing a silicon oxide layer thereon, good device characteristics are realized while preventing film peeling. obtain.
  • the upper surface of the semiconductor layer is in contact with the source electrode and the drain electrode.
  • the source electrode and the drain electrode are formed first, and an island-shaped semiconductor layer is formed so as to straddle the source electrode and the drain electrode.
  • the present invention may be applied to a bottom contact TFT.
  • an active matrix substrate used for a liquid crystal display device has been described.
  • an active matrix substrate for an organic EL display device can also be manufactured.
  • a light emitting element provided for each pixel includes an organic EL layer, a switching TFT, and a driving TFT, and the semiconductor device according to the embodiment of the present invention can be used for this TFT.
  • a memory element oxide semiconductor thin film memory
  • the semiconductor device and the manufacturing method thereof according to the embodiment of the present invention are suitably used as a TFT substrate for a display device and a manufacturing method thereof.
  • Gate wiring 4 Source wiring 5, 6 TFT (oxide semiconductor TFT) DESCRIPTION OF SYMBOLS 10 Substrate 12 Gate electrode 14 Source electrode 16 Drain electrode 18 Oxide semiconductor layer 20 Gate insulating layer 21 Etching stopper layer 22 Passivation layer 22a Lower insulating layer (silicon nitride layer) 22b Upper insulating layer (silicon oxide layer) 24 Interlayer insulation layer (planarization layer) 26 Dielectric layer 30 Upper transparent electrode (pixel electrode) 32 Lower transparent electrode (common electrode) 100, 200 TFT substrate 110 Peripheral area 120 Display area

Abstract

　半導体装置（１００）は、基板（１０）の上に形成されたゲート電極（１２）と、ゲート電極の上に形成されたゲート絶縁層（２０）と、ゲート絶縁層の上に形成された酸化物半導体層（１８）と、酸化物半導体層に接続されたソース電極（１４）およびドレイン電極（１６）と、ソース電極および前記ドレイン電極の上に形成された絶縁層（２２）とを備え、絶縁層は、ソース電極およびドレイン電極の上面の少なくとも一部と接し０ｎｍ超３０ｎｍ以下の厚さを有する窒化シリコン層（２２ａ）と、窒化シリコン層の上に形成された３０ｎｍ超の厚さを有する酸化シリコン層（２２ｂ）とを有する。

Description

半導体装置およびその製造方法
　本発明は、酸化物半導体を用いて作製される半導体装置（例えば、アクティブマトリクス基板）およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコン以外の材料を用いる試みがなされている。例えば、特許文献１には、ＩｎＧａＺｎＯ（インジウム、ガリウム、亜鉛から構成される酸化物）などの酸化物半導体膜を用いてＴＦＴの活性層を形成する液晶表示装置が記載されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。
　酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作させることが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。このため、酸化物半導体ＴＦＴは、製造工程数や製造コストを抑えつつ作製可能な、より高性能なスイッチング動作を行うアクティブ素子として、表示装置などへの利用が進められている。
　また、酸化物半導体の電子移動度は高いため、従来のアモルファスシリコンＴＦＴに比べてサイズを小型化しても、同等以上の性能を得ることが可能である。このため、酸化物半導体ＴＦＴを用いれば、表示装置などの画素領域中におけるＴＦＴの占有面積を減少させることができ、その結果、画素開口率を向上させることができる。したがって、より高輝度の表示を行う、または、バックライトの光量を抑えて低消費電力化を実現することができる。
　特に、スマートフォンなどに用いられる小型・高精細の液晶表示装置では、配線の最小幅制限（プロセスルール）などに起因して、画素の開口率を高くすることが容易ではない。そこで、酸化物半導体ＴＦＴを用いて画素開口率を向上させれば、消費電力を抑えながら高精細の表示を実現できるので有利である。
国際公開第２００９／０７５２８１号 特開２００９－１１７８２１号公報
　酸化物半導体ＴＦＴの製造プロセスにおいて、素子特性を向上させるために比較的高温（例えば、約３００℃以上）での熱処理が施される。この熱処理は、酸化物半導体層やソース・ドレイン電極を覆うように設けられたパッシベーション層（保護層）を形成した後に行われることが多い。ソース・ドレイン電極がパッシベーション層によって覆われていれば、熱処理時にソース・ドレイン電極の表面が酸化されにくいので高抵抗化が防止される。
　酸化物半導体ＴＦＴに用いられるパッシベーション層としては、酸化シリコン（ＳｉＯｘ）膜、酸化窒化シリコン（ＳｉＯｘＮｙ：ただしｘ＞ｙ）膜、窒化酸化シリコン（ＳｉＮｘＯｙ：ただしｘ＞ｙ）膜、または、窒化シリコン（ＳｉＮｘ）膜などが知られている。また、特許文献２には、酸化窒化シリコンなどの窒素を含む絶縁体と、窒素およびフッ素を含む絶縁体とを交互に堆積させることによって、多層構造のパッシベーション層を形成する技術が開示されている。
　ＴＦＴを覆うように設けられたパッシベーション層は、水素を比較的多く含んでいることがある。例えば、ＳｉＨ4（モノシラン）ガスやＮＨ3ガスを原料ガスとして用いてＣＶＤ法によって窒化シリコン（ＳｉＮｘ）膜を形成すると、形成される窒化シリコン膜に含まれる水素の量が比較的多くなる。このような水素含有量が比較的多い絶縁膜を設けた上で上記の熱処理を行うと、水素が酸化物半導体層に拡散することによって、ＴＦＴ特性が劣化することがあった。
　本発明は、上記課題を解決するためになされたものであり、特性の良好な半導体装置を安定して歩留まり良く提供することをその目的とする。
　本発明の実施形態による半導体装置は、基板と、前記基板の上に形成されたゲート電極と、前記ゲート電極の上に形成されたゲート絶縁層と、前記ゲート絶縁層の上に形成された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極の上に形成された絶縁層とを備える半導体装置であって、前記絶縁層は、前記ソース電極およびドレイン電極の上面の少なくとも一部と接し、０ｎｍ超３０ｎｍ以下の厚さを有する窒化シリコン層と、前記窒化シリコン層の上に形成された、３０ｎｍを超える厚さを有する酸化シリコン層とを含む。
　ある実施形態において、前記酸化シリコン層の厚さは５０ｎｍ以上４００ｎｍ以下である。
　ある実施形態において、前記ソース電極およびドレイン電極の上面であって前記窒化シリコン層と接する面は、Ｍｏ、Ｔｉ、ＣｕおよびＡｌからなる群から選択される少なくとも１種の元素を含む導電性材料から形成されている。
　ある実施形態において、前記ソース電極およびドレイン電極の前記接する面は、窒化モリブデンから形成されている。
　ある実施形態において、上記の半導体装置は、前記酸化物半導体層のチャネル領域上に形成されたエッチングストッパ層をさらに有する。
　ある実施形態において、前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層である。
　本発明の実施形態による半導体装置の製造方法は、基板を用意する工程（ａ）と、前記基板上に、ゲート電極を形成する工程（ｂ）と、前記基板上に、前記ゲート電極と絶縁された状態で前記ゲート電極と対向する酸化物半導体層を形成する工程（ｃ）と、前記基板上に、前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程（ｄ）と、前記基板上に、前記ソース電極およびドレイン電極の上面の少なくとも一部と接する絶縁層を形成する工程（ｅ）と、前記工程（ｅ）の後に、２３０℃以上４８０℃以下の温度で熱処理を行う工程（ｆ）とを包含し、前記工程（ｅ）は、前記ソース電極および前記ドレイン電極と接するように、窒素を含む第１絶縁領域を０ｎｍ超３０ｎｍ以下の厚さで形成する工程と、前記第１絶縁領域の上に、酸素を含む第２絶縁領域を３０ｎｍ超の厚さで形成する工程とを包含する。
　ある実施形態において、前記第１絶縁領域は、窒化シリコン層によって形成され、前記第２絶縁領域は、酸化シリコン層によって形成される。
　ある実施形態において、前記工程（ｄ）は、前記ソース電極およびドレイン電極の表面を、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌからなる群から選択される少なくとも一種の元素を含む導電性材料から形成する工程を包む。
　ある実施形態において、前記工程（ｅ）における窒化シリコン層を形成する工程は、ＳｉＨ4ガスとＮＨ3ガスとを含む原料ガスを用いるプラズマＣＶＤ法によって行われる。
　本発明の実施形態の半導体装置によれば、良好な素子特性を有する酸化物半導体ＴＦＴを備えるＴＦＴ基板を歩留まり高く作製することができる。
（ａ）および（ｂ）は、比較例のＴＦＴ基板を示す断面図である。 実施形態１のＴＦＴ基板を示す平面図である。 （ａ）は、図２のＡ－Ａ’線に沿った断面図であり、（ｂ）は、図２のＤ－Ｄ’線に沿った断面図である。 実施形態１のＴＦＴ基板の製造工程を示す断面図であり、（ａ）～（ｅ）はそれぞれ別の工程を示す。 実施形態１のＴＦＴ基板の製造工程を示す断面図であり、（ｆ）～（ｉ）はそれぞれ別の工程を示す。 実施形態１のＴＦＴ基板の製造工程を示す断面図であり、（ｊ）～（ｌ）はそれぞれ別の工程を示す。 実施形態２のＴＦＴ基板を示す平面図である。 （ａ）は、図７のＡ－Ａ’線に沿った断面図であり、（ｂ）は、図７のＤ－Ｄ’線に沿った断面図である。 実施形態２のＴＦＴ基板の製造工程を示す断面図であり、（ａ）～（ｅ）はそれぞれ別の工程を示す。 実施形態２のＴＦＴ基板の製造工程を示す断面図であり、（ｆ）～（ｊ）はそれぞれ別の工程を示す。
　まず、比較例の半導体装置（図１（ａ）および（ｂ））を参考にしながら、本発明の実施形態による半導体装置の概要を説明する。
　図１（ａ）は、比較例１の半導体装置（ここでは、液晶表示装置に用いられるＴＦＴ基板）９００を示す。ＴＦＴ基板９００は基板１０を備え、この基板１０上には、ゲート電極１２およびゲート絶縁膜２０を介してゲート電極１２と重なるように配置された酸化物半導体層１８が設けられている。また、酸化物半導体層１８には、ソース電極１４およびドレイン電極１６が接続されており、これらによってＴＦＴ（酸化物半導体ＴＦＴ）９５が形成されている。また、ＴＦＴ９５は、保護層として設けられたパッシベーション層９２によって覆われている。なお、ＴＦＴ基板９００には、ＴＦＴ９５のドレイン電極１６に接続された上層透明電極３０や、その下側に誘電体層２６を介して配置された下層透明電極３２などが設けられているが、ここでは説明を省略する。
　ＴＦＴ基板９００において、パッシベーション層９２は、ＳｉＮｘ膜（窒化シリコン膜）から形成されており、典型的には、１００～４００ｎｍの厚さを有する。ＳｉＮｘ膜は、緻密な膜であるので、ＴＦＴ９５を保護するために好適である。
　しかし、パッシベーション層９２が窒化シリコン膜から形成されている場合、熱処理時などにおいて、窒化シリコン膜に含まれる水素が酸化物半導体層１８へと拡散することがある。特に、ＳｉＨ4ガス（モノシランガス）やＮＨ3を原料ガスとして用いて形成された窒化シリコン膜を用いる場合、これが水素を比較的多く含むので、酸化物半導体層１８に水素が混入しやすい。
　水素は、酸化物半導体層１８のチャネル領域（バックチャネル側）に影響を及ぼす。その結果、モジュール作製後に行われるエージング工程を経ると、しきい値のシフト（ＴＦＴ特性の変化）が発生する。このため、ＴＦＴ基板９００を用いて表示パネルを構成すると、オフリークの発生またはオン電流の不足によって、パネル表示品位が低下する。したがって、酸化物半導体層１８には、なるべく水素が拡散されないことが好ましい。
　これに対して、図１（ａ）に示すように、ソースおよびドレイン電極１４、１６の下層に、酸化物半導体層１８のチャネル領域を覆う絶縁層（エッチングストッパ層）２１を設ける構成が知られている。エッチングストッパ層２１は、導電膜をエッチングすることによりソースおよびドレイン電極１４、１６を形成する工程において、酸化物半導体層１８にまでエッチングが進行することを防止するように機能する。また、エッチングストッパ層２１を酸化物（例えば、ＳｉＯ2）から形成すれば、パッシベーション層９２から酸化物半導体層１８への水素の拡散を抑制することができる。これにより、酸化物半導体層１８のバックチャネルでの還元反応が抑制されるので、ＴＦＴ特性の劣化を防止することができる。このようにエッチングストッパ層２１を設ける構成は、「チャネル保護型（またはエッチストッパ型）」と呼ばれる（後述）。
　ただし、チャネル保護型のＴＦＴ９５を形成する場合であっても、パッシベーション層９２が水素を多く含んでいることは、やはり、素子特性の劣化につながり得るため好ましくない。また、エッチングストッパ層２１を設ける場合には、製造工程が余分に必要となるという問題もある。
　そこで、比較例２として図１（ｂ）に示すように、パッシベーション層９４を、酸化物半導体層１８への影響がより小さい材料を用いて形成することが考えられ、例えば、ＳｉＯ2膜などの酸化膜から形成することが考えられる。なお、酸化物半導体ＴＦＴの保護層を酸化物から形成することについては、例えば、特許文献１に記載されている。
　図１（ｂ）に示すように、比較例２のＴＦＴ基板９０２では、パッシベーション層９４がＳｉＯ2膜から形成されているので、酸化物半導体層１８のチャネル領域を覆うエッチングストッパ層が設けられていない。すなわち、ＴＦＴ基板９０２には、上記のチャネル保護型のＴＦＴではなく、「チャネルエッチ型」（後述）のＴＦＴ９６が形成されている。
　しかし、本発明者によって次のことが確認された。すなわち、パッシベーション層９４をＳｉＯ2などの酸化膜から形成した場合において、その後に行う熱処理時などに、ソース・ドレイン電極１４、１６の表面が酸化しやすくなる。これは、ソース・ドレイン電極１４、１６とパッシベーション層９４との界面において、金属と酸化膜との酸化還元反応が生じるからである。このようにして、ソース・ドレイン電極１４、１６の表面に酸化膜が形成されると、パッシベーション層９４の密着性が低下することがある。その結果、後工程などにおいて、パッシベーション層９４が剥離してしまうおそれが生じ、歩留まり低下の要因となる。
　特に、ソース・ドレイン電極１４、１６の表面が、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌなどを含む金属材料（例えば、ＭｏＮ）から形成されている場合において、その表面に金属酸化膜が形成されると、ソース・ドレイン電極１４、１６上のＳｉＯ2膜が剥がれやすい。
　そこで、本発明者が鋭意研究を行った結果、図３（ａ）に示すように、ソース・ドレイン電極１４、１６の表面と接するように３０ｎｍ以下の薄い窒化シリコン層（例えばＳｉＮ膜）２２ａを設け、その上に酸化シリコン層（例えばＳｉＯ2膜）２２ｂを設けることが好ましいことがわかった。
　このような構成において、パッシベーション層２２が含む水素量は全体としては少ないので、酸化物半導体層１８への影響を抑え、ＴＦＴ特性の劣化を抑制することができる。また、ソース・ドレイン電極１４、１６上に直接的に酸化膜が配置されていないので、熱処理時に、ソース・ドレイン電極１４、１６の表面が酸化され、密着性が低下することが防止される。本発明者は、パッシベーション層２２の密着性の低下は、３０ｎｍ以下という薄い窒化シリコン層を介在させるだけで十分に防ぐことができることを見出し、これによって、酸化物半導体ＴＦＴの素子特性を高く保ったまま、パッシベーション膜２２の密着性の低下による膜剥がれの発生を防止することができた。
　以下、本発明の実施形態による半導体装置およびその製造方法を説明する。本発明の実施形態による半導体装置は、酸化物半導体からなる活性層を有する薄膜トランジスタ（酸化物半導体ＴＦＴ）を備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
　また、以下には、酸化物半導体層の下層にゲート電極が存在する、ボトムゲート構造を有する酸化物ＴＦＴを説明する。ボトムゲート構造を有する酸化物半導体ＴＦＴでは、通常、酸化物半導体層上に形成された導電層をエッチングすることにより、ソースおよびドレイン電極を形成する（ソース・ドレイン分離工程）。このとき、エッチングによる酸化物半導体層へのダメージを抑制するために、酸化物半導体層のチャネル領域を保護膜（上述のエッチングストッパ層２１）で覆った状態で、導電層のエッチングを行うこともできる。このようにして得られるＴＦＴを「チャネル保護型（またはエッチストッパ型）」と称する。これに対し、チャネル部分を保護膜で覆わずに導電層のエッチングを行うことによって得られるＴＦＴを「チャネルエッチ型」と称する。
　下記の実施形態１では、チャネル保護型のＴＦＴを備える半導体装置を説明し、実施形態２ではチャネルエッチ型のＴＦＴを備える半導体装置を説明する。
　（実施形態１）
　図２および図３（ａ）、（ｂ）は、実施形態１の半導体装置１００を示す。ここでは、半導体装置１００は、液晶表示装置に用いられるＴＦＴ基板（アクティブマトリクス基板）１００である。図２は、ＴＦＴ基板１００の平面構造の一例を模式的に示し、図３（ａ）および（ｂ）は、図２のＡ－Ａ’線に沿った断面およびＤ－Ｄ’線に沿った断面をそれぞれ示す。
　図２に示すように、ＴＦＴ基板１００は、表示に寄与する表示領域（アクティブ領域）１２０と、表示領域１２０の外側に位置する周辺領域（額縁領域）１１０とを有している。
　表示領域１２０には、複数のゲート配線２と複数のソース配線４とが設けられており、これらの配線で包囲されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されており、各画素において、複数のゲート配線２と複数のソース配線４との各交点の付近に能動素子である薄膜トランジスタ（ＴＦＴ）５が配置されている。また、ＴＦＴ５には画素ごとに設けられた画素電極３０が接続されており、画素電極３０に印加する電圧を制御することによって表示を行うことができる。
　周辺領域１１０には、ゲート配線２またはソース配線４と外部配線とを電気的に接続するための端子部２Ｔ、４Ｔが形成されている。ゲート配線端子部２Ｔおよびソース配線端子部４Ｔは、外部配線やＦＰＣなどを介して、ＴＦＴ基板１００の外部に設けられたゲートドライバおよびソースドライバ（ともに図示せず）にそれぞれ接続されている。
　以下、図３（ａ）を参照しながら、ＴＦＴ５の近傍の領域におけるＴＦＴ基板１００の構成を説明する。
　図３（ａ）に示すように、ＴＦＴ基板１００は、基板１０上に、ゲート電極１２と、ゲート電極１２を覆うゲート絶縁層２０と、ゲート絶縁層２０を介してゲート電極１２と重なるように配置された酸化物半導体層（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層）１８とを有する。また、酸化物半導体層１８上にはエッチングストッパ層２１が形成されており、このエッチングストッパ層２１に設けられた開口部２１ｈを通じて、ソース電極１４とドレイン電極１６とが、互いに離間された状態で、酸化物半導体層１８に接続されている。ＴＦＴ５は、これらの部材によって構成されている。ゲート電極１２にオン電圧が印加されたときにＴＦＴ５はオン状態となり、酸化物半導体層１８のチャネル領域を介してソース電極１４とドレイン電極１６とが導通する。
　本実施形態において、ソース電極およびドレイン電極１４、１６は、ＭｏＮ／Ａｌ／ＭｏＮの３層構造を有する。最下層のＭｏＮ層１４ａ、１６ａは、酸化物半導体層１８と接する層である。また、中間層としてＡｌ層１４ｂ、１６ｂが設けられており、その上に設けられた最上層のＭｏＮ層１４ｃ、１６ｃは、ソース電極およびドレイン電極１４、１６の表面を構成する層である。最上層のＭｏＮ層１４ｃ、１６ｃは、後述のパッシベーション層２２と接する。
　ＴＦＴ５を覆う保護絶縁層として、パッシベーション層２２が形成されている。パッシベーション層２２は、ソース電極およびドレイン電極１４、１６（より具体的には最上層のＭｏＮ層１４ｃ、１６ｃ）と接するように設けられた下層絶縁層２２ａと、下層絶縁層２２ａの上に設けられた上層絶縁層２２ｂとから構成されている。本実施形態において、下層絶縁層２２ａは、厚さ０ｎｍ超３０ｎｍ以下の窒化シリコン（ＳｉＮｘ）層から形成されており、上層絶縁層２２ｂは、厚さ３０ｎｍを超える酸化シリコン層（ＳｉＯｘ）から形成されている。
　下層絶縁層２２ａは窒化シリコン層から形成されているので、典型的には、水素を含有している。しかし、下層絶縁層２２ａの厚さは、上述のように０～３０ｎｍであり、一般的に形成されるパッシベーション層２２の厚さ（例えば、１００～４００ｎｍ）に比べて非常に薄い。このため、下層絶縁層２２ａに含まれる水素の量は、従来のようにパッシベーション層をＳｉＮｘ層の単層で構成した場合に比べると、十分に少ない。また、下層絶縁層２２ａの上に形成される上層絶縁層２２ｂは、下層絶縁層２２ｂに比べてより水素含有度が少ないＳｉＯｘ層から形成されている。したがって、全体としてパッシベーション層２２の水素含有量は多くない。
　このように、パッシベーション層２２は、下層絶縁層２２ａと上層絶縁層２２ｂとが積層された構成を有し、その水素含有率が厚さ方向において均一ではない。パッシベーション層２２における、ソース電極およびドレイン電極１４、１６に近い領域には水素含有率が比較的多い領域が形成され、ソース電極およびドレイン電極１４、１６から離れた領域には水素含有率が比較的少ない領域が形成される。
　また、上記構成のパッシベーション層２２において、ソース・ドレイン電極１４、１６と接する下層絶縁層２２ａは、窒素濃度が高い（あるいは窒素を含み、酸素を含まない）シリコン系絶縁層から形成されており、上層絶縁層２２ｂは、酸素濃度が高い（あるいは酸素を含み、窒素を含まない）シリコン系絶縁層から形成されている。
　さらに、パッシベーション層２２は、酸化窒化シリコン（ＳｉＯｘＮｙ：ただしｘ＞ｙ）層や、窒化酸化シリコン（ＳｉＮｘＯｙ：ただしｘ＞ｙ）層を含んでいても良い。この場合に、パッシベーション層２２は、ソース・ドレイン電極１４、１６に近いほど、窒素濃度が高くなるように構成されることが好ましい。パッシベーション層２２は、上記のように２層で構成されている必要はなく、３層以上で構成されていてもよい。
　パッシベーション層２２の上には、典型的には有機樹脂材料から形成される、層間絶縁層２４が形成されている。層間絶縁層２４は、層間の絶縁性を確保するとともに、基板表面を平坦化する層として機能する。
　また、層間絶縁層２４の上には、ＩＴＯやＩＺＯなどからなる下層透明電極３２が設けられている。下層透明電極３２は、開口部３２Ｈを有し、ＴＦＴ５（またはドレイン電極１６）と電気的に絶縁されるように形成されている。また、下層透明電極３２の上には、誘電体層（絶縁層）２６を介して、ＩＴＯやＩＺＯなどからなる上層透明電極３０が形成されている。
　下層透明電極３２は、例えば共通電極として機能する。また、上層透明電極３０は、例えば画素電極として機能する。下層透明電極３２と、上層透明電極３０と、これらに挟まれる誘電体層２６とによって、補助容量が形成されている。このように、下層透明電極３２を用いて補助容量を形成する場合、ゲート配線２と同層に、補助容量配線を設ける必要がないので開口率を向上させ得る。
　層間絶縁層２４および誘電体層２６には、ＴＦＴ５のドレイン電極１６（あるいはドレイン電極１６の延長部としてのドレインコンタクト部１６’）の表面に達するコンタクトホールＣＨが形成されている。また、下層透明電極３２の開口部３２Ｈの内側において下層透明電極３２とは独立するようにして、コンタクトホールＣＨ内に配置される透明接続部３２Ｃが設けられている。ドレイン電極１６と上層透明電極（画素電極）３０とは、コンタクトホールＣＨ内において、透明接続部３２Ｃを介して電気的に接続されている。
　また、図３（ｂ）に示すように、ＴＦＴ基板１００の周辺領域１１０には、ゲート電極１２やゲート配線２と同工程で形成されたゲート配線端子部２Ｔが設けられている。ゲート配線端子部２Ｔは、ゲート絶縁膜２０、エッチングストッパ層２１、パッシベーション層２２、層間絶縁層２４、および、誘電体層２６を貫通するコンタクトホール内で、下層透明電極３２と同層の透明接続部３２Ｔを介して、上層透明電極３０と同層の透明接続端子部３０Ｔに接続されている。
　このように構成されたＴＦＴ基板１００は、液晶表示装置において用いられ、ＴＦＴ基板１００と対向基板（図示せず）との間に液晶層を封止・保持させることによって液晶表示装置を得ることができる。
　以下、図４～図６を参照しながら、図２および図３（ａ）および（ｂ）に示した実施形態１のＴＦＴ基板１００の製造方法を説明する。
　図４（ａ）～（ｅ）、図５（ｆ）～（ｉ）、および、図６（ｊ）～（ｌ）は、ＴＦＴ基板１００の製造工程を示す。なお、図の左側には、図３（ａ）に示すＴＦＴ近傍の領域を示し、図の右側には、図３（ｂ）に示す端子部近傍の領域を示している。
　まず、図４（ａ）に示すように、基板１０を用意する。基板１０としては、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板または樹脂基板などを用いることができる。プラスチック基板又は樹脂基板としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等からなる基板が挙げられる。
　次に、基板１０上に、ゲート配線１２などを形成するための導電膜を５０ｎｍ～３００ｎｍの厚さで形成する。導電膜としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
　本実施形態では、スパッタ法により、アルミニウム（Ａｌ）を下層とし、モリブデンニオブ合金（ＭｏＮｂ）を上層とする積層導電膜（厚さ：約１００ｎｍ（ＭｏＮｂ）／２００ｎｍ（Ａｌ））を形成し、レジストマスクを用いてフォトリソグラフィ法によりこの導電膜を所望の形状にパターニングすることによってゲート電極１２を得ている。なお、この工程においてゲート配線２やゲート配線端子部２Ｔ（図２参照）も形成される。
　その後、図４（ｂ）に示すように、ゲート電極１２上にゲート絶縁層２０を形成する。ゲート絶縁層２０は、酸化シリコン（ＳｉＯx）層、窒化シリコン（ＳｉＮx）層、酸化窒化シリコン（ＳｉＯxＮy（ｘ＞ｙ））層、窒化酸化シリコン（ＳｉＮxＯy（ｘ＞ｙ））層等を適宜用いてプラズマＣＶＤ法等によって形成することができる。
　ゲート絶縁層２０は、多層構造を有していても良い。基板１０からの不純物等の拡散防止のため、下側ゲート絶縁層として、窒化シリコン層や窒化酸化シリコン層を設け、この上に、上側ゲート絶縁層として、酸化シリコン層や酸化窒化シリコン層を設けても良い。より低い成膜温度でゲートリーク電流の少ない緻密なゲート絶縁層を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、ゲート絶縁層に希ガス元素を混入させればよい。本実施形態では、ＳｉＨ4、ＮＨ3を反応ガスとして用いて、プラズマＣＶＤ法によって、厚さが１００ｎｍ～４００ｎｍの窒化シリコン層を形成している。
　その後、図４（ｃ）に示すように、ゲート絶縁層２０上に酸化物半導体膜をスパッタリング法により３０～１００ｎｍの厚さで形成し、これをフォトリソグラフィ工程においてレジストマスクを用いてエッチングを行って所望の形状（典型的には島状）に加工することによって酸化物半導体層１８を形成する。また、酸化物半導体層１８を形成した後、酸化物半導体層１８の表面に対して酸素プラズマ処理などを施しても良い。酸化物半導体層１８の厚さは、約３０ｎｍ以上約１００ｎｍ以下が好ましく、例えば、５０ｎｍである。
　酸化物半導体層１８は、ここでは、Ｉｎ、ＧａおよびＺｎを１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系のアモルファス酸化物半導体膜をパターニングすることによって形成されている。ただし、Ｉｎ、ＧおよびＺｎの割合は上記に限定されず適宜選択され得る。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層１８を形成することもできる。
　より具体的には、酸化物半導体膜として、例えば、ＩｎＧａＯ3（ＺｎＯ）5膜、酸化マグネシウム亜鉛（ＭｇxＺn1-xＯ）膜、又は、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）膜、酸化カドミウム（ＣｄＯ）膜を用いることができる。また、１族元素、１３族元素、１４族元素、１５族元素又は１７族元素等のうち一種、又は複数種の不純物元素が添加されたＺｎＯ膜を用いてもよい。ＺｎＯ膜には不純物元素が添加されていなくてもよい。また、ＺｎＯ膜は、非晶質（アモルファス）状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態であってもよい。
　酸化物半導体層１８を形成する材料として、アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を用いれば、低温で製造でき、また、高い移動度を実現することができる。ただし、アモルファスＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜に代えて、所定の結晶軸（Ｃ軸）に関して結晶性を示すＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜を用いても良い。
　なお、ゲート絶縁層２０の最上層（すなわち酸化物半導体層１８に接する層）は、酸化物層（例えばＳｉＯ2層）であることが好ましい。これにより、酸化物半導体層１８に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層１８の酸素欠損を効果的に低減できる。
　その後、図４（ｄ）に示すように、酸化物半導体層１８を覆うように、例えばＳｉＯｘ膜からなる絶縁膜２１’を形成し、その後、図４（ｅ）に示すように、パターニングすることによって、酸化物半導体層１８のチャネル領域を覆う部分を含むエッチングストッパ層２１を形成する。上記のように、エッチングストッパ層２１を酸化物層から形成すれば、酸化物半導体層１８の酸素欠損を効果的に低減できるので好ましい。なお、図示する形態において、エッチングストッパ層２１は、島状の酸化物半導体層１８における対向する２辺に対応して配置された一対の開口部２１ｈを有しており（図２参照）、この開口部２１ｈにおいて酸化物半導体層１８が露出している。ただし、この形態は例示であり、その他の形態を有していてもよい。例えば、エッチングストッパ層２１は、酸化物半導体層１８のチャネル領域のみを覆うように島状に設けられていてもよい。
　また、周辺領域では、このエッチングストッパ層２１を形成する工程において、ゲート配線端子部２Ｔの上のゲート絶縁膜２０および絶縁膜２１’がエッチングによって除去され、ゲート配線端子部２Ｔの表面が露出する。
　その後、図５（ｆ）に示すように、スパッタリング法などによって形成した導電膜を、フォトリソグラフィ法によって所望の形状に加工することによって、ソース電極１４およびドレイン電極１６を形成する。なお、この工程においてソース配線４やソース配線端子部４Ｔ（図２参照）も同時に形成される。
　本実施形態では、ソース電極１４およびドレイン電極１６は、ＭｏＮ／Ａｌ／ＭｏＮの３層（すなわち、最下層のＭｏＮ層１４ａ、１６ａ：中間層のＡｌ層１４ｂ、１６ｂ：最上層のＭｏＮ層１４ｃ、１６ｃの３層）構造を有するように形成されている。最下層のＭｏＮ層１４ａ、１６ａの厚さは、例えば３０ｎｍ～７０ｎｍであり、中間層のＡｌ層１４ｂ、１６ｂの厚さは、例えば１００ｎｍ～２５０ｎｍであり、最上層のＭｏＮ層１４ｃ、１６ｃの厚さは、例えば５０ｎｍ～１５０ｎｍである。また、下層のＭｏＮ層１４ａ、１６ａは、上層のＭｏＮ層１４ｃ、１６ｃよりも窒素含有量が多いことが好ましい。ソース電極１６およびドレイン電極１８をこのように構成することによって、ソース電極１４およびドレイン電極１６の断面形状を順テーパ状に形成することができる。
　なお、ソース電極１４およびドレイン電極１６を形成する導電性材料としては、例えば、モリブデン（Ｍｏ）、銅（Ｃｕ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等の金属又はその合金、若しくはその金属窒化物などを適宜用いることができる。また、ソース電極１４およびドレイン電極１６は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化インジウム（Ｉｎ2Ｏ3）、酸化錫（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）、窒化チタン等の透光性を有する材料からなる層を含んでいても良い。ただし、ソース電極１４およびドレイン電極１６の表面は、典型的には、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌを含む材料（例えば、ＭｏＮ）から形成される。
　なお、ソース電極１４およびドレイン電極１６を形成する際のフォトリソグラフィ工程におけるエッチングプロセスは、ドライエッチング又はウエットエッチングのどちらであってもよい。ただし、大面積基板を処理するには、線幅寸法シフトの少ないドライエッチングが適している。このエッチング工程において、酸化物半導体層１８上にはエッチングストッパ層２１がすでに設けられているので、酸化物半導体層１８にまでエッチングが進行することは防止される。
　次に、図５（ｇ）に示すように、ＴＦＴ５を覆うようにして、保護層としての絶縁層であるパッシベーション層２２を形成する。パッシベーション層２２を形成する工程は、ソース電極およびドレイン電極１４、１６と接するように窒素を含む絶縁領域を０ｎｍ超３０ｎｍ以下の厚さで形成する工程と、その後、酸素を含む絶縁領域を３０ｎｍ超の厚さで形成する工程とを含んでいる。より具体的には、パッシベーション層２２を形成する工程は、３０ｎｍ以下の厚さの窒化シリコン層（下層絶縁層）２２ａを形成する工程と、その上に、３０ｎｍ超の厚さの酸化シリコン層（上層絶縁層）２２ｂを形成する工程とを含んでいる。
　窒化シリコン層２２ａは、例えば、ＳｉＨ4とＮＨ3とＮ2との混合ガスを反応ガスとして用いて、プラズマＣＶＤ法などによって形成することができる。また、酸化シリコン層２２ｂは、例えば、ＳｉＨ4とＮ2Ｏとの混合ガスを反応ガスとして用いて、プラズマＣＶＤ法などによって形成することができる。なお、窒化シリコン層２２ａおよび酸化シリコン層２２ｂの少なくとも一方は、スパッタ法で形成されていてもよい。
　ここで、窒化シリコン層２２ａは、０ｎｍ超３０ｎｍ以下の厚さとなるように形成される。窒化シリコン層２２ａの厚さは、成膜時間を調節することによって容易に制御することができる。窒化シリコン層２２ａの厚さは、２ｎｍ以上１０ｎｍ以下であることがより好ましい。また、酸化シリコン層２２ｂは、窒化シリコン層２２ａよりも厚く形成されており、その厚さは、５０ｎｍ以上４００ｎｍ以下であることが好ましく、１００ｎｍ以上３００ｎｍ以下であることがさらに好ましい。
　パッシベーション層２２は、酸化窒化シリコン（ＳｉＯｘＮｙ：ただしｘ＞ｙ）層や、窒化酸化シリコン（ＳｉＮｘＯｙ：ただしｘ＞ｙ）層を含んでいても良い。この場合に、パッシベーション層２２は、ソース・ドレイン電極１４、１６に近いほど、窒素濃度が高くなるように構成されることが好ましい。パッシベーション層２２は、上記のように２層で構成されている必要はなく、３層以上で構成されていてもよい。
　このようにして厚さ方向において膜質が異なる領域が設けられたパッシベーション層２２を形成した後、後述する層間絶縁層２４を形成する工程の前に、基板全面に対して約３５０℃程度での熱処理（アニール処理）を行うことによって、ＴＦＴ５の素子特性や信頼性を向上させることができる。熱処理をこのタイミングで行えば、パッシベーション層２２で覆われているソース・ドレイン電極１４、１６の表面が酸化されて配線抵抗が高くなることは防止される。また、層間絶縁層２４を形成する前に行うことで、酸化物半導体層１８のチャネル領域に酸素欠陥が生じている場合に、これを酸化させることによって酸素欠陥を低減させやすいので、所望のＴＦＴ特性を実現しやすい。
　この熱処理時において、ソース・ドレイン電極の上層１４ｃ、１６ｃには窒化シリコン層２２ａが接しているので、ソース・ドレイン電極の表面（上層１４ｃ、１６ｃ）に金属酸化膜が形成されることが防止される。これにより、パッシベーション層２２の密着性の低下が抑制される。また、窒化シリコン層２２ａが薄層であり、大部分が酸化シリコン層２２ｂから形成されているので、パッシベーション層２２の含有水素量は少なく、したがって、酸化物半導体層１８のバックチャネルに水素が及ぼす影響は小さくて済む。これにより、エージングを行ったあとにも、ＴＦＴにおけるしきい値のシフトは生じにくく、オフリークやオン電流不足などが生じることによってパネル表示品位が悪化されることは防止される。
　なお、熱処理の温度は特に限定しないが、典型的には２３０℃以上４８０℃以下の温度であり、好ましくは２５０℃以上３５０℃以下である。熱処理時間も特に限定しないが、例えば３０分以上１２０分以下である。熱処理は、層間絶縁層２４の材料によっては、層間絶縁層２４を形成した後に行われてもよい。
　その後、図５（ｈ）に示すように、パッシベーション層２２上には、感光性樹脂膜などから形成される層間絶縁層（平坦化層）２４が形成される。層間絶縁層２４は、有機材料からなる層であることが好ましい。層間絶縁層２４には、開口部が形成されている。開口部は、ドレイン電極１６の延長部としてのドレインコンタクト部１６’の上方に設けられる。また、周辺領域においては、ゲート配線端子部２Ｔやソース配線端子部４Ｔ（図示せず）の上方に開口部が形成される。
　その後、図５（ｉ）に示すように、開口部が設けられた層間絶縁層２４をマスクとして用いて、パッシベーション層２２のエッチングを行うことによって、ドレイン電極１６の延長部（ドレインコンタクト部１６’）に達するコンタクトホールＣＨ１が形成される。また、ゲート配線端子部２Ｔ（およびソース配線端子部２Ｔ）に達するコンタクトホールＣＨ１’も形成される。
　その後、図６（ｊ）に示すように、ＩＴＯやＩＺＯなどからなる透明導電膜をパターニングすることによって、下層透明電極３２を層間絶縁層２４上に形成する。同時に、下層透明電極３２と分離された状態の透明接続部３２Ｃを、コンタクトホールＣＨ１の内部において露出したドレインコンタクト部１６’と接するように形成する。透明接続部３２Ｃは、コンタクトホールＣＨ１の側壁などを覆っていても良い。さらに、周辺領域においては、コンタクトホールＣＨ１’内でゲート配線端子部２Ｔ（およびソース配線端子部４Ｔ）と接する透明接続部３２Ｔを形成する。
　その後、図６（ｋ）に示すように、下層透明電極３２などを覆う誘電体層２６を、基板全体面に対して設けた後、すでに設けたコンタクトホールＣＨ１と重なるように、コンタクトホールＣＨ２を誘電体層２６に設ける。これにより、ＴＦＴ５のドレインコンタクト部１６’との接続を可能にするコンタクトホールＣＨが得られる。
　誘電体層２６は、スパッタ法や、ＣＶＤ法を用いて、１００ｎｍ～３００ｎｍの厚さの窒化シリコン膜または酸化シリコン膜を形成することによって得られる。窒化酸化シリコン膜や、酸化窒化シリコン膜を用いて形成してもよい。コンタクトホールＣＨ２を形成するためのエッチングは、フォトリソグラフィ法によって行えばよい。
　その後、図６（ｌ）に示すように、ＩＴＯやＩＺＯなどからなる透明導電膜をパターニングすることによって、上層透明電極（画素電極）３０を誘電体層２６上に形成する。また、周辺領域においては、コンタクトホールＣＨ’内でゲート配線端子部２Ｔ（およびソース配線端子部４Ｔ）と接続される透明接続部３０Ｔを形成する。
　上層透明電極３０は、コンタクトホールＣＨ内で、透明接続部３２Ｃを介してドレインコンタクト部１６’に電気的に接続される。上層透明電極３０は、典型的には、ゲート配線２とソース配線４とによって囲まれる領域の全体を覆うように、画素ごとに形成されている。
　このようにして得られたＴＦＴ基板１００は、液晶表示装置のアクティブマトリクス基板として好適に用いられる。なお、表示モードに応じて、画素電極３０の形状は適宜選択されてよい。例えば、画素電極３０を互いに平行に延びる複数の細長電極を含むように形成し、下層透明電極３２との間に斜め電界を発生させることによって、ＦＦＳモードで動作する液晶表示装置に用いることもできる。また、表示モードに応じて、画素電極３０上に、垂直または水平配向膜が設けられていても良いことは言うまでもない。
　以上、実施形態１の半導体装置として、酸化物半導体ＴＦＴを有するＴＦＴ基板１００を説明したが、このＴＦＴ基板１００を用いれば、表示品位に優れた表示装置を歩留まり高く作製することが可能である。
　（実施形態２）
　図７および図８（ａ）および（ｂ）は、実施形態２のＴＦＴ基板２００を示す。本実施形態のＴＦＴ基板２００が、実施形態１のＴＦＴ基板１００と異なる点は、酸化物半導体層１８の上に、エッチングストッパ層２４が形成されていない点である。すなわち、本実施形態のＴＦＴ基板２００は、チャネルエッチ型のＴＦＴ６を備える。なお、実施形態１と同様の構成要素については同じ参照符号を付すとともに説明を省略する。
　図８（ａ）および（ｂ）に示すように、ＴＦＴ基板２００において、ＴＦＴ６を覆うように設けられたパッシベーション層２３は、ソースおよびドレイン電極１４、１６と接するとともに、酸化物半導体層１８のチャネル領域とも接するように設けられている。
　本実施形態において、パッシベーション層２３は、実施形態１のパッシベーション層２２と同様に、下層絶縁層２３ａと、下層絶縁層２３ａの上に設けられた上層絶縁層２３ｂとから構成されている。下層絶縁層２３ａは、厚さ０ｎｍ超３０ｎｍ以下の窒化シリコン（ＳｉＮｘ）層から形成されており、上層絶縁層２３ｂは、厚さ３０ｎｍを超える酸化シリコン層（ＳｉＯｘ）から形成されている。
　下層絶縁層２３ａは、窒化シリコン層から形成されているので、典型的には、水素を含有している。しかし、下層絶縁層２３ａの厚さは、上述のように３０ｎｍ以下であり、一般的に形成されるパッシベーション層２３の厚さ（例えば、１００～４００ｎｍ）に比べて非常に薄い。このため、下層絶縁層２３ａに含まれる水素の量は、従来のようにパッシベーション層２３をＳｉＮｘ層の単層で構成した場合に比べると、十分に少ない。また、下層絶縁層２３ａの上に形成される上層絶縁層２３ｂは、下層絶縁層２３ａに比べてより水素含有度が少ないＳｉＯｘ層から形成されている。したがって、全体としてパッシベーション層２３の水素含有量は多くない。
　このように、パッシベーション層２３が酸化物半導体層１８のチャネル領域と接している場合であっても、下層絶縁層２３ａは薄い層であるので、酸化物半導体層１８への水素の拡散は、ＴＦＴ特性にそれほど大きい影響を及ぼさない。したがって、実施形態１と同様に、良好な素子特性を有する酸化物半導体ＴＦT６を得ることができる。
　また、ソース電極およびドレイン電極１４、１６には、下層絶縁層２３ａとしての窒化シリコン層が接しているので、熱処理時にも密着性の低下が生じず、膜剥がれの発生を防止して、歩留まり高くＴＦＴ基板２００を作製することができる。
　図９（ａ）～（ｅ）および図１０（ｆ）～（ｊ）は、ＴＦＴ基板２００の製造工程を示す。なお、図９（ａ）～（ｃ）に示す工程は、図４（ａ）～（ｃ）に示した実施形態１の製造工程と同じであるので、ここでは説明を省略する。
　図９（ｄ）に示すように、本実施形態では、酸化物半導体層１８を形成した後に、エッチングストッパ層２１を設けることなく、ソース電極およびドレイン電極１４、１６を、酸化物半導体層１８と接続されるように互いに離間して形成する。このように、エッチングストッパ層２１を設ける工程が必要ないので、製造プロセスを、実施形態１の場合に比べてより簡略化できる。
　ただし、図９（ｄ）に示す工程において、ソースおよびドレイン電極の分離のためにエッチングを行うと、酸化物半導体層１８のチャネル領域にまでオーバーエッチされる可能性がある。また、ソースおよびドレイン電極１４、１６を形成するための導電膜が、酸化物半導体層１８のチャネル領域と直接接することによって、この導電膜の底面を形成する金属膜に含まれる金属元素が、酸化物半導体層１８に拡散するおそれがある。
　なお、ソースおよびドレイン電極１４、１６の構成や材料は、実施形態１と同様であって良い。ソースおよびドレイン電極１４、１６の表面は、典型的には、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌを含む材料（例えば、ＭｏＮ）から形成される。
　その後、図９（ｅ）に示すように、パッシベーション層２３が形成される。本実施形態では、エッチングストッパ層が設けられていないので、パッシベーション層２３は、ソース電極１４、ドレイン電極１６および酸化物半導体層１８に接するように形成される。
　その後、実施形態１と同様にして、熱処理が行われ、ＴＦＴ６の素子特性を向上させることができる。この工程において、ソース・ドレイン電極の上層１４ｃ、１６ｃには窒化シリコン層２３ａが接しているので、ソース・ドレイン電極の表面に金属酸化膜が形成されることが防止される。これにより、パッシベーション層２３の密着性の低下が抑制される。また、窒化シリコン層２３ａが薄層であるので、酸化物半導体層１８のバックチャネルに水素が及ぼす影響は小さい。
　その後に行われる、図１０（ｆ）～（ｊ）に示す工程は、図５（ｈ）、（ｇ）および図６（ｊ）～（ｌ）に示した工程と、それぞれ略同様であるので、ここでは説明を省略する。なお、エッチングストッパ層が設けられていないことによって、周辺領域においてコンタクトホールＣＨ１’を形成する際に、エッチングストッパ層のエッチングが不要である点において、実施形態１の場合と異なっている。
　このように形成されたＴＦＴ基板２００を用いれば、表示品位に優れた表示装置を歩留まり高く作製することが可能である。
　以上、本発明の実施形態を説明したが、種々の改変が可能であることは言うまでもない。例えば、上記にはゲート電極が半導体層の下方に配置されるボトムゲート型のＴＦＴを説明したが、トップゲート構造を有するＴＦＴにも適用できる。トップゲート構造のＴＦＴにおいても、金属配線や電極を覆うように保護層としての絶縁層（パッシベーション層）が設けられる。そこで、パッシベーション層の内の金属配線と接する領域に３０ｎｍ以下の厚さの窒化シリコン層を設け、その上に酸化シリコン層を設けることによって、膜剥がれを防止しながら、良好な素子特性を実現し得る。また、上記には半導体層の上面がソース電極およびドレイン電極と接する形態を説明したが、ソース電極およびドレイン電極を先に形成し、これに跨るように島状の半導体層を形成することで得られるボトムコンタクト構造のＴＦＴに適用してもよい。
　また、上記には液晶表示装置に用いるアクティブマトリクス基板を説明したが、有機ＥＬ表示装置のためのアクティブマトリクス基板を作製することも可能である。有機ＥＬ表示装置では、画素毎に設けられた発光素子が、有機ＥＬ層、スイッチング用ＴＦＴおよび駆動用ＴＦＴを備えており、このＴＦＴに本発明の実施形態による半導体装置を利用できる。さらに、ＴＦＴをアレイ状に並べて選択トランジスタとして用いることで、記憶素子（酸化物半導体薄膜メモリ）を構成することもできる。また、イメージセンサにも適用できる。
　本発明の実施形態による半導体装置およびその製造方法は、表示装置用のＴＦＴ基板およびその製造方法などとして好適に利用される。
　２　ゲート配線
　４　ソース配線
　５、６　ＴＦＴ（酸化物半導体ＴＦＴ）
　１０　基板
　１２　ゲート電極
　１４　ソース電極
　１６　ドレイン電極
　１８　酸化物半導体層
　２０　ゲート絶縁層
　２１　エッチングストッパ層
　２２　パッシベーション層
　２２ａ　下層絶縁層（窒化シリコン層）
　２２ｂ　上層絶縁層（酸化シリコン層）
　２４　層間絶縁層（平坦化層）
　２６　誘電体層
　３０　上層透明電極（画素電極）
　３２　下層透明電極（共通電極）
　１００、２００　ＴＦＴ基板
　１１０　周辺領域
　１２０　表示領域

Claims (11)

  1. 　基板と、
    　前記基板の上に形成されたゲート電極と、
    　前記ゲート電極の上に形成されたゲート絶縁層と、
    　前記ゲート絶縁層の上に形成された酸化物半導体層と、
    　前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極と、
    　前記ソース電極および前記ドレイン電極の上に形成された絶縁層と
    　を備える半導体装置であって、
    　前記絶縁層は、
    　　前記ソース電極およびドレイン電極の上面の少なくとも一部と接し、０ｎｍ超３０ｎｍ以下の厚さを有する窒化シリコン層と、
    　　前記窒化シリコン層の上に形成された、３０ｎｍを超える厚さを有する酸化シリコン層とを含む、半導体装置。
  2. 　前記酸化シリコン層の厚さは５０ｎｍ以上４００ｎｍ以下である請求項１に記載の半導体装置。
  3. 　前記ソース電極およびドレイン電極の上面であって前記窒化シリコン層と接する面は、Ｍｏ、Ｔｉ、ＣｕおよびＡｌからなる群から選択される少なくとも１種の元素を含む導電性材料から形成されている請求項１または２に記載の半導体装置。
  4. 　前記ソース電極およびドレイン電極の前記接する面は、窒化モリブデンから形成されている請求項３に記載の半導体装置。
  5. 　前記酸化物半導体層のチャネル領域上に形成されたエッチングストッパ層をさらに有する請求項１から４のいずれかに記載の半導体装置。
  6. 　前記酸化物半導体層はＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体から形成されている、請求項１から５のいずれかに記載の半導体装置。
  7. 　基板を用意する工程（ａ）と、
    　前記基板上に、ゲート電極を形成する工程（ｂ）と、
    　前記基板上に、前記ゲート電極と絶縁された状態で前記ゲート電極と対向する酸化物半導体層を形成する工程（ｃ）と、
    　前記基板上に、前記酸化物半導体層と接続されるソース電極およびドレイン電極を形成する工程（ｄ）と、
    　前記基板上に、前記ソース電極およびドレイン電極の上面の少なくとも一部と接する絶縁層を形成する工程（ｅ）と、
    　前記工程（ｅ）の後に、２３０℃以上４８０℃以下の温度で熱処理を行う工程（ｆ）と、
    を包含する半導体装置の製造方法であって、
    　前記工程（ｅ）は、
    　　前記ソース電極および前記ドレイン電極と接するように、窒素を含む第１絶縁領域を０ｎｍ超３０ｎｍ以下の厚さで形成する工程と、
    　　前記第１絶縁領域の上に、酸素を含む第２絶縁領域を３０ｎｍ超の厚さで形成する工程と
    　を包含する、半導体装置の製造方法。
  8. 　前記第１絶縁領域は、窒化シリコン層によって形成され、前記第２絶縁領域は、酸化シリコン層によって形成される、請求項７に記載の半導体装置の製造方法。
  9. 　前記工程（ｄ）は、前記ソース電極およびドレイン電極の表面を、Ｍｏ、Ｔｉ、Ｃｕ、Ａｌからなる群から選択される少なくとも一種の元素を含む導電性材料から形成する工程を包む、請求項７または８に記載の半導体装置の製造方法。
  10. 　前記工程（ｅ）における窒素シリコン層を形成する工程は、ＳｉＨ4ガスとＮＨ3ガスとを含む原料ガスを用いるプラズマＣＶＤ法によって行われる請求項８に記載の半導体装置の製造方法。
  11. 　前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体から形成されている、請求項７から１０のいずれかに記載の半導体装置の製造方法。
PCT/JP2013/069677 2012-07-27 2013-07-19 半導体装置およびその製造方法 WO2014017406A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201380039845.5A CN104508808B (zh) 2012-07-27 2013-07-19 半导体装置及其制造方法
US14/417,232 US20150187948A1 (en) 2012-07-27 2013-07-19 Semiconductor device and method for producing same
JP2014526899A JP5855752B2 (ja) 2012-07-27 2013-07-19 半導体装置およびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2012166705 2012-07-27
JP2012-166705 2012-07-27

Publications (1)

Publication Number Publication Date
WO2014017406A1 true WO2014017406A1 (ja) 2014-01-30

Family

ID=49997219

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/069677 WO2014017406A1 (ja) 2012-07-27 2013-07-19 半導体装置およびその製造方法

Country Status (5)

Country Link
US (1) US20150187948A1 (ja)
JP (1) JP5855752B2 (ja)
CN (1) CN104508808B (ja)
TW (1) TW201411855A (ja)
WO (1) WO2014017406A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681626A (zh) * 2015-03-03 2015-06-03 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板
JP2018110099A (ja) * 2016-12-30 2018-07-12 エルジー ディスプレイ カンパニー リミテッド 有機発光表示装置及びその製造方法
WO2019026704A1 (ja) * 2017-08-01 2019-02-07 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
JPWO2020074999A1 (ja) * 2018-10-12 2021-10-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104335332B (zh) * 2012-05-28 2017-09-05 夏普株式会社 半导体装置及其制造方法
JP6115787B2 (ja) * 2013-12-18 2017-04-19 ソニー株式会社 固体撮像装置およびその製造方法、並びに電子機器
CN103728803B (zh) * 2013-12-26 2015-04-08 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示装置
CN106575062B (zh) * 2014-08-07 2019-11-08 夏普株式会社 有源矩阵基板及其制造方法
CN104576659A (zh) * 2015-02-09 2015-04-29 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示装置
TWI551931B (zh) * 2015-03-23 2016-10-01 群創光電股份有限公司 顯示器面板
KR102436813B1 (ko) * 2017-12-08 2022-08-29 삼성디스플레이 주식회사 표시 패널 및 그 제조방법
CN108364960B (zh) * 2018-02-22 2021-01-22 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置及制备方法
US10804406B2 (en) * 2018-10-30 2020-10-13 Sharp Kabushiki Kaisha Thin-film transistor substrate, liquid crystal display device including the same, and method for producing thin-film transistor substrate
CN109950254B (zh) * 2019-03-15 2020-12-18 惠科股份有限公司 一种阵列基板及其制造方法和显示面板
CN109979946B (zh) * 2019-03-15 2021-06-11 惠科股份有限公司 一种阵列基板及其制造方法和显示面板
US11488990B2 (en) * 2019-04-29 2022-11-01 Sharp Kabushiki Kaisha Active matrix substrate and production method thereof
CN110349974A (zh) * 2019-06-25 2019-10-18 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制备方法、显示装置
CN111403425B (zh) * 2020-03-31 2023-04-14 成都京东方显示科技有限公司 阵列基板及其制作方法、显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009122656A (ja) * 2007-10-23 2009-06-04 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011135061A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011155125A1 (ja) * 2010-06-08 2011-12-15 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
WO2011162242A1 (ja) * 2010-06-24 2011-12-29 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125758B2 (en) * 2004-04-20 2006-10-24 Applied Materials, Inc. Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors
KR101474774B1 (ko) * 2008-07-07 2014-12-19 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
TWI343496B (en) * 2008-07-07 2011-06-11 Au Optronics Corp Method for fabricating pixel structure
JP5595003B2 (ja) * 2008-10-23 2014-09-24 株式会社半導体エネルギー研究所 表示装置
KR101623956B1 (ko) * 2010-01-15 2016-05-24 삼성전자주식회사 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자
US8735231B2 (en) * 2010-08-26 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of dual-gate thin film transistor
TW201322456A (zh) * 2011-11-25 2013-06-01 Chunghwa Picture Tubes Ltd 薄膜電晶體及其製造方法
KR102094847B1 (ko) * 2013-07-03 2020-03-31 삼성디스플레이 주식회사 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법
TWI560882B (en) * 2014-01-17 2016-12-01 E Ink Holdings Inc Semiconductor structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009122656A (ja) * 2007-10-23 2009-06-04 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2011135061A (ja) * 2009-11-27 2011-07-07 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
WO2011155125A1 (ja) * 2010-06-08 2011-12-15 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
WO2011162242A1 (ja) * 2010-06-24 2011-12-29 シャープ株式会社 半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104681626A (zh) * 2015-03-03 2015-06-03 京东方科技集团股份有限公司 氧化物薄膜晶体管及其制作方法、阵列基板
JP2018110099A (ja) * 2016-12-30 2018-07-12 エルジー ディスプレイ カンパニー リミテッド 有機発光表示装置及びその製造方法
US10361257B2 (en) 2016-12-30 2019-07-23 Lg Display Co., Ltd. Organic light-emitting display device and method of manufacturing the same
WO2019026704A1 (ja) * 2017-08-01 2019-02-07 シャープ株式会社 薄膜トランジスタ基板及びそれを備えた液晶表示装置並びに薄膜トランジスタ基板の製造方法
JPWO2020074999A1 (ja) * 2018-10-12 2021-10-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
JP7374918B2 (ja) 2018-10-12 2023-11-07 株式会社半導体エネルギー研究所 半導体装置
US11935964B2 (en) 2018-10-12 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Also Published As

Publication number Publication date
CN104508808B (zh) 2017-05-17
TW201411855A (zh) 2014-03-16
CN104508808A (zh) 2015-04-08
US20150187948A1 (en) 2015-07-02
JPWO2014017406A1 (ja) 2016-07-11
JP5855752B2 (ja) 2016-02-09

Similar Documents

Publication Publication Date Title
JP5855752B2 (ja) 半導体装置およびその製造方法
TWI538222B (zh) 半導體裝置
KR101280649B1 (ko) 반도체 장치 및 그 제조 방법
TWI550877B (zh) 半導體裝置之製造方法
WO2012144165A1 (ja) 薄膜トランジスタ、表示パネル及び薄膜トランジスタの製造方法
WO2015194417A1 (ja) 半導体装置
KR20100027377A (ko) 박막 트랜지스터 기판 및 이의 제조 방법
US9508544B2 (en) Semiconductor device and method for manufacturing same
WO2015040982A1 (ja) 半導体装置、表示装置および半導体装置の製造方法
US11637132B2 (en) Active matrix substrate and method for manufacturing same
TW201342616A (zh) 半導體裝置及其製造方法
TWI497689B (zh) 半導體元件及其製造方法
WO2018061954A1 (ja) 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法及び表示装置
US8900914B2 (en) TFT substrate and method for manufacturing same
US11476282B2 (en) Active matrix substrate and method for manufacturing same
WO2016104253A1 (ja) 半導体装置
WO2012169397A1 (ja) 薄膜トランジスタ、その製造方法、および表示素子
TWI559554B (zh) 半導體裝置及其製造方法
US11695016B2 (en) Active matrix substrate and method for manufacturing same
US11688743B2 (en) Active matrix substrate and method for manufacturing same
JP7437359B2 (ja) アクティブマトリクス基板およびその製造方法
US11791345B2 (en) Active matrix substrate and method for manufacturing same
WO2016084687A1 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13823141

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2014526899

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14417232

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 13823141

Country of ref document: EP

Kind code of ref document: A1