WO2015040982A1 - 半導体装置、表示装置および半導体装置の製造方法 - Google Patents

半導体装置、表示装置および半導体装置の製造方法 Download PDF

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Abstract

　半導体装置は、基板（１１）と、基板に支持された薄膜トランジスタ（１０）とを備える。薄膜トランジスタは、ゲート電極（１２）と、半導体層（１６）と、ゲート電極および半導体層の間に設けられたゲート絶縁層（１４）と、それぞれが半導体層に接するソース電極（１８ｓ）およびドレイン電極（１８ｄ）とを有する。ソース電極およびドレイン電極のそれぞれは、アルミニウムまたは銅を含む主層（１８ｂ）と、主層の基板側に配置された下層であって、高融点金属を含む第１層を有する下層（１８ａ）と、主層の基板とは反対側に配置された上層であって、高融点金属を含む第２層を有する上層（１８ｃ）と、を有しており、上層は、主層の上面（Ｓｔ）を覆い、かつ、主層の側面（Ｓｇ）のうちの少なくとも半導体層に重なる部分を覆うように設けられている。

Description

半導体装置、表示装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関し、特に、薄膜トランジスタ（ＴＦＴ）を備える半導体装置およびその製造方法に関する。また、本発明は、そのような半導体装置を備えた表示装置にも関する。
　近年、アクティブマトリクス基板を備える表示装置が広く用いられている。アクティブマトリクス基板は、画素ごとに薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」）等のスイッチング素子を備えている。スイッチング素子としてＴＦＴを備えるアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。
　液晶表示装置等に用いられるＴＦＴ基板は、例えば、ガラス基板と、ガラス基板に支持された複数のＴＦＴと、ゲート配線およびソース配線と、マトリクス状に配列された画素電極とを有している。各ＴＦＴのゲート電極はゲート配線に、ソース電極はソース配線に、ドレイン電極は画素電極に、それぞれ電気的に接続されている。ＴＦＴ、ソース配線およびゲート配線は、通常、層間絶縁層で覆われており、画素電極は、層間絶縁層上に設けられ、層間絶縁層に形成されたコンタクトホール内で、ＴＦＴのドレイン電極と接続されている。
　ＴＦＴとしては、従来、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。最近では、ＴＦＴの活性層の材料として、酸化物半導体が注目されている。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。本明細書では、酸化物半導体膜を活性層とするＴＦＴを「酸化物半導体ＴＦＴ」と称することがある。
　ＴＦＴのソース電極およびドレイン電極は、一般に、ソース配線とともに、同一の導電膜から形成される。この導電膜の材料としては、高い導電性を有する、アルミニウム（Ａｌ）やＡｌ合金が広く用いられている。また、最近では、いっそう導電性に優れる銅（Ｃｕ）を用いることも提案されている。本明細書では、ソース配線を含む、同一の導電膜から形成された層を「ソース配線層」と称することがある。
　上述したＡｌ等を用いてソース配線層を形成することにより、配線抵抗の小さなソース配線を形成することができる。その一方、Ａｌ膜（あるいはＡｌ合金膜）とＴＦＴの半導体層とを接触させると、半導体層内部にＡｌが拡散し、所望のＴＦＴ特性を得られなくなるおそれがある。Ｃｕを用いてソース配線層を形成する場合にも、半導体層内部にＣｕが拡散して所望のＴＦＴ特性を得られなくなるおそれがある。また、ＴＦＴ基板の製造工程において、ソース配線層の形成後に熱処理（例えば２００～６００℃程度）を行う場合、Ａｌ層（あるいはＡｌ合金層）が加熱されることによってＡｌ層の表面が変形し、ヒロックと呼ばれる突起物が生じることがある。Ａｌ層の表面のヒロックは、層間絶縁層の絶縁性を低下させる。
　これらのことから、積層膜を用いてソース配線層を形成することが提案されている。例えば特許文献１および２には、モリブデン（Ｍｏ）層、Ａｌ層およびＭｏ層が順に積層された構造を有するソース電極およびドレイン電極が開示されている。特許文献３には、Ａｌ層またはＣｕ層と酸化物半導体層との間にチタン（Ｔｉ）層を形成することが開示されている。特許文献４には、Ｔｉ層、Ａｌ層およびＴｉ層が順に積層された構造を有するソース電極およびドレイン電極が開示されている。
特開平１１－２５８６２５号公報 特開２００２－１１１００４号公報 特開２０１０－１２３９２３号公報 特開２０１０－１２３７４８号公報
　しかしながら、本願発明者らの検討によれば、特許文献１～４に開示されている技術のように、ソース配線層を形成するための導電膜を単純に積層膜とするだけでは、半導体層内部へのＡｌやＣｕの拡散を十分に抑制できないことがわかった。半導体層内部へのＡｌやＣｕの拡散は、ＴＦＴを備える半導体装置の信頼性を低下させる。
　また、近年、表示装置の高精細化、大画面化に伴い、配線抵抗をより小さくすることが求められている。一般に、精細度が高くなるほど、また、表示パネルのサイズが大きくなるほど、配線抵抗や寄生容量が増大するので、配線の信号遅延は大きくなる。配線抵抗を小さくするためには、配線を厚膜化するか、または配線幅を大きくすればよく、開口率を維持しながら配線抵抗を小さくするには、配線を厚膜化する必要がある。
　しかしながら、配線を厚膜化すると、基板面に垂直な断面における、ソース電極およびドレイン電極の側面形状の急峻化に起因して、ＴＦＴを覆う層間絶縁層に段切れが発生する懸念がある。段切れが発生すると、段切れから浸入した水分等によってＡｌやＣｕの拡散が著しく促進されてしまう。
　本発明は、上記に鑑みてなされたものであり、その目的は、ＴＦＴを備える半導体装置の信頼性を比較的簡易な構成によって向上させることにある。
　本発明の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、前記薄膜トランジスタは、ゲート電極と、半導体層と、前記ゲート電極および前記半導体層の間に設けられたゲート絶縁層と、それぞれが前記半導体層に接するソース電極およびドレイン電極とを有し、前記ソース電極および前記ドレイン電極のそれぞれは、アルミニウムまたは銅を含む主層と、前記主層の前記基板側に配置された下層であって、高融点金属を含む第１層を有する下層と、前記主層の前記基板とは反対側に配置された上層であって、高融点金属を含む第２層を有する上層とを有しており、前記上層は、前記主層の上面を覆い、かつ、前記主層の側面のうちの少なくとも前記半導体層に重なる部分を覆うように設けられている。
　ある実施形態において、前記ソース電極および前記ドレイン電極のそれぞれは、前記半導体層の上面の一部に接するように設けられている。
　ある実施形態において、前記ソース電極および前記ドレイン電極のそれぞれは、前記半導体層の下面の一部に接するように設けられている。
　本発明の他の実施形態による半導体装置は、基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、前記薄膜トランジスタは、ゲート電極と、半導体層と、前記ゲート電極および前記半導体層の間に設けられたゲート絶縁層と、それぞれが前記半導体層に接するソース電極およびドレイン電極とを有し、前記ソース電極および前記ドレイン電極のそれぞれは、前記半導体層の下面の一部に接するように設けられており、前記ソース電極および前記ドレイン電極のそれぞれは、アルミニウムまたは銅を含む主層と、前記主層の前記基板とは反対側に配置された上層であって、高融点金属を含む第１層を有する上層とを有しており、前記上層は、前記主層の上面を覆い、かつ、前記主層の側面のうちの少なくとも前記半導体層に重なる部分を覆うように設けられている。
　ある実施形態において、前記ゲート電極は、前記半導体層よりも前記基板の近くに配置されている。
　ある実施形態において、前記半導体層は、前記ゲート電極よりも前記基板の近くに配置されている。
　ある実施形態において、前記高融点金属は、チタン、モリブデン、タングステン、タンタルまたはクロムである。
　ある実施形態において、前記半導体層は、酸化物半導体を含む。
　ある実施形態において、前記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　ある実施形態において、前記薄膜トランジスタは、前記半導体層のチャネル領域を覆うエッチストップ層をさらに有する。
　ある実施形態において、上述した半導体装置は、アクティブマトリクス基板である。
　本発明の実施形態による表示装置は、上述した半導体装置を備える表示装置である。
　本発明の実施形態による半導体装置の製造方法は、基板を用意する工程と、前記基板上に、半導体層、ゲート電極、ソース電極、ドレイン電極およびゲート絶縁層を有する薄膜トランジスタを形成する工程とを包含する半導体装置の製造方法であって、前記薄膜トランジスタを形成する工程は、アルミニウムまたは銅を含む主層と、前記主層の前記基板とは反対側に配置された上層であって、高融点金属を含む第１層を有する上層とをそれぞれが有する前記ソース電極および前記ドレイン電極を形成する工程を含み、前記ソース電極および前記ドレイン電極を形成する工程において、前記上層は、前記主層の上面を覆い、かつ、前記主層の側面のうちの少なくとも前記半導体層に重なる部分を覆うように形成される。
　ある実施形態において、前記ソース電極および前記ドレイン電極を形成する工程は、高融点金属を含む第１層を有する上部導電膜を前記主層上に形成した後、前記上部導電膜をパターニングすることによって前記上層を形成する工程を含む。
　ある実施形態において、前記ソース電極および前記ドレイン電極を形成する工程は、さらに、高融点金属を含む第２層を有する下部導電膜、およびアルミニウムまたは銅を含む中間導電膜を順次形成した後、前記下部導電膜および前記中間導電膜をパターニングすることによって、前記主層の前記基板側に配置された下層であって、高融点金属を含む第２層を有する下層および前記主層を形成する工程を含む。
　本発明の実施形態によれば、ＴＦＴを備える半導体装置の信頼性を比較的簡易な構成によって向上させることができる。
（ａ）は、本発明の実施形態によるＴＦＴ基板が備える薄膜トランジスタ１０の模式的な断面図であり、（ｂ）は、薄膜トランジスタ１０におけるチャネル領域Ｒｃの近傍を拡大して示す図である。 （ａ）は、積層構造を有するソース電極およびドレイン電極を備えた参考例の薄膜トランジスタ５０の模式的な断面図であり、（ｂ）は、薄膜トランジスタ５０におけるチャネル領域Ｒｃの近傍を拡大して示す図である。 （ａ）～（ｆ）は、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法を説明するための工程断面図である。 本発明の他の実施形態によるＴＦＴ基板が備える薄膜トランジスタ２０の模式的な断面図である。 （ａ）～（ｅ）は、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法を説明するための工程断面図である。 本発明のさらに他の実施形態によるＴＦＴ基板が備える薄膜トランジスタ３０の模式的な断面図である。 （ａ）～（ｆ）は、薄膜トランジスタ３０を備えるＴＦＴ基板の製造方法を説明するための工程断面図である。 薄膜トランジスタ１０の改変例である薄膜トランジスタ１０Ａの模式的な断面図である。 （ａ）～（ｅ）は、薄膜トランジスタ１０Ａを備えるＴＦＴ基板の製造方法を説明するための工程断面図である。 薄膜トランジスタ１０の他の改変例である薄膜トランジスタ１０Ｂの模式的な断面図である。 薄膜トランジスタ１０のさらに他の改変例である薄膜トランジスタ１０Ｃの模式的な断面図である。 薄膜トランジスタ１０のさらに他の改変例である薄膜トランジスタ１０Ｄの模式的な断面図である。 薄膜トランジスタ１０のさらに他の改変例である薄膜トランジスタ１０Ｅの模式的な断面図である。 薄膜トランジスタ２０の改変例である薄膜トランジスタ２０Ａの模式的な断面図である。
　以下、図面を参照して、本発明の実施形態による半導体装置、表示装置およびその製造方法を説明するが、本発明は、例示する実施形態に限定されない。本発明の実施形態による半導体装置は、少なくとも１つのＴＦＴを備えていればよく、そのようなＴＦＴを備える各種基板、各種表示装置、各種電子機器であってよい。以下では、表示装置（例えば液晶表示装置）用のＴＦＴ基板（アクティブマトリクス基板）を例として説明を行う。
　まず、図１（ａ）および（ｂ）を参照して、本発明の実施形態によるＴＦＴ基板が備える薄膜トランジスタ１０の構造を説明する。図１（ａ）は、薄膜トランジスタ１０の模式的な断面を示し、図１（ｂ）は、薄膜トランジスタ１０におけるチャネル領域Ｒｃの近傍を拡大して示す。なお、以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
　図１（ａ）に示すように、薄膜トランジスタ１０は、ＴＦＴ基板の基板（典型的には透明基板）１１に支持されている。薄膜トランジスタ１０は、基板１１上に設けられたゲート電極１２と、半導体層１６と、ゲート電極１２および半導体層１６の間に設けられたゲート絶縁層１４と、それぞれが半導体層１６に接するソース電極１８ｓおよびドレイン電極１８ｄとを有する。後述するように、ソース電極１８ｓおよびドレイン電極１８ｄは、同一の積層膜から形成される。薄膜トランジスタ１０を覆うように、層間絶縁層１９が形成されている。なお、図１（ａ）では、画素電極の図示は省略されている。
　ここでは、薄膜トランジスタ１０の半導体層１６は、酸化物半導体を含む。つまり、半導体層１６は、酸化物半導体層である。
　図１（ａ）に例示する薄膜トランジスタ１０は、ボトムゲート・トップコンタクト構造を有する。すなわち、図示する例では、ゲート電極１２は、半導体層１６よりも基板１１の近くに配置されている。また、ソース電極１８ｓおよびドレイン電極１８ｄのそれぞれは、半導体層１６の上面の一部に接するように設けられている。ソース電極１８ｓおよびドレイン電極１８ｄは、それぞれ、半導体層１６のソース領域Ｒｓおよびドレイン領域Ｒｄに電気的に接続されている。
　ソース領域Ｒｓおよびドレイン領域Ｒｄは、それぞれ、半導体層１６のうち、ソース電極１８ｓとオーバーラップする領域およびドレイン電極１８ｄとオーバーラップする領域である。また、半導体層１６のうち、ソース領域Ｒｓとドレイン領域Ｒｄとの間に位置し、かつ、ゲート電極１２とオーバーラップする領域は、チャネル領域Ｒｃと呼ばれる。薄膜トランジスタ１０のチャネル長Ｌは、ソース電極１８ｓにおけるチャネル領域Ｒｃ側のエッジと、ドレイン電極１８ｄにおけるチャネル領域Ｒｃ側のエッジとの間の距離（図１（ａ）中、矢印Ｌで示す長さ）である。
　図１（ａ）に示したように、ソース電極１８ｓおよびドレイン電極１８ｄのそれぞれは、主層１８ｂと、主層１８ｂの基板１１側（主層１８ｂの下面側）に配置された下層１８ａと、主層１８ｂの基板１１とは反対側（主層１８ｂの上面側）に配置された上層１８ｃとを有している。つまり、ソース電極１８ｓおよびドレイン電極１８ｄのそれぞれは、下層１８ａ、主層１８ｂおよび上層１８ｃが基板１１側からこの順で積層された積層構造を有している。主層１８ｂは、ＡｌまたはＣｕを含む。これに対し、下層１８ａおよび上層１８ｃは、それぞれ高融点金属（例えば後述するＴｉ）を含む。
　上層１８ｃは、主層１８ｂの上面Ｓｔを覆っている。また、薄膜トランジスタ１０では、上層１８ｃは、主層１８ｂの上面Ｓｔだけでなく、主層１８ｂの側面Ｓｇも覆うように設けられている。より具体的には、上層１８ｃは、主層１８ｂの全ての側面Ｓｇをその全体にわたって覆っている。
　図１（ａ）および（ｂ）に示したように、主層１８ｂの側面Ｓｇは、基板法線に対して傾斜している。主層１８ｂの側面Ｓｇ（例えばチャネル領域Ｒｃ側の側面Ｓｇ１）と基板面とがなす角θ（図１（ｂ）参照）の大きさは、例えば７０°である。上層１８ｃは、主層１８ｂの上面Ｓｔと、基板面に対して傾斜した、主層１８ｂの側面Ｓｇとを覆っており、したがって、ソース電極１８ｓの側面Ｓｓおよびドレイン電極１８ｄの側面Ｓｄは、基板法線に対して傾斜している。
　ここで、積層構造を有するソース電極およびドレイン電極を備えた参考例の薄膜トランジスタと比較して、本実施形態のＴＦＴ基板が備える薄膜トランジスタによる効果を説明する。
　図２（ａ）は、参考例の薄膜トランジスタ５０の模式的な断面を示し、図２（ｂ）は、薄膜トランジスタ５０におけるチャネル領域Ｒｃの近傍を拡大して示す。図２（ａ）に示すように、薄膜トランジスタ５０のソース電極５８ｓおよびドレイン電極５８ｄは、Ｔｉ層５８ａ、Ａｌ層５８ｂおよびＴｉ層５８ｃが基板１１側からこの順で積層された積層構造を有している。なお、本明細書では、積層膜の構造を上方に位置する膜から順に表す場合がある。これに従うと、ソース電極５８ｓおよびドレイン電極５８ｄのそれぞれは、Ｔｉ／Ａｌ／Ｔｉと表される。
　図２（ａ）および（ｂ）に示したように、薄膜トランジスタ５０では、Ａｌ層５８ｂの側面ＣＳｇは、Ａｌ層５８ｂの上面側に配置されたＴｉ層５８ｃによって覆われていない。このような従来の構成では、半導体層１６とＡｌ層５８ｂとの間にＴｉ層５８ａが配置されているので、半導体層１６とＡｌ層５８ｂとが直接接触することを避けられるものの、Ａｌ層５８ｂの側面（例えばチャネル領域Ｒｃ側の側面ＣＳｇ１）からＡｌがチャネル領域Ｒｃ付近に拡散してＴＦＴ特性が劣化するおそれがある。また、配線抵抗を小さくするためにソース配線層を厚膜化すると、ソース電極５８ｓおよびドレイン電極５８ｄの側面形状が急峻化し、ソース配線層上に設けられた層間絶縁層１９に段切れが発生しやすくなる。段切れから水分等が浸入すると、Ａｌの拡散が著しく促進されてしまう。Ａｌ層５８ｂの代わりに、Ｃｕ層をＴｉ層５８ａおよびＴｉ層５８ｃの間に配置した場合にも、同様の問題が発生し得る。
　上記の問題は、最近注目されている酸化物半導体ＴＦＴにおいても発生すると考えられる。酸化物半導体はＡｌやＣｕの拡散の影響を受けやすいと考えられており、特に、チャネルエッチ型の構造を採用した場合に、半導体装置の歩留りが低下するおそれがある。
　これに対し、図１（ａ）および（ｂ）に示した薄膜トランジスタ１０では、主層１８ｂの側面Ｓｇが、高融点金属を含む上層１８ｃによって覆われている。したがって、主層１８ｂの側面Ｓｇからの、ＡｌやＣｕの半導体層１６内部への拡散を抑制することができる。また、薄膜トランジスタ１０を覆う層間絶縁層１９に段切れが生じて段切れから水分が浸入した場合であっても、主層１８ｂの側面Ｓｇからの、ＡｌやＣｕの半導体層１６内部への拡散を抑制して、ＴＦＴ特性の劣化を抑制することができる。このように、本発明の実施形態によると、ＡｌやＣｕの半導体層内部への拡散が抑制され、ＴＦＴ基板の信頼性が向上する。
　なお、主層１８ｂの側面Ｓｇのうちの少なくとも半導体層１６に重なる部分を上層１８ｃによって覆えば、上述した効果が得られる。したがって、例えば、主層１８ｂの側面Ｓｇのうち、チャネル領域Ｒｃとは反対側にある側面Ｓｇ２の一部または全体が上層１８ｃによって覆われないような態様も採用し得る。ただし、主層１８ｂの全ての側面Ｓｇがその全体にわたって覆われるように上層１８ｃを形成することにより、ＡｌやＣｕの半導体層１６内部への拡散をより確実に抑制することができる。
　上述の説明では、半導体層１６が酸化物半導体層である場合を例示したが、半導体層１６の材料としては、他の半導体材料を用いてもよい。例えば、半導体層１６の材料として、アモルファスシリコン（ａ－Ｓｉ）や微結晶シリコンを用いてもよい。なお、用いる半導体材料によっては、ソース領域Ｒｓおよびソース電極１８ｓの間と、ドレイン領域Ｒｄおよびドレイン電極１８ｄの間とに、オーミック接合を形成するためのコンタクト層が形成されていてもよい。つまり、半導体層１６は、ソース領域Ｒｓ、ドレイン領域Ｒｄおよびチャネル領域Ｒｃを含む活性層に加え、コンタクト層を含んでいてもよい。
　次に、図３（ａ）～図３（ｆ）を参照して、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法の例を説明する。図３（ａ）～図３（ｆ）は、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法を説明するための工程断面図である。
　まず、基板１１を用意する。基板１１としては、ガラス基板、シリコン（Ｓｉ）基板、耐熱性を有するプラスチック基板（樹脂基板）等を用いることができる。プラスチック基板（樹脂基板）の材料としては、ポリエチレンテレフタレート（polyethylene terephthalate（ＰＥＴ））、ポリエチレンナフタレート（polyethylene naphthalate（ＰＥＮ））、ポリエーテルサルフォン（polyether sulfone（ＰＥＳ））、アクリル樹脂、ポリイミド等を好適に用いることができる。これらの樹脂材料に充填剤（ファイバーや不織布等）を混合したプラスチック複合材料を用いてもよい。ここでは、ガラス基板を用いる。
　次に、図３（ａ）に示すように、基板１１上に、ゲート電極１２を形成する。ゲート電極１２は、スパッタリング法等により基板１１上に導電膜（以下、「ゲートメタル膜」）を堆積した後、フォトリソグラフィプロセスを用いてゲートメタル膜をパターニングすることによって形成することができる。典型的には、ゲートメタル膜は、基板１１のほぼ全面に堆積される。ゲートメタル膜から形成されるゲートメタル層は、ゲート電極１２と一体に形成されるゲートバスラインや、ＣＳ電極およびＣＳ電極と一体に形成されるＣＳバスラインを含み得る（いずれも不図示）。
　ゲートメタル膜の材料としては、Ａｌ、タングステン（Ｗ）、Ｍｏ、タンタル（Ｔａ）、クロム（Ｃｒ）、Ｔｉ、Ｃｕ等の金属もしくはその合金、または、その窒化物を用いることができる。さらに、ゲートメタル膜は、上記の材料から形成された単層膜だけでなく、上記の材料から形成された積層膜であってもよい。ここでは、例えば、スパッタリング法で、ＴａＮ膜（膜厚：５０ｎｍ）およびＷ膜（膜厚：３７０ｎｍ）を順に堆積した後、フォトリソグラフィおよびドライエッチングを用いてゲートメタル膜をパターニングし、ゲート電極１２を形成する。
　次に、図３（ｂ）に示すように、ゲート電極１２を覆うようにゲート絶縁層１４を形成する。ゲート絶縁層１４は、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて形成することができる。典型的には、ゲート絶縁層１４を形成するための絶縁膜（ゲート絶縁膜）は、基板１１のほぼ全面に堆積される。
　ゲート絶縁膜の材料としては、例えば、酸化珪素（ＳｉＯx）、窒化珪素（ＳｉＮx）、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）等を用いることができる。ゲート絶縁膜は、単層膜であってもよいし、積層膜であってもよい。ゲート絶縁膜を２層膜とするときは、例えば、基板１１からの不純物等の拡散を防止するために、下層絶縁膜を、例えば、窒化珪素（ＳｉＮx）または窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）等を用いて形成し、上層絶縁膜を、例えば、酸化珪素（ＳｉＯx）、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）等を用いて形成することが好ましい。また、反応ガスにアルゴン（Ａｒ）等の希ガスを混合することによって、比較的低い温度で、緻密な絶縁膜を堆積することができる。緻密な絶縁膜は、ゲートリーク電流を低減させる効果を有し得る。ここでは、例えば、ＣＶＤ法で、ＳｉＮ膜（膜厚：３２５ｎｍ）およびＳｉＯ2膜（膜厚：５０ｎｍ）を順に堆積し、ゲート絶縁層１４を形成する。
　次に、図３（ｃ）に示すように、ゲート絶縁層１４上に、島状の半導体層１６を形成する。半導体層１６は、スパッタリング法またはＣＶＤ法等によりゲート絶縁層１４上に半導体膜を堆積した後、フォトリソグラフィプロセスを用いて半導体膜をパターニングすることによって形成することができる。半導体層１６の少なくとも一部は、基板１１の法線方向から見たとき、ゲート絶縁層１４を介してゲート電極１２と重なるように配置される。ここでは、例えば、スパッタリング法で、酸化物半導体膜（膜厚：３０～１００ｎｍ）を堆積した後、フォトリソグラフィプロセスを用いて酸化物半導体膜をパターニングし、島状の酸化物半導体層を形成する。
　酸化物半導体層は、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（以下、「Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体」と略する。）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。本実施形態では、酸化物半導体層は、Ｉｎ、Ｇａ、Ｚｎを、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１の割合で含むＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体層であってもよい。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴおよび画素ＴＦＴとして好適に用いられる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴを用いれば、表示装置の消費電力を大幅に削減することが可能になる。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、アモルファスでもよいし、結晶質部分を有していてもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体が好ましい。このようなＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体の結晶構造は、例えば、特開２０１２－１３４４７５号公報に開示されている。参考のために、特開２０１２－１３４４７５号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＺｎ－Ｏ系半導体（ＺｎＯ）、Ｉｎ－Ｚｎ－Ｏ系半導体（ＩＺＯ（登録商標））、Ｚｎ－Ｔｉ－Ｏ系半導体（ＺＴＯ）、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＩｎＧａＯ3（ＺｎＯ）5、酸化マグネシウム亜鉛（ＭｇxＺｎ1-xＯ）、酸化カドミウム亜鉛（ＣｄxＺｎ1-xＯ）、酸化カドニウム（ＣｄＯ）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ―Ｓｎ―Ｚｎ―Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ）、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体等を含んでいてもよい。Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素等のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
　次に、半導体層１６上に、ソース電極１８ｓおよびドレイン電極１８ｄを含むソース配線層を形成する。このとき、まず、下層１８ａおよび主層１８ｂの積層体（例えばＡｌ／Ｔｉ）を形成した後、この積層体を所定の形状にパターニングする。その後、主層１８ｂを覆うように導電膜（例えばＴｉ膜）を堆積し、この導電膜をパターニングすることによって上層１８ｃを形成する。すなわち、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程においては、２回、パターニングが行われる。
　以下、図３（ｄ）～図３（ｆ）を参照しながら、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程をより詳細に説明する。
　まず、半導体層１６上に、下部導電膜を堆積する。下部導電膜の材料は、例えば、高融点金属もしくはその合金、または、その窒化物である。高融点金属の例は、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、Ｃｒである。コンタクト抵抗を低減する観点からは、これらのうち、Ｔｉが好ましい。ここでは、例えば、スパッタリング法で、Ｔｉ膜（膜厚：３０ｎｍ）を堆積することによって、下部導電膜を形成する。典型的には、下部導電膜は、基板１１のほぼ全面に堆積される。
　従来、酸化物半導体ＴＦＴにおいて、酸化物半導体層と接するようにＴｉ層を配置することによって、酸化物半導体層とＴｉ層との界面に反応層が形成される結果、コンタクト抵抗を低減できることが知られている。本明細書では、このような反応層と、酸化物半導体層とをまとめて「半導体層」ということがある。
　次に、下部導電膜上に、中間導電膜を堆積する。中間導電膜の材料としては、Ａｌ、Ｃｕまたはその合金を用いることができる。ここでは、例えば、スパッタリング法で、Ａｌ膜（膜厚：３００ｎｍ）を堆積することによって、中間導電膜を形成する。典型的には、中間導電膜も、基板１１のほぼ全面に堆積される。
　次に、図３（ｄ）に示すように、下部導電膜および中間導電膜をパターニングすることによって、下層１８ａおよび主層１８ｂを形成する。このとき、フォトリソグラフィおよびドライエッチングを用いてパターニングを行う。ドライエッチングのエッチングガスとしては、例えば塩素（Ｃｌ2）およびＡｒの混合ガスを用いることができる。
　Ｃｌ2およびＡｒの流量比、エッチングガスの圧力、高周波電源のパワーを適宜調節することによって、所定のテーパー形状を有する主層１８ｂを形成することができる。このとき、主層１８ｂの側面Ｓｇと基板面とがなす角θ（図１（ｂ）参照）の大きさは、７０°以下であることが好ましい。主層１８ｂの側面と基板面とがなす角θを上記範囲に調整することによって、より確実に主層１８ｂの側面Ｓｇを上層１８ｃで覆うことが可能になる。
　次に、図３（ｅ）に示すように、主層１８ｂ上に、上部導電膜１８ｆを堆積する。上部導電膜１８ｆの材料は、例えば、上述した高融点金属もしくはその合金、または、その窒化物である。ここでは、例えば、スパッタリング法で、Ｔｉ膜（膜厚：３０ｎｍ）を堆積することによって、上部導電膜１８ｆを形成する。典型的には、上部導電膜１８ｆは、基板１１のほぼ全面に堆積される。したがって、主層１８ｂの上面Ｓｔおよび側面Ｓｇは、上部導電膜１８ｆによって覆われる。
　次に、図３（ｆ）に示すように、上部導電膜１８ｆをパターニングすることによって、上層１８ｃを形成する。このとき、フォトリソグラフィおよびドライエッチングを用いてパターニングを行う。パターニングは、主層１８ｂの上面Ｓｔと、主層１８ｂの側面Ｓｇのうちの少なくとも半導体層１６に重なる部分との上に上部導電膜１８ｆを残すように実行される。これにより、主層１８ｂの上面Ｓｔを覆い、かつ、主層１８ｂの側面Ｓｇのうちの少なくとも半導体層１６に重なる部分を覆う上層１８ｃを形成することができる。
　図３（ｆ）からも明らかなように、半導体層１６のチャネル領域Ｒｃは、上部導電膜１８ｆのパターニングによって画定される。したがって、本発明の実施形態によると、薄膜トランジスタのチャネル長Ｌを比較的容易に制御することができるという利点が得られる。
　ソース配線層を形成するための導電膜を単純に積層膜とした従来の構成では、配線の厚膜化に伴ってエッチングシフトのばらつきが増大し、チャネル長Ｌのばらつきが増大する。すなわち、配線の厚膜化に伴ってＴＦＴ特性のばらつきが増大してしまう。これに対し、本発明の実施形態では、下部導電膜および中間導電膜の積層膜のパターニング後に上部導電膜１８ｆを堆積し、上部導電膜１８ｆのパターニングを行ってソース電極１８ｓおよびドレイン電極１８ｄを形成する。そのため、下部導電膜および中間導電膜の積層膜を厚膜化してエッチングシフトのばらつきが増大した場合であっても、上部導電膜１８ｆのエッチングによってチャネル長Ｌを制御することができる。したがって、本発明の実施形態によると、ＴＦＴ特性のばらつきを低減でき、特に、精細度の高い表示装置に用いられるＴＦＴ基板の歩留まりを向上させることができる。
　このようにして、ＡｌまたはＣｕを含む主層１８ｂと、主層１８ｂの基板１１側に配置された下層であって、高融点金属を含む下層１８ａと、主層１８ｂの基板１１とは反対側に配置された上層であって、高融点金属を含む上層１８ｃとをそれぞれが有するソース電極１８ｓおよびドレイン電極１８ｄを形成することができる。ここでは、ソース電極１８ｓおよびドレイン電極１８ｄの積層構造に注目してこれらの断面構造を図示したが、ソース配線層に含まれるソース配線（不図示）も、ソース電極１８ｓおよびドレイン電極１８ｄと同様の積層構造を有し得る。
　ソース電極１８ｓおよびドレイン電極１８ｄの形成後、薄膜トランジスタを覆う層間絶縁層１９を形成する（不図示）。層間絶縁層１９を形成するための絶縁膜（層間絶縁膜）は、例えばプラズマＣＶＤ法やスパッタリング法を用いて形成することができる。典型的には、層間絶縁膜は、基板１１のほぼ全面に堆積される。
　層間絶縁膜の材料としては、例えば、酸化珪素（ＳｉＯx）、窒化珪素（ＳｉＮx）、酸化窒化珪素（ＳｉＯxＮy、ｘ＞ｙ）、窒化酸化珪素（ＳｉＮxＯy、ｘ＞ｙ）等を用いることができる。層間絶縁膜は、単層膜であってもよいし、２層以上の積層膜であってもよい。ここでは、例えば、ＣＶＤ法で、ＳｉＯ2膜（膜厚：２００～３００ｎｍ）を堆積する。その後、エッチングにより、ドレイン電極１８ｄと、後述する画素電極とを接続するためのコンタクトホールを形成する。これにより、層間絶縁層１９が得られる。層間絶縁層１９上に、有機絶縁材料から形成された有機絶縁層をさらに形成してもよい。
　コンタクトホールの形成後、ＴＦＴ基板全体に熱処理を行う。熱処理の温度は、例えば２５０℃以上４５０℃以下であり、熱処理の時間は、１～２時間程度である。熱処理を行うことにより、反応層を形成して、コンタクト抵抗を小さくすることができる。また、酸化物半導体層のチャネル領域が酸化される結果、チャネル領域内の酸素欠損を低減でき、所望のＴＦＴ特性を実現できる。
　次に、層間絶縁層１９上に、画素電極（ここでは透明電極、不図示）を形成する。画素電極は、スパッタリング法等により層間絶縁層１９上に透明導電膜を堆積した後、フォトリソグラフィプロセスを用いて透明導電膜をパターニングすることによって形成することができる。透明導電膜の材料としては、ＩＴＯ、ＩＺＯ、ＺｎＯ等の金属酸化物を用いることができる。これにより、本発明の実施形態によるＴＦＴ基板が得られる。
　上述した工程によって得られるＴＦＴ基板は、例えば、液晶表示装置のＴＦＴ基板として用いられ得る。この場合、画素電極上には、さらに必要に応じて配向膜等が形成され、別途作製される対向基板との間に液晶層が配置される。
　次に、本発明の他の実施形態によるＴＦＴ基板が備える薄膜トランジスタ２０の構造を説明する。図４に、薄膜トランジスタ２０の模式的な断面を示す。図４に例示する薄膜トランジスタ２０は、ボトムゲート・ボトムコンタクト構造を有する。すなわち、図示する例では、ゲート電極１２は、半導体層１６よりも基板１１の近くに配置されている。また、ソース電極１８ｓおよびドレイン電極１８ｄのそれぞれは、半導体層１６の下面の一部に接するように設けられている。
　薄膜トランジスタ２０においても、主層１８ｂの上面Ｓｔおよび側面Ｓｇが、高融点金属を含む上層１８ｃによって覆われているので、主層１８ｂと半導体層１６とが直接接することが防止されるとともに、主層１８ｂの側面Ｓｇからの、ＡｌやＣｕの半導体層１６内部への拡散が抑制される。したがって、ＡｌやＣｕの半導体層１６内部への拡散によるＴＦＴ特性の劣化を抑制することができる。
　以下、図５（ａ）～（ｅ）を参照して、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法の例を説明する。図５（ａ）～（ｅ）は、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法を説明するための工程断面図である。
　図３（ａ）～（ｆ）を参照しながら前述した、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法では、半導体層１６を形成する工程の後に、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程が実行される。これに対して、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法では、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程の後に、半導体層１６を形成する工程が実行される。以下では、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法のうち、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法と共通する部分についての説明および工程図を省略することがある。
　まず、図５（ａ）に示すように、基板１１上にゲート電極１２を形成した後、ゲート電極１２を覆うゲート絶縁層１４を形成する。
　次に、ゲート絶縁層１４上に、ソース電極１８ｓおよびドレイン電極１８ｄを形成する。より詳細には、まず、ゲート絶縁層１４上に、下部導電膜（例えばＴｉ膜）を堆積する。続けて、下部導電膜上に、中間導電膜（例えばＡｌ膜）を堆積する。
　その後、図５（ｂ）に示すように、下部導電膜および中間導電膜をパターニングすることによって、下層１８ａおよび主層１８ｂを形成する。このとき、フォトリソグラフィおよびドライエッチングを用いてパターニングを行い、所定のテーパー形状を有する主層１８ｂを形成する。
　次に、図５（ｃ）に示すように、主層１８ｂ上に、上部導電膜（例えばＴｉ膜）１８ｆを堆積する。典型的には、上部導電膜１８ｆは、基板１１のほぼ全面に堆積される。したがって、主層１８ｂの上面Ｓｔおよび側面Ｓｇは、上部導電膜１８ｆによって覆われる。
　次に、図５（ｄ）に示すように、上部導電膜１８ｆをパターニングすることによって、上層１８ｃを形成する。このとき、フォトリソグラフィおよびドライエッチングを用い、主層１８ｂの上面Ｓｔおよび側面Ｓｇの上に上部導電膜１８ｆを残すようにパターニングを実行する。これにより、ソース電極１８ｓとドレイン電極１８ｄとを分離して、薄膜トランジスタ２０のチャネル長Ｌを画定することができる。
　次に、図５（ｅ）に示すように、上層１８ｃ上に半導体膜（例えば酸化物半導体膜）を堆積し、半導体膜をパターニングすることによって、島状の半導体層１６を形成する。島状の半導体層１６は、その下面の一部がソース電極１８ｓおよびドレイン電極１８ｄのそれぞれに接するように配置される。このとき、半導体層１６の少なくとも一部は、基板１１の法線方向から見たとき、ゲート絶縁層１４を介してゲート電極１２と重なるように配置される。なお、上層１８ｃを形成する工程における上部導電膜１８ｆのパターニングは、主層１８ｂの上面Ｓｔと、主層１８ｂの側面Ｓｇのうちの少なくとも半導体層１６に重なる部分との上に上部導電膜１８ｆを残すように実行されればよい。
　半導体層１６の形成後、薄膜トランジスタを覆う層間絶縁層１９を形成する（不図示）。その後、層間絶縁層１９上に、画素電極（ここでは透明電極、不図示）を形成する。以上により、薄膜トランジスタ２０を備えるＴＦＴ基板が得られる。
　次に、本発明のさらに他の実施形態によるＴＦＴ基板が備える薄膜トランジスタ３０の構造を説明する。図６に、薄膜トランジスタ３０の模式的な断面を示す。図６に例示する薄膜トランジスタ３０は、トップゲート・ボトムコンタクト構造を有する。すなわち、図示する例では、半導体層１６は、ゲート電極１２よりも基板１１の近くに配置されている。また、ソース電極１８ｓおよびドレイン電極１８ｄのそれぞれは、半導体層１６の下面の一部に接するように設けられている。薄膜トランジスタ３０においても、主層１８ｂの上面Ｓｔおよび側面Ｓｇが、高融点金属を含む上層１８ｃによって覆われているので、主層１８ｂの側面Ｓｇからの、ＡｌやＣｕの半導体層１６内部への拡散によるＴＦＴ特性の劣化を抑制することができる。
　以下、図７（ａ）～（ｆ）を参照して、薄膜トランジスタ３０を備えるＴＦＴ基板の製造方法の例を説明する。図７（ａ）～（ｆ）は、薄膜トランジスタ３０を備えるＴＦＴ基板の製造方法を説明するための工程断面図である。
　図３（ａ）～（ｆ）を参照しながら前述した、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法、および図５（ａ）～（ｅ）を参照しながら前述した、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法では、ゲート電極１２を形成する工程の後に、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程を形成する工程が実行される。これに対して、薄膜トランジスタ３０を備えるＴＦＴ基板の製造方法では、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程の後に、ゲート電極１２を形成する工程が実行される。以下では、薄膜トランジスタ３０を備えるＴＦＴ基板の製造方法のうち、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法または薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法と共通する部分についての説明および工程図を省略することがある。
　まず、基板１１上に、ソース電極１８ｓおよびドレイン電極１８ｄを形成する。より詳細には、図７（ａ）に示すように、基板１１上に、下部導電膜（例えばＴｉ膜）および中間導電膜（例えばＡｌ膜）を順次堆積し、下部導電膜および中間導電膜をパターニングすることによって、下層１８ａおよび主層１８ｂを形成する。このとき、フォトリソグラフィおよびドライエッチングを用いてパターニングを行い、所定のテーパー形状を有する主層１８ｂを形成する。
　次に、図７（ｂ）に示すように、主層１８ｂ上に、上部導電膜（例えばＴｉ膜）１８ｆを堆積する。このとき、主層１８ｂの上面Ｓｔおよび側面Ｓｇは、上部導電膜１８ｆによって覆われる。
　次に、図７（ｃ）に示すように、上部導電膜１８ｆをパターニングすることによって、上層１８ｃを形成する。このとき、フォトリソグラフィおよびドライエッチングを用い、主層１８ｂの上面Ｓｔおよび側面Ｓｇの上に上部導電膜１８ｆを残すようにパターニングを実行する。これにより、基板１１上に、ソース電極１８ｓおよびドレイン電極１８ｄを形成することができる。
　次に、図７（ｄ）に示すように、上層１８ｃ上に半導体膜（例えば酸化物半導体膜）を堆積し、半導体膜をパターニングすることによって、島状の半導体層１６を形成する。次に、図７（ｅ）に示すように、ソース電極１８ｓ、ドレイン電極１８ｄおよび半導体層１６を覆うゲート絶縁層１４を形成する。次に、図７（ｆ）に示すように、ゲート絶縁層１４上に、ゲート電極１２を形成する。より詳細には、ゲート絶縁層１４上にゲートメタル膜を堆積した後、フォトリソグラフィプロセスを用いてゲートメタル膜をパターニングすることによってゲート電極１２を形成する。
　ゲート電極１２の形成後、薄膜トランジスタを覆う層間絶縁層１９を形成する（不図示）。その後、ドレイン電極１８ｄと、後述する画素電極とを接続するためのコンタクトホールを層間絶縁層１９およびゲート絶縁層１４に形成し、層間絶縁層１９上に、画素電極（ここでは透明電極、不図示）を形成する。以上により、薄膜トランジスタ３０を備えるＴＦＴ基板が得られる。
　上述の説明では、薄膜トランジスタの素子構造として、ボトムゲート・トップコンタクト構造、ボトムゲート・ボトムコンタクト構造およびトップゲート・ボトムコンタクト構造を例示したが、薄膜トランジスタの素子構造は、トップゲート・トップコンタクト構造であってもよい。
　また、上述の説明では、下層１８ａおよび上層１８ｃが単層である場合を例示したが、下層１８ａおよび上層１８ｃは、積層構造を有していてもよい。下層１８ａおよび上層１８ｃのそれぞれは、高融点金属を含む少なくとも１層を有していればよい。以下、このような改変例を説明する。なお、以下に説明する、下層１８ａおよび上層１８ｃの積層構造は、上述の薄膜トランジスタ１０、薄膜トランジスタ２０および薄膜トランジスタ３０のいずれにも適用し得る。ここでは、ボトムゲート・トップコンタクト構造を有する薄膜トランジスタ１０の改変例を説明する。
　図８は、薄膜トランジスタ１０の改変例である薄膜トランジスタ１０Ａの模式的な断面を示す。薄膜トランジスタ１０Ａのソース電極１８ｓおよびドレイン電極１８ｄに含まれる下層１８ａおよび上層１８ｃは、それぞれ、２層の積層構造を有している。ここで、主層１8ｂは、ＡｌまたはＣｕ（以下、「第１の金属」と称する。）を含む層であり、下層１８ａおよび上層１８ｃは、それぞれ、ＴｉまたはＭｏ（以下、「第２の金属」と称する。）の窒化物からなる金属窒化物層と、第２の金属からなる金属層とを有する。
　より詳細には、下層１８ａは、主層１８ｂ側から、第２の金属の窒化物からなる下部金属窒化物層１８ａ１と、第２の金属からなる下部金属層１８ａ２とをこの順で含んでいる。また、上層１８ｃは、主層１８ｂ側から、第２の金属の窒化物からなる上部金属窒化物層１８ｃ１と、第２の金属からなる上部金属層１８ｃ２とをこの順で含んでいる。例えば、第１の金属としてＡｌ、第２の金属としてＴｉを用いた場合、下層１８ａおよび上層１８ｃは、それぞれ、主層１８ｂ側から窒化チタン（ＴｉＮ）層およびＴｉ層をこの順で含む。なお、本明細書では、下部金属層および上部金属層をまとめて「金属層」ということがある。
　第２の金属（ＴｉまたはＭｏ）からなる金属層と主層１８ｂとの間に、その金属の窒化物層（ＴｉＮ層または窒化モリブデン（ＭｏＮ）層）を配置することにより、ＴＦＴ特性の低下（オン抵抗の増大）を抑制することが可能になる。その理由は、以下の通りである。
　Ａｌ層（またはＣｕ層）をＴｉ層で挟んだ構造（Ｔｉ／Ａｌ／Ｔｉ（またはＴｉ／Ｃｕ／Ｔｉ））を有するソース電極およびドレイン電極の形成後に、何らかの熱処理を行うと、Ａｌ層（またはＣｕ層）とＴｉ層との間でメタルが相互に拡散し、Ａｌ層（またはＣｕ層）の純度が低下して抵抗が上昇するおそれがある。例えば半導体層に酸化物半導体を用いた場合における、酸化物半導体層の酸素欠損を低減するための熱処理（例えば２５０℃以上４５０℃以下）を行うと、Ａｌ層（またはＣｕ層）の抵抗が上昇するおそれがある。Ｔｉ層に代えてＭｏ層を用いる場合も同様の問題がある。
　第２の金属からなる金属層（ここでは下部金属層１８ａ２および上部金属層１８ｃ２）と主層１８ｂとの間に、その金属の窒化物層（ここでは下部金属窒化物層１８ａ１および上部金属窒化物層１８ｃ１）を配置すると、主層１８ｂと金属層とのメタルの相互拡散が抑制される。その結果、ソース電極１８ｓおよびドレイン電極１８ｄやソース配線の抵抗上昇によるＴＦＴ特性の低下が抑制される。
　図示する例では、下部金属層１８ａ２は、半導体層１６と接している。このとき、半導体層１６の材料として酸化物半導体を用い、第２の金属としてＴｉを用いた場合、下部金属層１８ａ２としてのＴｉ層は、酸化物半導体層と接する。そうすると、上述したように、酸化物半導体層とＴｉ層との界面に反応層が形成される結果、コンタクト抵抗が低減する。このように、酸化物半導体層と接するように下部金属層１８ａ２を配置することによって、コンタクト抵抗を低減できるという利点が得られる。なお、ボトムコンタクト構造を採用した場合も、半導体層１６と接するように上部金属層１８ｃ２を配置することにより、同様にコンタクト抵抗を低減し得る。
　後に詳しく説明するように、ソース電極１８ｓおよびドレイン電極１８ｄは、上述した層に加えて、他の導電層を含んでいてもよい。その場合でも、金属層と主層１８ｂとの間に金属窒化物層が介在していれば、上述した効果が得られる。下部金属窒化物層１８ａ１は主層１８ｂの下面と接していてもよく、上部金属窒化物層１８ｃ１は主層１８ｂの上面と接していてもよい。主層１８ｂが金属窒化物層（ここでは下部金属窒化物層１８ａ１または上部金属窒化物層１８ｃ１）と接していれば、より効果的に金属層と主層１８ｂとの間の相互拡散を抑制できる。
　ここで、図９（ａ）～（ｅ）を参照して、薄膜トランジスタ１０Ａを備えるＴＦＴ基板の製造方法の例を説明する。図９（ａ）～（ｅ）は、薄膜トランジスタ１０Ａを備えるＴＦＴ基板の製造方法を説明するための工程断面図である。なお、薄膜トランジスタ１０Ａを備えるＴＦＴ基板の製造方法は、下層１８ａを形成するための下部導電膜および上層１８ｃを形成するための上部導電膜が積層膜である点以外は、図３（ａ）～（ｆ）を参照しながら前述した、薄膜トランジスタ１０を備えるＴＦＴ基板の製造方法と同様である。したがって、ここでは、ソース電極１８ｓおよびドレイン電極１８ｄを形成する工程の説明を行い、他の工程の説明および工程図を省略する。
　図９（ａ）に示すように、半導体層１６の形成後、半導体層１６上に、第２の金属からなる下部金属膜１８ｈ２および第２の金属の窒化物からなる下部金属窒化物膜１８ｈ１を順次堆積する。これにより、高融点金属を含む層を有する下部導電膜１８ｈを形成することができる。ここでは、例えば、スパッタリング法で、Ｔｉ膜およびＴｉＮ膜を順次堆積することによって、下部導電膜１８ｈを形成する。典型的には、下部導電膜１８ｈは、基板１１のほぼ全面に堆積される。
　下部金属窒化物膜１８ｈ１の厚さは、下部金属膜１８ｈ２の厚さよりも小さくなるように設定されることが好ましい。より好ましくは下部金属膜１８ｈ２の厚さの１／２未満に設定される。このように下部金属窒化物膜１８ｈ１の厚さを抑えることで、成膜装置（例えばＰＶＤ（Physical Vapor Deposition）装置）のチャンバ側壁に堆積する堆積膜の膜ストレスを緩和し、膜剥がれによるパーティクルの発生を抑制できる。Ｔｉ膜およびＴｉＮ膜を順次堆積する場合、Ｔｉ膜の厚さは、例えば５０ｎｍ以上２００ｎｍ以下に設定され、ＴｉＮ膜の厚さは、例えば５ｎｍ以上５０ｎｍ以下に設定される。ＴｉＮ膜の厚さが５ｎｍ以上であれば、Ｔｉ膜と、後述する中間導電膜１８ｇとしてのＡｌ膜（またはＣｕ膜）との間のメタルの拡散をより効果的に抑制できる。また、ＴｉＮ膜の厚さが５０ｎｍ以下であれば、上述したような膜剥がれの問題を抑制できる。Ｔｉ膜およびＴｉＮ膜の代わりにＭｏ膜およびＭｏＮ膜をそれぞれ用いる場合、Ｍｏ膜およびＭｏＮ膜の厚さの範囲は、それぞれ、Ｔｉ膜およびＴｉＮ膜の厚さの範囲と同様であってもよい。
　次に、図９（ｂ）に示すように、下部金属膜１８ｈ２および下部金属窒化物膜１８ｈ１の積層膜（下部導電膜１８ｈ）上に、中間導電膜１８ｇを堆積する。中間導電膜の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。ここでは、例えば、スパッタリング法で、Ａｌ膜を堆積することによって、中間導電膜１８ｇを形成する。典型的には、中間導電膜１８ｇも、基板１１のほぼ全面に堆積される。
　次に、図９（ｃ）に示すように、下部導電膜１８ｈおよび中間導電膜１８ｇの積層膜をパターニングすることによって、下層１８ａおよび主層１８ｂを形成する。このとき、フォトリソグラフィおよびドライエッチングを用いてパターニングを行い、所定のテーパー形状を有する主層１８ｂを形成する。
　次に、図９（ｄ）に示すように、主層１８ｂ上に、第２の金属の窒化物からなる上部金属窒化物膜１８ｆ１および第２の金属からなる上部金属膜１８ｆ２を順次堆積する。これにより、高融点金属を含む層を有する上部導電膜１８ｆを主層１８ｂ上に形成することができる。ここでは、例えば、スパッタリング法で、ＴｉＮ膜およびＴｉ膜を順次堆積することによって、上部導電膜１８ｆを形成する。典型的には、上部金属窒化物膜１８ｆ１および上部金属膜１８ｆ２は、基板１１のほぼ全面に堆積される。したがって、主層１８ｂの上面Ｓｔおよび側面Ｓｇは、上部金属窒化物膜１８ｆ１および上部金属膜１８ｆ２の積層膜（上部導電膜１８ｆ）によって覆われる。
　上部金属窒化物膜１８ｆ１および上部金属膜１８ｆ２の厚さの範囲は、それぞれ、下部金属窒化物膜１８ｈ１および下部金属膜１８ｈ２の厚さの範囲と同様であってもよい。下部導電膜１８ｈの場合と同様に、上部金属窒化物膜１８ｆ１の厚さは、上部金属膜１８ｆ２の厚さよりも小さくなるように設定されることが好ましい。ソース配線層の厚さは、例えば５０ｎｍ以上５００ｎｍ以下である。
　次に、図９（ｅ）に示すように、上部導電膜１８ｆをパターニングすることによって、上層１８ｃを形成する。このとき、フォトリソグラフィおよびドライエッチングを用い、主層１８ｂの上面Ｓｔと、主層１８ｂの側面Ｓｇのうちの少なくとも半導体層１６に重なる部分との上に上部導電膜１８ｆを残すようにパターニングを行う。
　その後、層間絶縁層１９（不図示）や画素電極等を形成することによって、薄膜トランジスタ１０Ａを備えるＴＦＴ基板が得られる。
　図１０は、薄膜トランジスタ１０の他の改変例の模式的な断面を示す。図１０に示す薄膜トランジスタ１０Ｂは、酸化物半導体層１６ｘを備える酸化物半導体ＴＦＴである。
　ソース電極１８ｓおよびドレイン電極１８ｄの下層１８ａは、第２の金属の窒化物からなる他の金属窒化物層をさらに含んでいてもよい。図１０に例示する構成では、酸化物半導体層１６ｘと、下層１８ａに含まれる下部金属層１８ａ２との間にさらに金属窒化物層１８ａ３が配置されている。図示するように、この金属窒化物層１８ａ３は、酸化物半導体層１６ｘと接するように配置されている。図１０に例示する構成において、薄膜トランジスタ１０Ｂのソース電極１８ｓおよびドレイン電極１８ｄの下層１８ａは、例えばＴｉＮ／Ｔｉ／ＴｉＮの３層構造を有する。
　上述したように、酸化物半導体ＴＦＴにおいて、酸化物半導体層と接するようにＴｉ層を配置することによって、コンタクト抵抗を低減できることが知られている。しかしながら、このような構成において、ソース電極およびドレイン電極を形成した後に何らかの目的で熱処理（例えば２００℃以上）を行うと、酸化物半導体層とＴｉ層との接触部分において酸化物半導体とＴｉとの酸化還元反応が生じ、ＴＦＴ特性が変動するおそれがある。具体的には、閾値が大きくマイナス側にシフトするおそれがある。
　図１０に示したように、Ｔｉ層（下部金属層１８ａ２）と酸化物半導体層１６ｘとの間に、酸化物半導体層１６ｘと接するようにＴｉＮ層（金属窒化物層１８ａ３）を設けることにより、Ｔｉと酸化物半導体との酸化還元反応を抑制して、酸化物半導体層１６ｘの酸素欠損に起因するＴＦＴの閾値の変動を抑制することができる。したがって、所望のＴＦＴ特性をより確実に実現できる。なお、酸化物半導体層と接するようにＴｉＮ層を配置する構成では、上述した反応層が形成されにくいが、コンタクト抵抗については、例えばコンタクト面積を大きくする等の他の方法によって低減することが可能である。
　Ｔｉの代わりにＭｏを用いても同様の効果が得られる。例えば、下層１８ａがＭｏＮ／Ｍｏ／ＭｏＮの３層構造を有し、最下層のＭｏＮ層が酸化物半導体層１６ｘと接するように配置されていてもよい。
　ソース電極１８ｓの下層１８ａおよびドレイン電極１８ｄの下層１８ａは、上記以外の他の導電層を有していてもよい。その場合でも、第２の金属からなる金属層（Ｔｉ層またはＭｏ層）と酸化物半導体層１６ｘとの間に、第２の金属の窒化物からなる金属窒化物層（ＴｉＮ層またはＭｏＮ層）が介在していれば、上述した効果を得ることができる。なお、ボトムコンタクト構造を採用した場合は、ソース電極１８ｓおよびドレイン電極１８ｄの上層１８ｃが、上部金属層１８ｃ２の主層１８ｂと反対側に金属窒化物層をさらに含み、その金属窒化物層が酸化物半導体層１６ｘと接していれば、上述した効果を得ることができる。
　薄膜トランジスタ１０Ｂを備えるＴＦＴ基板の製造方法は、下層１８ａを形成するための積層膜が異なる点以外は、図９（ａ）～（ｅ）を参照しながら前述した、薄膜トランジスタ１０Ａを備えるＴＦＴ基板の製造方法と同様である。すなわち、半導体層１６上に、第２の金属からなる下部金属膜１８ｈ２および第２の金属の窒化物からなる下部金属窒化物膜１８ｈ１を順次堆積する前に、第２の金属の窒化物からなる他の金属窒化物膜を堆積しておけばよい。
　図１１は、薄膜トランジスタ１０のさらに他の改変例の模式的な断面を示す。図１１に示すように、ソース電極１８ｓおよびドレイン電極１８ｄの上層１８ｃが、第２の金属の窒化物からなる他の金属窒化物層をさらに含んでいてもよい。図１１に例示する構成では、層間絶縁層１９ｘと、上層１８ｃに含まれる上部金属層１８ｃ２との間にさらに金属窒化物層１８ｃ３が配置されている。図示するように、この金属窒化物層１８ｃ３は、層間絶縁層１９ｘと接するように配置されている。層間絶縁層１９ｘは、酸化絶縁層（ここではシリコン酸化物（ＳｉＯx）層）である。図１１に例示する構成において、薄膜トランジスタ１０Ｃのソース電極１８ｓおよびドレイン電極１８ｄの上層１８ｃは、例えばＴｉＮ／Ｔｉ／ＴｉＮの３層構造を有する。
　Ｔｉ層と層間絶縁層（酸化絶縁層）とが接する構成において、層間絶縁層を形成した後に何らかの目的で熱処理（例えば２００℃以上）を行うと、Ｔｉ層と層間絶縁層との酸化還元反応によってＴｉ層の表面が酸化し、ソース電極およびドレイン電極と層間絶縁層との密着性が低下する可能性がある。ソース電極およびドレイン電極と層間絶縁層との密着性が低下すると、層間絶縁層が剥がれ、歩留まり低下を引き起こすおそれがある。
　図１１に示したように、Ｔｉ層（上部金属層１８ｃ２）と層間絶縁層１９ｘとの間に、層間絶縁層１９ｘと接するようにＴｉＮ層（金属窒化物層１８ｃ３）を設けることにより、Ｔｉと層間絶縁層１９ｘ（酸化絶縁層）との酸化還元反応を抑制できる。これにより、層間絶縁層１９ｘとソース電極１８ｓおよびドレイン電極１８ｄとの密着性の低下を抑制し、歩留まりを高めることが可能である。なお、Ｔｉの代わりにＭｏを用いても同様の効果が得られる。例えば、上層１８ｃがＭｏＮ／Ｍｏ／ＭｏＮの３層構造を有し、最上層のＭｏＮ層が層間絶縁層１９ｘと接するように配置されていてもよい。
　なお、ソース電極１８ｓの上層１８ｃおよびドレイン電極１８ｄの上層１８ｃは、上記以外の他の導電層を有していてもよい。その場合でも、第２の金属からなる金属層（Ｔｉ層またはＭｏ層）と層間絶縁層１９ｘとの間に、第２の金属の窒化物からなる金属窒化物層（ＴｉＮ層またはＭｏＮ層）が介在していれば、上述した効果を得ることができる。
　薄膜トランジスタ１０Ｃを備えるＴＦＴ基板の製造方法は、上層１８ｃを形成するための積層膜が異なる点以外は、図９（ａ）～（ｅ）を参照しながら前述した、薄膜トランジスタ１０Ａを備えるＴＦＴ基板の製造方法と同様である。すなわち、主層１８ｂ上に、第２の金属の窒化物からなる上部金属窒化物膜１８ｆ１および第２の金属からなる上部金属膜１８ｆ２を順次堆積し、さらに、第２の金属の窒化物からなる他の金属窒化物膜を順次堆積すればよい。
　上述した構成は、互いに組み合わせられてもよい。図１２に、薄膜トランジスタ１０のさらに他の改変例である薄膜トランジスタ１０Ｄの模式的な断面を示す。図１２に示す薄膜トランジスタ１０Ｄは、図１０に示した薄膜トランジスタ１０Ｂと同様に、酸化物半導体層１６ｘを備える酸化物半導体ＴＦＴである。
　図１２に示すように、ソース電極１８ｓおよびドレイン電極１８ｄの下層１８ａおよび上層１８ｃのそれぞれが、ＴｉＮ／Ｔｉ／ＴｉＮの３層構造を有していてもよい。ＴｉＮ／Ｔｉ／ＴｉＮの３層構造の代わりに、ＭｏＮ／Ｍｏ／ＭｏＮの３層構造を採用してもよい。このように、ソース電極１８ｓおよびドレイン電極１８ｄの下層１８ａが、下部金属層１８ａ２と酸化物半導体層１６ｘとの間に配置された金属窒化物層１８ａ３（下部金属窒化物表面層１８ａ３ともいう。）をさらに含み、ソース電極１８ｓおよびドレイン電極１８ｄの上層１８ｃが、上部金属層１８ｃ２と層間絶縁層１９ｘ（酸化絶縁層）との間に配置された金属窒化物層１８ｃ３（上部金属窒化物表面層１８ｃ３ともいう。）をさらに含んでいてもよい。なお、図１２に例示する構成では、下部金属窒化物表面層１８ａ３は、酸化物半導体層１６ｘと接し、上部金属窒化物表面層１８ｃ３は、層間絶縁層１９ｘと接している。
　薄膜トランジスタ１０Ｄの下層１８ａは、図１０に示した薄膜トランジスタ１０Ｂの下層１８ａと同様にして形成することができ、薄膜トランジスタ１０Ｄの上層１８ｃは、図１１に示した薄膜トランジスタ１０Ｃの上層１８ｃと同様にして形成することができる。したがって、製造方法の説明および工程図は省略する。
　図１３は、薄膜トランジスタ１０のさらに他の改変例の模式的な断面を示す。図１３に示す薄膜トランジスタ１０Ｅは、半導体層１６のチャネル領域Ｒｃを覆うエッチストップ層１７を有している。エッチストップ層１７を形成することにより、半導体層１６に生じるプロセスダメージを低減できる。
　図示する例では、エッチストップ層１７は、半導体層１６およびゲート絶縁層１４を覆うように形成されている。エッチストップ層１７には、ソース領域Ｒｓを露出する第１開口部１７ａおよびドレイン領域Ｒｄを露出する第２開口部１７ｂが設けられており、ソース電極１８ｓおよびドレイン電極１８ｄは、それぞれ、第1開口部１７ａおよび第２開口部１７ｂを介して半導体層１６に電気的に接続されている。この場合において、チャネル長Ｌは、第１開口部１７ａと第２開口部１７ｂとの距離である（図１３参照）。
　エッチストップ層１７は、半導体層１６の形成後、ソース電極１８ｓおよびドレイン電極１８ｄの形成前に、半導体層１６上に保護膜を堆積し、この保護膜をパターニングすることによって形成することができる。より詳細には、半導体層１６の形成後、例えば、ＣＶＤ法により、半導体層１６上に、保護膜（厚さ：例えば３０ｎｍ以上２００ｎｍ以下）を堆積する。保護膜の例は、酸化シリコン膜（例えばＳｉＯ2膜）、窒化シリコン膜、酸化窒化シリコン膜またはこれらの積層膜である。続けて、フォトリソグラフィプロセスを用いてパターニングを行うことによって、エッチストップ層１７を形成することができる。パターニングは、半導体層１６のうちチャネル領域Ｒｃとなる領域がエッチストップ層１７によって覆われるように実行される。これにより、半導体層１６のうちチャネル領域Ｒｃとなる部分を覆うエッチストップ層１７を形成することができる。
　半導体層１６の材料として酸化物半導体を用いる場合、エッチストップ層１７は、シリコン酸化物層などの酸化物層を含むことが好ましい。エッチストップ層１７が酸化物層を含んでいることにより、酸化物半導体に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体の酸素欠損を低減できる。
　なお、ボトムコンタクト構造を採用する場合、上述した下層１８ａは、省略され得る。図１４に、薄膜トランジスタ２０の改変例である薄膜トランジスタ２０Ａの模式的な断面を示す。図示する例では、主層１８ｂの上面Ｓｔおよび側面Ｓｇは、高融点金属を含む上層１８ｃによって覆われており、主層１８ｂと半導体層１６との間には、上層１８ｃが介在している。つまり、薄膜トランジスタ２０Ａでは、主層１８ｂと半導体層１６とは直接接しておらず、主層１８ｂの上面Ｓｔおよび側面Ｓｇからの、ＡｌやＣｕの半導体層１６内部への拡散が抑制される。したがって、ＡｌやＣｕの半導体層１６内部への拡散によるＴＦＴ特性の劣化を抑制することができる。
　トップゲート・ボトムコンタクト構造を採用する場合（例えば図６参照）であっても同様に、下層１８ａを省略し得る。上層１８ｃに、図８～１２に例示したような積層構造を適用してもよい。
　薄膜トランジスタ２０Ａを備えるＴＦＴ基板の製造方法は、下層（下部導電膜）を形成するための工程が省略される点以外は、図５（ａ）～（ｅ）を参照しながら前述した、薄膜トランジスタ２０を備えるＴＦＴ基板の製造方法と同様である。したがって、製造方法の説明および工程図は省略する。
　本発明の実施形態は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ（Electro Luminescence））表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。本発明の実施形態は、特に、高精細の液晶表示装置等に好適に適用され得る。
　１０、２０、３０　　薄膜トランジスタ（ＴＦＴ）
　１１　　基板
　１２　　ゲート電極
　１４　　ゲート絶縁層
　１６　　半導体層
　１８ｓ　　ソース電極
　１８ｄ　　ドレイン電極
　１８ａ　　下層
　１８ｂ　　主層
　１８ｃ　　上層
　１９　　層間絶縁層

Claims (16)

  1. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、
    　前記薄膜トランジスタは、
    　ゲート電極と、
    　半導体層と、
    　前記ゲート電極および前記半導体層の間に設けられたゲート絶縁層と、
    　それぞれが前記半導体層に接するソース電極およびドレイン電極と、
    を有し、
    　前記ソース電極および前記ドレイン電極のそれぞれは、
    　アルミニウムまたは銅を含む主層と、
    　前記主層の前記基板側に配置された下層であって、高融点金属を含む第１層を有する下層と、
    　前記主層の前記基板とは反対側に配置された上層であって、高融点金属を含む第２層を有する上層と、
    を有しており、
    　前記上層は、前記主層の上面を覆い、かつ、前記主層の側面のうちの少なくとも前記半導体層に重なる部分を覆うように設けられている、半導体装置。
  2. 　前記ソース電極および前記ドレイン電極のそれぞれは、前記半導体層の上面の一部に接するように設けられている、請求項１に記載の半導体装置。
  3. 　前記ソース電極および前記ドレイン電極のそれぞれは、前記半導体層の下面の一部に接するように設けられている、請求項１に記載の半導体装置。
  4. 　基板と、前記基板に支持された薄膜トランジスタとを備える半導体装置であって、
    　前記薄膜トランジスタは、
    　ゲート電極と、
    　半導体層と、
    　前記ゲート電極および前記半導体層の間に設けられたゲート絶縁層と、
    　それぞれが前記半導体層に接するソース電極およびドレイン電極と、
    を有し、
    　前記ソース電極および前記ドレイン電極のそれぞれは、前記半導体層の下面の一部に接するように設けられており、
    　前記ソース電極および前記ドレイン電極のそれぞれは、
    　アルミニウムまたは銅を含む主層と、
    　前記主層の前記基板とは反対側に配置された上層であって、高融点金属を含む第１層を有する上層と、
    を有しており、
    　前記上層は、前記主層の上面を覆い、かつ、前記主層の側面のうちの少なくとも前記半導体層に重なる部分を覆うように設けられている、半導体装置。
  5. 　前記ゲート電極は、前記半導体層よりも前記基板の近くに配置されている、請求項１から４のいずれかに記載の半導体装置。
  6. 　前記半導体層は、前記ゲート電極よりも前記基板の近くに配置されている、請求項１から４のいずれかに記載の半導体装置。
  7. 　前記高融点金属は、チタン、モリブデン、タングステン、タンタルまたはクロムである、請求項１から６のいずれかに記載の半導体装置。
  8. 　前記半導体層は、酸化物半導体を含む、請求項１から７のいずれかに記載の半導体装置。
  9. 　前記酸化物半導体は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項８に記載の半導体装置。
  10. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項９に記載の半導体装置。
  11. 　前記薄膜トランジスタは、前記半導体層のチャネル領域を覆うエッチストップ層をさらに有する、請求項１から１０のいずれかに記載の半導体装置。
  12. 　アクティブマトリクス基板である、請求項１から１１のいずれかに記載の半導体装置。
  13. 　請求項１２に記載の半導体装置を備える表示装置。
  14. 　基板を用意する工程と、
    　前記基板上に、半導体層、ゲート電極、ソース電極、ドレイン電極およびゲート絶縁層を有する薄膜トランジスタを形成する工程とを包含する半導体装置の製造方法であって、
    　前記薄膜トランジスタを形成する工程は、
    　アルミニウムまたは銅を含む主層と、前記主層の前記基板とは反対側に配置された上層であって、高融点金属を含む第１層を有する上層とをそれぞれが有する前記ソース電極および前記ドレイン電極を形成する工程を含み、
    　前記ソース電極および前記ドレイン電極を形成する工程において、前記上層は、前記主層の上面を覆い、かつ、前記主層の側面のうちの少なくとも前記半導体層に重なる部分を覆うように形成される、半導体装置の製造方法。
  15. 　前記ソース電極および前記ドレイン電極を形成する工程は、
    　高融点金属を含む第１層を有する上部導電膜を前記主層上に形成した後、前記上部導電膜をパターニングすることによって前記上層を形成する工程を含む、請求項１４に記載の半導体装置の製造方法。
  16. 　前記ソース電極および前記ドレイン電極を形成する工程は、さらに、
    　高融点金属を含む第２層を有する下部導電膜、およびアルミニウムまたは銅を含む中間導電膜を順次形成した後、前記下部導電膜および前記中間導電膜をパターニングすることによって、前記主層の前記基板側に配置された下層であって、高融点金属を含む第２層を有する下層および前記主層を形成する工程を含む、請求項１５に記載の半導体装置の製造方法。
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