JP2022014107A - アクティブマトリクス基板およびその製造方法 - Google Patents

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Abstract

【課題】トップゲート構造を有し、かつ、互いに特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供する。【解決手段】アクティブマトリクス基板は、それぞれが、酸化物半導体層と、酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極とを有する第１のＴＦＴ１００および第２のＴＦＴ２００を有し、第１のＴＦＴでは、酸化物半導体層４Ａのうちゲート絶縁層５Ａを介してゲート電極７Ａで覆われた第１領域４Ａｃは、全体に亘って、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層構造を有し、上部酸化物半導体膜の移動度は、下部酸化物半導体膜の移動度よりも高く、第２のＴＦＴでは、酸化物半導体層４Ｂの第１領域４Ｂｃの少なくとも一部は、下部酸化物半導体膜４１および上部酸化物半導体膜４２のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない。【選択図】図２

Description

本発明は、アクティブマトリクス基板およびその製造方法に関する。
液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素毎に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ；以下、「ＴＦＴ」）などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、非晶質シリコン膜を活性層とするＴＦＴ（以下、「非晶質シリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
ＴＦＴの活性層の材料として、非晶質シリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、非晶質シリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、非晶質シリコンＴＦＴよりも高速で動作することが可能である。
ＴＦＴの構造は、ボトムゲート構造と、トップゲート構造とに大別される。現在、酸化物半導体ＴＦＴには、ボトムゲート構造が採用されることが多いが、トップゲート構造を用いることも提案されている（例えば特許文献１）。トップゲート構造では、ゲート絶縁層を薄くできるので、高い電流供給性能が得られる。
アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路をモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Ｃｈｉｐ ｏｎ Ｇｌａｓｓ）方式で実装される場合がある。
スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Ｓｏｕｒｃｅ Ｓｈａｒｅｄ Ｄｒｉｖｉｎｇ：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成する場合もある。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソース配線へビデオデータを振り分ける回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
駆動回路、ＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうち駆動回路を構成するＴＦＴを「駆動回路用ＴＦＴ」、ＳＳＤ回路を構成するＴＦＴを「ＳＳＤ回路用ＴＦＴ」と呼ぶ。
画素ＴＦＴとして酸化物半導体ＴＦＴを用いたアクティブマトリクス基板では、製造プロセスの観点から、回路ＴＦＴも、画素ＴＦＴと同じ酸化物半導体膜を用い、かつ、共通のプロセスを利用して形成されることが好ましい。このため、回路ＴＦＴおよび画素ＴＦＴは、通常、同じ構造を有する。これらのＴＦＴの特性もほぼ同じである。
特開２０１５－１０９３１５号公報
しかしながら、画素ＴＦＴおよび回路ＴＦＴに求められる特性はそれぞれ異なっている。また、回路ＴＦＴのなかでも、例えば駆動回路用ＴＦＴとＳＳＤ回路用ＴＦＴとでは、求められる特性は異なる。近年、アクティブマトリクス基板にモノリシックに形成される周辺回路の種類が増加しており、これに伴い、回路ＴＦＴに求められる性能はさらに多様化している。
さらに、有機ＥＬ表示装置では、１つの画素内に、少なくとも２種類の画素ＴＦＴ（「駆動用ＴＦＴ」および「選択用ＴＦＴ」と呼ばれる。）と容量素子とを含む画素回路が設けられる。選択用ＴＦＴは、駆動用ＴＦＴへの印加電圧を変化させて画素を選択する機能を有する。駆動用ＴＦＴは、発光に必要な電流を供給する機能を有する。選択用ＴＦＴと駆動用ＴＦＴとは異なる機能を担うので、それぞれに求められる特性も異なり得る。
このように、用途の異なる複数のＴＦＴを備えたアクティブマトリクス基板においては、各ＴＦＴが用途に応じて要求される特性を有することができるように、異なる特性を有する複数の酸化物半導体ＴＦＴを作り分けることが求められている。
本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、トップゲート構造を有し、かつ、互いに特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板を提供することにある。
本明細書は、以下の項目に記載のアクティブマトリクス基板およびアクティブマトリクス基板の製造方法を開示している。
［項目１］
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板に支持され、前記表示領域または前記非表示領域に設けられた、複数の酸化物半導体ＴＦＴであって、それぞれが、酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極と、を有する、複数の酸化物半導体ＴＦＴと、を備え、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極で覆われた第１領域を含み、
前記複数の酸化物半導体ＴＦＴは、第１のＴＦＴおよび第２のＴＦＴを含み、
前記第１のＴＦＴでは、前記酸化物半導体層の前記第１領域は、全体に亘って、下部酸化物半導体膜、および、前記下部酸化物半導体膜の上に配置された上部酸化物半導体膜を含む積層構造を有し、前記上部酸化物半導体膜の移動度は、前記下部酸化物半導体膜の移動度よりも高く、
前記第２のＴＦＴでは、前記酸化物半導体層の前記第１領域の少なくとも一部は、前記下部酸化物半導体膜および前記上部酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない、アクティブマトリクス基板。
［項目２］
前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記下部酸化物半導体膜を含み、前記上部酸化物半導体膜を含まない、項目１に記載のアクティブマトリクス基板。
［項目３］
前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記上部酸化物半導体膜を含み、前記下部酸化物半導体膜を含まない、項目１に記載のアクティブマトリクス基板。
［項目４］
複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
基板と、
前記基板に支持され、前記表示領域または前記非表示領域に設けられた、複数の酸化物半導体ＴＦＴであって、それぞれが、酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極と、ソース電極およびドレイン電極と、を有する、複数の酸化物半導体ＴＦＴと、を備え、
前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極で覆われた第１領域と、前記第１領域の両側に位置する第１コンタクト領域および第２コンタクト領域と、を含み、前記第１コンタクト領域は前記ソース電極に電気的に接続され、前記第２コンタクト領域は前記ドレイン電極に電気的に接続されており、
前記複数の酸化物半導体ＴＦＴは、第１のＴＦＴおよび第２のＴＦＴを含み、
前記第１のＴＦＴでは、前記酸化物半導体層の前記第１領域は、全体に亘って、下部酸化物半導体膜と、前記下部酸化物半導体膜上に配置された上部酸化物半導体膜とを含む積層構造を有し、前記上部酸化物半導体膜および前記下部酸化物半導体膜の移動度は互いに異なっており、
前記第２のＴＦＴでは、前記酸化物半導体層の前記第１コンタクト領域および前記第２コンタクト領域は前記積層構造を有するが、前記第１領域の少なくとも一部は、前記下部酸化物半導体膜および前記上部酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない、アクティブマトリクス基板。
［項目５］
前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記下部酸化物半導体膜を含み、前記上部酸化物半導体膜を含まない、項目４に記載のアクティブマトリクス基板。
［項目６］
前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記上部酸化物半導体膜を含み、前記下部酸化物半導体膜を含まない、項目４に記載のアクティブマトリクス基板。
［項目７］
前記第２のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の一部は前記積層構造を有し、他の一部は、前記一方の酸化物半導体膜を含み、かつ、前記他方の酸化物半導体膜を含まない、項目４から６のいずれかに記載のアクティブマトリクス基板。
［項目８］
前記第２のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の全体は、前記一方の酸化物半導体膜を含み、かつ、前記他方の酸化物半導体膜を含まない、項目４から６のいずれかに記載のアクティブマトリクス基板。
［項目９］
前記上部酸化物半導体膜の移動度は、前記下部酸化物半導体膜の移動度よりも高い、項目４から８のいずれかに記載のアクティブマトリクス基板。
［項目１０］
前記上部酸化物半導体膜の移動度は、前記下部酸化物半導体膜の移動度よりも低い、項目４から８のいずれかに記載のアクティブマトリクス基板。
［項目１１］
前記複数の酸化物半導体ＴＦＴのそれぞれは、前記酸化物半導体層および前記ゲート電極を覆う絶縁層をさらに有し、
前記ソース電極は、前記絶縁層に形成された第１開口部内で前記第１コンタクト領域に接し、前記ドレイン電極は、前記絶縁層に形成された第２開口部内で前記第２コンタクト領域に接する、項目４から１０のいずれかに記載のアクティブマトリクス基板。
［項目１２］
前記第１のＴＦＴにおいて、前記ゲート絶縁層は、前記上部酸化物半導体膜の上面に接し、
前記第２のＴＦＴにおいて、前記ゲート絶縁層は、前記一方の酸化物半導体膜の上面に接している、項目１から１１のいずれかに記載のアクティブマトリクス基板。
［項目１３］
前記複数の酸化物半導体ＴＦＴは、第３のＴＦＴをさらに含み、
前記第２のＴＦＴでは、前記第１領域の全体が、前記下部酸化物半導体膜および前記上部酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含んでおらず、
前記第３のＴＦＴでは、前記酸化物半導体層の前記第１コンタクト領域および前記第２コンタクト領域と前記第１領域の一部とは前記積層構造を有し、前記第１領域の他の一部は、前記一方の酸化物半導体膜を含み、かつ、前記他方の酸化物半導体膜を含まない、項目４から６のいずれかに記載のアクティブマトリクス基板。
［項目１４］
前記複数の酸化物半導体ＴＦＴは、第３のＴＦＴをさらに含み、
前記第３のＴＦＴでは、前記酸化物半導体層における前記第１領域の前記少なくとも一部は、前記他方の酸化物半導体膜を含み、かつ、前記一方の酸化物半導体膜を含んでいない、項目１から１２のいずれかに記載のアクティブマトリクス基板。
［項目１５］
前記第１のＴＦＴは、前記複数の画素領域のそれぞれに配置され、
前記第２のＴＦＴは、前記非表示領域に配置された周辺回路に含まれる、項目１から１４のいずれかに記載のアクティブマトリクス基板。
［項目１６］
前記複数の画素領域のそれぞれは、駆動用ＴＦＴ、選択用ＴＦＴおよび容量素子を少なくとも含む画素回路を有し、
前記第１のＴＦＴおよび前記第２のＴＦＴのうちの一方のＴＦＴは、前記駆動用ＴＦＴであり、他方のＴＦＴは前記選択用ＴＦＴである、項目１から１４のいずれかに記載のアクティブマトリクス基板。
［項目１７］
複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板の製造方法であって、前記アクティブマトリクス基板は、前記表示領域または前記非表示領域に配置された複数の酸化物半導体ＴＦＴとを備え、前記複数の酸化物半導体ＴＦＴは、第１ＴＦＴ形成領域に形成される第１のＴＦＴと、第２ＴＦＴ形成領域に形成される第２のＴＦＴと、を含み、
（Ａ）前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、基板上に、下部酸化物半導体膜を形成する工程と、
（Ｂ）前記下部酸化物半導体膜のパターニングを行うことにより、前記下部酸化物半導体膜のうち前記第２ＴＦＴ形成領域に位置する部分の少なくとも一部を除去する工程と、
（Ｃ）前記工程（Ｂ）の後に、前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、前記下部酸化物半導体膜を覆うように、上部酸化物半導体膜を形成する工程と、
（Ｄ）前記下部酸化物半導体膜および前記上部酸化物半導体膜のパターニングを行うことにより、前記第１ＴＦＴ形成領域に、前記下部酸化物半導体膜および前記上部酸化物半導体膜を含む積層構造からなる第１の酸化物半導体層を形成し、前記第２ＴＦＴ形成領域に、前記上部酸化物半導体膜を含み、かつ、前記下部酸化物半導体膜を含まない第１部分を含む第２の酸化物半導体層を形成する、工程と、
（Ｅ）ゲート絶縁層およびゲート電極を形成する工程であって、前記第１ＴＦＴ形成領域では、前記第１の酸化物半導体層の一部上に前記ゲート絶縁層を介して前記ゲート電極を配置し、前記第２ＴＦＴ形成領域では、前記第２の酸化物半導体層の前記第１部分の少なくとも一部上に前記ゲート絶縁層を介して前記ゲート電極を配置する、工程と、
を包含する、アクティブマトリクス基板の製造方法。
［項目１８］
複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板の製造方法であって、前記アクティブマトリクス基板は、前記表示領域または前記非表示領域に配置された複数の酸化物半導体ＴＦＴとを備え、前記複数の酸化物半導体ＴＦＴは、第１ＴＦＴ形成領域に形成される第１のＴＦＴと、第２ＴＦＴ形成領域に形成される第２のＴＦＴと、を含むみ、
（ａ）前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、基板上に、下部酸化物半導体膜と、前記下部酸化物半導体膜上に配置された上部酸化物半導体膜とを含む積層膜を形成する工程と、
（ｂ）前記積層膜のパターニングを行うことにより、前記第１ＴＦＴ形成領域に、前記下部酸化物半導体膜および前記上部酸化物半導体膜を含む積層構造を有する第１の酸化物半導体層を形成し、前記第２ＴＦＴ形成領域に、前記下部酸化物半導体膜および前記上部酸化物半導体膜を含む積層構造を有する積層体を形成する、工程と、
（ｃ）前記第２ＴＦＴ形成領域において、前記積層体における前記上部酸化物半導体膜の少なくとも一部を除去する工程であって、これより、前記第２ＴＦＴ形成領域に、前記下部酸化物半導体膜を含み、かつ、前記上部酸化物半導体膜を含まない第１部分を含む第２の酸化物半導体層を形成する、工程と、
（ｄ）ゲート絶縁層およびゲート電極を形成する工程であって、前記第１ＴＦＴ形成領域では、前記第１の酸化物半導体層の一部上に前記ゲート絶縁層を介して前記ゲート電極を配置し、前記第２ＴＦＴ形成領域では、前記第２の酸化物半導体層の前記第１部分の少なくとも一部上に前記ゲート絶縁層を介して前記ゲート電極を配置する、工程と、
を包含する、アクティブマトリクス基板の製造方法。
［項目１９］
前記第２の酸化物半導体層は、前記積層構造を有する積層部をさらに含み、
前記第２ＴＦＴ形成領域では、前記ゲート電極は、前記ゲート絶縁層を介して、前記第２の酸化物半導体層の前記第１部分の少なくとも一部と前記積層部の一部とを覆うように配置される、項目１７または１８に記載のアクティブマトリクス基板の製造方法。
［項目２０］
前記第２の酸化物半導体層は、前記積層構造を有する積層部をさらに含み、
前記第２ＴＦＴ形成領域では、前記ゲート電極は、前記ゲート絶縁層を介して、前記第２の酸化物半導体層の前記第１部分を覆い、かつ、前記積層部を覆わないように配置される、項目１７または１８に記載のアクティブマトリクス基板の製造方法。
［項目２１］
前記アクティブマトリクス基板は、前記非表示領域に配置された駆動回路およびＳＳＤ回路をさらに備え、
前記第１のＴＦＴは、前記複数の画素領域のそれぞれに配置され、
前記第２のＴＦＴおよび前記第３のＴＦＴのうちの少なくとも一方のＴＦＴは、前記駆動回路に含まれ、他方のＴＦＴは、前記ＳＳＤ回路に含まれている、項目１３または１４に記載のアクティブマトリクス基板。
［項目２２］
前記上部酸化物半導体膜および前記下部酸化物半導体膜は、いずれも、Ｉｎおよび／またはＳｎを含み、
前記上部酸化物半導体膜および前記下部酸化物半導体膜のうち、移動度の低い方の酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計は、移動度の高い方の酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計よりも小さい、項目１から１６のいずれかに記載のアクティブマトリクス基板。
［項目２３］
前記上部酸化物半導体膜および前記下部酸化物半導体膜のうち、移動度の高い方の酸化物半導体膜はＳｎを含み、移動度の低い方の酸化物半導体膜はＳｎを含まないか、または、
前記移動度の高い方の酸化物半導体膜よりも低い濃度でＳｎを含む、項目１から１６のいずれかに記載のアクティブマトリクス基板。
［項目２４］
前記上部酸化物半導体膜および前記下部酸化物半導体膜は、いずれも、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含み、
前記上部酸化物半導体膜および前記下部酸化物半導体膜のうち、移動度の高い方の酸化物半導体膜における全金属元素に対するＩｎの原子数比は、移動度の低い方の酸化物半導体膜における全金属元素に対するＩｎの原子数比よりも高い、項目１から１６のいずれかに記載のアクティブマトリクス基板。
［項目２５］
前記上部酸化物半導体膜および／または前記下部酸化物半導体膜における前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は、結晶質部分を含む、項目２４に記載のアクティブマトリクス基板。
［項目２６］
前記基板の法線方向から見たとき、前記第１のＴＦＴの前記酸化物半導体層において、前記上部酸化物半導体膜は、前記下部酸化物半導体膜の上面の内部に位置している、項目１から１６および２２から２５のいずれかに記載のアクティブマトリクス基板。
［項目２７］
前記第１のＴＦＴの前記酸化物半導体層において、前記上部酸化物半導体膜は、前記下部酸化物半導体膜の上面および側面を覆っている、項目１から１６および２２から２５のいずれかに記載のアクティブマトリクス基板。
［項目２８］
前記下部酸化物半導体膜はＳｎを含み、前記上部酸化物半導体膜はＳｎを含まないか、または、前記下部酸化物半導体膜よりも低い濃度でＳｎを含み、
工程（ｃ）は、ＰＡＮ系エッチング液を用いたウェットエッチングにより、
前記積層体における前記上部酸化物半導体膜を選択的にエッチングする工程を含む、項目１８に記載のアクティブマトリクス基板の製造方法。
本発明の一実施形態によると、トップゲート構造を有し、かつ、特性の異なる複数の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板が提供される。また、本発明の一実施形態によると、同一の酸化物半導体膜を用いて、特性の異なる複数の酸化物半導体ＴＦＴを作り分けることが可能な、アクティブマトリクス基板の製造方法が提供される。
第１の実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 アクティブマトリクス基板１０００に形成された第１のＴＦＴ１００および第２のＴＦＴ２００を例示する断面図である。 ＴＦＴ１００およびＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の製造方法を示す工程断面図である。 第１の実施形態の他のアクティブマトリクス基板１００１における第１のＴＦＴ１００および第２のＴＦＴ３００の模式的な断面図である。 ＴＦＴ１００およびＴＦＴ３００のＶｇ－Ｉｄ特性を例示する図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 アクティブマトリクス基板１００１の製造方法を示す工程断面図である。 第２の実施形態におけるアクティブマトリクス基板２０００の第１のＴＦＴ１００および第２のＴＦＴ４００を示す模式的な断面図である。 ＴＦＴ４００の模式的な平面図である。 アクティブマトリクス基板２０００の製造方法を示す工程断面図である。 アクティブマトリクス基板２０００の製造方法を示す工程断面図である。 アクティブマトリクス基板２０００の製造方法を示す工程断面図である。 アクティブマトリクス基板２０００の製造方法を示す工程断面図である。 アクティブマトリクス基板２０００の製造方法を示す工程断面図である。 第２の実施形態における他のアクティブマトリクス基板２００１の第１のＴＦＴ１００および第２のＴＦＴ５００を示す模式的な断面図である。 ＴＦＴ５００の模式的な平面図である。 さらに他のアクティブマトリクス基板２００２を例示する断面図である。 第３の実施形態におけるアクティブマトリクス基板３０００の第１のＴＦＴ１００および第２のＴＦＴ６００を示す模式的な断面図である。 ＴＦＴ６００の模式的な平面図である。 アクティブマトリクス基板３０００の製造方法を示す工程断面図である。 アクティブマトリクス基板３０００の製造方法を示す工程断面図である。 アクティブマトリクス基板３０００の製造方法を示す工程断面図である。 アクティブマトリクス基板３０００の製造方法を示す工程断面図である。 第３の実施形態における他のアクティブマトリクス基板３００１の第１のＴＦＴ１００および第２のＴＦＴ７００を示す模式的な断面図である。 ＴＦＴ７００の模式的な平面図である。 さらに他のアクティブマトリクス基板３００２を例示する断面図である。 第４の実施形態のアクティブマトリクス基板４０００を例示する模式的な断面図である。 下部酸化物半導体膜が上部酸化物半導体膜よりも低い移動度を有する場合のＴＦＴ１００、７００、２００のＩｄ－Ｖｇ特性を例示する図である。 第４の実施形態の他のアクティブマトリクス基板４００１を例示する模式的な断面図である。 さらに他のアクティブマトリクス基板４００２を例示する模式的な断面図である。 第１の実施形態における第１のＴＦＴ１００の他の例を説明するための断面図である。 第１の実施形態における第１のＴＦＴ１００のさらに他の例を説明するための断面図である。 アクティブマトリクス基板２０００の他の製造方法を示す工程断面図である。 アクティブマトリクス基板２０００の他の製造方法を示す工程断面図である。 アクティブマトリクス基板３０００の他の製造方法を示す工程断面図である。 アクティブマトリクス基板３０００の他の製造方法を示す工程断面図である。 アクティブマトリクス基板３０００の他の製造方法を示す工程断面図である。 アクティブマトリクス基板１０００の他の例を示す断面図である。 ゲート駆動回路におけるシフトレジスタ回路を例示する図である。 単位シフトレジスタ回路ＳＲを例示する図である。 ＳＳＤ回路を例示する図である。 画素回路を例示する図である。
上述したように、アクティブマトリクス基板に設けられたＴＦＴには、その用途ごとに求められる特性が異なっている。以下、液晶表示装置に使用されるアクティブマトリクス基板を例に、好適なＴＦＴ特性の一例を説明する。
酸化物半導体ＴＦＴは、ゲートへのバイアス電圧がゼロＶのときのオフ特性に優れているために、ゲートオフ時に酸化物半導体ＴＦＴから電荷が放出されず、酸化物半導体ＴＦＴを介した放電が生じ難い。しかしながら、放出されずに残った電荷（残留電荷）の存在は、液晶を動作させ、表示不良（チャージムラ）を発生させる可能性がある。これを抑制するために、酸化物半導体ＴＦＴを画素ＴＦＴとして用いる場合には、酸化物半導体ＴＦＴの閾値電圧を低くして、オフリーク電流を増加させることがある。
これに対し、酸化物半導体ＴＦＴを、例えばゲートドライバなどの駆動回路に用いる場合には、その閾値電圧を画素ＴＦＴの閾値電圧よりもプラス方向にシフトさせて、オフリーク電流を低減することが好ましい。オフリーク電流が大きいと、消費電力の増大や、駆動回路の動作不良、誤動作などの要因となり得る。駆動回路用ＴＦＴは、例えば、正の閾値電圧を有するエンハンスメント特性を有してもよい。
一方、ＳＳＤ回路に使用されるＳＳＤ回路用ＴＦＴには、比較的大きいオン電流を流す必要があり、高い電流駆動力が求められる。このため、閾値電圧を低くして、オン電流をさらに高めることが好ましい。ＳＳＤ回路用ＴＦＴは、例えば、負の閾値電圧を有するデプレッション特性を有してもよい。
また、有機ＥＬ表示装置に用いられるアクティブマトリクス基板においては、１つの画素内に、駆動用ＴＦＴおよび選択用ＴＦＴを少なくとも含む画素回路が設けられる。駆動用ＴＦＴは、エンハンスメント特性を有することが好ましい。また、多階調表示を好適に行うためには、駆動用ＴＦＴのＶｇ（ゲート電圧）－Ｉｄ（ドレイン電流）特性がある程度なだらかである（つまり急峻でない）ことが好ましい。このため、駆動用ＴＦＴには、サブスレッショルド係数（Ｓ値）が大きいことが求められる。閾値電圧をプラス方向に大きくし、かつ、Ｓ値を大きくするために、例えば、移動度の低い酸化物半導体を用いてもよい。一方、選択用ＴＦＴは、高い移動度を有する（すなわちオン電流が大きい）ことが好ましい。選択用ＴＦＴの閾値電圧は負（デプレッション特性）であってもよい。また、選択用ＴＦＴでは、Ｓ値は大きくなくてもよい。むしろＳ値が小さく、スイッチング速度が高いことが求められる。
なお、ＴＦＴの用途および求められる特性は、上述した例に限定されず、多様化している。
しかしながら、同じ酸化物半導体膜を利用して、特性の異なる複数のＴＦＴを形成することは困難である。例えば、ＳＳＤ回路用ＴＦＴや画素ＴＦＴには、高い移動度を有する酸化物半導体を用いることが好ましいが、酸化物半導体の高移動度化に伴って、ＴＦＴの閾値電圧がマイナス方向にシフトし、デプレッション特性になる傾向がある。このため、高移動度の酸化物半導体は駆動回路用ＴＦＴには適さない場合がある。一方、駆動回路用ＴＦＴには、エンハンスメント特性を得るために、比較的低い移動度の酸化物半導体を用いることが好ましい。しかし、エンハンスメント特性を有するＴＦＴでは、オン電流をさらに高めることは難しいことから、例えばＳＳＤ回路などの他の周辺回路には向かない可能性がある。
さらに、トップゲート構造を有するＴＦＴ（以下、「トップゲートＴＦＴ」と略す。）では、酸化物半導体層を覆う層間絶縁層に設けられた開口部（コンタクトホール）内で、酸化物半導体層とソース・ドレイン電極とを電気的に接続することが多い。しかしながら、酸化物半導体層の構造によっては、コンタクトホール形成時に酸化物半導体層の一部も除去されてしまうことがある。この結果、コンタクト抵抗が増大し、所望のオン特性が得られない可能性がある。
本発明者は、上記知見に基づいて、同じ酸化物半導体膜を利用し、かつ、互いに特性の異なる複数のトップゲートＴＦＴを作り分ける方法を見出した。さらに、本発明者は、酸化物半導体層とソース・ドレイン電極とのコンタクト抵抗の増大を抑制することができ、かつ、互いに特性の異なる複数のトップゲートＴＦＴを作り分ける方法を見出した。
（第１の実施形態）
以下、図面を参照しながら、液晶表示装置に用いられるアクティブマトリクス基板を例に、第１の実施形態のアクティブマトリクス基板を説明する。
＜アクティブマトリクス基板１０００の基本構成＞
図１は、本実施形態のアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域または額縁領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された画素領域ＰＩＸによって構成されている。画素領域ＰＩＸ（単に「画素」と呼ぶこともある）は、表示装置の画素に対応する領域である。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
非表示領域ＦＲには、例えばゲートドライバ、ＳＳＤ回路として機能するデマルチプレクサ回路などが一体的（モノリシック）に設けられている。ソースドライバは、例えば、アクティブマトリクス基板１０００に実装されている。
表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素領域ＰＩＸは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバの各端子に接続されている。
各画素領域ＰＩＸは、薄膜トランジスタＴｐと、画素電極ＰＥとを有している。薄膜トランジスタＴｐは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＴｐのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。ドレイン電極は画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの横電界モードの表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。
アクティブマトリクス基板１０００の非表示領域には、周辺回路を構成する複数の回路ＴＦＴが形成されている。回路ＴＦＴは、ゲートドライバを構成する駆動回路用ＴＦＴ、ＳＳＤ回路を構成するＳＳＤ回路用ＴＦＴなどを含む。
＜アクティブマトリクス基板１０００におけるＴＦＴ構造＞
次いで、アクティブマトリクス基板１０００に含まれる複数のトップゲートＴＦＴの構造を説明する。
酸化物半導体層を活性層とするトップゲートＴＦＴの特性は、例えば、酸化物半導体層のうちゲート絶縁層を介してゲート電極で覆われた領域の構造によって変わり得る。本明細書では、酸化物半導体層のうちゲート絶縁層を介してゲート電極で覆われた領域を「第１領域」呼ぶ。第１領域は、チャネルが形成される領域を含む。また、酸化物半導体層における第１領域の構造を「活性層構造」と呼ぶことがある。
本実施形態では、アクティブマトリクス基板１０００は、トップゲート構造を有する複数の酸化物半導体ＴＦＴを備える。複数の酸化物半導体ＴＦＴは、互いに異なる活性層構造を有する第１のＴＦＴおよび第２のＴＦＴを少なくとも１つずつ含む。
第１のＴＦＴでは、酸化物半導体層の第１領域は、下部酸化物半導体膜と、下部酸化物半導体膜の上に配置された上部酸化物半導体膜とを含む積層構造を有する。一方、第２のＴＦＴでは、酸化物半導体層の第１領域の少なくとも一部は、下部酸化物半導体膜および上部酸化物半導体膜のうちの一方を含み、他方を含まない。下部酸化物半導体膜および上部酸化物半導体膜は、互いに異なる移動度を有する。
本明細書では、酸化物半導体層のうち、下部酸化物半導体膜および上部酸化物半導体膜を含む積層構造を有する部分を「積層部ｐａ」と呼ぶ。また、酸化物半導体層のうち、下部酸化物半導体膜を含み、上部酸化物半導体膜を含まない部分を「下層部ｐ１」、上部酸化物半導体膜を含み、下部酸化物半導体膜を含まない部分を「上層部ｐ２」と呼ぶ。さらに、下層部ｐ１および上層部ｐ２を「第１部分」と総称することがある。下層部ｐ１は、下部酸化物半導体膜のみからなる単層構造を有してもよいし、他の半導体膜をさらに含んでいてもよい。同様に、上層部ｐ２は、上部酸化物半導体膜のみを含んでもよいし、他の半導体膜をさらに含んでいてもよい。
第１のＴＦＴと第２のＴＦＴとは、互いに異なる活性層構造を有するので、異なる特性を有し得る。例えば、第１のＴＦＴの閾値電圧は、第２のＴＦＴの閾値電圧よりも低くてもよいし、高くてもよい。
第１のＴＦＴおよび第２のＴＦＴの用途は問わない。例えば、第１のＴＦＴは、各画素領域に配置される画素ＴＦＴであり、第２のＴＦＴは、例えば、駆動回路、ＳＤＤ回路などの周辺回路を構成する回路ＴＦＴであってもよい。あるいは、第１のＴＦＴは回路ＴＦＴ、第２のＴＦＴは画素ＴＦＴであってもよい。さらに、第１のＴＦＴおよび第２のＴＦＴは、それぞれ、異なる周辺回路に使用される回路ＴＦＴであってもよい。
以下、図面を参照しながら、各ＴＦＴの構造をより具体的に説明する。
図２は、アクティブマトリクス基板１０００に形成された第１のＴＦＴ１００および第２のＴＦＴ２００を例示する断面図である。ここでは、ＴＦＴ１００は画素ＴＦＴであり、ＴＦＴ２００は回路ＴＦＴ（例えば駆動回路用ＴＦＴ）である例を説明する。アクティブマトリクス基板１０００は、複数のＴＦＴ１００および複数のＴＦＴ２００を有し得るが、ここでは単一のＴＦＴ１００および単一のＴＦＴ２００のみを図示し、説明を行う。
ＴＦＴ１００、２００は、基板１に支持され、かつ、酸化物半導体膜を含む活性層を有する、トップゲートＴＦＴである。
ＴＦＴ１００は、基板１上に配置された酸化物半導体層４Ａと、酸化物半導体層４Ａを覆うゲート絶縁層５Ａと、ゲート絶縁層５Ａ上に配置されたゲート電極７Ａと、ソース電極８Ａおよびドレイン電極９Ａとを備える。ゲート電極７Ａは、ゲート絶縁層５Ａを介して、酸化物半導体層４Ａの一部を覆うように配置されている。
酸化物半導体層４Ａは、ゲート絶縁層５Ａを介してゲート電極７Ａに覆われている第１領域４Ａｃと、基板１の法線方向から見たときゲート電極７Ａに覆われていない領域（以下、「第２領域」と呼ぶ。）とを含む。
酸化物半導体層４Ａにおける第１領域４Ａｃの全体は、下部酸化物半導体膜４１と、下部酸化物半導体膜４１の上に配置された上部酸化物半導体膜４２とを含む積層構造を有する積層部ｐａである。下部酸化物半導体膜４１および上部酸化物半導体膜４２は異なる移動度を有する。本実施形態では、上部酸化物半導体膜４２は、下部酸化物半導体膜４１よりも高い移動度を有する。
酸化物半導体層４Ａの第２領域は、第１領域４Ａｃよりも比抵抗の低い低抵抗領域であってもよい。低抵抗領域は、例えば、酸化物半導体層４Ａに対して、ゲート電極７Ａをマスクとして低抵抗化処理を行うことで形成され得る。
第２領域（低抵抗領域）は、基板１の法線方向から見たとき、第１領域４Ａｃの両側にそれぞれ配置された、第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄを含む。第１コンタクト領域４Ａｓは、ソース電極８Ａに電気的に接続される領域であり、第２コンタクト領域４Ａｄは、ドレイン電極９Ａに電気的に接続される領域である。第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄも、積層部ｐａであってもよい。図示する例では、酸化物半導体層４Ａ全体は、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含んでいる。なお、本実施形態では、酸化物半導体層４Ａの第１領域４Ａｃが全体に亘って積層部ｐａであればよく、第２領域に、下部酸化物半導体膜４１または上部酸化物半導体膜４２を含まない部分を有していてもよい。
ゲート絶縁層５Ａは、第１領域４Ａｃを覆い、かつ、第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄを覆っていなくてもよい。図示する例では、ゲート絶縁層５Ａは、基板１の法線方向から見たときにゲート電極７Ａに重なる領域にのみ形成されている。ゲート絶縁層５Ａのエッジは、ゲート電極７Ａのエッジと整合している。
ゲート電極７Ａは、ゲート絶縁層５Ａ上に、基板１の法線方向から見たとき、第１領域４Ａｃに重なり、かつ、第１コンタクト領域４Ａｓおよび第２コンタクト領域４Ａｄに重ならないように配置されている。
酸化物半導体層４Ａ、ゲート絶縁層５Ａおよびゲート電極７Ａは、層間絶縁層１０で覆われている。層間絶縁層１０は、酸化物半導体層４Ａ、４Ｂの上面の一部に接していてもよい。
ソース電極８Ａおよびドレイン電極９Ａは、例えば、層間絶縁層１０上に配置されている。この例では、層間絶縁層１０には、酸化物半導体層４Ａの第１コンタクト領域４Ａｓを露出する第１開口部１０Ａｓと、第２コンタクト領域４Ａｄの一部を露出する第２開口部１０Ａｄとが設けられている。ソース電極８Ａは、層間絶縁層１０上および第１開口部１０Ａｓ内に配置され、第１開口部１０Ａｓ内で第１コンタクト領域４Ａｓに接続されている。ドレイン電極９Ａは、層間絶縁層１０上および第２開口部１０Ａｄ内に配置され、第２開口部１０Ａｄ内で第２コンタクト領域４Ａｄに接続されている。
ＴＦＴ１００は、酸化物半導体層４Ａの基板１側に、遮光層として機能する下部導電層２Ａを有していてもよい。下部導電層２Ａは、下部絶縁層３で覆われている。ＴＦＴ１００の酸化物半導体層４Ａは、下部絶縁層３上に配置されている。下部導電層２Ａは、基板１の法線方向から見たとき、酸化物半導体層４Ａのうち少なくとも第１領域４Ａｃと重なるように配置されていてもよい。これにより、基板１側からの光（バックライト光）に起因する酸化物半導体層４Ａの特性劣化を抑制できる。なお、下部導電層２Ａは、電気的にフローティング状態であってもよいし、ＧＮＤ電位（０Ｖ）に固定されていてもよい。あるいは、下部導電層１２Ａを、図示しない接続部によってゲート電極７Ａに電気的に接続することで、下部ゲート電極として機能させてもよい。
ＴＦＴ１００を、図１に示す薄膜トランジスタＴｐ（画素ＴＦＴ）として用いる場合、ゲート電極７Ａは、対応するゲートバスラインＧＬに電気的に接続される。ゲート電極７Ａは、ゲートバスラインＧＬと同じ導電膜を用いて、対応するゲートバスラインＧＬと一体的に形成されていてもよい。ソース電極８Ａは、対応するソースバスラインＳＬに電気的に接続される。ソース電極８Ａは、ソースバスラインＳＬと同じ導電膜を用いて、対応するソースバスラインＳＬと一体的に形成されていてもよい。ドレイン電極９Ａは、対応する画素電極ＰＥに電気的に接続される。
一方、ＴＦＴ２００は、ＴＦＴ１００と同様に、酸化物半導体層４Ｂと、酸化物半導体層４Ｂの一部上にゲート絶縁層５Ｂを介して配置されたゲート電極７Ｂと、ソース電極８Ｂおよびドレイン電極９Ｂとを有する。ＴＦＴ２００は、酸化物半導体層４Ｂの基板１側に下部導電層２Ｂをさらに有してもよい。
酸化物半導体層４Ｂは、酸化物半導体層４Ａと同様に、基板１の法線方向から見たとき、ゲート電極７Ａに重なる第１領域４Ｂｃと、ゲート電極７Ａに重ならない第２領域とを含む。第２領域は、第１領域４Ａｃよりも比抵抗の低い低抵抗領域であってもよい。
酸化物半導体層４Ｂは、また、基板１の法線方向から見たとき、第１領域４Ｂｃの両側にそれぞれ配置された第１コンタクト領域４Ｂｓおよび第２コンタクト領域４Ｂｄを含む。第１コンタクト領域４Ｂｓおよび第２コンタクト領域４Ｂｄは、第２領域（低抵抗領域）に設けられている。第１コンタクト領域４Ｂｓはソース電極８Ｂに電気的に接続される領域であり、第２コンタクト領域４Ｂｄは、ドレイン電極９Ｂに電気的に接続される領域である。
ＴＦＴ２００では、酸化物半導体層４Ｂの第１領域４Ｂｃは、下部酸化物半導体膜４１を含むが、上部酸化物半導体膜４２を含まない下層部ｐ１を有する。図示するように、酸化物半導体層４Ｂ全体が、下部酸化物半導体膜４１を含み、上部酸化物半導体膜４２を含まなくてもよい。なお、酸化物半導体層４Ｂにおける第１領域４Ｂｃの少なくとも一部が下層部ｐ１であればよい。例えば、酸化物半導体層４Ｂの第２領域は下部酸化物半導体膜４１を含んでもよい。
ＴＦＴ２００は、酸化物半導体層４Ｂの構造を除いて、ＴＦＴ１００と同様の構造を有してもよい。ただし、ＴＦＴ１００およびＴＦＴ２００の各層の平面形状、サイズ、チャネル長、チャネル幅などは互いに異なっていてもよい。
ＴＦＴ１００およびＴＦＴ２００の酸化物半導体層４Ａ、４Ｂの下部酸化物半導体膜４１は、同一の酸化物半導体膜から形成されている。各ＴＦＴのゲート絶縁層５Ａ、５Ｂは同じ絶縁膜から形成され、ゲート電極７Ａ、７Ｂは同じ導電膜（ゲート用導電膜）から形成され、ソースおよびドレイン電極８Ａ、８Ｂ、９Ａ、９Ｂは、同じ導電膜（ソース用導電膜）から形成されてもよい。これにより、ＴＦＴ１００およびＴＦＴ２００を共通のプロセスで製造できる。
ＴＦＴ１００およびＴＦＴ２００の構造は、図２に示した構造に限定されない。例えば、ソース電極および／またはドレイン電極を、酸化物半導体層よりも基板側に設けてもよい。ＴＦＴ１００のソース電極８Ａを、下部導電層２Ａと同じ導電膜を用いて形成し、下部絶縁層３に形成された開口部内で、酸化物半導体層４Ａとソース電極８Ａとを接続させてもよい。
＜効果＞
本実施形態によると、共通の酸化物半導体膜（ここでは下部酸化物半導体膜４１）を用いて、互いに特性の異なるＴＦＴ１００およびＴＦＴ２００を作り分けることが可能である。
図３は、ＴＦＴ１００およびＴＦＴ２００のＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ドレイン電極の電位を基準としたゲート電極の電位（ゲートードレイン間電圧）Ｖｄｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。
図３から、ＴＦＴ２００は、ＴＦＴ１００よりも高い閾値電圧を有することが分かる。これは、ＴＦＴ２００の酸化物半導体層４Ｂの第１領域４Ｂｃ（チャネル領域）は、移動度の低い下部酸化物半導体膜４１を含み、かつ、移動度の高い上部酸化物半導体膜４２を含まないので、上部酸化物半導体膜４２を含む酸化物半導体層４Ａよりも、第１領域全体としての移動度が低くなり、閾値電圧がプラス方向にシフトしたからと考えられる。
ＴＦＴ２００を例えば駆動回路に用いると、回路誤動作を抑制できるので、歩留まりの低下を抑制できる。ＴＦＴ２００は、閾値電圧が正であるエンハンスメント特性を有することが好ましい。これにより、より効果的に回路誤動作を抑制できる。
ＴＦＴ１００では、ＴＦＴ２００に比べて、閾値電圧が低く、オフリーク電流が増加している。ＴＦＴ１００を例えば画素ＴＦＴに用いると、残留電荷による表示ムラを低減できる。ＴＦＴ１００は、閾値電圧が正であるエンハンスメント特性を有してもよいし、閾値電圧が負であるデプレッション特性を有してもよい。
あるいは、ＴＦＴ１００をＳＳＤ回路用ＴＦＴとして用い、ＴＦＴ２００を駆動回路用ＴＦＴとして用いてもよい。
または、駆動回路に、ＴＦＴ１００およびＴＦＴ２００を混在させてもよい。例えば、ゲート駆動回路における出力トランジスタ（図２５を参照して後述）としてＴＦＴ１００を用い、他のトランジスタとしてＴＦＴ２００を用いることもできる。
有機ＥＬ表示装置のバックプレーンとして使用されるアクティブマトリクス基板においては、各画素領域に設けられる画素回路（図２７を参照して後述）に、ＴＦＴ１００およびＴＦＴ２００を混在させてもよい。例えば、画素回路における選択用ＴＦＴとして、オン電流の大きいＴＦＴ１００を用い、駆動用ＴＦＴとして、エンハンスメント特性を有するＴＦＴ２００を用いてもよい。
＜下部酸化物半導体膜４１および上部酸化物半導体膜４２について＞
下部酸化物半導体膜４１および上部酸化物半導体膜４２は、互いに異なる移動度を有していればよく、組成、厚さ、結晶構造、形成方法などは特に限定されない。本明細書では、下部酸化物半導体膜および上部酸化物半導体膜のうち移動度の高い方を「高移動度酸化物半導体膜」、移動度の低い方を「低移動度酸化物半導体膜」と呼ぶ。高移動度酸化物半導体膜および／または低移動度酸化物半導体膜は、単層膜でもよいし、複数の酸化物半導体膜を含む積層膜であってもよい。各酸化物半導体膜の「移動度」は、その酸化物半導体膜が積層膜である場合には、その積層膜全体の移動度を指す。
低移動度酸化物半導体膜および高移動度酸化物半導体膜は、互いに異なる組成または組成比を有していてもよい。低移動度酸化物半導体膜および高移動度酸化物半導体膜の酸化物半導体に含まれる金属元素またはその比率を異ならせることで、ＴＦＴ２００の酸化物半導体層４Ｂを形成する際に、これらの酸化物半導体膜のエッチレートの差を利用して、より容易に上部酸化物半導体膜４２のみをエッチングできる場合がある。
一例として、高移動度酸化物半導体膜および低移動度酸化物半導体膜は、それぞれ、Ｉｎおよび／またはＳｎを含み、低移動度酸化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計は、高移動度化物半導体膜における全金属元素に対するＩｎおよびＳｎの原子数比の合計よりも小さくてもよい。
例えば、高移動度酸化物半導体膜および低移動度酸化物半導体膜は、いずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体層であり、低移動度酸化物半導体膜におけるＩｎの原子数比は、高移動度酸化物半導体膜におけるＩｎの原子数比よりも小さくてもよい。または、低移動度酸化物半導体膜におけるＧａの原子数比は、高移動度酸化物半導体膜におけるＧａの原子数比よりも大きくてもよい。このような場合、例えばシュウ酸系エッチング液に対するエッチレートは、高移動度酸化物半導体膜で低移動度酸化物半導体膜よりも大きくなる。従って、上部酸化物半導体膜４２として高移動度酸化物半導体膜を形成する場合に、エッチレートの差を利用して、上部酸化物半導体膜４２のみのエッチングを行うことが可能である。
また、高移動度酸化物半導体膜はＳｎを含み、低移動度酸化物半導体膜はＳｎを含んでいなくてもよい。または、低移動度酸化物半導体膜は、高移動度酸化物半導体膜よりも低い濃度でＳｎを含んでいてもよい。つまり、低移動度酸化物半導体膜における全金属元素に対するＳｎの原子数比は、高移動度酸化物半導体膜におけるＳｎの原子数比よりも小さくてもよい。このような場合には、燐酸、硝酸および酢酸を含むＰＡＮ系エッチング液を用いて、低移動度酸化物半導体膜のみを選択的にエッチングすることが可能になる。従って、後述する実施形態のように、上部酸化物半導体膜４２として低移動度酸化物半導体膜を用いる場合に特に有利である。低移動度酸化物半導体膜における全金属元素に対するＳｎの原子数比は、例えば１０ａｔ％以下であり、高低移動度酸化物半導体膜における全金属元素に対するＳｎの原子数比は１１ａｔ％以上であってもよい。これにより、より確実に低移動度酸化物半導体を選択的にエッチングできる。
低移動度酸化物半導体膜として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１等）を用いることができる。高移動度酸化物半導体膜として、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（Ｉｎ：Ｇａ：Ｚｎ＝5：１：4等）、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｏ系半導体膜、Ｉｎ－Ｚｎ－Ｏ系半導体膜、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体膜、Ｉｎ－Ｓｎ－Ｔｉ―Ｚｎ―Ｏ系半導体膜などを用いることができる。
また、低移動度酸化物半導体膜および高移動度酸化物半導体膜は、互いに異なる結晶構造を有してもよい。例えば、これらの酸化物半導体膜の一方が非晶質酸化物半導体膜、他方が、結晶質部分を含む結晶質酸化物半導体膜であってもよい。
さらに、各金属元素の比率が同じ場合でも、成膜方法または成膜条件を異ならせることで、酸化物半導体膜の移動度を異ならせることが可能である。例えば、酸化物半導体膜をスパッタ法で形成する際のチャンバー内の雰囲気（例えばチャンバーに供給する酸素およびＡｒの流量比）を異ならせてもよい。具体的には、低移動度酸化物半導体膜の形成時には、Ａｒに対する酸素の流量比を大きく（例えば８０％）設定し、高移動度の酸化物半導体膜の形成時には、Ａｒに対する酸素の流量比を低移動度酸化物半導体膜よりも小さく（例えば２０％）設定してもよい。
低移動度酸化物半導体膜および高移動度酸化物半導体膜の厚さは、略同じでもよいし、異なっていてもよい。高移動度酸化物半導体膜は、低移動度酸化物半導体膜よりも薄くてもよい。高移動度酸化物半導体膜を薄くすることで、高移動度酸化物半導体膜を用いたＴＦＴの閾値電圧を０Ｖ付近に設定できる。これにより、エンハンスメント特性を有しつつ、オン電流の高いＴＦＴが得られる。高移動度酸化物半導体膜の厚さは、例えば５ｎｍ以上２０ｎｍ以下であってもよい。低移動度酸化物半導体の厚さは、例えば、２０ｎｍ以上１００ｎｍ以下であってもよい。
また、製造プロセスの観点から、下部酸化物半導体膜４１は、上部酸化物半導体膜４２よりも厚くてもよい。これにより、下部酸化物半導体膜４１へのダメージを抑えつつ、上部酸化物半導体膜４２のみをパターニングできるというメリットがある。また、ドライエッチングを用いて上部酸化物半導体膜４２のみをパターニングする場合には、下部酸化物半導体膜４１の表面部分がエッチング（オーバーエッチ）された場合でも、下部酸化物半導体膜４１は所定の厚さを有し得る。下部酸化物半導体膜４１の厚さは、例えば２０ｎｍ以上であることが好ましい。
＜アクティブマトリクス基板１０００の製造方法＞
アクティブマトリクス基板１０００におけるＴＦＴ１００および第のＴＦＴ２００は、例えば以下の方法で製造され得る。
図４Ａ～図４Ｍは、それぞれ、アクティブマトリクス基板１０００の製造方法を説明するための工程断面図である。これらの図では、ＴＦＴ１００が形成されるＴＦＴ形成領域Ｒ１と、ＴＦＴ２００が形成されるＴＦＴ形成領域Ｒ２とを示す。ここでは、ＦＦＳモードの液晶表示装置に適用されるアクティブマトリクス基板において、ＴＦＴ１００を画素ＴＦＴ、ＴＦＴ２００を回路ＴＦＴとして用いる場合を例に説明する。従って、ＴＦＴ形成領域Ｒ１は、各画素領域の一部であり、ＴＦＴ形成領域Ｒ２は、非表示領域の一部である。
・ＳＴＥＰ１：下部導電層の形成（図４Ａ）
基板１上に、例えばスパッタリング法で、下部導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。次いで、公知のフォトリソ工程により、下部導電膜のパターニングを行う。このようにして、図４Ａに示すように、ＴＦＴ形成領域Ｒ１およびＴＦＴ形成領域Ｒ２に、それぞれ、ＴＦＴの下部導電層２Ａ、２Ｂを形成する。
基板１としては、透明で絶縁性を有する基板、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。
下部導電膜の材料は、特に限定されず、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
ここでは、下部導電膜として、ＣｕまたはＡｌを含む金属膜（合金膜を含む）の単層膜を用いる。または、ＣｕまたはＡｌを含む金属膜を最上層とする積層膜を用いてもよい。
・ＳＴＥＰ２：下部絶縁層３の形成（図４Ｂ）
次いで、図４Ｂに示すように、下部導電層２Ａ、２Ｂを覆うように、下部絶縁層３（厚さ：例えば２００ｎｍ以上６００ｎｍ以下）を形成する。
下部絶縁層３は例えばＣＶＤ法で形成される。下部絶縁層３としては、酸化珪素（ＳｉＯｘ）層、窒化珪素（ＳｉＮｘ）層、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部絶縁層３は単層であってもよいし、積層構造を有していてもよい。例えば、基板側（下層）に、基板１からの不純物等の拡散防止のために窒化珪素（ＳｉＮｘ）層、窒化酸化珪素層等を形成し、その上の層（上層）に、絶縁性を確保するために酸化珪素（ＳｉＯ２）層、酸化窒化珪素層等を形成してもよい。
・ＳＴＥＰ３：下部酸化物半導体膜４１、上部酸化物半導体膜４２の形成（図４Ｃ）
続いて、下部絶縁層３上に、下部酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）４１、および、上部酸化物半導体膜（厚さ：例えば１５ｎｍ以上２００ｎｍ以下）４をこの順で形成し、得られた積層膜のパターニングを行う。これにより、図４Ｃに示すように、ＴＦＴ形成領域Ｒ１に、ＴＦＴ１００の活性層となる酸化物半導体層４Ａが形成される。ＴＦＴ形成領域Ｒ２には、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層体４Ｂ’が形成される。
下部酸化物半導体膜４１および上部酸化物半導体膜４２は、例えばスパッタ法で形成され得る。ここでは、下部酸化物半導体膜４１として、厚さが４０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１）、上部酸化物半導体膜４２として、厚さが１０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝５：１：４）を形成する。なお、各酸化物半導体膜の組成比は上記に限定しないが、上部酸化物半導体膜４２の方が下部酸化物半導体膜４１よりもＩｎの原子数比が大きい（またはＧａの原子数比が小さい）ことが好ましい。積層膜のパターニングは、例えば、シュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。これにより、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時に（一括して）エッチングすることができる。この場合、酸化物半導体層４Ａにおいて、下部酸化物半導体膜４１の側面と上部酸化物半導体膜４２の側面とは整合する。
なお、下部酸化物半導体膜４１として、Ｓｎを含まない酸化物半導体膜、例えば、厚さが４０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜を形成し、上部酸化物半導体膜４２として、Ｓｎを含む酸化物半導体膜、例えば、厚さが１０ｎｍのＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）を形成してもよい。この場合でも、シュウ酸系エッチング液を用いて、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にエッチングできる。
下部酸化物半導体膜４１および上部酸化物半導体膜４２のパターニングの前または後に、下部酸化物半導体膜４１および上部酸化物半導体膜４２のアニール処理を行ってもよい。
・ＳＴＥＰ４：上部酸化物半導体膜４２のエッチング（図４Ｄ）
次いで、図４Ｄに示すように、上部酸化物半導体膜４２のエッチングを行い、ＴＦＴ形成領域Ｒ２において、上部酸化物半導体膜４２のみを除去し、下部酸化物半導体膜４１を残す。これにより、ＴＦＴ形成領域Ｒ２に、ＴＦＴ２００の活性層となる酸化物半導体層４Ｂが形成される。酸化物半導体層４Ｂは、下部酸化物半導体膜４１を含み、上部酸化物半導体膜４２を含まない。
上部酸化物半導体膜４２のエッチングは、上部酸化物半導体膜４２が選択的除去され、下部酸化物半導体膜４１が除去されずに残るような方法および条件で行われる。上部酸化物半導体膜４２および下部酸化物半導体膜４１がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜である場合、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いて、上部酸化物半導体膜４２のウェットエッチングを行ってもよい。上部酸化物半導体膜４２は、下部酸化物半導体膜４１よりも高いＩｎ比率（または低いＧａ比率）を有し、下部酸化物半導体膜４１よりも高いエッチングレートを有する。このため、エッチングレートの差を利用して、上部酸化物半導体膜４２を選択的にエッチングできる。
上部酸化物半導体膜４２がＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜などのＳｎを含む膜であり、下部酸化物半導体膜４１がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜などのＳｎを含まない膜である場合には、例えば、シュウ酸系エッチング液を用い、エッチング時間などのエッチング条件を制御することで、下部酸化物半導体膜４１を残しつつ、上部酸化物半導体膜４２を除去することができる。
本工程におけるエッチングはウェットエッチングに限定されず、ドライエッチングで行ってもよい。この場合、下部酸化物半導体膜４１の表面部分がエッチングされる（オーバーエッチング）ことがある。
・ＳＴＥＰ５：ゲート絶縁膜５０の形成（図４Ｅ）
次いで、図４Ｅに示すように、酸化物半導体層４Ａ、４Ｂを覆うようにゲート絶縁膜５０を形成する。
ゲート絶縁膜５０として、下部絶縁層３と同様の絶縁膜（下部絶縁層３として例示した絶縁膜）を用いることができる。ここでは、ゲート絶縁膜５０として、酸化珪素（ＳｉＯ２）膜を形成する。ゲート絶縁膜５０として、酸化珪素膜などの酸化物膜を用いると、酸化物半導体層４Ａ、４Ｂのチャネル領域に生じた酸化欠損を酸化物膜によって低減できるので、チャネル領域の低抵抗化を抑制できる。
・ＳＴＥＰ６：ゲート電極７Ａ、７Ｂの形成（図４Ｆ）
次いで、ゲート絶縁膜５０上に、不図示のゲート用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成する。この後、公知のフォトリソ工程により、ゲート用導電膜のパターニングを行う。これにより、ＴＦＴ形成領域Ｒ１、ＴＦＴ形成領域Ｒ２に、それぞれ、ゲート電極７Ａ、７Ｂを形成する。図示しないが、ゲート用導電膜を用いて、ゲートバスラインも形成される。酸化物半導体層４Ａ、４Ｂのうち、基板１の法線方向から見たときゲート電極７Ａ、７Ｂに重なる部分は、それぞれ、チャネル領域を含む第１領域４Ａｃ、４Ｂｃとなる。
ゲート用導電膜として、例えば、モリブデン（Ｍｏ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属またはこれらの合金を用いることができる。ゲート用導電膜は、異なる導電材料から形成された複数の層を含む積層構造を有していてもよい。ここでは、ゲート用導電膜として、Ｔｉ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｔｉ積層膜、あるいは、Ｍｏ膜を下層、Ｃｕ膜を上層とするＣｕ／Ｍｏ積層膜を用いる。
・ＳＴＥＰ７：ゲート絶縁層５Ａ、５Ｂの形成（図４Ｇ）
次いで、ゲート用導電膜のパターニングに用いたレジストマスクを用いて、あるいは、ゲート電極７Ａ、７Ｂをマスクとして、ゲート絶縁膜５０のパターニングを行い、ゲート絶縁層５Ａ、５Ｂを形成する。この方法によると、基板１の法線方向から見たとき、ゲート電極７Ａ、７Ｂの側面は、それぞれ、ゲート絶縁層５Ａ、５Ｂの側面と整合する。ただし、各膜のエッチング条件によっては整合しない場合がある。例えば、ゲート電極７Ａ、７Ｂをオーバーエッチングして、レジストマスクの側面からゲート電極７Ａ、７Ｂの側面を大きくシフトさせる。この後、レジストマスクを用いてゲート絶縁膜５０のドライエッチングを行うと、基板１の法線方向から見て、ゲート電極７Ａ、７Ｂの側面は、ゲート絶縁層５Ａ、５Ｂの側面よりも内側に位置することがある。
なお、ゲート絶縁膜５０のパターニングを行った後で、ゲート用導電膜の形成およびパターニングを行ってもよい。
ゲート電極７Ａ、７Ｂを形成した後、酸化物半導体層４Ａ、４Ｂの低抵抗化処理を行ってもよい。低抵抗化処理として、例えばプラズマ処理を行ってもよい。これにより、基板１の主面の法線方向から見たとき、酸化物半導体層４Ａ、４Ｂのうちゲート電極７Ａ、７Ｂにもゲート絶縁層５Ａ、５Ｂにも重なっていない領域（露出領域）は、これらと重なっている領域（チャネル領域を含む）よりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。本実施形態では、基板１の法線方向から見たときゲート電極７Ａ、７Ｂに重なる第１領域４Ａｃ、４Ｂｃと、第１領域の両側に位置し、第１領域４Ａｃ、４Ｂｃよりも比抵抗の低い低抵抗領域とを含む酸化物半導体層４Ａ、４Ｂを得る。なお、低抵抗化処理の方法はプラズマ処理に限定されない。
・ＳＴＥＰ８：層間絶縁層１０の形成（図４Ｈ）
次いで、酸化物半導体層４Ａ、４Ｂ、ゲート絶縁層５Ａ、５Ｂおよびゲート電極７Ａ、７Ｂを覆う層間絶縁層１０を形成する。この後、公知のフォトリソ工程により、層間絶縁層１０のパターニングを行う。これにより、図４Ｈに示すように、ＴＦＴ形成領域Ｒ１において、層間絶縁層１０に、酸化物半導体層４Ａの低抵抗領域の一部である第１コンタクト領域４Ａｓ、４Ａｄを露出する第１開口部１０Ａｓおよび第２開口部１０Ａｄを形成し、ＴＦＴ形成領域Ｒ２において、層間絶縁層１０に、酸化物半導体層４Ｂの低抵抗領域の一部であるコンタクト領域４Ｂｓ、４Ｂｄを露出する第１開口部１０Ｂｓおよび第２開口部１０Ｂｄを形成する。
層間絶縁層１０として、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜などの無機絶縁層を単層又は積層させて形成することができる。無機絶縁層の厚さは１００ｎｍ以上５００ｎｍ以下でもよい。層間絶縁層１０を窒化シリコン膜などの酸化物半導体を還元させる絶縁膜を用いて形成すると、酸化物半導体層４Ａ、４Ｂのうち層間絶縁層１０と接する領域（ここでは低抵抗領域）の比抵抗を低く維持できるので好ましい。ここでは、層間絶縁層１０として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。
層間絶縁層１０として、酸化物半導体を還元し得る絶縁層（例えば、窒化シリコン層などの水素供与性の層）を用いる場合、上述した低抵抗化処理を行わなくても、酸化物半導体層４Ａ、４Ｂのうち層間絶縁層１０と接する部分を、接していない部分よりも低抵抗化できる。
・ＳＴＥＰ９：ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂの形成（図４Ｉ）
次いで、層間絶縁層１０上に、不図示のソース用導電膜（厚さ：例えば５０ｎｍ以上５００ｎｍ以下）を形成し、ソース用導電膜のパターニングを行う。これにより、図４Ｉに示すように、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂを形成する。図示しないが、ソース用導電膜からソースバスラインも形成される。
ソース電極８Ａ、８Ｂは、それぞれ、層間絶縁層１０上および開口部１０Ａｓ、１０Ｂｓ内に配置され、開口部１０Ａｓ、１０Ｂｓ内で、酸化物半導体層４Ａ、４Ｂの第１コンタクト領域４Ａｓ、４Ｂｓに接続される。ドレイン電極９Ａ、９Ｂは、それぞれ、層間絶縁層１０上および開口部１０Ａｄ、１０Ｂｄ内に配置され、開口部１０Ａｄ、１０Ｂｄ内で、酸化物半導体層４Ａ、４Ｂの第２コンタクト領域４Ａｄ、４Ｂｄに接続される。
ソース用導電膜として、例えば、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）あるいはタングステン（Ｗ）から選ばれた元素、またはこれらの元素を成分とする合金などを用いることができる。例えば、チタン膜－アルミニウム膜－チタン膜の３層構造、モリブデン膜－アルミニウム膜－モリブデン膜などの３層構造などを有していてもよい。なお、ソース用導電膜は３層構造に限られず、単層、または２層構造、あるいは４層以上の積層構造を有していてもよい。ここでは、Ｔｉ膜（厚さ：１５～７０ｎｍ）を下層、Ｃｕ膜（厚さ：５０～４００ｎｍ）を上層とする積層膜を用いる。Ｔｉ膜などのオーミック導電膜を最下層とする積層膜を用いると、酸化物半導体層４Ａ、４Ｂとのコンタクト抵抗をより効果的に低減できる。
・ＳＴＥＰ１０：無機絶縁層１１および有機絶縁層１２の形成（図４Ｊ）
次に、図４Ｊに示すように、層間絶縁層１０と、ソース電極８Ａ、８Ｂおよびドレイン電極９Ａ、９Ｂとを覆うように、無機絶縁層（厚さ：例えば１００ｎｍ以上５００ｎｍ以下）１１および有機絶縁層（厚さ：例えば１～４μｍ、好ましくは２～３μｍ）１２をこの順で形成する。
無機絶縁層１１として、層間絶縁層１０と同様の無機絶縁膜を用いることができる。ここでは、無機絶縁層１１として、例えば、ＳｉＮｘ層（厚さ：３００ｎｍ）をＣＶＤ法で形成する。有機絶縁層１２は、例えば、感光性樹脂材料を含む有機絶縁膜（例えばアクリル系樹脂膜）であってもよい。
この後、有機絶縁層１２のパターニングを行う。これにより、各画素領域において、有機絶縁層１２に、無機絶縁層１１の一部を露出する開口部１２ｐを形成する。開口部１２ｐは、基板１の法線方向から見たとき、画素ＴＦＴとなるＴＦＴ１００のドレイン電極９Ａに重なるように配置される。このパターニングで、有機絶縁層１２のうち非表示領域に位置する部分全体を除去してもよい。
・ＳＴＥＰ１１：共通電極ＣＥの形成（図４Ｋ）
続いて、図４Ｋに示すように、有機絶縁層１２上に、不図示の第１の透明導電膜（厚さ：２０～３００ｎｍ）を形成し、パターニングする。これにより、表示領域に共通電極ＣＥを形成する。第１の透明導電膜として、インジウム－亜鉛酸化物、インジウム－錫酸化物（ＩＴＯ）、インジウム－亜鉛酸化物、ＺｎＯ等の金属酸化物を用いることができる。
・ＳＴＥＰ１２：誘電体層１７の形成（図４Ｌ）
次いで、図４Ｌに示すように、共通電極ＣＥを覆うように誘電体層（厚さ：５０～５００ｎｍ）１７を形成する。
誘電体層１７の材料は、無機絶縁層１１の材料として例示した材料と同じであってもよい。ここでは、誘電体層１７として、例えばＣＶＤ法でＳｉＮ膜を形成する。
・ＳＴＥＰ１３：画素電極ＰＥの形成（図４Ｍ）
次いで、誘電体層１７および無機絶縁層１１のパターニングを行い、ＴＦＴ１００のドレイン電極９Ａを露出する画素コンタクトホールＣＨを形成する。この例では、画素コンタクトホールＣＨは、誘電体層１７の開口部、有機絶縁層１２の開口部および無機絶縁層１１の開口部から構成されている。
続いて、誘電体層１７上および画素コンタクトホールＣＨ内に、不図示の第２の透明導電膜（厚さ：２０～３００ｎｍ）を形成する。第２の透明導電膜は、第１の透明導電膜と同様の材料を用いて形成され得る。この後、第２の透明導電膜のパターニングを行う。これにより、図４Ｍに示すように、各画素領域に画素電極ＰＥを形成する。画素電極ＰＥは、画素コンタクトホールＣＨ内において、画素ＴＦＴとなるＴＦＴ１００のドレイン電極９Ａに接続される。このようにして、アクティブマトリクス基板１０００が製造される。
画素電極ＰＥおよび共通電極ＣＥは、誘電体層１７を介して対向するように配置されればよい。ここでは、画素電極ＰＥの基板１側に共通電極ＣＥを配置した例を示したが、画素電極ＰＥ上に誘電体層１７を介して共通電極ＣＥを配置してもよい。
本実施形態のアクティブマトリクス基板１０００の製造方法は、上記方法に限定されない。図４Ｃに示す積層膜のパターニング工程で、上部酸化物半導体膜４２および下部酸化物半導体膜４１は、同時にエッチングされなくてもよい。例えば、積層膜を形成した後、まず、上部酸化物半導体膜４２のみをエッチングし、次いで、別途、下部酸化物半導体膜４１のエッチングを行ってもよい。
また、図４Ｃおよび図４Ｄに示す工程の代わりに、次のようにして酸化物半導体層４Ａ、４Ｂを形成してもよい。まず、下部酸化物半導体膜４１の形成およびパターニングを行い、酸化物半導体層４Ａの下層（第１層）および酸化物半導体層４Ｂを形成する。次いで、パターニングされた下部酸化物半導体膜４１を覆うように上部酸化物半導体膜４２を形成する。この後、上部酸化物半導体膜４２のみのパターニングを行い、酸化物半導体層４Ａの上層（第２層）を形成する。
上部酸化物半導体膜４２と下部酸化物半導体膜４１とを別々にエッチングする場合には、酸化物半導体層４Ａにおいて、下部酸化物半導体膜４１の側面と上部酸化物半導体膜４２の側面とは整合しなくてもよい。例えば、図２０Ａに例示するように、上部酸化物半導体膜４２の幅が、下部酸化物半導体膜４１よりも小さく、基板１の法線方向から見たとき、上部酸化物半導体膜４２は、下部酸化物半導体膜４１の上面の内部に位置してもよい。高移動度酸化物半導体膜のサイズを低移動度酸化物半導体膜よりも小さくすることで、ＴＦＴ１００のデプレッション化が生じ難くなる。あるいは、図２０Ｂに例示するように、上部酸化物半導体膜４２の幅が、下部酸化物半導体膜４１よりも大きく、上部酸化物半導体膜４２は、下部酸化物半導体膜４１の上面および側面を覆っていてもよい。これにより、高移動度酸化物半導体膜である上部酸化物半導体膜４２は、酸化物半導体層４Ａの上面および側面に露出する。従って、低抵抗化処理によって、酸化物半導体層４Ａの低抵抗化領域の比抵抗を低減できる。
上記では、液晶表示装置に使用されるアクティブマトリクス基板の製造方法を説明したが、同様の方法で、有機ＥＬ表示装置に使用されるアクティブマトリクス基板を製造できる。
図２３に例示するように、有機ＥＬ表示装置に用いられるアクティブマトリクス基板では、例えば、各画素領域にＴＦＴ１００およびＴＦＴ２００が形成されてもよい。ＴＦＴ１００およびＴＦＴ２００は、それぞれ、画素回路の駆動用ＴＦＴおよび選択用ＴＦＴとして用いられ得る。ＴＦＴ１００、２００上には、平坦化層１９が形成され、平坦化層１９の上には、画素電極ＰＥが設けられる。画素電極ＰＥは、駆動用ＴＦＴであるＴＦＴ１００のドレイン電極に電気的に接続される。なお、カラーフィルター方式の有機ＥＬ表示装置に適用する場合には、平坦化層１９と無機絶縁層１１との間にカラーフィルター層（不図示）をさらに設けてもよい。隣接する画素領域間には、平坦化層１９および画素電極ＰＥの上に、絶縁性材料から形成されたバンク（不図示）が設けられる。図示しないが、画素電極ＰＥ上には、有機ＥＬ層が配置され、有機ＥＬ層上には上部電極が設けられる。例えば、画素電極ＰＥは陽極、上部電極は陰極として機能する。なお、トップエミッション型の有機ＥＬ表示装置に適用する場合、各ＴＦＴに遮光層（下部導電層２Ａ、２Ｂ）を形成しなくてもよい。
＜変形例１＞
図５は、本実施形態における他のアクティブマトリクス基板１００１における第１のＴＦＴ１００および第２のＴＦＴ３００の模式的な断面図である。
変形例１のアクティブマトリクス基板１００１は、第２のＴＦＴ３００が上層部ｐ２を含む点で、図２に示したアクティブマトリクス基板１０００と異なる。以下、アクティブマトリクス基板１０００と異なる点のみを説明し、同様の構成については説明を省略する。
ＴＦＴ３００は、ＴＦＴ１００、２００と同様に、酸化物半導体層４Ｃと、酸化物半導体層４Ｃの一部上にゲート絶縁層５Ｃを介して配置されたゲート電極７Ｃと、ソース電極８Ｃおよびドレイン電極９Ｃを有する。ＴＦＴ３００は、酸化物半導体層４Ｃの基板１側に下部導電層２Ｃをさらに有してもよい。
酸化物半導体層４Ｃは、上部酸化物半導体膜４２を含むが、下部酸化物半導体膜４１を含まない上層部ｐ２を有する。図示するように、酸化物半導体層４Ｃの全体が、上部酸化物半導体膜４２を含み、下部酸化物半導体膜４１を含んでいなくてもよい。なお、本変形例では、酸化物半導体層４Ｃの第１領域４Ｃｃが全体に亘って上層部ｐ２であればよく、他の領域は下部酸化物半導体膜４１を含んでも構わない。
図６は、ＴＦＴ１００およびＴＦＴ３００のＶｇ－Ｉｄ特性を例示する図である。グラフの横軸は、ゲートードレイン間電圧Ｖｄｇを表し、グラフの縦軸はドレイン電流Ｉｄを表す。
図６から、ＴＦＴ３００は、ＴＦＴ１００よりも低い閾値電圧を有することが分かる。これは、ＴＦＴ３００の酸化物半導体層４Ｃの第１領域４Ｃｃは、移動度の高い上部酸化物半導体膜４２を含み、かつ、移動度の低い下部酸化物半導体膜４１を含まないので、下部酸化物半導体膜４１を含む酸化物半導体層４Ａよりも、第１領域全体としての移動度が高くなり、閾値電圧がマイナス方向にシフトしたからと考えられる。
ＴＦＴ１００を画素ＴＦＴとして用い、ＴＦＴ３００をＳＳＤ回路用ＴＦＴとして用いてもよい。ＴＦＴ３００を例えばＳＳＤ回路に用いると、オン電流を高めることができるので有利である。ＴＦＴ３００は、閾値電圧が負であるデプレッション特性を有してもよい。これにより、ＴＦＴ３００のオン電流をさらに向上させることができる。あるいは、ＴＦＴ１００を駆動回路用ＴＦＴ、ＴＦＴ３００をＳＳＤ回路用ＴＦＴとして用いることもできる。
または、駆動回路に、ＴＦＴ１００およびＴＦＴ３００を混在させてもよい。例えば、ゲート駆動回路における出力トランジスタとしてＴＦＴ３００を用い、他のトランジスタとしてＴＦＴ１００を用いることもできる。
有機ＥＬ表示装置のバックプレーンとして使用されるアクティブマトリクス基板においては、各画素領域に設けられる画素回路に、ＴＦＴ１００およびＴＦＴ３００を混在させてもよい。例えば、画素回路における選択用ＴＦＴとして、オン電流の大きいＴＦＴ３００を用い、駆動用ＴＦＴとして、ＴＦＴ３００よりも閾値電圧がプラス方向にシフトしたＴＦＴ１００を用いてもよい。
なお、図６に示す例では、ＴＦＴ１００はデプレッション特性を有しているが、駆動回路用ＴＦＴや画素回路の駆動用ＴＦＴとしてＴＦＴ１００を用いる場合には、ＴＦＴ１００は、エンハンスメント特性を有することが好ましい。
＜アクティブマトリクス基板１００１の製造方法＞
次に、図面を参照しながら、アクティブマトリクス基板１００１の製造方法の一例を説明する。以下では、各層の材料、厚さ、形成プロセスなどについては、アクティブマトリクス基板１０００（図４Ａ～図４Ｍ参照）と同様であれば説明を省略する。これらの図では、ＴＦＴ１００が形成されるＴＦＴ形成領域Ｒ１と、ＴＦＴ３００が形成されるＴＦＴ形成領域Ｒ３とを示す。
図７Ａ～図７Ｃは、それぞれ、アクティブマトリクス基板１００１の製造方法を説明するための模式図な工程断面図である。
図７Ａに示すように、基板１上に、下部導電層２Ａ、２Ｃ、および、下部絶縁層３を形成する。次いで、図７Ｂに示すように、下部絶縁層３上に、下部酸化物半導体膜４１を形成した後、下部酸化物半導体膜４１のパターニングを行う。これにより、下部酸化物半導体膜４１のうちＴＦＴ形成領域Ｒ３に位置する部分を除去する。下部酸化物半導体膜４１のうちＴＦＴ形成領域Ｒ１に位置する部分は除去せずに残してもよい。
下部酸化物半導体膜（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜）４１のエッチングは、例えば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いたウェットエッチングによって行ってもよい。
続いて、図７Ｃに示すように、下部絶縁層３とパターニングされた下部酸化物半導体膜４１とを覆うように上部酸化物半導体膜（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜）４２を形成し、下部酸化物半導体膜４１および上部酸化物半導体膜４２のパターニングを行う。例えば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いて、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にパターニングしてもよい。上部酸化物半導体膜４２としてＳｎを含む膜（例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜）を用いる場合には、シュウ酸系エッチング液を用いて、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にパターニングしてもよい。
これにより、ＴＦＴ形成領域Ｒ１には、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層構造を有する酸化物半導体層４Ａが形成される。ＴＦＴ形成領域Ｒ３には、上部酸化物半導体膜４２を含み、下部酸化物半導体膜４１を含まない酸化物半導体層４Ｃが形成される。
この後、アクティブマトリクス基板１０００と同様に、ゲート絶縁層、ゲート電極、層間絶縁層、ソースおよびドレイン電極の形成を行い、アクティブマトリクス基板１００１を得る。
本変形例でも、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にエッチングしなくてもよい。例えば、図７Ｃに示す積層膜のパターニング工程で、上部酸化物半導体膜４２と下部酸化物半導体膜４１とを別々にエッチングしてもよい。
または、図７Ｂおよび図７Ｃに示す工程の代わりに、以下のようにして酸化物半導体層４Ａ、４Ｂを形成してもよい。まず、下部酸化物半導体膜４１の形成およびパターニングを行い、酸化物半導体層４Ａの第１層を形成する。次いで、パターニングされた下部酸化物半導体膜４１を覆うように上部酸化物半導体膜４２を形成する。この後、上部酸化物半導体膜４２のみのエッチングを行い、酸化物半導体層４Ａの第２層および酸化物半導体層４Ｂを形成する。
上部酸化物半導体膜４２と下部酸化物半導体膜４１とを別々にエッチングする場合には、図２０Ａおよび図２０Ｂを参照して説明したように、酸化物半導体層４Ａにおいて、下部酸化物半導体膜４１の側面と上部酸化物半導体膜４２の側面とは整合しなくてもよい。
（第２の実施形態）
以下、図面を参照しながら、第２の実施形態のアクティブマトリクス基板を説明する。以下の説明では、第１の実施形態と異なる点を主に説明し、第１の実施形態と同様の構成については説明を省略する。
図８Ａは、本実施形態におけるアクティブマトリクス基板２０００における第１のＴＦＴ１００および第２のＴＦＴ４００を示す模式的な断面図である。図８Ｂは、ＴＦＴ４００の模式的な平面図である。図８Ａに示すＴＦＴ４００の断面は、図８ＢのＶＩＩＩａ－ＶＩＩＩａ’線における断面である。
アクティブマトリクス基板２０００は、第２のＴＦＴ４００が前述の実施形態とは異なる活性層構造を有する点で、図２に示したアクティブマトリクス基板１０００と異なる。なお、第１のＴＦＴ１００は、図２に示したＴＦＴ１００と同様の活性層構造を有する。
ＴＦＴ４００は、ＴＦＴ１００と同様に、酸化物半導体層４Ｄと、酸化物半導体層４Ｄの一部上にゲート絶縁層５Ｄを介して配置されたゲート電極７Ｄと、ソース電極８Ｄおよびドレイン電極９Ｄを有する。ＴＦＴ４００は、酸化物半導体層４Ｄの基板１側に下部導電層２Ｄをさらに有してもよい。
ＴＦＴ４００では、酸化物半導体層４Ｄは、下部酸化物半導体膜４１を含み、かつ、上部酸化物半導体膜４２を含まない下層部ｐ１と、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層部ｐａとを有している。
図示する例では、酸化物半導体層４Ｄの第１領域４Ｄｃの一部は下層部ｐ１であり、他の一部は積層部ｐａである。酸化物半導体層４Ｄにおける第１コンタクト領域４Ｄｓおよび第２コンタクト領域４Ｄｄは、いずれも、積層部ｐａである。酸化物半導体層４Ｄにおける第２領域の全体が、積層部ｐａであってもよい。
図示する例では、酸化物半導体層４Ｄにおいて、下部酸化物半導体膜４１からなる第１層４Ｌの上に、上部酸化物半導体膜４２からなる第２層４Ｕｓ、４Ｕｄが間隔を空けて互いに対向するように配置されている。第１層４Ｌのうち第２層４Ｕｓ、４Ｕｄの間隔に位置する部分が「下層部ｐ１」となる。ゲート絶縁層５Ｄは、例えば、第２層４Ｕｓ、４Ｕｄの上面および側面と、第１層４Ｏの上面の露出部分とに接している。ゲート電極７Ｄのチャネル長方向の幅は、第２層４Ｕｓ、４Ｕｄの間隔の幅（すなわち下層部ｐ１の幅）よりも大きい。基板１の法線方向から見たとき、ゲート電極７Ｄは、下層部ｐ１と、第２層４Ｕｓ、４Ｕｄにおける下層部ｐ１側の端部とを覆うように配置されている。その他の構造は、前述の実施形態のＴＦＴ２００、３００と同様である。
上部酸化物半導体膜４２および下部酸化物半導体膜４１として、前述の実施形態と同様の酸化物半導体膜を用いることができる。ただし、本実施形態では、上部酸化物半導体膜４２の移動度は、下部酸化物半導体膜４１の移動度よりも高くてもよいし、低くてもよい。
＜効果＞
上部酸化物半導体膜４２が高移動度酸化物半導体膜であり、下部酸化物半導体膜４１が低移動度酸化物半導体膜である場合、ＴＦＴ１００およびＴＦＴ４００のＶｇ－Ｉｄ特性は、それぞれ、図３に例示したＴＦＴ１００およびＴＦＴ２００と同様の傾向を有する。すなわち、ＴＦＴ４００の閾値電圧は、ＴＦＴ１００よりもプラス方向にシフトする。これは、ＴＦＴ４００の酸化物半導体層４Ｄの第１領域４Ｄｃの一部は、低移動度酸化物半導体膜を含み、かつ、高移動度酸化物半導体膜を含まない。このため、第１領域４Ａｃ全体が高移動度酸化物半導体膜を含む酸化物半導体層４Ａよりも、第１領域全体としての移動度が低くなるからと考えられる。このような特性を有する場合、ＴＦＴ１００を例えば画素ＴＦＴとして用い、ＴＦＴ４００を例えば駆動回路用ＴＦＴとして用いてもよい。ＴＦＴ１００は、デプレッション特性を有してもよいし、エンハンスメント特性を有してもよい。ＴＦＴ４００は、エンハンスメント特性を有することが好ましい。
一方、上部酸化物半導体膜４２が低移動度酸化物半導体膜であり、下部酸化物半導体膜４１が高移動度酸化物半導体膜である場合、ＴＦＴ１００およびＴＦＴ４００のＶｇ－Ｉｄ特性は、それぞれ、図６に例示したＴＦＴ１００およびＴＦＴ３００と同様の傾向を有する。すなわち、ＴＦＴ４００の閾値電圧は、ＴＦＴ１００よりもマイナス方向にシフトする。この場合、ＴＦＴ１００を例えば画素ＴＦＴとして用い、ＴＦＴ４００を例えばＳＳＤ回路用ＴＦＴとして用いてもよい。
第１領域４Ｄｃのチャネル長方向における幅（ゲート電極７Ｄの幅）に対する下層部ｐ１のチャネル長方向における幅の割合Ｗ１は、特に限定しないが、例えば、１／３以上9／10以下であってもよい。または、下層部ｐ１のチャネル長方向における幅は３μｍ以上３０μｍ以下であってもよい。割合Ｗ１または下層部ｐ１の幅を調整することで、ＴＦＴ４００の閾値電圧を制御することが可能になる。
前述のように、従来のトップゲートＴＦＴでは、層間絶縁層に酸化物半導体層を露出する開口部を形成するエッチング工程において、酸化物半導体層が薄いと、酸化物半導体層のうち層間絶縁層の開口部内に位置する部分が厚さ方向に亘って除去される可能性がある。この結果、酸化物半導体層とソース・ドレイン電極とのコンタクト抵抗が増大し、所望のオン特性が得られない場合がある。また、酸化物半導体層とソース・ドレイン電極とが電気的に接続されず、ＴＦＴとして動作しないおそれもある。
これに対し、本実施形態によると、酸化物半導体層４Ａ、４Ｄのコンタクト領域４Ａｓ、４Ａｄ、４Ｄｓ、４Ｄｄは積層構造を有しており、十分な厚さを有する。このため、層間絶縁層１０のエッチング工程において、酸化物半導体層４Ｄの第１コンタクト領域４Ｄｓおよび第２コンタクト領域４Ｄｄの表層部が除去されても、その下に位置する部分は除去されずに残る。従って、酸化物半導体層４Ａ、４Ｄとソース・ドレイン電極８Ａ、８Ｄ、９Ａ、９Ｄとのコンタクト抵抗の増大を抑制できる。
このように、アクティブマトリクス基板１０００では、ＴＦＴ１００の酸化物半導体層４ＡとＴＦＴ４００の酸化物半導体層４Ｄとは、積層構造を有する第１コンタクト領域４Ａｓ、４Ｄｓおよび第２コンタクト領域４Ａｄ、４Ｄｄを有しつつ、チャネル領域を含む第１領域４Ａｃ、４Ｄｃの構造を互いに異ならせることができる。従って、ソース・ドレイン電極とのコンタクト抵抗の増大を抑制しつつ、ＴＦＴ４００とＴＦＴ１００とで特性を異ならせることが可能である。
上部酸化物半導体膜４２の移動度は、下部酸化物半導体膜４１の移動度よりも高くてもよいし、低くてもよい。下部酸化物半導体膜４１および上部酸化物半導体膜４２のいずれを高移動度酸化物半導体膜とするかは、ＴＦＴ１００、４００の用途によって選択され得る。
上部酸化物半導体膜４２の方が下部酸化物半導体膜４１よりも高い移動度を有していると、以下の利点がある。
ゲート電極７Ａに対してより近い位置に高移動度酸化物半導体膜を配置することで、ＴＦＴ１００の閾値電圧をより高くできる。
また、高移動度酸化物半導体膜を低抵抗化すると、低移動度酸化物半導体膜を低抵抗化した場合よりも、比抵抗の小さい低抵抗化領域が得られる。このため、酸化物半導体層の第２領域において、高移動度酸化物半導体膜を除去してしまうと、第２領域の比抵抗が上昇し、ＴＦＴの実効的なオン電流が低下する場合がある。これに対し、図８Ａに示す例では、ＴＦＴ４００も、ＴＦＴ１００と同様に、酸化物半導体層４Ｄのうち、基板１の法線方向から見たときゲート電極７Ｄに覆われていない第２領域の全体が、高移動度酸化物半導体膜である上部酸化物半導体膜４２を最上層に含んでいる。このため、第２領域が高移動度酸化物半導体膜を含まない場合（例えば図２に示すＴＦＴ２００）よりも、低抵抗化領域の比抵抗を低減できるので、ＴＦＴ１００、４００の実効的なオン電流の低下を抑制できる。層間絶縁層１０が酸化物半導体を還元し得る絶縁層である場合には、上部酸化物半導体膜４２の上面は、層間絶縁層１０に直接接していてもよい。これにより、低抵抗化領域の比抵抗をさらに低減できる。
一方、下部酸化物半導体膜４１が上部酸化物半導体膜４２よりも高い移動度を有していると、以下の利点がある。
ソースおよびドレイン電極と酸化物半導体層４Ａ、４Ｂとを接続するための開口部１０Ａｓ、１０Ａｄ、１０Ｂｓ、１０Ｂｄを層間絶縁層１０に形成する際に、酸化物半導体層４Ａ、４Ｂの表層部もエッチングされてしまう場合がある。このような場合でも、高移動度半導体膜である下部酸化物半導体膜４１はエッチングされずに残るので、ソースおよびドレイン電極と酸化物半導体層４Ａ、４Ｂとのコンタクト抵抗を低く抑えることができる。
さらに、下部絶縁層３として酸化物半導体を還元し得る絶縁層を用い、下部絶縁層３の膜質を利用して、酸化物半導体層４Ａ、４Ｂの低抵抗化を行う場合には、高い移動度を有する下部酸化物半導体膜４１を下部絶縁層３に接するように配置することで、低抵抗領域の抵抗をさらに低減できる。
＜アクティブマトリクス基板２０００の製造方法＞
次に、図面を参照しながら、アクティブマトリクス基板２０００の製造方法の一例を説明する。以下では、各層の材料、厚さ、形成プロセスなどについては、アクティブマトリクス基板１０００（図４Ａ～図４Ｍ参照）と同様であれば説明を省略する。これらの図では、ＴＦＴ１００が形成されるＴＦＴ形成領域Ｒ１と、ＴＦＴ４００が形成されるＴＦＴ形成領域Ｒ４とを示す。
図９Ａ～図９Ｅは、アクティブマトリクス基板２０００の製造方法を説明するための模式図な工程断面図である。
図９Ａに示すように、基板１上に、下部導電層２Ａ、２Ｄ、および、下部絶縁層３を形成する。次いで、図９Ｂに示すように、下部絶縁層３上に、下部酸化物半導体膜４１および上部酸化物半導体膜４２をこの順で形成し、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層膜のパターニングを行う。これにより、ＴＦＴ形成領域Ｒ１には、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層構造を有する酸化物半導体層４Ａが形成される。ＴＦＴ形成領域Ｒ４には、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層体４Ｄ’が形成される。
ここでは、上部酸化物半導体膜４２および下部酸化物半導体膜４１のうち移動度の高い方の膜（高移動度酸化物半導体膜）として、例えば、厚さが１０ｎｍのＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝５：１：４）を形成し、低移動度酸化物半導体膜として、例えば、厚さが４０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１）を形成してもよい。積層膜のパターニングは、例えば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いたウェットエッチングで行ってもよい。これにより、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にエッチングすることができる。
あるいは、高移動度酸化物半導体膜として、Ｓｎを含む酸化物半導体膜、例えば、厚さが１０ｎｍのＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体膜（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ）を形成し、低移動度酸化物半導体膜として、Ｓｎを含まない酸化物半導体膜、例えば、厚さが４０ｎｍのＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜を形成してもよい。この場でも、シュウ酸系エッチング液を用いて、下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にエッチングできる。
次いで、図９Ｃに示すように、ＴＦＴ形成領域Ｒ４において、上部酸化物半導体膜４２の一部を除去し、下部酸化物半導体膜４１からなる下層（第１層）４Ｌの一部を露出させる。ここでは、上部酸化物半導体膜４２から、互いに離間した上層（第２層）４Ｕｓ、４Ｕｄを形成する。下部酸化物半導体膜４１の露出部分は下層部ｐ１となる。これにより、ＴＦＴ形成領域Ｒ４に、第１層４Ｌおよび第２層４Ｕｓ、４Ｕｄを含む酸化物半導体層４Ｄが形成される。
上部酸化物半導体膜４２のエッチングは、上部酸化物半導体膜４２が選択的除去され、下部酸化物半導体膜４１が除去されずに残るような方法および条件で行われる。
上部酸化物半導体膜４２が高移動度酸化物半導体膜である場合、上部酸化物半導体膜４２のエッチング方法は、図４Ｄを参照して説明した上部酸化物半導体膜４２のエッチング方法と同じであってもよい。
上部酸化物半導体膜４２が低移動度酸化物半導体膜である場合、上部酸化物半導体膜４２および下部酸化物半導体膜４１がいずれもＩｎ―Ｇａ－Ｚｎ－Ｏ系半導体膜であれば、ＰＡＮ系エッチング液またはシュウ酸系エッチング液を用いてウェットエッチングを行ってもよい。下部酸化物半導体膜４１が除去されないように、エッチング時間などの条件を制御することで、上部酸化物半導体膜４２のエッチングを行うことができる。
上部酸化物半導体膜４２がＳｎを含まない酸化物半導体膜であり、下部酸化物半導体膜４１がＳｎを含む酸化物半導体膜であれば、ＰＡＮ系エッチング液を用いることで、上部酸化物半導体膜４２を選択的にエッチングできる。
本工程におけるエッチングはウェットエッチングに限定されず、ドライエッチングで行ってもよい。この場合、下部酸化物半導体膜４１の表面部分がエッチングされる（オーバーエッチング）ことがある。
表１に、各酸化物半導体膜の組成、これらの酸化物半導体膜を含む積層膜を一括してエッチングするとき（図９Ｂ）に用いるエッチング液、および、上部酸化物半導体膜のみをエッチングするとき（図９Ｃ）に用いるエッチング液を例示する。２つの酸化物半導体膜がいずれもＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜の場合には、下部酸化物半導体膜４１のＩｎ比率（またはＧａ比率）と、上部酸化物半導体膜４２のＩｎ比率（またはＧａ比率）との大小関係も表１に併せて示す。
Figure 2022014107000002
次いで、図９Ｄに示すように、酸化物半導体層４Ａ、４Ｄの一部上に、ゲート絶縁層５Ｄ、５Ｄおよびゲート電極７Ａ、７Ｄを形成する。ゲート電極７Ｄは、基板１の法線方向から見たとき、酸化物半導体層４Ｄにおける下層部ｐ１を跨いで、第２層４Ｕｓ、４Ｕｄの下層部ｐ１側の端部を覆うように配置される。この後、図９Ｅに示すように、層間絶縁層１０を形成する。ここでは、層間絶縁層１０は、酸化物半導体層４Ａ、４Ｄのうち上部酸化物半導体膜４２のみに接し、下部酸化物半導体膜４１には接しない。
この後、アクティブマトリクス基板１０００と同様に、ソースおよびドレイン電極を形成し、アクティブマトリクス基板２０００を得る。
本実施形態においても、上部酸化物半導体膜４２および下部酸化物半導体膜４１は、同時にエッチングされなくてもよい。これらの半導体膜を別々にエッチングする場合には、図２０Ａおよび図２０Ｂを参照して説明したように、下部酸化物半導体膜４１の側面と上部酸化物半導体膜４２の側面とは整合しなくてもよい。
一例として、上部酸化物半導体膜４２がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であり、下部酸化物半導体膜４１がＳｎを含む酸化物半導体膜である場合、図９Ｂに示す積層膜のパターニング工程において、まず、ＰＡＮ系エッチング液を用いて上部酸化物半導体膜４２を選択的にエッチングし、次いで、シュウ酸系エッチング液を用いて下部酸化物半導体膜４１のエッチングを行ってもよい。
または、図９Ｂおよび図９Ｃに示す工程の代わりに、以下のようにして酸化物半導体層４Ａ、４Ｂを形成してもよい。まず、図２１Ａに示すように、積層膜を形成した後に、上部酸化物半導体膜４２のみを選択的にエッチングする。これにより、上部酸化物半導体膜４２から、酸化物半導体層４Ａの第２層と、酸化物半導体層４Ｂの第２層４Ｕｓ、４Ｕｄとを形成する。例えば、上部酸化物半導体膜４２がＳｎを含まず、下部酸化物半導体膜４１がＳｎを含む酸化物半導体膜であれば、ＰＡＮ系エッチング液を用いることで、上部酸化物半導体膜４２のみを選択的にエッチングできるので有利である（表１参照）。続いて、図２１Ｂに示すように、下部酸化物半導体膜４１のエッチングを行い、酸化物半導体層４Ａ、４Ｂの第１層を形成する。
さらに、図示しないが、図９Ｂおよび図９Ｃに示す工程の代わりに、下部酸化物半導体膜４１の形成およびパターニングを行い、酸化物半導体層４Ａ、４Ｂの第１層を形成した後に、上部酸化物半導体膜４２の形成およびパターニングを行ってもよい。
＜変形例２＞
図１０Ａは、本実施形態における他のアクティブマトリクス基板２００１における第１のＴＦＴ１００および第２のＴＦＴ５００を示す模式的な断面図である。図１０Ｂは、ＴＦＴ５００の模式的な平面図である。図１０Ａに示すＴＦＴ５００の断面は、図１０ＢのＸａ－Ｘａ’線における断面である。
変形例２における第１のＴＦＴ１００は、図２に示したＴＦＴ１００と同様の構造を有するので、その説明を省略する。
ＴＦＴ５００は、ＴＦＴ１００、４００と同様に、酸化物半導体層４Ｅと、酸化物半導体層４Ｅの一部上にゲート絶縁層５Ｅを介して配置されたゲート電極７Ｅと、ソース電極８Ｅおよびドレイン電極９Ｅを有する。ＴＦＴ５００は、酸化物半導体層４Ｅの基板１側に下部導電層２Ｅをさらに有してもよい。
ＴＦＴ５００は、第１領域４Ｅｃの全体が、下部酸化物半導体膜４１を含み、かつ、上部酸化物半導体膜４２を含まない下層部ｐ１である点で、図８Ａおよび図８Ｂに示すＴＦＴ４００と異なる。酸化物半導体層４Ｅにおける第１コンタクト領域４Ｅｓおよび第２コンタクト領域４Ｅｄは、いずれも、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層部ｐａである。なお、酸化物半導体層４Ｅにおける、基板１の法線方向から見たときゲート電極７Ｅに重なっていない部分（第２領域）の一部は、上部酸化物半導体膜４２を含まなくてもよい。
図示する例では、酸化物半導体層４Ｅでは、下部酸化物半導体膜４１からなる第１層４Ｌの上に、上部酸化物半導体膜４２からなる２つの第２層４Ｕｓ、４Ｕｄが間隔を空けて互いに対向するように配置されている。第１層４Ｌのうち第２層４Ｕｓ、４Ｕｄの間隔に位置する部分が「下層部ｐ１」となる。ゲート電極７Ｄのチャネル長方向の幅は、第２層４Ｕｓ、４Ｕｄの間隔の幅（すなわち下層部ｐ１の幅）よりも小さい。基板１の法線方向から見たとき、ゲート電極７Ｅは、下層部ｐ１の一部上に配置され、第２層４Ｕｓ、４Ｕｄには重なっていない。酸化物半導体層４Ｅのうち、基板１の法線方向から見たときゲート電極７Ｅに重ならない第２領域は、下層部ｐ１の一部と、積層部ｐａとを含む。活性層以外の構造は、前述の実施形態のＴＦＴ４００と同様である。
本変形例でも、ＴＦＴ１００、５００における酸化物半導体層４Ａ、４Ｅとソース・ドレイン電極８Ａ、８Ｅ、９Ａ、９Ｅとのコンタクト抵抗の増大を抑制しつつ、これらのＴＦＴの特性を異ならせることができる。本変形例でも、下部酸化物半導体膜４１の移動度は、上部酸化物半導体膜４２の移動度よりも高くてもよいし、低くてもよい。ＴＦＴ１００とＴＦＴ５００との閾値電圧の大小関係は、アクティブマトリクス基板２０００と同様である。
また、上部酸化物半導体膜４２が高移動度酸化物半導体膜の場合、ＴＦＴ５００の第２領域の一部は高移動度酸化物半導体膜を含む。これにより、図２に示すＴＦＴ２００よりも、第２領域（低抵抗領域）を小さくできるので、実効オン電流の低下を抑制できる。なお、実効オン電流を確保する観点からは、図８Ａおよび図８Ｂに示すＴＦＴ４００のように、第２領域全体が高移動度酸化物半導体膜を含む構造を有することが、より好ましい。
本変形例のアクティブマトリクス基板２００１は、アクティブマトリクス基板２０００と同様の方法で製造され得る。ただし、第２層４Ｕｓ、４Ｕｄを、ゲート電極の幅よりも十分大きい間隔を空けて配置する。また、ゲート絶縁層５Ｅおよびゲート電極７Ｅを、下部酸化物半導体膜４１のうち上部酸化物半導体膜４２から露出した領域の一部上に配置する。
＜変形例３＞
本実施形態のアクティブマトリクス基板は、酸化物半導体層の第１領域に占める下層部ｐ１の割合Ｗ１が互いに異なる複数の第２のＴＦＴを含んでもよい。
図１１は、変形例３のアクティブマトリクス基板２００２における３つの酸化物半導体ＴＦＴを示す断面図である。
図１１に示す例では、アクティブマトリクス基板２００２は、ＴＦＴ１００（Ｗ１＝０）と、酸化物半導体層の第１領域の一部のみが下層部ｐ１であるＴＦＴ４００（Ｗ１：例えば１／３以上９／１０以下）と、第１領域全体が下層部ｐ１であるＴＦＴ５００（Ｗ１＝１）とを含む。ＴＦＴ４００、５００は、それぞれ、図８Ａ、８Ｂおよび図１０Ａ、１０Ｂを参照しながら前述した構造および特性を有する。図示しないが、ＴＦＴ５００の代わりに、図２Ａに例示したＴＦＴ２００（Ｗ１＝１）を含んでもよい。
下部酸化物半導体膜が上部酸化物半導体膜よりも低い移動度を有する場合、割合Ｗ１が大きいほど、第１領域全体の移動度が低くなるので、閾値電圧のプラス方向へのシフト量が大きくなる。この例では、ＴＦＴ１００（Ｗ＝０）の閾値電圧が最も低く、ＴＦＴ４００、ＴＦＴ５００の順に高くなる。一方、下部酸化物半導体膜が部酸化物半導体膜よりも高い移動度を有する場合には、割合Ｗ１が大きいほど、第１領域全体の移動度が高くなるので、閾値電圧のマイナス方向へのシフト量が大きくなる。この例では、ＴＦＴ１００（Ｗ＝０）の閾値電圧が最も高く、ＴＦＴ４００、ＴＦＴ５００の順に低くなる。
このように、本変形例によると、アクティブマトリクス基板２０００、２００１と同様のプロセスを用いて（マスク工程を増やすことなく）、特性の異なる３つのＴＦＴを作り分けることが可能になる。なお、本明細書において、アクティブマトリクス基板が、活性層構造の異なる２つの第２のＴＦＴを備える場合、２つの第２のＴＦＴの一方を「第３のＴＦＴ」と呼ぶことがある。
（第３の実施形態）
以下、図面を参照しながら、第３の実施形態のアクティブマトリクス基板を説明する。以下の説明では、第２の実施形態と異なる点を主に説明し、第２の実施形態と同様の構成については説明を省略する。
図１２Ａは、本実施形態におけるアクティブマトリクス基板３０００における第１のＴＦＴ１００および第２のＴＦＴ６００を示す模式的な断面図である。図１２Ｂは、ＴＦＴ６００の模式的な平面図である。図１２ＢのＸＩＩａ－ＸＩＩａ’線における断面である。
アクティブマトリクス基板３０００は、第２のＴＦＴ６００が上層部ｐ２を含む活性層構造を有する点で、前述の実施形態のアクティブマトリクス基板２０００（図８Ａ、図８Ｂ）と異なる。なお、第１のＴＦＴ１００は、図２に示したＴＦＴ１００と同様の活性層構造を有する。
ＴＦＴ６００は、ＴＦＴ１００と同様に、酸化物半導体層４Ｆと、酸化物半導体層４Ｆの一部上にゲート絶縁層５Ｆを介して配置されたゲート電極７Ｆと、ソース電極８Ｆおよびドレイン電極９Ｆを有する。ＴＦＴ６００は、酸化物半導体層４Ｆの基板１側に下部導電層２Ｆをさらに有してもよい。
ＴＦＴ６００では、酸化物半導体層４Ｆは、上部酸化物半導体膜４２を含み、かつ、下部酸化物半導体膜４１を含まない上層部ｐ２と、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層部ｐａとを有している。ここでは、酸化物半導体層４Ｆの第１領域４Ｆｃの一部は上層部ｐ２であり、他の一部は積層部ｐａである。また、酸化物半導体層４Ｆにおける第１コンタクト領域４Ｆｓおよび第２コンタクト領域４Ｆｄは、いずれも、積層部ｐａである。図示するように、酸化物半導体層４Ｆにおける第２領域の全体が、積層部ｐａであってもよい。
図示する例では、酸化物半導体層４Ｆにおいて、下部酸化物半導体膜４１からなる２つの第１層４Ｌｓ、４Ｌｄが間隔を空けて互いに対向するように配置されている。第１層４Ｌｓ、４Ｌｄおよびこれらの間隔を覆うように、上部酸化物半導体膜４２からなる第２層４Ｕが形成されている。第２層４Ｕのうち第１層４Ｌｓ、４Ｌｄの間隔に位置する部分が「上層部ｐ２」となる。ゲート電極７Ｆのチャネル長方向の幅は、第１層４Ｌｓ、４Ｌｄの間隔の幅（上層部ｐ２の幅）よりも大きい。基板１の法線方向から見たとき、ゲート電極７Ｆは、上層部ｐ２と、第１層４Ｌｓ、４Ｌｄにおける上層部ｐ２側の端部とを覆うように配置されている。活性層以外の構造は、前述の実施形態のＴＦＴ４００と同様である。
上部酸化物半導体膜４２および下部酸化物半導体膜４１として、前述の実施形態と同様の酸化物半導体膜を用いることができる。本実施形態では、上部酸化物半導体膜４２の移動度は、下部酸化物半導体膜４１の移動度よりも高くてもよいし、低くてもよい。
＜効果＞
上部酸化物半導体膜４２が高移動度酸化物半導体膜であり、下部酸化物半導体膜４１が低移動度酸化物半導体膜である場合、ＴＦＴ１００およびＴＦＴ６００のＶｇ－Ｉｄ特性は、それぞれ、図６に例示したＴＦＴ１００およびＴＦＴ３００と同様の傾向を有する。すなわち、ＴＦＴ６００の閾値電圧は、ＴＦＴ１００よりもマイナス方向にシフトする。これは、ＴＦＴ６００の酸化物半導体層４Ｆの第１領域４Ｆｃの一部は、高移動度酸化物半導体膜を含み、かつ、低移動度酸化物半導体膜を含まないので、第１領域４Ａｃ全体に低移動度酸化物半導体膜を含む酸化物半導体層４Ａよりも、第１領域全体としての移動度が高くなるからと考えられる。この場合、ＴＦＴ１００を例えば画素ＴＦＴとして用い、ＴＦＴ６００を例えばＳＳＤ回路用ＴＦＴとして用いてもよい。
一方、上部酸化物半導体膜４２が低移動度酸化物半導体膜であり、下部酸化物半導体膜４１が高移動度酸化物半導体膜である場合、ＴＦＴ１００およびＴＦＴ６００のＶｇ－Ｉｄ特性は、それぞれ、図３に例示したＴＦＴ１００およびＴＦＴ２００と同様の傾向を有する。すなわち、ＴＦＴ６００の閾値電圧は、ＴＦＴ１００よりもプラス方向にシフトする。この場合、ＴＦＴ１００を例えば画素ＴＦＴとして用い、ＴＦＴ６００を例えば駆動回路用ＴＦＴとして用いてもよい。ＴＦＴ１００は、デプレッション特性を有してもよいし、エンハンスメント特性を有してもよい。ＴＦＴ６００は、エンハンスメント特性を有することが好ましい。
第１領域４Ｆｃのチャネル長方向における幅（ゲート電極７Ｆの幅）に対する上層部ｐ２のチャネル長方向における幅の割合Ｗ２は、特に限定しないが、例えば、１／３以上9／10以下であってもよい。または、上層部ｐ２のチャネル長方向における幅は３μｍ以上３０μｍ以下であってもよい。割合Ｗ２または上層部ｐ２の幅を調整することで、ＴＦＴ６００の閾値電圧を制御することが可能になる。
本実施形態では、ＴＦＴ１００、６００における酸化物半導体層４Ａ、４Ｆの第１コンタクト領域４Ａｓ、４Ｆｓおよび第２コンタクト領域４Ａｄ、４Ｆｄは、いずれも、積層部ｐａであり、上層部ｐ２よりも厚い。このため、酸化物半導体層４Ａ、４Ｆとソース・ドレイン電極８Ａ、８Ｆ、９Ａ、９Ｆとのコンタクト抵抗の増大を抑制できる。従って、ＴＦＴ１００、６００におけるコンタクト抵抗を抑制しつつ、ＴＦＴ１００とＴＦＴ６００とで特性を異ならせることが可能である
前述の実施形態において、上部酸化物半導体膜４２のみをエッチングする工程を行う場合には、エッチング方法を考慮して、下部酸化物半導体膜４１および上部酸化物半導体膜４２の材料を選択することが好ましい。これに対し、本実施形態では、後述するように、下部酸化物半導体膜４１のみを先にエッチングした後で、下部酸化物半導体膜４１および上部酸化物半導体膜４２のエッチングを行うことで酸化物半導体層４Ａ、４Ｆを形成できる。従って、上部酸化物半導体膜４２のみをエッチングする工程が不要となり、下部酸化物半導体膜４１および上部酸化物半導体膜４２の組成および組成比をより高い自由度で選択できる。
＜アクティブマトリクス基板３０００の製造方法＞
次に、図面を参照しながら、アクティブマトリクス基板３０００の製造方法の一例を説明する。以下では、各層の材料、厚さ、形成プロセスなどについては、アクティブマトリクス基板１００１（図７Ａ～図７Ｃ参照）と同様であれば説明を省略する。これらの図では、ＴＦＴ１００が形成されるＴＦＴ形成領域Ｒ１と、ＴＦＴ６００が形成されるＴＦＴ形成領域Ｒ６とを示す。
図１３Ａ～図１３Ｄは、アクティブマトリクス基板３０００の製造方法を説明するための模式図な工程断面図である。
図１３Ａに示すように、基板１上に、下部導電層２Ａ、２Ｆ、および、下部絶縁層３を形成する。次いで、図１３Ｂに示すように、下部絶縁層３上に、下部酸化物半導体膜４１を形成し、下部酸化物半導体膜４１のパターニングを行う。これにより、下部酸化物半導体膜４１のうちＴＦＴ形成領域Ｒ６に位置する部分の一部を除去し、開口部４１ｐを形成する。開口部４１ｐの幅ｘは、上層部の幅を規定する。下部酸化物半導体膜４１のパターニングは、ウェットエッチングで行ってもよいし、ドライエッチングで行ってもよい。ウェットエッチングには、シュウ酸系エッチング液またはＰＡＮ系エッチング液を用いることができる。
次いで、下部酸化物半導体膜４１を覆うように上部酸化物半導体膜４２を形成する。上部酸化物半導体膜４２は、下部絶縁層３上、下部酸化物半導体膜４１上および開口部４１ｐ内に形成される。この後、下部酸化物半導体膜４１および上部酸化物半導体膜４２のパターニングを行う。下部酸化物半導体膜４１および上部酸化物半導体膜４２を同時にエッチングしてもよい。同時にエッチングする場合には、前述の実施形態と同様のエッチング液（表１）を用いることができる。これにより、図１３Ｃに示すように、ＴＦＴ形成領域Ｒ１には、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層構造を有する酸化物半導体層４Ａが形成される。ＴＦＴ形成領域Ｒ６においては、下部酸化物半導体膜４１から形成された２つの下層（第１層）４Ｌｓ、４Ｌｄと、上部酸化物半導体膜４２から形成された上層（第２層）４Ｕとを有する酸化物半導体層４Ｆが得られる。第２層４Ｕの一部は、第１層４Ｌｄ、４Ｌｄの間隔に配置され、上層部ｐ２となる。
次いで、図１３Ｄに示すように、酸化物半導体層４Ａ、４Ｆの一部上に、ゲート絶縁層５Ａ、５Ｆおよびゲート電極７Ａ、７Ｆを形成する。ゲート電極７Ｆは、基板１の法線方向から見たとき、酸化物半導体層４Ｆにおける上層部ｐ２を跨いで、第１層４Ｌｓ、４Ｌの上層部ｐ２側の端部を覆うように配置される。
この後、アクティブマトリクス基板１０００と同様に、層間絶縁層、ソースおよびドレイン電極の形成を行い、アクティブマトリクス基板３０００を得る。
なお、本実施形態においても、前述の実施形態と同様に、図１３Ｃに示す積層膜のエッチング工程において、上部酸化物半導体膜４２および下部酸化物半導体膜４１は、別々にエッチングされてもよい。
または、図１３Ｂおよび図１３Ｃに示す工程の代わりに、以下のようにして酸化物半導体層４Ａ、４Ｂを形成してもよい。まず、図２２Ａに示すように、下部酸化物半導体膜４１の形成およびパターニングを行い、酸化物半導体層４Ａの第１層と、酸化物半導体層４Ｂの第1層４Ｌｓ、４Ｌｄとを形成する。続いて、図２２Ｂに示すように、下部酸化物半導体膜４１を覆うように上部酸化物半導体膜４２を形成した後、上部酸化物半導体膜４２のみを選択的にエッチングする。これにより、酸化物半導体層４Ａ、４Ｂの第２層を形成する。例えば、上部酸化物半導体膜４２がＩｎ－Ｇａ－Ｚｎ－Ｏ系半導体膜であり、下部酸化物半導体膜４１がＳｎを含む酸化物半導体膜であれば、ＰＡＮ系エッチング液を用いることで、上部酸化物半導体膜４２のみを選択的にエッチングできるので有利である（表１参照）。図２２Ｂでは、基板１の法線方向から見たとき、上部酸化物半導体膜４２の側面は、下部酸化物半導体膜４１の側面（第１層４Ｌｓ、４Ｌｄにおいてはチャネルと反対側の側面）よりも内側に位置している。
なお、上部酸化物半導体膜４２のエッチングでは、図２２Ｃに例示するように、下部酸化物半導体膜４１の上面および側面を覆うように上部酸化物半導体膜４２を形成してもよい。つまり、基板１の法線方向から見たとき、下部酸化物半導体膜４１は、上部酸化物半導体膜４２の内部に位置していてもよい。
＜変形例４＞
図１４Ａは、本実施形態における他のアクティブマトリクス基板３００１における第１のＴＦＴ１００および第２のＴＦＴ７００を示す模式的な断面図である。図１４Ｂは、ＴＦＴ７００の模式的な平面図である。図１４Ａに示すＴＦＴ７００の断面は、図１４ＢのＸＩＶａ－ＸＩＶａ’線における断面である。
変形例４における第１のＴＦＴ１００は、図２に示したＴＦＴ１００と同様の活性層構造を有するので、その説明を省略する。
ＴＦＴ７００は、ＴＦＴ１００、６００と同様に、酸化物半導体層４Ｇと、酸化物半導体層４Ｇの一部上にゲート絶縁層５Ｇを介して配置されたゲート電極７Ｇと、ソース電極８Ｇおよびドレイン電極９Ｇを有する。ＴＦＴ５００は、酸化物半導体層４Ｇの基板１側に下部導電層２Ｇをさらに有してもよい。
ＴＦＴ７００は、酸化物半導体層４Ｇの第１領域４Ｇｃの全体が、上部酸化物半導体膜４２を含み、かつ、下部酸化物半導体膜４１を含まない上層部ｐ２である点で、図１２Ａおよび図１２Ｂに示すＴＦＴ６００と異なる。酸化物半導体層４Ｇにおける第１コンタクト領域４Ｇｓおよび第２コンタクト領域４Ｇｄは、いずれも、下部酸化物半導体膜４１および上部酸化物半導体膜４２を含む積層部ｐａである。なお、酸化物半導体層４Ｇにおける、基板１の法線方向から見たときゲート電極７Ｇに重なっていない部分（第２領域）の一部は、下部酸化物半導体膜４１を含まなくてもよい。
図示する例では、酸化物半導体層４Ｇでは、下部酸化物半導体膜４１からなる２つの第１層４Ｌｓ、４Ｌｄが間隔を空けて互いに対向するように配置されている。第１層４Ｌｓ、４Ｌｄおよびこれらの間隔を覆うように、上部酸化物半導体膜４２からなる第２層４Ｕが形成されている。第２層４Ｕのうち第１層４Ｌｓ、４Ｌｄの間隔に位置する部分が「上層部ｐ２」となる。ゲート電極７Ｇのチャネル長方向の幅は、第１層４Ｌｓ、４Ｌｄの間隔の幅（上層部ｐ２の幅）よりも小さい。基板１の法線方向から見たとき、ゲート電極７Ｇは、上層部ｐ２の一部上に配置され、第２層４Ｕｓ、４Ｕｄには重なっていない。酸化物半導体層４Ｇのうち、基板１の法線方向から見たときゲート電極７Ｇに重ならない第２領域は、上層部ｐ２の一部と、積層部ｐａとを含む。活性層以外の構造は、前述の実施形態のＴＦＴ６００と同様である。
本変形例でも、ＴＦＴ１００、７００における酸化物半導体層４Ａ、４Ｇとソース・ドレイン電極８Ａ、８Ｇ、９Ａ、９Ｇとのコンタクト抵抗の増大を抑制しつつ、これらのＴＦＴの特性を異ならせることができる。本変形例でも、下部酸化物半導体膜４１の移動度は、上部酸化物半導体膜４２の移動度よりも高くてもよいし、低くてもよい。ＴＦＴ１００とＴＦＴ６００との閾値電圧の大小関係は、アクティブマトリクス基板３０００と同様である。
本変形例のアクティブマトリクス基板３００１は、アクティブマトリクス基板３０００と同様の方法で製造され得る。ただし、下部酸化物半導体膜４１に形成される開口部４１ｐのチャネル長方向の幅は、ゲート電極７Ｆの幅よりも十分大きくなるように設定される。また、ゲート絶縁層５Ｅおよびゲート電極７Ｆを、上部酸化物半導体膜４２の上層部ｐ２の一部上に配置する。
＜変形例５＞
本実施形態のアクティブマトリクス基板は、酸化物半導体層の第１領域に占める上層部ｐ２の割合Ｗ２が互いに異なる複数の第２のＴＦＴを含んでもよい。
図１５は、変形例５のアクティブマトリクス基板３００２における３つの酸化物半導体ＴＦＴを示す断面図である。
図１５に示す例では、アクティブマトリクス基板３００２は、ＴＦＴ１００）Ｗ２＝０）と、酸化物半導体層の第１領域の一部のみが上層部ｐ２であるＴＦＴ６００（Ｗ２：例えば１／３以上9／10以下）と、第１領域全体が上層部ｐ２であるＴＦＴ７００（Ｗ２＝１）とを含む。ＴＦＴ６００、７００は、それぞれ、図１２Ａおよび図１４Ａを参照しながら前述した構造および特性を有する。図示しないが、ＴＦＴ７００の代わりに、図５Ａに例示したＴＦＴ３００（Ｗ２＝１）を含んでもよい。
上部酸化物半導体膜が、下部酸化物半導体膜よりも高い移動度を有する場合、割合Ｗ２が大きいほど、第１領域全体の移動度が高くなるので、閾値電圧のマイナス方向へのシフト量が大きくなる。この例では、ＴＦＴ１００（Ｗ＝０）の閾値電圧が最も高く、ＴＦＴ６００、ＴＦＴ７００の順に低くなる。
このように、本変形例によると、アクティブマトリクス基板３０００、３００１と同様のプロセスを用いて（マスク工程を増やすことなく）、特性の異なる３つのＴＦＴを作り分けることが可能になる。
（第４の実施形態）
本実施形態のアクティブマトリクス基板は、活性層構造の異なる３以上の酸化物半導体ＴＦＴを備える。
本実施形態では、アクティブマトリクス基板は、第２のＴＦＴとして、上層部ｐ２を含むＴＦＴと、下層部ｐ１を含むＴＦＴとを備える点で、前述の実施形態と異なる。
図１６は、本実施形態のアクティブマトリクス基板４０００における３つの酸化物半導体ＴＦＴを例示する模式的な断面図である。
アクティブマトリクス基板４０００は、第１のＴＦＴであるＴＦＴ１００と、第１領域が上層部ｐ２を含むＴＦＴ７００と、第１領域が下層部ｐ１を含むＴＦＴ２００とを備える。ＴＦＴ１００、７００、２００は、それぞれ、前述した実施形態のＴＦＴ１００、７００、２００と同様の構造および特性を有し、同様の用途に使用され得る。
アクティブマトリクス基板４０００は、前述した実施形態と同様の方法で製造され得る。ただし、各ＴＦＴの酸化物半導体層を形成するためのエッチング工程が増加する。具体的には、本実施形態では、下部酸化物半導体膜のエッチングを行った後、上部酸化物半導体膜を形成し、下部酸化物半導体膜および上部酸化物半導体膜の一括エッチングを行う。続いて、上部酸化物半導体膜のみのエッチングを行う。各エッチング方法および条件は、前述した実施形態と同様であってもよい。
図１７は、下部酸化物半導体膜が上部酸化物半導体膜よりも低い移動度を有する場合のＴＦＴ１００、７００、２００のＩｄ－Ｖｇ特性を例示する図である。第１領域全体としての移動度が最も高くなるＴＦＴ７００の閾値電圧は、ＴＦＴ１００よりもマイナス方向にシフトし、第１領域全体としての移動度が最も低くなるＴＦＴ２００の閾値電圧は、ＴＦＴ１００よりもプラス方向にシフトする。
液晶表示装置に用いられるアクティブマトリクス基板では、例えば、ＴＦＴ１００を画素ＴＦＴ、ＴＦＴ７００をＳＤＤ回路用ＴＦＴ、ＴＦＴ２００を駆動回路用ＴＦＴとして用いてもよい。駆動回路用ＴＦＴは、ＴＦＴ２００に加えて、例えば出力トランジスタとしてＴＦＴ７００を含んでもよい。
有機ＥＬ表示装置に用いられるアクティブマトリクス基板では、例えば、ＴＦＴ１００を駆動回路用ＴＦＴ、ＴＦＴ７００を画素回路の選択用ＴＦＴ、ＴＦＴ２００を画素回路の駆動用ＴＦＴとして用いてもよい。
なお、下部酸化物半導体膜が上部酸化物半導体膜よりも高い移動度を有する場合には、ＴＦＴ７００の閾値電圧はＴＦＴ１００よりもプラス方向にシフトし、ＴＦＴ２００の閾値電圧はＴＦＴ１００よりもマイナス方向にシフトする。
図１８および図１９は、それぞれ、本実施形態の他のアクティブマトリクス基板４００１、４００２における３つの酸化物半導体ＴＦＴを例示する模式的な断面図である。
図１８に示すアクティブマトリクス基板４００１は、ＴＦＴ１００と、酸化物半導体層の第１領域が上層部ｐ２を含むＴＦＴ７００と、酸化物半導体層の第１領域が下層部ｐ１を含むＴＦＴ４００とを含む。
図１９に示すアクティブマトリクス基板４００２は、ＴＦＴ１００と、酸化物半導体層の第１領域が上層部ｐ２を含むＴＦＴ３００と、酸化物半導体層の第１領域が下層部ｐ１を含むＴＦＴ２００とを含む。
本実施形態のアクティブマトリクス基板に含まれるＴＦＴは、図示した例に限定されず、前述した種々のＴＦＴを組み合わせて用いることができる。
＜ＴＦＴを用いた回路の構成＞
以下、第１の実施形態～第４の実施形態のアクティブマトリクス基板にモノリシックに形成される回路の構成の一例を説明する。
・ゲート駆動回路の構成および動作
ゲート駆動回路は、シフトレジスタを含んでいる。シフトレジスタは、多段に接続された複数の単位シフトレジスタ回路を含んでいる。
図２４は、シフトレジスタ回路を例示する図である。
シフトレジスタ回路は、複数の単位シフトレジスタ回路ＳＲ１～ＳＲｚ（ｚ：２以上の整数）（以下、「単位シフトレジスタ回路ＳＲ」と総称する。）を有している。各段の単位シフトレジスタ回路ＳＲは、セット信号を受け取るセット端子Ｓ、出力信号を出力する出力端子Ｚ、リセット信号を受け取るリセット端子Ｒ、および、クロック信号ＧＣＫ１、ＧＣＫ２を受け取るクロック入力端子ＣＫ１、ＣＫ２を備えている。単位シフトレジスタ回路ＳＲα（α≧２）において、セット端子Ｓには前段の単位シフトレジスタ回路ＳＲの出力信号が入力される。初段の単位シフトレジスタ回路ＳＲ１のセット端子Ｓにはゲートスタートパルス信号ＧＳＰが入力される。各段の単位シフトレジスタ回路ＳＲは、また、表示領域に配置された対応するゲートバスラインＧＬに出力信号を出力する。リセット端子Ｒには、次段の単位シフトレジスタ回路の出力信号が入力される。最終段の単位シフトレジスタ回路ＳＲｚのリセット端子Ｒにはクリア信号が入力される。
２つのクロック入力端子には２相のクロック信号であるＧＣＫ１、ＧＣＫ２が与えられる。クロック入力端子の一方にクロック信号ＧＣＫ１が入力されるとともに他方のクロック入力端子にクロック信号ＧＣＫ２が入力される。クロック入力端子に入力されるクロック信号は、隣接する段間で交互に入れ替わるように構成されている。
図２５は、単位シフトレジスタ回路ＳＲの一例を示す図である。この例では、単位シフトレジスタ回路ＳＲは、４つのＴＦＴ３１～３４および容量部Ｃａｐを備えている。
ＴＦＴ３１は入力トランジスタである。ＴＦＴ３１のゲートおよびドレインはセット端子に接続され、ＴＦＴ３１のソースはＴＦＴ３４のゲートに接続されている。ＴＦＴ３４は出力トランジスタである。ＴＦＴ３４のドレインはクロック入力端子ＣＫ１に、ソースは出力端子Ｚに、それぞれ接続されている。すなわち、ＴＦＴ３４は伝送ゲートとして、クロック入力端子ＣＫ１に入力されるクロック信号の通過および遮断を行う。
容量部Ｃａｐは、出力トランジスタであるＴＦＴ３４のゲートとソースとの間に接続されている。本明細書では、ＴＦＴ３４のゲートに接続されたノードを「ノードｎｅｔＡ」、出力端子Ｚに接続されたノードを「ノードＺ」と称する。容量部Ｃａｐの一方の電極は、ＴＦＴ３４のゲートおよびノードｎｅｔＡに接続され、他方の電極は、ＴＦＴ３４のソースおよびノードＺに接続されている。
ＴＦＴ３２は、Ｌｏｗ電源入力端子とノードｎｅｔＡとの間に配置されている。ＴＦＴ３２は、ノードｎｅｔＡの電位を低下させるためのプルダウントランジスタである。ＴＦＴ３２のゲートはリセット端子に、ドレインはノードｎｅｔＡに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。
ノードＺにはＴＦＴ３３が接続されている。ＴＦＴ３３のゲートはクロック信号の入力端子ＣＫ２に、ドレインはノードＺに、ソースはＬｏｗ電源入力端子に、それぞれ接続されている。
本開示の実施形態では、ＴＦＴ３１～３４として、例えばＳＳＤ回路用ＴＦＴまたは画素ＴＦＴよりも低い移動度を有し、エンハンスメント特性を有するＴＦＴを用いてもよい。
あるいは、ゲート駆動回路内に、用途に応じて、特性の異なる２種類のＴＦＴを混在させることも可能である。例えば、少なくともＴＦＴ３４（出力トランジスタ）を含む一部のＴＦＴとして、電流駆動力の大きい（移動度の高い）ＴＦＴを用い、他のＴＦＴとして、ＴＦＴ３４よりも移動度の低いＴＦＴを用いてもよい。
なお、駆動回路の構成は、図示した構成に限定されない。例えば、単位シフトレジスタ回路は、出力トランジスタを含む５以上のＴＦＴを有し得る。
・ＳＳＤ回路の構成および動作
図２６は、ＳＳＤ回路７０を例示する図である。
ソースドライバＳＤと表示領域ＤＲとの間には、ＳＳＤ回路７０が配置されている。ＳＳＤ回路６００は、複数のＳＳＤ単位回路７１（１）～７１（ｉ）（ｉは２以上の整数）（「ＳＳＤ単位回路７１」と総称することがある）と、制御信号幹線ＳＷ１～ＳＷｎ（ｎは２以上の整数、ここではｎ＝３）とを含んでいる。ＳＳＤ回路６００およびソースドライバＳＤは、非表示領域ＦＲに設けられた制御回路によって制御される。制御信号幹線ＳＷ１～ＳＷｎは制御回路に接続されている。
ソースドライバＳＤの出力端子Ｖ（１）～Ｖ（ｉ）（以下、「Ｖ端子」と総称することがある）のそれぞれには、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、ＳＳＤ単位回路７１がビデオ信号線単位で設けられている。ＳＳＤ単位回路７１は、１つのビデオ信号線ＤＯから、ｎ本ソースバスラインＳＬへビデオデータを分配する。
本実施形態において、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられたＳＳＤ単位回路７１およびソースバスラインＳＬを、それぞれ、７１（Ｎ）、ＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）とする。ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。
それぞれのＳＳＤ単位回路７１（Ｎ）は、少なくともｎ個（ここでは３個）の薄膜トランジスタ（ＳＳＤ回路用ＴＦＴ）７２（１）～７２（ｎ）（「ＳＳＤ回路用ＴＦＴ７２」と総称することがある）とを備える。
ＳＳＤ回路用ＴＦＴ７２は、選択スイッチとして機能する。ＳＳＤ回路用ＴＦＴ７２のゲート電極は、ｎ本の制御信号幹線ＳＷ１～ＳＷｎのうちの対応する１つに電気的に接続されている。ＳＳＤ回路用ＴＦＴ７２のソース電極は、ビデオ信号線ＤＯ（Ｎ）の分岐配線に電気的に接続されている。ＳＳＤ回路用ＴＦＴ７２のドレイン電極は、ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－３）のうちの対応する１つのソースバスラインに接続されている。
ＳＳＤ回路用ＴＦＴ７２のゲート電極には、制御信号幹線ＳＷ１～ＳＷ３の１つから選択信号（制御信号）が供給される。制御信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。ＳＳＤ単位回路７１（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ－１）～ソースバスラインＳＬ（Ｎ－ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤのＶ端子の数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
ＳＳＤ回路用ＴＦＴ７２には、電流駆動力が求められる。ＳＳＤ回路用ＴＦＴ７２に電流駆動力の小さいＴＦＴを用いると、所定の時間でソースバスラインを充電することが困難な場合がある。また、所望の電流駆動力を確保するためにＴＦＴのチャネル幅を大きくすると、ＴＦＴのサイズが増大し、狭額縁化を実現できない可能性がある。本開示の実施形態によると、ＳＳＤ回路用ＴＦＴ７２として、他の回路ＴＦＴまたは画素ＴＦＴよりも移動度の高い、すなわち電流駆動力の大きいＴＦＴを用いることができる。ＳＳＤ回路用ＴＦＴ７２はデプレッション特性を有してもよい。
なお、ＳＳＤ回路の構成は、図示した構成に限定されない。ＳＳＤ回路の構成、動作などは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報、国際公開２０１１／１１８０７９号などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報、特開２００６－１１９４０４号および国際公開２０１１／１１８０７９号公報の開示内容の全てを援用する。
ここで、液晶表示装置における画素ＴＦＴ、駆動回路用ＴＦＴおよびＳＳＤ回路用ＴＦＴの好適な特性を表２に例示する。表２に記載の特性および数値範囲は例示であり、各ＴＦＴの特性を限定するものではない。
Figure 2022014107000003
・画素回路の構成および動作
有機ＥＬ装置のバックプレーンとして用いられるアクティブマトリクス基板では、各画素領域に画素回路を有する。
図２７は画素回路７００を例示する図である。
画素回路７００は、駆動用ＴＦＴ８１と、選択用ＴＦＴ８２と、容量素子（保持容量）８３とを含む。駆動用ＴＦＴ８１および選択用ＴＦＴ８２は、それぞれ、基板１に支持された酸化物半導体ＴＦＴである。
選択用ＴＦＴ８２のゲート電極は、ゲートバスラインＧＬに接続されている。選択用ＴＦＴ８２のソース電極は、ソースバスラインＳＬに接続されている。選択用ＴＦＴ８２のドレイン電極は、駆動用ＴＦＴ８１のゲート電極と容量素子８３とに接続されている。駆動用ＴＦＴ８１のソース電極は、電流供給線ＣＬに接続されている。駆動用ＴＦＴ８１のドレイン電極は、アクティブマトリクス基板上に形成されたＯＬＥＤ（有機発光ダイオード）８４に接続されている。
ゲートバスラインＧＬから選択用ＴＦＴ８２のゲート電極にオン信号が供給されると、選択用ＴＦＴ８２がオン状態となるので、ソースバスラインＳＬからの信号電圧（ＯＬＥＤ８４の所望の発光輝度に対応している）が選択用ＴＦＴ８２を介して容量素子８３および駆動用ＴＦＴ８１のゲート電極に印加される。信号電圧によって駆動用ＴＦＴ８１がオン状態になると、電流供給線ＣＬからの電流が駆動用ＴＦＴ８１を介してＯＬＥＤ８４に流れ、ＯＬＥＤ８４が発光する。
本開示の実施形態によると、画素回路７００内に、要求される特性が異なる複数の酸化物半導体ＴＦＴ（ここでは駆動用ＴＦＴ８１と選択用ＴＦＴ８２）を作り分けることができる。例えば、駆動用ＴＦＴ８１として、選択用ＴＦＴ８２よりも移動度の低い（閾値電圧をプラス方向にシフトさせた）ＴＦＴを用いてもよい。
なお、画素回路の構成は、図２７に例示した構成に限定されない。各画素回路は、駆動用ＴＦＴ８１および選択用ＴＦＴ８２を含む３以上のＴＦＴを有していてもよい。
有機ＥＬ表示装置における画素回路の駆動用ＴＦＴおよび選択用ＴＦＴと、駆動回路用ＴＦＴとの好適な特性を表３に例示する。表３に記載の特性および数値範囲は例示であり、各ＴＦＴの特性を限定するものではない。
Figure 2022014107000004
＜酸化物半導体＞
本実施形態における各ＴＦＴの酸化物半導体層に含まれる酸化物半導体は、非晶質酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
酸化物半導体層は、２層以上の積層構造を有していてもよい。酸化物半導体層が積層構造を有する場合には、酸化物半導体層は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層が上層と下層とを含む２層構造を有する場合、２層のうちゲート電極側に位置する層（ボトムゲート構造なら下層、トップゲート構造なら上層）に含まれる酸化物半導体のエネルギーギャップは、ゲート電極と反対側に位置する層（ボトムゲート構造なら上層、トップゲート構造なら下層）に含まれる酸化物半導体のエネルギーギャップよりも小さくてもよい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、ゲート電極側に位置する層の酸化物半導体のエネルギーギャップが、ゲート電極と反対側に位置する層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
酸化物半導体層は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、非晶質でもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｗ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
本発明の実施形態は、モノリシックに形成された周辺回路を有するアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
１ 基板
２Ａ、２Ｂ、２Ｃ、２Ｄ、２Ｅ、２Ｆ、２Ｇ 下部導電層
４Ａ、４Ｂ、４Ｃ、４Ｄ、４Ｅ、４Ｆ、４Ｇ 酸化物半導体層
４Ａｃ、４Ｂｃ、４Ｃｃ、４Ｄｃ、４Ｅｃ、４Ｆｃ、４Ｇｃ 第１領域
４Ａｓ、４Ｂｓ、４Ｃｓ、４Ｄｓ、４Ｅｓ、４Ｆｓ、４Ｇｓ 第１コンタクト領域
４Ａｄ、４Ｂｄ、４Ｃｄ、４Ｄｄ、４Ｅｄ、４Ｆｄ、４Ｇｄ 第２コンタクト領域
４Ｌ、４Ｌｄ、４Ｌｓ 第１層
４Ｕ、４Ｕｓ、４Ｕｄ 第２層
５Ａ、５Ｂ、５Ｃ、５Ｄ、５Ｅ、５Ｆ、５Ｇ ゲート絶縁層
７Ａ、７Ｂ、７Ｃ、７Ｄ、７Ｅ、７Ｆ、７Ｇ ゲート電極
８Ａ、８Ｂ、８Ｃ、８Ｄ、８Ｅ、８Ｆ、８Ｇ ソース電極
９Ａ、９Ｂ、９Ｃ、９Ｄ、９Ｅ、９Ｆ、９Ｇ ドレイン電極
１０ 層間絶縁層
１１ 無機絶縁層
１２ 有機絶縁層
１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ、１２Ｅ、１２Ｆ、１２Ｇ 下部導電層
１７ 誘電体層
４１ 下部酸化物半導体膜
４２ 上部酸化物半導体膜
ｐ１ 下層部
ｐ２ 上層部
ｐａ 積層部
ＣＥ 共通電極
ＰＥ 画素電極
ＤＲ 表示領域
ＦＲ 非表示領域
ＧＬ ゲートバスライン
ＳＬ ソースバスライン
１０００、１００１、２０００、２００１、２００２、３０００、３００１、３００２、４０００、４００１、４００２ アクティブマトリクス基板

Claims (20)

  1. 複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
    基板と、
    前記基板に支持され、前記表示領域または前記非表示領域に設けられた、複数の酸化物半導体ＴＦＴであって、それぞれが、酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極と、を有する、複数の酸化物半導体ＴＦＴと、を備え、
    前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極で覆われた第１領域を含み、
    前記複数の酸化物半導体ＴＦＴは、第１のＴＦＴおよび第２のＴＦＴを含み、
    前記第１のＴＦＴでは、前記酸化物半導体層の前記第１領域は、全体に亘って、下部酸化物半導体膜、および、前記下部酸化物半導体膜の上に配置された上部酸化物半導体膜を含む積層構造を有し、前記上部酸化物半導体膜の移動度は、前記下部酸化物半導体膜の移動度よりも高く、
    前記第２のＴＦＴでは、前記酸化物半導体層の前記第１領域の少なくとも一部は、前記下部酸化物半導体膜および前記上部酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない、アクティブマトリクス基板。
  2. 前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記下部酸化物半導体膜を含み、前記上部酸化物半導体膜を含まない、請求項１に記載のアクティブマトリクス基板。
  3. 前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記上部酸化物半導体膜を含み、前記下部酸化物半導体膜を含まない、請求項１に記載のアクティブマトリクス基板。
  4. 複数の画素領域を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板であって、
    基板と、
    前記基板に支持され、前記表示領域または前記非表示領域に設けられた、複数の酸化物半導体ＴＦＴであって、それぞれが、酸化物半導体層と、前記酸化物半導体層の一部上にゲート絶縁層を介して配置されたゲート電極と、ソース電極およびドレイン電極と、を有する、複数の酸化物半導体ＴＦＴと、を備え、
    前記酸化物半導体層は、前記ゲート絶縁層を介して前記ゲート電極で覆われた第１領域と、前記第１領域の両側に位置する第１コンタクト領域および第２コンタクト領域と、を含み、前記第１コンタクト領域は前記ソース電極に電気的に接続され、前記第２コンタクト領域は前記ドレイン電極に電気的に接続されており、
    前記複数の酸化物半導体ＴＦＴは、第１のＴＦＴおよび第２のＴＦＴを含み、
    前記第１のＴＦＴでは、前記酸化物半導体層の前記第１領域は、全体に亘って、下部酸化物半導体膜と、前記下部酸化物半導体膜上に配置された上部酸化物半導体膜とを含む積層構造を有し、前記上部酸化物半導体膜および前記下部酸化物半導体膜の移動度は互いに異なっており、
    前記第２のＴＦＴでは、前記酸化物半導体層の前記第１コンタクト領域および前記第２コンタクト領域は前記積層構造を有するが、前記第１領域の少なくとも一部は、前記下部酸化物半導体膜および前記上部酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含まない、アクティブマトリクス基板。
  5. 前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記下部酸化物半導体膜を含み、前記上部酸化物半導体膜を含まない、請求項４に記載のアクティブマトリクス基板。
  6. 前記第２のＴＦＴにおける前記第１領域の前記少なくとも一部は、前記上部酸化物半導体膜を含み、前記下部酸化物半導体膜を含まない、請求項４に記載のアクティブマトリクス基板。
  7. 前記第２のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の一部は前記積層構造を有し、他の一部は、前記一方の酸化物半導体膜を含み、かつ、前記他方の酸化物半導体膜を含まない、請求項４から６のいずれかに記載のアクティブマトリクス基板。
  8. 前記第２のＴＦＴにおいて、前記酸化物半導体層の前記第１領域の全体は、前記一方の酸化物半導体膜を含み、かつ、前記他方の酸化物半導体膜を含まない、請求項４から６のいずれかに記載のアクティブマトリクス基板。
  9. 前記上部酸化物半導体膜の移動度は、前記下部酸化物半導体膜の移動度よりも高い、請求項４から８のいずれかに記載のアクティブマトリクス基板。
  10. 前記上部酸化物半導体膜の移動度は、前記下部酸化物半導体膜の移動度よりも低い、請求項４から８のいずれかに記載のアクティブマトリクス基板。
  11. 前記複数の酸化物半導体ＴＦＴのそれぞれは、前記酸化物半導体層および前記ゲート電極を覆う絶縁層をさらに有し、
    前記ソース電極は、前記絶縁層に形成された第１開口部内で前記第１コンタクト領域に接し、前記ドレイン電極は、前記絶縁層に形成された第２開口部内で前記第２コンタクト領域に接する、請求項４から１０のいずれかに記載のアクティブマトリクス基板。
  12. 前記第１のＴＦＴにおいて、前記ゲート絶縁層は、前記上部酸化物半導体膜の上面に接し、
    前記第２のＴＦＴにおいて、前記ゲート絶縁層は、前記一方の酸化物半導体膜の上面に接している、請求項１から１１のいずれかに記載のアクティブマトリクス基板。
  13. 前記複数の酸化物半導体ＴＦＴは、第３のＴＦＴをさらに含み、
    前記第２のＴＦＴでは、前記第１領域の全体が、前記下部酸化物半導体膜および前記上部酸化物半導体膜のうちの一方の酸化物半導体膜を含み、かつ、他方の酸化物半導体膜を含んでおらず、
    前記第３のＴＦＴでは、前記酸化物半導体層の前記第１コンタクト領域および前記第２コンタクト領域と前記第１領域の一部とは前記積層構造を有し、前記第１領域の他の一部は、前記一方の酸化物半導体膜を含み、かつ、前記他方の酸化物半導体膜を含まない、請求項４から６のいずれかに記載のアクティブマトリクス基板。
  14. 前記複数の酸化物半導体ＴＦＴは、第３のＴＦＴをさらに含み、
    前記第３のＴＦＴでは、前記酸化物半導体層における前記第１領域の前記少なくとも一部は、前記他方の酸化物半導体膜を含み、かつ、前記一方の酸化物半導体膜を含んでいない、請求項１から１２のいずれかに記載のアクティブマトリクス基板。
  15. 前記第１のＴＦＴは、前記複数の画素領域のそれぞれに配置され、
    前記第２のＴＦＴは、前記非表示領域に配置された周辺回路に含まれる、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
  16. 前記複数の画素領域のそれぞれは、駆動用ＴＦＴ、選択用ＴＦＴおよび容量素子を少なくとも含む画素回路を有し、
    前記第１のＴＦＴおよび前記第２のＴＦＴのうちの一方のＴＦＴは、前記駆動用ＴＦＴであり、他方のＴＦＴは前記選択用ＴＦＴである、請求項１から１４のいずれかに記載のアクティブマトリクス基板。
  17. 複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板の製造方法であって、前記アクティブマトリクス基板は、前記表示領域または前記非表示領域に配置された複数の酸化物半導体ＴＦＴとを備え、前記複数の酸化物半導体ＴＦＴは、第１ＴＦＴ形成領域に形成される第１のＴＦＴと、第２ＴＦＴ形成領域に形成される第２のＴＦＴと、を含み、
    （Ａ）前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、基板上に、下部酸化物半導体膜を形成する工程と、
    （Ｂ）前記下部酸化物半導体膜のパターニングを行うことにより、前記下部酸化物半導体膜のうち前記第２ＴＦＴ形成領域に位置する部分の少なくとも一部を除去する工程と、
    （Ｃ）前記工程（Ｂ）の後に、前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、前記下部酸化物半導体膜を覆うように、上部酸化物半導体膜を形成する工程と、
    （Ｄ）前記下部酸化物半導体膜および前記上部酸化物半導体膜のパターニングを行うことにより、前記第１ＴＦＴ形成領域に、前記下部酸化物半導体膜および前記上部酸化物半導体膜を含む積層構造からなる第１の酸化物半導体層を形成し、前記第２ＴＦＴ形成領域に、前記上部酸化物半導体膜を含み、かつ、前記下部酸化物半導体膜を含まない第１部分を含む第２の酸化物半導体層を形成する、工程と、
    （Ｅ）ゲート絶縁層およびゲート電極を形成する工程であって、前記第１ＴＦＴ形成領域では、前記第１の酸化物半導体層の一部上に前記ゲート絶縁層を介して前記ゲート電極を配置し、前記第２ＴＦＴ形成領域では、前記第２の酸化物半導体層の前記第１部分の少なくとも一部上に前記ゲート絶縁層を介して前記ゲート電極を配置する、工程と、
    を包含する、アクティブマトリクス基板の製造方法。
  18. 複数の画素を含む表示領域と、前記表示領域の周辺に設けられた非表示領域とを有するアクティブマトリクス基板の製造方法であって、前記アクティブマトリクス基板は、前記表示領域または前記非表示領域に配置された複数の酸化物半導体ＴＦＴとを備え、前記複数の酸化物半導体ＴＦＴは、第１ＴＦＴ形成領域に形成される第１のＴＦＴと、第２ＴＦＴ形成領域に形成される第２のＴＦＴと、を含むみ、
    （ａ）前記第１ＴＦＴ形成領域および前記第２ＴＦＴ形成領域のそれぞれにおいて、基板上に、下部酸化物半導体膜と、前記下部酸化物半導体膜上に配置された上部酸化物半導体膜とを含む積層膜を形成する工程と、
    （ｂ）前記積層膜のパターニングを行うことにより、前記第１ＴＦＴ形成領域に、前記下部酸化物半導体膜および前記上部酸化物半導体膜を含む積層構造を有する第１の酸化物半導体層を形成し、前記第２ＴＦＴ形成領域に、前記下部酸化物半導体膜および前記上部酸化物半導体膜を含む積層構造を有する積層体を形成する、工程と、
    （ｃ）前記第２ＴＦＴ形成領域において、前記積層体における前記上部酸化物半導体膜の少なくとも一部を除去する工程であって、これより、前記第２ＴＦＴ形成領域に、前記下部酸化物半導体膜を含み、かつ、前記上部酸化物半導体膜を含まない第１部分を含む第２の酸化物半導体層を形成する、工程と、
    （ｄ）ゲート絶縁層およびゲート電極を形成する工程であって、前記第１ＴＦＴ形成領域では、前記第１の酸化物半導体層の一部上に前記ゲート絶縁層を介して前記ゲート電極を配置し、前記第２ＴＦＴ形成領域では、前記第２の酸化物半導体層の前記第１部分の少なくとも一部上に前記ゲート絶縁層を介して前記ゲート電極を配置する、工程と、
    を包含する、アクティブマトリクス基板の製造方法。
  19. 前記第２の酸化物半導体層は、前記積層構造を有する積層部をさらに含み、
    前記第２ＴＦＴ形成領域では、前記ゲート電極は、前記ゲート絶縁層を介して、前記第２の酸化物半導体層の前記第１部分の少なくとも一部と前記積層部の一部とを覆うように配置される、請求項１７または１８に記載のアクティブマトリクス基板の製造方法。
  20. 前記第２の酸化物半導体層は、前記積層構造を有する積層部をさらに含み、
    前記第２ＴＦＴ形成領域では、前記ゲート電極は、前記ゲート絶縁層を介して、前記第２の酸化物半導体層の前記第１部分を覆い、かつ、前記積層部を覆わないように配置される、請求項１７または１８に記載のアクティブマトリクス基板の製造方法。
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