WO2018221294A1 - アクティブマトリクス基板およびその製造方法 - Google Patents

アクティブマトリクス基板およびその製造方法 Download PDF

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WO2018221294A1
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広志 松木薗
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シャープ株式会社
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to an active matrix substrate and a manufacturing method thereof, and more particularly to an active matrix substrate including an oxide semiconductor TFT and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like has a display area having a plurality of pixels and an area other than the display area (non-display area or frame area).
  • a thin film transistor hereinafter referred to as “TFT”
  • TFT thin film transistor
  • a TFT having an amorphous silicon film as an active layer hereinafter referred to as “amorphous silicon TFT”
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT instead of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • An oxide semiconductor has higher mobility than amorphous silicon. Therefore, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • Peripheral circuits such as drive circuits may be formed monolithically (integrally) in the non-display area of the active matrix substrate.
  • the drive circuit monolithically, it is possible to reduce the cost by narrowing the non-display area (narrowing the frame) and simplifying the mounting process.
  • the gate driver circuit may be formed monolithically and the source driver circuit may be mounted by a COG (Chip-on-Glass) method.
  • the SSD circuit is a circuit that distributes (distributes) video data from one video signal line from each terminal of the source driver to a plurality of source bus lines.
  • the region (terminal portion / wiring forming region) in which the terminal portion and the wiring are arranged in the non-display region can be further narrowed.
  • the cost of the driver IC can be reduced.
  • Peripheral circuits such as drive circuits and SSD circuits include TFTs.
  • a TFT disposed as a switching element in each pixel in the display region is referred to as a “pixel TFT”, and a TFT constituting a peripheral circuit is referred to as a “circuit TFT”.
  • a TFT constituting a driving circuit is referred to as a “driving circuit TFT”
  • a TFT used as a switching element in a demultiplexer circuit (SSD circuit) is referred to as a “DMX circuit TFT”.
  • the mobility of an oxide semiconductor is higher than that of amorphous silicon, but is currently lower than that of polycrystalline silicon.
  • a high driving capability is required for a TFT for a DMX circuit. This is because the demultiplexer circuit needs to be driven at a frequency obtained by multiplying the drive frequency of the display device by the number of distributions, and the DMX circuit TFT is required to be capable of charging the source bus line in a short period of time.
  • double gate structure for the oxide semiconductor TFT in order to improve the driving capability (that is, increase the on-current).
  • a structure in which gate electrodes are provided on the substrate side and the opposite side of the substrate from the oxide semiconductor layer is referred to as a “double gate structure”.
  • a gate electrode disposed on the substrate side of the oxide semiconductor layer is referred to as a “lower gate electrode”, and a gate electrode disposed above the oxide semiconductor layer is referred to as an “upper gate electrode”.
  • Patent Document 2 An active matrix substrate including an oxide semiconductor TFT having a double gate structure is disclosed in Patent Document 2, for example.
  • the oxide semiconductor TFT having a double gate structure improves the TFT characteristics (increases the on-current)
  • the parasitic capacitance increases due to the structure.
  • the parasitic capacitance is increased because parasitic capacitance (capacitance) is formed between the lower gate electrode and the source / drain electrode and between the upper gate electrode and the source / drain electrode. .
  • the gate electrodes are arranged on both upper and lower sides of the oxide semiconductor layer, so that the on-current increases, but the capacity to be charged also increases. It is difficult to improve ability.
  • the present invention has been made in view of the above problems, and an object thereof is to improve the driving capability of an oxide semiconductor TFT while suppressing an increase in parasitic capacitance.
  • An active matrix substrate includes a display region including a plurality of pixels, and a non-display region located around the display region, and is supported by the substrate and includes the non-display region.
  • a first gate insulating layer that covers the first gate electrode, and a first oxide semiconductor layer that faces the first gate electrode through the first gate insulating layer, the channel region, and source contacts located on both sides of the channel region
  • An active matrix substrate having a first drain electrode connected to the drain contact region of a semiconductor layer, wherein each of the plurality of first TFTs includes the first source electrode and the first drain electrode.
  • a bottom contact structure in contact with a lower surface of the one oxide semiconductor layer, and a thickness of the first region of the first gate insulating layer overlapping the channel region is determined by the source contact region and the first gate insulating layer; It is smaller than the thickness of the second region overlapping the drain contact region.
  • the peripheral circuit is a demultiplexer circuit.
  • the active matrix substrate further includes a plurality of second TFTs supported by the substrate and provided in the display region and / or the non-display region, and each of the plurality of second TFTs includes the substrate.
  • a second gate electrode provided thereon, a second gate insulating layer covering the second gate electrode, and a second oxide semiconductor layer facing the second gate electrode with the second gate insulating layer interposed therebetween.
  • a second oxide semiconductor layer including a channel region, a source contact region and a drain contact region located on both sides of the channel region, and a second oxide semiconductor layer connected to the source contact region of the second oxide semiconductor layer.
  • Each TFT having a top contact structure in which the second source electrode and the second drain electrode is in contact with the upper surface of the second oxide semiconductor layer.
  • the thickness of the first region of the first gate insulating layer is such that the gate capacitance of each of the plurality of first TFTs is more than twice the gate capacitance of each of the plurality of second TFTs. Is set to
  • the active matrix substrate is a third oxide semiconductor layer that covers the channel region of the second oxide semiconductor layer, and is formed of the same oxide semiconductor film as the first oxide semiconductor layer. And a third oxide semiconductor layer.
  • the plurality of second TFTs include a pixel TFT disposed in each of the plurality of pixels.
  • the active matrix substrate further includes a drive circuit provided in the non-display area, and the plurality of second TFTs include TFTs constituting the drive circuit.
  • the second oxide semiconductor layer has a stacked structure.
  • the first oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • An active matrix substrate manufacturing method includes a display region including a plurality of pixels and a non-display region located around the display region, the substrate, the substrate being supported by the substrate, and the non-display region.
  • a plurality of first TFTs provided in a display area; and a peripheral circuit including the plurality of first TFTs, wherein each of the plurality of first TFTs includes a first gate electrode provided on the substrate; A first gate insulating layer covering one gate electrode; and a first oxide semiconductor layer facing the first gate electrode with the first gate insulating layer interposed therebetween, the channel region being located on both sides of the channel region
  • the first oxide semiconductor layer after the step (C), wherein the first source electrode and the first drain electrode are lower surfaces of the first oxide semiconductor layer.
  • the first source electrode of the first gate insulating layer between the step (C) and the step (D).
  • the first drain electrode It includes a first region exposed between, the first gate insulating layer, and a step of thinner than the second region overlapping the first source electrode and the first drain electrode.
  • the peripheral circuit is a demultiplexer circuit.
  • the gate capacitance of each of the plurality of first TFTs is 2 as compared with the case where the step (E) is not performed. Thinned to be more than doubled.
  • the step (B) includes (B1) a step of forming a silicon nitride layer covering the first gate electrode, and (B2) a step of forming a silicon oxide layer on the silicon nitride layer.
  • the step (E) at least a portion of the silicon oxide layer located in the first region is removed.
  • the method for manufacturing the active matrix substrate includes (F) oxidizing a surface of a portion located in the first region of the silicon nitride layer between the step (E) and the step (D). Further comprising the step of:
  • the active matrix substrate further includes a plurality of second TFTs supported by the substrate and provided in the display region and / or the non-display region, and each of the plurality of second TFTs includes the substrate.
  • a second gate electrode provided thereon, a second gate insulating layer covering the second gate electrode, and a second oxide semiconductor layer facing the second gate electrode with the second gate insulating layer interposed therebetween.
  • a second oxide semiconductor layer including a channel region, a source contact region and a drain contact region located on both sides of the channel region, and a second oxide semiconductor layer connected to the source contact region of the second oxide semiconductor layer.
  • the method for manufacturing a matrix substrate further includes (G) a step of forming the second oxide semiconductor layer on the second gate insulating layer between the step (B) and the step (C). In the step (C), the first source electrode and the first drain electrode are formed, and the second source electrode and the second drain electrode are in contact with the upper surface of the second oxide semiconductor layer. It is formed.
  • the first oxide semiconductor layer is formed, and a third oxide semiconductor layer covering the channel region of the second oxide semiconductor layer is formed.
  • the plurality of second TFTs include a pixel TFT disposed in each of the plurality of pixels.
  • the active matrix substrate further includes a drive circuit provided in the non-display area, and the plurality of second TFTs include TFTs constituting the drive circuit.
  • the second oxide semiconductor layer has a stacked structure.
  • the first oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the driving capability of the oxide semiconductor TFT can be improved while suppressing an increase in parasitic capacitance.
  • FIG. 1 is the schematic which shows an example of the planar structure of the active matrix substrate 1000 by embodiment of this invention. It is a figure for demonstrating a structure and operation
  • 2 is a cross-sectional view schematically showing a first TFT 10 provided in an active matrix substrate 1000.
  • FIG. 2 is a cross-sectional view schematically showing a second TFT 20 included in an active matrix substrate 1000 together with the first TFT 10.
  • FIG. (A), (b) and (c) is process sectional drawing which shows the manufacturing process of an active matrix substrate.
  • (A) And (b) is process sectional drawing which shows the manufacturing process of an active matrix substrate.
  • (A) And (b) is process sectional drawing which shows the manufacturing process of an active matrix substrate.
  • (A) And (b) is process sectional drawing which shows the manufacturing process of an active matrix substrate.
  • (A) And (b) is process sectional drawing which shows the manufacturing process of an active matrix substrate.
  • (A) And (b) is process sectional drawing which shows the manufacturing process of an active matrix substrate.
  • the active matrix substrate in the present embodiment at least one peripheral circuit is formed monolithically.
  • the peripheral circuit may be a demultiplexer circuit such as an SSD circuit, for example.
  • an active matrix substrate in which an SSD circuit and a gate driver are monolithically formed and a source driver is mounted will be described as an example.
  • FIG. 1 is a schematic diagram showing an example of a planar structure of an active matrix substrate 1000 in the present embodiment.
  • the active matrix substrate 1000 has a display area DR and an area (non-display area) FR other than the display area DR.
  • the display area DR includes a plurality of pixel areas P arranged in a matrix.
  • the pixel region P is a region corresponding to the pixel of the display device.
  • the pixel region P may be simply referred to as “pixel”.
  • the non-display area (sometimes referred to as “frame area”) FR is an area that is located around the display area DR and does not contribute to display.
  • a gate driver GD In the non-display area FR, for example, a gate driver GD, a demultiplexer circuit DMX functioning as an SSD circuit, and the like are provided integrally (monolithically).
  • the source driver SD is mounted on the active matrix substrate 1000.
  • the gate driver GD is disposed in the region FRa located on both sides of the display region DR
  • the source driver SD is mounted in the region FRb located below the display region DR.
  • the demultiplexer circuit DMX is arranged between the display region DR and the source driver SD in the region FRb.
  • a terminal portion / wiring forming region LR Between the demultiplexer circuit DMX and the source driver SD is a terminal portion / wiring forming region LR in which a plurality of terminal portions and wirings are formed.
  • each pixel P is defined by a gate bus line GL and a source bus line SL, for example.
  • Each gate bus line GL is connected to each terminal of the gate driver GD.
  • the source bus line SL is connected to each terminal of the source driver SD.
  • Each pixel P has a thin film transistor Pt and a pixel electrode PE.
  • the thin film transistor Pt is also referred to as a “pixel TFT”.
  • the gate electrode of the thin film transistor Pt is electrically connected to the corresponding gate bus line GL, and the source electrode is electrically connected to the corresponding source bus line SL.
  • the drain electrode of the thin film transistor Pt is electrically connected to the pixel electrode PE.
  • the active matrix substrate 1000 When the active matrix substrate 1000 is applied to a liquid crystal display device in a horizontal electric field mode such as an FFS (Fringe-Field-Switching) mode, although not shown, the active matrix substrate 1000 has a common electrode (common to a plurality of pixels). Electrode).
  • FIG. 2 is a diagram for explaining the configuration and operation of the demultiplexer circuit DMX in the active matrix substrate 1000.
  • the demultiplexer circuit DMX is arranged between the source driver SD and the display area DR.
  • the demultiplexer circuit DMX includes a plurality of unit circuits 100 (1) to 100 (i) (i is an integer equal to or greater than 2) (hereinafter may be collectively referred to as “unit circuit 100”).
  • the demultiplexer circuit DMX and the source driver SD are controlled by the control circuit 150 provided in the non-display area FR.
  • Each of the output pins (output terminals) PIN of the source driver SD is connected to one of a plurality of video signal lines DO (1) to DO (i) (sometimes collectively referred to as “video signal lines DO”). ing.
  • a unit circuit 100 is provided for each video signal line between the video signal line DO and the grouped source bus lines SL. The unit circuit 100 distributes video data from one video signal line DO to n source bus lines SL.
  • the Nth video signal line is DO (N) (N is an integer from 1 to i), and the video signal line DO (N).
  • the unit circuit 100 and the source bus line SL associated with are 100 (N) and SL (N ⁇ 1) to SL (Mn), respectively.
  • Each unit circuit 100 (N) includes n branch wirings B1 to Bn (hereinafter sometimes collectively referred to as “branch wiring B”) connected to the video signal line DO (N), and n control lines.
  • Signal lines SW1 to SWn (hereinafter sometimes collectively referred to as “control signal lines SW”) and n DMX circuit TFTs Dt (1) to Dt (n) (hereinafter collectively referred to as “DMX circuit TFTDt”) May be included).
  • the control signal lines SW1 to SWn are connected to the control circuit 150.
  • the DMX circuit TFT Dt functions as a selection switch.
  • the gate electrode of the DMX circuit TFT Dt is electrically connected to a corresponding one of the control signal lines SW1 to SWn.
  • the source electrode of the DMX circuit TFT Dt is electrically connected to a corresponding one of the branch lines B1 to Bn.
  • the drain electrode of the DMX circuit TFT Dt is connected to a corresponding one of the source bus lines SL (N ⁇ 1) to SL (N ⁇ 3).
  • a selection signal is supplied from the control signal lines SW1 to SW3 to the gate electrode of the DMX circuit TFT Dt.
  • the selection signal defines the ON period of the selection switch in the same group, and is synchronized with the time-series signal output from the source driver SD.
  • the unit circuit 100 (N) transfers the data potential obtained by time-sharing the output of the video signal line DO (N) to the plurality of source bus lines SL (N ⁇ 1) to source bus lines SL (Nn). Write in time series (time division drive). As a result, the number of output pins PIN of the source driver SD can be reduced, so that the area of the non-display region FR can be further reduced (narrowed frame).
  • the active matrix substrate 1000 includes a plurality of first TFTs included in the peripheral circuit (that is, provided in the non-display area FR).
  • first TFTs included in the peripheral circuit (that is, provided in the non-display area FR).
  • FIG. 3 is a cross-sectional view schematically showing the first TFT 10 included in the active matrix substrate 1000.
  • the first TFT 10 is supported on the substrate 1.
  • the first TFT 10 includes a gate electrode 2A, a gate insulating layer 3A, an oxide semiconductor layer 4A, a source electrode 5A, and a drain electrode 6A.
  • the gate electrode 2A is provided on the substrate 1.
  • the gate insulating layer 3A covers the gate electrode 2A.
  • the oxide semiconductor layer 4A faces the gate electrode 2A through the gate insulating layer 3A.
  • the oxide semiconductor layer 4A includes a channel region 4Ac, and a source contact region 4As and a drain contact region 4Ad located on both sides of the channel region 4Ac.
  • the source electrode 5A is connected to the source contact region 4As of the oxide semiconductor layer 4A.
  • the drain electrode 6A is connected to the drain contact region 4Ad of the oxide semiconductor layer 4A.
  • the source electrode 5A and the drain electrode 6A of the first TFT 10 are in contact with the lower surface of the oxide semiconductor layer 4A. That is, the first TFT 10 has a bottom contact structure.
  • the first TFT 10 is covered with an inorganic insulating layer (passivation layer) 7.
  • the thickness d1 of the gate insulating layer 3A of the first TFT 10 that overlaps the channel region 4Ac is equal to the thickness of the gate insulating layer 3A.
  • the thickness d2 is smaller than the thickness d2 of the region overlapping with the source contact region 4As and the drain contact region 4Ad (hereinafter also referred to as “second region”). That is, the first region (region corresponding to the channel region 4Ac) of the gate insulating layer 3A is selectively thinned.
  • the driving capability of the first TFT 10 can be improved without causing an increase in parasitic capacitance between the gate electrode 2A, the source electrode 5A, and the drain electrode 6A. Further, since the first TFT 10 does not have a double gate structure (no additional gate electrode located above the oxide semiconductor layer 4A), an increase in parasitic capacitance due to the double gate structure (an additional gate electrode). And a parasitic capacitance formed between the source electrode and the drain electrode).
  • the difference between the thickness d1 of the first region of the gate insulating layer 3A and the thickness d2 of the second region is preferably as large as possible.
  • the thickness d1 of the first region of the gate insulating layer 3A is determined when the first region of the gate insulating layer 3A is not thinned (that is, the thickness d1 of the first region is the thickness of the second region).
  • the gate capacitance of the first TFT 10 is set to be twice or more as compared with the case where it is assumed that it is the same as d2.
  • the first TFT 10 having the above-described configuration can have a high driving capability, it is suitably used as a DMX circuit TFT Dt, for example.
  • the first TFT 10 may be used for peripheral circuits other than the demultiplexer circuit.
  • the active matrix substrate 1000 may include a plurality of second TFTs provided in the display region DR and / or the non-display region FR, each having a structure different from that of the first TFT 10.
  • the plurality of second TFTs may include a pixel TFT disposed in each of the plurality of pixels P. Further, the plurality of second TFTs may include TFTs that constitute a drive circuit (for example, a gate driver GD).
  • FIG. 4 is a cross-sectional view showing the second TFT 20 included in the active matrix substrate 1000 together with the first TFT 10.
  • the first TFT 10 is a DMX circuit TFT Dt and the second TFT 20 is a pixel TFT Pt will be described as an example.
  • the configuration illustrated in FIG. 4 is a configuration for an FFS mode liquid crystal display device.
  • the first TFT 10 (DMX circuit TFT Dt) shown in FIG. 4 has substantially the same structure as the first TFT 10 shown in FIG. However, in the example shown in FIG. 4, the gate insulating layer 3A has a stacked structure including a silicon nitride layer 3a and a silicon oxide layer 3b provided on the silicon nitride layer 3a.
  • the second TFT 20 (pixel TFT Pt) is supported on the substrate 1 as shown in FIG.
  • the second TFT 20 includes a gate electrode 2B, a gate insulating layer 3B, an oxide semiconductor layer 4B, a source electrode 5B, and a drain electrode 6B.
  • the gate electrode 2B is provided on the substrate 1.
  • the gate insulating layer 3B covers the gate electrode 2B.
  • the oxide semiconductor layer 4B faces the gate electrode 2B through the gate insulating layer 3B.
  • the oxide semiconductor layer 4B includes a channel region 4Bc, and a source contact region 4Bs and a drain contact region 4Bd located on both sides of the channel region 4Bc.
  • the source electrode 5B is connected to the source contact region 4Bs of the oxide semiconductor layer 4B.
  • the drain electrode 6B is connected to the drain contact region 4Bd of the oxide semiconductor layer 4B.
  • the source electrode 5B and the drain electrode 6B of the second TFT 20 are in contact with the upper surface of the oxide semiconductor layer 4B. That is, the second TFT 20 has a top contact structure.
  • the second TFT 20 is covered with an inorganic insulating layer (passivation layer) 7 like the first TFT 10.
  • An organic insulating layer (planarizing layer) 8 is provided on the inorganic insulating layer 7.
  • a common electrode 31 is provided on the organic insulating layer 8.
  • a dielectric layer 9 is provided so as to cover the common electrode 31.
  • a pixel electrode PE is provided on the dielectric layer 9.
  • the thickness d3 of the region overlapping the channel region 4Bc of the gate insulating layer 3B of the second TFT 20 is the same as the thickness d4 of the region overlapping the source contact region 4Bs and the drain contact region 4Bd of the gate insulating layer 3B. That is, the region of the gate insulating layer 3B corresponding to the channel region 4Bc is not thinned.
  • the active matrix substrate 1000 further includes an oxide semiconductor layer 4C that covers the channel region 4Bc of the oxide semiconductor layer 4B of the second TFT 20.
  • the oxide semiconductor layer 4C is formed from the same oxide semiconductor film as the oxide semiconductor layer 4A of the first TFT 10 (that is, in the same process).
  • FIGS. 5 (a)-(c), FIG. 6 (a), (b), FIG. 7 (a), (b), FIG. 8 (a), (b), FIG. 9 (a), (b) and FIGS. 10A and 10B are process cross-sectional views illustrating the manufacturing process of the active matrix substrate 1000.
  • gate electrodes 2A and 2B are formed on a substrate 1.
  • the gate electrodes 2A and 2B can be formed by depositing a conductive film by a sputtering method and then patterning the conductive film by a photolithography process.
  • the substrate 1 for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the conductive film (gate metal film) for forming the gate electrodes 2A and 2B aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), A film containing a metal such as copper (Cu) or gold (Au), an alloy thereof, or a nitride thereof can be used as appropriate. Further, a laminated film in which these plural films are laminated may be used. Here, a film in which a Ti film and a Cu film are laminated in this order is used as the gate metal film.
  • the thickness of the gate electrodes 2A and 2B is, for example, not less than 100 nm and not more than 500 nm.
  • gate insulating layers 3A and 3B (hereinafter sometimes collectively referred to as “gate insulating layer 3”) covering the gate electrodes 2A and 2B are formed.
  • the gate insulating layer 3 can be formed by a CVD method.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • the gate insulating layer 3 may have a stacked structure.
  • the silicon nitride layer 3a is formed as a lower layer, and the silicon oxide layer 3b is formed as an upper layer. That is, the step of forming the gate insulating layer 3 includes the step of forming the silicon nitride layer 3a covering the gate electrodes 2A and 2B and the step of forming the silicon oxide layer 3b on the silicon nitride layer 3a.
  • the thickness of the silicon nitride layer 3a is, for example, 325 nm, and the thickness of the silicon oxide layer 3b is, for example, 50 nm.
  • the oxide semiconductor layer 4B is formed on the gate insulating layer 3 (3B).
  • the island-shaped oxide semiconductor layer 4B can be formed by depositing an oxide semiconductor film by a sputtering method and then patterning the oxide semiconductor film by a photolithography process.
  • the oxide semiconductor layer 4B is formed so as to overlap the gate electrode 2B with the gate insulating layer 3B interposed therebetween.
  • the thickness of the oxide semiconductor layer 4B is, for example, not less than 10 nm and not more than 120 nm. Note that as described later, the oxide semiconductor layer 4B may have a stacked structure.
  • source electrodes 5A and 5B and drain electrodes 6A and 6B are formed on the gate insulating layer 3 and the oxide semiconductor layer 4.
  • the source electrode 5B and the drain electrode 6B are formed in contact with the upper surface of the oxide semiconductor layer 4B.
  • the source electrodes 5A and 5B and the drain electrodes 6A and 6B can be formed by depositing a conductive film by a sputtering method and then patterning the conductive film by a photolithography process.
  • a conductive film (source metal film) for forming the source electrode 5 and the drain electrode 6 aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), copper (Cu), chromium (Cr ), Titanium (Ti), gold (Au), and other metals or alloys thereof, or films containing nitrides thereof can be used as appropriate. Further, a laminated film in which these plural films are laminated may be used.
  • the source metal film a film in which a Ti film and a Cu film are laminated in this order is used, the upper Cu film is patterned by wet etching, and then the lower Ti film is patterned by dry etching.
  • the thicknesses of the source electrodes 5A and 5B and the drain electrodes 6A and 6B are, for example, not less than 100 nm and not more than 500 nm.
  • the region (first region) exposed between the source electrode 5A and the drain electrode 6A of the gate insulating layer 3A is replaced with the source electrode 5A and the gate electrode 5A of the gate insulating layer 3A.
  • the region is made thinner than the region (second region) overlapping the drain electrode 6A.
  • part of the gate insulating layer 3A is removed and the first region is thinned by increasing the dry etching time when patterning the titanium film (the lower layer of the source metal film).
  • the portion located in the first region of the silicon oxide layer 3b is removed, and the portion located in the first region of the silicon nitride layer 3a is removed in the thickness direction. It is removed halfway.
  • the surface of the portion located in the first region of the silicon nitride layer 3a (that is, the portion exposed by removing the silicon oxide layer 3b) is oxidized.
  • This oxidation step can be performed by, for example, oxygen plasma treatment.
  • the etching of the source metal film, the etching of the gate insulating layer 3A, and the oxygen plasma treatment can be performed in the same vacuum apparatus.
  • the portion 3a 'near the surface of the silicon nitride layer 3a becomes a silicon oxynitride layer or a silicon nitride oxide layer.
  • an oxide semiconductor layer 4A is formed.
  • the island-shaped oxide semiconductor layer 4A can be formed by patterning the oxide semiconductor film by a photolithography process.
  • the oxide semiconductor layer 4A is formed so that the source electrode 5A and the drain electrode 5B are in contact with the lower surface of the oxide semiconductor layer 4A.
  • the oxide semiconductor layer 4A may be formed from the same material as the oxide semiconductor layer 4B, or may be formed from a different material.
  • the oxide semiconductor layer 4A is formed, and the oxide semiconductor layer 4C that covers the channel region 4Bc of the oxide semiconductor layer 4B is formed.
  • the oxide semiconductor layer 4B can be prevented from being removed when the oxide semiconductor film for forming the oxide semiconductor layer 4A is patterned.
  • an inorganic insulating layer (passivation layer) 7 covering the source electrodes 5A and 5B, the drain electrodes 6A and 6B, and the oxide semiconductor layers 4A and 4C is formed.
  • the inorganic insulating layer 7 can be formed by CVD.
  • a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used.
  • a silicon oxide (SiO 2 ) layer As the inorganic insulating layer 7, a silicon oxide (SiO 2 ) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, or the like is appropriately used.
  • SiNxOy silicon nitride oxide
  • the inorganic insulating layer 7 may have a laminated structure.
  • a SiO 2 layer as a lower layer may be formed on the substrate 1 side, and a SiNx layer as an upper layer may be formed thereon.
  • a layer containing oxygen for example, an oxide layer such as SiO 2
  • oxygen vacancies can be recovered by oxygen contained in the oxide layer.
  • the thickness of the inorganic insulating layer 7 is, for example, not less than 200 nm and not more than 700 nm.
  • an opening 7 a that exposes a part of the drain electrode 6 B is formed in the inorganic insulating layer 7.
  • the opening 7a can be formed by a photolithography process.
  • an organic insulating layer (planarizing layer) 8 is formed on the inorganic insulating layer 7.
  • the organic insulating layer 8 can be formed using, for example, a photosensitive acrylic resin material.
  • An opening 8 a is provided in a region of the organic insulating layer 8 that overlaps the opening 7 a of the inorganic insulating layer 7.
  • the opening 7a of the inorganic insulating layer 7 and the opening 8a of the organic insulating layer 8 constitute a contact hole CH.
  • the thickness of the organic insulating layer 8 is, for example, not less than 1.5 ⁇ m and not more than 3.0 ⁇ m.
  • the opening 7a may be formed by etching the inorganic insulating layer 7 using the organic insulating layer 8 as a mask. In that case, the formation process and the peeling process of the photoresist layer when forming the opening 7a can be omitted, so that productivity can be improved.
  • the common electrode 31 is formed on the organic insulating layer 8.
  • the common electrode 31 can be formed by depositing a transparent conductive film on the organic insulating layer 8 and then patterning the transparent conductive film.
  • a transparent conductive film for example, ITO can be used.
  • the thickness of the common electrode 31 is, for example, not less than 40 nm and not more than 150 nm.
  • the dielectric layer 9 is formed so as to cover the common electrode 31.
  • the dielectric layer 9 is, for example, a silicon nitride (SiNx) layer.
  • the thickness of the dielectric layer 9 is, for example, not less than 100 nm and not more than 400 nm.
  • the pixel electrode PE is formed on the dielectric layer 9.
  • the pixel electrode PE can be formed by depositing a transparent conductive film on the dielectric layer 9 and then patterning the transparent conductive film.
  • a material of the transparent conductive film for example, ITO can be used.
  • the thickness of the pixel electrode PE is, for example, not less than 40 nm and not more than 150 nm. In this way, the active matrix substrate 1000 can be obtained.
  • the first region of the gate insulating layer 3A is preferably thinned so that the gate capacitance of the first TFT 10 is at least twice that in the case where this step is not performed.
  • the thickness of the first region of the gate insulating layer 3A may be set so that the gate capacitance of the first TFT 10 is twice or more than the gate capacitance of the second TFT 20.
  • the oxide semiconductor layer 4A of the first TFT 10 and the oxide semiconductor layer 4B of the second TFT 20 may be formed of the same material or different materials.
  • the first region of the gate insulating layer 3A of the first TFT 10 is selectively thinned to improve the driving capability of the first TFT 10, but the oxide semiconductor layer 4A of the first TFT 10 and the second TFT 20
  • the transistor characteristics of the first TFT 10 and / or the second TFT 20 may be further adjusted by forming the oxide semiconductor layer 4B from a different material (including the case where the components are the same and the composition ratio, crystal structure, and the like are different).
  • the oxide semiconductor layer 4A of the first TFT 10 may be formed of a material having a higher mobility than the material of the oxide semiconductor layer 4B of the second TFT 20.
  • the TFT for the DMX circuit may have a depletion characteristic and preferably has a large on-current, and therefore, it is preferable to use a high mobility material.
  • the driving circuit TFT since it is not preferable that the driving circuit TFT has a depletion characteristic, it is preferable to use a semiconductor material in which the threshold voltage is stable and positive even though the mobility is standard.
  • the channel length L of the DMX circuit TFT (first TFT 10) is preferably shorter than the channel length L of the drive circuit TFT (second TFT 20).
  • the channel length L of the TFT for DMX circuit is 2 ⁇ m or more and 5 ⁇ m or less, and the channel length L of the TFT for drive circuit is 4 ⁇ m or more and 10 ⁇ m or less.
  • the oxide semiconductor included in the oxide semiconductor layers 4A and 4B may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layers 4A and 4B may have a stacked structure of two or more layers.
  • the oxide semiconductor layers 4A and 4B may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the oxide semiconductor layer 4B of the second TFT 20 preferably has a stacked structure.
  • the channel region 4Bc of the oxide semiconductor layer 4B is slightly etched during the dry etching for forming the source electrode 5B and the drain electrode 6B and the etching for the gate insulating film 3A, and the trap level due to etching damage is reduced. Arise. This trap level causes variations in transistor characteristics and deterioration of reliability. Therefore, the oxide semiconductor layer is preferably a stacked structure.
  • a layer having a relatively high carrier density is disposed on the gate insulating layer 3B side, and a layer having a relatively low carrier density is disposed on the inorganic insulating layer 7 side. By doing so, trap levels are generated in a layer having a low carrier density, and this layer serves as a barrier, so that deterioration of transistor characteristics and reliability can be suppressed.
  • the oxide semiconductor layers 4A and 4B may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layers 4A and 4B include, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such an oxide semiconductor layer can be formed using an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layers 4A and 4B may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layers 4A and 4B include an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, and a Zn—Ti -O-based semiconductor, Cd-Ge-O-based semiconductor, Cd-Pb-O-based semiconductor, CdO (cadmium oxide), Mg-Zn-O-based semiconductor, In-Ga-Sn-O-based semiconductor, In-Ga-O
  • a semiconductor such as a Zr—In—Zn—O based semiconductor, a Hf—In—Zn—O based semiconductor, an Al—Ga—Zn—O based semiconductor, or a Ga—Zn—O based semiconductor may be included.
  • the embodiment of the present invention can be suitably applied to an active matrix substrate including an oxide semiconductor TFT.
  • active matrix substrates include liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers, and semiconductors. It is applied to various electronic devices such as a memory.

Abstract

本発明の実施形態によるアクティブマトリクス基板は、基板と、基板に支持され非表示領域に設けられた複数の第１ＴＦＴと、複数の第１ＴＦＴを含む周辺回路とを備える。各第１ＴＦＴは、基板上に設けられた第１ゲート電極と、第１ゲート電極を覆う第１ゲート絶縁層と、第１ゲート絶縁層を介して第１ゲート電極に対向する第１酸化物半導体層と、第１酸化物半導体層のソースコンタクト領域およびドレインコンタクト領域に接続された第１ソース電極および第１ドレイン電極とを有する。各第１ＴＦＴは、ボトムコンタクト構造を有する。第１ゲート絶縁層の、チャネル領域に重なる第１領域の厚さは、第１ゲート絶縁層の、ソースコンタクト領域およびドレインコンタクト領域に重なる第２領域の厚さよりも小さい。

Description

アクティブマトリクス基板およびその製造方法
　本発明は、アクティブマトリクス基板およびその製造方法に関し、特に、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板およびその製造方法に関する。
　液晶表示装置等に用いられるアクティブマトリクス基板は、複数の画素を有する表示領域と、表示領域以外の領域（非表示領域または額縁領域）とを有している。表示領域には、画素ごとに薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）が設けられている。ＴＦＴとしては、アモルファスシリコン膜を活性層とするＴＦＴ（以下、「アモルファスシリコンＴＦＴ」）や多結晶シリコン膜を活性層とするＴＦＴ（以下、「多結晶シリコンＴＦＴ」）が広く用いられている。
　最近では、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。そのため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。
　アクティブマトリクス基板の非表示領域に、駆動回路などの周辺回路がモノリシック（一体的）に形成される場合がある。駆動回路をモノリシックに形成することによって、非表示領域の狭小化（狭額縁化）や、実装工程の簡略化によるコストダウンが実現される。例えば、非表示領域において、ゲートドライバ回路がモノリシックに形成され、ソースドライバ回路がＣＯＧ（Chip on Glass）方式で実装される場合がある。
　スマートフォンなどの狭額縁化の要求の高いデバイスでは、ゲートドライバに加えて、ソース切替（Source Shared Driving：ＳＳＤ）回路などのデマルチプレクサ回路をモノリシックに形成することが提案されている（例えば特許文献１）。ＳＳＤ回路は、ソースドライバの各端子からのビデオ信号線１本から、複数本のソースバスラインへビデオデータを振り分ける（分配する）回路である。ＳＳＤ回路の搭載により、非表示領域における端子部および配線が配置される領域（端子部・配線形成領域）をさらに狭くできる。また、ソースドライバからの出力数が減り、回路規模を小さくできるので、ドライバＩＣのコストを低減できる。
　駆動回路やＳＳＤ回路などの周辺回路はＴＦＴを含んでいる。本明細書では、表示領域の各画素にスイッチング素子として配置されるＴＦＴを「画素ＴＦＴ」と呼び、周辺回路を構成するＴＦＴを「回路ＴＦＴ」と呼ぶ。また、回路ＴＦＴのうち駆動回路を構成するＴＦＴを「駆動回路用ＴＦＴ」、デマルチプレクサ回路（ＳＳＤ回路）においてスイッチング素子として用いられるＴＦＴを「ＤＭＸ回路用ＴＦＴ」と呼ぶ。
　既に説明したように、酸化物半導体の移動度は、アモルファスシリコンよりも高いものの、現状では多結晶シリコンよりも低い。例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系酸化物半導体（Ｉｎ：Ｇａ：Ｚｎ＝１：１：１）の移動度は、多結晶シリコンよりも約１桁小さい。従って、酸化物半導体ＴＦＴは、多結晶シリコンＴＦＴよりも駆動能力が低い（つまりオン電流が小さい）。そのため、酸化物半導体ＴＦＴをアクティブマトリクス基板に用いると、多結晶シリコンＴＦＴを用いる場合に比べ、駆動能力が不足することがある。例えば、ＤＭＸ回路用ＴＦＴには、高い駆動能力が要求される。デマルチプレクサ回路は、表示装置の駆動周波数に分配数を乗じた周波数で駆動される必要があり、ＤＭＸ回路用ＴＦＴは、短期間でソースバスラインを充電できる能力を求められるからである。
　駆動能力を向上させる（つまりオン電流を増大させる）ために、酸化物半導体ＴＦＴに「ダブルゲート構造」を採用することが考えられる。本明細書では、酸化物半導体層の基板側および基板と反対側にそれぞれゲート電極が配置された構造を「ダブルゲート構造」と呼ぶ。また、酸化物半導体層の基板側に配置されたゲート電極を「下部ゲート電極」、酸化物半導体層の上方に配置されたゲート電極を「上部ゲート電極」と呼ぶ。
　ダブルゲート構造を有する酸化物半導体ＴＦＴを備えたアクティブマトリクス基板は、例えば、特許文献２に開示されている。
国際公開第２０１１／１１８０７９号 国際公開第２０１６／０７６１６８号
　しかしながら、ダブルゲート構造の酸化物半導体ＴＦＴは、ＴＦＴ特性が向上（オン電流が増加）するものの、その構造上、寄生容量が大きくなる。寄生容量が大きくなるのは、下部ゲート電極とソース・ドレイン電極との間、および、上部ゲート電極とソース・ドレイン電極との間のそれぞれに寄生容量（静電容量）が形成されるからである。
　このように、ダブルゲート構造を採用すると、酸化物半導体層の上下両側にゲート電極が配置されることによってオン電流が増大するものの、充電すべき容量も増えてしまうので、回路全体として充分に充電能力を向上させることが難しい。
　本発明は、上記問題に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴの駆動能力を、寄生容量の増大を抑制しつつ向上させることにある。
　本発明の実施形態によるアクティブマトリクス基板は、複数の画素を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、基板と、前記基板に支持され、前記非表示領域に設けられた複数の第１ＴＦＴと、前記複数の第１ＴＦＴを含む周辺回路と、を備え、前記複数の第１ＴＦＴのそれぞれは、前記基板上に設けられた第１ゲート電極と、前記第１ゲート電極を覆う第１ゲート絶縁層と、前記第１ゲート絶縁層を介して前記第１ゲート電極に対向する第１酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第１酸化物半導体層と、前記第１酸化物半導体層の前記ソースコンタクト領域に接続された第１ソース電極と、前記第１酸化物半導体層の前記ドレインコンタクト領域に接続された第１ドレイン電極と、を有する、アクティブマトリクス基板であって、前記複数の第１ＴＦＴのそれぞれは、前記第１ソース電極および前記第１ドレイン電極が前記第１酸化物半導体層の下面に接するボトムコンタクト構造を有し、前記第１ゲート絶縁層の、前記チャネル領域に重なる第１領域の厚さは、前記第１ゲート絶縁層の、前記ソースコンタクト領域および前記ドレインコンタクト領域に重なる第２領域の厚さよりも小さい。
　ある実施形態において、前記周辺回路は、デマルチプレクサ回路である。
　ある実施形態において、前記アクティブマトリクス基板は、前記基板に支持され、前記表示領域および／または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、前記複数の第２ＴＦＴのそれぞれは、前記基板上に設けられた第２ゲート電極と、前記第２ゲート電極を覆う第２ゲート絶縁層と、前記第２ゲート絶縁層を介して前記第２ゲート電極に対向する第２酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第２酸化物半導体層と、前記第２酸化物半導体層の前記ソースコンタクト領域に接続された第２ソース電極と、前記第２酸化物半導体層の前記ドレインコンタクト領域に接続された第２ドレイン電極と、を有し、前記複数の第２ＴＦＴのそれぞれは、前記第２ソース電極および前記第２ドレイン電極が前記第２酸化物半導体層の上面に接するトップコンタクト構造を有する。
　ある実施形態において、前記第１ゲート絶縁層の前記第１領域の厚さは、前記複数の第１ＴＦＴのそれぞれのゲート容量が、前記複数の第２ＴＦＴのそれぞれのゲート容量の２倍以上になるように設定されている。
　ある実施形態において、前記アクティブマトリクス基板は、前記第２酸化物半導体層の前記チャネル領域を覆う第３酸化物半導体層であって、前記第１酸化物半導体層と同じ酸化物半導体膜から形成された第３酸化物半導体層をさらに備える。
　ある実施形態において、前記複数の第２ＴＦＴは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む。
　ある実施形態において、前記アクティブマトリクス基板は、前記非表示領域に設けられた駆動回路をさらに備え、前記複数の第２ＴＦＴは、前記駆動回路を構成するＴＦＴを含む。
　ある実施形態において、前記第２酸化物半導体層は、積層構造を有する。
　ある実施形態において、前記第１酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　本発明の実施形態によるアクティブマトリクス基板の製造方法は、複数の画素を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、基板と、前記基板に支持され、前記非表示領域に設けられた複数の第１ＴＦＴと、前記複数の第１ＴＦＴを含む周辺回路と、を備え、前記複数の第１ＴＦＴのそれぞれは、前記基板上に設けられた第１ゲート電極と、前記第１ゲート電極を覆う第１ゲート絶縁層と、前記第１ゲート絶縁層を介して前記第１ゲート電極に対向する第１酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第１酸化物半導体層と、前記第１酸化物半導体層の前記ソースコンタクト領域に接続された第１ソース電極と、前記第１酸化物半導体層の前記ドレインコンタクト領域に接続された第１ドレイン電極と、を有する、アクティブマトリクス基板の製造方法であって、（Ａ）前記基板上に、前記第１ゲート電極を形成する工程と、（Ｂ）前記第１ゲート電極を覆う前記第１ゲート絶縁層を形成する工程と、（Ｃ）前記第１ゲート絶縁層上に、前記第１ソース電極および前記第１ドレイン電極を形成する工程と、（Ｄ）前記工程（Ｃ）の後に前記第１酸化物半導体層を形成する工程であって、前記第１ソース電極および前記第１ドレイン電極が前記第１酸化物半導体層の下面に接するように、前記第１酸化物半導体層を形成する工程と、（Ｅ）前記工程（Ｃ）と前記工程（Ｄ）との間に、前記第１ゲート絶縁層の、前記第１ソース電極と前記第１ドレイン電極との間に露出した第１領域を、前記第１ゲート絶縁層の、前記第１ソース電極および前記第１ドレイン電極に重なる第２領域よりも薄くする工程と、を包含する。
　ある実施形態において、前記周辺回路は、デマルチプレクサ回路である。
　ある実施形態では、前記工程（Ｅ）において、前記第１ゲート絶縁層の前記第１領域は、前記複数の第１ＴＦＴのそれぞれのゲート容量が、前記工程（Ｅ）を行わない場合と比べて２倍以上になるように薄くされる。
　ある実施形態において、前記工程（Ｂ）は、（Ｂ１）前記第１ゲート電極を覆う窒化シリコン層を形成する工程と、（Ｂ２）前記窒化シリコン層上に酸化シリコン層を形成する工程と、を含み、前記工程（Ｅ）において、少なくとも前記酸化シリコン層の前記第１領域に位置する部分が除去される。
　ある実施形態において、前記アクティブマトリクス基板の製造方法は、（Ｆ）前記工程（Ｅ）と前記工程（Ｄ）との間に、前記窒化シリコン層の前記第１領域に位置する部分の表面を酸化させる工程をさらに包含する。
　ある実施形態において、前記アクティブマトリクス基板は、前記基板に支持され、前記表示領域および／または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、前記複数の第２ＴＦＴのそれぞれは、前記基板上に設けられた第２ゲート電極と、前記第２ゲート電極を覆う第２ゲート絶縁層と、前記第２ゲート絶縁層を介して前記第２ゲート電極に対向する第２酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第２酸化物半導体層と、前記第２酸化物半導体層の前記ソースコンタクト領域に接続された第２ソース電極と、前記第２酸化物半導体層の前記ドレインコンタクト領域に接続された第２ドレイン電極と、を有し、前記アクティブマトリクス基板の製造方法は、（Ｇ）前記工程（Ｂ）と前記工程（Ｃ）との間に、前記第２ゲート絶縁層上に、前記第２酸化物半導体層を形成する工程をさらに包含し、前記工程（Ｃ）において、前記第１ソース電極および前記第１ドレイン電極が形成されるとともに、前記第２酸化物半導体層の上面に接するように前記第２ソース電極および前記第２ドレイン電極が形成される。
　ある実施形態では、前記工程（Ｄ）において、前記第１酸化物半導体層が形成されるとともに、前記第２酸化物半導体層の前記チャネル領域を覆う第３酸化物半導体層が形成される。
　ある実施形態において、記複数の第２ＴＦＴは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む。
　ある実施形態において、前記アクティブマトリクス基板は、前記非表示領域に設けられた駆動回路をさらに備え、前記複数の第２ＴＦＴは、前記駆動回路を構成するＴＦＴを含む。
　ある実施形態において、前記第２酸化物半導体層は、積層構造を有する。
　ある実施形態において、前記第１酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む。
　ある実施形態において、前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む。
　本発明の実施形態によると、酸化物半導体ＴＦＴの駆動能力を、寄生容量の増大を抑制しつつ向上させることができる。
本発明の実施形態によるアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。 アクティブマトリクス基板が備えるデマルチプレクサ回路ＤＭＸの構成および動作を説明するための図である。 アクティブマトリクス基板１０００が備える第１ＴＦＴ１０を模式的に示す断面図である。 アクティブマトリクス基板１０００が備える第２ＴＦＴ２０を第１ＴＦＴ１０とともに模式的に示す断面図である。 （ａ）、（ｂ）および（ｃ）は、アクティブマトリクス基板の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板の製造工程を示す工程断面図である。 （ａ）および（ｂ）は、アクティブマトリクス基板の製造工程を示す工程断面図である。
　以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
　本実施形態におけるアクティブマトリクス基板には、少なくとも１つの周辺回路がモノリシックに形成されている。周辺回路は、例えばＳＳＤ回路などのデマルチプレクサ回路であってもよい。以下では、ＳＳＤ回路およびゲートドライバがモノリシックに形成され、ソースドライバが実装されたアクティブマトリクス基板を例として説明を行う。
　［アクティブマトリクス基板の概略構成］
　図１は、本実施形態におけるアクティブマトリクス基板１０００の平面構造の一例を示す概略図である。
　アクティブマトリクス基板１０００は、表示領域ＤＲと、表示領域ＤＲ以外の領域（非表示領域）ＦＲとを有している。表示領域ＤＲは、マトリクス状に配列された複数の画素領域Ｐを含む。画素領域Ｐは、表示装置の画素に対応する領域である。以下では、画素領域Ｐを単に「画素」と呼ぶこともある。非表示領域（「額縁領域」と呼ばれることもある）ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。
　非表示領域ＦＲには、例えば、ゲートドライバＧＤや、ＳＳＤ回路として機能するデマルチプレクサ回路ＤＭＸなどが一体的（モノリシック）に設けられている。ソースドライバＳＤは、アクティブマトリクス基板１０００に実装されている。図示する例では、ゲートドライバＧＤは、表示領域ＤＲを挟んで両側に位置する領域ＦＲａに配置され、ソースドライバＳＤは、表示領域ＤＲの下側に位置する領域ＦＲｂに実装されている。デマルチプレクサ回路ＤＭＸは、領域ＦＲｂにおいて、表示領域ＤＲとソースドライバＳＤとの間に配置されている。デマルチプレクサ回路ＤＭＸとソースドライバＳＤとの間は、複数の端子部および配線が形成される端子部・配線形成領域ＬＲとなる。
　表示領域ＤＲには、行方向（ｘ方向）に延びる複数のゲートバスラインＧＬと、列方向（ｙ方向）に延びる複数のソースバスラインＳＬとが形成されている。各画素Ｐは、例えばゲートバスラインＧＬおよびソースバスラインＳＬで規定されている。ゲートバスラインＧＬは、それぞれ、ゲートドライバＧＤの各端子に接続されている。ソースバスラインＳＬは、それぞれ、ソースドライバＳＤの各端子に接続されている。
　各画素Ｐは、薄膜トランジスタＰｔと、画素電極ＰＥとを有している。薄膜トランジスタＰｔは、「画素ＴＦＴ」とも呼ばれる。薄膜トランジスタＰｔのゲート電極は、対応するゲートバスラインＧＬに電気的に接続され、ソース電極は、対応するソースバスラインＳＬに電気的に接続されている。また、薄膜トランジスタＰｔのドレイン電極は、画素電極ＰＥに電気的に接続されている。アクティブマトリクス基板１０００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に適用する場合には、図示しないが、アクティブマトリクス基板１０００に、複数の画素に対して共通の電極（共通電極）が設けられる。
　［デマルチプレクサ回路の構成］
　図２は、アクティブマトリクス基板１０００におけるデマルチプレクサ回路ＤＭＸの構成および動作を説明するための図である。
　デマルチプレクサ回路ＤＭＸは、ソースドライバＳＤと表示領域ＤＲとの間に配置されている。デマルチプレクサ回路ＤＭＸは、複数の単位回路１００（１）～１００（ｉ）（ｉは２以上の整数）（以下、「単位回路１００」と総称することがある）を含んでいる。デマルチプレクサ回路ＤＭＸおよびソースドライバＳＤは、非表示領域ＦＲに設けられた制御回路１５０によって制御される。
　ソースドライバＳＤの出力ピン（出力端子）ＰＩＮのそれぞれには、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）（「ビデオ信号線ＤＯ」と総称することがある）のいずれかが接続されている。１本のビデオ信号線ＤＯには、グループ化されたｎ本（ｎは２以上の整数、ここではｎ＝３）のソースバスラインＳＬが対応付けられている。ビデオ信号線ＤＯとグループ化されたソースバスラインＳＬとの間には、単位回路１００がビデオ信号線単位で設けられている。単位回路１００は、１つのビデオ信号線ＤＯから、ｎ本のソースバスラインＳＬへビデオデータを分配する。
　本明細書では、複数のビデオ信号線ＤＯ（１）～ＤＯ（ｉ）のうちＮ番目のビデオ信号線をＤＯ（Ｎ）（Ｎは１からｉまでの整数）、ビデオ信号線ＤＯ（Ｎ）に対応付けられた単位回路１００およびソースバスラインＳＬを、それぞれ、１００（Ｎ）、ＳＬ（Ｎ－１）～ＳＬ（Ｍ－ｎ）とする。ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－ｎ）は、例えば、Ｒ、Ｇ、Ｂ画素に対応付けられていてもよい（すなわちｎ＝３）。
　それぞれの単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）に接続されたｎ本の分岐配線Ｂ１～Ｂｎ（以下、「分岐配線Ｂ」と総称することがある）と、ｎ本の制御信号線ＳＷ１～ＳＷｎ（以下、「制御信号線ＳＷ」と総称することがある）と、ｎ個のＤＭＸ回路用ＴＦＴＤｔ（１）～Ｄｔ（ｎ）（以下、「ＤＭＸ回路用ＴＦＴＤｔ」と総称することがある）とを備える。制御信号線ＳＷ１～ＳＷｎは制御回路１５０に接続されている。
　ＤＭＸ回路用ＴＦＴＤｔは選択スイッチとして機能する。ＤＭＸ回路用ＴＦＴＤｔのゲート電極は、制御信号線ＳＷ１～ＳＷｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴＤｔのソース電極は、分岐配線Ｂ１～Ｂｎのうちの対応する１つに電気的に接続されている。ＤＭＸ回路用ＴＦＴＤｔのドレイン電極は、ソースバスラインＳＬ（Ｎ－１）～ＳＬ（Ｎ－３）のうちの対応する１つに接続されている。
　ＤＭＸ回路用ＴＦＴＤｔのゲート電極には、制御信号線ＳＷ１～ＳＷ３から選択信号が供給される。選択信号は、同一のグループ内における選択スイッチのオン期間を規定しており、ソースドライバＳＤからの時系列的な信号出力と同期している。単位回路１００（Ｎ）は、ビデオ信号線ＤＯ（Ｎ）の出力を時分割することで得られるデータ電位を複数のソースバスラインＳＬ（Ｎ－１）～ソースバスラインＳＬ（Ｎ－ｎ）に時系列的に書き込む（時分割駆動）。これにより、ソースドライバＳＤの出力ピンＰＩＮの数を削減できることができるので、非表示領域ＦＲの面積をさらに低減できる（狭額縁化）。
　なお、デマルチプレクサ回路ＤＭＸを用いた表示装置の動作、時分割駆動のタイミングチャートなどは、例えば特開２００８－２２５０３６号公報、特開２００６－１１９４０４号公報、国際公開２０１１／１１８０７９号（特許文献１）などに開示されている。本明細書では、参考のため、特開２００８－２２５０３６号公報、特開２００６－１１９４０４号および国際公開２０１１／１１８０７９号の開示内容の全てを援用する。
　［周辺回路に含まれる第１ＴＦＴの構成］
　アクティブマトリクス基板１０００は、周辺回路に含まれる（つまり非表示領域ＦＲに設けられた）複数の第１ＴＦＴを有する。以下、図３を参照しながら、第１ＴＦＴの構造を説明する。図３は、アクティブマトリクス基板１０００が備える第１ＴＦＴ１０を模式的に示す断面図である。
　図３に示すように、第１ＴＦＴ１０は、基板１に支持されている。第１ＴＦＴ１０は、ゲート電極２Ａ、ゲート絶縁層３Ａ、酸化物半導体層４Ａ、ソース電極５Ａおよびドレイン電極６Ａを有する。
　ゲート電極２Ａは、基板１上に設けられている。ゲート絶縁層３Ａは、ゲート電極２Ａを覆っている。
　酸化物半導体層４Ａは、ゲート絶縁層３Ａを介してゲート電極２Ａに対向する。酸化物半導体層４Ａは、チャネル領域４Ａｃと、チャネル領域４Ａｃの両側に位置するソースコンタクト領域４Ａｓおよびドレインコンタクト領域４Ａｄとを含む。
　ソース電極５Ａは、酸化物半導体層４Ａのソースコンタクト領域４Ａｓに接続されている。ドレイン電極６Ａは、酸化物半導体層４Ａのドレインコンタクト領域４Ａｄに接続されている。
　第１ＴＦＴ１０のソース電極５Ａおよびドレイン電極６Ａは、酸化物半導体層４Ａの下面に接している。つまり、第１ＴＦＴ１０は、ボトムコンタクト構造を有する。
　第１ＴＦＴ１０は、無機絶縁層（パッシベーション層）７によって覆われている。
　本実施形態のアクティブマトリクス基板１０００では、第１ＴＦＴ１０のゲート絶縁層３Ａの、チャネル領域４Ａｃに重なる領域（以下では「第１領域」と呼ぶこともある）の厚さｄ１は、ゲート絶縁層３Ａの、ソースコンタクト領域４Ａｓおよびドレインコンタクト領域４Ａｄに重なる領域（以下では「第２領域」と呼ぶこともある）の厚さｄ２よりも小さい。つまり、ゲート絶縁層３Ａの第１領域（チャネル領域４Ａｃに対応する領域）が選択的に薄膜化されている。そのため、ゲート電極２Ａとソース電極５Ａおよびドレイン電極６Ａとの間の寄生容量の増加を招くことなく、第１ＴＦＴ１０の駆動能力を向上させることができる。また、第１ＴＦＴ１０は、ダブルゲート構造を有していない（酸化物半導体層４Ａの上方に位置するさらなるゲート電極を有していない）ので、ダブルゲート構造に起因する寄生容量の増加（さらなるゲート電極と、ソース電極およびドレイン電極との間に寄生容量が形成されることに起因）も発生しない。
　駆動能力の向上の観点からは、ゲート絶縁層３Ａの第１領域の厚さｄ１と第２領域の厚さｄ２との差がなるべく大きいことが好ましいと言える。具体的には、ゲート絶縁層３Ａの第１領域の厚さｄ１は、ゲート絶縁層３Ａの第１領域が薄膜化されていない場合（つまり第１領域の厚さｄ１が第２領域の厚さｄ２と同じであると仮定した場合）に比べ、第１ＴＦＴ１０のゲート容量が２倍以上となるように設定されていることが好ましい。
　上述した構成を有する第１ＴＦＴ１０は、高い駆動能力を有し得るので、例えばＤＭＸ回路用ＴＦＴＤｔとして好適に用いられる。第１ＴＦＴ１０は、デマルチプレクサ回路以外の周辺回路に用いられてもよい。
　［第２ＴＦＴの構成］
　アクティブマトリクス基板１０００は、表示領域ＤＲおよび／または非表示領域ＦＲに設けられ、それぞれが第１ＴＦＴ１０と異なる構造を有する複数の第２ＴＦＴを備えてもよい。複数の第２ＴＦＴは、複数の画素Ｐのそれぞれに配置された画素ＴＦＴを含んでもよい。また、複数の第２ＴＦＴは、駆動回路（例えばゲートドライバＧＤ）を構成するＴＦＴを含んでもよい。
　以下、図４を参照しながら、第２ＴＦＴの構成を説明する。図４は、アクティブマトリクス基板１０００が備える第２ＴＦＴ２０を第１ＴＦＴ１０とともに示す断面図である。ここでは、第１ＴＦＴ１０がＤＭＸ回路用ＴＦＴＤｔであり、第２ＴＦＴ２０が画素ＴＦＴＰｔである場合を例として説明を行う。また、図４に例示する構成は、ＦＦＳモードの液晶表示装置用の構成である。
　図４に示す第１ＴＦＴ１０（ＤＭＸ回路用ＴＦＴＤｔ）は、図３に示した第１ＴＦＴ１０とほぼ同じ構造を有する。ただし、図４に示す例では、ゲート絶縁層３Ａは、窒化シリコン層３ａと、窒化シリコン層３ａ上に設けられた酸化シリコン層３ｂとを含む積層構造を有する。
　第２ＴＦＴ２０（画素ＴＦＴＰｔ）は、図４に示すように、基板１に支持されている。第２ＴＦＴ２０は、ゲート電極２Ｂ、ゲート絶縁層３Ｂ、酸化物半導体層４Ｂ、ソース電極５Ｂおよびドレイン電極６Ｂを有する。
　ゲート電極２Ｂは、基板１上に設けられている。ゲート絶縁層３Ｂは、ゲート電極２Ｂを覆っている。
　酸化物半導体層４Ｂは、ゲート絶縁層３Ｂを介してゲート電極２Ｂに対向する。酸化物半導体層４Ｂは、チャネル領域４Ｂｃと、チャネル領域４Ｂｃの両側に位置するソースコンタクト領域４Ｂｓおよびドレインコンタクト領域４Ｂｄとを含む。
　ソース電極５Ｂは、酸化物半導体層４Ｂのソースコンタクト領域４Ｂｓに接続されている。ドレイン電極６Ｂは、酸化物半導体層４Ｂのドレインコンタクト領域４Ｂｄに接続されている。
　第２ＴＦＴ２０のソース電極５Ｂおよびドレイン電極６Ｂは、酸化物半導体層４Ｂの上面に接している。つまり、第２ＴＦＴ２０は、トップコンタクト構造を有する。
　第２ＴＦＴ２０は、第１ＴＦＴ１０と同様、無機絶縁層（パッシベーション層）７によって覆われている。無機絶縁層７上には、有機絶縁層（平坦化層）８が設けられている。
　有機絶縁層８上に、共通電極３１が設けられている。共通電極３１を覆うように、誘電体層９が設けられている。誘電体層９上に、画素電極ＰＥが設けられている。
　第２ＴＦＴ２０のゲート絶縁層３Ｂの、チャネル領域４Ｂｃに重なる領域の厚さｄ３は、ゲート絶縁層３Ｂの、ソースコンタクト領域４Ｂｓおよびドレインコンタクト領域４Ｂｄに重なる領域の厚さｄ４と同じである。つまり、ゲート絶縁層３Ｂの、チャネル領域４Ｂｃに対応する領域は、薄膜化されていない。
　アクティブマトリクス基板１０００は、第２ＴＦＴ２０の酸化物半導体層４Ｂのチャネル領域４Ｂｃを覆う酸化物半導体層４Ｃをさらに備える。酸化物半導体層４Ｃは、第１ＴＦＴ１０の酸化物半導体層４Ａと同じ酸化物半導体膜から（つまり同じ工程で）形成されている。
　ここで、図５から図１０を参照しながら、第１ＴＦＴ１０および第２ＴＦＴ２０を備えたアクティブマトリクス基板１０００の製造方法を説明する。図５（ａ）～（ｃ）、図６（ａ）、（ｂ）、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）および図１０（ａ）、（ｂ）は、アクティブマトリクス基板１０００の製造工程を示す工程断面図である。
　まず、図５（ａ）に示すように、基板１上に、ゲート電極２Ａおよび２Ｂを形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、ゲート電極２Ａおよび２Ｂを形成することができる。
　基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。ゲート電極２Ａおよび２Ｂを形成するための導電膜（ゲートメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）、金（Ａｕ）等の金属又はその合金、若しくはその窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ゲートメタル膜として、Ｔｉ膜およびＣｕ膜をこの順で積層した膜を用いる。ゲート電極２Ａおよび２Ｂの厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　次に、図５（ｂ）に示すように、ゲート電極２Ａおよび２Ｂを覆うゲート絶縁層３Ａおよび３Ｂ（以下では「ゲート絶縁層３」と総称することもある）を形成する。例えばＣＶＤ法により、ゲート絶縁層３を形成することができる。ゲート絶縁層３としては、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。ゲート絶縁層３は、積層構造を有していてもよい。ここでは、下層として窒化シリコン層３ａを形成し、上層として酸化シリコン層３ｂを形成する。つまり、ゲート絶縁層３を形成する工程は、ゲート電極２Ａおよび２Ｂを覆う窒化シリコン層３ａを形成する工程と、窒化シリコン層３ａ上に酸化シリコン層３ｂを形成する工程とを含んでいる。窒化シリコン層３ａの厚さは、例えば３２５ｎｍであり、酸化シリコン層３ｂの厚さは、例えば５０ｎｍである。
　続いて、図５（ｃ）に示すように、ゲート絶縁層３（３Ｂ）上に、酸化物半導体層４Ｂを形成する。例えば、スパッタ法により酸化物半導体膜を堆積した後、フォトリソグラフィプロセスにより酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層４Ｂを形成することができる。酸化物半導体層４Ｂは、ゲート絶縁層３Ｂを介してゲート電極２Ｂに重なるように形成される。酸化物半導体層４Ｂの厚さは、例えば１０ｎｍ以上１２０ｎｍ以下である。なお、後述するように、酸化物半導体層４Ｂは積層構造を有してもよい。
　次に、図６（ａ）に示すように、ゲート絶縁層３および酸化物半導体層４上に、ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂを形成する。ソース電極５Ｂおよびドレイン電極６Ｂは、酸化物半導体層４Ｂの上面に接するように形成される。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂを形成することができる。ソース電極５およびドレイン電極６を形成するための導電膜（ソースメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、金（Ａｕ）等の金属又はその合金、若しくはその窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ソースメタル膜として、Ｔｉ膜およびＣｕ膜をこの順で積層した膜を用い、上層のＣｕ膜をウェットエッチングによりパターニングし、その後、下層のＴｉ膜をドライエッチングによりパターニングする。ソース電極５Ａ、５Ｂおよびドレイン電極６Ａ、６Ｂの厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。
　続いて、図６（ｂ）に示すように、ゲート絶縁層３Ａの、ソース電極５Ａとドレイン電極６Ａとの間に露出した領域（第１領域）を、ゲート絶縁層３Ａの、ソース電極５Ａおよびドレイン電極６Ａに重なる領域（第２領域）よりも薄くする。ここでは、チタン膜（ソースメタル膜の下層）をパターニングする際のドライエッチングの時間を長くすることによって、ゲート絶縁層３Ａの一部を除去し、第１領域を薄膜化する。また、ここでは、ゲート絶縁層３の薄膜化工程において、酸化シリコン層３ｂの第１領域に位置する部分が除去されるとともに、窒化シリコン層３ａの第１領域に位置する部分が厚さ方向における途中まで除去される。
　次に、図７（ａ）に示すように、窒化シリコン層３ａの第１領域に位置する部分（つまり酸化シリコン層３ｂが除去されることによって露出した部分）の表面を酸化させる。この酸化工程は、例えば、酸素プラズマ処理により行うことができる。ソースメタル膜のエッチング、ゲート絶縁層３Ａのエッチングおよび酸素プラズマ処理は、同じ真空装置内で行うことができる。酸化工程により、窒化シリコン層３ａの表面近傍の部分３ａ’は、酸化窒化シリコン層または窒化酸化シリコン層となる。
　続いて、図７（ｂ）に示すように、酸化物半導体層４Ａを形成する。例えば、スパッタ法により酸化物半導体膜を堆積した後、フォトリソグラフィプロセスにより酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層４Ａを形成することができる。酸化物半導体層４Ａは、ソース電極５Ａおよびドレイン電極５Ｂが酸化物半導体層４Ａの下面に接するように形成される。酸化物半導体層４Ａは、酸化物半導体層４Ｂと同じ材料から形成されてもよいし、異なる材料から形成されてもよい。また、この工程において、酸化物半導体層４Ａが形成されるとともに、酸化物半導体層４Ｂのチャネル領域４Ｂｃを覆う酸化物半導体層４Ｃが形成される。こうすることにより、酸化物半導体層４Ａを形成するための酸化物半導体膜をパターニングする際に、酸化物半導体層４Ｂが除去されてしまうことを防止できる。
　次に、図８（ａ）に示すように、ソース電極５Ａ、５Ｂ、ドレイン電極６Ａ、６Ｂおよび酸化物半導体層４Ａ、４Ｃを覆う無機絶縁層（パッシベーション層）７を形成する。例えばＣＶＤ法により、無機絶縁層７を形成することができる。無機絶縁層７としては、酸化シリコン（ＳｉＯ2）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。無機絶縁層７は、積層構造を有していてもよい。例えば、基板１側に下層としてＳｉＯ2層、その上に上層としてＳｉＮｘ層を形成してもよい。酸化物半導体層４Ａと接する下層に、酸素を含む層（例えばＳｉＯ2などの酸化物層）を用いると、外部からの水分や不純物の侵入などによって酸化物半導体層４Ａに過度に酸素欠損が生じた場合にも、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。無機絶縁層７の厚さは、例えば２００ｎｍ以上７００ｎｍ以下である。
　続いて、図８（ｂ）に示すように、ドレイン電極６Ｂの一部を露出させるような開口部７ａを、無機絶縁層７に形成する。例えばフォトリソグラフィプロセスにより、開口部７ａを形成することができる。
　次に、図９（ａ）に示すように、無機絶縁層７上に、有機絶縁層（平坦化層）８を形成する。有機絶縁層８は、例えば、感光性を有するアクリル樹脂材料を用いて形成することができる。有機絶縁層８の、無機絶縁層７の開口部７ａに重なる領域には、開口部８ａが設けられる。無機絶縁層７の開口部７ａと、有機絶縁層８の開口部８ａとが、コンタクトホールＣＨを構成する。有機絶縁層８の厚さは、例えば、１．５μｍ以上３．０μｍ以下である。なお、有機絶縁層８をマスクとして無機絶縁層７のエッチングを行って開口部７ａを形成してもよい。その場合、開口部７ａを形成する際のフォトレジスト層の形成工程、剥離工程を省略することができるので、生産性を向上させることができる。
　続いて、図９（ｂ）に示すように、有機絶縁層８上に、共通電極３１を形成する。例えば、有機絶縁層８上に透明導電膜を堆積した後、透明導電膜をパターニングすることによって、共通電極３１を形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。共通電極３１の厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。
　次に、図１０（ａ）に示すように、共通電極３１を覆うように誘電体層９を形成する。誘電体層９は、例えば窒化シリコン（ＳｉＮｘ）層である。誘電体層９の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。
　その後、図１０（ｂ）に示すように、誘電体層９上に、画素電極ＰＥを形成する。例えば、誘電体層９上に透明導電膜を堆積した後、透明導電膜をパターニングすることによって、画素電極ＰＥを形成することができる。透明導電膜の材料としては、例えばＩＴＯを用いることができる。画素電極ＰＥの厚さは、例えば４０ｎｍ以上１５０ｎｍ以下である。このようにして、アクティブマトリクス基板１０００を得ることができる。
　ゲート絶縁層３Ａを薄膜化する工程において、ゲート絶縁層３Ａの第１領域は、第１ＴＦＴ１０のゲート容量が、この工程を行わない場合と比べて２倍以上になるように薄くされることが好ましい。また、ゲート絶縁層３Ａの第１領域の厚さは、第１ＴＦＴ１０のゲート容量が、第２ＴＦＴ２０のゲート容量の２倍以上になるように設定されていてもよい。
　第１ＴＦＴ１０の酸化物半導体層４Ａと、第２ＴＦＴ２０の酸化物半導体層４Ｂとは、同じ材料から形成されてもよいし、異なる材料から形成されてもよい。本実施形態では、第１ＴＦＴ１０のゲート絶縁層３Ａの第１領域が選択的に薄膜化されることによって、第１ＴＦＴ１０の駆動能力が向上するが、第１ＴＦＴ１０の酸化物半導体層４Ａと、第２ＴＦＴ２０の酸化物半導体層４Ｂとを異なる（成分が同じで組成比や結晶構造等が異なる場合も含む）材料から形成することによって、第１ＴＦＴ１０および／または第２ＴＦＴ２０のトランジスタ特性をさらに調整してもよい。
　例えば、第１ＴＦＴ１０の酸化物半導体層４Ａを、第２ＴＦＴ２０の酸化物半導体層４Ｂの材料よりも高移動度の材料から形成してもよい。一般に、高移動度の半導体材料を用いると、しきい値電圧が低くなり、デプレッション特性になりやすい。しかしながら、ＤＭＸ回路用ＴＦＴは、デプレッション特性であってもよいし、オン電流が大きいことが好ましいので、高移動度材料を用いることが好適である。これに対し、駆動回路用ＴＦＴは、デプレッション特性であることは好ましくないので、移動度は標準的でもしきい値電圧が安定して正となる半導体材料を用いることが好適である。
　なお、一般に、ＴＦＴは、チャネル長Ｌ（ソース－ドレイン間の距離）が短くなるほど、しきい値電圧が低くなる傾向がある。そのため、ＤＭＸ回路用ＴＦＴ（第１ＴＦＴ１０）のチャネル長Ｌは、駆動回路用ＴＦＴ（第２ＴＦＴ２０）のチャネル長Ｌよりも短いことが好ましい。例えば、ＤＭＸ回路用ＴＦＴのチャネル長Ｌは２μｍ以上５μｍ以下、駆動回路用ＴＦＴのチャネル長Ｌは４μｍ以上１０μｍ以下である。
　＜酸化物半導体＞
　酸化物半導体層４Ａ、４Ｂに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　酸化物半導体層４Ａ、４Ｂは、２層以上の積層構造を有していてもよい。酸化物半導体層４Ａ、４Ｂが積層構造を有する場合には、酸化物半導体層４Ａ、４Ｂは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。
　図４に例示した構成では、第２ＴＦＴ２０の酸化物半導体層４Ｂは、積層構造を有することが好ましい。酸化物半導体層４Ｂのチャネル領域４Ｂｃは、ソース電極５Ｂおよびドレイン電極６Ｂを形成する際のドライエッチング、および、ゲート絶縁膜３Ａのエッチングの際に、わずかにエッチングされ、エッチングダメージによるトラップ準位が生じる。このトラップ準位は、トランジスタ特性のばらつきや信頼性の悪化の原因となる。そのため、酸化物半導体層を積層構造とすることが好ましい。相対的にキャリア密度の高い層をゲート絶縁層３Ｂ側に配置するとともに、相対的にキャリア密度の低い層を無機絶縁層７側に配置する。こうすることにより、トラップ準位は、キャリア密度の低い層に生じ、この層がバリアのような役割を果たすことになるので、トランジスタ特性および信頼性の悪化を抑制することができる。
　非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。
　酸化物半導体層４Ａ、４Ｂは、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。本実施形態では、酸化物半導体層４Ａ、４Ｂは、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。
　Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。
　酸化物半導体層４Ａ、４Ｂは、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ2Ｏ3－ＳｎＯ2－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層４Ａ、４Ｂは、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体などを含んでいてもよい。
　本発明の実施形態は、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板に好適に適用され得る。このようなアクティブマトリクス基板は、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置に適用される。
　１　　基板
　２Ａ、２Ｂ　　ゲート電極
　３、３Ａ、３Ｂ　　ゲート絶縁層
　３ａ　　窒化シリコン層
　３ｂ　　酸化シリコン層
　４Ａ、４Ｂ、４Ｃ　　酸化物半導体層
　４Ａｃ、４Ｂｃ　　チャネル領域
　４Ａｓ、４Ｂｓ　　ソースコンタクト領域
　４Ａｄ、４Ｂｄ　　ドレインコンタクト領域
　５Ａ、５Ｂ　　ソース電極
　６Ａ、６Ｂ　　ドレイン電極
　７　　無機絶縁層（パッシベーション層）
　７ａ　　無機絶縁層の開口部
　８　　有機絶縁層（平坦化層）
　８ａ　　有機絶縁層の開口部
　９　　誘電体層
　１０　　第１ＴＦＴ
　２０　　第２ＴＦＴ
　３１　　共通電極
　１００　　単位回路
　１５０　　制御回路
　１０００　　アクティブマトリクス基板
　ＤＲ　　表示領域
　ＦＲ　　非表示領域（額縁領域）
　Ｐ　　画素領域（画素）
　ＧＤ　　ゲートドライバ
　ＳＤ　　ソースドライバ
　ＤＭＸ　　デマルチプレクサ回路
　ＧＬ　　ゲートバスライン
　ＳＬ　　ソースバスライン
　Ｐｔ　　画素ＴＦＴ
　ＰＥ　　画素電極
　ＤＯ　　ビデオ信号線
　Ｂ　　分岐配線
　ＳＷ　　制御信号線
　Ｄｔ　　ＤＭＸ回路用ＴＦＴ

Claims (22)

  1. 　複数の画素を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、
    　基板と、
    　前記基板に支持され、前記非表示領域に設けられた複数の第１ＴＦＴと、
    　前記複数の第１ＴＦＴを含む周辺回路と、
    を備え、
    　前記複数の第１ＴＦＴのそれぞれは、
    　前記基板上に設けられた第１ゲート電極と、
    　前記第１ゲート電極を覆う第１ゲート絶縁層と、
    　前記第１ゲート絶縁層を介して前記第１ゲート電極に対向する第１酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第１酸化物半導体層と、
    　前記第１酸化物半導体層の前記ソースコンタクト領域に接続された第１ソース電極と、
    　前記第１酸化物半導体層の前記ドレインコンタクト領域に接続された第１ドレイン電極と、
    を有する、アクティブマトリクス基板であって、
    　前記複数の第１ＴＦＴのそれぞれは、前記第１ソース電極および前記第１ドレイン電極が前記第１酸化物半導体層の下面に接するボトムコンタクト構造を有し、
    　前記第１ゲート絶縁層の、前記チャネル領域に重なる第１領域の厚さは、前記第１ゲート絶縁層の、前記ソースコンタクト領域および前記ドレインコンタクト領域に重なる第２領域の厚さよりも小さい、アクティブマトリクス基板。
  2. 　前記周辺回路は、デマルチプレクサ回路である、請求項１に記載のアクティブマトリクス基板。
  3. 　前記基板に支持され、前記表示領域および／または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、
    　前記複数の第２ＴＦＴのそれぞれは、
    　前記基板上に設けられた第２ゲート電極と、
    　前記第２ゲート電極を覆う第２ゲート絶縁層と、
    　前記第２ゲート絶縁層を介して前記第２ゲート電極に対向する第２酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第２酸化物半導体層と、
    　前記第２酸化物半導体層の前記ソースコンタクト領域に接続された第２ソース電極と、
    　前記第２酸化物半導体層の前記ドレインコンタクト領域に接続された第２ドレイン電極と、
    を有し、
    　前記複数の第２ＴＦＴのそれぞれは、前記第２ソース電極および前記第２ドレイン電極が前記第２酸化物半導体層の上面に接するトップコンタクト構造を有する、請求項１または２に記載のアクティブマトリクス基板。
  4. 　前記第１ゲート絶縁層の前記第１領域の厚さは、前記複数の第１ＴＦＴのそれぞれのゲート容量が、前記複数の第２ＴＦＴのそれぞれのゲート容量の２倍以上になるように設定されている、請求項３に記載のアクティブマトリクス基板。
  5. 　前記第２酸化物半導体層の前記チャネル領域を覆う第３酸化物半導体層であって、前記第１酸化物半導体層と同じ酸化物半導体膜から形成された第３酸化物半導体層をさらに備える、請求項３または４に記載のアクティブマトリクス基板。
  6. 　前記複数の第２ＴＦＴは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む、請求項３から５のいずれかに記載のアクティブマトリクス基板。
  7. 　前記非表示領域に設けられた駆動回路をさらに備え、
    　前記複数の第２ＴＦＴは、前記駆動回路を構成するＴＦＴを含む、請求項３から６のいずれかに記載のアクティブマトリクス基板。
  8. 　前記第２酸化物半導体層は、積層構造を有する、請求項３から７のいずれかに記載のアクティブマトリクス基板。
  9. 　前記第１酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１から８のいずれかに記載のアクティブマトリクス基板。
  10. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項９に記載のアクティブマトリクス基板。
  11. 　複数の画素を含む表示領域と、前記表示領域の周辺に位置する非表示領域とを有し、
    　基板と、
    　前記基板に支持され、前記非表示領域に設けられた複数の第１ＴＦＴと、
    　前記複数の第１ＴＦＴを含む周辺回路と、
    を備え、
    　前記複数の第１ＴＦＴのそれぞれは、
    　前記基板上に設けられた第１ゲート電極と、
    　前記第１ゲート電極を覆う第１ゲート絶縁層と、
    　前記第１ゲート絶縁層を介して前記第１ゲート電極に対向する第１酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第１酸化物半導体層と、
    　前記第１酸化物半導体層の前記ソースコンタクト領域に接続された第１ソース電極と、
    　前記第１酸化物半導体層の前記ドレインコンタクト領域に接続された第１ドレイン電極と、
    を有する、アクティブマトリクス基板の製造方法であって、
    　（Ａ）前記基板上に、前記第１ゲート電極を形成する工程と、
    　（Ｂ）前記第１ゲート電極を覆う前記第１ゲート絶縁層を形成する工程と、
    　（Ｃ）前記第１ゲート絶縁層上に、前記第１ソース電極および前記第１ドレイン電極を形成する工程と、
    　（Ｄ）前記工程（Ｃ）の後に前記第１酸化物半導体層を形成する工程であって、前記第１ソース電極および前記第１ドレイン電極が前記第１酸化物半導体層の下面に接するように、前記第１酸化物半導体層を形成する工程と、
    　（Ｅ）前記工程（Ｃ）と前記工程（Ｄ）との間に、前記第１ゲート絶縁層の、前記第１ソース電極と前記第１ドレイン電極との間に露出した第１領域を、前記第１ゲート絶縁層の、前記第１ソース電極および前記第１ドレイン電極に重なる第２領域よりも薄くする工程と、
    を包含する、アクティブマトリクス基板の製造方法。
  12. 　前記周辺回路は、デマルチプレクサ回路である、請求項１１に記載のアクティブマトリクス基板の製造方法。
  13. 　前記工程（Ｅ）において、前記第１ゲート絶縁層の前記第１領域は、前記複数の第１ＴＦＴのそれぞれのゲート容量が、前記工程（Ｅ）を行わない場合と比べて２倍以上になるように薄くされる、請求項１１または１２に記載のアクティブマトリクス基板の製造方法。
  14. 　前記工程（Ｂ）は、
    　（Ｂ１）前記第１ゲート電極を覆う窒化シリコン層を形成する工程と、
    　（Ｂ２）前記窒化シリコン層上に酸化シリコン層を形成する工程と、
    を含み、
    　前記工程（Ｅ）において、少なくとも前記酸化シリコン層の前記第１領域に位置する部分が除去される、請求項１１から１３のいずれかに記載のアクティブマトリクス基板の製造方法。
  15. 　（Ｆ）前記工程（Ｅ）と前記工程（Ｄ）との間に、前記窒化シリコン層の前記第１領域に位置する部分の表面を酸化させる工程をさらに包含する、請求項１４に記載のアクティブマトリクス基板の製造方法。
  16. 　前記アクティブマトリクス基板は、前記基板に支持され、前記表示領域および／または前記非表示領域に設けられた複数の第２ＴＦＴをさらに備え、
    　前記複数の第２ＴＦＴのそれぞれは、
    　前記基板上に設けられた第２ゲート電極と、
    　前記第２ゲート電極を覆う第２ゲート絶縁層と、
    　前記第２ゲート絶縁層を介して前記第２ゲート電極に対向する第２酸化物半導体層であって、チャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む第２酸化物半導体層と、
    　前記第２酸化物半導体層の前記ソースコンタクト領域に接続された第２ソース電極と、
    　前記第２酸化物半導体層の前記ドレインコンタクト領域に接続された第２ドレイン電極と、
    を有し、
    　（Ｇ）前記工程（Ｂ）と前記工程（Ｃ）との間に、前記第２ゲート絶縁層上に、前記第２酸化物半導体層を形成する工程をさらに包含し、
    　前記工程（Ｃ）において、前記第１ソース電極および前記第１ドレイン電極が形成されるとともに、前記第２酸化物半導体層の上面に接するように前記第２ソース電極および前記第２ドレイン電極が形成される、請求項１１から１５のいずれかに記載のアクティブマトリクス基板の製造方法。
  17. 　前記工程（Ｄ）において、前記第１酸化物半導体層が形成されるとともに、前記第２酸化物半導体層の前記チャネル領域を覆う第３酸化物半導体層が形成される、請求項１６に記載のアクティブマトリクス基板。
  18. 　前記複数の第２ＴＦＴは、前記複数の画素のそれぞれに配置された画素ＴＦＴを含む、請求項１６または１７に記載のアクティブマトリクス基板の製造方法。
  19. 　前記アクティブマトリクス基板は、前記非表示領域に設けられた駆動回路をさらに備え、
    　前記複数の第２ＴＦＴは、前記駆動回路を構成するＴＦＴを含む、請求項１６から１８のいずれかに記載のアクティブマトリクス基板の製造方法。
  20. 　前記第２酸化物半導体層は、積層構造を有する、請求項１６から１９のいずれかに記載のアクティブマトリクス基板の製造方法。
  21. 　前記第１酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む、請求項１１から２０のいずれかに記載のアクティブマトリクス基板の製造方法。
  22. 　前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、結晶質部分を含む、請求項２１に記載のアクティブマトリクス基板の製造方法。
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