WO2017094682A1 - 半導体装置およびその製造方法 - Google Patents

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徳生 吉田
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シャープ株式会社
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Definitions

  • the present invention relates to a semiconductor device formed using an oxide semiconductor and a manufacturing method thereof.
  • An active matrix substrate used for a liquid crystal display device or the like includes a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • a switching element such as a thin film transistor (hereinafter, “TFT”) for each pixel.
  • TFT thin film transistor
  • amorphous silicon TFT a TFT having an amorphous silicon film as an active layer
  • polycrystalline silicon TFT a TFT having a polycrystalline silicon film as an active layer
  • oxide semiconductor TFT in place of amorphous silicon or polycrystalline silicon as a material for the active layer of a TFT.
  • oxide semiconductor TFT Such a TFT is referred to as an “oxide semiconductor TFT”.
  • An oxide semiconductor has higher mobility than amorphous silicon. For this reason, the oxide semiconductor TFT can operate at a higher speed than the amorphous silicon TFT.
  • a technique is known in which drive circuits such as a gate driver and a source driver are provided monolithically (integrally) on a substrate. These drive circuits (monolithic drivers) are usually configured using TFTs. Recently, a technique for manufacturing a monolithic driver on a substrate using an oxide semiconductor TFT has been used, thereby realizing a reduction in cost by reducing the frame region and simplifying the mounting process.
  • circuit TFTs constituting a drive circuit
  • pixel TFTs arranged as switching elements for each pixel. Therefore, the circuit TFT and the pixel TFT are often formed using the same oxide semiconductor film, and often have the same or similar structure.
  • the required characteristics are different between the pixel TFT and the circuit TFT, and it is difficult to form an oxide semiconductor TFT having both characteristics.
  • FIG. 20 is a graph illustrating drain current (Id) -gate voltage (Vg) characteristics of an amorphous silicon TFT and an oxide semiconductor TFT. As can be seen from FIG. 20, in the oxide semiconductor TFT having high mobility, the rise of the Id-Vg characteristic becomes steep. That is, the off-leakage current becomes small.
  • the residual DC value may fluctuate and charge unevenness may occur.
  • the threshold voltage of the oxide semiconductor TFT may be lowered to increase the off-leakage current.
  • Patent Document 1 proposes that a back gate electrode is provided in an oxide semiconductor TFT, and a threshold voltage is changed by a potential applied to the back gate electrode.
  • a “back gate electrode” refers to an additional gate electrode that is disposed to face the gate electrode with a semiconductor layer interposed therebetween.
  • a TFT having a back gate electrode may be referred to as a “back gate structure TFT”.
  • Embodiments of the present invention have been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device that includes a circuit having an oxide semiconductor TFT with reduced off-leakage current and that can be miniaturized. is there.
  • a semiconductor device is a semiconductor device having a display region including a plurality of pixels, and includes a substrate and a plurality of TFTs including a first TFT and a second TFT formed on the substrate.
  • An oxide semiconductor TFT wherein the second TFT is disposed in each of the plurality of pixels, at least one circuit including the first TFT, and the first TFT
  • An inorganic insulating layer covering the TFT and the second TFT; a lower transparent electrode provided above the inorganic insulating layer in the display region; and a dielectric layer disposed on the lower transparent electrode An upper transparent electrode; and a shield layer that is formed of the same transparent conductive film as the lower transparent electrode or the upper transparent electrode and covers the at least one circuit.
  • the shield electrode is electrically connected to the pixel electrode, and the shield layer is electrically connected to the common electrode.
  • the shield layer is the first TFT.
  • a second gate electrode disposed so as to overlap at least a part of a channel region of the oxide semiconductor layer, and (a) the second gate electrode is formed on the inorganic insulating layer and on an upper surface of the inorganic insulating layer.
  • the dielectric layer is in contact with the top surface of the inorganic insulating layer, and the second gate electrode is On the dielectric layer, it arrange
  • the second TFT is not provided in the second TFT.
  • the plurality of oxide semiconductor TFTs further include a third TFT, the at least one circuit includes the third TFT, and the third TFT includes the second gate electrode. Is not provided.
  • the semiconductor device further includes an organic insulating layer disposed between the inorganic insulating layer, the lower transparent electrode, and the shield layer, and the organic insulating layer is a part of the inorganic insulating layer.
  • the opening is disposed so as to overlap at least the channel region of the oxide semiconductor layer of the first TFT when viewed from the normal direction of the substrate.
  • the shield layer includes a shield portion located on the organic insulating layer, a connection portion located on a side wall of the opening, and the second gate electrode located on an exposed portion of the inorganic insulating layer in the opening. Including.
  • the shield layer has an opening between the shield part and the second gate electrode.
  • the plurality of oxide semiconductor TFTs further include a third TFT, the at least one circuit includes the third TFT, and the oxide semiconductor layer of the third TFT includes Covered with the organic insulating layer, the shield layer has an opening on the third TFT.
  • the organic insulating layer has a thickness of 1 ⁇ m or more and 3 ⁇ m or less.
  • the plurality of oxide semiconductor TFTs further includes a third TFT, and the at least one circuit includes the third TFT, and is provided between the inorganic insulating layer and the shield layer.
  • the organic insulating layer is not provided, and the shield layer has an opening on the third TFT.
  • the at least one circuit is provided in a non-display area provided around the display area.
  • the at least one circuit is provided in the display region, the first TFT is located in any of the plurality of pixels, and the shield layer and the common electrode are integrated. Is formed.
  • the inorganic insulating layer has a thickness of 100 nm to 500 nm.
  • the at least one circuit includes a gate driver.
  • the plurality of oxide semiconductor TFTs are etch stop TFTs.
  • the plurality of oxide semiconductor TFTs are channel etch TFTs.
  • the oxide semiconductor layer includes an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor includes a crystalline portion.
  • the oxide semiconductor layer has a stacked structure.
  • a manufacturing method of a semiconductor device which is a manufacturing method of a semiconductor device having a display region in which a plurality of pixels are arranged, wherein a first TFT and a second TFT are formed on a substrate.
  • Each of the plurality of oxide semiconductor TFTs includes a first gate electrode, a gate insulating layer covering the first gate electrode, and the first gate through the gate insulating layer.
  • An oxide semiconductor layer disposed to face the electrode; and a source electrode and a drain electrode connected to the oxide semiconductor layer, wherein one of the lower transparent electrode and the upper transparent electrode is a pixel electrode
  • the other is a common electrode
  • the shield layer is electrically connected to the common electrode, and when viewed from the normal direction of the substrate, the shield layer is A second gate electrode disposed so as to overlap at least part of a channel region of the oxide semiconductor layer of one TFT, and (a) the second gate electrode is formed on the inorganic insulating layer on the inorganic insulating layer.
  • the dielectric layer is in contact with the top surface of the inorganic insulating layer, and the second layer is disposed on the top surface of the inorganic insulating layer.
  • the gate electrode is disposed on the dielectric layer so as to be in contact with the upper surface of the dielectric layer.
  • an opening that forms an organic insulating layer on the inorganic insulating layer between the step (B) and the step (C) and exposes a part of the inorganic insulating layer to the organic insulating layer.
  • a step of forming a portion, and the opening is disposed so as to overlap at least the channel region of the oxide semiconductor layer of the first TFT when viewed from the normal direction of the substrate.
  • the shield layer includes a shield part located on the organic insulating layer, a connection part located on a sidewall of the opening, and the second gate located on an exposed part of the inorganic insulating layer in the opening. Electrodes.
  • a miniaturized semiconductor device including a circuit having an oxide semiconductor TFT with reduced off-leakage current is provided.
  • FIG. 1 is a schematic plan view for explaining a semiconductor device 1001 of a first embodiment.
  • FIGS. 7A and 7B are a cross-sectional view and a plan view illustrating an example of the first TFT 101 in the semiconductor device 1001, and FIG. It is a figure which illustrates back gate electric potential dependence of the Id-Vg characteristic of a back gate structure TFT.
  • (A) And (b) is a top view which shows the other example of 1st TFT101, respectively.
  • FIG. 10A is a plan view illustrating a pixel region in the semiconductor device 1002, and
  • FIG. 9B is a cross-sectional view illustrating an example of a second TFT 201.
  • FIG. 5 is a schematic cross-sectional view of a first TFT 101 and a second TFT 201 in another semiconductor device 1002 of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of a first TFT 101 and a second TFT 201 in still another semiconductor device 1003 of the first embodiment.
  • FIG. 10 is a schematic cross-sectional view of a first TFT 101 and a second TFT 201 in still another semiconductor device 1004 of the first embodiment.
  • FIG. 10 is a schematic cross-sectional view of a first TFT 101 and a third TFT 301 in still another semiconductor device 1005 of the first embodiment.
  • (A) And (b) is process sectional drawing for demonstrating the manufacturing method of the semiconductor device 1002.
  • FIG. 1 is a schematic cross-sectional view of a first TFT 101 and a second TFT 201 in another semiconductor device 1002 of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of a first TFT 101 and a second TFT
  • FIG. 6 is a cross-sectional view illustrating a first TFT 101, a second TFT 201, and a third TFT 301 in a semiconductor device 1006 of a second embodiment.
  • FIG. 6 is a schematic cross-sectional view of a first TFT 101, a second TFT 201, and a third TFT 301 in another semiconductor device 1007 of the second embodiment.
  • (A) And (b) is a typical top view for demonstrating the semiconductor device 1008 of 3rd Embodiment, respectively.
  • 3 is a diagram illustrating an example of an equivalent circuit of a gate driver 50 in a semiconductor device 1008.
  • FIG. (A) is a plan view illustrating a part of a pixel region of the semiconductor device 1008, and (b) is a transparent conductive layer 150 (a common electrode CE and a shield layer 30 provided in the pixel region shown in (a)). It is a top view which shows an example.
  • 10 is a plan view illustrating a third TFT 301.
  • FIG. (A) And (b) is the top view and sectional drawing of TFT2001 of the reference example 1 which respectively have the back gate contact part 210.
  • FIG. It is a top view for demonstrating the conventional shield layer.
  • 6 is a graph illustrating drain current (Id) -gate voltage (Vg) characteristics of an amorphous silicon TFT and an oxide semiconductor TFT.
  • a semiconductor device according to a first embodiment of the present invention will be described below with reference to the drawings.
  • the semiconductor device of this embodiment includes a wide range of active matrix substrates, various display devices, electronic devices, and the like.
  • an active matrix substrate will be described as an example.
  • FIG. 1 is a schematic plan view for explaining a semiconductor device (active matrix substrate) 1001 of this embodiment.
  • the semiconductor device 1001 includes a display area 800 including a plurality of pixel areas and an area (non-display area) 900 other than the display area 800.
  • the “pixel region” is a region corresponding to a pixel in the display device, and may be simply referred to as “pixel” in this specification.
  • a plurality of gate lines GL and a plurality of source lines SL are formed in the display area 800, and each area defined by these lines is a “pixel”.
  • the plurality of pixels are arranged in a matrix.
  • a TFT pixel TFT
  • an oxide semiconductor TFT having a bottom gate structure that does not have a back gate electrode is used as the pixel TFT.
  • a pixel electrode (not shown) is formed in each pixel. The drain electrode of each pixel TFT is electrically connected to the pixel electrode.
  • a common electrode (not shown) to which a common signal is applied is provided.
  • the common electrode is connected to a common wiring (not shown).
  • the pixel electrode and the common electrode are arranged so as to partially overlap with each other through the dielectric layer.
  • the pixel electrode may be disposed on the common electrode via a dielectric layer, or the common electrode may be disposed on the pixel electrode via a dielectric layer.
  • the electrode located on the substrate side of the pixel electrode and the common electrode may be referred to as a “lower transparent electrode”, and the other electrode may be referred to as an “upper transparent electrode”.
  • the non-display area 900 is provided with circuits such as a gate driver circuit 940, an inspection circuit 970, and a source switching circuit 950, and a terminal portion for electrically connecting the gate wiring GL or the source wiring SL and an external wiring. Yes.
  • TFTs circuit TFTs
  • At least one of the circuit TFTs is a back gate structure TFT.
  • the shield layer 30 is provided so as to cover a part or all of the circuits (particularly the gate driver circuit 940).
  • the shield layer 30 is formed of the same transparent conductive film as the pixel electrode or the common electrode. As will be described later, in this embodiment, a part of the shield layer 30 is caused to function as a back gate electrode of the circuit TFT.
  • At least one of the circuit TFTs in the present embodiment is an oxide semiconductor TFT (hereinafter, “first TFT”) having a back gate electrode.
  • the pixel TFT is an oxide semiconductor TFT (hereinafter referred to as “second TFT”) formed over the same substrate as the first TFT.
  • the first and second TFTs may be formed using the same oxide semiconductor film.
  • the semiconductor device 1001 may further include an oxide semiconductor TFT other than the first and second TFTs.
  • FIGS. 2A and 2B are a cross-sectional view and a plan view illustrating an example of an oxide semiconductor TFT (hereinafter referred to as “first TFT”) 101 having a back gate structure in the semiconductor device 1001.
  • first TFT oxide semiconductor TFT
  • the first TFT 101 includes a substrate 1, a gate electrode 3 ⁇ / b> A supported on the substrate 1, a gate insulating layer 4 covering the gate electrode (also referred to as “first gate electrode”) 3 ⁇ / b> A, and the gate insulating layer 4.
  • the oxide semiconductor layer 5A that is formed and serves as an active layer, the source electrode 7A and the drain electrode 8A, and the back gate electrode (also referred to as “second gate electrode”) BG are provided.
  • the gate electrode 3A is referred to as a “front gate electrode”.
  • the oxide semiconductor layer 5A is disposed so as to face the front gate electrode 3A with the gate insulating layer 4 interposed therebetween.
  • the source electrode 7A and the drain electrode 8A are electrically connected to the oxide semiconductor layer 5A, respectively.
  • a region in contact with the source electrode 7A is referred to as a source contact region
  • a region in contact with the drain electrode 8A is referred to as a drain contact region.
  • a region located between the source contact region and the drain contact region and overlapping the front gate electrode 3A with the gate insulating layer 4 interposed therebetween serves as a channel region.
  • a protective layer 9 in contact with the channel region may be provided (etch stop structure).
  • the protective layer 9 has openings that expose regions to be the source contact region and the drain contact region of the oxide semiconductor layer 5A.
  • the source electrode 7A and the drain electrode 8A are in contact with the oxide semiconductor layer 5A within the opening of the protective layer 9, respectively.
  • the first TFT 101 is covered with an interlayer insulating layer 13.
  • the interlayer insulating layer 13 includes an inorganic insulating layer (passivation layer) 11 and an organic insulating layer 12 formed on the inorganic insulating layer 11.
  • the organic insulating layer 12 may be a planarizing film.
  • the inorganic insulating layer 11 is typically an inorganic insulating film made of SiNx, SiOx or the like and having a thickness of, for example, 100 nm to 500 nm.
  • the organic insulating layer 12 is thicker than the inorganic insulating layer 11, and the thickness thereof is, for example, 1 ⁇ m or more and 3 ⁇ m or less.
  • the organic insulating layer 12 is used for flattening the surface of the upper layer of the pixel TFT, reducing the capacitance formed between the pixel electrode and the source wiring, or the like.
  • the organic insulating layer 12 has an opening 12P that exposes the inorganic insulating layer 11 above the first TFT 101.
  • the opening 12P is disposed so as to overlap at least the entire channel region.
  • the opening 12P may be disposed so as to overlap the entire oxide semiconductor layer 5A.
  • Shield layer 30 is disposed on interlayer insulating layer 13 and in opening 12P.
  • the shield layer 30 is formed using the same transparent conductive film as the lower transparent electrode (common electrode or pixel electrode).
  • a portion of the shield layer 30 that is disposed in contact with the top surface of the inorganic insulating layer 11 in the opening 12P functions as the back gate electrode BG of the first TFT 101.
  • the inorganic insulating layer 11 and the protective layer 9 become the gate insulating layer of the back gate electrode BG.
  • the back gate electrode BG When viewed from the normal direction of the substrate 1, the back gate electrode BG only needs to be disposed so as to overlap at least the channel region, and may be disposed so as to overlap the entire oxide semiconductor layer 5A.
  • the shield layer 30 (including the back gate electrode BG) is electrically connected to the common electrode and has a common potential. Part of a circuit including the first TFT 101 is illustrated in FIG. As shown in this example, the back gate electrode BG is connected to the common electrode CE or the common wiring CL.
  • Japanese Patent Application Laid-Open No. 2014-103142 proposes a structure in which a back gate electrode is provided on an organic insulating layer.
  • a back gate electrode is provided on the organic insulating layer
  • a relatively thick organic insulating layer is interposed between the semiconductor layer and the back gate electrode, so that the effect of suppressing variation in threshold voltage is reduced.
  • no organic insulating layer is interposed between the back gate electrode BG and the oxide semiconductor layer 5A.
  • the shield layer 30 is formed in contact with the upper surface of the organic insulating layer 12, a part of the side surface of the opening 12P, and the upper surface of the inorganic insulating layer 11 exposed by the opening 12P.
  • the part located on the organic insulating layer 12 is the shield part 30 s
  • the part located above the first TFT 101 in the opening 12 P is the back gate electrode BG
  • the shield part 30 s and the back gate electrode BG The portion located between them may be referred to as a connection portion 30c.
  • the shield part 30s has a function of suppressing display unevenness.
  • Connection portion 30c includes a portion located on the side wall of opening 12P.
  • connection part 30c only needs to be provided so that the shield part 30s and the back gate electrode BG have substantially the same potential, and the width, shape, and the like are not particularly limited.
  • the shield layer 30 may have an opening 30p between the shield portion 30s and the back gate electrode BG. By providing the opening 30p, the capacitance formed between the source wiring and the shield layer 30 and between the gate wiring and the shield layer 30 is reduced.
  • the shield layer 30 and the common electrode may be formed integrally.
  • the shield layer 30 and the common electrode are separated and may be electrically connected via another conductive film (for example, the same transparent conductive film as the pixel electrode).
  • the shield layer 30 and the common electrode or the common wiring are directly connected in a contact hole provided in the dielectric layer 17. May be.
  • the shield layer 30 and the common electrode or the common wiring may be electrically connected via another conductive film.
  • the off-leakage current of the first TFT 101 can be reduced as compared with a TFT without a back gate. The reason for this will be described below with reference to the drawings.
  • FIG. 3 is a diagram illustrating the back gate potential dependence of the Id-Vg characteristic of the back gate structure TFT.
  • FIG. 3 shows that the threshold voltage shifts positively when the back gate potential V (bg) is negative.
  • the back gate electrode BG in the present embodiment is a part of the shield layer 30 and has a common potential (also referred to as a common potential).
  • the common potential is, for example, ⁇ 1V to ⁇ 2V.
  • a negative potential is applied to the back gate electrode BG
  • the threshold voltage of the first TFT 101 shifts in the positive direction.
  • the off-leakage current is reduced, so that circuit malfunction due to the off-leakage current can be suppressed.
  • a back gate contact portion for electrically connecting the back gate electrode and another conductive layer for example, a gate electrode, a wiring, and a source wiring
  • another conductive layer for example, a gate electrode, a wiring, and a source wiring
  • FIGS. 18A and 18B are a plan view and a cross-sectional view of the TFT 2001 of Reference Example 1 having a back gate contact portion.
  • FIG. 18B shows a cross section taken along the line II-II ′ of FIG.
  • the same components as those in FIG. 2 are denoted by the same reference numerals.
  • the TFT 2001 of Reference Example 1 has a back gate contact portion 210 that electrically connects the back gate electrode BG and the source electrode 7A.
  • the back gate electrode BG is connected to the source electrode 7A (or source wiring) in a contact hole formed in the interlayer insulating layer.
  • the element area is greatly increased.
  • the back gate electrode BG since a part of the shield layer 30 is used as the back gate electrode BG, a contact portion for applying a potential to the back gate electrode BG is additionally provided along with the addition of the back gate electrode BG. There is no need. Therefore, the back gate electrode BG can be provided in part or all of the circuit TFT without increasing the circuit area. Therefore, the area of the non-display region can be reduced (narrow frame).
  • a configuration in which a shield layer is provided on the gate driver circuit is described in, for example, Japanese Patent Application Laid-Open No. 2008-203761.
  • a shield layer was provided on the circuit TFT via a relatively thick insulating film such as a planarizing film in order to suppress fluctuations in the characteristics of the circuit TFT due to the shield layer. .
  • an opening 31 may be provided in the shield layer above the circuit TFT, as illustrated in FIG.
  • a part of the shield layer 30 is disposed on the upper surface of the inorganic insulating layer 11 and the threshold voltage of the circuit TFT is adjusted using this. Therefore, the off-leak current of the circuit TFT can be reduced without complicating the manufacturing process, and the reliability of the circuit can be improved.
  • the shape of the back gate electrode BG of the first TFT 101 is not limited to the shape shown in FIG.
  • the back gate electrode BG may be formed integrally with the shield layer 30 and disposed so as to cover at least the channel region. Further, it only needs to have the same potential as the shield layer 30.
  • the shield layer 30 does not have an opening above the first TFT 101 and may cover the entire first TFT 101.
  • a portion of the shield layer 30 located in the opening 12P of the organic insulating layer 12 functions as the back gate electrode BG.
  • the back gate electrode BG having substantially the same size as the front gate electrode 3A is formed in the opening 30p of the shield layer 30, but the size of the back gate electrode BG is the size of the front gate electrode 3A. It may be smaller than the size.
  • the back gate electrode BG may extend from a part of the edge of the opening 30p of the shield layer 30 so as to cover the channel region. According to such a configuration, the capacitance formed between the source wiring and the shield layer 30 and between the gate electrode, wiring and the shield layer 30 is reduced.
  • ⁇ Second TFT and pixel region> 5A and 5B are a plan view illustrating a pixel region in the semiconductor device 1002 of this embodiment and a cross-sectional view illustrating an example of the second TFT 201, respectively.
  • Each pixel area has a second TFT 201, a gate line GL, a source line SL, a pixel electrode PE, and a common electrode CE.
  • the second TFT 201 has a configuration similar to that of the first TFT 101, but does not have a back gate electrode.
  • the second TFT 201 includes a gate electrode 3B supported on the substrate 1, a gate insulating layer 4 covering the gate electrode 3B, an oxide semiconductor layer 5B formed on the gate insulating layer 4 and serving as an active layer, a source It has an electrode 7B and a drain electrode 8B.
  • the source electrode 7B and the drain electrode 8B are each electrically connected to the oxide semiconductor layer 5B.
  • the gate electrode 3B is electrically connected to the gate wiring GL.
  • the source electrode 7B is electrically connected to the source line SL.
  • a protective layer 9 covering the channel region may be provided between the oxide semiconductor layer 5B and the source electrode 7B and the drain electrode 8B (etch stop structure).
  • the gate electrodes 3A and 3B of the first TFT 101 and the second TFT 201 are formed of the same conductive film
  • the oxide semiconductor layers 5A and 5B are formed of the same oxide semiconductor film
  • the source and drain electrodes 7A. , 7B, 8A, and 8B are formed of the same conductive film.
  • the interlayer insulating layer 13 including the inorganic insulating layer 11 and the organic insulating layer 12 is extended on the second TFT 201.
  • a lower transparent electrode 15 and an upper transparent electrode 19 disposed on the lower transparent electrode 15 via a dielectric layer 17 are formed above the interlayer insulating layer 13.
  • the upper transparent electrode 19 has a slit or notch for each pixel.
  • the lower transparent electrode 15 is a common electrode CE
  • the upper transparent electrode 19 is a pixel electrode PE.
  • Such an electrode structure is described in, for example, International Publication No. 2012/0886513.
  • the lower transparent electrode 15 may be the pixel electrode PE
  • the upper transparent electrode 19 may be the common electrode CE.
  • Such an electrode structure is described in, for example, Japanese Patent Application Laid-Open Nos. 2008-032899 and 2010-008758.
  • the entire disclosure of International Publication No. 2012/086513, Japanese Patent Application Laid-Open No. 2008-032899, and Japanese Patent Application Laid-Open No. 2010-008758 is incorporated herein by reference.
  • the pixel electrode PE (here, the upper transparent electrode 19) is separated for each pixel.
  • the drain electrode 8B of the second TFT 201 is electrically connected to the corresponding pixel electrode PE.
  • a contact hole (pixel contact hole) CH1 reaching the drain electrode 8B is formed in the interlayer insulating layer 13 and the protective layer 9, and the pixel contact hole CH1 is formed on the interlayer insulating layer 13 and in the pixel contact hole CH1.
  • An upper transparent electrode 19 is provided so as to be in direct contact with the drain electrode 8B.
  • the common electrode CE (here, the lower transparent electrode 15) may not be separated for each pixel.
  • the common electrode CE has an opening 15p on the second TFT 201 of each pixel.
  • the common electrode CE may be formed over substantially the entire display area except for the area located on the second TFT 201.
  • the first TFT 101 and the second TFT 201 in this embodiment are, for example, etch stop type TFTs.
  • a protective layer (etch stop layer) is formed on the channel region.
  • the lower surfaces of the end portions on the channel side of the source and drain electrodes are located, for example, on the etch stop layer.
  • a conductive film for a source / drain electrode is formed on the oxide semiconductor layer and the etch stop layer. , By performing source / drain separation.
  • FIG. 6 is a cross-sectional view illustrating a semiconductor device 1002 using channel etch TFTs as the first and second TFTs 101 and 201.
  • an etch stop layer is not formed on the channel region, and the lower surface of the end of the source and drain electrodes on the channel side is disposed so as to be in contact with the upper surface of the oxide semiconductor layer.
  • a channel etch type TFT is formed, for example, by forming a conductive film for a source / drain electrode on an oxide semiconductor layer and performing source / drain separation. In the source / drain separation step, the surface portion of the channel region may be etched.
  • FIGS. 2 and 5 the same components as those in FIGS. 2 and 5 are denoted by the same reference numerals, and the description thereof is omitted.
  • the shield layer 30 is formed from the same transparent conductive film as the lower transparent electrode 15.
  • the upper transparent electrode 19 here, the pixel electrode PE
  • the shield layer 30 may be formed from the same transparent conductive film.
  • the organic insulating layer 12 has an opening 12 ⁇ / b> P on the TFT 101.
  • the dielectric layer 17 and the shield layer 30 are disposed on the organic insulating layer 12 and in the opening 12P.
  • the dielectric layer 17 is in contact with the upper surface of the inorganic insulating layer 11
  • the shield layer 30 is in contact with the upper surface of the dielectric layer 17.
  • a portion of the shield layer 30 that is located in the opening 12P of the organic insulating layer 12 and overlaps with the channel region through the inorganic insulating layer 11 and the dielectric layer 17 functions as the back gate electrode BG.
  • the lower transparent electrode 15 may be the pixel electrode PE and the upper transparent electrode 19 may be the common electrode CE.
  • FIG. 9 is a cross-sectional view illustrating still another semiconductor device 1005 of this embodiment.
  • the semiconductor device 1005 includes a first TFT 101 and another circuit TFT (hereinafter “third TFT”) 301. These circuit TFTs may be formed in the same circuit.
  • the organic insulating layer 12 covers the third TFT 301, but has an opening 12 ⁇ / b> P above the first TFT 101.
  • the shield layer 30 is provided on the organic insulating layer 12 and in the opening 12P. In the opening 12P, a portion located on the first TFT 101 functions as a back gate electrode BG.
  • the shield layer 30 has an opening 31 on the third TFT 301.
  • the characteristic variation of the 1st TFT301 by the shield layer 30 can be suppressed more reliably.
  • the shield layer 30 is provided on the third TFT 301 via the relatively thick organic insulating layer 12, the opening 31 may not be provided on the third TFT 301.
  • a circuit including the first TFT 101, the second TFT 201, the gate wiring GL, the source wiring SL, and the like are formed on the substrate 1 by a known method.
  • a gate wiring layer including the gate wiring GL and the gate electrodes 3A and 3B is formed on the substrate 1.
  • the substrate for example, a glass substrate, a silicon substrate, a heat-resistant plastic substrate (resin substrate), or the like can be used.
  • the gate wiring layer can be obtained by forming a gate conductive film (thickness: for example, 50 nm or more and 500 nm or less) on the substrate 1 by sputtering or the like and patterning it.
  • a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof
  • Al aluminum
  • Mo molybdenum
  • Ta tantalum
  • Cr chromium
  • Ti titanium
  • Cu copper
  • a film containing nitride can be used as appropriate.
  • a laminated film in which these plural films are laminated may be used.
  • a gate insulating layer (thickness: for example, 200 nm or more and 500 nm or less) 4 is formed by CVD or the like so as to cover the gate wiring layer.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like is appropriately used. it can.
  • the gate insulating layer 4 may have a stacked structure.
  • an oxide semiconductor film is formed on the gate insulating layer 4, and the oxide semiconductor film (thickness: for example, 30 nm or more and 200 nm or less) is patterned, whereby the oxide semiconductor layer 5A serving as the active layer of the circuit TFT, the pixel An oxide semiconductor layer 5B to be an active layer of the TFT is formed.
  • the oxide semiconductor film may have a stacked structure.
  • a protective layer (thickness: for example, 30 nm or more and 200 nm or less) serving as an etch stop layer (channel protection layer) of the TFT is formed here.
  • a silicon oxide (SiOx) layer, a silicon nitride (SiNx) layer, a silicon oxynitride (SiOxNy; x> y) layer, a silicon nitride oxide (SiNxOy; x> y) layer, or the like can be used as appropriate.
  • the protective layer may have a laminated structure. Next, the protective layer is patterned to form a source opening that exposes the source contact region of the oxide semiconductor layers 5A and 5B and a drain opening that exposes the drain contact region.
  • a source conductive film (thickness: for example, 50 nm to 500 nm) is formed on the substrate 1 and patterned to form source electrodes 7A and 7B in contact with the source wiring SL and the oxide semiconductor layers 5A and 5B. Then, the drain electrodes 8A and 8B are formed, and the first TFT 101 and the second TFT 201 are obtained.
  • a source conductive film a metal such as aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), copper (Cu), or an alloy thereof, or a metal thereof A film containing nitride can be used as appropriate. Further, a laminated film in which these plural films are laminated may be used.
  • an inorganic insulating layer (thickness: for example, 100 to 500 nm, preferably 200 to 500 nm) 11 is formed so as to cover the first TFT 101 and the second TFT 201 by, eg, CVD.
  • an inorganic insulating film such as a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, a silicon oxynitride (SiOxNy; x> y) film, or a silicon nitride oxide (SiNxOy; x> y) film is used. Film) can be used.
  • the inorganic insulating layer 11 may be a laminated film.
  • an organic insulating layer (thickness; for example, 1 to 3 ⁇ m, preferably 2 to 3 ⁇ m) 12 is formed on the inorganic insulating layer 11.
  • an organic insulating film containing a photosensitive resin material may be formed.
  • the organic insulating layer 12 is patterned by a photolithography process, and openings 12P and 12Q are provided in the organic insulating layer 12.
  • the opening 12P exposes a portion of the inorganic insulating layer 11 located on the first TFT 101, and the opening 12Q exposes a portion of the inorganic insulating layer 11 located on the drain electrode 8B of the second TFT 201. To be arranged.
  • the lower transparent electrode 15 to be the common electrode CE and the shield layer 30 are formed.
  • the lower transparent electrode 15 and the shield layer 30 are formed by forming a first transparent conductive film (thickness: for example, 50 nm or more and 200 nm or less) on the organic insulating layer 12 and in the openings 12P and 12Q, and patterning the first transparent conductive film. can get.
  • a first transparent conductive film for example, an ITO (indium / tin oxide) film, an In—Zn—O-based oxide (indium / zinc oxide) film, a ZnO film (zinc oxide film), or the like can be used.
  • a dielectric layer 17 is formed so as to cover the lower transparent electrode 15.
  • a silicon nitride (SiNx) film, a silicon oxide (SiOx) film, a silicon oxynitride (SiOxNy; x> y) film, a silicon nitride oxide (SiNxOy; x> y) film, or the like can be used as appropriate.
  • SiNx silicon nitride oxide
  • the thickness of the dielectric layer 17 is, for example, not less than 70 nm and not more than 300 nm.
  • a resist layer (not shown) is formed, and the dielectric layer 17 and the inorganic insulating layer 11 are etched using the resist layer and the organic insulating layer 12 as an etching mask to form a pixel contact hole CH1.
  • a second transparent conductive film is formed on the dielectric layer 17 and in the pixel contact hole CH1, and is patterned to obtain the upper transparent electrode 19 to be the pixel electrode PE.
  • a suitable material and thickness of the second transparent conductive film may be the same as those of the first transparent conductive film. In this way, the semiconductor device 1002 is manufactured.
  • the TFTs 101 and 201 can be manufactured using a conventional process for manufacturing a TFT substrate for a display device without newly adding a step of providing a back gate electrode BG.
  • the oxide semiconductor included in the oxide semiconductor layers 5A and 5B may be an amorphous oxide semiconductor or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the oxide semiconductor layers 5A and 5B may have a stacked structure of two or more layers.
  • the oxide semiconductor layers 5A and 5B may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer.
  • a plurality of crystalline oxide semiconductor layers having different crystal structures may be included.
  • a plurality of amorphous oxide semiconductor layers may be included.
  • the energy gap of the oxide semiconductor included in the upper layer is preferably larger than the energy gap of the oxide semiconductor included in the lower layer.
  • the energy gap of the lower oxide semiconductor may be larger than the energy gap of the upper oxide semiconductor.
  • the oxide semiconductor layers 5A and 5B may include, for example, at least one metal element of In, Ga, and Zn.
  • the oxide semiconductor layers 5A and 5B include, for example, an In—Ga—Zn—O-based semiconductor (eg, indium gallium zinc oxide).
  • Such oxide semiconductor layers 5A and 5B can be formed of an oxide semiconductor film containing an In—Ga—Zn—O-based semiconductor.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • a TFT having an In—Ga—Zn—O-based semiconductor layer has high mobility (more than 20 times that of an a-Si TFT) and low leakage current (less than one hundredth of that of an a-Si TFT).
  • the TFT is suitably used as a driving TFT (for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels) and a pixel TFT (a TFT provided in the pixel).
  • a driving TFT for example, a TFT included in a driving circuit provided on the same substrate as the display area around a display area including a plurality of pixels
  • a pixel TFT a TFT provided in the pixel
  • the oxide semiconductor layers 5A and 5B may include another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor.
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • the oxide semiconductor layers 5A and 5B are formed of an In—Al—Zn—O based semiconductor, an In—Al—Sn—Zn—O based semiconductor, a Zn—O based semiconductor, an In—Zn—O based semiconductor, or a Zn—Ti.
  • a semiconductor based on Zr—In—Zn—O a semiconductor based on Hf—In—Zn—O, or the like may be included.
  • the semiconductor device of the second embodiment is different from the semiconductor devices 1001 to 1005 of the first embodiment in that the interlayer insulating layer 13 does not include an organic insulating layer.
  • FIG. 12 is a cross-sectional view illustrating the first TFT 101 and the second TFT 201 in the semiconductor device 1006 of this embodiment. Components similar to those in FIGS. 2 and 5 are denoted by the same reference numerals. Hereinafter, differences from the above-described embodiment will be described.
  • the interlayer insulating layer 13 includes the inorganic insulating layer (passivation film) 11, but does not include a planarization film or an organic insulating film.
  • a shield layer 30, a lower transparent electrode 15, a dielectric layer 17, and an upper transparent electrode 19 are provided on the inorganic insulating layer 11.
  • the shield layer 30 is provided in contact with the upper surface of the inorganic insulating layer 11.
  • the shield layer 30 is formed of the same transparent conductive film as the lower transparent electrode 15. A part of the shield layer 30 overlaps with the channel region of the oxide semiconductor layer 5A with the inorganic insulating layer 11 interposed therebetween, and functions as the back gate electrode BG.
  • the semiconductor device 1006 may further include another circuit TFT (third TFT) 301 having no back gate structure.
  • the shield layer 30 may have an opening 30 t on the channel region of the third TFT 301.
  • a shield layer disposed on a peripheral circuit such as a gate driver circuit is usually on a circuit TFT.
  • An opening is provided (see FIG. 19). This is to suppress the characteristic variation of the circuit TFT due to the shield layer.
  • the shield layer 30 is not opened on the channel region of the TFT that is desired to have a back gate structure among the circuit TFTs. Therefore, the shield layer 30 can function as the back gate electrode BG of some or all of the circuit TFTs.
  • FIG. 13 is a cross-sectional view showing another semiconductor device 1007 of this embodiment. As shown in FIG. 13, the organic insulating layer 12 may be formed in the display region and removed on the circuit in the non-display region.
  • the structure of the semiconductor device of the present embodiment is not limited to the structure shown in FIGS.
  • the first TFT 101 and the second TFT 201 may be an etch stop type.
  • the lower transparent electrode 15 may be the pixel electrode PE, and the upper transparent electrode 19 may be the common electrode CE.
  • the shield layer 30 may be formed using the same transparent conductive film as the upper transparent electrode 19.
  • the semiconductor device of the third embodiment is different from the above-described embodiment in that a part or all of the circuit TFTs are formed in the pixel region.
  • the configuration of the semiconductor device of the present embodiment will be described by taking as an example the case where the gate driver circuits are formed in a plurality of pixel regions.
  • a configuration in which a gate driver is provided in a pixel is disclosed in, for example, International Publication No. 2014/0669529 by the present applicant.
  • International Publication No. 2014/0669529 is incorporated herein by reference.
  • FIG. 14A is a plan view schematically showing the semiconductor device 1008 of this embodiment.
  • the semiconductor device 1008 has a plurality of gate lines GL arranged in the row direction and a plurality of source lines SL arranged in the column direction.
  • the display area 800 includes a plurality of pixel areas. A region surrounded by the gate wiring GL and the source wiring SL is a pixel region.
  • the non-display area 900 is provided with a circuit such as a source driver.
  • the gate driver 50 is disposed in the display area 800.
  • FIG. 14B is a schematic plan view of the semiconductor device 1008, in which the source wiring SL is omitted.
  • the gate driver 50 is provided between two adjacent gate lines GL in the display region 800.
  • the gate drivers 50 are formed dispersed in a plurality of pixel regions.
  • each gate line GL is connected to four gate drivers 50.
  • the wiring L1 of each gate driver 50 is connected to a terminal portion 902g provided in the non-display area 900.
  • the terminal portion 902g is connected to the control circuit 904 and the power source 905.
  • the terminal portion 902g receives signals such as control signals (CKA and CKB) and power supply voltage signals output from the control circuit 904 and the power supply 905.
  • Signals such as control signals (CKA, CKB) and a power supply voltage signal input to the terminal portion 902g are supplied to each gate driver 50 via the wiring L1.
  • the gate driver 50 outputs a voltage signal indicating one of a selected state and a non-selected state to the connected gate line GL in response to the supplied signal, and also supplies the voltage signal to the next-stage gate line GL. Is output.
  • a voltage signal corresponding to each of a selected state and a non-selected state may be referred to as a scanning signal.
  • a source driver 903 and a terminal portion 902s for connecting the source driver 903 and the source line SL are formed.
  • the source driver 903 outputs a data signal to each source line SL in accordance with a control signal input from the display control circuit 904.
  • FIG. 15 shows an example of an equivalent circuit of the gate driver 50 that is arranged between the gate wiring GL (n ⁇ 1) and the gate wiring GL (n ⁇ 2) and drives the gate wiring GL (n ⁇ 1) line.
  • the gate driver 50 includes TFT-A to TFT-J as circuit TFTs, a capacitor Cbst, terminals 111 to 120, and a terminal group to which a low-level power supply voltage signal is input.
  • the terminals 111 and 112 receive the set signal (S) via the gate wiring GL of the previous stage GL (n ⁇ 2).
  • the terminals 111 and 112 of the gate driver 50 connected to the gate wiring GL of GL (1) receive the gate start pulse signal (S) output from the display control circuit 904.
  • Terminals 113 to 115 receive a reset signal (CLR) output from the display control circuit 904.
  • the terminals 116 and 117 receive an input clock signal (CKA).
  • the terminals 118 and 119 receive an input clock signal (CKB).
  • the terminal 120 outputs a set signal (OUT) to the subsequent gate wiring GL.
  • the clock signal (CKA) and the clock signal (CKB) are two-phase clock signals whose phases are inverted every horizontal scanning period.
  • FIG. 15 illustrates the gate driver 50 that drives the gate wiring GL of GL (n ⁇ 1). However, in the case of the subsequent gate driver 50 that drives GL (n), the terminals 116 and 117 are clock signals. (CKB) is received, and the terminals 118 and 119 of the gate driver 50 receive the clock signal (CKA). That is, the terminals 116 and 117 and the terminals 118 and 119 of each gate driver 50 receive a clock signal having a phase opposite to that of the clock signal received by the gate driver 50 in the adjacent row.
  • TFT-A is configured by connecting two TFTs (A1, A2) in series. Each gate terminal of the TFT-A is connected to the terminal 113, the drain terminal of A1 is connected to netA, and the source terminal of A2 is connected to the power supply voltage terminal VSS.
  • TFT-B is configured by connecting two TFTs (B1, B2) in series. Each gate terminal of TFT-B and the drain terminal of B1 are connected to terminal 111 (diode connection), and the source terminal of B2 is connected to netA.
  • TFT-C is configured by connecting two TFTs (C1, C2) in series. Each gate terminal of the TFT-C is connected to netB, the drain terminal of C1 is connected to netA, and the source terminal of C2 is connected to the power supply voltage terminal VSS.
  • the capacitor Cbst has one electrode connected to the netA and the other electrode connected to the terminal 120.
  • the TFT-D has a gate terminal connected to the terminal 118, a drain terminal connected to the terminal 120, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-E has a gate terminal connected to the terminal 114, a drain terminal connected to the terminal 120, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-F has a gate terminal connected to the netA, a drain terminal connected to the terminal 116, and a source terminal connected to the output terminal 120.
  • the TFT-G is configured by connecting two TFTs (G1, G2) in series. Each gate terminal of TFT-G and the drain terminal of G1 are connected to terminal 119 (diode connection), and the source terminal of G2 is connected to netB.
  • the TFT-H has a gate terminal connected to the terminal 117, a drain terminal connected to the netB, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-I has a gate terminal connected to the terminal 115, a drain terminal connected to netB, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-J has a gate terminal connected to the terminal 112, a drain terminal connected to netB, and a source terminal connected to the power supply voltage terminal VSS.
  • the TFT-A, B, C, and G are shown as an example in which two TFTs are connected in series. However, these TFTs may be composed of one TFT.
  • a shield layer (common electrode) is provided on the gate driver 50 as in the above-described embodiment, and a back gate electrode of a part or all of the circuit TFTs is formed using the shield layer. is doing.
  • FIG. 16A is a plan view illustrating a part of the pixel region of the semiconductor device 1008.
  • the second TFT 201 which is a pixel TFT
  • the pixel electrode PE here, the upper transparent electrode 19
  • the common electrode CE here, the lower transparent electrode 15
  • the first TFT 101 is, for example, the TFT-A in the circuit shown in FIG.
  • the pixel electrode PE is provided with a plurality of slit portions 171 (171a, 171b).
  • the shield layer 30 is made of the same transparent conductive film as the common electrode CE, for example.
  • the common electrode CE and the shield layer 30 are integrally formed.
  • the layer 150 including the common electrode CE and the shield layer 30 is referred to as a “transparent conductive layer”.
  • FIG. 16B is a plan view illustrating the transparent conductive layer 150. As illustrated, the transparent conductive layer 150 covers the entire display area. The transparent conductive layer 150 has an opening 15p on the second TFT 201.
  • a portion of the transparent conductive layer 150 that covers each element and wiring constituting the gate driver 50 functions as the shield layer 30, thereby suppressing display unevenness.
  • the shield layer 30 may be disposed between the gate driver 50 and the pixel electrode PE.
  • An opening 12P is formed in the organic insulating layer 12 above part or all of the circuit TFT (here, TFT-A).
  • a part of the shield layer 30 is disposed in the opening 12P and functions as the back gate electrode BG of the TFT-A.
  • the gate driver 50 may further include another circuit TFT (third TFT) constituting the circuit.
  • the third TFT may not have a back gate structure, for example.
  • the transparent conductive layer 150 may have an opening 31 at least above the channel region of the third TFT 301.
  • the cross-sectional structures of the first TFT 101 and the second TFT 201 in this embodiment may be the same as those in the various embodiments described above.
  • the shield layer 30 is formed in the same layer as the pixel electrode PE, the pixel electrode PE is not disposed on the gate driver 50, so the area of the pixel electrode PE is reduced.
  • the upper transparent electrode 19 is the common electrode CE and the common electrode CE and the shield layer 30 are integrally formed, if the pixel electrode PE is disposed between the gate driver 50 and the shield layer 30, the pixel electrode The PE may cause malfunction in the circuit. For this reason, the pixel electrode PE cannot be disposed on the gate driver 50, and the area of the pixel electrode PE is reduced.
  • the lower transparent electrode 15 is the common electrode CE, and the common electrode CE and the shield layer 30 are integrally formed.
  • region can be raised.
  • the pixel electrode PE and the shield layer 30 are formed in the same layer. Similarly, the area of the pixel electrode PE is reduced.
  • the first TFT 101 and the second TFT 201 may be an etch stop type or a channel etch type.
  • the organic insulating layer 12 is preferably provided between the transparent conductive layer 150 and the first TFT 101 and the second TFT 201, but the organic insulating layer 12 may not be provided. In that case, it may have a cross-sectional structure shown in FIG.
  • the gate driver is exemplified as the circuit including the first TFT 101.
  • a circuit other than the gate driver may be used.
  • the active matrix substrate according to the embodiment of the present invention is suitably used for a liquid crystal display device that performs display in a horizontal electric field mode such as an FFS mode.
  • a liquid crystal display device that performs display in a horizontal electric field mode
  • the active matrix substrate of the liquid crystal display device that performs display in the FFS mode has been described as an example.
  • the embodiment according to the present invention includes two layers formed via a dielectric layer.
  • the present invention can be widely applied to semiconductor devices having transparent electrodes.
  • Embodiments of the present invention can be widely applied to various semiconductor devices having an oxide semiconductor TFT and an oxide semiconductor TFT.
  • circuit boards such as active matrix substrates, liquid crystal display devices, display devices such as organic electroluminescence (EL) display devices and inorganic electroluminescence display devices, imaging devices such as image sensor devices, image input devices, fingerprint readers,
  • EL organic electroluminescence
  • imaging devices such as image sensor devices, image input devices, fingerprint readers
  • the present invention is also applied to various electronic devices such as semiconductor memories.

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Abstract

半導体装置は、酸化物半導体TFTである第1のTFT(101)を含む回路と、第1のTFTを覆う無機絶縁層(11)と、誘電体層(17)を介して配置された下部透明電極および上部透明電極と、下部または上部透明電極と同じ透明導電膜から形成されたシールド層(30)とを備え、下部および上部透明電極の一方は共通電極であり、シールド層(30)は共通電極と電気的に接続されており、シールド層(30)は、第1のTFTの第2ゲート電極(BG)を含み、(a)第2ゲート電極(BG)は無機絶縁層上に、無機絶縁層の上面と接するように配置されている、あるいは、(b)第1のTFTのチャネル領域上において、誘電体層(17)は無機絶縁層(11)の上面と接しており、かつ、第2ゲート電極(BG)は誘電体層上に、誘電体層の上面と接するように配置されている。

Description

半導体装置およびその製造方法
 本発明は、酸化物半導体を用いて形成された半導体装置およびその製造方法に関する。
 液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ(Thin Film Transistor;以下、「TFT」)などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするTFT(以下、「アモルファスシリコンTFT」)や多結晶シリコン膜を活性層とするTFT(以下、「多結晶シリコンTFT」)が広く用いられている。
 近年、TFTの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。このようなTFTを「酸化物半導体TFT」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体TFTは、アモルファスシリコンTFTよりも高速で動作することが可能である。
 一方、ゲートドライバやソースドライバなどの駆動回路を、基板上にモノリシック(一体的)に設ける技術が知られている。これらの駆動回路(モノリシックドライバ)は、通常、TFTを用いて構成される。最近では、酸化物半導体TFTを用いて基板上にモノリシックドライバを作製する技術が利用されており、これによって、額縁領域の狭小化や、実装工程簡略化によるコストダウンが実現される。
 駆動回路を構成するTFT(以下、「回路TFT」)は、一般的には、画素ごとにスイッチング素子として配置されるTFT(以下、「画素TFT」)を作製する工程において同時に作製される。このため、回路TFTと画素TFTとは、同一の酸化物半導体膜を用いて形成され、なおかつ、同一または類似の構造を有することが多い。しかしながら、画素TFTと回路TFTとでは求められる特性が異なっており、両方の特性を有する酸化物半導体TFTを形成するのは困難である。
 図20は、アモルファスシリコンTFTおよび酸化物半導体TFTのドレイン電流(Id)-ゲート電圧(Vg)特性を例示するグラフである。図20から分かるように、高い移動度を有する酸化物半導体TFTでは、Id-Vg特性の立ち上がりが急峻になる。つまり、オフリーク電流は小さくなる。
 画素TFTとしてオフリーク電流の小さいTFTを用いると、残留DC値が変動し、チャージムラを発生させる可能性がある。これを抑制するために、酸化物半導体TFTを画素TFTとして用いる場合には、酸化物半導体TFTの閾値電圧を低くして、オフリーク電流を増加させる場合がある。
 しかし、そのような酸化物半導体TFTを回路TFTとして用いると、ドライバなどの周辺回路の動作不良の要因となり得る。回路TFTとして用いる場合には、その閾値電圧を画素TFTの閾値電圧よりもプラス方向にシフトさせて、オフリーク電流をさらに低減する構造が求められている。
 閾値電圧を変化させることが可能なTFT構造は、例えば特許文献1に記載されている。特許文献1は、酸化物半導体TFTにバックゲート電極を設け、バックゲート電極に印加する電位によって、閾値電圧を変化させることを提案している。「バックゲート電極」とは、半導体層を間に挟んでゲート電極と対向するように配置された、付加的なゲート電極をいう。本明細書では、バックゲート電極を有するTFTを「バックゲート構造TFT」と呼ぶことがある。
特開2015-92596号公報
 しかしながら、TFTにバックゲート電極を設けると、バックゲート電極と他の電極または配線とを接続するためのコンタクト部を形成する必要があり、TFTの形成に要する面積(素子面積)が増加する。このため、回路TFTにバックゲート構造を適用すると、回路面積が増大し、額縁領域の狭小化または半導体装置の小型化が困難になる可能性がある。
 本発明の実施形態は上記事情に鑑みてなされたものであり、その目的は、オフリーク電流の低減された酸化物半導体TFTを有する回路を備えた、小型化が可能な半導体装置を提供することにある。
 本発明の一実施形態の半導体装置は、複数の画素を含む表示領域を有する半導体装置であって、基板と、前記基板上に形成された、第1のTFTおよび第2のTFTを含む複数の酸化物半導体TFTであって、前記第2のTFTは前記複数の画素のそれぞれに配置されている、複数の酸化物半導体TFTと、前記第1のTFTを含む少なくとも1つの回路と、前記第1のTFTおよび前記第2のTFTを覆う無機絶縁層と、前記表示領域において、前記無機絶縁層の上方に設けられた下部透明電極と、前記下部透明電極上に誘電体層を介して配置された上部透明電極と、前記下部透明電極または前記上部透明電極と同じ透明導電膜から形成され、前記少なくとも1つの回路を覆うシールド層とを備え、前記複数の酸化物半導体TFTのそれぞれは、第1ゲート電極と、前記第1ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層を介して前記第1ゲート電極に対向するように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有し、前記下部透明電極および前記上部透明電極の一方は画素電極であり、他方は共通電極であり、前記第2のTFTの前記ドレイン電極は前記画素電極に電気的に接続されており、前記シールド層は、前記共通電極と電気的に接続されており、前記基板の法線方向から見たとき、前記シールド層は、前記第1のTFTの前記酸化物半導体層のチャネル領域の少なくとも一部と重なるように配置された第2ゲート電極を含み、(a)前記第2ゲート電極は前記無機絶縁層上に、前記無機絶縁層の上面と接するように配置されている、あるいは、(b)前記第1のTFTの前記チャネル領域上において、前記誘電体層は前記無機絶縁層の上面と接しており、かつ、前記第2ゲート電極は前記誘電体層上に、前記誘電体層の上面と接するように配置されている。
 ある実施形態において、前記第2のTFTには前記第2ゲート電極は設けられていない。
 ある実施形態において、前記複数の酸化物半導体TFTは、第3のTFTをさらに含み、前記少なくとも1つの回路は前記第3のTFTを含んでおり、前記第3のTFTには前記第2ゲート電極は設けられていない。
 ある実施形態において、上記半導体装置は、前記無機絶縁層と前記下部透明電極および前記シールド層との間に配置された有機絶縁層をさらに含み、前記有機絶縁層は、前記無機絶縁層の一部を露出する開口部を有し、前記基板の法線方向から見たとき、前記開口部は、前記第1のTFTの前記酸化物半導体層のチャネル領域と少なくとも重なるように配置されており、前記シールド層は、前記有機絶縁層上に位置するシールド部と、前記開口部の側壁上に位置する接続部と、前記開口部内において前記無機絶縁層の露出した部分上に位置する前記第2ゲート電極とを含む。
 ある実施形態において、前記シールド層は、前記シールド部と前記第2ゲート電極との間に開口を有する。
 ある実施形態において、前記複数の酸化物半導体TFTは、第3のTFTをさらに含み、前記少なくとも1つの回路は前記第3のTFTを含んでおり、前記第3のTFTの前記酸化物半導体層は前記有機絶縁層で覆われており、前記シールド層は、前記第3のTFT上に開口を有している。
 ある実施形態において、前記有機絶縁層の厚さは1μm以上3μm以下である。
 ある実施形態において、前記複数の酸化物半導体TFTは、第3のTFTをさらに含み、前記少なくとも1つの回路は前記第3のTFTを含んでおり、前記無機絶縁層と前記シールド層との間に有機絶縁層が設けられておらず、前記シールド層は、前記第3のTFT上に開口を有している。
 ある実施形態において、前記少なくとも1つの回路は前記表示領域の周辺に設けられた非表示領域に設けられている。
 ある実施形態において、前記少なくとも1つの回路は、前記表示領域内に設けられており、前記第1のTFTは、前記複数の画素のいずれかに位置し、前記シールド層と前記共通電極とは一体的に形成されている。
 ある実施形態において、前記無機絶縁層の厚さは100nm以上500nm以下である。
 ある実施形態において、前記少なくとも1つの回路はゲートドライバを含む。
 ある実施形態において、前記複数の酸化物半導体TFTはエッチストップ型TFTである。
 ある実施形態において、前記複数の酸化物半導体TFTはチャネルエッチ型TFTである。
 ある実施形態において、前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む。
 ある実施形態において、前記In-Ga-Zn-O系半導体は結晶質部分を含む。
 ある実施形態において、前記酸化物半導体層は積層構造を有する。
 本発明による一実施形態の半導体装置の製造方法であって、複数の画素が配列された表示領域を有する半導体装置の製造方法であって、基板上に、第1のTFTおよび第2のTFTを含む複数の酸化物半導体TFTと、前記第1のTFTを含む少なくとも1つの回路とを形成する工程であって、前記第2のTFTは前記複数の画素のそれぞれに配置される、工程(A)と、前記第1のTFTおよび前記第2のTFTを覆うように無機絶縁層を形成する工程(B)と、前記無機絶縁層の上方に第1の透明導電膜を形成し、前記第1の透明導電膜をパターニングすることによって下部透明電極を形成する工程(C)と、前記下部透明電極上に誘電体層を形成する工程(D)と、前記誘電体層上に第2の透明導電膜を形成し、前記第2の透明導電膜をパターニングすることによって上部透明電極を形成する工程(E)と、前記第1の透明導電膜または前記第2の透明導電膜をパターニングすることによって、前記少なくとも1つの回路を覆うシールド層とを形成する工程(F)とを包含し、前記複数の酸化物半導体TFTのそれぞれは、第1ゲート電極と、前記第1ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層を介して前記第1ゲート電極に対向するように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有し、前記下部透明電極および前記上部透明電極の一方は画素電極であり、他方は共通電極であり、前記シールド層は前記共通電極と電気的に接続されており、前記基板の法線方向から見たとき、前記シールド層は、前記第1のTFTの前記酸化物半導体層のチャネル領域の少なくとも一部と重なるように配置された第2ゲート電極を含み、(a)前記第2ゲート電極は、前記無機絶縁層上に、前記無機絶縁層の上面と接するように配置されている、あるいは、(b)前記第1のTFTの前記チャネル領域上において、前記誘電体層は前記無機絶縁層の上面と接しており、かつ、前記第2ゲート電極は前記誘電体層上に、前記誘電体層の上面と接するように配置されている。
 ある実施形態において、前記工程(B)と前記工程(C)との間に、前記無機絶縁層上に有機絶縁層を形成し、前記有機絶縁層に前記無機絶縁層の一部を露出する開口部を形成する工程をさらに包含し、前記開口部は、前記基板の法線方向から見たとき、前記第1のTFTの前記酸化物半導体層のチャネル領域と少なくとも重なるように配置されており、前記シールド層は、前記有機絶縁層上に位置するシールド部と、前記開口部の側壁上に位置する接続部と、前記開口部内において前記無機絶縁層の露出した部分上に位置する前記第2ゲート電極とを含む。
 本発明の一実施形態によると、オフリーク電流の低減された酸化物半導体TFTを有する回路を備えた、小型化が可能な半導体装置が提供される。
第1の実施形態の半導体装置1001を説明するための模式的な平面図である。 (a)および(b)は、半導体装置1001における第1のTFT101の一例を示す断面図および平面図であり、(c)は回路の一部を示す図である。 バックゲート構造TFTのId-Vg特性のバックゲート電位依存性を例示する図である。 (a)および(b)は、それぞれ、第1のTFT101の他の例を示す平面図である。 (a)は、半導体装置1002における画素領域を例示する平面図、(b)は第2のTFT201の一例を示す断面図である。 第1の実施形態の他の半導体装置1002における第1のTFT101および第2のTFT201の模式的な断面図である。 第1の実施形態のさらに他の半導体装置1003における第1のTFT101および第2のTFT201の模式的な断面図である。 第1の実施形態のさらに他の半導体装置1004における第1のTFT101および第2のTFT201の模式的な断面図である。 第1の実施形態のさらに他の半導体装置1005における第1のTFT101および第3のTFT301の模式的な断面図である。 (a)および(b)は、半導体装置1002の製造方法を説明するための工程断面図である。 (a)および(b)は、半導体装置1002の製造方法を説明するための工程断面図である。 第2の実施形態の半導体装置1006における第1のTFT101、第2のTFT201および第3のTFT301を例示する断面図である。 第2の実施形態の他の半導体装置1007における第1のTFT101、第2のTFT201および第3のTFT301の模式的な断面図である。 (a)および(b)は、それぞれ、第3の実施形態の半導体装置1008を説明するための模式的な平面図である。 半導体装置1008におけるゲートドライバ50の等価回路の一例を示す図である。 (a)は、半導体装置1008の一部の画素領域を例示する平面図であり、(b)は、(a)に示す画素領域に設けられる透明導電層150(共通電極CEおよびシールド層30を含む)の一例を示す平面図である。 第3のTFT301を例示する平面図である。 (a)および(b)は、それぞれ、バックゲートコンタクト部210を有する参考例1のTFT2001の平面図および断面図である。 従来のシールド層を説明するための平面図である。 アモルファスシリコンTFTおよび酸化物半導体TFTのドレイン電流(Id)-ゲート電圧(Vg)特性を例示するグラフである。
 (第1の実施形態)
 以下、図面を参照しながら、本発明による半導体装置の第1の実施形態を説明する。本実施形態の半導体装置は、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。ここでは、アクティブマトリクス基板を例に説明する。
 図1は、本実施形態の半導体装置(アクティブマトリクス基板)1001を説明するための模式的な平面図である。
 半導体装置1001は、複数の画素領域を含む表示領域800と、表示領域800以外の領域(非表示領域)900とを有している。「画素領域」は、表示装置における画素に対応する領域であり、本明細書では、単に「画素」と呼ぶこともある。
 表示領域800には、複数のゲート配線GLと複数のソース配線SLとが形成されており、これらの配線で規定されたそれぞれの領域が「画素」となる。複数の画素はマトリクス状に配置されている。各画素において、複数のソース配線SLと複数のゲート配線GLとの各交点の付近には、不図示のTFT(画素TFT)が形成されている。本実施形態では、画素TFTとして、例えば、バックゲート電極を有していない、ボトムゲート構造の酸化物半導体TFTを用いる。各画素には画素電極(図示せず)が形成されている。各画素TFTのドレイン電極は、画素電極と電気的に接続されている。
 また、表示領域800には、共通信号が印加される共通電極(図示せず)が設けられている。共通電極は、共通配線(図示せず)に接続されている。画素電極および共通電極は、誘電体層を介して部分的に重なるように配置されている。共通電極上に誘電体層を介して画素電極が配置されていてもよいし、画素電極上に誘電体層を介して共通電極が配置されていてもよい。本明細書では、画素電極および共通電極のうちの基板側に位置する電極を「下部透明電極」、もう一方の電極を「上部透明電極」と呼ぶことがある。
 非表示領域900には、ゲートドライバ回路940、検査回路970、ソース切替回路950などの回路、ゲート配線GLまたはソース配線SLと外部配線とを電気的に接続するための端子部などが設けられている。非表示領域900には、上記回路のいずれかの回路素子としてTFT(回路TFT)が形成されている。回路TFTの少なくとも1つは、バックゲート構造TFTである。
 また、表示ムラ対策として、一部または全部の回路(特にゲートドライバ回路940)を覆うようにシールド層30が設けられている。シールド層30は、例えば、画素電極または共通電極と同じ透明導電膜から形成されている。後述するように、本実施形態では、シールド層30の一部を、回路TFTのバックゲート電極として機能させる。
 本実施形態における回路TFTの少なくとも1つは、バックゲート電極を有する酸化物半導体TFT(以下、「第1のTFT」)である。また、画素TFTは、第1のTFTと同一基板上に形成された酸化物半導体TFT(以下、「第2のTFT」)である。第1および第2のTFTは、同じ酸化物半導体膜を用いて形成されていてもよい。なお、半導体装置1001は、第1および第2のTFT以外の酸化物半導体TFTをさらに有していてもよい。
 <第1のTFT>
 まず、図面を参照しながら、回路TFTである第1のTFTの構造を説明する。
 図2(a)および(b)は、半導体装置1001におけるバックゲート構造を有する酸化物半導体TFT(以下、「第1のTFT」と呼ぶ。)101の一例を示す断面図および平面図である。
 第1のTFT101は、基板1と、基板1上に支持されたゲート電極3Aと、ゲート電極(「第1ゲート電極」ともいう。)3Aを覆うゲート絶縁層4と、ゲート絶縁層4上に形成され、活性層となる酸化物半導体層5Aと、ソース電極7Aおよびドレイン電極8Aと、バックゲート電極(「第2ゲート電極」ともいう。)BGとを有している。以下、バックゲート電極BGと区別するために、ゲート電極3Aを「フロントゲート電極」と呼ぶ。酸化物半導体層5Aは、ゲート絶縁層4を介してフロントゲート電極3Aに対向するように配置されている。
 ソース電極7Aおよびドレイン電極8Aは、それぞれ、酸化物半導体層5Aと電気的に接続されている。酸化物半導体層5Aのうちソース電極7Aと接する領域をソースコンタクト領域、ドレイン電極8Aと接する領域をドレインコンタクト領域と呼ぶ。酸化物半導体層5Aのうち、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート絶縁層4を介してフロントゲート電極3Aと重なる領域がチャネル領域となる。
 酸化物半導体層5Aとソース電極7Aおよびドレイン電極8Aとの間に、チャネル領域と接する保護層9を有していてもよい(エッチストップ構造)。ここでは、保護層9は、酸化物半導体層5Aのソースコンタクト領域およびドレインコンタクト領域となる領域をそれぞれ露出する開口を有している。ソース電極7Aおよびドレイン電極8Aはそれぞれ、保護層9の開口内で酸化物半導体層5Aと接している。
 第1のTFT101は層間絶縁層13で覆われている。層間絶縁層13は、無機絶縁層(パッシベーション層)11と、無機絶縁層11上に形成された有機絶縁層12とを含む。有機絶縁層12は平坦化膜であってもよい。無機絶縁層11は、典型的にはSiNx、SiOxなどからなる厚さ例えば100nm以上500nm以下の無機絶縁膜である。有機絶縁層12は、無機絶縁層11よりも厚く、その厚さは例えば1μm以上3μm以下である。有機絶縁層12は、画素TFTの上層の表面を平坦化したり、画素電極とソース配線などとの間で形成される静電容量を低減するため等に用いられる。
 有機絶縁層12は、第1のTFT101の上方に、無機絶縁層11を露出する開口部12Pを有している。基板1の法線方向から見たとき、開口部12Pは、少なくともチャネル領域全体と重なるように配置される。開口部12Pは、酸化物半導体層5A全体と重なるように配置されていてもよい。
 層間絶縁層13上および開口部12P内には、シールド層30が配置されている。図2に示す例では、シールド層30は、下部透明電極(共通電極または画素電極)と同じ透明導電膜を用いて形成されている。シールド層30のうち、開口部12P内で無機絶縁層11の上面と接するように配置された部分は、第1のTFT101のバックゲート電極BGとして機能する。この場合、無機絶縁層11および保護層9がバックゲート電極BGのゲート絶縁層となる。基板1の法線方向から見たとき、バックゲート電極BGは、少なくともチャネル領域と重なるように配置されればよく、酸化物半導体層5A全体と重なるように配置されていてもよい。
 シールド層30(バックゲート電極BGを含む)は、共通電極に電気的に接続されており、共通電位を有する。第1のTFT101を含む回路の一部を図2(c)に例示する。この例に示すように、バックゲート電極BGは、共通電極CEまたは共通配線CLに接続されている。
 なお、例えば特開2014-103142号公報には、有機絶縁層上にバックゲート電極を設ける構造が提案されている。しかし、有機絶縁層の上にバックゲート電極を設けると、半導体層とバックゲート電極との間に比較的厚い有機絶縁層が介在することによって、閾値電圧の変動を抑制する効果が薄れる。これに対し、本実施形態では、有機絶縁層12に開口部12Pを設けることにより、バックゲート電極BGと酸化物半導体層5Aとの間に有機絶縁層が介在しない。バックゲート電極BGと酸化物半導体層5Aとの間には、比較的薄い無機絶縁膜(エッチストップ構造では無機絶縁層11および保護層9、チャネルエッチ構造では無機絶縁層11)のみが配置されるので、バックゲート電極BGによる第1のTFT101の閾値制御を、より適切に行うことが可能である。
 図2に示す例では、シールド層30は、有機絶縁層12の上面、開口部12Pの側面の一部、および開口部12Pによって露出した無機絶縁層11の上面に接して形成されている。シールド層30のうち有機絶縁層12上に位置する部分をシールド部30s、開口部12P内において第1のTFT101の上方に位置する部分をバックゲート電極BG、シールド部30sとバックゲート電極BGとの間に位置する部分を接続部30cと呼ぶ場合がある。シールド部30sは、表示ムラを抑える機能を有する。接続部30cは、開口部12Pの側壁上に位置する部分を含む。接続部30cは、シールド部30sとバックゲート電極BGとが略同電位になるように設けられていればよく、その幅、形状などは特に限定しない。また、シールド層30は、シールド部30sとバックゲート電極BGとの間に開口30pを有していてもよい。開口30pが設けることにより、ソース配線とシールド層30間、及び、ゲート配線とシールド層30間で形成される静電容量が低減される。
 シールド層30が共通電極と同じ透明導電膜から形成されている場合には、シールド層30と共通電極とは一体的に形成されていてもよい。あるいは、シールド層30と共通電極とは分離しており、他の導電膜(例えば画素電極と同じ透明導電膜)を介して電気的に接続されていてもよい。一方、シールド層30が画素電極と同じ透明導電膜から形成されている場合には、シールド層30と共通電極または共通配線とは、誘電体層17に設けられたコンタクトホール内で直接接続されていてもよい。あるいは、シールド層30と共通電極または共通配線とは、他の導電膜を介して電気的に接続されていてもよい。
 本実施形態によると、第1のTFT101のオフリーク電流を、バックゲートを有さないTFTよりも低減できる。この理由を、図面を参照しながら以下に説明する。
 図3は、バックゲート構造TFTのId-Vg特性のバックゲート電位依存性を例示する図である。図3から、バックゲート電位V(bg)が負であれば、閾値電圧がプラスシフトすることが分かる。
 本実施形態におけるバックゲート電極BGはシールド層30の一部であり、共通電位(コモン電位ともいう)を有している。共通電位は、例えば-1V~―2Vである。図3から分かるように、バックゲート電極BGに負の電位を与えると、第1のTFT101の閾値電圧はプラス方向にシフトする。閾値電圧がプラスシフトすると、オフリーク電流が小さくなるため、オフリーク電流に起因する回路の動作不良を抑制できる。
 通常、バックゲートTFTを備えた半導体装置では、バックゲート電極と他の導電層(例えばゲート電極、配線、及び、ソース配線など)とを電気的に接続するためのバックゲートコンタクト部が別途設けられる。このため、バックゲート電極を有していないTFTと比べて、TFTの形成に要する面積(素子面積)が増大するという問題がある。
 図18(a)および(b)は、バックゲートコンタクト部を有する参考例1のTFT2001の平面図および断面図である。図18(b)は、図18(a)のII-II’線に沿った断面を示す。図18では、図2と同じ構成要素には同じ参照符号を付している。
 参考例1のTFT2001は、バックゲート電極BGとソース電極7Aとを電気的に接続するバックゲートコンタクト部210を有している。バックゲートコンタクト部210では、バックゲート電極BGは、層間絶縁層に形成されたコンタクトホール内で、ソース電極7A(またはソース配線)に接続されている。このように、コンタクトホールを含むバックゲートコンタクト部210を設けると、素子面積が大きく増大してしまう。
 これに対し、本実施形態では、シールド層30の一部をバックゲート電極BGとして利用するので、バックゲート電極BGの追加に伴って、バックゲート電極BGに電位を与えるためのコンタクト部を別途設ける必要がない。従って、回路面積を増大させることなく、回路TFTの一部または全部にバックゲート電極BGを設けることができる。よって、非表示領域の面積を小さくすることが可能である(狭額縁化)。
 なお、ゲートドライバ回路上にシールド層を設ける構成については、例えば特開2008-203761号公報などに記載されている。参考のために、特開2008-203761号公報の開示内容の全てを本明細書に援用する。この文献からも分かるように、従来は、シールド層による回路TFTの特性変動を抑制するために、回路TFT上に、平坦化膜などの比較的厚い絶縁膜を介してシールド層が設けられていた。回路TFTが平坦化膜で覆われていない場合には、図19に例示するように、回路TFTの上方においてシールド層に開口31を設ける場合もあった。
 本実施形態では、従来の構成とは異なり、シールド層30の一部を無機絶縁層11の上面に配置し、これを利用して回路TFTの閾値電圧を調整するものである。従って、製造プロセスを複雑にすることなく、回路TFTのオフリーク電流を低減でき、回路の信頼性を高めることができる。
 第1のTFT101のバックゲート電極BGの形状は、図2(a)に示す形状に限定されない。バックゲート電極BGは、シールド層30と一体的に形成され、かつ、少なくともチャネル領域を覆うように配置されていればよい。また、シールド層30と同じ電位を有していればよい。
 図4(a)および(b)は、それぞれ、第1のTFT101の他の例を示す平面図である。図4(a)に示すように、シールド層30は、第1のTFT101の上方に開口を有しておらず、第1のTFT101全体を覆っていてもよい。シールド層30のうち、有機絶縁層12の開口部12P内に位置する部分がバックゲート電極BGとして機能する。また、図2(a)では、シールド層30の開口30p内に、フロントゲート電極3Aと略同じサイズを有するバックゲート電極BGが形成されていたが、バックゲート電極BGのサイズはフロントゲート電極3Aのサイズよりも小さくてもよい。例えば、図4(b)に示すように、バックゲート電極BGは、シールド層30の開口30pのエッジの一部からチャネル領域を覆うように延びていてもよい。このような構成によると、ソース配線とシールド層30間、及び、ゲート電極、配線とシールド層30間で形成される静電容量が低減される。
 <第2のTFTおよび画素領域>
 図5(a)および(b)は、それぞれ、本実施形態の半導体装置1002における画素領域を例示する平面図、および第2のTFT201の一例を示す断面図である。
 画素領域のそれぞれは、第2のTFT201、ゲート配線GL、ソース配線SL、画素電極PEおよび共通電極CEを有している。
 第2のTFT201は、第1のTFT101と同様の構成を有するが、バックゲート電極を有していない。第2のTFT201は、基板1上に支持されたゲート電極3Bと、ゲート電極3Bを覆うゲート絶縁層4と、ゲート絶縁層4上に形成され、活性層となる酸化物半導体層5Bと、ソース電極7Bおよびドレイン電極8Bとを有している。ソース電極7Bおよびドレイン電極8Bは、それぞれ、酸化物半導体層5Bと電気的に接続されている。ゲート電極3Bは、ゲート配線GLに電気的に接続されている。ソース電極7Bは、ソース配線SLに電気的に接続されている。酸化物半導体層5Bとソース電極7Bおよびドレイン電極8Bとの間に、チャネル領域を覆う保護層9を有していてもよい(エッチストップ構造)。
 本実施形態では、第1のTFT101および第2のTFT201のゲート電極3A、3Bは同じ導電膜から形成され、酸化物半導体層5A、5Bは同じ酸化物半導体膜から形成され、ソースおよびドレイン電極7A、7B、8A、8Bは同じ導電膜から形成されている。
 第2のTFT201上には、無機絶縁層11および有機絶縁層12を含む層間絶縁層13が延設されている。層間絶縁層13の上方には下部透明電極15、および、下部透明電極15の上に誘電体層17を介して配置された上部透明電極19が形成されている。図示していないが、上部透明電極19は、画素ごとにスリットまたは切り欠き部を有する。この例では、下部透明電極15は共通電極CEであり、上部透明電極19は画素電極PEである。このような電極構造は、例えば国際公開第2012/086513号に記載されている。なお、下部透明電極15が画素電極PE、上部透明電極19が共通電極CEであってもよい。このような電極構造は、例えば特開第2008-032899号公報、特開第2010-008758号公報に記載されている。参考のため、国際公開第2012/086513号、特開第2008-032899号公報および特開第2010-008758号公報の開示内容の全てを本明細書に援用する。
 画素電極PE(ここでは上部透明電極19)は画素ごとに分離されている。第2のTFT201のドレイン電極8Bは、対応する画素電極PEに電気的に接続されている。この例では、層間絶縁層13および保護層9に、ドレイン電極8Bに達するコンタクトホール(画素コンタクトホール)CH1が形成されており、層間絶縁層13上および画素コンタクトホールCH1内に、画素コンタクトホールCH1内でドレイン電極8Bと直接接するように上部透明電極19が設けられている。
 共通電極CE(ここでは下部透明電極15)は、画素ごとに分離されていなくてもよい。この例では、共通電極CEは、各画素の第2のTFT201上に開口15pを有している。共通電極CEは、第2のTFT201上に位置する領域を除いて、表示領域の略全体に亘って形成されていてもよい。
 本実施形態における第1のTFT101および第2のTFT201は、例えばエッチストップ型のTFTである。エッチストップ型のTFTでは、図2および図5に示すように、チャネル領域上に保護層(エッチストップ層)が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のTFTは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
 なお、第1のTFT101および第2のTFT201は、チャネルエッチ型のTFTであってもよい。図6は、第1および第2TFT101、201としてチャネルエッチ型のTFTを用いた半導体装置1002を例示する断面図である。チャネルエッチ型のTFTでは、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。チャネルエッチ型のTFTは、例えば酸化物半導体層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。ソース・ドレイン分離工程において、チャネル領域の表面部分がエッチングされる場合がある。
 <変形例>
 以下、図7~図9を参照しながら、本実施形態の半導体装置の他の例を説明する。これらの図では、図2および図5と同様の構成要素には同じ参照符号を付し、説明を省略する。
 図2に示す例では、下部透明電極15と同じ透明導電膜から、前述したシールド層30を形成しているが、図7に例示するように、上部透明電極19(ここでは画素電極PE)と同じ透明導電膜からシールド層30を形成してもよい。図7に示す半導体装置1003では、有機絶縁層12は、TFT101上に開口部12Pを有している。誘電体層17およびシールド層30は、有機絶縁層12上および開口部12P内に配置されている。開口部12P内において、誘電体層17は無機絶縁層11の上面と接しており、シールド層30は誘電体層17の上面と接している。シールド層30のうち、有機絶縁層12の開口部12P内に位置し、無機絶縁層11および誘電体層17を介してチャネル領域と重なる部分はバックゲート電極BGとして機能する。
 また、図8に例示するように、下部透明電極15が画素電極PEであり、上部透明電極19が共通電極CEであってもよい。
 さらに、本実施形態の半導体装置は、バックゲート構造を有さない他の回路TFTをさらに含んでいてもよい。図9は、本実施形態のさらに他の半導体装置1005を例示する断面図である。半導体装置1005は、第1のTFT101と、他の回路TFT(以下、「第3のTFT」)301とを含む。これらの回路TFTは、同じ回路内に形成されていてもよい。この例では、有機絶縁層12は、第3のTFT301を覆っているが、第1のTFT101の上方において開口部12Pを有している。シールド層30は、有機絶縁層12上および開口部12P内に設けられている。開口部12P内において、第1のTFT101の上に位置する部分はバックゲート電極BGとして機能する。また、シールド層30は、第3のTFT301上で開口31を有している。これにより、シールド層30による第1のTFT301の特性変動をより確実に抑制できる。なお、シールド層30は、第3のTFT301上に比較的厚い有機絶縁層12を介して設けられているので、第3のTFT301上で開口31を有していなくてもよい。
 <半導体装置の製造方法>
 図面を参照しながら、半導体装置1002(図6)を製造する方法を例に、本実施形態の半導体装置の製造方法を説明する。
 まず、図10(a)に示すように、公知の方法により、基板1上に、第1のTFT101を含む回路、第2のTFT201、ゲート配線GL、ソース配線SLなどを形成する。
 具体的には、基板1上に、ゲート配線GLおよびゲート電極3A、3Bを含むゲート配線層を形成する。基板としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板(樹脂基板)などを用いることができる。ゲート配線層は、スパッタ法などによって基板1上にゲート用導電膜(厚さ:例えば50nm以上500nm以下)を形成し、これをパターニングすることによって得られる。ゲート用導電膜として、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
 続いて、ゲート配線層を覆うように、CVD法等によってゲート絶縁層(厚さ:例えば200nm以上500nm以下)4を形成する。ゲート絶縁層4としては、酸化珪素(SiOx)層、窒化珪素(SiNx)層、酸化窒化珪素(SiOxNy;x>y)層、窒化酸化珪素(SiNxOy;x>y)層等を適宜用いることができる。ゲート絶縁層4は積層構造を有していてもよい。
 次いで、ゲート絶縁層4上に酸化物半導体膜を形成し、酸化物半導体膜(厚さ:例えば30nm以上200nm以下)をパターニングすることにより、回路TFTの活性層となる酸化物半導体層5A、画素TFTの活性層となる酸化物半導体層5Bを形成する。酸化物半導体膜は積層構造を有していてもよい。
 エッチストップ構造のTFTを形成する場合には、ここで、TFTのエッチストップ層(チャネル保護層)となる保護層(厚さ:例えば30nm以上200nm以下)を形成する。保護層として、酸化珪素(SiOx)層、窒化珪素(SiNx)層、酸化窒化珪素(SiOxNy;x>y)層、窒化酸化珪素(SiNxOy;x>y)層等を適宜用いることができる。保護層は、積層構造を有していてもよい。次いで、保護層のパターニングを行い、酸化物半導体層5A、5Bのソースコンタクト領域を露出するソース開口部、およびドレインコンタクト領域を露出するドレイン開口部を形成する。
 この後、基板1上にソース用導電膜(厚さ:例えば50nm以上500nm以下)を形成し、これをパターニングすることにより、ソース配線SL、酸化物半導体層5A、5Bに接するソース電極7A、7Bおよびドレイン電極8A、8Bを形成し、第1のTFT101および第2のTFT201を得る。ソース用導電膜として、アルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。
 次いで、第1のTFT101および第2のTFT201を覆うように、例えばCVD法により、無機絶縁層(厚さ:例えば100~500nm、好ましくは200~500nm)11を形成する。
 無機絶縁層11として、酸化珪素(SiOx)膜、窒化珪素(SiNx)膜、酸化窒化珪素(SiOxNy;x>y)膜、窒化酸化珪素(SiNxOy;x>y)膜等の無機絶縁膜(パッシベーション膜)を用いることができる。無機絶縁層11は積層膜であってもよい。
 続いて、図10(b)に示すように、無機絶縁層11上に有機絶縁層(厚さ;例えば1~3μm、好ましくは2~3μm)12を形成する。有機絶縁層12として、感光性樹脂材料を含む有機絶縁膜を形成してもよい。次いで、フォトリソ工程によって有機絶縁層12のパターニングを行い、有機絶縁層12に開口部12P、12Qを設ける。開口部12Pは、無機絶縁層11のうち第1のTFT101上に位置する部分を露出し、開口部12Qは、無機絶縁層11のうち第2のTFT201のドレイン電極8B上に位置する部分を露出するように配置される。
 続いて、図11(a)に示すように、共通電極CEとなる下部透明電極15と、シールド層30とを形成する。下部透明電極15およびシールド層30は、有機絶縁層12上および開口部12P、12Q内に、第1の透明導電膜(厚さ:例えば50nm以上200nm以下)を形成し、これをパターニングすることによって得られる。第1の透明導電膜として、例えばITO(インジウム・錫酸化物)膜、In-Zn-O系酸化物(インジウム・亜鉛酸化物)膜、ZnO膜(酸化亜鉛膜)などを用いることができる。
 続いて、図11(b)に示すように、下部透明電極15を覆うように誘電体層17を形成する。誘電体層17として、窒化珪素(SiNx)膜、酸化珪素(SiOx)膜、酸化窒化珪素(SiOxNy;x>y)膜、窒化酸化珪素(SiNxOy;x>y)膜等を適宜用いることができる。下部透明電極15、誘電体層17および上部透明電極19によって補助容量を構成する場合には、誘電体層17として、誘電率と絶縁性の観点からSiNxが好適に用いられ得る。誘電体層17の厚さは、例えば70nm以上300nm以下である。
 この後、不図示のレジスト層を形成し、レジスト層および有機絶縁層12をエッチングマスクとして、誘電体層17および無機絶縁層11のエッチングを行い、画素コンタクトホールCH1を形成する。
 次いで、誘電体層17上および画素コンタクトホールCH1内に第2の透明導電膜を形成し、これをパターニングすることにより、画素電極PEとなる上部透明電極19を得る。第2の透明導電膜の好適な材料および厚さは、第1の透明導電膜と同じであってもよい。このようにして、半導体装置1002が製造される。
 以上のような方法によれば、バックゲート電極BGを設ける工程を新たに追加することなく、従来の表示装置用TFT基板の作製プロセスを利用して各TFT101、201を作製することができる。
 <酸化物半導体について>
 酸化物半導体層5A、5Bに含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
 酸化物半導体層5A、5Bは、2層以上の積層構造を有していてもよい。酸化物半導体層5A、5Bが積層構造を有する場合には、酸化物半導体層5A、5Bは、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層5A、5Bが上層と下層とを含む2層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
 非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開2014-007399号公報に記載されている。参考のために、特開2014-007399号公報の開示内容の全てを本明細書に援用する。
 酸化物半導体層5A、5Bは、例えば、In、GaおよびZnのうち少なくとも1種の金属元素を含んでもよい。本実施形態では、酸化物半導体層5A、5Bは、例えば、In-Ga-Zn-O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む。ここで、In-Ga-Zn-O系の半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、GaおよびZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。このような酸化物半導体層5A、5Bは、In-Ga-Zn-O系の半導体を含む酸化物半導体膜から形成され得る。
 In-Ga-Zn-O系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質In-Ga-Zn-O系の半導体としては、c軸が層面に概ね垂直に配向した結晶質In-Ga-Zn-O系の半導体が好ましい。
 なお、結晶質In-Ga-Zn-O系の半導体の結晶構造は、例えば、上述した特開2014-007399号公報、特開2012-134475号公報、特開2014-209727号公報などに開示されている。参考のために、特開2012-134475号公報および特開2014-209727号公報の開示内容の全てを本明細書に援用する。In-Ga-Zn-O系半導体層を有するTFTは、高い移動度(a-SiTFTに比べ20倍超)および低いリーク電流(a-SiTFTに比べ100分の1未満)を有しているので、駆動TFT(例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるTFT)および画素TFT(画素に設けられるTFT)として好適に用いられる。
 酸化物半導体層5A、5Bは、In-Ga-Zn-O系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばIn-Sn-Zn-O系半導体(例えばIn23-SnO2-ZnO;InSnZnO)を含んでもよい。In-Sn-Zn-O系半導体は、In(インジウム)、Sn(スズ)およびZn(亜鉛)の三元系酸化物である。あるいは、酸化物半導体層5A、5Bは、In-Al-Zn-O系半導体、In-Al-Sn-Zn-O系半導体、Zn-O系半導体、In-Zn-O系半導体、Zn-Ti-O系半導体、Cd-Ge-O系半導体、Cd-Pb-O系半導体、CdO(酸化カドミウム)、Mg-Zn-O系半導体、In-Ga-Sn-O系半導体、In-Ga-O系半導体、Zr-In-Zn-O系半導体、Hf-In-Zn-O系半導体などを含んでいてもよい。
 (第2の実施形態)
 第2の実施形態の半導体装置は、層間絶縁層13が有機絶縁層を含まない点で、第1の実施形態の半導体装置1001~1005と異なっている。
 図12は、本実施形態の半導体装置1006における第1のTFT101および第2のTFT201を例示する断面図である。図2および図5と同様の構成要素には同じ参照符号を付している。以下、前述の実施形態と異なる点を説明する。
 半導体装置1006では、層間絶縁層13は無機絶縁層(パッシベーション膜)11を有しているが、平坦化膜あるいは有機絶縁膜を含んでいない。無機絶縁層11上には、シールド層30、下部透明電極15、誘電体層17および上部透明電極19が設けられている。シールド層30は、無機絶縁層11の上面と接して設けられている。この例では、シールド層30は、下部透明電極15と同じ透明導電膜から形成されている。シールド層30の一部は、無機絶縁層11を介して酸化物半導体層5Aのチャネル領域と重なっており、バックゲート電極BGとして機能する。
 半導体装置1006は、バックゲート構造を有さない他の回路TFT(第3のTFT)301をさらに含んでいてもよい。シールド層30は、第3のTFT301のチャネル領域上で開口30tを有していてもよい。これにより、第3のTFT301の特性に対するシールド層30の影響を抑えることができるので、一部の回路TFTのみの閾値電圧をプラスシフトさせることが可能になる。
 従来の半導体装置では、層間絶縁層13が平坦化膜を含まず、パッシベーション膜のみで構成されるときには、ゲートドライバ回路などの周辺回路上に配置されるシールド層には、通常、回路TFT上に位置する開口が設けられる(図19参照)。シールド層による回路TFTの特性変動を抑えるためである。これに対し、本実施形態では、回路TFTのうちバックゲート構造にしたいTFTのチャネル領域上では、シールド層30を開口しない。このため、シールド層30を、一部または全部の回路TFTのバックゲート電極BGとして機能させることができる。
 図13は、本実施形態の他の半導体装置1007を示す断面図である。図13に示すように、有機絶縁層12は表示領域に形成され、非表示領域の回路上では除去されていてもよい。
 本実施形態の半導体装置の構造は、図12および図13に示す構造に限定されない。第1のTFT101および第2のTFT201はエッチストップ型でもよい。また、下部透明電極15が画素電極PE、上部透明電極19が共通電極CEであってもよい。さらに、上部透明電極19と同じ透明導電膜を用いてシールド層30を形成してもよい。
 (第3の実施形態)
 第3の実施形態の半導体装置は、一部または全部の回路TFTが画素領域に形成されている点で、前述の実施形態と異なる。
 ここでは、ゲートドライバ回路が複数の画素領域内に分散して形成されている場合を例に、本実施形態の半導体装置の構成を説明する。画素内にゲートドライバを設ける構成は、例えば本出願人による国際公開第2014/069529号などに開示されている。参考のため、国際公開第2014/069529号を本明細書に援用する。
 図14(a)は、本実施形態の半導体装置1008を模式的に示す平面図である。半導体装置1008は、行方向に配列された複数のゲート配線GLと、列方向に配列された複数のソース配線SLとを有している。表示領域800は、複数の画素領域を含んでいる。ゲート配線GLとソース配線SLとによって包囲される領域が画素領域となる。非表示領域900にはソースドライバ等の回路が設けられている。ゲートドライバ50は、表示領域800内に配置されている。
 図14(b)は、半導体装置1008の模式的な平面図であり、ソース配線SLを省略している。図示するように、ゲートドライバ50は、表示領域800における隣接する2つのゲート配線GLの間に設けられている。ゲートドライバ50は、複数の画素領域に分散して形成されている。この例では、各ゲート配線GLは4つのゲートドライバ50に接続されている。各ゲートドライバ50の配線L1は、非表示領域900に設けられた端子部902gに接続されている。端子部902gは、制御回路904及び電源905と接続されている。端子部902gは、制御回路904及び電源905から出力される制御信号(CKA、CKB)や電源電圧信号等の信号を受け取る。端子部902gに入力された制御信号(CKA、CKB)及び電源電圧信号等の信号は、配線L1を介して各ゲートドライバ50に供給される。ゲートドライバ50は、供給される信号に応じて、接続されているゲート配線GLに対し、選択状態と非選択状態の一方を示す電圧信号を出力するとともに、次段のゲート配線GLにその電圧信号を出力する。以下の説明において、選択状態と非選択状態のそれぞれに対応する電圧信号を走査信号と呼ぶことがある。
 非表示領域900には、また、ソースドライバ903と、ソースドライバ903とソース配線SLとを接続する端子部902sが形成されている。ソースドライバ903は、表示制御回路904から入力される制御信号に応じて、各ソース配線SLにデータ信号を出力する。
 図15は、ゲート配線GL(n-1)とゲート配線GL(n-2)との間に配置され、ゲート配線GL(n-1)線を駆動するゲートドライバ50の等価回路の一例を示す図である。ゲートドライバ50は、回路TFTとしてTFT-A~TFT-Jと、キャパシタCbstと、端子111~120と、ローレベルの電源電圧信号が入力される端子群とを有する。
 端子111、112は、前段のGL(n-2)のゲート配線GLを介してセット信号(S)を受け取る。なお、GL(1)のゲート配線GLに接続されているゲートドライバ50の端子111、112は、表示制御回路904から出力されるゲートスタートパルス信号(S)を受け取る。端子113~115は、表示制御回路904から出力されるリセット信号(CLR)を受け取る。端子116、117は、入力されるクロック信号(CKA)を受け取る。端子118、119は、入力されるクロック信号(CKB)を受け取る。端子120は、セット信号(OUT)を後段のゲート配線GLに出力する。
 クロック信号(CKA)とクロック信号(CKB)は、一水平走査期間毎に位相が反転する2相のクロック信号である。図15は、GL(n-1)のゲート配線GLを駆動するゲートドライバ50を例示しているが、GL(n)を駆動する後段のゲートドライバ50の場合、端子116、117は、クロック信号(CKB)を受け取り、そのゲートドライバ50の端子118、119は、クロック信号(CKA)を受け取る。つまり、各ゲートドライバ50の端子116及び117と端子118及び119は、隣接する行のゲートドライバ50が受け取るクロック信号と逆位相のクロック信号を受け取る。
 図15において、TFT-Bのソース端子と、TFT-Aのドレイン端子と、TFT-Cのドレイン端子と、キャパシタCbstの一方の電極と、TFT-Fのゲート端子とが接続されている配線をnetAと称する。また、TFT-Cのゲート端子と、TFT-Gのソース端子と、TFT-Hのドレイン端子と、TFT-Iのドレイン端子と、TFT-Jのドレイン端子とが接続されている配線をnetBと称する。
 TFT-Aは、2つのTFT(A1,A2)を直列に接続して構成されている。TFT-Aの各ゲート端子は端子113と接続され、A1のドレイン端子はnetAと接続され、A2のソース端子は電源電圧端子VSSに接続されている。
 TFT-Bは、2つのTFT(B1,B2)を直列に接続して構成されている。TFT-Bの各ゲート端子とB1のドレイン端子は端子111と接続され(ダイオード接続)、B2のソース端子はnetAに接続されている。
 TFT-Cは、2つのTFT(C1,C2)を直列に接続して構成されている。TFT-Cの各ゲート端子はnetBと接続され、C1のドレイン端子はnetAと接続され、C2のソース端子は電源電圧端子VSSに接続されている。
 キャパシタCbstは、一方の電極がnetAと接続され、他方の電極が端子120と接続されている。
 TFT-Dは、ゲート端子が端子118と接続され、ドレイン端子は端子120と接続され、ソース端子は電源電圧端子VSSに接続されている。TFT-Eは、ゲート端子が端子114と接続され、ドレイン端子は端子120と接続され、ソース端子は電源電圧端子VSSに接続されている。TFT-Fは、ゲート端子がnetAと接続され、ドレイン端子は端子116と接続され、ソース端子が出力端子120と接続されている。TFT-Gは、2つのTFT(G1,G2)を直列に接続して構成されている。TFT-Gの各ゲート端子とG1のドレイン端子は端子119と接続され(ダイオード接続)、G2のソース端子はnetBに接続されている。TFT-Hは、ゲート端子が端子117と接続され、ドレイン端子はnetBと接続され、ソース端子は電源電圧端子VSSに接続されている。TFT-Iは、ゲート端子が端子115と接続され、ドレイン端子はnetBと接続され、ソース端子は電源電圧端子VSSに接続されている。TFT-Jは、ゲート端子が端子112と接続され、ドレイン端子はnetBと接続され、ソース端子は電源電圧端子VSSに接続されている。
 なお、図15では、TFT-A、B、C、Gは、2つのTFTを直列に接続して構成されている例を示したが、これらは、1つのTFTで構成されていてもよい。
 本実施形態でも、前述の実施形態と同様に、ゲートドライバ50上に、シールド層(共通電極)が設けられており、シールド層を利用して一部または全部の回路TFTのバックゲート電極を形成している。
 以下、FFS(Fringe Field Switching)モードの表示装置に用いるアクティブマトリクス基板を例に、半導体装置1008のより具体的な構成を説明する。
 図16(a)は、半導体装置1008の一部の画素領域を例示する平面図である。各画素領域には、第1のTFT101、画素TFTである第2のTFT201、画素電極PE(ここでは上部透明電極19)および共通電極CE(ここでは下部透明電極15)に加えて、ゲートドライバ50の一部が設けられている。第1のTFT101は、例えば、図15に示す回路におけるTFT-Aである。画素電極PEには複数のスリット部171(171a、171b)が設けられている。
 シールド層30は、例えば共通電極CEと同じ透明導電膜から形成されている。この例では、共通電極CEとシールド層30とは一体的に形成されている。ここでは、共通電極CEおよびシールド層30を含む層150を「透明導電層」と呼ぶ。
 図16(b)は、透明導電層150を例示する平面図である。図示するように、透明導電層150は、表示領域全体を覆っている。透明導電層150は、第2のTFT201上に開口15pを有している。
 透明導電層150のうち、ゲートドライバ50を構成する各素子および配線を覆う部分はシールド層30として機能し、これにより表示ムラを抑制できる。ゲートドライバ50を横切る断面において、シールド層30は、ゲートドライバ50と画素電極PEとの間に配置されていてもよい。
 一部または全部の回路TFT(ここではTFT-A)の上方において、有機絶縁層12には開口部12Pが形成されている。シールド層30の一部は、開口部12P内に配置され、TFT-Aのバックゲート電極BGとして機能する。
 ゲートドライバ50は、回路を構成する他の回路TFT(第3のTFT)をさらに備えていてもよい。第3のTFTは、例えばバックゲート構造を有していなくてもよい。例えば図17に例示するように、第3のTFT301の少なくともチャネル領域の上方において、透明導電層150は開口31を有していてもよい。
 なお、本実施形態における第1のTFT101および第2のTFT201の断面構造は、前述した種々の実施形態と同様であってもよい。ただし、画素電極PEと同じ層内にシールド層30を形成する場合には、ゲートドライバ50上には画素電極PEが配置されないので、画素電極PEの面積が小さくなる。また、上部透明電極19を共通電極CEとし、共通電極CEとシールド層30とを一体的に形成する場合には、ゲートドライバ50とシールド層30との間に画素電極PEを配置すると、画素電極PEによって回路に誤動作が生じる可能性がある。このため、ゲートドライバ50上には画素電極PEを配置できず、画素電極PEの面積が小さくなる。従って、下部透明電極15が共通電極CEであり、かつ、共通電極CEとシールド層30とが一体的に形成されていることが好ましい。これにより、画素領域全体に対する表示に寄与する領域の割合を高めることができる。但し、特性変動を抑制する為、ゲートドライバ50上のシールド層30の一部を(シールド部30sの一部)除去する場合は、画素電極PEとシールド層30とを同じ層に形成する場合と同様に、画素電極PEの面積が小さくなる。
 第1のTFT101および第2のTFT201は、エッチストップ型でもよいしチャネルエッチ型でもよい。また、透明導電層150と第1のTFT101および第2のTFT201との間に有機絶縁層12を有していることが好ましいが、有機絶縁層12を有していなくてもよい。その場合には、図12に示す断面構造を有し得る。
 上記の第1~第3の実施形態では、第1のTFT101を含む回路としてゲートドライバを例示したが、ゲートドライバ以外の回路であってもよい。
 本発明による実施形態のアクティブマトリクス基板は、FFSモード等の横電界モードで表示を行う液晶表示装置に好適に用いられる。上記の第1~第3の実施形態は、FFSモードで表示を行う液晶表示装置のアクティブマトリクス基板を例に説明したが、本発明による実施形態は、誘電体層を介して形成された2つの透明電極を有する半導体装置に広く適用できる。
 本発明の実施形態は、酸化物半導体TFTおよび酸化物半導体TFTを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス(EL)表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
 1    :基板
 3A、3B   :ゲート電極
 4    :ゲート絶縁層
 5A、5B   :酸化物半導体層
 7A、7B   :ソース電極
 8A、8B   :ドレイン電極
 9    :保護層
 11   :無機絶縁層
 12   :有機絶縁層
 12P  :開口部
 13   :層間絶縁層
 15   :下部透明電極
 15p  :開口
 17   :誘電体層
 19   :上部透明電極
 30   :シールド層
 30c  :シールド層の接続部
 30p  :シールド層の開口
 30s  :シールド層におけるシールド部
 50   :ゲートドライバ
 150  :透明導電層
 101  :第1のTFT(バックゲート構造を有する回路TFT)
 201  :第2のTFT(画素TFT)
 301  :第3のTFT(バックゲート構造を有していない回路TFT)
 800  :表示領域
 900  :非表示領域
 1001、1002、1003、1004、1005、1006、1007、1008
 :半導体装置
 BG   :バックゲート電極
 CE   :共通電極
 PE   :画素電極
 GL   :ゲート配線
 SL   :ソース配線

Claims (19)

  1.  複数の画素を含む表示領域を有する半導体装置であって、
     基板と、
     前記基板上に形成された、第1のTFTおよび第2のTFTを含む複数の酸化物半導体TFTであって、前記第2のTFTは前記複数の画素のそれぞれに配置されている、複数の酸化物半導体TFTと、
     前記第1のTFTを含む少なくとも1つの回路と、
     前記第1のTFTおよび前記第2のTFTを覆う無機絶縁層と、
     前記表示領域において、前記無機絶縁層の上方に設けられた下部透明電極と、
     前記下部透明電極上に誘電体層を介して配置された上部透明電極と、
     前記下部透明電極または前記上部透明電極と同じ透明導電膜から形成され、前記少なくとも1つの回路を覆うシールド層と
    を備え、
     前記複数の酸化物半導体TFTのそれぞれは、第1ゲート電極と、前記第1ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層を介して前記第1ゲート電極に対向するように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有し、
     前記下部透明電極および前記上部透明電極の一方は画素電極であり、他方は共通電極であり、前記第2のTFTの前記ドレイン電極は前記画素電極に電気的に接続されており、
     前記シールド層は、前記共通電極と電気的に接続されており、
     前記基板の法線方向から見たとき、前記シールド層は、前記第1のTFTの前記酸化物半導体層のチャネル領域の少なくとも一部と重なるように配置された第2ゲート電極を含み、
     (a)前記第2ゲート電極は前記無機絶縁層上に、前記無機絶縁層の上面と接するように配置されている、あるいは、(b)前記第1のTFTの前記チャネル領域上において、前記誘電体層は前記無機絶縁層の上面と接しており、かつ、前記第2ゲート電極は前記誘電体層上に、前記誘電体層の上面と接するように配置されている、半導体装置。
  2.  前記第2のTFTには前記第2ゲート電極は設けられていない、請求項1に記載の半導体装置。
  3.  前記複数の酸化物半導体TFTは、第3のTFTをさらに含み、
     前記少なくとも1つの回路は前記第3のTFTを含んでおり、前記第3のTFTには前記第2ゲート電極は設けられていない、請求項1または2に記載の半導体装置。
  4.  前記無機絶縁層と前記下部透明電極および前記シールド層との間に配置された有機絶縁層をさらに含み、
     前記有機絶縁層は、前記無機絶縁層の一部を露出する開口部を有し、前記基板の法線方向から見たとき、前記開口部は、前記第1のTFTの前記酸化物半導体層のチャネル領域と少なくとも重なるように配置されており、
     前記シールド層は、前記有機絶縁層上に位置するシールド部と、前記開口部の側壁上に位置する接続部と、前記開口部内において前記無機絶縁層の露出した部分上に位置する前記第2ゲート電極とを含む、請求項1または2に記載の半導体装置。
  5.  前記シールド層は、前記シールド部と前記第2ゲート電極との間に開口を有する、請求項4に記載の半導体装置。
  6.  前記複数の酸化物半導体TFTは、第3のTFTをさらに含み、
     前記少なくとも1つの回路は前記第3のTFTを含んでおり、
     前記第3のTFTの前記酸化物半導体層は前記有機絶縁層で覆われており、前記シールド層は、前記第3のTFT上に開口を有している、請求項4または5に記載の半導体装置。
  7.  前記有機絶縁層の厚さは1μm以上3μm以下である、請求項4から6のいずれかに記載の半導体装置。
  8.  前記複数の酸化物半導体TFTは、第3のTFTをさらに含み、
     前記少なくとも1つの回路は前記第3のTFTを含んでおり、
     前記無機絶縁層と前記シールド層との間に有機絶縁層が設けられておらず、
     前記シールド層は、前記第3のTFT上に開口を有している、請求項1または2に記載の半導体装置。
  9.  前記少なくとも1つの回路は前記表示領域の周辺に設けられた非表示領域に設けられている、請求項1から8のいずれかに記載の半導体装置。
  10.  前記少なくとも1つの回路は、前記表示領域内に設けられており、
     前記第1のTFTは、前記複数の画素のいずれかに位置し、前記シールド層と前記共通電極とは一体的に形成されている、請求項1から8のいずれかに記載の半導体装置。
  11.  前記無機絶縁層の厚さは100nm以上500nm以下である、請求項1から10のいずれかに記載の半導体装置。
  12.  前記少なくとも1つの回路はゲートドライバを含む、請求項1から11のいずれかに記載の半導体装置。
  13.  前記複数の酸化物半導体TFTはエッチストップ型TFTである、請求項1から12のいずれかに記載の半導体装置。
  14.  前記複数の酸化物半導体TFTはチャネルエッチ型TFTである、請求項1から12のいずれかに記載の半導体装置。
  15.  前記酸化物半導体層は、In-Ga-Zn-O系半導体を含む、請求項1から14のいずれかに記載の半導体装置。
  16.  前記In-Ga-Zn-O系半導体は結晶質部分を含む、請求項15に記載の半導体装置。
  17.  前記酸化物半導体層は積層構造を有する、請求項1から16のいずれかに記載の半導体装置。
  18.  複数の画素が配列された表示領域を有する半導体装置の製造方法であって、
     基板上に、第1のTFTおよび第2のTFTを含む複数の酸化物半導体TFTと、前記第1のTFTを含む少なくとも1つの回路とを形成する工程であって、前記第2のTFTは前記複数の画素のそれぞれに配置される、工程(A)と、
     前記第1のTFTおよび前記第2のTFTを覆うように無機絶縁層を形成する工程(B)と、
     前記無機絶縁層の上方に第1の透明導電膜を形成し、前記第1の透明導電膜をパターニングすることによって下部透明電極を形成する工程(C)と、
     前記下部透明電極上に誘電体層を形成する工程(D)と、
     前記誘電体層上に第2の透明導電膜を形成し、前記第2の透明導電膜をパターニングすることによって上部透明電極を形成する工程(E)と、
     前記第1の透明導電膜または前記第2の透明導電膜をパターニングすることによって、前記少なくとも1つの回路を覆うシールド層とを形成する工程(F)と
    を包含し、
     前記複数の酸化物半導体TFTのそれぞれは、第1ゲート電極と、前記第1ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層を介して前記第1ゲート電極に対向するように配置された酸化物半導体層と、前記酸化物半導体層に接続されたソース電極およびドレイン電極とを有し、
     前記下部透明電極および前記上部透明電極の一方は画素電極であり、他方は共通電極であり、
     前記シールド層は前記共通電極と電気的に接続されており、
     前記基板の法線方向から見たとき、前記シールド層は、前記第1のTFTの前記酸化物半導体層のチャネル領域の少なくとも一部と重なるように配置された第2ゲート電極を含み、
     (a)前記第2ゲート電極は、前記無機絶縁層上に、前記無機絶縁層の上面と接するように配置されている、あるいは、(b)前記第1のTFTの前記チャネル領域上において、前記誘電体層は前記無機絶縁層の上面と接しており、かつ、前記第2ゲート電極は前記誘電体層上に、前記誘電体層の上面と接するように配置されている、半導体装置の製造方法。
  19.  前記工程(B)と前記工程(C)との間に、前記無機絶縁層上に有機絶縁層を形成し、前記有機絶縁層に前記無機絶縁層の一部を露出する開口部を形成する工程をさらに包含し、
     前記開口部は、前記基板の法線方向から見たとき、前記第1のTFTの前記酸化物半導体層のチャネル領域と少なくとも重なるように配置されており、
     前記シールド層は、前記有機絶縁層上に位置するシールド部と、前記開口部の側壁上に位置する接続部と、前記開口部内において前記無機絶縁層の露出した部分上に位置する前記第2ゲート電極とを含む、請求項18に記載の半導体装置の製造方法。
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