KR102497286B1 - 디스플레이 장치 - Google Patents

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Abstract

본 발명은 발광 균일도가 향상된 디스플레이 장치를 위하여, 구동 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소를 구비하고, 상기 화소는, 구동 채널영역, 구동 소스영역, 및 구동 드레인영역을 포함하는, 구동 반도체층; 일부가 상기 구동 채널영역과 중첩하는, 제1 전극층; 및 상기 제1 전극층 상에 배치되며, 상기 제1 전극층과 중첩하는, 제2 전극층; 상기 제2 전극층 상에 배치되는, 화소전극; 상기 화소전극 상에 배치되며, 상기 화소전극의 상면의 적어도 일부를 노출시켜 발광영역을 정의하는 개구를 갖는, 화소정의막; 및 상기 제1 전극층과 상기 화소전극 사이에 개재되며, 상기 발광영역의 중심을 지나도록 상기 발광영역과 적어도 일부가 중첩하는 연장부를 포함하는, 도전층을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 발광 균일도가 향상된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 회로소자들을 포함한다. 회로소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였으며, 이러한 박막트랜지스터들에 전기적 신호를 전달하는 배선들의 개수 역시 증가하였다.
그러나 이러한 종래의 디스플레이 장치에는, 소형 또는 해상도가 높은 디스플레이 장치를 구현하기 위해 디스플레이 장치에 포함되는 박막트랜지스터들의 구성요소들 및/또는 배선들 사이의 간격이 줄어들면서 구동 박막트랜지스터의 기생 커패시턴스와 같은 요소들이 증가하고, 이는 발광 균일도 저하로 이어지는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 발광 균일도가 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 구동 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소를 구비하고, 상기 화소는, 구동 채널영역, 구동 소스영역, 및 구동 드레인영역을 포함하는, 구동 반도체층; 일부가 상기 구동 채널영역과 중첩하는, 제1 전극층; 및 상기 제1 전극층 상에 배치되며, 상기 제1 전극층과 중첩하는, 제2 전극층; 상기 제2 전극층 상에 배치되는, 화소전극; 상기 화소전극 상에 배치되며, 상기 화소전극의 상면의 적어도 일부를 노출시켜 발광영역을 정의하는 개구를 갖는, 화소정의막; 및 상기 제1 전극층과 상기 화소전극 사이에 개재되며, 상기 발광영역의 중심을 지나도록 상기 발광영역과 적어도 일부가 중첩하는 연장부를 포함하는, 도전층을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 평면 상에서, 상기 발광영역은 상기 연장부와 중첩되는 중첩영역, 상기 중첩영역을 기준으로 일측에 위치한 제1 영역 및 상기 중첩영역을 기준으로 타측에 위치한 제2 영역을 갖고, 상기 제1 영역과 상기 제2 영역의 넓이는 동일할 수 있다.
본 실시예에 따르면, 상기 제1 영역과 상기 제2 영역은 상기 중첩영역을 기준으로 서로 대칭될 수 있다.
본 실시예에 따르면, 상기 연장부는 상기 발광영역 전체와 중첩할 수 있다.
본 실시예에 따르면, 상기 도전층은 구동전압이 인가될 수 있다.
본 실시예에 따르면, 상기 화소는, 상기 도전층의 하부이면서 상기 제2 전극층의 상부에 배치되며, 구동전압을 공급하는 하부 구동전압선을 더 포함할 수 있다.
본 실시예에 따르면, 상기 하부 구동전압선과 상기 도전층 사이에 개재되는 절연층을 더 포함하고, 상기 하부 구동전압선과 상기 도전층은, 상기 절연층에 정의된 컨택홀을 통해 서로 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 화소는, 상기 도전층과 상기 제2 전극층 사이에 배치되며, 일측이 상기 제1 전극층에 연결된 노드연결선을 더 포함할 수 있다.
본 실시예에 따르면, 상기 노드연결선은 상기 발광영역과 중첩되며, 상기 연장부는 상기 노드연결선과 상기 발광영역이 중첩되는 영역을 커버할 수 있다.
본 실시예에 따르면, 상기 연장부는 상기 노드연결선을 전체적으로 커버할 수 있다.
본 실시예에 따르면, 상기 제1 전극층은 아일랜드 형상일 수 있다.
본 실시예에 따르면, 상기 화소는, 스캔선 및 데이터선에 연결된 스위칭 박막트랜지스터; 및 상기 스캔선의 스캔신호에 의해 턴온되어 상기 구동 박막트랜지스터를 다이오드 연결시키는 보상 박막트랜지스터;를 더 포함하고, 상기 노드연결선의 타측은 상기 보상 박막트랜지스터에 연결될 수 있다.
본 실시예에 따르면, 상기 화소는, 보상 채널영역, 보상 소스영역 및 보상 드레인영역을 포함하는, 보상 반도체층; 및 상기 보상 채널영역과 중첩하는 보상 게이트전극;을 포함하는 보상 박막트랜지스터를 더 구비하고, 상기 보상 소스영역 및 상기 보상 드레인영역 중 어느 하나는, 상기 구동 소스영역 및 상기 구동 드레인영역 중 어느 하나와 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 도전층은, 상기 보상 게이트전극의 적어도 일부와 중첩할 수 있다.
본 실시예에 따르면, 상기 도전층은 제1 방향으로 연장되며 구동전압이 인가되는 배선부 더 포함하고, 상기 배선부는 상기 발광영역과 비중첩할 수 있다.
본 실시예에 따르면, 상기 연장부는 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
본 실시예에 따르면, 상기 배선부와 상기 연장부는 일체(一體)로 구비될 수 있다.
본 발명의 다른 관점에 따르면, 구동 박막트랜지스터 및 스토리지 커패시터를 각각 포함하며, 제1 색으로 발광하며 제1 화소전극을 포함하는 제1 화소, 제2 색으로 발광하며 제2 화소전극을 포함하는 제2 화소 및 제3 색으로 발광하며 제3 화소전극을 포함하는 제3 화소; 상기 제1 화소전극의 상면의 적어도 일부를 노출시켜 제1 발광영역을 정의하는 제1 개구, 상기 제2 화소전극의 상면의 적어도 일부를 노출시켜 제2 발광영역을 정의하는 제2 개구 및 상기 제3 화소전극의 상면의 적어도 일부를 노출시켜 제3 발광영역을 정의하는 제3 개구를 갖는, 화소정의막; 상기 제1 화소전극 하부에 배치되며, 제1 방향으로 연장된 제1 배선부 및 상기 제1 배선부로부터 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 발광영역의 중앙부를 지나도록 상기 제1 발광영역과 적어도 일부가 중첩하는 제1 연장부를 포함하는, 제1 도전층; 및 상기 제2 화소전극 하부에 배치되며, 상기 제1 배선부와 소정 간격 이격되어 제1 방향으로 연장된 제2 배선부 및 상기 제2 배선부로부터 제1 방향과 교차하는 제2 방향으로 연장된 제2 연장부를 포함하는, 제2 도전층;을 구비하고, 상기 제1 연장부는 상기 제1 배선부와 상기 제2 배선부를 연결할 수 있다.
본 실시예에 따르면, 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 펜타일(Pentile) 타입으로 배열될 수 있다.
본 실시예에 따르면, 상기 제3 화소전극 하부에 배치되며, 상기 제2 배선부와 소정 간격 이격되어 제1 방향으로 연장된 제3 배선부 및 상기 제3 배선부로부터 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제3 발광영역의 중앙부를 지나도록 상기 제3 발광영역과 적어도 일부가 중첩하는 제3 연장부를 포함하는, 제3 도전층;을 더 구비하고, 상기 제2 연장부는 상기 제2 배선부와 상기 제3 배선부를 연결할 수 있다.
본 실시예에 따르면, 상기 제2 연장부는 상기 제2 발광영역과 비중첩할 수 있다.
본 실시예에 따르면, 상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층은 각각 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소에 공급되는 구동전압이 인가되고, 상기 제1 배선부, 상기 제2 배선부 및 상기 제3 배선부는 각각 상기 제1 발광영역, 상기 제2 발광영역 및 상기 제3 발광영역과 비중첩할 수 있다.
본 발명의 또 다른 관점에 따르면, 구동 채널영역, 구동 소스영역, 및 구동 드레인영역을 포함하는, 구동 반도체층; 및 일부가 상기 구동 채널영역과 중첩하는, 제1 전극층;을 각각 포함하는 복수의 구동 박막트랜지스터; 상기 제1 전극층 상에 배치되며, 상기 제1 전극층과 중첩하는, 제2 전극층을 각각 포함하는 복수의 스토리지 커패시터; 상기 제2 전극층 상에 배치되는, 복수의 화소전극들; 상기 복수의 화소전극들 상에 배치되며, 상기 복수의 화소전극들 각각의 상면의 적어도 일부를 노출시켜 복수의 발광영역들을 정의하는 복수의 개구들을 갖는, 화소정의막; 및 제1 방향을 따라 연장되도록 상기 제2 전극층과 상기 복수의 화소전극들 사이에 개재되며, 상기 발광영역을 회피하여 배치되는, 복수의 배선층들을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 복수의 배선층들은 구동전압이 인가될 수 있다.
본 실시예에 따르면, 상기 복수의 배선층들과 동일층에 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 복수의 배선층들을 서로 연결하는 복수의 메쉬 연결층들을 더 구비하고, 상기 복수의 메쉬 연결층의 적어도 일부는 상기 복수의 발광영역들의 적어도 일부와 중첩하며, 중심을 지나도록 배치될 수 있다.
본 실시예에 따르면, 평면 상에서, 상기 복수의 발광영역들의 적어도 일부는 상기 메쉬 연결층과 중첩되는 중첩영역, 상기 중첩영역을 기준으로 일측에 위치한 제1 영역 및 상기 중첩영역을 기준으로 타측에 위치한 제2 영역을 갖고, 상기 제1 영역과 상기 제2 영역은 상기 중첩영역을 기준으로 서로 대칭일 수 있다.
본 실시예에 따르면, 상기 메쉬 연결층은 상기 복수의 발광영역들의 적어도 일부와 전체적으로 중첩할 수 있다.
본 실시예에 따르면, 상기 제2 전극층 상에 배치되며, 일측이 상기 제1 전극층과 전기적으로 연결된, 복수의 노드연결선들을 더 포함하고, 상기 복수의 노드연결선들의 적어도 일부는 상기 복수의 발광영역의 적어도 일부와 중첩할 수 있다.
본 실시예에 따르면, 상기 복수의 메쉬 연결층은 상기 복수의 노드연결선을 커버하도록 중첩할 수 있다.
본 실시예에 따르면, 상기 복수의 배선층들과 상기 복수의 메쉬 연결층들은 서로 일체(一體)로 구비되며, 전체적으로 메쉬 구조를 가질 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 발광 균일도가 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 3은 도 2의 화소의 복수의 박막트랜지스터들, 스토리지 커패시터 및 화소전극의 위치를 개략적으로 나타낸 평면도이다.
도 4는 도 3의 층들 중 하나의 층을 개략적으로 도시하는 평면도이다.
도 5는 도 3의 층들 중 다른 하나의 층을 개략적으로 도시하는 평면도이다.
도 6은 도 3의 층들 중 또 다른 하나의 층을 개략적으로 도시하는 평면도이다.
도 7은 도 3의 층들 중 또 다른 하나의 층을 개략적으로 도시하는 평면도이다.
도 8은 도 3의 층들 중 또 다른 하나의 층을 개략적으로 도시하는 평면도이다.
도 9는 도 3의 층들 중 또 다른 하나의 층을 개략적으로 도시하는 평면도이다.
도 10은 도 3의 A-A, B-B선에 따른 단면도이다.
도 11은 전술한 도 7 내지 도 10에서 일부 구성요소만을 도시한 평면도이다.
도 12 및 도 13은 도 11의 변형 실시예들이다.
도 14 내지 도 21은 본 발명의 또 다른 변형 실시예들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
표시 장치는 화상을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Display), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 음극선관 표시 장치(Cathode Ray Display) 등 일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않으며, 다양한 방식의 디스플레이 장치일 수 있다.
도 1은 본 발명의 일 실시예에 관한 디스플레이 장치를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 디스플레이 장치는 기판(110)을 구비한다. 기판(110)은 디스플레이영역(DA)과 이 디스플레이영역(DA) 외측의 주변영역(PA)을 갖는다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만 본 발명이 이에 한정되는 것은 아니다.
도 2는 도 1의 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 신호선들(121, 122, 123, 171), 신호선들에 연결되어 있는 복수개의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 초기화전압선(124), 구동전압선(172) 및 유기발광소자(OLED)를 포함한다.
도 2에서는 하나의 화소(PX) 마다 신호선들(121, 122, 123, 124, 171) 및 구동전압선(172)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(121, 122, 123, 171) 중 적어도 어느 하나, 또는/및 구동전압선(172)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(121), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(122), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(123), 스캔선(121)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(171), 구동전압(ELVDD)을 전달하며 데이터선(171)과 실질적으로 평행하게 형성되어 있는 구동전압선(172), 구동 박막트랜지스터(T1)를 초기화하는 초기화전압(Vint)을 전달하는 초기화전압선(124)을 포함한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(172)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(121)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(171)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 하부 구동전압선(172)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(171)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(121)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(121)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(122)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압선(124)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 제1 스토리지 축전판(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(123)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 하부 구동전압선(172)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(123)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(123)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔선(122)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압선(124)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔선(122)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 2에서는 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔선(122)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 초기화 박막트랜지스터(T4)는 이전 스캔선(122)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 제2 스토리지 축전판(Cst2)은 구동전압선(172)에 연결되어 있으며, 유기발광소자(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광소자(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다. 또한, 보상 박막트랜지스터(T3)와 초기화 박막트랜지스터(T4) 외의 다른 박막트랜지스터들(T1, T2, T5, T6, T7) 중 적어도 어느 하나가 듀얼 게이트전극을 가질 수도 있는 것과 같이 다양한 변형이 가능하다.
일 실시예에 따른 각 화소(P)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(122)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 초기화전압선(124)으로부터 공급되는 초기화 전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 스캔선(121)을 통해 스캔신호(Sn)가 공급되면, 스캔신호(Sn)에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(171)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(123)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 게이트전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(IOLED)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(IOLED)가 유기발광소자(OLED)에 공급된다.
이하, 도 3 내지 도 10을 참조하여, 도 2에 도시된 화소의 구체적 구조에 대하여 설명한다.
도 3은 도 2의 화소의 복수의 박막트랜지스터들, 스토리지 커패시터 및 화소전극의 위치를 개략적으로 나타낸 배치도이고, 도 4는 내지 도 9는 도 3에 도시된 복수개의 박막트랜지스터들, 스토리지 커패시터 및 화소전극과 같은 구성요소들을 층별로 개략적으로 도시하는 배치도들이며, 도 10은 도 3의 A-A, B-B선에 따른 단면도이다.
도 4 내지 도 9 각각은 동일층에 위치하는 배선, 전극, 반도체층 등의 배치를 도시한 것으로서, 도 4 내지 도 9에 도시된 층들 사이에는 절연층이 개재될 수 있다. 예컨대, 도 4에 도시된 층과 도 5에 도시된 층 사이에는 제1 게이트절연층(141, 도 10 참조)이 개재되고, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 제2 게이트절연층(143, 도 10 참조)이 개재되며, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 제1 층간절연층(150, 도 10 참조)이 개재되고, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 제2 층간절연층(160, 도 10참조)이 개재된다. 그리고, 도 8에 도시된 층과 도 9에 도시된 층 사이에는 평탄화 절연층(180, 도 10 참조)이 개재된다. 전술한 절연층들 중 적어도 일부 절연층에 정의된 콘택홀을 통해, 도 4 내지 도 9에 도시된 층들은 서로 전기적으로 연결될 수 있다.
도 3을 참조하면, 화소(PX)는 스캔신호(Sn), 이전 스캔신호(Sn-1), 발광제어신호(En) 및 초기화전압(Vint)을 각각 인가하며 제2 방향(x 방향, 이하 '행 방향'이라 칭함)을 따라 연장된 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)을 포함한다. 그리고, 화소(PX)는 스캔선(121), 이전 스캔선(122), 발광제어선(123) 및 초기화전압선(124)과 교차하도록 제1 방향(y 방향, 이하 '열 방향'으로 칭함)을 따라 연장되며, 데이터신호(Dm) 및 구동전압(ELVDD)을 각각 인가하는 데이터선(171)과 구동전압선(172)을 포함할 수 있다. 그리고, 화소(PX)는 기생 커패시턴스의 발생을 방지 또는 감소시키는 도전층(178)을 포함한다. 그리고, 화소(PX)는 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(Cst), 이들과 전기적으로 연결된 유기발광소자(OLED, 도 10 참조)를 포함한다. 이하에서는, 설명의 편의를 위해 적층 순서에 따라 설명한다.
도 3, 도 4, 및 도 10을 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7)의 반도체층(130a, 130b, 130c, 130d, 130e, 130f, 130g)은 동일 층에 배치된다.
반도체층(130a 내지 130g)은 기판(110) 상에 배치된 버퍼층(111) 상에 배치된다. 기판(110)은 글라스재, 금속재, 또는 PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱재로 형성될 수 있다. 버퍼층(101)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(130a), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(130b), 보상 박막트랜지스터(T3)의 보상 반도체층(130c), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 반도체층(130d), 동작제어 박막트랜지스터(T5)의 동작제어 반도체층(130e), 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(130f), 및 제2 초기화 박막트랜지스터(T7)의 제2 초기화 반도체층(130g)은, 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
반도체층(130a 내지 130g)은 다결정 실리콘으로 형성될 수 있다. 또는, 반도체층(130a 내지 130g)은 비정질 실리콘이나, G-I-Z-O층 [(In2O3)a(Ga2O3)b(ZnO)c층](a, b, c는 각각 a≥0, b≥0, c＞0의 조건을 만족시키는 실수)와 같은 산화물 반도체층으로 형성될 수 있다. 이하에서는, 설명의 편의를 위하여 다결정 실리콘으로 형성되는 경우를 설명한다.
반도체층(130a 내지 130g)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극과 전기적으로 연결되어 그 자체로서 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 반도체층(130a)은 구동 채널영역(131a), 구동 채널영역(131a)의 양측의 구동 소스영역(176a) 및 구동 드레인영역(177a)을 포함한다. 구동 채널영역(131a)은 다른 채널영역(131b 내지 131g)보다 길게 형성될 수 있다. 예컨대, 구동 채널영역(131a)이 알파벳 "S" 또는 오메가와 같이 복수회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역(131a)이 길게 형성되므로, 구동 게이트전극인 제1 전극층(125a)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 반도체층(130b)은 스위칭 채널영역(131b), 스위칭 채널영역(131b)의 양측의 스위칭 소스영역(176b) 및 스위칭 드레인영역(177b)을 포함한다. 스위칭 드레인영역(177b)은 구동 소스영역(176a)과 연결된다.
보상 반도체층(130c)은 보상 채널영역(131c1, 131c3), 및 채널영역(131c1, 131c3)의 양측의 보상 소스영역(176c) 및 보상 드레인영역(177c)을 포함한다. 보상 반도체층(130c)에 형성되는 보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역(131c1, 131c3)을 구비하며, 보상 채널영역(131c1, 131c3)들 사이의 영역(131c2)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당한다.
제1 초기화 반도체층(130d)은 제1 초기화 채널영역(131d1, 131d3), 제1 초기화 채널영역(131d1, 131d3)의 양측의 제1 초기화 소스영역(176d) 및 제1 초기화 드레인영역(177d)을 포함한다. 제1 초기화 반도층(130D)에 형성되는 제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역(131d1, 131d3)을 구비하며, 제1 초기화 채널영역(131d1, 131d3)들 사이의 영역(131d2)은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역 이면서 다른 하나의 드레인영역에 해당한다.
동작제어 반도체층(130e)은 동작제어 채널영역(131e), 동작제어 채널영역(131e)의 양측의 동작제어 소스영역(176e) 및 동작제어 드레인영역(177e)을 포함한다. 동작제어 드레인영역(177e)은 구동 소스영역(176a)과 연결될 수 있다.
발광제어 반도체층(130f)은 발광제어 채널영역(131f), 발광제어 채널영역(131f)의 양측의 발광제어 소스영역(176f) 및 발광제어 드레인영역(177f)을 포함한다. 발광제어 소스영역(176f)은 구동 드레인영역(177a)과 연결될 수 있다.
제2 초기화 반도체층(130g)은 제2 초기화 채널영역(131g), 제2 초기화 채널영역(131g)의 양측의 제2 초기화 소스영역(176g) 및 제2 초기화 드레인영역(177g)을 포함한다.
도 10을 참조하면, 반도체층(130a 내지 130g) 상에는 제1 게이트절연층(141)이 위치한다. 제1 게이트절연층(141)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1 게이트절연층(141)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 5, 및 도 10을 참조하면, 제1 게이트절연층(141) 상에 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1 전극층(125a)이 배치된다. 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1 전극층(125a)은 동일 물질을 포함한다. 예컨대, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1 전극층(125a)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1 전극층(125a)의 일부 또는 돌출된 부분은 박막트랜지스터(T1 내지 T7)의 게이트전극에 해당한다. 즉, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1 전극층(125a)과 반도체층(130a 내지 130g)이 중첩되는 부분이 게이트전극으로 정의된다.
스캔선(121) 중 스위칭 채널영역(131b) 및 보상 채널영역(131c1, 131c3)과 중첩하는 영역은, 각각 스위칭 게이트전극(125b), 및 보상 게이트전극(125c1, 125c2)에 해당한다. 이전 스캔선(122) 중 제1 초기화 채널영역(131d1, 131d3), 및 제2 초기화 채널영역(131g)과 중첩하는 영역은, 각각 제1 초기화 게이트전극(125d1, 125d2) 및 제2 초기화 게이트전극(125g)에 해당한다. 발광제어선(123) 중 동작제어 채널영역(131e) 및 발광제어 채널영역(131f)과 중첩하는 영역은, 각각 동작제어 게이트전극(125e) 및 발광제어 게이트전극(125f)에 해당한다.
보상 게이트전극(125c1, 125c2)은 제1보상 게이트전극(125c1)과 제2보상 게이트전극(125c2)을 포함하는 듀얼 게이트전극으로서, 누설 전류(leakage current)의 발생을 방지하거나 줄이는 역할을 할 수 있다.
제1 전극층(125a) 중 구동 채널영역(131a)과 중첩하는 부분은, 구동 게이트전극에 해당한다. 제1 전극층(125a)은 구동 게이트전극이면서 동시에 스토리지 커패시터(Cst)의 제1 스토리지 축전판으로 사용된다. 즉, 구동 게이트전극(125a)과 제1 스토리지 축전판(125a)은 일체(一體)인 것으로 이해될 수 있다.
도 10을 참조하면, 스캔선(121), 이전 스캔선(122), 발광제어선(123), 및 제1 전극층(125a) 상에는 제2 게이트절연층(143)이 위치한다. 제2 게이트절연층(143)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2 게이트절연층(143)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 6, 및 도 10을 참조하면, 제2 게이트절연층(143) 상에 초기화전압선(124), 플레이트(126), 및 제2 전극층(127)이 배치된다. 초기화전압선(124), 플레이트(126), 및 제2 전극층(127)은 동일 물질을 포함한다. 예컨대, 초기화전압선(124), 플레이트(126), 및 제2 전극층(127)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
초기화전압선(124) 중 제1 및 제2 초기화 채널영역(131d1, 131d3, 131g)와 중첩되는 부분은, 각각 제1 및 제2 초기화 게이트전극(125d2, 125d1, 125g)에 해당한다.
플레이트(126)는 도 3에 도시된 바와 같이 콘택홀(159)을 통해 구동전압선(172)과 전기적으로 연결되며, 스위칭 소스영역(176b)을 커버하며, 제2 초기화 드레인영역(177g) 또는/및 제1 초기화 소스영역(176d)을 커버할 수 있다. 정전압이 인가되는 구동전압선(172)과 전기적으로 연결된 플레이트(126)는 스위칭 박막트랜지스터(T2) 및 제1 및 제2 초기화 박막트랜지스터(T4, T7)가 주변의 다른 전기적 신호에 의해 영향받는 것을 차단할 수 있다.
제2 전극층(127)은 제1 전극층(125a)과의 사이에 제2 게이트절연층(143)을 두고, 제1 전극층(125a)과 중첩하게 배치된다. 제2 전극층(127)은 스토리지 커패시터(Cst)의 제2 스토리지 축전판에 해당한다.
제2 전극층(127)은 제1 전극층(125a)을 노출하는 개구(27)를 포함한다. 개구(27)를 통해 노드연결선(174)의 일 단부가 제1 전극층(125a)과 전기적으로 연결된다.
도 10을 참조하면, 초기화전압선(124), 플레이트(126), 및 제2 전극층(127) 상에는 제1 층간절연층(150)이 위치한다. 제1 층간절연층(150)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
도 3, 도 7, 및 도 10을 참조하면, 제1 층간절연층(150) 상에 데이터선(171), 구동전압선(172), 초기화연결선(173), 노드연결선(174) 및 중간연결층(175)이 위치한다.
데이터선(171), 구동전압선(172), 초기화연결선(173), 노드연결선(174) 및 중간연결층(175)은 동일 물질을 포함한다. 예컨대, 데이터선(171), 구동전압선(172), 초기화연결선(173), 노드연결선(174) 및 중간연결층(175)은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터선(171), 구동전압선(172), 초기화연결선(173), 노드연결선(174) 및 중간연결층(175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
데이터선(171)은 열 방향(y 방향)을 따라 연장되며, 제1 층간절연층(150)을 관통하는 콘택홀(154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(176b)과 연결된다.
구동전압선(172)은 열 방향(y 방향)을 따라 연장되며, 제1 층간절연층(150)에 정의된 콘택홀(155, 158)을 통해 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(176e) 및 제2 전극층(127)과 연결된다. 구동전압선(172)은 제1 층간절연층(150)에 정의된 콘택홀(159)을 통해 플레이트(126)와 연결될 수 있다.
초기화연결선(173)은 제1 층간절연층(150)에 정의된 콘택홀(151, 152)을 통해 제1 초기화 박막트랜지스터(T4)의 초기화 소스영역(176d) 및 초기화전압선(124)을 연결한다.
노드연결선(174)은 콘택홀(156, 157)을 통해 제1전극판(125a)과 보상 박막트랜지스터(T3)의 보상 드레인영역(177c)을 연결한다. 노드연결선(174)에 의해 아일랜드 타입의 제1 전극층(125a)은 보상 박막트랜지스터(T3)와 전기적으로 연결될 수 있다.
중간연결층(175)은 콘택홀(153)을 통해 발광제어 박막트랜지스터(T6)와 연결된다. 예컨대, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(177f)과 연결될 수 있다.
도 10을 참조하면, 데이터선(171), 구동전압선(172), 초기화연결선(173), 노드연결선(174) 및 중간연결층(175) 상에는 제2 층간절연층(160)이 위치한다. 제2 층간절연층(160)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연 물질을 포함할 수 있다. 또는, 제2 층간절연층(160)은 전술한 무기 절연 물질로 형성된 막 및 유기 절연 물질로 형성된 막을 포함할 수 있다.
도 3, 도 8, 및 도 10을 참조하면, 제2 층간절연층(160) 상에 도전층(178) 및 보조연결층(179)이 배치된다. 도전층(178) 및 보조연결층(179)은 동일 물질을 포함한다. 예컨대, 도전층(178) 및 보조연결층(179)은, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 도전층(178) 및 보조연결층(179)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도전층(178)은 열 방향(y 방향)을 따라 연장되는 배선부(178a)와, 배선부(178a)로부터 행 방향(x 방향)을 따라 연장되는 연장부(178b)를 포함한다. 연장부(178b)는 제1 전극층(125a) 및 보상 박막트랜지스터(T3)와 중첩하면서 제1 전극층(125a) 및 보상 박막트랜지스터(T3)를 커버한다. 예컨대, 연장부(178b)는 제1 전극층(125a)의 일부와 중첩할 수 있다 또한, 연장부(178b)는 보상 반도체층(130c) 중 보상 채널영역(131c1), 보상 게이트전극(125c1)의 적어도 일부, 및 보상 소스영역(176c)과 중첩하면서 이들을 커버할 수 있다. 이때 제1 초기화 박막트랜지스터(T4)와 연결된 보상 드레인영역(177c) 및 보상 채널영역(131c3)은 도전층(178)과 비중첩한다.
도전층(178)은 정전압이 인가되는 배선과 연결된다. 일 실시예로서, 도전층(178)은 제2 층간절연층(160)에 정의된 콘택홀(161)을 통해 도전층(178)의 아래에 있는 구동전압선(172)과 전기적으로 연결될 수 있다. 바꾸어 말하면, 도전층(178)은 상부 구동전압선에 해당하고 구동전압선(172)은 하부 구동전압선에 해당할 수 있다.
고품질의 이미지를 제공하는 디스플레이 장치를 구현하기 위해서는, 하부 구동전압선(172)에서 전압강하 등이 발생하지 않도록 할 필요가 있다. 하지만 도 7에 도시된 바와 같이 하부 구동전압선(172)은 데이터선(171), 초기화연결선(173), 노드연결선(174) 및 중간연결층(175) 등과 함께 동일 층 상에 위치하기에, 그 면적을 넓히는데 한계가 있을 수밖에 없다. 그러나, 본 실시예에 따르면, 상부 구동전압선인 도전층(178)과 하부 구동전압선(172)이 전기적으로 연결되므로, 전압강하 문제를 해결할 수 있다.
한편, 본 실시예예서 도전층(178)은 구동전압이 인가되는 ELVDD 배선에 해당한다. 최근 디스플레이 장치의 해상도가 증가함에 따라 일정한 면적에 더 많은 화소들을 포함해야 하는바, 구성 요소간 중첩이 발생할 수 있다.
비교예로서, 열 방향(y 방향)을 따라 연장되는 배선부(178a)가 발광영역(EM)을 지나는 경우, 발광영역(EM) 하부에 위치한 배선부(178a)의 비대칭성으로 인해 시인 각도에 따른 색이상 불량이 발현된다. 다시 말해, 배선부(178a)가 발광영역(EM)의 하부를 지남에 있어서, 평면상에서 배선부(178a)에 의해 발광영역(EM)이 비대칭적으로 나뉘게 되고, 이러한 비대칭성은 시인 각도에 따른 색이상 불량으로 발현된다.
이에 도 3을 참조하면, 본 실시예에서는 배선부(178a)가 발광영역(EM)과 비중첩하도록, 발광영역(EM)을 회피하여 구비된다. 따라서, 발광영역(EM)의 하부를 지나는 배선부(178a)의 비대칭성에 의해 발광영역(EM)의 색이상 불량이 발생하는 문제를 해결할 수 있다.
한편, 본 실시예에서 도전층(178)의 연장부(178b)는 화소전극(210)과 제1 전극층(125a) 사이에서 이들과 각각 중첩되게 배치되어, 화소전극(210)과 구동 박막트랜지스터(T1)의 게이트전극 간의 기생 커패시턴스(Cga)를 방지 또는 감소시킨다.
도 3에 도시된 바와 같이 노드연결선(174)이 제1 전극층(125a)과 연결된 경우, 화소전극(210)과 노드연결선(174) 사이의 기생 커패시턴스(Cga)는, 화소전극(210)과 구동 박막트랜지스터(T1)의 게이트전극 사이의 기생 커패시턴스(Cga)에 해당한다. 연장부(178b)는 화소전극(210)과 중첩한 채 노드연결선(174)과 중첩하여, 기생 커패시턴스(Cga)의 발생을 방지 또는 감소시킬 수 있다.
비교예로서, 연장부(178b)가 없다면, 기생 커패시턴스(Cga)에 의해, 구동전류(IOLED)는 포화영역에서 일정한 값을 갖지 못하고 의도치 않게 증가될 수 있다. 고품질의 이미지를 제공하는 디스플레이 장치를 구현하기 위해서는, 포화영역에서 구동전류(IOLED)가 일정한 값을 갖는 것이 이상적이다. 그러나, 전술한 기생 커패시턴스(Cga) 등에 의해, 포화영역에서 구동전류(IOLED)가 의도치 않게 증가하여 전류의 편차가 야기되고, 이 경우, 최초 의도한 것과 다른 휘도로 유기발광소자(OLED)가 발광하게 된다.
이에 본 발명의 실시예에 따르면, 연장부(178b)에 의해 기생 커패시턴스(Cga)의 발생이 방지 또는 감소되므로, 포화영역에서 구동전류(IOLED)의 증가가 억제된다. 따라서, 최초 의도한 것과 다른 휘도로 유기발광소자(OLED)가 발광하는 것이 방지되며 색편차를 줄일 수 있으므로, 디스플레이 장치가 제공하는 이미지의 품질 저하를 방지할 수 있다.
보조연결층(179)은 콘택홀(163)을 통해 중간연결층(175)과 연결되며, 도전층(178) 및 보조연결층(179) 상에는 평탄화 절연층(180)이 위치한다. 평탄화 절연층(180)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
도 3, 도 9, 및 도 10을 참조하면, 평탄화 절연층(180) 상에 화소전극(210)이 위치한다. 화소전극(210)은 평탄화 절연층(180)에 정의된 콘택홀(185)을 통해 보조연결층(179)에 연결된다. 화소전극(210)은 보조연결층(179), 중간연결층(175)에 의해 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(177f)에 연결된다.
화소전극(210)은 반사 전극일 수 있다. 예를 들어, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
도 10을 참조하면, 화소전극(210) 상에는 화소전극(210)을 노출하는 화소정의막(190)이 배치된다. 화소정의막은, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질을 포함할 수 있다.
화소정의막(190)은 화소전극(210)의 가장자리를 덮으며, 상면의 적어도 일부를 노출시는 개구(OP)를 갖는다. 화소정의막(190)의 개구(OP)에 의해 발광영역(EM)이 정의된다.
화소정의막(190)에 의해 노출된 화소전극(210) 상에는 발광층(220)이 배치된다. 발광층(220)은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층(220)은 저분자 유기물 또는 고분자 유기물일 수 있다.
도시되지는 않았으나, 발광층(220)의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다.
대향전극(230)은 투광성 전극일 수 있다. 예컨대, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
도 11은 전술한 도 7 내지 도 10에서 일부 구성요소(노드연결선(174), 도전층(178), 화소전극(210), 화소정의막(190))만을 도시한 평면도이다.
화소정의막(190)은 화소전극(210) 상에 배치되며, 화소전극(210)의 상면을 노출시키는 개구(OP)에 의해 발광영역(EM)을 정의한다. 화소전극(210)의 하부에는 도전층(178)이 위치한다. 도전층(178)은 열 방향(y 방향)을 따라 연장되는 배선부(178a)와, 열 방향(y 방향)과 교차하는 행 방향(x 방향)을 따라 배선부(178a)로부터 연장되는 연장부(178b)를 포함한다.
배선부(178a)는 발광영역(EM)과 비중첩되도록 배치된다. 비교예로서, 배선부(178a)가 발광영역(EM)과 중첩되어 발광영역(EM)의 하부를 지나는 경우, 배선부(178a)에 의해 발광영역(EM)이 비대칭적으로 나뉘게 되고, 이러한 비대칭성은 발광영역(EM)의 시인 각도에 따른 색이상 불량으로 발현된다. 도전층(178)은 화소전극(210) 하부에 배치된 도전성 층들 중에서 가장 위에 배치되어 화소전극(210)과 가장 가깝게 배치되므로, 다른 층들에 비해 발광영역(EM)의 발광 균일도에 미치는 영향이 크다.
따라서, 본 실시예에서는 배선부(178a)가 발광영역(EM)을 회피하여 비중첩하도록 배치됨에 따라, 배선부(178a)에 의해 발생될 수 있는 색이상 불량 문제를 차단할 수 있다.
연장부(178b)는 화소전극(210)의 하부이면서 노드연결선(174)의 상부에 위치하여, 화소전극(210) 및 노드연결선(174)과 중첩한다. 노드연결선(174)의 일측 콘택홀(156)은 제1 전극층(125a)과 연결되고, 타측 콘택홀(157)은 보상 박막트랜지스터(T3)에 연결된다. 따라서, 노드연결선(174)에 의해 제1 전극층(125a)은 보상 박막트랜지스터(T3)와 전기적으로 연결될 수 있다.
본 실시예와 같은 회로 구조에서는, 화소전극(210)과 구동 박막트랜지스터(T1)의 게이트전극 간의 기생 커패시턴스(Cga)가 발생하고, 이로 인해 발광영역(EM)에서 색편차 불량이 발현된다. 상술한 것과 같이, 노드연결선(174)이 제1 전극층(125a)과 연결된 경우, 화소전극(210)과 노드연결선(174) 사이의 기생 커패시턴스(Cga)는, 화소전극(210)과 구동 박막트랜지스터(T1)의 게이트전극 사이의 기생 커패시턴스(Cga)에 해당한다. 노드연결선(174)은 발광영역(EM)과 중첩되고, 화소전극(210)과 노드연결선(174) 사이의 기생 커패시턴스(Cga)는 발광영역(EM)에서 색편차 불량을 야기한다.
이에 본 실시예에서, 연장부(178b)는 화소전극(210)과 중첩한 채 노드연결선(174)과 중첩하여, 기생 커패시턴스(Cga)의 발생을 방지 또는 감소시킬 수 있다.
특히, 연장부(178b)는 행 방향(x 방향)으로 연장되어 발광영역(EM)을 지날 수 있는데, 평면 상에서 발광영역(EM)은 연장부(178b)와 중첩되는 중첩영역(OA), 중첩영역(OA)을 기준으로 일측에 위치한 제1 영역(1A) 및 타측에 위치한 제2 영역(2A)으로 구분될 수 있다. 이때, 제1 영역(1A)과 제2 영역(2A)의 넓이는 동일할 수 있으며, 제1 영역(1A)과 제2 영역(2A)은 중첩영역(OA)을 기준으로 서로 대칭될 수 있다.
연장부(178b)는 화소전극(210)과 노드연결선(174) 사이의 기생 커패시턴스(Cga)를 차단하기 위해 발광영역(EM)의 하부에 배치되는데, 연장부(178b)가 발광영역(EM)을 비대칭적으로 나누며 지나가는 경우, 이러한 비대칭성은 발광영역(EM)의 시인 각도에 따른 색이상 불량으로 발현된다. 따라서, 연장부(178b)가 발광영역(EM)의 하부를 지날 때, 발광영역(EM)의 중심을 지나도록 배치된다. 다시 말해, 연장부(178b)가 평면 상에서 발광영역(EM)을 대칭적으로 분할하도록 배치됨에 따라, 비대칭성에 의해 발광영역(EM)의 시인 각도에 따른 색이상 불량을 해결할 수 있다.
다른 실시예로, 도 12는 연장부(178b)의 구성에서 도 11의 실시예와 차이가 있다. 연장부(178b)를 제외한 모든 구성은 도 11의 실시예와 동일하다.
도 12를 참조하면, 연장부(178b)는 배선부(178a)로부터 행 방향(x 방향)으로 연장되며, 발광영역의 전체와 중첩한다. 즉, 연장부(178b)는 발광영역(EM) 하부의 전면을 커버함으로써, 기생 커패시턴스(Cga)를 유발하는 노드연결선(174)의 위치와 관계 없이 발광영역(EM)이 전면에서 동일한 휘도로 발광하도록 할 수 있다.
다른 실시예로, 도 13은 제1 화소(PX1), 제2 화소(PX2), 제3 화소(PX3)를 도시한다. 각각의 화소는 도 10의 실시예와 유사하나, 복수의 화소들(PX1, PX2, PX3)에서 연장부(178b)가 연속적으로 배치된 구조를 나타낸다.
제1 화소(PX1)는 제1 화소전극(211), 제1 도전층(178-1)을 포함하고, 제2 화소(PX2)는 제2 화소전극(212), 제2 도전층(178-2)을 포함하고, 제3 화소(PX3)는 제3 화소전극(213), 제3 도전층(178-3)을 포함한다. 화소정의막은 각각의 화소전극들(211, 212, 213)의 상면을 노출시키는 제1 개구(OP1), 제2 개구(OP2) 및 제3 개구(OP3)를 가지며, 개구들(OP1, OP2, OP3)에 의해 각 화소들에서 발광영역(EM1, EM2, EM3)이 정의된다. 일 실시예로, 제1 화소(PX1)의 발광영역(EM1)은 적색 파장의 광을 발광하고, 제2 화소(PX2)의 발광영역(EM2)은 녹색 파장의 광을 발광하고, 제3 화소(PX3)의 발광영역(EM3)은 청색 파장의 광을 발광한다.
제1 화소(PX1)의 제1 도전층(178-1)은 제1 배선부(178a-1)와 제1 연장부(178b-1)를 포함하고, 제2 화소(PX2)의 제2 도전층(178-2)은 제2 배선부(178a-2)와 제2 연장부(178b-2)를 포함하고, 제3 화소(PX3)의 제3 도전층(178-3)은 제3 배선부(178a-3)와 제3 연장부(178b-3)를 포함한다. 배선부들(178a-1, 178a-2, 178a-3)은 서로 나란히 열 방향(y 방향)으로 연장되어 배치되고, 연장부들(178b-1, 178b-2, 178b-3)은 횡 방향(x 방향)으로 연장된다.
제1 연장부(178b-1)는 제1 화소전극(211) 하부의 제1 노드연결선(174-1)을 커버하며, 제1 발광영역(EM1)을 대칭적으로 분할하도록 제1 배선부(178a-1)의 일부로부터 행 방향(x 방향)으로 연장된다. 마찬가지로, 제2 연장부(178b-2)는 제2 화소전극(212) 하부의 제2 노드연결선(174-2)을 커버하며, 제2 발광영역(EM2)을 대칭적으로 분할하도록 제2 배선부(178a-2)의 일부로부터 행 방향(x 방향)으로 연장된다. 마찬가지로, 제3 연장부(178b-3)는 제3 화소전극(213) 하부의 제3 노드연결선(174-3)을 커버하며, 제3 발광영역(EM3)을 대칭적으로 분할하도록 제3 배선부(178a-3)의 일부로부터 행 방향(x 방향)으로 연장된다.
제1 연장부(178b-1)는 제2 화소(PX2)까지 연장되어, 제1 배선부(178a-1)와 제2 배선부(178a-2)를 연결한다. 제2 연장부(178b-3)는 제3 화소(PX3)까지 연장되어, 제2 배선부(178a-2)와 제3 배선부(178a-3)를 연결한다. 제2 연장부(178b-3) 역시 제3 배선부(178a-3)와 제3 화소(PX3)에 인접한 화소(미도시)의 배선부(미도시)를 연결한다.
연장부들(178b-1, 178b-2, 178b-3) 서로 연속적으로 배치되어 일체(一體)로 형성된다. 복수의 화소가 매트릭스 형태로 배치되는 디스플레이 장치에 있어서, 연장부들(178b-1, 178b-2, 178b-3)에 의해 배선부들(178a-1, 178a-2, 178a-3) 서로 전기적 및 물리적으로 연결됨에 따라, 도전층들(178-1, 178-2, 178-3)은 메쉬 구조를 가질 수 있다.
한편, 도 11 내지 도 13에서는 발광영역(EM)이 직사각형인 경우를 도시하였으나, 발광영역(EM)은 평면 상에서 다양한 형상으로 구비될 수 있다. 발광영역(EM)은 다각형, 타원형, 원형 모서리가 둥근 다각형 등 다양한 형상을 가질 수 있다.
또한, 전술한 도 1 내지 도 13에서는 복수의 화소는 스트라이프 타입으로 구비된 경우를 도시하나, 복수의 화소는 사각 타입 또는 펜타일 타입으로 구비될 수도 있으며, 전술한 내용은 모두 사각 타입 또는 펜타일 타입의 화소들에 적용될 수 있음은 물론이다.
다른 실시예로, 도 14 내지 도 16는 발광영역(EM)이 마름모꼴로 형성된 경우를 도시한다. 도 14 내지 도 16에서는, 노드연결선(174), 도전층(178), 화소전극(210), 화소정의막(190) 만을 도시하며, 다른 구성은 전술한 실시예들과 동일하다.
도 14를 참조하면, 화소(PX)는 노드연결선(174), 노드연결선(174) 상에 위치하는 도전층(178), 도전층 상에 위치하는 화소전극(210) 및 화소전극 상에 위치하는 화소정의막(190)을 포함한다. 화소정의막(190)은 화소전극(210)의 상면을 노출시키는 개구(OP)를 통해 발광영역(EM)을 정의한다. 본 실시예에서 발광영역(EM)은 마름모꼴로 형성될 수 있다.
발광영역(EM)의 마름모꼴로 형성되는 경우, 전술한 열 방향(y 방향)으로 길게 형성되는 직사각형 형상의 발광영역(EM)을 갖는 화소에 비해 행 방향(x 방향)의 폭이 커지므로, 배선부(178a)가 발광영역(EM)을 회피하도록 설계가 용이하지 않을 수 있다.
따라서 도 14와 같이 배선부(178a)는 발광영역(EM)에 중첩하여 지나되, 중첩된 폭만큼 연장부(178b)이 구비된다. 즉, 배선부(178a)는 발광영역(EM)과 최소 제1 폭(w1)에서 최대 제2 폭(w2)으로 중첩되며, 연장부(178b)은 배선부(178a)와 발광영역(EM)과 중첩되는 최대 제2 폭(w2)과 동일한 폭(w3)을 갖도록 구비될 수 있다.
이 경우에도, 연장부(178b)은 발광영역(EM)의 중심(O)을 지난다. 이때, 발광영역(EM)의 중심이란, 평면 상에서 발광영역(EM)을 다각형으로 보았을 때, 각 모서리를 연결한 선들이 만나는 지점(O)으로 이해될 수 있다.발광영역(EM)은 연장부(178b)과 중첩되는 중첩영역(OA)을 가지며, 중첩영역(OA)을 기준으로 일측의 제1 영역(1A) 및 타측의 제2 영역(2A)이 서로 대칭될 수 있다.
도 14에서는 연장부(178b)에 의해 노드연결선(174)의 전체가 커버되는 것으로 도시되나, 배선부(178a)와 발광영역(EM)과 중첩되는 최대 제2 폭(w2)과 동일한 폭(w3)을 갖는 연장부(178b)에 의해 노드연결선(174)과 발광영역(EM)이 중첩되는 부분이 완전히 커버되지 않는 경우, 연장부(178b)의 폭은 노드연결선(174)과 발광영역(EM)이 중첩되는 부분이 완전히 커버되도록 증가하여 구비될 수 있다.
도 15를 참조하면, 배선부(178a)가 발광영역(EM)을 회피하여 배치된다. 따라서, 배선부(178a)에 의해 발광영역(EM)의 시인성 색편차 문제를 해결할 수 있다. 다만, 이 경우 노드연결선(174)의 일부가 발광영역(EM)과 중첩되므로, 노드연결선(174)과 화소전극(210) 사이에 발생하는 기생 커패시턴스(Cga)에 의한 발광영역(EM)의 색편차가 문제될 수 있다.
연장부(178b)은 발광영역(EM)의 중심(O)을 지나되, 노드연결선(174)의 일부가 발광영역(EM)과 중첩되는 부분을 커버할 수 있다. 이 경우 발광영역(EM)의 하부를 지나는 연장부(178b)은 평면 상에서 발광영역(EM)을 대칭적으로 분할하도록 배치된다. 이를 통해 연장부(178b)은 노드연결선(174)과 화소전극(210) 사이에 발생하는 기생 커패시턴스(Cga)를 차단하여 발광영역(EM)의 색편차 불량을 해결할 수 있다.
도 16은 도 15와 동일하나, 연장부(178b)가 발광영역(EM) 하부 전체를 커버하도록 배치된다는 것에서 차이가 있다. 연장부(178b)가 발광영역(EM)과 전면에서 중첩되도록 구비됨에 따라, 노드연결선(174)과 화소전극(210) 사이에 발생하는 기생 커패시턴스(Cga)를 전면적으로 차단할 수 있다. 도 16에서 연장부(178b)는 발광영역(EM)보다 크게 형성되나, 반드시 이에 한정되는 것은 아니다. 연장부(178b)는 발광영역(EM)과 동일하게 구비될 수도 있다.
연장부(178b)의 일측(178b1)은 배선부(178a)와 연결되고, 타측(178b2)은 화소(PX)의 외곽으로 연장될 수 있다. 도시되지는 않았으나, 도 13과 유사하게, 연장부(178b)의 타측(178b2)은 화소(PX)와 최인접하게 배치된 다른 화소의 배선부와 연결될 수 있다.
다른 실시예로, 도 17 내지 도 21은 복수의 화소가 펜타일 타입으로 구비된 경우를 도시한다. 도 17 내지 도 20에서는, 노드연결선(174-1, 174-2), 도전층(178-1, 178-2), 화소전극(211', 212'), 화소정의막(190) 만을 도시하며, 다른 구성은 전술한 실시예들과 동일하다.
도 17 내지 도 19는 서로 인접한 제1 화소(PX1') 및 제2 화소(PX2')를 도시하고, 도 20은 서로 인접한 제1 화소(PX1'), 제2 화소(PX2'), 제3 화소(PX3') 및 제4 화소(PX4')를 도시하며, 도 21은 도 18의 구조가 반복되는 복수의 화소들(PX1', PX2', PX3', PX4')을 도시한다. 도 17 내지 도 20에서, 복수의 화소들(PX1', PX2', PX3', PX4')은 서로 다른 색을 발광하는 화소일 수 있다. 또한, 도 17 내지 도 20에서, 제2, 4 화소(PX2', PX4')의 발광영역(EM2, EM4)의 면적이 제1, 3 화소(PX1', PX3')의 발광영역(EM1, EM3)의 면적보다 작게 도시되나, 본 발명은 도면에 도시된 발광영역의 형상이나 면적에 제한되지 않고, 자유롭게 변형이 가능하다.
도 17 내지 도 19에서는 공통적으로, 제1 화소(PX1')는 순차적으로 적층된 제1 노드연결선(174-1), 제1 도전층(178-1), 제1 화소전극(211') 및 제1 개구(OP1)를 갖는 화소정의막(190)을 포함한다. 화소정의막(190)은 제1 화소전극(211')의 상면을 노출시키는 제1 개구(OP1)를 통해 제1 발광영역(EM1)을 정의한다. 본 실시예에서 제1 화소(PX1')의 제1 발광영역(EM1)은 마름모꼴로 형성될 수 있다. 제1 도전층(178-1)은 제1 배선부(178a-1)와 제1 연장부(178b-1)를 포함하는데, 제1 배선부(178a-1)와 제1 연장부(178b-1)는 일체(一體)로 구비될 수 있다. 다시 말해, 제1 연장부(178b-1)는 제1 배선부(178a-1)로부터 연장된 부분일 수 있다.
제2 화소(PX2')는 순차적으로 적층된 제2 노드연결선(174-2), 제2 배선부(178a-2)와 제2 연장부(178b-2)를 포함하는 제2 도전층(178-2), 제2 화소전극(212') 및 제2 개구(OP2)를 갖는 화소정의막(190)을 포함한다. 화소정의막(190)은 제2 화소전극(212')의 상면을 노출시키는 제2 개구(OP2)를 통해 제2 발광영역(EM2)을 정의한다. 본 실시예에서 제2 화소(PX2')의 제2 발광영역(EM2)은 비스듬하게 배치된 직사각형으로 형성될 수 있다. 제2 도전층(178-2)은 제2 배선부(178a-2)와 제2 연장부(178b-2)를 포함하는데, 제2 배선부(178a-2)와 제2 연장부(178b-2)는 일체(一體)로 구비될 수 있다. 다시 말해, 제2 연장부(178b-2)는 제2 배선부(178a-2)로부터 연장된 부분일 수 있다.
도 17을 참조하면, 제1 배선부(178a-1)와 제2 배선부(178a-2)는 서로 나란히 열 방향(y 방향)으로 연장되어 배치된다. 제1 연장부(178b-1)는 제1 배선부(178a-1)로부터 행 방향(x 방향)으로 연장되어 제1 배선부(178a-1)와 제2 배선부(178a-2)를 연결할 수 있다. 제1 연장부(178b-1)에 의해 제1 배선부(178a-1)와 제2 배선부(178a-2)는 전기적으로 연결될 수 있다. 마찬가지로, 제2 연장부(178b-2)는 제2 배선부(178a-2)로부터 행 방향(x 방향)으로 연장되어 제2 배선부(178a-2)와 제3 배선부(미도시)를 연결할 수 있다.
제1 연장부(178b-1)는 제1 노드연결선(174-1)이 제1 발광영역(EM1)과 중첩된 영역을 커버하여, 제1 노드연결선(174-1)과 제1 화소전극(211') 사이에 발생하는 기생 커패시턴스(Cga)를 차단하는 역할을 한다. 이때 제1 연장부(178b-1)는 평면 상에서 제1 발광영역(EM1)을 대칭으로 분할하며 행 방향(x 방향)으로 연장될 수 있다.
기생 커패시턴스(Cga)를 차단하기 위해 제1 연장부(178b-1)가 제1 발광영역(EM1)과 중첩되는데, 만약 제1 연장부(178b-1)가 제1 발광영역(EM1)을 비대칭적으로 분할하여 연장되는 경우 오히려 제1 연장부(178b-1)에 의해 제1 발광영역(EM1)에 시인성 색편차가 발생하는 문제가 있다. 따라서, 제1 연장부(178b-1)는 평면 상에서 제1 발광영역(EM1)을 대칭으로 분할하면서 제1 발광영역(EM1)과 중첩함으로써, 기생 커패시턴스(Cga)를 차단하면서 발광 휘도를 균일하게 함과 동시에, 할 수 있다. 제1 배선부(178a-1)와 제2 배선부(178a-2)를 전기적으로 연결하여 도전층이 전체적으로 메쉬 구조를 갖도록 할 수 있다.
한편 제2 화소(PX2')에서는 제2 화소전극(212')과 제2 노드연결선(174-2)이 중첩되지 않아, 기생 커패시턴스(Cga)가 발생하지 않는다. 이 경우 제2 연장부(178b-2)는 제2 노드연결선(174-2)과는 중첩되되 제2 화소전극(212')과는 중첩되지 않는다. 제2 연장부(178b-2)는 제2 배선부(178a-2)와 제3 배선부(미도시)를 전기적으로 연결하여 메쉬 구조를 형성하는 역할을 할 수 있다.
다른 실시예로, 도 18에서는 제2 노드연결선(174-2)과 제2 화소전극(212')이 중첩된 구조를 도시한다. 이 경우 제2 연장부(178b-2)는 제1 연장부(178b-1)와 같이 제2 노드연결선(174-2)이 제2 화소전극(212')과 중첩된 영역을 커버할 수 있다. 즉, 다양한 실시예로서 제2 연장부(178b-2)의 위치는 이동이 가능하다.
도 19를 참조하면, 제1 연장부(178b-1)는 제1 발광영역(EM1)과 전체적으로 중첩하도록 배치된다. 도 19에서 제1 연장부(178b-1)는 제1 발광영역(EM1) 보다는 크고 제1 화소전극(211')보다는 작게 구비되는데, 반드시 이에 한정되는 것것은 아니다. 제1 연장부(178b-1)는 제1 발광영역(EM1)과 전체적으로 중첩되며, 제1 배선부(178a-1) 와 제2 배선부(178a-2)를 연결할 수 있으면 족하다.
제1 연장부(178b-1)의 일측(178b-11)은 제1 배선부(178a-1)에 연결되고, 타측(178b-12)은 제2 배선부(178a-2)에 연결된다. 제1 연장부(178b-1)에 의해 제1 배선부(178a-1)와 제2 배선부(178a-2)가 전기적으로 연결될 수 있다.
마찬가지로, 제2 연장부(178b-1)는 제2 발광영역(EM2)과 전체적으로 중첩하도록 배치된다. 제2 연장부(178b-2)의 일측(178b-21)은 제2 배선부(178a-2)에 연결되고, 타측(178b-22)은 제3 배선부(미도시)에 연결된다. 제2 연장부(178b-2)에 의해 제2 배선부(178a-2)와 제3 배선부(미도시)가 전기적으로 연결될 수 있다.
도 19와 같이 제1 연장부(178b-1) 및 제2 연장부(178b-1)가 각각 제1 발광영역(EM1) 및 제2 발광영역(EM2)과 전체적으로 중첩되도록 배치됨에 따라, 발광영역(EM1, EM2) 하부의 기생 커패시턴스(Cga)를 차단함과 동시에 색편차 문제도 해결할 수 있다.
도 20은 서로 인접하게 행 방향(x 방향)으로 나열된 제1 화소(PX1'), 제2 화소(PX2'), 제3 화소(PX3') 및 제4 화소(PX4')를 도시한다. 각 화소들(PX1', PX2', PX3', PX4')은 서로 다른 색을 발광하는 화소일 수 있다. 예컨대, 제1 내지 제4 화소(PX1', PX2', PX3', PX4')는 적색광, 녹색광, 청색광 중 하나를 발광할 수 있다. 일 실시예로, 제1 발광영역(EM1)은 적색(R) 파장의 광을 발광하고, 제2 발광영역(EM2)은 녹색(R) 파장의 광을 발광하며, 제3 발광영역(EM3)은 청색(B) 파장의 광을 발광하고, 제4 발광영역(EM4)은 녹색(G) 파장의 광을 발광할 수 있다.
제1 내지 제4 배선부(178a-1 내지 178a-4)는 서로 나란하게 열 방향(y 방향)으로 연장되며, 제1 내지 제4 연장부(178b-1 내지 178b-4)는 행 방향(x 방향)으로 연장될 수 있다. 제1 내지 제4 연장부(178b-1 내지 178b-4)는 제1 내지 제4 배선부(178a-1 내지 178a-4)를 연속적으로 연결하여, 제1 내지 제4 도전층(178-1 내지 178-4)이 일체(一體)로 구비되도록 할 수 있다.
제1, 3 연장부(178b-1, 178b-3)는 각각 제1, 3 발광영역(EM1, EM3)과 중첩하도록 연장될 수 있다. 평면 상에서, 제1, 3 연장부(178b-1, 178b-3)는 각각 제1, 3 발광영역(EM1, EM3)을 대칭적으로 분할하도록 배치될 수 있다. 제2 연장부(178b-2) 및 제4 연장부(178b-4)는 각각 제2 발광영역(EM2) 및 제4 발광영역(EM4)과 중첩하지 않으나, 도 18과 같이 중첩하도록 배치될 수도 있다.
도 21은 도 20의 구조가 반복적으로 배치된 디스플레이부(DA)의 일부를 도시한다.
화소정의막(190)은 각 화소의 발광영역(EM)들을 정의하는 제1 개구(OP1), 제2 개구(OP2), 제3 개구(OP3) 및 제4 개구(OP4)를 갖는다. 제1 내지 제4 개구(OP1, OP2, OP3, OP4)는 각각 화소정의막(190) 하부에 위치한 제1 내지 제4 화소전극(도 20 참조)의 상면을 노출시킬 수 있다.
배선부(178a)들은 발광영역(EM)들을 사이에 두고 열 방향(y 방향)으로 연장되고, 연장부(178b)들은 배선부(178a)들을 연결한다. 연장부(178b)들에 의해 배선부(178a)들은 전기적으로 연결되며, 도전층(178)은 전체적으로 메쉬 구조로 형성된다.
연장부(178b)들 중 일부는 복수의 화소들 중 일부의 발광영역(EM)들과 중첩하고, 연장부(178b)들 중 나머지 일부는 복수의 화소들 중 나머지 일부의 발광영역(EM)들과 중첩하지 않을 수 있다. 도 21은 펜타일 타입의 화소 배치로서, 화소가 지그재그로 배치되는바, 연장부(178b)들은 발광영역(EM)들과 중첩되거나 중첩되지 않을 수 있다. 이 중 연장부(178b)와 발광영역(EM)이 중첩되는 화소는 화소전극(미도시) 하부에 노드연결선(미도시)이 배치되어 화소는 화소전극(미도시)과 하부에 노드연결선(미도시) 사이에 기생 커패시턴스(Cga)가 발생하므로, 이를 차단하기 위해 연장부(178b)가 발광영역(EM)의 하부를 커버하도록 배치된다. 이때 연장부(178b)는 평면 상에서 발광영역(EM)을 대칭적으로 분할하도록 배치됨에 따라, 발광영역(EM) 하부의 도전층(178)의 비대칭적 배치로 인한 시인성 색편차 문제를 해결할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터 T4: 제1초기화 박막트랜지스터
T5: 구동제어 박막트랜지스터 T6: 발광제어 박막트랜지스터
T7: 제2초기화 박막트랜지스터 Cst: 스토리지 커패시터
125a, 125b, 125c, 125d, 125e, 125f, 125g: 게이트전극
131a, 131b, 131c, 131d, 131e, 131f, 125g: 채널영역
176a, 176b, 176c, 176d, 176e, 176f, 176g: 소스영역
177a, 177b, 177c, 177d, 177e, 177f, 177g: 드레인영역
Cst1, 125a: 제1 스토리지 축전판 Cst2, 127: 제2 스토리지 축전판
EM, EM1, EM2, EM3, EM4: 발광영역
190: 화소정의막
178: 도전층
178a: 배선부
178b: 연장부

Claims (30)

  1. 구동 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소를 구비하고,
    상기 화소는,
    구동 채널영역, 구동 소스영역, 및 구동 드레인영역을 포함하는, 구동 반도체층;
    일부가 상기 구동 채널영역과 중첩하는, 제1 전극층; 및
    상기 제1 전극층 상에 배치되며, 상기 제1 전극층과 중첩하는, 제2 전극층;
    상기 제2 전극층 상에 배치되는, 화소전극;
    상기 화소전극 상에 배치되며, 상기 화소전극의 상면의 적어도 일부를 노출시켜 발광영역을 정의하는 개구를 갖는, 화소정의막; 및
    상기 제1 전극층과 상기 화소전극 사이에 개재되며, 상기 발광영역의 중심을 지나도록 상기 발광영역과 적어도 일부가 중첩하는 연장부를 포함하는, 도전층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    평면 상에서, 상기 발광영역은 상기 연장부와 중첩되는 중첩영역, 상기 중첩영역을 기준으로 일측에 위치한 제1 영역 및 상기 중첩영역을 기준으로 타측에 위치한 제2 영역을 갖고,
    상기 제1 영역과 상기 제2 영역의 넓이는 동일한, 디스플레이 장치.
  3. 제2항에 있어서
    상기 제1 영역과 상기 제2 영역은 상기 중첩영역을 기준으로 서로 대칭되는, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 연장부는 상기 발광영역 전체와 중첩하는, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 도전층은 구동전압이 인가되는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 화소는,
    상기 도전층의 하부이면서 상기 제2 전극층의 상부에 배치되며, 구동전압을 공급하는 하부 구동전압선을 더 포함하는, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 하부 구동전압선과 상기 도전층 사이에 개재되는 절연층을 더 포함하고,
    상기 하부 구동전압선과 상기 도전층은, 상기 절연층에 정의된 컨택홀을 통해 서로 전기적으로 연결되는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 화소는,
    상기 도전층과 상기 제2 전극층 사이에 배치되며, 일측이 상기 제1 전극층에 연결된 노드연결선을 더 포함하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 노드연결선은 상기 발광영역과 중첩되며, 상기 연장부는 상기 노드연결선과 상기 발광영역이 중첩되는 영역을 커버하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 연장부는 상기 노드연결선을 전체적으로 커버하는, 디스플레이 장치.
  11. 제8항에 있어서,
    상기 제1 전극층은 아일랜드 형상인, 디스플레이 장치.
  12. 제8항에 있어서,
    상기 화소는,
    스캔선 및 데이터선에 연결된 스위칭 박막트랜지스터; 및
    상기 스캔선의 스캔신호에 의해 턴온되어 상기 구동 박막트랜지스터를 다이오드 연결시키는 보상 박막트랜지스터;를 더 포함하고,
    상기 노드연결선의 타측은 상기 보상 박막트랜지스터에 연결되는, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 화소는,
    보상 채널영역, 보상 소스영역 및 보상 드레인영역을 포함하는, 보상 반도체층; 및
    상기 보상 채널영역과 중첩하는 보상 게이트전극;을 포함하는 보상 박막트랜지스터를 더 구비하고,
    상기 보상 소스영역 및 상기 보상 드레인영역 중 어느 하나는, 상기 구동 소스영역 및 상기 구동 드레인영역 중 어느 하나와 전기적으로 연결되는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 도전층은, 상기 보상 게이트전극의 적어도 일부와 중첩하는, 디스플레이 장치.
  15. 제1항에 있어서,
    상기 도전층은 제1 방향으로 연장되며 구동전압이 인가되는 배선부 더 포함하고,
    상기 배선부는 상기 발광영역과 비중첩하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 연장부는 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 디스플레이 장치.
  17. 제15항에 있어서,
    상기 배선부와 상기 연장부는 일체(一體)로 구비되는, 디스플레이 장치.
  18. 구동 박막트랜지스터 및 스토리지 커패시터를 각각 포함하며, 제1 색으로 발광하며 제1 화소전극을 포함하는 제1 화소, 제2 색으로 발광하며 제2 화소전극을 포함하는 제2 화소 및 제3 색으로 발광하며 제3 화소전극을 포함하는 제3 화소;
    상기 제1 화소전극의 상면의 적어도 일부를 노출시켜 제1 발광영역을 정의하는 제1 개구, 상기 제2 화소전극의 상면의 적어도 일부를 노출시켜 제2 발광영역을 정의하는 제2 개구 및 상기 제3 화소전극의 상면의 적어도 일부를 노출시켜 제3 발광영역을 정의하는 제3 개구를 갖는, 화소정의막;
    상기 제1 화소전극 하부에 배치되며, 제1 방향으로 연장된 제1 배선부 및 상기 제1 배선부로부터 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제1 발광영역의 중앙부를 지나도록 상기 제1 발광영역과 적어도 일부가 중첩하는 제1 연장부를 포함하는, 제1 도전층; 및
    상기 제2 화소전극 하부에 배치되며, 상기 제1 배선부와 소정 간격 이격되어 제1 방향으로 연장된 제2 배선부 및 상기 제2 배선부로부터 제1 방향과 교차하는 제2 방향으로 연장된 제2 연장부를 포함하는, 제2 도전층;을 구비하고,
    상기 제1 연장부는 상기 제1 배선부와 상기 제2 배선부를 연결하는, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1 화소, 상기 제2 화소 및 상기 제3 화소는 펜타일(Pentile) 타입으로 배열되는, 디스플레이 장치.
  20. 제18항에 있어서,
    상기 제3 화소전극 하부에 배치되며, 상기 제2 배선부와 소정 간격 이격되어 제1 방향으로 연장된 제3 배선부 및 상기 제3 배선부로부터 제1 방향과 교차하는 제2 방향으로 연장되어 상기 제3 발광영역의 중앙부를 지나도록 상기 제3 발광영역과 적어도 일부가 중첩하는 제3 연장부를 포함하는, 제3 도전층;을 더 구비하고,
    상기 제2 연장부는 상기 제2 배선부와 상기 제3 배선부를 연결하는, 디스플레이 장치.
  21. 제20항에 있어서,
    상기 제2 연장부는 상기 제2 발광영역과 비중첩하는, 디스플레이 장치.
  22. 제21항에 있어서,
    상기 제1 도전층, 상기 제2 도전층 및 상기 제3 도전층은 각각 상기 제1 화소, 상기 제2 화소 및 상기 제3 화소에 공급되는 구동전압이 인가되고,
    상기 제1 배선부, 상기 제2 배선부 및 상기 제3 배선부는 각각 상기 제1 발광영역, 상기 제2 발광영역 및 상기 제3 발광영역과 비중첩하는, 디스플레이 장치.
  23. 구동 채널영역, 구동 소스영역, 및 구동 드레인영역을 포함하는, 구동 반도체층; 및 일부가 상기 구동 채널영역과 중첩하는, 제1 전극층;을 각각 포함하는 복수의 구동 박막트랜지스터;
    상기 제1 전극층 상에 배치되며, 상기 제1 전극층과 중첩하는, 제2 전극층을 각각 포함하는 복수의 스토리지 커패시터;
    상기 제2 전극층 상에 배치되는, 복수의 화소전극들;
    상기 복수의 화소전극들 상에 배치되며, 상기 복수의 화소전극들 각각의 상면의 적어도 일부를 노출시켜 복수의 발광영역들을 정의하는 복수의 개구들을 갖는, 화소정의막; 및
    제1 방향을 따라 연장되도록 상기 제2 전극층과 상기 복수의 화소전극들 사이에 개재되며, 상기 발광영역을 회피하여 배치되는, 복수의 배선층들;
    을 구비하는, 디스플레이 장치.
  24. 제23항에 있어서,
    상기 복수의 배선층들은 구동전압이 인가되는, 디스플레이 장치.
  25. 제23항에 있어서,
    상기 복수의 배선층들과 동일층에 배치되며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장되어 상기 복수의 배선층들을 서로 연결하는 복수의 메쉬 연결층들을 더 구비하고,
    상기 복수의 메쉬 연결층의 적어도 일부는 상기 복수의 발광영역들의 적어도 일부와 중첩하며, 중심을 지나도록 배치되는, 디스플레이 장치.
  26. 제25항에 있어서,
    평면 상에서, 상기 복수의 발광영역들의 적어도 일부는 상기 메쉬 연결층과 중첩되는 중첩영역, 상기 중첩영역을 기준으로 일측에 위치한 제1 영역 및 상기 중첩영역을 기준으로 타측에 위치한 제2 영역을 갖고,
    상기 제1 영역과 상기 제2 영역은 상기 중첩영역을 기준으로 서로 대칭인, 디스플레이 장치.
  27. 제26항에 있어서
    상기 메쉬 연결층은 상기 복수의 발광영역들의 적어도 일부와 전체적으로 중첩하는, 디스플레이 장치.
  28. 제25항에 있어서,
    상기 제2 전극층 상에 배치되며, 일측이 상기 제1 전극층과 전기적으로 연결된, 복수의 노드연결선들을 더 포함하고,
    상기 복수의 노드연결선들의 적어도 일부는 상기 복수의 발광영역의 적어도 일부와 중첩하는, 디스플레이 장치.
  29. 제28항에 있어서,
    상기 복수의 메쉬 연결층은 상기 복수의 노드연결선을 커버하도록 중첩하는, 디스플레이 장치.
  30. 제25항에 있어서,
    상기 복수의 배선층들과 상기 복수의 메쉬 연결층들은 서로 일체(一體)로 구비되며, 전체적으로 메쉬 구조를 갖는, 디스플레이 장치.
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