JP2017126005A - 表示装置 - Google Patents

Abstract

【課題】、薄膜技術を用いて製造される表示装置において、表示不良の低減を目的の一つとする。【解決手段】層間絶縁層上の導電層と、導電層の上層の画素電極と、導電層と画素電極との間に設けられた絶縁層と、を有し、画素電極は、絶縁層及び層間絶縁層を貫通するコンタクトホールを介してトランジスタと電気的に接続され、導電層は、コンタクトホールを内側に含み、画素電極の外側領域まで広がる開口部を有し、開口部における開口端の一辺は、画素電極の外側領域で屈曲している表示装置が提供される。【選択図】図６

Description

本発明は表示装置に係り、本明細書で開示される発明の一実施形態は、表示装置における画素部の構成に関する。

有機エレクトロルミネセンス材料を含む層を、一対の電極で挟んだ構造の発光素子が開発されている。発光素子は、一対の電極間に所定の電圧が印加されると発光する。発光素子の発光強度は電流量によって制御される。

発光素子で画素が構成される表示装置は、有機エレクトロルミネセンス表示装置又は有機ＥＬ表示装置と呼ばれている。有機ＥＬ表示装置は、液晶表示装置と同様に薄膜トランジスタを用いて画素を駆動する回路が設けられている。例えば、画素に配置された発光素子、発光素子を駆動するトランジスタ、当該トランジスタのゲート電圧を保持する保持容量素子、発光素子に流れる電流量を調整する補助容量素子等の素子を含む示装置が開示されている（例えば、特許文献１参照）。

画素の駆動に用いられる各素子は、金属等の導体膜、半導体膜をフォトリソグラフィー技術によって微細パターンに加工して作製される。さらに、表示装置の回路は、素子間又は配線の層間には絶縁膜を設け、集積化されている。表示装置の製造技術は、半導体集積回路と同様に微細化が進展しており、それによって画素の高精細化が図られている。

特開２０１４−０８５３８４号公報

画素の高精細化に伴い、画素密度が向上すると、隣接する画素の間隔も縮小する。しかし、表示装置の製造工程において、例えば、画素電極のパターニング工程に不良があると、隣接する画素同士が短絡してしまい、これが表示不良の原因となる。もちろん、製造工程においては、パターニング不良の原因となるパーティクルは、汚染がないように厳重に管理されている。それにもかかわらず、画素電極の電極間で短絡する不良が発生することがあり問題となっている。

本発明はこのような問題に鑑み、薄膜技術を用いて製造される表示装置において、表示不良の低減を目的の一つとする。

本発明の一実施形態によれば、層間絶縁層上の導電層と、導電層の上層の画素電極と、導電層と画素電極との間に設けられた絶縁層と、を有し、画素電極は、絶縁層及び層間絶縁層を貫通するコンタクトホールを介してトランジスタと電気的に接続され、導電層は、コンタクトホールを内側に含み、画素電極の外側領域まで広がる開口部を有し、開口部における開口端の一辺は、画素電極の外側領域で屈曲している表示装置が提供される。

本発明の一実施形態によれば、層間絶縁層上の導電層と、導電層の上層に配置された複数の画素電極と、導電層と複数の画素電極との間に設けられた絶縁層と、を有し、複数の画素電極のそれぞれは、絶縁層及び層間絶縁層を貫通するコンタクトホールを介してトランジスタと電気的に接続され、複数の画素電極のそれぞれにおいて、導電層は平面視で、コンタクトホールを内側に含み、画素電極の外側領域まで広がる複数の開口部を有し、複数の開口部のそれぞれにおける開口端の一辺は、画素電極の外側領域で屈曲している表示装置が提供される。

本発明の一実施形態に係る表示装置を示す斜視図である。 本発明の一実施形態に係る表示装置の構成を示す図である。 本発明の一実施形態に係る表示装置の画素回路を説明する図である。 本発明の一実施形態に係る表示装置の画素のレイアウトを示す平面図である。 本発明の一実施形態に係る表示装置の画素の構成を示す断面図である。 本発明の一実施形態に係る表示装置の画素部の構成を示す平面図である。 本発明の一実施形態に係る表示装置の画素のレイアウトを示す平面図である。 本発明の一実施形態に係る表示装置の画素の構成を示す断面図である。 本発明の一実施形態に係る表示装置の画素部の構成を示す平面図である。 本発明の一実施形態に係る表示装置の画素部の構成を示す平面図である。 本発明の一実施形態に係る表示装置の画素部の構成を示す平面図である。 表示装置の画素部の構成を示す平面図である。

以下、本発明の実施の形態を、図面等を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に例示する実施の形態の記載内容に限定して解釈されるものではない。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号（又は数字の後にａ、ｂなどを付した符号）を付して、詳細な説明を適宜省略することがある。さらに各要素に対する「第１」、「第２」と付記された文字は、各要素を区別するために用いられる便宜的な標識であり、特段の説明がない限りそれ以上の意味を有さない。

本明細書において、ある部材又は領域が他の部材又は領域の「上に（又は下に）」あるとする場合、特段の限定がない限りこれは他の部材又は領域の直上（又は直下）にある場合のみでなく他の部材又は領域の上方（又は下方）にある場合を含み、すなわち、他の部材又は領域の上方（又は下方）において間に別の構成要素が含まれている場合も含む。なお、以下の説明では、特に断りのない限り、断面視においては、第１基板に対して第２基板が配置される側を「上」又は「上方」といい、その逆を「下」又は「下方」として説明する。

本明細書において、表示装置は第１基板を含む。第１基板は、少なくとも平面状の一主面を有し、この一主面上に複数層の薄膜が設けられ、素子が形成される。以下の説明では、断面視において、第１基板の一主面を基準とし、その一主面の上方側を「上」、「上層」又は「上方」として説明する。

１．表示装置の概要
図１は、本発明の一実施形態に係る表示装置１００の斜視図を示す。表示装置１００は、第１基板１０２に、画素部１０６、駆動回路１１０（第１駆動回路１１０ａ、第２駆動回路１１０ｂ、第３駆動回路１１０ｃ）、端子部１１２が設けられる。第２基板１０４は、第１基板１０２と対向して配置される。第１基板１０２と第２基板１０４とは、シール材１１６により固定される。第２基板１０４は画素部１０６を覆って配置される。第２基板１０４は、例えば、第１基板１０２と同様に板状の部材が用いられる。また、第２基板１０４はこれに限定されず、有機樹脂膜、有機樹脂膜と無機絶縁膜の積層体、シート状の有機樹脂基材が適用される。複数の端子１１４で構成される端子部１１２は、第１基板１０２の側端部に配置される。端子部１１２は異方性導電フィルム（Anisotropic Conductive Film）によって配線基板１１８と接続される。配線基板１１８は他の機能回路又は外部機器と表示装置１００との接続を図り、信号の送受信に使用される。

図２は、表示装置１００の回路構成を示す。表示装置１００は、端子部１１２から表示装置１００を駆動する信号が第１駆動回路１１０ａ、第２駆動回路１１０ｂ及び第３駆動回路１１０ｃに入力される。第１駆動回路１１０ａは第１走査信号線１２０に信号を出力し、第２駆動回路１１０ｂは第２走査信号線１２１に信号を出力し、第３駆動回路１１０ｃは映像信号線１２２に信号を出力する。第１走査信号線１２０、第２走査信号線１２１、映像信号線１２２は、画素部１０６にこれらの信号を送信する。

画素部１０６は、画素１０８が行方向及び列方向に配列されている。画素１０８の配列数は任意である。例えば、行方向（Ｘ方向）にｍ個、列方向（Ｙ方向）にｎ個の画素１０８が配列される。図２は、画素１０８が正方配列する例を示すが、本発明はこれに限定されず、デルタ配列、ペンタイル配列等、他の配列形式も適用され得る。画素部１０６において、第１走査信号線１２０及び第２走査信号線１２１は行方向に配設され、映像信号線１２２は列方向に配設される。また、図２で示す表示装置１００は、画素部１０６に電源線１２４が配設されている。

２．画素の構成
図３は、画素１０８の回路構成の一例を示す。画素１０８は、スイッチング素子１２６（第１スイッチング素子１２６ａ、第２スイッチング素子１２６ｂ）、発光素子１２８、発光素子を駆動するトランジスタ１３０（以下、「駆動トランジスタ」という。）、容量素子１３２（第１容量素子１３２ａ、第２容量素子１３２ｂ）を含む。画素１０８は、これらの素子を用いて回路（以下、「画素回路」ともいう。）が形成される。

駆動トランジスタ１３０は、制御端子としてのゲートと、入出力端子としてのソース及びドレインを有する。図３で示す画素回路は、駆動トランジスタ１３０のゲートが、第１スイッチング素子１２６ａを介して映像信号線１２２と接続され、ドレインが第２スイッチング素子１２６ｂを介して電源線１２４と接続され、ソースが発光素子１２８と接続される一例を示す。なお、図３の画素回路において、駆動トランジスタ１３０はｎチャネル型である。

第１スイッチング素子１２６ａは、第１走査信号線１２０の制御信号ＳＧ（振幅ＶＧＨ／ＶＧＬを有する）によってオンオフ（ＯＮ／ＯＦＦ）の動作が制御される。第１スイッチング素子１２６ａがオンのとき、映像信号線１２２の映像信号Ｖｓｉｇに基づく電位が駆動トランジスタ１３０のゲートに与えられる。また、第２スイッチング素子１２６ｂは、第２走査信号線１２１の制御信号ＢＧ（振幅ＶＧＨ／ＶＧＬを有する）によってオンオフ（ＯＮ／ＯＦＦ）の動作が制御される。第２スイッチング素子１２６ｂがオンになると、電源線１２４の電位が駆動トランジスタ１３０のドレインに印加される。なお、制御信号ＶＧＨは第１スイッチング素子１２６ａ及び第２スイッチング素子１２６ｂをオンにする高電位の信号であり、制御信号ＶＧＬは第１スイッチング素子１２６ａをオフにする低電位の信号である。

駆動トランジスタ１３０のソースとゲートとの間には、第１容量素子１３２ａが設けられる。第１容量素子１３２ａによって、駆動トランジスタ１３０のゲート電圧が保持される。また、駆動トランジスタ１３０のソース側には、第２容量素子１３２ｂが接続される。第２容量素子１３２ｂは、駆動トランジスタ１３０のドレイン電流によって充電され、発光素子１２８の発光電流量を調整する機能を有する。このような回路構成を有する画素１０８は、駆動トランジスタ１３０のゲートに映像信号に基づく電圧が与えられ、第２スイッチング素子１２６ｂがオンになると、駆動トランジスタ１３０を介して電源線１２４から電流が発光素子１２８に流れる。発光素子１２８は、発光しきい値電圧上の電圧が印加されると、流れる電流量に応じて発光する。

図４は、画素１０８に設けられる、駆動トランジスタ１３０、第１スイッチング素子１２６ａ、第２スイッチング素子１２６ｂ、第１容量素子１３２ａ及び第２容量素子１３２ｂの配置を平面図で示す。また、図４において、Ａ−Ｂ線に沿った画素１０８の断面構造を、図５に示す。以下、図４及び図５を参照して画素１０８の構成を説明する。

駆動トランジスタ１３０は、半導体層１３４ａ、ゲート絶縁層１３６、ゲート電極１３８ａが積層された構造を有する。ゲート電極１３８ａは、ゲート絶縁層１３６上に設けられる第１導電層によって形成される。第１導電層は、アルミニウム、チタン、モリブデン、タングステン等の金属膜で形成され、例えば、チタンとアルミニウムが積層された構造を有する。ゲート電極１３８ａの上層には、第１絶縁層１４０が設けられる。第１絶縁層１４０は、無機絶縁材料で作製され、例えば、酸化シリコン膜、窒化シリコン膜の単層又は複数の層が積層された構造を有する。第１絶縁層１４０上にはドレイン配線１４２及びソース配線１４４が設けられる。ドレイン配線１４２及びソース配線１４４は、第２導電層によって形成される。第２導電層は、チタン、モリブデン、アルミニウム等の金属膜で形成され、例えば、アルミニウム膜の上層及び下層をチタン膜で挟んだ構造を有する。

駆動トランジスタ１３０のドレインは、ドレイン配線１４２によって、第２スイッチング素子１２６ｂと電気的に接続される。ソース配線１４４は、駆動トランジスタ１３０のソースと電気的に接続される。ドレイン配線１４２及びソース配線１４４上には、第２絶縁層１４８が設けられる。第２絶縁層１４８は、無機絶縁膜又は有機絶縁膜で作製される。有機絶縁膜としては、アクリル、ポリイミドなどの有機絶縁材料が用いられる。画素電極１５８は、第２絶縁層１４８の上層に設けられる。第２絶縁層１４８は画素電極１５８が設けられる側の上面を平坦化する、平坦化膜として用いられる。画素電極１５８は、少なくとも第２絶縁層１４８に設けられたコンタクトホール１５０によって、ソース配線１４４と電気的に接続される。すなわち、画素電極１５８は、ソース配線１４４を介して駆動トランジスタ１３０と電気的に接続される。

第１スイッチング素子１２６ａは、駆動トランジスタ１３０と同様の構造を有するトランジスタによって実現される。第１スイッチング素子１２６ａは、半導体層１３４ｂ、ゲート電極１３８ｃ、ゲート絶縁層１３６を含んで構成される。第２スイッチング素子１２６ｂも同様であり、半導体層１３４ｃ、ゲート電極１３８ｃ、ゲート絶縁層１３６を含んで構成される。ゲート電極１３８ｂが第１走査信号線１２０と電気的に接続され、入出力端子の一方が映像信号線１２２と電気的に接続される。第２スイッチング素子１２６ｂは、ゲート電極１３８ｃが第２走査信号線１２１と電気的に接続され、入出力端子の一方が電源線１２４と電気的に接続される。

第１容量素子１３２ａは、ゲート絶縁層１３６を誘電体層として用い、ゲート絶縁層１３６上に設けられた第１導電層を一方の電極（第１容量電極１５２ａ）とされる。第１容量素子１３２ａの他方の電極となるのは、ゲート絶縁層１３６の下層に設けられる半導体層が用いられる。第１容量素子１３２ａの他方の電極となる半導体層１３４ｄは、駆動トランジスタ１３０の半導体層１３４ａから延長された領域である。半導体層１３４ｄは、駆動トランジスタ１３０のソース領域及びドレイン領域（半導体層１３４ａに設けられる不純物領域）と同じ導電型の不純部物を含み、低抵抗化されていることが好ましい。これにより、第１容量素子１３２ａは、駆動トランジスタ１３０のソースと電気的に接続される。

第２容量素子１３２ｂは、第２絶縁層１４８の上面に設けられる第３導電層１５４が一方の電極（第２容量電極１５２ｂ）として用いられる。第３導電層１５４の上層には第３絶縁層１５６が設けられる。第３絶縁層１５６は、第２容量素子１３２ｂの誘電体膜となる。画素電極１５８は、第３絶縁層１５６の上面に設けられる。第２容量素子１３２ｂは、第３導電層１５４、第３絶縁層１５６及び画素電極１５８が重畳する領域に形成される。第２容量素子１３２ｂの一方の電極は、画素電極１５８と兼用されることにより、駆動トランジスタ１３０のソースと電気的に接続される。なお、第３導電層１５４は、アルミニウム、チタン、モリブデン、タングステン等の金属膜で形成される。このように、画素電極１５８を容量素子の電極としても用いることで、表示素子である発光素子と容量素子が積層され、画素の開口率を高めることができる。

駆動トランジスタ１３０のゲート電極１３８ａは、ゲート配線１４６により、第１スイッチング素子１２６ａと電気的に接続される。ゲート配線１４６は、ゲート電極１３８ａと異なる層に設けられる配線である。ゲート配線１４６は、例えば、ドレイン配線１４２やソース配線１４４と同じ第２導電層によって形成される。

発光素子１２８は、画素電極１５８、有機層１６４、対向電極１６６を構成要素として含む。発光素子１２８は、画素電極１５８、有機層１６４及び対向電極１６６が重畳する領域が発光領域となる。画素電極１５８の周縁部及びコンタクトホール１５０が設けられる領域は、第４絶縁層１６０で覆われる。第４絶縁層１６０は、画素電極１５８より上層に配置され、画素電極１５８の内側領域を露出させる開口部１６２を有する。有機層１６４及び対向電極１６６は、画素電極１５８の上面から、第４絶縁層１６０の上面にかけて設けられる。

有機層１６４は、一つ又は複数の層で構成され、有機エレクトロルミネセンス材料を含む。対向電極１６６は、有機層１６４の上層に設けられる。対向電極１６６の上層にはパッシベーション層としての第５絶縁層１６８を有する。第５絶縁層１６８は、窒化シリコン膜の単層、窒化シリコン膜と酸化シリコン膜の積層、窒化シリコン膜と有機絶縁膜とが積層された構造を有する。

発光素子１２８は画素電極１５８と対向電極１６６との間に発光しきい値電圧以上の電圧が印加されたとき発光する。本実施形態において、表示装置１００は、所謂トップエミッション型であり、対向電極１６６の側に光が出射される。このとき、反射電極となる画素電極１５８は、透明導電膜と金属膜との積層構造により有機層１６４で発光した光を反射する構成が採用される。例えば、画素電極１５８は、少なくとも２層の透明導電膜と、その２層の透明導電膜に挟まれた金属膜（例えば、銀（Ａｇ）、アルミニウム（Ａｌ）等の反射率の高い材料が好ましい。）と、を有する。対向電極１６６は酸化インジウム・スズ等の透明導電膜で形成され、有機層１６４で発光した光を透過する。

第２容量素子１３２ｂの電極（第２容量電極１５２ｂ）となる第３導電層１５４は、画素部１０６の略全体に広がっている。第３導電層１５４は、各画素において、コンタクトホール１５０が設けられる位置に開口部１７０が設けられる。図４は、第３導電層１５４の開口部１７０の開口端を点線で示す。第３導電層１５４の開口部１７０は、下層の第２絶縁層１４８を露出させる貫通孔である。第３絶縁層１５６は、第３導電層１５４の上面、第２絶縁層１４８の上面、及び第３導電層１５４の開口部１７０による段差を覆っている。第３絶縁層１５６は、窒化シリコン膜、酸化シリコン膜等の無機絶縁膜で形成される。そのため、第３絶縁層１５６の表面は、第３導電層１５４の開口部１７０による開口端の段差形状が反映される。したがって、第３絶縁層１５６には、第３導電層１５４に開口部１７０が設けられたことによる段差部１７２を有する。

画素電極１５８は、第３導電層１５４の上面から開口部１７０が設けられる領域（第２絶縁層１４８に形成されるコンタクトホール１５０を含む領域）に亘って設けられる。そのため、画素電極１５８は一部が段差部１７２を覆って設けられる。しかし、図５で示すように、画素電極１５８において、段差部１７２に重なる領域は、第４絶縁層１６０に覆われるので、発光領域とはならない。

第３導電層１５４は、第３絶縁層１５６で覆われ、第２絶縁層１４８に形成されるコンタクトホール１５０を囲む開口部１７０を有することにより、画素電極１５８とは電気的に絶縁されている。コンタクトホール１５０は、画素の端部に配置される。したがって、第３導電層１５４の開口部１７０は、画素電極１５８の端部にかかるように配置され、一部は画素電極１５８の外側領域に広がっている。

第３絶縁層１５６の開口部１７０における開口端は、画素電極１５８の外側領域において屈曲している部分を含む。例えば、図４で示すように、開口部１７０の開口端は、少なくとも２つの屈曲部Ｃ１及びＣ２を含む。すなわち、開口部１７０の開口端における地点Ｃ０から地点Ｃ３に至る経路において、屈曲部Ｃ１と屈曲部Ｃ２とで開口端は屈曲している。このように、開口部１７０の開口端が、地点Ｃ０とＣ３との間で屈曲していることにより、開口端の１辺の長さは、地点Ｃ０とＣ３を結ぶ直線距離より長くなっている。

この第３導電層１５４における開口部１７０の開口端は、少なくとも一辺が、画素電極１５８の一辺に対し法線方向に延伸する第１の辺と、この第１の辺に対して交差する方向に延伸する第２の辺を含む。

このように、画素電極１５８の下層側に、絶縁層を介して配置される導電層において、この導電層に設けられる開口部の開口端を屈曲させることで、開口端の長さ（換言すれば、開口部の輪郭の長さ）を実質的に長くすることができる。

この場合において、画素電極１５８は、第３絶縁層１５６の段差部１７２にかかるので、製造工程において、この段差部１７２の影響が問題となる。すなわち、第３導電層１５４の開口部１７０に起因して、第３絶縁層１５６の表面に段差部１７２が存在すると、第３絶縁層１５６の上面に形成される第４導電層をパターニングして画素電極１５８を形成するときに、段差部１７２に沿って第４導電層の残存物（残渣）が生成されることが懸念される。第３絶縁層１５６の段差部１７２に沿って、このような残渣が発生すると、その残渣は導電性を有するため、不良の原因となる。例えば、画素電極１５８が、隣接する画素電極と導通する不良の原因となる。

このような場合において、本実施形態では、画素電極１５８の下地面となる第３絶縁層１５６に段差部１７２が含まれていても、それによって不良が発生しないように考慮されている。すなわち、第３導電層１５４の開口部１７０において、開口端に沿った一辺が長辺化されている。この開口部１７０の開口端に沿った段差部１７２に沿って画素電極１５８のパターニング時の残渣が残っても、段差部１７２に沿った導電経路は必然的に長くなる。それにより、残渣物による導電経路が長くなり高抵抗化する。その結果、仮に画素電極間に残渣物が出来ても、画素電極同士が短絡する不良を防止することができる。

３．画素部の構成
図６は、複数の画素１０８が配列する画素部１０６の平面図を示す。画素１０８は、例えば、図４で示す構成を有するものとする。図６において、画素１０８（第１画素１０８ａ、第２画素１０８ｂ、第３画素１０８ｃ、第４画素１０８ｄ）は、画素電極１５８（第１画素電極１５８ａ、第２画素電極１５８ｂ、第３画素電極１５８ｃ、第４画素電極１５８ｄ）を有する。第１画素１０８ａ、第２画素１０８ｂ、第３画素１０８ｃ及び第４画素１０８ｄは、所定の間隔が空けられて配置されている。本明細書では、ある画素と隣接する画素との間の領域を「画素間領域」ともいう。

画素電極１５８は、コンタクトホール１５０（第１コンタクトホール１５０ａ、第２コンタクトホール１５０ｂ、第３コンタクトホール１５０ｃ、第４コンタクトホール１５０ｄ）によって下層の駆動トランジスタと電気的に接続されている。画素電極１５８は、周縁部及びコンタクトホール１５０が設けられる領域が、第４絶縁層１６０で覆われている。第４絶縁層１６０の開口部１６２の輪郭は画素電極１５８上に配置されており、図６はその輪郭線を実線で示す。

画素電極１５８の下層には第３絶縁層を介して第３導電層が設けられている。図６は、第３絶縁層の開口部１７０の開口端の形状を実線で示す。開口部１７０は、第１画素１０８ａと第３画素１０８ｃの第１コンタクトホール１５０ａ及び第３コンタクトホール１５０ｃの領域を内包し、隣接する画素に達する大きさを有する。すなわち、開口部１７０の開口端は、第１画素電極１５８ａ、第２画素電極１５８ｂ、第３画素電極１５８ｃ、第４画素電極１５８ｄのそれぞれに達するように設けられる。

開口部１７０の開口端は、画素間領域において、少なくとも２つの屈曲部を含むように設けられる。例えば、開口部１７０の開口端の一辺は、画素電極１５８の一辺に対し法線方向に延伸する第１の辺と、この第１の辺と交差する方向に延伸する第２の辺を含んでいる。

第３導電層１５４に設けられる開口部１７０の開口端を、屈曲部を含むようにすることで、画素間領域において、開口端の一辺の長さを、隣接する画素間の直線距離より長くすることができる。

一方、図１２は、第３導電層１５４に設けられる開口部１７４の開口端が、直線状である場合を示す。この場合、開口部１７４の開口端における一辺が、画素電極１５６の一部と重なると共に、直線状に隣接する画素に達している。このような場合、開口部１７４によって第３絶縁層１５６に段差が生じ、エッチング残渣による導電経路ができると、隣接画素間が最短で結ばれるので、画素間の短絡が発生しやすい状態となる。

これに対し、図６で示す開口部１７０の形態によれば、開口端が複数回屈曲している。仮に、当該開口端に沿って、第３絶縁層１５６に段差部１７２が出来ても、その経路に沿ったエッチング残渣による導電経路は長くなり、高抵抗化することができる。それにより、画素間の短絡を防ぐことができる。

なお、開口部１７０の開口端の屈曲部は、直角に曲がるものに限定されず、曲線状に湾曲するものであってもよい。また、開口端の一辺は、少なくとも画素間領域において、一部又は全ての範囲が曲線であってもよい。

図７及び図８は、図６において示す、第３導電層の開口部１７０と、この開口部１７０に隣接する４つの画素１０８の部分拡大図を示す。図７は画素の平面図を示し、図８はＣ−Ｄ線に沿った断面図を示す。

第１画素１０８ａと第４画素１０８ｄとの画素間領域、第２画素１０８ｂと第３画素１０８ｃとの画素間領域には第１走査信号線１２０、第２走査信号線１２１が配設される。第１画素１０８ａと第２画素１０８ｂとの画素間領域、第３画素１０８ｃと第４画素１０８ｄとの画素間領域には映像信号線１２２、電源線１２４が配設されている。これらの配線は、図８で示すように、画素電極より下層に配設される配線である。

図７は、第１画素１０８ａの第１コンタクトホール１５０ａと、第３画素１０８ｃの第３コンタクトホール１５０ｃとが対向する配置を示す。図７は、画素電極１５８の下層に設けられる第３導電層１５４の開口部１７０の開口端が点線で示されている。開口部１７０の領域は、図８で示すように、第４絶縁層１６０に覆われるで、画素部１０６において非発光領域となっている。

第１画素１０８ａに対応する開口部１７０は、平面視で、第１画素電極１５８ａと一部が重なり、他の部分は第１画素電極１５８ａを超えて外側領域（隣接する画素との画素間領域）に広がっている。第１コンタクトホール１５０ａは、平面視で、開口部１７０の内側に配置される。第３画素１０８ｃに対応する開口部１７０は、平面視で、第３画素電極１５８ｃと一部が重なり、他の部分は第３画素電極１５８ｃを超えて外側領域（隣接する画素との画素間領域）に広がっている。第３コンタクトホール１５０ｃは、平面視で、口部１７０の内側に配置される。

図６、図７で示すように、第３導電層１５４の開口部１７０は、開口端が第１画素１０８ａの第１画素電極１５８ａから第２画素１０８ｂの第２画素電極１５８ｂに至る領域に達し、第１画素１０８ａの第１画素電極１５８ａから第４画素１０８ｄの第４画素電極１５８ｄに至る領域に達している。第２画素１０８ｂと第３画素１０８ｃ及び第３画素１０８ｃと第４画素１０８ｄとの関係においても同様である。第１画素１０８ａに設けられる開口部１７０と、第３画素１０８ｃに設けられる開口部１７０とは、第１画素１０８ａと第３画素１０８ｃとの画素間領域に広がり、結合されて一つの開口部とされていてもよい。このように、第２容量電極１５２ｂの開口部１７０を複数の画素に連接するように設けることで、開口部１７０の口径が大きくすることができ、製造工程におけるアライメント精度に余裕を持たせることができる。また、下層に設けられる配線との間で形成される寄生容量を低減することができる。

本実施形態で示す画素部の構成によれば、第３導電層１５４に設けられる開口部１７０の開口端の一辺が、隣接する画素の画素電極の直線距離Ｌ１，Ｌ２より長くなっている。第３導電層１５４の上の第３絶縁層１５６は、この開口端に沿って段差部１７２が形成される。このため、第３絶縁層１５６の上面に設けられる画素電極１５８のパターニング工程によって、段差部１７２に沿って残渣が生じても、段差部１７２に沿った導電経路が必然的に長くなる。これにより、残渣物による導電経路を高抵抗化することができ、画素間の短絡を防ぐことができる。表示装置においては、画素部に輝点欠陥が発生することを防ぐことができる。

なお、第３導電層１５４の開口部１７０の形状は、図６に示す形態に限定されない。開口部１７０の開口端は、図９で示すように多段階に屈曲していてもよい。開口部１７０の開口端をこのような形状にすると、この経路に沿って画素電極１５８を形成する導電体のエッチング残渣が残っても、それによる導電経路も複雑に屈曲するので、導電経理が連続しないようにすることができ（導電経路を断線させることができ）高抵抗化を図ることができる。

図１０は、第１画素１０８ａの第１コンタクトホール１５０ａ、第２画素１０８ｂの第２コンタクトホール１５０ｂ、第３画素１０８ｃの第３コンタクトホール１５０ｃ、第４画素１０８ｄの第４コンタクトホール１５０ｄ、が互いに隣接するように配置される一例を示す。この場合、開口部１７０の開口端に沿った一辺が、画素間領域において少なくとも２回以上、好ましくは４回屈曲している。開口部１７０は、４つの画素のコンタクトホール１５０内在するように、一つの開口とされていてもよい。

図１０に示す開口部１７０の形状においても、開口端に沿った一辺が、画素の隣接間直線距離より長くなるため、画素電極形成後の残渣による短絡不良を防ぐことができる。

図１１は、第３導電層１５４の開口部１７０において、開口端が隣接画素に達していない形態を示す。このような開口部１７０の形態によれば、開口端が隣接画素に達していないことにより、段差部に残渣が生じても、画素間の短絡を防ぐことができる。なお、図１１で示す開口部１７０においても、開口端の一辺は、画素間領域において屈曲部を有している。

以上のように、本発明の一実施形態によれば、画素電極の下層に設けられる絶縁層に、段差部が含まれていて、当該段差部に導電性のエッチング残渣が発生しても、そのエッチング残渣による導電経路を高抵抗化することができる。それにより、画素間の短絡を防ぐことができる。

１００・・・表示装置、１０２・・・第１基板、１０４・・・第２基板、１０６・・・画素部、１０８・・・画素、１１０・・・駆動回路、１１２・・・端子部、１１４・・・端子、１１６・・・シール材、１１８・・・配線基板、１２０・・・第１走査信号線、１２１・・・第２走査信号線、１２２・・・映像信号線、１２４・・・電源線、１２６・・・スイッチング素子、１２８・・・発光素子、１３０・・・駆動トランジスタ、１３２・・・容量素子、１３４・・・半導体層、１３６・・・ゲート絶縁層、１３８・・・ゲート電極、１４０・・・第１絶縁層、１４２・・・ドレイン配線、１４４・・・ソース配線、１４６・・・ゲート配線、１４８・・・第２絶縁層、１５０・・・コンタクトホール、１５２・・・容量電極、１５４・・・第３導電層、１５６・・・第３絶縁層、１５８・・・画素電極、１６０・・・第４絶縁層、１６２・・・開口部、１６４・・・有機層、１６６・・・対向電極、１６８・・・第５絶縁層、１７０・・・開口部、１７２・・・段差部、１７４・・・開口部

Claims (18)

1. 層間絶縁層上の導電層と、
   前記導電層の上層の画素電極と、
   前記導電層と前記画素電極との間に設けられた絶縁層と、を有し、
   前記画素電極は、前記絶縁層及び前記層間絶縁層を貫通するコンタクトホールを介してトランジスタと電気的に接続され、
   前記導電層は、前記コンタクトホールを内側に含み、前記画素電極の外側領域まで広がる開口部を有し、
   前記開口部における開口端の一辺は、前記画素電極の外側領域で屈曲していること、を特徴とする表示装置。
2. 前記開口部における開口端の一辺は、前記画素電極の外側領域で、少なくとも２つの屈曲部を含む、請求項１に記載の表示装置。
3. 前記開口部における開口端の一辺は、前記画素電極の一辺に対し法線方向に延伸する第１の辺と、前記第１の辺と交差する方向に延伸する第２の辺を含む、請求項１に記載の表示装置。
4. 前記絶縁層は、前記開口部における開口端と重なる領域で、表面に段差部を含む、請求項１に記載の表示装置。
5. 前記画素電極は、少なくとも一部が前記段差部と重なる、請求項４に記載の表示装置。
6. 前記導電層と、前記絶縁層と、前記画素電極とが重なる領域に、容量素子が形成される、請求項１に記載の表示装置。
7. 前記画素電極上に、有機層、対向電極を有する、請求項１に記載の表示装置。
8. 層間絶縁層上の導電層と、
   前記導電層の上層に配置された複数の画素電極と、
   前記導電層と前記複数の画素電極との間に設けられた絶縁層と、を有し、
   前記複数の画素電極のそれぞれは、前記絶縁層及び前記層間絶縁層を貫通するコンタクトホールを介してトランジスタと電気的に接続され、
   前記複数の画素電極のそれぞれにおいて、前記導電層は、前記コンタクトホールを内側に含み、前記画素電極の外側領域まで広がる複数の開口部を有し、
   前記複数の開口部のそれぞれにおける開口端の一辺は、前記画素電極の外側領域で屈曲していること、を特徴とする表示装置。
9. 前記複数の開口部におけるそれぞれの開口端の一辺は、前記複数の画素電極におけるそれぞれの外側領域で、少なくとも２つの屈曲部を含む、請求項８に記載の表示装置。
10. 前記複数の開口部における開口端の一辺は、前記複数の画素電極におけるそれぞれの一辺に対し法線方向に延伸する第１の辺と、前記第１の辺と交差する方向に延伸する第２の辺を含む、請求項８に記載の表示装置。
11. 前記複数の開口部は、前記複数の画素電極に対し、隣接する画素電極の開口部と連続している、請求項８に記載の表示装置。
12. 前記複数の開口部は、前記複数の画素電極に対し、隣接する画素電極と連続して設けられる開口部において、前記コンタクトホールを複数含む、請求項１１に記載の表示装置。
13. 前記複数の開口部におけるそれぞれの開口端の一辺は、前記複数の画素電極が間隙をもって配置される隣接間領域における長さが、前記画素電極の隣接間距離より長い、請求項８に記載の表示装置。
14. 前記複数の開口部におけるそれぞれの開口端の一辺は、前記複数の画素電極が間隙をもって配置される隣接間領域に、前記第１の辺と前記第２の辺とが配置される、請求項１０に記載の表示装置。
15. 前記絶縁層は、前記複数の開口部におけるそれぞれの開口端と重なる領域で、表面に段差部を含む、請求項８に記載の表示装置。
16. 前記複数の画素電極のそれぞれは、少なくとも一部が前記段差部と重なる、請求項１５に記載の表示装置。
17. 前記導電層と、前記絶縁層と、前記複数の画素電極とが重なる領域に、複数の容量素子が形成される、請求項８に記載の表示装置。
18. 前記画素電極上に、有機層、対向電極を有する、請求項８に記載の表示装置。

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