KR20230065430A - 표시 장치 - Google Patents

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KR20230065430A KR1020210150836A KR20210150836A KR20230065430A KR 20230065430 A KR20230065430 A KR 20230065430A KR 1020210150836 A KR1020210150836 A KR 1020210150836A KR 20210150836 A KR20210150836 A KR 20210150836A KR 20230065430 A KR20230065430 A KR 20230065430A
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electrode
line
power
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곽진선
김경배
이지혜
표기현
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하는 화소부; 상기 제1 전극과 전기적으로 연결된 제1 신호 라인; 및 상기 제2 전극과 전기적으로 연결된 제2 신호 라인; 을 포함하고, 상기 제1 신호 라인으로부터 제공된 제1 전원은 상기 제1 전극에 제공되고, 상기 제2 신호 라인으로부터 제공된 제2 전원은 상기 제2 전극에 제공되고, 상기 제1 신호 라인 및 상기 제2 신호 라인 각각의 적어도 일부는 제1 방향으로 연장하고, 상기 제1 신호 라인의 또 다른 적어도 일부는 상기 제1 방향과 비평행한 제2 방향으로 연장하는, 표시 장치가 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 전원이 공급되는 영역에 인접한 영역에서의 발열이 방지된 표시 장치를 제공하는 것이다.
본 발명의 또 다른 과제는, 전극 구성들 간 쇼트 결함이 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 기판 상에 배치된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하는 화소부; 상기 제1 전극과 전기적으로 연결된 제1 신호 라인; 및 상기 제2 전극과 전기적으로 연결된 제2 신호 라인; 을 포함하고, 상기 제1 신호 라인으로부터 제공된 제1 전원은 상기 제1 전극에 제공되고, 상기 제2 신호 라인으로부터 제공된 제2 전원은 상기 제2 전극에 제공되고, 상기 제1 신호 라인 및 상기 제2 신호 라인 각각의 적어도 일부는 제1 방향으로 연장하고, 상기 제1 신호 라인의 또 다른 적어도 일부는 상기 제1 방향과 비평행한 제2 방향으로 연장하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원을 상기 제1 신호 라인에 공급하는 제1 전원 라인; 및 상기 제2 전원을 상기 제2 신호 라인에 공급하는 제2 전원 라인; 을 더 포함하고, 상기 제1 전원 라인 및 상기 제2 전원 라인은 판(plate) 형상을 가지는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인과 상기 제2 전원 라인은 상기 제1 방향으로 이격되고, 서로 동일한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인은 상기 제1 방향으로 연장하는 제1-1 신호 라인 및 상기 제2 방향으로 연장하는 제1-2 신호 라인을 포함하고, 상기 제2 신호 라인은 상기 제1 방향으로 연장하는 제2-1 신호 라인 및 상기 제2 방향으로 연장하는 제2-2 신호 라인을 포함하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 화소부는, 상기 제2 방향을 따라 상기 제1 전원 라인과 중첩하는 제1 인접 화소 영역; 및 상기 제2 방향을 따라 상기 제2 전원 라인과 중첩하는 제2 인접 화소 영역; 을 포함하고, 상기 제1 인접 화소 영역은 상기 제2 방향을 따라 상기 제2 전원 라인과 비중첩하고, 상기 제2 인접 화소 영역은 상기 제2 방향을 따라 상기 제2 전원 라인과 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1-1 신호 라인 및 상기 제2-1 신호 라인이 연장하는 방향은 상기 제1 전원 라인과 상기 제2 전원 라인이 서로 이격된 방향과 동일한, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인은, 상기 제1-1 신호 라인 및 상기 제1-2 신호 라인을 통하여 상기 제1 전극과 전기적으로 연결되고, 상기 제2 전원 라인은, 상기 제2-1 신호 라인 및 상기 제2-2 신호 라인을 통하여 상기 제2 전극과 전기적으로 연결되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인은, 상기 제1-2 신호 라인과 전기적으로 연결되고 상기 제1-1 신호 라인과 동일한 방향으로 연장하는 제1-3 신호 라인; 을 더 포함하고, 상기 제1 전원 라인은, 상기 제1-1 신호 라인, 상기 제1-2 신호 라인, 및 상기 제1-3 신호 라인을 통하여 상기 제1 전극과 전기적으로 연결되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인은, 상기 제1-2 신호 라인과 전기적으로 연결되고 상기 제1-1 신호 라인과 동일한 방향으로 연장하는 제1 연장 부분과 상기 제1-2 신호 라인과 동일한 방향으로 연장하는 제2 연장 부분을 포함하는 제1-4 신호 라인; 을 더 포함하고, 상기 제1 전원 라인은 상기 제1-1 신호 라인, 상기 제1-2 신호 라인, 및 상기 제1-4 신호 라인을 통하여 상기 제1 전극과 전기적으로 연결되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 기판 상에 배치되고, 상기 제2 신호 라인으로부터 제공된 상기 제2 전원이 제공되는 제3 전극; 을 더 포함하고, 상기 제2 전극은 상기 제1 전극의 일측에 배치되고, 상기 제3 전극은 상기 제1 전극의 타측에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인 및 상기 제2 전원 라인은, 상기 제1 전극 및 상기 제2 전극과 상이한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인 및 상기 제2 신호 라인은, 상기 제1 전극 및 상기 제2 전극과 상이한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인의 적어도 일부는 상기 제2 신호 라인의 적어도 일부와 상이한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 발광 소자에 전기적으로 연결되고, 소스 전극 및 드레인 전극을 포함하는 트랜지스터를 포함하고, 상기 제1 신호 라인 및 상기 제2 신호 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전극 및 상기 제2 전극이 상기 기판과 이격된 거리는, 상기 제1 신호 라인과 상기 제2 신호 라인이 상기 기판과 이격된 거리보다 큰, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 화소부가 배치된 표시 영역; 및 상기 표시 영역의 적어도 일부를 둘러싸는 비표시 영역; 을 더 포함하고, 상기 비표시 영역에는, 상기 제1 전극 및 상기 제2 전극과 동일한 공정 내 형성된 전극 구성이 배치되지 않은, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인 및 상기 제2 신호 라인은, 상기 제1 전원 라인 및 상기 제2 전원 라인과 동일한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 신호 라인 및 상기 제2 신호 라인과 상기 기판이 이격된 거리는, 상기 제1 전원 라인 및 상기 제2 전원 라인과 상기 기판이 이격된 거리보다 작은, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전극의 두께 및 상기 제2 전극의 두께는, 상기 제1 신호 라인의 두께 및 상기 제2 신호 라인의 두께보다 큰, 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 표시 영역 및 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역 상에 배치된 제1 정렬 전극 및 제2 정렬 전극; 적어도 일부가 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 위치하는 발광 소자를 포함하는 화소부; 상기 비표시 영역 내 배치되고, 상기 화소부의 구동을 제어하는 구동 제어부; 상기 제1 정렬 전극과 전기적으로 연결되는 제1 신호 라인; 및 상기 제2 정렬 전극과 전기적으로 연결되는 제2 신호 라인; 을 포함하고, 상기 비표시 영역은 상기 표시 영역과 상기 구동 제어부 사이에 위치하는 팬아웃 영역을 포함하고, 상기 배선부는, 적어도 일부가 상기 팬아웃 영역 내에 배치되고, 서로 제1 방향으로 이격된 제1 전원 라인 및 제2 전원 라인을 포함하고, 상기 제1 전원 라인은 상기 제1 신호 라인 및 상기 제1 정렬 전극을 통해 제1 전원을 상기 발광 소자에 공급하고, 상기 제2 전원 라인은 상기 제2 신호 라인 및 상기 제2 정렬 전극을 통해 상기 제1 전원과는 상이한 제2 전원을 상기 발광 소자에 공급하고, 상기 제1 신호 라인 및 상기 제2 신호 라인 각각의 적어도 일부는 상기 제1 방향으로 연장하는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 전원이 공급되는 영역에 대한 발열 이슈가 저감되고, 이에 따라 장치의 성능 향상 및 사용자 신뢰도가 개선된 표시 장치가 제공될 수 있다.
본 발명의 또 다른 실시예에 의하면, 전극 구성들 간 쇼트 결함이 방지되고, 이에 따라 전기적 신호의 신뢰도가 향상된 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 4는 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 5는 실시예에 따른 화소에 포함된 화소 회로를 나타낸 회로도이다.
도 6은 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 도면이다.
도 7은 도 4의 EA1 영역의 확대도이다.
도 8은 도 4의 EA2 영역의 확대도이다.
도 9는 도 4의 EA2 영역의 확대도로서, 일 실시예에 따른 전극 구조를 나타낸 평면도이다.
도 10은 도 9의 EA3 영역의 확대도이다.
도 11 및 도 12는 실시예에 따른 화소를 구성하는 전극 구성들을 나타낸 레이아웃 도면들이다.
도 13 및 도 14는 실시예에 따른 전극 라인에 관하여 간략히 도시한 평면도들이다.
도 15는 도 13의 Ⅰ~Ⅰ’에 따른 단면도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치에 관한 것이다. 이하에서는, 도 1 내지 도 15를 참조하여, 실시예에 따른 표시 장치에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치(도 3의 '100' 참조)에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되지 않는다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되지 않는다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따르면, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 일 예로, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 절연막을 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다.
실시예에 따르면, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다.
실시예에 따르면, 절연막(INF)은 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 또한, 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외 추가적인 구성을더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 더 배치될 수 있다.
도 3은 실시예에 따른 표시 장치를 나타낸 블록도이다.
표시 장치(100)는 시각 데이터를 사용자에게 제공하도록 구성된 장치를 의미한다. 표시 장치(100)는 도 1 및 도 2를 참조하여 상술된 발광 소자(LD)를 광원으로 이용하는 전자 장치일 수 있다. 일 예에 따르면, 표시 장치(100)는 태블릿 피씨, 텔레비전, 스마트 폰, 혹은 노트북 등일 수 있으나, 특정 예시에 한정되지 않는다.
실시예에 따르면, 표시 장치(100)는 화소부(102) 및 구동 제어부(D-IC)를 포함할 수 있다. 일 예에 따르면, 구동 제어부(D-IC)는 스캔 구동부(104), 데이터 구동부(106), 보상부(108), 및 제어부(109)를 포함할 수 있다.
화소부(102)는 스캔 라인(도 5의 'SL' 참조) 및 데이터 라인(도 5의 'DL' 참조)에 접속되는 화소(도 4의 'PXL' 참조)를 포함할 수 있다. 일 실시예에 따르면, 화소(PXL)는 복수의 부화소로 구성될 수 있다. 일 예로, 상기 복수의 부화소는 각각 상이한 색을 가지는 광을 발산할 수 있다.
스캔 구동부(104)는 화소부(102)와 연결될 수 있다. 스캔 구동부(104)는 화소부(102)의 일측에 배치될 수 있다. 스캔 구동부(104)는 제어부(109)로부터 제1 제어 신호(SCS)를 수신할 수 있다. 스캔 구동부(104)는 제1 제어 신호(SCS)에 응답하여 스캔 라인(SL)들에 스캔 신호를 공급할 수 있다.
실시예에 따르면, 제1 제어 신호(SCS)는 스캔 구동부(104)의 구동 타이밍을 제어하기 위한 신호일 수 있다. 제1 제어 신호(SCS)는 스캔 신호를 위한 스캔 개시 신호 및 복수의 클럭 신호를 포함할 수 있다. 상기 스캔 신호는 해당 스캔 신호가 공급되는 트랜지스터의 타입에 상응하는 게이트-온 레벨로 설정될 수 있다.
데이터 구동부(106)는 화소부(102)와 연결될 수 있다. 데이터 구동부(106)는 화소부(102)의 일측에 배치될 수 있다. 데이터 구동부(106)는 제어부(109)로부터 제2 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(106)는 제2 제어 신호(DCS)에 응답하여 데이터 라인(DL)에 데이터 신호를 공급할 수 있다.
실시예에 따르면, 제2 제어 신호(DCS)는 데이터 구동부(106)의 구동 타이밍을 제어하기 위한 신호일 수 있다.
보상부(108)는 화소부(102)와 연결될 수 있다. 보상부(108)는 센싱 라인(도 5의 'SENL' 참조)을 통해 화소(PXL)로부터 추출되는 센싱값(전류 혹은 전압 정보)을 제공받을 수 있다. 보상부(108)는 상기 센싱 값에 기초하여, 화소(PXL)의 열화를 보상하는 보상 값을 생성할 수 있다. 예를 들어, 보상부(108)는 제1 트랜지스터(도 5의 'T1' 참조) 및/또는 발광 소자(LD)의 특성 변화에 관한 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 변화, 이동도 변화, 및 기타 특성 변화)를 획득할 수 있다. 보상부(108)는 상기 특성 변화에 관한 정보를 기초하여 데이터 신호를 보상하는 보상 값을 산출하여, 제어부(109) 혹은 데이터 구동부(106)에 제공될 수 있다.
실시예에 따르면, 보상부(108)는 제어부(109)로부터 제3 제어 신호(CCS)를 수신할 수 있다. 보상부(108)는 제3 제어 신호(CCS)에 응답하여 화소(PXL)에 센싱 신호를 공급할 수 있다.
실시예에 따르면, 제3 제어 신호(CCS)는 화소(PXL)들의 센싱 및 열화 보상을 위한 보상부(108)의 구동을 제어하기 위한 신호일 수 있다.
제어부(109)는 제1 제어 신호(SCS), 제2 제어 신호(DCS), 및 제3 제어 신호(CCS)를 획득할 수 있다. 제어부(109)는 제1 제어 신호(SCS) 및 제2 제어 신호(DCS)를 생성하여 각각 스캔 구동부(104) 및 데이터 구동부(106)에 제공할 수 있다. 제어부(109)는 제3 제어 신호(CCS)를 생성하여, 보상부(108)에 제공할 수 있다.
실시예에 따르면, 스캔 구동부(104)와 데이터 구동부(106)가 화소부(102)의 일측에 배치된 단변 구동(single side driving) 구조가 제공될 수 있다.
이하에서는, 설명의 편의를 위해, 단변 구동 구조를 포함한 표시 장치(100)를 기준으로 설명한다.
도 3에서는, 스캔 구동부(104), 데이터 구동부(106), 보상부(108), 및 제어부(109)를 구분하여 도시되었으나, 스캔 구동부(104), 데이터 구동부(106), 보상부(108), 및 제어부(109) 중 적어도 일부는 하나의 모듈 또는 IC칩(integrated circuit chip)으로 통합될 수 있다. 예를 들어, 제어부(109)의 적어도 일부의 구성 및/또는 기능은 데이터 구동부(106)에 포함될 수 있다.
도 4는 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 4를 참조하면, 표시 장치(100)는 기판(SUB)과, 발광 소자(LD)를 포함하는 화소(PXL)를 포함할 수 있다. 일 실시예에 따르면, 표시 장치(100)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 장치(100)는 구동 제어부(D-IC) 및 배선부(LP)를 포함할 수 있다.
기판(SUB)은 표시 장치(100)의 베이스 부재를 구성할 수 있다. 일 예에 따르면, 기판(SUB)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA) 내에는 화소(PXL)가 배치될 수 있다. 표시 영역(DA)에서는 광이 발산될 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 일 예로, 비표시 영역(NDA)은 평면 상에서 볼 때, 표시 영역(DA)의 적어도 일부를 둘러싸는 형태로 제공될 수 있다.
실시예에 따르면, 비표시 영역(NDA)에는 구동 제어부(D-IC)가 배치될 수 있다. 그리고 비표시 영역(NDA)에는 배선부(LP)의 적어도 일부가 배치될 수 있다. 도면에 도시되지 않았으나, 일 예에 따르면, 비표시 영역(NDA)에는 구동 제어부(D-IC)와 배선부(LP)를 전기적으로 연결하는 패드부가 더 배치될 수 있다.
화소(PXL)는 표시 영역(DA) 내 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않는다.
실시예에 따르면, 화소(PXL)는 배선부(LP)를 통해 구동 제어부(D-IC)와 연결될 수 있다. 배선부(LP)는 팬아웃 라인(도 7의 '320' 참조), 제1 전원 라인(도 7의 'VDD' 참조), 및 제2 전원 라인(도 7의 'VSS' 참조)을 포함할 수 있다. 팬아웃 라인(320)은 스캔 라인(SL), 데이터 라인(DL), 및 센싱 라인(SENL)을 포함할 수 있다.
구동 제어부(D-IC)는 화소(PXL)에 소정의 신호 및 소정의 전원을 제공할 수 있다. 화소(PXL)는 상기 소정의 신호 및 상기 소정의 전원을 기초로 구동될 수 있다. 구동 제어부(D-IC)로부터 인가된 신호 및 전원은 배선부(LP)를 경유하여 화소(PXL)에 인가될 수 있다. 일 실시예에 따르면, 화소(PXL)는 스캔 라인(SL), 데이터 라인(DL), 센싱 라인(SENL), 제1 전원 라인(VDD), 및 제2 전원 라인(VSS)으로부터 제공된 전기적 신호를 토대로 구동될 수 있다.
배선부(LP)는 비표시 영역(NDA) 내 배치될 수 있다. 배선부(LP)는 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 일 예에 따르면, 배선부(LP)의 적어도 일부는 표시 영역(DA)과 구동 제어부(D-IC) 사이에 배치될 수 있다. 도 4에는, 배선부(LP)가 표시 영역(DA)과 구동 제어부(D-IC) 사이에만 배치되는 것으로 도시되었으나 이에 한정되지 않는다. 실시 형태에 따라, 배선부(LP)는 표시 영역(DA)에 인접한 위치에 배치될 수 있다.
실시예에 따르면, 배선부(LP)는 구동 제어부(D-IC)와 화소(PXL)를 전기적으로 연결할 수 있다. 일 예에 따르면, 배선부(LP)는 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(VDD), 및/또는 제2 전원 라인(VSS) 각각의 적어도 일부를 포함할 수 있다.
실시예에 따르면, 배선부(LP)는 팬아웃(fanout) 영역(300)을 포함할 수 있다. 배선부(LP)는 팬아웃 영역(300) 내 배치된 팬아웃 라인(320)을 포함할 수 있다. 팬아웃 영역(300)은 평면 상에서 볼 때, 표시 영역(DA)과 구동 제어부(D-IC) 사이에 배치될 수 있다.
일 예에 따르면, 팬아웃 라인(320)은 평면 상에서 볼 때, 팬아웃 영역(300) 내 배치된 배선들로서, 스캔 라인(SL), 데이터 라인(DL), 및 센싱 라인(SENL) 각각의 적어도 일부를 포함할 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS) 각각의 적어도 일부는 비표시 영역(NDA) 내 배치될 수 있다. 제1 전원 라인(VDD) 및 제2 전원 라인(VSS) 각각의 적어도 일부는 팬아웃 영역(300) 내에 배치될 수 있다.
실시예에 따르면, 팬아웃 영역(300)은 일 방향으로 향할수록 넓어지는 형상을 가질 수 있다. 팬아웃 영역(300)은 제2 방향(DR2)에 따라 상이한 폭을 가질 수 있다. 예를 들어, 팬아웃 영역(300)의 폭은 구동 제어부(D-IC)로부터 표시 영역(DA)을 향할수록 넓어질 수 있다.
도 5는 실시예에 따른 화소에 포함된 화소 회로를 나타낸 회로도이다. 도 5에에는 도 4를 참조하여 상술한 화소(PXL)에 관하여 도시되었다.
도 5를 참조하면, 화소(PXL)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에 연결될 수 있다. 발광 소자(LD)의 일 단부(일 예로, P형 반도체)는 화소 회로(PXC) 및 제1 신호 라인(120)을 경유하여 제1 전원 라인(VDD)에 연결되고, 발광 소자(LD)의 타 단부(일 예로, N형 반도체)는 제2 신호 라인(130)을 경유하여 제2 전원 라인(VSS)에 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)는 화소 회로(PXC)를 통해 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)들은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 예로, 발광 소자(LD)들은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자(LD)들은 직/병렬 혼합 구조로 연결될 수 있다.
제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 발광 소자(LD)들이 광을 발산할 수 있도록 서로 상이한 전위를 가질 수 있다. 예를 들어, 제1 전원 라인(VDD)은 제2 전원 라인(VSS)보다 높은 전위로 설정될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 화소(PXL)의 발광 기간 중 광이 발산될 수 있을 정도의 전위차를 가질 수 있다.
화소 회로(PXC)는 제1 전원 라인(VDD)과 발광 소자(LD) 사이를 연결할 수 있다. 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)의 일 전극은 제1 전원 라인(VDD)에 연결되고, 타 전극은 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 대응하여 발광 소자(LD)에 흐르는 전류를 제어할 수 있다.
제2 트랜지스터(T2)의 일 전극은 데이터 라인(DL)에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SL)으로부터 스캔 신호가 공급될 때, 턴-온되고, 이 때, 데이터 라인(DL)으로부터 제공된 데이터 신호를 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3)의 일 전극은 센싱 라인(SENL)에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 센싱 신호 라인(SEL)에 연결될 수 있다. 제3 트랜지스터(T3)가 센싱 신호 라인(SEL)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 라인(SENL)을 통해 기준 전압이 제2 노드(N2)로 제공될 수 있다.
실시예에 따르면, 상기 기준 전압은 발광 소자(LD)와 연결된 제1 트랜지스터(T1)의 전극(일 예로, 제1 트랜지스터(T1)의 소스 전극)의 전압을 일정한 값으로 설정 혹은 초기화하는 역할을 수행할 수 있다. 일 예에 따르면, 상기 기준 전압은 제2 전원 라인(VSS)의 전압 이하로 설정될 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)는 센싱 신호 라인(SEL)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 전류를 센싱 라인(SENL)으로 전달할 수 있다.
실시예에 따르면, 상기 센싱 전류는 보상부(108)에 제공될 수 있다. 상기 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 타 전극) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
한편, 화소 회로(PXC)의 구조는 도 5에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다. 또한, 도 5에서 제1 내지 제3 트랜지스터(T1~T3)는 N형 트랜지스터를 기준으로 도시되었으나, 이에 한정되지 않고 실시예에 따라 제1 내지 제3 트랜지스터(T1~T3)는 P형 트랜지스터로 구성될 수 있다.
이하에서는, 일 실시예에 따른 표시 장치(100)의 전극 라인들에 관하여 설명한다. 다만, 표시 장치(100)의 전극 라인들에 관하여 설명하기 앞서, 일 실시예에 따른, 표시 장치(100)에서 정의되는 적층 구조에 관하여 우선적으로 서술한다.
도 6은 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 도면이다. 도 6을 참조하면, 실시예에 따른 표시 장치에 포함된 적층 구조는 기판(SUB), 배리어 전극층(BML), 버퍼층(BFL), 액티브층(ACT), 게이트 절연층(GI), 게이트 전극층(GE), 층간 절연층(ILD), 소스/드레인 전극층(SDL), 보호층(PSV), 및 정렬 전극층(ELT)이 순차적으로 적층된 구조에서 적어도 일부가 패터닝된 형태를 가질 수 있다.
기판(SUB)은 표시 장치(100)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름을 의미할 수 있다.
버퍼층(BFL)은 반도체를 포함하는 액티브층(ACT)에 불순물이 확산되거나 투습을 방지하기 위한 층을 의미할 수 있다. 일 실시예에 따르면, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 반도체를 포함하는 층일 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 실시예에 따르면, 액티브층(ACT)은 제1 내지 제3 트랜지스터들(T1~T3)의 채널을 구성할 수 있으며, 소스/드레인 전극층(SDL)과 접촉하는 부분에는 불순물이 도핑될 수 있다.
배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)은 도전체를 포함하는 층일 수 있다. 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 단일층 혹은 다중층으로 구성될 수 있다. 일 실시예에 따르면, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 백금(Pt) 중 어느 하나를 포함할 수 있다. 다만, 이에 한정되지 않는다.
게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 액티브층(ACT), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)을 서로 전기적으로 분리하기 위하여 각 층들 사이에 개재될 수 있다. 실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV) 중 어느 하나에 형성된 컨택홀(일 예로, 컨택부(CNT))을 통해 필요한 전극 패턴들은 서로 전기적으로 연결될 수 있다.
실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 유기 재료를 포함할 수 있으며, 단일 혹은 복수의 층으로 구성될 수 있다.
실시예에 따르면, 정렬 전극층(ELT)은 표시 영역(DA) 내 배치되고, 비표시 영역(NDA) 내 배치되지 않을 수 있다. 이에 관한 상세한 내용은 도 8을 참조하여 후술한다.
이하에서는 도 7 내지 도 14를 참조하여, 실시예에 따른 표시 장치(100)에 포함된 전극 구조들에 관하여 더욱 구체적으로 설명한다.
먼저 도 7 내지 도 10을 참조하여, 표시 영역(DA) 및 비표시 영역(NDA)에 구비된 전극 라인들에 관하여 설명한다.
도 7은 도 4의 EA1 영역의 확대도이다. 도 7은 일 실시예에 따른 팬아웃 영역(300)의 일부를 나타낸 평면도이다.
도 7을 참조하면, 팬아웃 영역(300) 내에는 제1 전원 라인(VDD), 제2 전원 라인(VSS), 및 팬아웃 라인(320)이 배치될 수 있다.
실시예에 따르면, 팬아웃 라인(320)은 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)과 상이한 층에 배치될 수 있다. 예를 들어, 팬아웃 라인(320)은 배리어 전극층(BML)과 동일한 층에 배치될 수 있다. 팬아웃 라인(320)은 배리어 전극층(BML)과 동일 공정 내 형성될 수 있다. 다만 이에 한정되지 않으며, 실시 형태에 따라 팬아웃 라인(320)은 배리어 전극층(BML)과 상이한 층에 배치될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS) 각각은 판(plate) 형상을 가질 수 있다. 예를 들어, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS) 각각은 팬아웃 영역(300) 내 영역을 평탄하게 커버하는 형상을 가질 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 평면 상에서 볼 때, 팬아웃 영역(300) 내에서 비중첩할 수 있다.
예를 들어, 팬아웃 영역(300)은 제1 중첩 영역(422), 제2 중첩 영역(424), 및 이격 영역(426)을 포함할 수 있다. 이 때, 제1 중첩 영역(422)은 제1 전원 라인(VDD)과 팬아웃 라인(320)이 평면 상에서 볼 때, 중첩하는 영역을 의미할 수 있다. 제2 중첩 영역(424)은 제2 전원 라인(VSS)과 팬아웃 라인(320)이 평면 상에서 볼 때, 중첩하는 영역을 의미할 수 있다. 이격 영역(426)은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 배치되지 않은 영역을 의미할 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 제1 방향(DR1)으로 이격될 수 있다. 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 이격 영역(426)을 사이에 두고 서로 이격될 수 있다.
예를 들어, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 서로 이격되어 이격 영역(426)을 정의할 수 있다. 이에 따라 이격 영역(426)의 두께 방향은 제1 방향(DR1)에 대응(혹은 동일)하고, 이격 영역(426)의 길이 방향은 제1 방향(DR1)과 비평행한(혹은 교차하는) 제2 방향(DR2)에 대응(혹은 동일)할수 있다.
본 명세서에서 정의되는 제1 방향(DR1) 및 제2 방향(DR2)은 각각 특정한 방향에 한정되지 않는다. 일 예로, 제1 방향(DR1)은 수평 방향으로, 제2 방향(DR2)은 수직 방향으로 정의될 수 있다. 다만, 실시 형태에 따라, 제1 방향(DR1)이 특정한 방향을 지칭하되, 제2 방향(DR2)은 상기 특정한 방향과는 적어도 비평행한(혹은 상이한) 방향을 지칭할 수 있다.
실시예에 따르면, 팬아웃 라인(320)은 평면 상에서 볼 때, 제1 중첩 영역(422), 제2 중첩 영역(424), 및/또는 이격 영역(426) 내 배치될 수 있다. 도 7에는 팬아웃 라인(320)이 전면에 배열된 것으로 도시되었으나, 실시 형태에 따라 팬아웃 라인(320)은 서로 이격된 복수의 배선을 포함할 수 있다. 다만, 이에 한정되지 않으며, 팬아웃 영역(300)을 구성하기 위해 다양한 배치 형태가 구현될 수 있다.
도 8은 도 4의 EA2 영역의 확대도이다. 도 8에는 비표시 영역(NDA) 내 배치된 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)과 표시 영역(DA) 내 라인들과 연결 관계에 관하여 도시되었다.
실시예에 따르면, 제1 신호 라인(120) 및 제2 신호 라인(130) 각각의 적어도 일부는 표시 영역(DA) 내 배치될 수 있다.
실시예에 따르면, 제1 신호 라인(120) 및 제2 신호 라인(130)은 정렬 전극층(ELT)과 상이한 층에 배치될 수 있다. 일 예로, 제1 신호 라인(120) 및 제2 신호 라인(130)은 제1 전극(도 12의 'ELT1' 참조, 제1 정렬 전극으로 지칭될 수 있음) 및 제2 전극(도 12의 'ELT2' 참조, 제2 정렬 전극으로 지칭될 수 있음)과 상이한 층에 배치될 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)이 기판(SUB)과 이격된 거리는 제1 신호 라인(120)과 제2 신호 라인(130)이 기판(SUB)과 이격된 거리보다 클 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 표시 영역(DA) 내 배치되지 않을 수 있다. 일 실시예에 따르면, 판 형상을 가진 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)으로부터 복수 개 배선으로 분리되고, 분리된 복수 개의 배선은 표시 영역(DA) 내 각 화소(PXL)에 연결될 수 있다.
예를 들어, 제1 전원 라인(VDD)은 소정의 컨택홀을 통해 표시 영역(DA)에 제공되는 라인에 전기적으로 연결되고, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 발광 소자(LD)에 인가될 수 있다. 제2 전원 라인(VSS)은 소정의 컨택홀을 통해 표시 영역(DA)에 제공되는 배선에 전기적으로 연결되고, 제2 전원 라인(VSS)으로부터 제공된 전기적 신호는 발광 소자(LD)에 인가될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 정렬 전극층(ELT)과 상이한 층에 배치될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)을 통해 제1 전원이 공급되는 라인은 정렬 전극층(ELT)과 상이한 층에 배치될 수 있다. 제2 전원 라인(VSS)을 통해 제2 전원이 공급되는 라인은 정렬 전극층(ELT)과 상이한 층에 배치될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)은 표시 영역(DA)과 인접한 영역에서 제1 신호 라인(120)과 전기적으로 연결될 수 있다. 이 때, 제1 신호 라인(120)은 제1 전원 라인(VDD)과 전기적으로 연결된 영역에서 제1 전원 라인(VDD)보다 하부의 층에 배치되거나, 혹은 제1 전원 라인(VDD)과 동일한 층에 배치될 수 있다. 예를 들어, 제1 신호 라인(120)과 기판(SUB)이 이격된 거리는 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)이 기판(SUB)이 이격된 거리보다 작을 수 있다. 일 실시예에 따르면, 제1 신호 라인(120)은 제1 전원 라인(VDD)과 전기적으로 연결된 영역에서, 정렬 전극층(ELT)과 상이한 층에 배치될 수 있다.
실시예에 따르면, 제2 전원 라인(VSS)은 표시 영역(DA)과 인접한 영역에서 제2 신호 라인(130)과 전기적으로 연결될 수 있다. 이 때, 제2 신호 라인(130)은 제2 전원 라인(VSS)과 전기적으로 연결된 영역에서 제2 전원 라인(VSS)보다 하부의 층에 배치되거나, 혹은 제2 전원 라인(VSS)과 동일한 층에 배치될 수 있다. 예를 들어, 제2 신호 라인(130)과 기판(SUB)이 이격된 거리는 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)이 기판(SUB)이 이격된 거리보다 작을 수 있다. 일 실시예에 따르면, 제2 신호 라인(130)은 제2 전원 라인(VSS)과 전기적으로 연결된 영역에서, 정렬 전극층(ELT)과 상이한 층에 배치될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)은 제1 신호 라인(120)과 연결될 수 있다. 제1 전원 라인(VDD)으로 공급된 제1 전원은 제1 신호 라인(120)을 경유하여 발광 소자(LD)에 인가될 수 있다.
실시예에 따르면, 제1 신호 라인(120)의 적어도 일부는 제1 방향(DR1)으로 연장하고, 제1 신호 라인(120)의 또 다른 적어도 일부는 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 제1 신호 라인(120)은 제1-1 신호 라인(122) 및 제1-2 신호 라인(124)을 포함할 수 있다.
실시예에 따르면, 제1-1 신호 라인(122)이 연장된 방향은 제1-2 신호 라인(124)이 연장된 방향과 서로 비평행할 수 있다. 일 예로, 제1-1 신호 라인(122)은 제1 방향(DR1)으로 연장하고, 제1-2 신호 라인(124)은 제1 방향(DR1)과 비평행(및/또는 교차)한 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 제1-2 신호 라인(124)은 복수 개 구비되고, 서로 인접한 제1-2 신호 라인(124)들은 서로 제1 방향(DR1)으로 이격될 수 있다.
실시예에 따르면, 제1-1 신호 라인(122)이 연장하는 방향은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 서로 이격된 방향과 동일할 수 있다. 예를 들어, 상술한 바와 같이, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 제1 방향(DR1)으로 이격되고, 제1-1 신호 라인(122)은 제1 방향(DR1)으로 연장할 수 있다.
실시예에 따르면, 제1-2 신호 라인(124)이 연장하는 방향은, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)이 배치된 영역으로부터 표시 영역(DA)을 향하는 방향과 동일할 수 있다. 예를 들어, 상술한 바와 같이, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)으로부터 인접한 표시 영역(DA)을 향하는 방향은 제2 방향(DR2)으로서, 마찬가지로 제1-2 신호 라인(124)은 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 제2 전원 라인(VSS)은 제2 신호 라인(130)과 연결될 수 있다. 제2 전원 라인(VSS)으로 공급된 제2 전원은 제2 신호 라인(130)을 경유하여 발광 소자(LD)에 인가될 수 있다.
실시예에 따르면, 제2 신호 라인(130)의 적어도 일부는 제1 방향(DR1)으로 연장하고, 제2 신호 라인(130)의 또 다른 적어도 일부는 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 제2 신호 라인(130)은 제2-1 신호 라인(132) 및 제2-2 신호 라인(134)을 포함할 수 있다
실시예에 따르면, 제2-1 신호 라인(132)이 연장된 방향은 제2-2 신호 라인(134)이 연장된 방향과 서로 비평행할 수 있다. 일 예로, 제2-1 신호 라인(132)은 제1 방향(DR1)으로 연장하고, 제2-2 신호 라인(134)은 제1 방향(DR1)과 비평행(및/또는 교차)한 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 제2-2 신호 라인(134)은 복수 개 구비되고, 서로 인접한 제2-2 신호 라인(134)들은 서로 제1 방향(DR1)으로 이격될 수 있다.
실시예에 따르면, 제2-1 신호 라인(132)이 연장하는 방향은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 서로 이격된 방향과 동일할 수 있다. 예를 들어, 상술한 바와 같이, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 제1 방향(DR1)으로 이격되고, 제2-1 신호 라인(132)은 제1 방향(DR1)으로 연장할 수 있다.
실시예에 따르면, 제2-2 신호 라인(134)이 연장하는 방향은, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)이 배치된 영역으로부터 표시 영역(DA)을 향하는 방향과 동일할 수 있다. 예를 들어, 상술한 바와 같이, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)으로부터 인접한 표시 영역(DA)을 향하는 방향은 제2 방향(DR2)으로서, 마찬가지로 제2-2 신호 라인(134)은 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 비표시 영역(NDA)에 배치된 제1 전원 라인(VDD)은 소정의 제1 전극 경로를 통하여 표시 영역(DA)에 전기적 신호를 제공될 수 있다. 비표시 영역(NDA)에 배치된 제2 전원 라인(VSS)은 소정의 제2 전극 경로를 통하여 표시 영역(DA)에 전기적 신호를 제공할 수 있다.
실시예에 따르면, 제1 신호 라인(120) 및 제2 신호 라인(130)은 배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL) 중 적어도 어느 하나의 층에 포함될 수 있다.
즉, 실시예에 따라, 제1 신호 라인(120) 및 제2 신호 라인(130)은 단일의 층 혹은 복수의 층을 포함할 수 있으며, 각각 소정의 경로를 따라 형성(혹은 제공)될 수 있다.
일 실시예로서, 도 9 및 도 10을 참조하여, 제1 신호 라인(120), 제2 신호 라인(130), 정렬 전극층(ELT), 제1 전원 라인(VDD), 및 제2 전원 라인(VSS)의 실시 구조에 관하여 서술한다. 도 9는 도 4의 EA2 영역의 확대도로서, 일 실시예에 따른 전극 구조를 나타낸 평면도이다. 도 10은 도 9의 EA3 영역의 확대도이다.
실시예에 따르면, 정렬 전극층(ELT)은 표시 영역(DA) 내 배치되고, 비표시 영역(NDA) 내 배치되지 않을 수 있다. 즉, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 비표시 영역(NDA) 내에서 정렬 전극층(ELT)에 포함되지 않는 전극 구성(일 예로, 소스/드레인 전극층(SDL) 및 배리어 전극층(BML))을 통해 전기적 신호를 제공(혹은 인가)할 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)은 소스/드레인 전극층(SDL)을 포함할 수 있다. 제1-1 신호 라인(122)은 소스/드레인 전극층(SDL)을 포함할 수 있다. 제1-2 신호 라인(124)은 배리어 전극층(BML)을 포함할 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)은 제1-1 컨택 부재(502)를 통해 제2 방향(DR2)으로 연장하는 제1-2 신호 라인(124)에 전기적으로 연결되고, 제1-2 신호 라인(124)은 제1-2 컨택 부재(504)를 통해 제1 방향(DR1)으로 연장하는 제1-1 신호 라인(122)에 전기적으로 연결될 수 있다. 이에 따라, 적어도 일부가 서로 상이한 층에 배치된 제1 전원 라인(VDD)과 제1-2 신호 라인(124)은 제1-1 컨택 부재(502)를 통해 전기적으로 연결되고, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 제1-2 신호 라인(124)을 통해 표시 영역(DA) 내 제2 방향(DR2)을 따라 이동될 수 있다. 그리고 서로 상이한 층에 배치된 제1-2 신호 라인(124)과 제1-1 신호 라인(122)은 제1-2 컨택 부재(504)를 통해 전기적으로 연결되고, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 제1-1 신호 라인(122)을 통해 표시 영역(DA) 내 제1 방향(DR1)을 따라 이동될 수 있다. 결국, 서로 상이한 방향으로 각각 연장하는 제1-1 신호 라인(122) 및 제1-2 신호 라인(124)은 메쉬 구조로 제공되어, 개별적인 화소(PXL)에 전기적 신호를 제공하도록 구성될 수 있다.
실시예에 따르면, 제2 전원 라인(VSS)은 소스/드레인 전극층(SDL)을 포함할 수 있다. 제2-1 신호 라인(132)은 소스/드레인 전극층(SDL)을 포함할 수 있다. 제2-2 신호 라인(134)은 배리어 전극층(BML)을 포함할 수 있다.
실시예에 따르면, 제2 전원 라인(VSS)은 제2-1 컨택 부재(602)를 통해 제2 방향(DR2)으로 연장하는 제2-2 신호 라인(134)에 전기적으로 연결되고, 제2-2 신호 라인(134)은 제2-2 컨택 부재(604)를 통해 제1 방향(DR1)으로 연장하는 제2-1 신호 라인(132)에 전기적으로 연결될 수 있다. 이에 따라, 서로 상이한 층에 배치된 제2 전원 라인(VSS)과 제2-2 신호 라인(134)은 제2-1 컨택 부재(602)를 통해 전기적으로 연결되고, 제2 전원 라인(VSS)으로부터 제공된 전기적 신호는 제2-2 신호 라인(134)을 통해 표시 영역(DA) 내 제2 방향(DR2)을 따라 이동될 수 있다. 그리고 서로 상이한 층에 배치된 제2-2 신호 라인(134)과 제2-1 신호 라인(132)은 제2-2 컨택 부재(604)를 통해 전기적으로 연결되고, 제2 전원 라인(VSS)으로부터 제공된 전기적 신호는 제2-1 신호 라인(132)을 통해 표시 영역(DA) 내 제1 방향(DR1)을 따라 이동될 수 있다. 결국, 서로 상이한 방향으로 각각 연장하는 제2-1 신호 라인(132) 및 제2-2 신호 라인(134)은 메쉬 구조로 제공되어, 개별적인 화소(PXL)에 전기적 신호를 제공하도록 구성될 수 있다.
한편, 도 10에는 도 9의 EA3 영역을 중심으로 상세한 전극 레이아웃 구조가 도시되었다. 예를 들어, 도 10에는 제1 전원 라인(VDD)으로부터 제공된 전기적 신호가 제공되는 경로에 관하여 도시되었다.
도 10을 참조하면, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 개별적인 화소(PXL)에 인접한 이후 비로소 정렬 전극층들(ELT)에 제공될 수 있다. 이에 따라, 정렬 전극층들(ELT)은 비표시 영역(DA) 내 배치되지 않을 수 있다. 예를 들어, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 제1-2 신호 라인(124)을 통해 제2 방향(DR2)으로 이동되고, 제1-1 신호 라인(122)을 통해 제1 방향(DR1)으로 이동되어, 정렬 전극층(ELT)들 중 어느 하나에 제공될 수 있다.
실시예에 따르면, 제1-2 신호 라인(124)은 배리어 전극층(BML)을 포함하는 제1 부분(124_1) 및 소스/드레인 전극층(SDL)을 포함하는 제2 부분(124_2)을 포함할 수 있다.
실시예에 따르면, 제1-2 신호 라인(124)의 제1 부분(124_1)은 표시 영역(DA) 내 전반적으로 제2 방향(DR2)을 따라 연장하여, 표시 영역(DA) 내 제2 방향(DR2)에 따른 라인(일 예로, 열(column) 라인)에 제1 전원 라인(VDD)으로부터 제공된 전기적 신호가 제공될 수 있도록 할 수 있다. 예를 들어, 제1-2 신호 라인(124)의 제1 부분(124_1)의 일부는 화소(PXL) 중 어느 하나인 제1 화소와 제1 방향(DR1)을 따라 중첩하고, 상기 제1 화소와 인접한 제1-1 신호 라인(122)을 통해 전기적 신호를 제공할 수 있다. 그리고 제1-2 신호 라인(124)의 제1 부분(124_1)의 상기 제1 화소와 제2 방향(DR2)으로 중첩하는 제2 화소와 제1 방향(DR1)을 따라 중첩하고, 상기 제2 화소와 인접한 제1-1 신호 라인(122)을 통해 전기적 신호를 제공할 수 있다.
제1-2 신호 라인(124)의 제1 부분(124_1)은 제1-2 컨택 부재(504)를 통해 제1-1 신호 라인(122)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제1-2 신호 라인(124)의 제2 부분(124_2)은 표시 영역(DA) 내 전반적으로 제2 방향(DR2)을 따라 연장하여, 개별 화소(PXL)에 제1 전원 라인(VDD)으로부터 제공된 전기적 신호가 제공될 수 있도록 할 수 있다. 예를 들어, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 제1 신호 라인(122), 제1-2 신호 라인(124)의 제2 부분(124_2)을 경유하여, 제1 전극(ELT1)에 제공될 수 있다. 이에 관한 상세한 내용은 후술하도록 한다.
실시예에 따르면, 제2-2 신호 라인(132)은 제2 방향(DR2)으로 연장되어 화소(PXL)에 인접하여 배치될 수 있다.
제1 신호 라인(120), 제2 신호 라인(130), 제1 전원 라인(VDD), 및 제2 전원 라인(VSS)의 구조는 상술된 예시에 반드시 한정되는 것은 아니다. 이하에서는, 설명의 편의상 제1 신호 라인(120) 및 제2 신호 라인(130)의 적어도 일부가 소스/드레인 전극층(SDL)을 포함하는 실시예를 기준으로 설명한다. 또한, 제1-2 신호 라인(124)의 제2 부분(124_2)을 기준으로, 제2 신호 라인(124)을 지칭하도록 한다. 다만, 이에 한정되지 않으며, 제1 신호 라인(120) 및 제2 신호 라인(130)이 배치되는 층은 적절히 선택될 수 있다. 일 예로, 제1 신호 라인(120)을 구성하는 라인들은 서로 상이한 층에 배치될 수 있으며, 제2 신호 라인(130)을 구성하는 라인들은 서로 상이한 층에 배치될 수 있다.
실시예에 따르면, 표시 영역(DA)은 제1 인접 화소 영역(220) 및 제2 인접 화소 영역(230)을 포함할 수 있다. 제1 인접 화소 영역(220)은 제1 전원 라인(VDD)과 인접하여 배치된 화소(PXL) 중 어느 하나가 배치된 영역을 의미할 수 있다. 제2 인접 화소 영역(230)은 제2 전원 라인(VSS)과 인접하여 배치된 화소(PXL) 중 어느 하나가 배치된 영역을 의미할 수 있다.
실시예에 따르면, 제1 인접 화소 영역(220)은 제2 방향(DR2)으로 제1 전원 라인(VDD)과 중첩할 수 있다. 제1 인접 화소 영역(220)은 제2 방향(DR2)으로 제2 전원 라인(VSS)과 중첩하지 않을 수 있다. 제1 인접 화소 영역(220)은 제2 방향(DR2)으로 제2 전원 라인(VSS)과의 중첩이 회피될 수 있다.
실시예에 따르면, 제2 인접 화소 영역(230)은 제2 방향(DR2)으로 제2 전원 라인(VSS)과 중첩할 수 있다. 제2 인접 화소 영역(230)은 제2 방향(DR2)으로 제1 전원 라인(VDD)과 중첩하지 않을 수 있다. 제2 인접 화소 영역(230)은 제2 방향(DR2)으로 제1 전원 라인(VDD)과의 중첩이 회피될 수 있다.
실시예에 따르면, 제1 인접 화소 영역(220)과 제2 인접 화소 영역(230)은 제1 방향(DR1)을 따라서 중첩할 수 있다.
실시예에 따르면, 제1 인접 화소 영역(220) 내에 배치된 발광 소자(LD)는 제1 신호 라인(120)으로부터 제1 전원을 인가받고, 제2 신호 라인(130)으로부터 제2 전원을 인가받을 수 있다. 제2 인접 화소 영역(230) 내에 배치된 발광 소자(LD)는 제1 신호 라인(120)으로부터 제1 전원을 인가받고, 제2 신호 라인(130)으로부터 제2 전원을 인가받을 수 있다.
예를 들어, 제1 전원 라인(VDD)으로부터 제공된 제1 전원은 제1 신호 라인(120) 및 제1 전극(ELT1)을 경유하여, 발광 소자(LD)에 인가될 수 있다. 제2 전원 라인(VSS)으로부터 제공된 제2 전원은 제2 신호 라인(130) 및 제2 전극(ELT2)을 경유하여, 발광 소자(LD)에 인가될 수 있다.
실시예에 따르면, 제1 인접 화소 영역(220) 내에 배치된 발광 소자(LD)는 제2 전원 라인(VSS)으로부터 제2 전원을 인가받을 수 있다. 이 때, 실험적으로, 제1 인접 화소 영역(220)은 제2 방향(DR2)으로 제2 전원 라인(VSS)과 중첩하지 않기 때문에, 제1 인접 화소 영역(220) 내 배치된 발광 소자(LD)는 제2 방향(DR2)으로 연장된 라인으로부터 직접적으로 전원을 인가받기 곤란할 수 있다. 다만 실시예에 따르면, 상기 제2 전원이 제공되는 경로로 기능하는 제2 신호 라인(130)이 서로 비평행한 제2-1 신호 라인(132)과 제2-2 신호 라인(134)을 포함하여, 제1 인접 화소 영역(220) 내 발광 소자(LD)에 제2 전원 라인(VSS)으로부터 제공된 상기 제2 전원이 인가될 수 있다.
실시예에 따르면, 제2 인접 화소 영역(230) 내에 배치된 발광 소자(LD)는 제1 전원 라인(VDD)으로부터 제1 전원을 인가받을 수 있다. 실험적으로, 제2 인접 화소 영역(230)은 제2 방향(DR2)으로 제1 전원 라인(VDD)과 중첩하지 않기 때문에, 제2 인접 화소 영역(230) 내 배치된 발광 소자(LD)는 제2 방향(DR2)으로 연장된 라인으로부터 직접적으로 전원을 인가받기 곤란할 수 있다. 다만 실시예에 따르면, 상기 제1 전원이 제공되는 경로로 기능하는 제1 신호 라인(120)이 서로 비평행한 제1-1 신호 라인(122)과 제1-2 신호 라인(124)을 포함하여, 제2 인접 화소 영역(230) 내 발광 소자(LD)에 제1 전원 라인(VDD)으로부터 제공된 상기 제1 전원이 인가될 수 있다.
이에 따라, 표시 영역(DA) 내 제1 신호 라인(120)과 제2 신호 라인(130)은 서로 교차하는 복수의 라인들로 구성되어, 표시 영역(DA) 내에는 제1 신호 라인(120)과 제2 신호 라인(130)에 의해 정의되는 메쉬 패턴이 형성될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 배치된 영역에 정렬 전극층(ELT)이 배치되지 않을 수 있다. 실험적으로, 정렬 전극층(ELT)은 제1 정렬 전극으로 기능하는 제1 전극(ELT1)과 제2 정렬 전극으로 기능하는 제2 전극(ELT2)과 동일한 층에 형성되는 층으로서, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 발광 소자(LD)가 배치되기 위하여, 얇은 두께를 가질 것이 요구된다. 이로 인하여, 정렬 전극층(ELT)이 제1 전원 라인(VDD) 및/또는 제2 전원 라인(VSS)과 전기적으로 연결되는 경우, 연결된 영역에서 발열이 발생될 리스크가 존재하였다.
하지만 본 실시예에 따르면, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 배치된 영역 및/또는 인접한 영역으로서, 전기적으로 연결되는 영역에 정렬 전극층(ELT)이 필수적으로 요구되지 않는 구조가 제공될 수 있다. 즉 일 예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)과 동일한 공정 내 형성된 전극 구성은 비표시 영역(NDA)에 배치되지 않을 수 있다. 더 나아가, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)과 연결되는 전극 라인들이 정렬 전극층(ELT)이 아닌, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 중 어느 하나에 포함되도록 구현될 수 있다. 이 때, 실시예에 따르면, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각의 두께는 정렬 전극층(ELT)의 두께보다 클 수 있다. 이에 따라, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)에 대한 전극 라인이 연결될 경우, 발생될 수 있는 발열 리스크가 감소될 수 있다.
이하에서는, 도 11 내지 도 14를 참조하여, 표시 영역(DA)에 구비된 전극 라인을 중심으로 실시예에 따른 표시 장치(100)에 관하여 설명한다.
도 11 및 도 12는 실시예에 따른 화소를 구성하는 전극 구성들을 나타낸 레이아웃 도면들이다.
도 11 및 도 12에는 화소(PXL)의 전극 구성들이 도시되었다. 도 11과 도 12는 서로 동일한 영역에 대하여 상이한 층들에 대하여 도시되었다. 도 11에는 도 6을 참조하여 상술한 배리어 전극층(BML), 액티브층(ACT), 및 게이트 전극층(GE)이 도시되었다. 도 12에는 도 6을 참조하여 상술한 소스/드레인 전극층(SDL) 및 정렬 전극층(ELT)이 도시되었다. 도 12에서 소스/드레인 전극층(SDL)은 굵은 실선 테두리로 표시되었고, 서로 다른 전극 패턴들을 전기적으로 연결하기 위한 컨택홀들은 네모 박스에 X자로 표시되었다.
실시예에 따르면, 제1 내지 제3 트랜지스터들(T1~T3), 스토리지 커패시터(Cst), 제1 내지 제3 데이터 라인들(DL1~DL3), 스캔 라인(SL), 및 센싱 라인(SENL)이 화소(PXL)에 포함되어 배치될 수 있다.
도 5를 참조하여 상술한 바와 같이, 제1 내지 제3 트랜지스터들(T1~T3)과 스토리지 커패시터(Cst)는 하나의 화소 회로(PXC)를 구성할 수 있다. 도 11에는 제1 내지 제3 트랜지스터들(T1~T3)과 스토리지 커패시터(Cst)가 세 개의 상이한 화소 회로(PXC)를 각각 구성하는 구조가 도시되었다.
도 12를 참조하면, 제1 신호 라인(120), 제2 신호 라인(130), 및 제1 내지 제3 전극(ELT1~ELT3)이 화소(PXL)에 포함되어 배치될 수 있다.
실시예에 따르면, 상술한 바와 같이, 제1 신호 라인(120)은 제1-1 신호 라인(122), 제1-2 신호 라인(124)을 포함할 수 있다. 실시예에 따라, 제1 신호 라인(120)은 제1-3 신호 라인(126) 및 제1-4 신호 라인(128)을 더 포함할 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)으로부터 제공된 제1 전원은 제1-1 신호 라인(122), 제1-2 신호 라인(124), 및 제1-3 신호 라인(126)을 경유하여, 제1 전극(ELT1, 제1 정렬 전극으로 지칭될 수 있음)에 제공될 수 있다. 제1-3 신호 라인(126)은 보호층(PSV)에 형성된 컨택부(CNT)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)에 제공된 상기 제1 전원은 발광 소자(LD)에 제공될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD)으로부터 제공된 제1 전원은 제1-1 신호 라인(122), 제1-2 신호 라인(124), 및 제1-4 신호 라인(128)을 경유하여, 제1 전극(ELT1)에 제공될 수 있다. 제1-4 신호 라인(128)은 컨택부(CNT)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 전극(ELT1)에 제공된 상기 제1 전원은 발광 소자(LD)에 제공될 수 있다.
실시예에 따르면, 제2 신호 라인(130)은 컨택부(CNT)를 통해 제2 전극(ELT2) 및/또는 제3 전극(ELT3)과 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 라인(VSS)으로부터 제공된 제2 전원은 제2 신호 라인(130)을 경유하여, 제2 전극(ELT2) 및/또는 제3 전극(ELT3)에 제공될 수 있다. 제2 전극(ELT2) 및/또는 제3 전극(ELT3)에 제공된 상기 제2 전극은 발광 소자(LD)에 제공될 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1) 및 제3 전극(ELT3) 상에 배치될 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 배치될 수 있다. 발광 소자(LD)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이 및/또는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 위치할 수 있다.
실시예에 따르면, 제2 전극(ELT2) 및 제3 전극(ELT3)에는 제2 전원 라인(VSS)으로부터 제공된 제2 전원에 의해 정의되는 전위가 형성되고, 제1 전극(ELT1)에는 제1 전원 라인(VDD)으로부터 제공된 제1 전원에 의해 정의되는 전위가 형성된다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 발광 소자(LD)가 배열되기 위한 전기장이 형성될 수 있고, 이에 따라 사로 영역이 제공될 수 있다. 또한, 제1 전극(ELT1)과 제3 전극(ELT3) 사이에는 발광 소자(LD)가 배열되기 위한 전기장이 형성될 수 있고, 이에 따라 사로 영역이 제공될 수 있다.
상기 사로 영역은 발광 소자(LD)가 배치되기 위한 영역으로서, 상기 사로 영역은 평면 상에서 볼 때, 발광 소자(LD)의 적어도 일부와 중첩하고, 각각의 전극들은 사로 영역에 의해 이격될 수 있다. 일 예로, 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 방향(DR1)을 따라 이격되고, 이에 따라 정의되는 사로 영역에 발광 소자(LD)가 배치될 수 있다. 마찬가지로, 제2 전극(ELT2)과 제3 전극(ELT3)은 제1 방향(DR1)을 따라 이격되고, 이에 따라 정의되는 사로 영역에 발광 소자(LD)가 배치될 수 있다.
실시예에 따르면, 제1 전극(ELT1)에 인접한 영역에는 절단 영역(500)이 형성될 수 있다. 절단 영역(500)은 제1 전극(ELT1)의 상부 및/또는 하부에 형성될 수 있다.
실시예에 따르면, 절단 영역(500)은 소정의 전극층을 형성한 이후 상기 소정의 전극층의 일부가 제거된 영역으로서, 제2 방향(DR2)으로 서로 인접한 제1 전극(ELT1)들을 분리하기 위해 제공된 영역일 수 있다. 일 실시예에 따르면, 상기 소정의 전극층 및 상기 소정의 전극층 상에 절연막이 형성된 이후, 절단 영역(500)을 형성하고자 하는 위치 내 배치된 상기 절연막이 제거될 수 있다. 그리고 상기 절연막의 적어도 일부가 제거된 영역 내 상기 소정의 전극층이 식각되어 절단 영역(500)이 형성될 수 있다.
실시예에 따르면, 절단 영역(500)이 형성되어, 발광 소자(LD)가 배열된 이후 제1 전극(ELT1)에는 제1 전원이 공급될 수 있다. 이에 따라, 제1 전극(ELT1)이 플로팅(floating) 배선으로 제공되는 것이 방지될 수 있으며, 전기적 신호의 혼선이 방지될 수 있다.
계속하여, 도 13 및 도 14를 참조하여, 실시예에 따른 제1 신호 라인(120) 및 제2 신호 라인(130)의 구조에 관하여 설명한다.
도 13 및 도 14는 실시예에 따른 전극 라인에 관하여 간략히 도시한 평면도들이다.
도 13은 제1 신호 라인(120) 중 제1-3 신호 라인(126)을 중심으로 도시된 도면이다. 도 14는 제1 신호 라인(120) 중 제1-4 신호 라인(128)을 중심으로 도시된 도면이다.
실시예에 따르면, 제1 내지 제3 전극(ELT1~ELT3)이 배열될 수 있다. 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배열될 수 있고, 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 배열될 수 있다.
실시예에 따르면, 제1-2 신호 라인(124)은 제1-1 신호 라인(122)과 연결될 수 있다. 제1-2 신호 라인(124)은 제1-1 신호 라인(122)으로부터 가지 형태로 파생된 형태를 가질 수 있다. 예를 들어, 제1-1 신호 라인(122)이 제1 방향(DR1)으로 연장되어, 보디 라인으로 구성되고, 제1-2 신호 라인(124)이 제2 방향(DR2)으로 연장되어, 보디 라인으로 구성된 제1-1 신호 라인(122)으로부터 돌출된 가지 라인으로 구성될 수 있다. 이에 따라, 제1-1 신호 라인(122)을 따라 제공되는 제1 전원은 제1-2 신호 라인(124)으로 이동될 수 있다.
실시예에 따르면, 제1-3 신호 라인(126) 및/또는 제1-4 신호 라인(128)은 제1 방향(DR1)으로 연장하는 제1-1 신호 라인(122)과 제2-1 신호 라인(132) 사이에 배치될 수 있다.
실시예에 따르면, 제1-3 신호 라인(126)은 제1-2 신호 라인(124)과 전기적으로 연결될 수 있다. (도 13 참조) 일 예로, 제1-3 신호 라인(126)은 섬 형태로 형성되어, 제1-2 신호 라인(124)과 전기적으로 연결될 수 있다. 도 13에 명시적으로 도시되지 않았으나, 제1-2 신호 라인(124)과 제1-3 신호 라인(126)은 타 층(일 예로, 배리어 전극층(BML))에 마련된 전극 구성과 각각 컨택홀을 통해 연결되어, 결과적으로 제1-2 신호 라인(124)과 제1-3 신호 라인(126)이 서로 전기적으로 연결될 수 있다. 다만, 이에 한정되지 않고, 실시 형태에 따라 제1-2 신호 라인(124)과 제1-3 신호 라인(126)은 서로 물리적으로 연결될 수 있다.
실시예에 따르면, 제1-3 신호 라인(126)의 적어도 일부는 제1-1 신호 라인(122)과 동일한 방향으로 연장할 수 있다. 제1-3 신호 라인(126)은 제1 방향(DR1)으로 연장될 수 있다. 제1-3 신호 라인(126)의 적어도 일부는 제1-2 신호 라인(124)이 연장된 방향과 교차하는 방향으로 연장할 수 있다. 이에 따라, 제1 전원 라인(VDD)으로부터 제공된 제1 전원은 제1-3 신호 라인(126)을 따라 제공하고자 하는 정렬 전극(일 예로, 제1 전극(ELT1)에 인가될 수 있다.
실시예에 따르면, 제1-4 신호 라인(128)은 제1-2 신호 라인(124)과 전기적으로 연결될 수 있다. (도 14 참조) 일 예로, 제1-4 신호 라인(128)은 타 층(일 예로, 배리어 전극층(BML))에 마련된 전극 구성과 컨택홀을 통해 연결되고, 제1-2 신호 라인(124)은 상기 타 층에 마련된 상기 전극 구성과 컨택홀을 통해 연결되어, 제1-2 신호 라인(124)과 제1-4 신호 라인(128)이 서로 전기적으로 연결될 수 있다. 다만, 이에 한정되지 않고, 실시 형태에 따라 제1-4 신호 라인(128)과 제1-3 신호 라인(126)은 서로 물리적으로 연결될 수 있다.
실시예에 따르면, 제1-4 신호 라인(128)은 제1 방향(DR1)으로 연장하는 제1 연장 부분(228)과 제2 방향(DR2)으로 연장하는 제2 연장 부분(229)을 포함할 수 있다. 실시 형태에 따라, 제1-4 신호 라인(128)의 제1 연장 부분(228)의 길이(및/또는 두께)와 제2 연장 부분(229)의 길이(및/또는 두께)가 적절히 선택되어, 제1 전원 라인(VDD)으로부터 제공된 제1 전원이 제공되는 정렬 전극(일 예로, 제1 전극(ELT1)까지 제공될 수 있다.
다만, 제1 신호 라인(120) 및 제2 신호 라인(130)의 구조가 상술된 예시에 한정되지 않는다. 일 예로, 제2 신호 라인(130)이 제1 신호 라인(120)에 포함된 제1-3 신호 라인(126) 및 제1-4 신호 라인(128)과 유사한 구조로 구현된 신호 라인들을 포함할 수 있다.
이하에서는 도 15를 참조하여, 실시예에 따른 화소(PXL)의 단면 구조에 관하여 설명한다.
도 15는 도 13의 Ⅰ~Ⅰ'에 따른 단면도이다. 도 15는 발광 소자(LD)가 포함된 적층 구조를 설명하기 위한 도면이다. 이상에서 상술한 내용과 중복될 수 있는 내용은 간략히 하거나 생략하도록 한다.
도 15를 참조하면, 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다.
화소 회로부(PCL)는 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 제1-3 신호 라인(126), 제2 신호 라인(130), 및 보호층(PSV)을 포함할 수 있다.
실시예에 따르면, 제1-3 신호 라인(126)은 층간 절연층(ILD) 상에 배치될 수 있다. 제1-3 신호 라인(126)은 보호층(PSV)에 형성된 컨택부(CNT)를 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제2 신호 라인(130)은 층간 절연층(ILD) 상에 배치될 수 있다. 제2 신호 라인(130)은 보호층(PSV)에 형성된 컨택부(CNT)를 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
한편, 도 15에 명시적으로 도시되지 않았으나, 화소 회로부(PCL)는 제1 내지 제3 트랜지스터(T1~T3) 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 화소 회로부(PCL)에는 제1 트랜지스터(T1)가 포함되고, 발광 소자(LD)는 제1 트랜지스터(T1)로부터 제공된 전기적 신호를 기초로 광을 발산할 수 있다.
실시예에 따르면, 제1 트랜지스터(T1)는 소스 전극 및 드레인 전극을 포함할 수 있다. 일 예에 따르면, 상기 소스 전극 및 상기 드레인 전극은 제1 신호 라인(120) 및 제2 신호 라인(130)과 동일한 층에 배치될 수 있다.
표시 소자부(DPL)는 뱅크(BNK), 정렬 전극층(ELT)에 포함된 제1 전극(ELT1)과 제2 전극(ELT2), 제1 절연층(INS1), 제1 컨택 전극(CNE1), 발광 소자(LD), 제2 컨택 전극(CNE2), 및 제2 절연층(INS2)을 포함할 수 있다.
실시예에 따르면, 뱅크(BNK)는 상부 방향으로 돌출된 형상을 가질 수 있다. 상기 상부 방향은 발광 소자(LD)의 표시 방향으로서, 제3 방향(DR3)을 의미할 수 있다. 뱅크(BNK) 상에는 제1 전극ELT1) 및 제2 전극(ELT2)이 배치되어, 반사 격벽이 형성되고, 이에 따라 발광 소자(LD)의 광 효율이 개선될 수 있다.
실시예에 따르면, 제1 전극(ELT1)은 컨택부(CNT)를 통해 제1-3 신호 라인(126)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전원 라인(VDD)으로부터 공급된 전원은 제1-3 신호 라인(126)을 통해 제1 전극(ELT1)에 제공될 수 있다.
실시예에 따르면, 제2 전극(ELT2)은 컨택부(CNT)를 통해 제2 신호 라인(130)과 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 라인(VSS)으로부터 공급된 전원은 제2 신호 라인(130)을 통해 제2 전극(ELT2)에 제공될 수 있다.
실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)이 기판(SUB)과 이격된 거리는, 제1 신호 라인(120) 및 제2 신호 라인(130)이 기판(SUB)과 이격된 거리보다 클 수 있다.
제1 절연층(INS1)은 보호층(PSV) 상에 배치될 수 있다. 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy) 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 제1 절연층(INS1)은 전극 구성 간 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 위치할 수 있다. 일 예에 따르면, 제1 절연층(INS1)은 소정의 홈을 가질 수 있고, 발광 소자(LD)의 적어도 일부가 상기 홈으로부터 형성된 단부에 접하고, 발광 소자(LD)의 또 다른 일부가 상기 홈로 인해 형성된 또 다른 단부에 접할 수 있다.
제2 절연층(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 활성층(12)에 대응되는 영역을 커버하도록 형성될 수 있다. 실시예에 따르면, 제2 절연층(INS2)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 발광 소자(LD)의 배면 상에 구비된 공간을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연층(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연층(INS1)에 형성된 컨택홀을 통해 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide)를 포함한 도전성 물질 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD), 및 전극 구성 등에 관한 배치 관계는 도 15을 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태에 따른 배치 관계가 구현될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자 300: 팬아웃 영역
PXL: 화소 320: 팬아웃 라인
PXC: 화소 회로 120: 제1 신호 라인
100: 표시 장치 122: 제1-1 신호 라인
102: 화소부 124: 제1-2 신호 라인
104: 스캔 구동부 126: 제1-3 신호 라인
106: 데이터 구동부 128: 제1-4 신호 라인
108: 보상부 130: 제2 신호 라인
109: 제어부 132: 제2-1 신호 라인
SUB: 기판 134: 제2-2 신호 라인
DA: 표시 영역 220: 제1 인접 화소 영역
NDA: 비표시 영역 230: 제2 인접 화소 영역
D-IC: 구동 제어부 CNT: 컨택부
VDD: 제1 전원 라인 ELT1~ELT3: 제1 전극 ~ 제3 전극
VSS: 제2 전원 라인 CNE1~CNE2: 제1 컨택 전극~제2 컨택 전극

Claims (20)

  1. 기판 상에 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 발광 소자를 포함하는 화소부;
    상기 제1 전극과 전기적으로 연결된 제1 신호 라인; 및
    상기 제2 전극과 전기적으로 연결된 제2 신호 라인; 을 포함하고,
    상기 제1 신호 라인으로부터 제공된 제1 전원은 상기 제1 전극에 제공되고,
    상기 제2 신호 라인으로부터 제공된 제2 전원은 상기 제2 전극에 제공되고,
    상기 제1 신호 라인 및 상기 제2 신호 라인 각각의 적어도 일부는 제1 방향으로 연장하고,
    상기 제1 신호 라인의 또 다른 적어도 일부는 상기 제1 방향과 비평행한 제2 방향으로 연장하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 화소부가 배치된 표시 영역;
    상기 표시 영역의 적어도 일부를 둘러싸는 비표시 영역;
    적어도 일부가 상기 비표시 영역 내 배치되고, 상기 제1 전원을 상기 제1 신호 라인에 공급하는 제1 전원 라인; 및
    적어도 일부가 상기 비표시 영역 내 배치되고, 상기 제2 전원을 상기 제2 신호 라인에 공급하는 제2 전원 라인; 을 더 포함하고,
    상기 제1 전원 라인 및 상기 제2 전원 라인은 판(plate) 형상을 가지는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전원 라인과 상기 제2 전원 라인은 상기 제1 방향으로 이격되고, 서로 동일한 층에 배치되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 신호 라인은 상기 제1 방향으로 연장하는 제1-1 신호 라인 및 상기 제2 방향으로 연장하는 제1-2 신호 라인을 포함하고,
    상기 제2 신호 라인은 상기 제1 방향으로 연장하는 제2-1 신호 라인 및 상기 제2 방향으로 연장하는 제2-2 신호 라인을 포함하는, 표시 장치.
  5. 제4 항에 있어서,
    상기 화소부는, 상기 제2 방향을 따라 상기 제1 전원 라인과 중첩하는 제1 인접 화소 영역; 및 상기 제2 방향을 따라 상기 제2 전원 라인과 중첩하는 제2 인접 화소 영역; 을 포함하고,
    상기 제1 인접 화소 영역은 상기 제2 방향을 따라 상기 제2 전원 라인과 비중첩하고,
    상기 제2 인접 화소 영역은 상기 제2 방향을 따라 상기 제2 전원 라인과 비중첩하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1-1 신호 라인 및 상기 제2-1 신호 라인이 연장하는 방향은 상기 제1 전원 라인과 상기 제2 전원 라인이 서로 이격된 방향과 동일한, 표시 장치.
  7. 제4 항에 있어서,
    상기 제1 전원 라인은, 상기 제1-1 신호 라인 및 상기 제1-2 신호 라인을 통하여 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 전원 라인은, 상기 제2-1 신호 라인 및 상기 제2-2 신호 라인을 통하여 상기 제2 전극과 전기적으로 연결되는, 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 신호 라인은, 상기 제1-2 신호 라인과 전기적으로 연결되고 상기 제1-1 신호 라인과 동일한 방향으로 연장하는 제1-3 신호 라인; 을 더 포함하고,
    상기 제1 전원 라인은, 상기 제1-1 신호 라인, 상기 제1-2 신호 라인, 및 상기 제1-3 신호 라인을 통하여 상기 제1 전극과 전기적으로 연결되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 신호 라인은, 상기 제1-2 신호 라인과 전기적으로 연결되고 상기 제1-1 신호 라인과 동일한 방향으로 연장하는 제1 연장 부분과 상기 제1-2 신호 라인과 동일한 방향으로 연장하는 제2 연장 부분을 포함하는 제1-4 신호 라인; 을 더 포함하고,
    상기 제1 전원 라인은 상기 제1-1 신호 라인, 상기 제1-2 신호 라인, 및 상기 제1-4 신호 라인을 통하여 상기 제1 전극과 전기적으로 연결되는, 표시 장치.
  10. 제9 항에 있어서,
    상기 기판 상에 배치되고, 상기 제2 신호 라인으로부터 제공된 상기 제2 전원이 제공되는 제3 전극; 을 더 포함하고,
    상기 제2 전극은 상기 제1 전극의 일측에 배치되고, 상기 제3 전극은 상기 제1 전극의 타측에 배치되는, 표시 장치.
  11. 제4 항에 있어서,
    상기 제1 전원 라인 및 상기 제2 전원 라인은, 상기 제1 전극 및 상기 제2 전극과 상이한 층에 배치되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은, 상기 제1 전극 및 상기 제2 전극과 상이한 층에 배치되는, 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 신호 라인의 적어도 일부는 상기 제2 신호 라인의 적어도 일부와 상이한 층에 배치되는, 표시 장치.
  14. 제1 항에 있어서,
    상기 발광 소자에 전기적으로 연결되고, 소스 전극 및 드레인 전극을 포함하는 트랜지스터를 포함하고,
    상기 제1 신호 라인 및 상기 제2 신호 라인은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 배치되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극이 상기 기판과 이격된 거리는, 상기 제1 신호 라인과 상기 제2 신호 라인이 상기 기판과 이격된 거리보다 큰, 표시 장치.
  16. 제1 항에 있어서,
    상기 화소부가 배치된 표시 영역; 및 상기 표시 영역의 적어도 일부를 둘러싸는 비표시 영역; 을 더 포함하고,
    상기 비표시 영역에는, 상기 제1 전극 및 상기 제2 전극과 동일한 공정 내 형성된 전극 구성이 배치되지 않은, 표시 장치.
  17. 제2 항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은, 상기 제1 전원 라인 및 상기 제2 전원 라인과 동일한 층에 배치되는, 표시 장치.
  18. 제2 항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인과 상기 기판이 이격된 거리는, 상기 제1 전원 라인 및 상기 제2 전원 라인과 상기 기판이 이격된 거리보다 작은, 표시 장치.
  19. 제1 항에 있어서,
    상기 제1 전극의 두께 및 상기 제2 전극의 두께는, 상기 제1 신호 라인의 두께 및 상기 제2 신호 라인의 두께보다 큰, 표시 장치.
  20. 표시 영역 및 비표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역 상에 배치된 제1 정렬 전극 및 제2 정렬 전극;
    적어도 일부가 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 위치하는 발광 소자를 포함하는 화소부;
    상기 비표시 영역 내 배치되고, 상기 화소부의 구동을 제어하는 구동 제어부;
    상기 제1 정렬 전극과 전기적으로 연결되는 제1 신호 라인; 및
    상기 제2 정렬 전극과 전기적으로 연결되는 제2 신호 라인; 을 포함하고,
    상기 비표시 영역은 상기 표시 영역과 상기 구동 제어부 사이에 위치하는 팬아웃 영역을 포함하고,
    상기 배선부는, 적어도 일부가 상기 팬아웃 영역 내에 배치되고, 서로 제1 방향으로 이격된 제1 전원 라인 및 제2 전원 라인을 포함하고, 상기 제1 전원 라인은 상기 제1 신호 라인 및 상기 제1 정렬 전극을 통해 제1 전원을 상기 발광 소자에 공급하고,
    상기 제2 전원 라인은 상기 제2 신호 라인 및 상기 제2 정렬 전극을 통해 상기 제1 전원과는 상이한 제2 전원을 상기 발광 소자에 공급하고,
    상기 제1 신호 라인 및 상기 제2 신호 라인 각각의 적어도 일부는 상기 제1 방향으로 연장하는, 표시 장치.
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