KR20220145948A - 표시 장치 - Google Patents

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KR20220145948A
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이지혜
김경배
이용희
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예에 의하면, 표시 영역 및 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역 내 배치된 화소; 상기 비표시 영역 내 배치되고, 상기 화소의 구동을 제어하는 구동 제어부; 및 적어도 일부가 상기 비표시 영역 내 배치되고, 상기 화소와 상기 구동 제어부 사이를 전기적으로 연결하는 배선부; 를 포함하고, 상기 비표시 영역은 상기 표시 영역과 상기 구동 제어부 사이에 위치하는 팬아웃 영역을 포함하고, 상기 배선부는, 각각 적어도 일부가 상기 팬아웃 영역 내 배치되는 제1 전원 라인, 제2 전원 라인, 및 팬아웃 라인을 포함하고, 상기 제1 전원 라인과 상기 제2 전원 라인은 평면 상에서 볼 때, 적어도 일부가 사선 방향으로 연장하는 이격 영역에 의해 이격되고, 상기 구동 제어부가 인접하여 배치된 상기 표시 장치의 일변과 상기 사선 방향은 서로 비평행한, 표시 장치가 제공될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 과제는, 배선들의 위치별 저항 편차가 저감되고, 전극 구성들 간 쇼트 결함이 방지된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 표시 영역 및 비표시 영역을 포함하는 표시 장치로서, 상기 표시 영역 내 배치된 화소; 상기 비표시 영역 내 배치되고, 상기 화소의 구동을 제어하는 구동 제어부; 및 적어도 일부가 상기 비표시 영역 내 배치되고, 상기 화소와 상기 구동 제어부 사이를 전기적으로 연결하는 배선부; 를 포함하고, 상기 비표시 영역은 상기 표시 영역과 상기 구동 제어부 사이에 위치하는 팬아웃 영역을 포함하고, 상기 배선부는, 각각 적어도 일부가 상기 팬아웃 영역 내 배치되는 제1 전원 라인, 제2 전원 라인, 및 팬아웃 라인을 포함하고, 상기 제1 전원 라인과 상기 제2 전원 라인은 평면 상에서 볼 때, 적어도 일부가 사선 방향으로 연장하는 이격 영역에 의해 이격되고, 상기 구동 제어부가 인접하여 배치된 상기 표시 장치의 일변과 상기 사선 방향은 서로 비평행한, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인 및 상기 제2 전원 라인은 평면 상에서 볼 때, 판(plate) 형상을 가지고, 상기 제1 전원 라인은 상기 제2 전원 라인과 인접한 제1 인접 라인을 포함하고, 상기 제2 전원 라인은 상기 제2 전원 라인과 인접한 제2 인접 라인을 포함하고, 상기 제1 전원 라인과 상기 제2 전원 라인은 평면 상에서 볼 때, 서로 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 인접 라인과 상기 제2 인접 라인은 서로 평행한, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 인접 라인 및 상기 제2 인접 라인은, 상기 구동 제어부가 인접하여 배치된 상기 표시 장치의 일변과 어긋나도록 형성된, 표시 장치가 제공될 수 있다.
실시예에 따르면, 제1 인접 라인 및 제2 인접 라인은 계단 형상을 가지는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 전원 라인과 상기 제2 전원 라인은 동일한 층에 배치되고, 상기 팬아웃 라인은, 상기 제1 전원 라인 및 상기 제2 전원 라인과 상이한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 구동 제어부와 전기적으로 연결되고, 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하는 트랜지스터; 를 더 포함하고, 상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극은 상기 제1 전원 라인 및 상기 제2 전원 라인과 동일한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 평면 상에서 볼 때, 상기 트랜지스터의 적어도 일부와 중첩하는 배리어 전극층; 을 더 포함하고, 상기 배리어 전극층은 상기 팬아웃 라인과 동일한 층에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 팬아웃 라인의 적어도 일부는 평면 상에서 볼 때, 상기 이격 영역과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 팬아웃 라인은 제1 팬아웃 라인, 제2 팬아웃 라인, 및 제3 팬아웃 라인을 포함하고, 상기 제1 팬아웃 라인, 제2 팬아웃 라인, 및 제3 팬아웃 라인은 제1 방향으로 이격되고, 상기 제1 팬아웃 라인, 제2 팬아웃 라인, 및 제3 팬아웃 라인 각각의 적어도 일부는 제2 방향으로 연장하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 팬아웃 영역은 제1 영역, 제2 영역, 및 제3 영역을 포함하고, 상기 제1 영역, 제2 영역, 및 상기 제3 영역은 평면 상에서 볼 때, 서로 상기 제2 방향으로 이격되고, 상기 제1 영역은 상기 제2 영역과 상기 제2 영역 사이에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제2 방향은, 상기 구동 제어부로부터 상기 표시 영역을 향하는 방향인, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 팬아웃 영역은 제1 중첩 영역 및 제2 중첩 영역을 포함하고, 상기 제1 전원 라인은 상기 제1 중첩 영역 내에서 상기 팬아웃 라인과 중첩하고, 상기 제2 전원 라인은 상기 제2 중첩 영역 내에서 상기 팬아웃 라인과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 팬아웃 라인은 평면 상에서 볼 때, 상기 제1 영역 내에서, 상기 이격 영역과 중첩하고, 상기 제2 팬아웃 라인 및 상기 제3 팬아웃 라인은 평면 상에서 볼 때, 상기 제1 영역 내에서, 상기 이격 영역과 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제2 팬아웃 라인은 평면 상에서 볼 때, 상기 제2 영역 내에서, 상기 이격 영역과 중첩하고, 상기 제1 팬아웃 라인 및 상기 제3 팬아웃 라인은 평면 상에서 볼 때, 상기 제2 영역 내에서, 상기 이격 영역과 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제3 팬아웃 라인은 평면 상에서 볼 때, 상기 제3 영역 내에서, 상기 이격 영역과 중첩하고, 상기 제1 팬아웃 라인 및 상기 제2 팬아웃 라인은 평면 상에서 볼 때, 상기 제3 영역 내에서, 상기 이격 영역과 비중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 제1 영역 내에서 평면 상에서 볼 때, 상기 제2 팬아웃 라인은 상기 제2 중첩 영역과 중첩하고, 상기 제3 팬아웃 라인은 상기 제1 중첩 영역과 중첩하고, 상기 제2 영역 내에서 평면 상에서 볼 때, 상기 제1 팬아웃 라인은 상기 제1 중첩 영역과 중첩하고, 제3 팬아웃 라인은 상기 제1 중첩 영역과 중첩하고, 상기 제3 영역 내에서 평면 상에서 볼 때, 상기 제1 팬아웃 라인은 상기 제2 중첩 영역과 중첩하고, 상기 제2 팬아웃 라인은 상기 제2 중첩 영역과 중첩하는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 구동 제어부는, 상기 화소를 구동하는 스캔 구동부, 데이터 구동부, 및 보상부를 포함하고, 상기 스캔 구동부, 상기 데이터 구동부, 및 상기 보상부는 상기 표시 영역의 일측에 배치되는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 팬아웃 영역의 폭은 상기 구동 제어부로부터 상기 표시 영역을 향할수록 넓어지는, 표시 장치가 제공될 수 있다.
실시예에 따르면, 상기 팬아웃 라인은 상기 화소에 전기적으로 연결된 스캔 라인, 데이터 라인, 및 센싱 라인 중 적어도 어느 하나를 포함하는, 표시 장치가 제공될 수 있다.
본 발명의 과제의 해결 수단이 상술한 해결 수단들로 제한되는 것은 아니며, 언급되지 아니한 해결 수단들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 의하면, 배선들의 위치별 저항 편차가 저감되고, 전극 구성들 간 쇼트 결함이 방지된 표시 장치가 제공될 수 있다.
본 발명의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 4는 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 5는 실시예에 따른 화소에 포함된 화소 회로를 나타낸 회로도이다.
도 6은 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 도면이다.
도 7은 도 4의 Ⅰ~Ⅰ’에 따른 단면도이다.
도 8 및 도 9는 도 4의 EA1 영역의 확대도들이다.
도 10은 도 8의 EA2 영역의 확대도이다.
도 11은 도 10의 Ⅱ~Ⅱ’에 따른 단면도이다.
도 12는 도 10의 Ⅲ~Ⅲ’에 따른 단면도이다.
도 13은 도 10의 Ⅳ~Ⅳ'에 따른 단면도이다.
본 명세서에 기재된 실시예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 명확히 설명하기 위한 것이므로, 본 발명이 본 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 발명의 범위는 본 발명의 사상을 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
본 명세서에서 사용되는 용어는 본 발명에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 본 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 본 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
본 명세서에 첨부된 도면은 본 발명을 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 발명의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 발명이 도면에 의해 한정되는 것은 아니다.
본 명세서에서 본 발명에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 이에 관한 자세한 설명은 필요에 따라 생략하기로 한다.
본 발명은 표시 장치에 관한 것이다. 이하에서는, 도 1 내지 도 13을 참조하여, 실시예에 따른 표시 장치에 관하여 서술한다.
도 1 및 도 2에는 실시예에 따른 표시 장치(도 3의 '100' 참조)에 포함되는 발광 소자(LD)가 도시되었다. 도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 인접할 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 인접할 수 있다.
실시예에 따르면, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일(nanometer scale to micrometer scale)의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)의 직경(D) 및/또는 길이(L)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 발광 소자(LD)의 크기가 이에 제한되지 않는다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
실시예에 따라, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 더 형성될 수 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따르면, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 절연막(INF)은 단일막 혹은 이중막으로 형성될 수 있으나, 이에 한정되지 않고, 복수의 막으로 구성될 수 있다. 일 예로, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하는 제2 절연막을 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2)와 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따르면, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층으로 구성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 다른 실시예에 따르면, 절연막(INF)은 생략될 수도 있다.
실시예에 따르면, 절연막(INF)은 발광 소자(LD)의 전기적 안정성을 확보할 수 있으며, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 더 배치될 수 있다. 다만, 발광 소자(LD)의 구조는 상술된 예시에 한정되지 않는다.
도 3은 실시예에 따른 표시 장치를 나타낸 블록도이다.
표시 장치(100)는 광 데이터를 출력하도록 구성된 장치를 의미할 수 있다. 표시 장치(100)는 도 1 및 도 2를 참조하여 상술된 발광 소자(LD)를 광원으로 이용하는 전자 장치일 수 있다. 일 실시예에 따르면, 표시 장치(100)는 태블릿 피씨, 텔레비전, 스마트 폰, 혹은 노트북 등일 수 있으나, 특정 예시에 한정되지 않는다.
실시예에 따르면, 표시 장치(100)는 화소부(110) 및 구동 제어부(D-IC)를 포함할 수 있다. 일 예에 따르면, 구동 제어부(D-IC)는 스캔 구동부(120), 데이터 구동부(130), 보상부(140), 및 제어부(150)를 포함할 수 있다.
화소부(110)는 화소(도 4의 'PX' 참조)를 포함할 수 있다. 화소부(110)는 스캔 라인(SL) 및 데이터 라인(DL)에 접속되는 복수의 부화소(SPX)들을 포함할 수 있다.
실시예에 따르면, 부화소(SPX)들 중 적어도 어느 하나는 화소(PX)를 구성할 수 있다. 부화소(SPX)들은 하나의 화소(PX)를 구성할 수 있다. 일 예로, 부화소(SPX)들은 적색광을 발산할 수 있는 제1 부화소, 녹색광을 발산할 수 있는 제2 부화소, 및 청색광을 발산할 수 있는 제3 부화소를 포함할 수 있다. 다만, 각 부화소(SPX)들이 발산하는 광의 색상 및 구성이 이에 한정되지 않는다.
스캔 구동부(120)는 화소부(110)의 일측에 배치될 수 있다. 스캔 구동부(120)는 제어부(150)로부터 제1 제어 신호(SCS)를 수신할 수 있다. 스캔 구동부(120)는 제1 제어 신호(SCS)에 응답하여 스캔 라인(SL)들에 스캔 신호를 공급할 수 있다.
실시예에 따르면, 제1 제어 신호(SCS)는 스캔 구동부(120)의 구동 타이밍을 제어하기 위한 신호일 수 있다. 제1 제어 신호(SCS)는 스캔 신호를 위한 스캔 개시 신호 및 복수의 클럭 신호를 포함할 수 있다. 상기 스캔 신호는 해당 스캔 신호가 공급되는 트랜지스터(일 예로, 제1 내지 제3 트랜지스터(도 5의 'T1~T3' 참조))의 타입에 상응하는 게이트-온 레벨로 설정될 수 있다.
데이터 구동부(130)는 화소부(110)의 일측에 배치될 수 있다. 데이터 구동부(130)는 제어부(150)로부터 제2 제어 신호(DCS)를 수신할 수 있다. 데이터 구동부(130)는 제2 제어 신호(DCS)에 응답하여 데이터 라인(DL)에 데이터 신호를 공급할 수 있다.
실시예에 따르면, 제2 제어 신호(DCS)는 데이터 구동부(130)의 구동 타이밍을 제어하기 위한 신호일 수 있다.
보상부(140)는 화소부(110)의 일측에 배치될 수 있다. 보상부(140)는 센싱 라인(SENL)을 통해 부화소(SPX)로부터 추출되는 센싱값(전류 혹은 전압 정보)을 제공받을 수 있다. 보상부(140)는 상기 센싱 값에 기초하여, 부화소(SPX)의 열화를 보상하는 보상 값을 생성할 수 있다. 예를 들어, 보상부(140)는 제1 트랜지스터(도 5의 'T1' 참조) 및/또는 발광 소자(LD)의 특성 변화에 관한 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 변화, 이동도 변화, 및 기타 특성 변화)를 획득할 수 있다. 보상부(140)는 상기 특성 변화에 관한 정보를 기초하여 데이터 신호를 보상하는 보상 값을 산출하여, 제어부(150) 혹은 데이터 구동부(130)에 제공할 수 있다.
실시예에 따르면, 보상부(140)는 제어부(150)로부터 제3 제어 신호(CCS)를 수신할 수 있다. 보상부(140)는 제3 제어 신호(CCS)에 응답하여 부화소(SPX)에 센싱 신호를 공급할 수 있다.
실시예에 따르면, 제3 제어 신호(CCS)는 부화소(SPX)들의 센싱 및 열화 보상을 위한 보상부(140)의 구동을 제어하기 위한 신호일 수 있다.
제어부(150)는 제1 제어 신호(SCS), 제2 제어 신호(DCS), 및 제3 제어 신호(CCS)를 획득할 수 있다. 제어부(150)는 제1 제어 신호(SCS) 및 제2 제어 신호(DCS)를 생성하여 각각 스캔 구동부(120) 및 데이터 구동부(130)에 제공할 수 있다. 제어부(150)는 제3 제어 신호(CCS)를 생성하여, 보상부(140)에 제공할 수 있다.
실시예에 따르면, 스캔 구동부(120), 데이터 구동부(130), 및 보상부(140)가 화소부(110)의 일측에 배치된 단변 구동(single side driving) 구조가 제공될 수 있다. 이하에서는, 설명의 편의를 위해, 단변 구동 구조를 포함한 표시 장치(100)를 기준으로 설명한다.
실시예에 따르면, 표시 장치(100)에 단변 구동 구조를 적용하기 위해, 스캔 라인(SL)은 메인 스캔 라인(SML) 및 서브 스캔 라인(SSL)을 포함할 수 있다.
메인 스캔 라인(SML)은 적어도 하나의 서브 스캔 라인(SSL)과 접속될 수 있다. 예를 들어, 도 3에서와 같이, 하나의 메인 스캔 라인(SML)에 두 개의 서브 스캔 라인(SSL)이 전기적으로 접속될 수 있다.
메인 스캔 라인(SML)은 제1 방향(DR1)으로 연장되어, 이에 대응하는 화소행의 부화소(SPX)에 접속될 수 있다. 메인 스캔 라인(SML)은 부화소(SPX)에 스캔 신호를 공급할 수 있다.
서브 스캔 라인(SSL)은 제2 방향(DR2)으로 연장되어, 컨택부(CP)에서 메인 스캔 라인(SML)과 접속될 수 있다. 서브 스캔 라인(SSL)은 스캔 구동부(120)와 메인 스캔 라인(SML)을 전기적으로 연결할 수 있다.
실시예에 따르면, 단변 구동 구조에서는, 스캔 구동부(120)와 데이터 구동부(130)가 서로 동일한 측면에 배치되어, 데이터 라인(DL)들 및 서브 스캔 라인들(SSL)은 동일한 방향(일 예로, 제2 방향(DR2))으로 연장될 수 있다.
화소행 방향은 수평 방향으로, 제1 방향(DR1)을 의미할 수 있다. 화소열 방향은 수직 방향으로, 제2 방향(DR2)을 의미할 수 있다. 화소행 및 화소열은 서브 화소(SPX)의 배열에 의해 정의될 수 있다. 화소행은 메인 스캔 라인(SML)에 의해 정의될 수 있다.
데이터 라인(DL)은 화소열(일 예로, 제2 방향(DR2))을 따라 연장되어, 부화소(SPX)에 접속될 수 있다. 데이터 라인(DL)은 접속된 부화소(SPX)에 데이터 신호를 공급할 수 있다.
도 3에서는, 스캔 구동부(120), 데이터 구동부(130), 보상부(140), 및 제어부(150)를 구분하여 도시되었으나, 스캔 구동부(120), 데이터 구동부(130), 보상부(140), 및 제어부(150) 중 적어도 일부는 하나의 모듈 또는 IC칩(integrated circuit chip)으로 통합될 수 있다. 예를 들어, 제어부(150)의 적어도 일부의 구성 및/또는 기능은 데이터 구동부(130)에 포함될 수 있다.
도면에 도시되지 않았으나, 실시예에 따라, 스캔 구동부(120)는 화소부(110)의 일부 영역의 구동을 각각 담당하는 복수의 스캔 구동부들(예를 들어, 복수의 스캔 구동 칩들 또는 스캔 구동 회로들)로 구성될 수 있다. 데이터 구동부(130)는 화소부(110)의 일부 영역의 구동을 각각 담당하는 복수의 데이터 구동부들(예를 들어, 복수의 데이터 구동 칩들 또는 데이터 구동 회로들)로 구성될 수 있다.
도 4는 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 4를 참조하면, 표시 장치(100)는 베이스 층(BSL)과, 발광 소자(LD)를 포함하는 화소(PX)를 포함할 수 있다. 일 실시예에 따르면, 표시 장치(100)는 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 장치(100)는 구동 제어부(D-IC) 및 배선부(LP)를 포함할 수 있다.
베이스 층(BSL)은 표시 장치(100)의 베이스 부재를 구성할 수 있다. 일 예에 따르면, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으나, 특정 예시에 한정되지 않는다.
표시 영역(DA) 내에는 화소부(110)가 배치될 수 있다. 표시 영역(DA)은 화소(PX)가 배치된 영역을 의미할 수 있다. 표시 영역(DA)에서는 광이 발산될 수 있다. 비표시 영역(NDA)은 화소(PX)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일부를 둘러싸는 형태로 제공될 수 있다.
실시예에 따르면, 비표시 영역(NDA)에는 구동 제어부(D-IC) 및 배선부(LP)가 배치될 수 있다. 도면에 도시되지 않았으나, 일 예에 따르면, 비표시 영역(NDA)에는 구동 제어부(D-IC)와 배선부(LP)를 전기적으로 연결하는 패드부가 더 배치될 수 있다.
화소(PX)는 표시 영역(DA) 내 배치될 수 있다. 화소(PX)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소(PX)의 배열 구조가 이에 한정되지는 않는다.
실시예에 따르면, 화소(PX)는 배선부(LP)를 통해 구동 제어부(D-IC)와 연결될 수 있다. 배선부(LP)는 팬아웃 라인(도 8의 '320' 참조), 제1 전원 라인(도 5의 'VDD' 참조), 및 제2 전원 라인(도 5의 'VSS' 참조)을 포함할 수 있다. 팬아웃 라인(320)은 스캔 라인(SL), 데이터 라인(DL), 및 센싱 라인(SENL)을 포함할 수 있다.
구동 제어부(D-IC)는 화소(PX)에 소정의 신호 및 소정의 전원을 제공할 수 있다. 화소(PX)는 상기 소정의 신호 및 상기 소정의 전원을 기초로 구동될 수 있다. 구동 제어부(D-IC)로부터 인가된 신호 및 전원은 배선부(LP)를 경유하여 화소(PX)에 인가될 수 있다. 일 실시예에 따르면, 화소(PX)는 스캔 라인(SL), 데이터 라인(DL), 센싱 라인(SENL), 제1 전원 라인(VDD), 및 제2 전원 라인(VSS)으로부터 제공된 전기적 신호를 토대로 구동될 수 있다.
배선부(LP)는 비표시 영역(NDA) 내 배치될 수 있다. 배선부(LP)는 표시 영역(DA)의 적어도 일부를 둘러쌀 수 있다. 일 예에 따르면, 배선부(LP)의 적어도 일부는 표시 영역(DA)과 구동 제어부(D-IC) 사이에 배치될 수 있다. 도 4에는, 배선부(LP)가 표시 영역(DA)과 구동 제어부(D-IC) 사이에만 배치되는 것으로 도시되었으나 이에 한정되지 않는다. 실시 형태에 따라, 배선부(LP)는 표시 영역(DA)에 인접한 위치에 배치될 수 있다.
실시예에 따르면, 배선부(LP)는 구동 제어부(D-IC)와 화소(PX)를 전기적으로 연결할 수 있다. 일 예에 따르면, 배선부(LP)는 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(VDD), 및/또는 제2 전원 라인(VSS) 각각의 적어도 일부를 포함할 수 있다.
실시예에 따르면, 배선부(LP)는 팬아웃(fanout) 영역(300)을 포함할 수 있다. 배선부(LP)는 팬아웃 영역(300) 내 배치된 팬아웃 라인(320)을 포함할 수 있다. 팬아웃 영역(300)은 평면 상에서 볼 때, 표시 영역(DA)과 구동 제어부(D-IC) 사이에 배치될 수 있다.
일 예에 따르면, 팬아웃 라인(320)은 평면 상에서 볼 때, 팬아웃 영역(300) 내 배치된 배선들로서, 스캔 라인(SL), 데이터 라인(DL), 및 센싱 라인(SENL) 각각의 적어도 일부를 포함할 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS) 각각의 적어도 일부는 팬아웃 영역(300) 내에 배치될 수 있다.
실시예에 따르면, 팬아웃 영역(300)은 일 방향으로 향할수록 넓어지는 형상을 가질 수 있다. 팬아웃 영역(300)은 제2 방향(DR2)에 따라 상이한 폭을 가질 수 있다. 예를 들어, 팬아웃 영역(300)의 폭은 구동 제어부(D-IC)로부터 표시 영역(DA)을 향할수록 넓어질 수 있다.
도 5는 실시예에 따른 화소에 포함된 화소 회로를 나타낸 회로도이다.
도 5에 도시된 부화소(SPXij)는 도 3을 참조하여 상술한 부화소(SPX)들 중 어느 하나로서, 제i 스캔 라인(SLi), 제j 데이터 라인(DLj), 제i 센싱 신호 라인(SELi), 및 제j 센싱 라인(SENLj)에 연결된 부화소(SPX)를 의미할 수 있다. (이 때, i, j는 자연수)
도 5를 참조하면, 부화소(SPXij)는 발광 소자(LD) 및 화소 회로(PXC)를 포함할 수 있다.
발광 소자(LD)는 제1 전원 라인(VDD)와 제2 전원 라인(VSS) 사이에 연결될 수 있다. 발광 소자(LD)의 일 단부(일 예로, P형 반도체)는 화소 회로(PXC)를 경유하여 제1 전원 라인(VDD)에 연결되고, 발광 소자(LD)의 타 단부(일 예로, N형 반도체)는 전원 라인(PL)을 경유하여 제2 전원 라인(VSS)에 연결될 수 있다.
실시예에 따르면, 발광 소자(LD)는 화소 회로(PXC)를 통해 구동 전류가 공급될 때, 상기 구동 전류에 대응하는 휘도의 광을 발산할 수 있다.
실시예에 따르면, 발광 소자(LD)들은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)의 사이에서 다양한 연결 구조를 통해 서로 연결될 수 있다. 일 예로, 발광 소자(LD)들은 서로 병렬로만 연결되거나, 서로 직렬로만 연결될 수 있다. 또는, 발광 소자(LD)들은 직/병렬 혼합 구조로 연결될 수 있다.
제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 발광 소자(LD)들이 광을 발산할 수 있도록 서로 상이한 전위를 가질 수 있다. 예를 들어, 제1 전원 라인(VDD)은 제2 전원 라인(VSS)보다 높은 전위로 설정될 수 있다. 실시예에 따르면, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 부화소(SPXij)의 발광 기간 중 광이 발산될 수 있을 정도의 전위차를 가질 수 있다.
화소 회로(PXC)는 제1 전원 라인(VDD)과 발광 소자(LD) 사이를 연결할 수 있다. 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)의 일 전극은 제1 전원 라인(VDD)에 연결되고, 타 전극은 발광 소자(LD)의 일 전극(일 예로, 애노드 전극)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)를 통해 인가된 전압에 대응하여 발광 소자(LD)에 흐르는 전류를 제어할 수 있다.
제2 트랜지스터(T2)의 일 전극은 제j 데이터 라인(DLj)에 연결되고, 타 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제i 스캔 라인(SLi)에 연결될 수 있다. 제2 트랜지스터(T2)는 제i 스캔 라인(SLi)으로부터 스캔 신호가 공급될 때, 턴-온되고, 이 때, 제j 데이터 라인(DLj)으로부터 제공된 데이터 신호를 제1 노드(N1)로 전달할 수 있다.
제3 트랜지스터(T3)의 일 전극은 제j 센싱 라인(SENLj)에 연결되고, 타 전극은 제2 노드(N2)에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제i 센싱 신호 라인(SELi)에 연결될 수 있다. 제3 트랜지스터(T3)는 제i 센싱 신호 라인(SELi)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 제j 센싱 라인(SENLj)을 통해 기준 전압이 제2 노드(N2)로 제공될 수 있다.
실시예에 따르면, 상기 기준 전압은 발광 소자(LD)와 연결된 제1 트랜지스터(T1)의 전극(일 예로, 제1 트랜지스터(T1)의 소스 전극)의 전압을 일정한 값으로 설정 혹은 초기화하는 역할을 수행할 수 있다. 일 예에 따르면, 상기 기준 전압은 제2 전원 라인(VSS)의 전압 이하로 설정될 수 있다.
실시예에 따르면, 제3 트랜지스터(T3)는 제i 센싱 신호 라인(SELi)으로부터 제공된 센싱 신호에 응답하여 턴-온되는 경우, 센싱 전류를 제j 센싱 라인(SENLj)으로 전달할 수 있다.
실시예에 따르면, 상기 센싱 전류는 보상부(140)에 제공될 수 있다. 상기 센싱 전류는 제1 트랜지스터(T1)의 이동도 및 문턱 전압의 변화량을 산출하기 위해 이용될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)(또는, 제1 트랜지스터(T1)의 게이트 전극)와 제2 노드(N2)(또는, 제1 트랜지스터(T1)의 타 전극) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 노드(N1)의 전압과 제2 노드(N2)의 전압 간 차이에 관한 정보를 저장할 수 있다.
한편, 화소 회로(PXC)의 구조는 도 5에 도시된 구조에 한정되지 않으며, 다양한 형태의 구조가 구현될 수 있다.
도 6은 실시예에 따른 표시 장치에 포함된 적층 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 실시예에 따른 표시 장치에 포함된 적층 구조는 베이스 층(BSL), 배리어 전극층(BML), 버퍼층(BFL), 액티브층(ACT), 게이트 절연층(GI), 게이트 전극층(GE), 층간 절연층(ILD), 소스/드레인 전극층(SDL), 보호층(PSV), 및 정렬 전극층(ELT)이 순차적으로 적층된 구조에서 적어도 일부가 패터닝된 형태를 가질 수 있다.
베이스 층(BSL)은 표시 장치(100)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름을 의미할 수 있다.
버퍼층(BFL)은 베이스 층(BSL) 상에 배치될 수 있다. 버퍼층(BFL)은 반도체를 포함하는 액티브층(ACT)에 불순물이 확산되거나 투습을 방지하기 위한 층을 의미할 수 있다. 일 예에 따르면, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 반도체를 포함하는 층일 수 있다. 예를 들어, 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 액티브층(ACT)은 각 트랜지스터들(T1~T3)의 채널을 구성할 수 있으며, 소스/드레인 전극층(SDL)과 접촉하는 부분에는 불순물이 도핑될 수 있다.
배리어 전극층(BML), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)은 도전체를 포함하는 층일 수 있다. 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 단일층 혹은 다중층으로 구성될 수 있다. 일 실시예에 따르면, 배리어 전극층(BML), 게이트 전극층(GE), 및 소스/드레인 전극층(SDL) 각각은 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 타이타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu), 및 백금(Pt) 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 액티브층(ACT), 게이트 전극층(GE), 소스/드레인 전극층(SDL), 및 정렬 전극층(ELT)을 서로 전기적으로 분리하기 위하여 각 층들 사이에 개재될 수 있다. 실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)에 형성된 컨택홀을 통해 필요한 전극 패턴들은 서로 전기적으로 연결될 수 있다.
실시예에 따르면, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI), 층간 절연층(ILD), 및 보호층(PSV)은 유기 재료를 포함할 수 있으며, 단일 혹은 복수의 층으로 구성될 수 있다.
이하에서는, 도 7을 참조하여, 실시예에 따른 화소(PX)의 구조에 관하여 설명한다.
도 7은 도 4의 Ⅰ~Ⅰ'에 따른 단면도이다.
도 7을 참조하면, 화소(PX)는 베이스 층(BSL), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 이하에서는 설명의 편의상 제1 내지 제3 트랜지스터(T1~T3) 중 제1 트랜지스터(T1)를 중심으로 서술한다. 또한 전술한 내용과 동일한 구성은 동일한 도면 부호로 지칭하며, 중복될 수 있는 내용은 생략하거나 그 설명을 간략히 한다.
베이스 층(BSL)은 전술한 바와 같이, 화소(PX)의 기저면을 구성할 수 있다. 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름을 의미할 수 있으나, 이에 한정되지 않는다.
화소 회로부(PCL)는 베이스 층(BSL) 상에 배치될 수 있다. 화소 회로부(PCL)는 버퍼층(BFL), 제1 트랜지스터(T1), 게이트 절연층(GI), 층간 절연층(ILD), 제1 컨택홀(CH1), 제2 컨택홀(CH2), 및 보호층(PSV)을 포함할 수 있다.
베이스 전극층(BML)은 베이스 층(BSL) 상에 배치될 수 있다.
제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)는 액티브층(ACT), 게이트 전극층(GE), 제1 트랜지스터 전극(TE1), 및 제2 트랜지스터 전극(TE2)을 포함할 수 있다.
액티브층(ACT)은 버퍼층(BFL) 상에 위치할 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon) 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 절연층(GI)은 액티브층(ACT) 상에 배치될 수 있다.
게이트 전극층(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 전극층(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치와 대응될 수 있다. 예를 들어, 게이트 전극층(GE)은 게이트 절연층(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
층간 절연층(ILD)은 게이트 전극층(GE) 상에 배치될 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다.
실시예에 따르면, 제1 트랜지스터 전극(TE1)은 보호층(PSV)을 관통하는 제1 컨택홀(CH1)을 통해 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있다.
전원 라인(PL)은 층간 절연층(ILD) 상에 배치될 수 있다. 전원 라인(PL)은 보호층(PSV)을 관통하는 제2 컨택홀(CH2)을 통해 제2 연결 배선(CNL2)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 전원 라인(PL)에는 제2 전원 라인(VSS)으로부터 전기적 신호가 제공될 수 있다.
보호층(PSV)은 층간 절연층(ILD) 상에 위치할 수 있다. 보호층(PSV)은 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 전원 라인(PL)을 커버할 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 뱅크 패턴(BNP), 제1 전극(ELT1), 제2 전극(ELT2), 제1 절연막(INS1), 발광 소자(LD), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제2 절연막(INS2), 뱅크(BNK), 및 제3 절연막(INS3)을 포함할 수 있다.
뱅크 패턴(BNP)은 상부 방향으로 돌출된 형상을 가질 수 있다. 일 예에 따르면, 상부 방향은 발광 소자(LD)로부터 광이 발산되는 표시 방향 및/또는 제3 방향(DR3)을 의미할 수 있다. 뱅크 패턴(BNP) 상에는 제1 전극(ELT1) 및 제2 전극(ELT2)이 배열되어, 반사 격벽이 형성될 수 있다.
제1 전극(ELT1)은 보호층(PSV) 또는 뱅크 패턴(BNP) 상에 배치될 수 있다. 제1 전극(ELT1)은 제1 연결 배선(CNL1)을 통해 인가된 전기적 신호가 제공되는 경로일 수 있다. 일 예에 따르면, 제1 전원 라인(VDD)으로부터 공급된 전원은 제1 연결 배선(CNL1), 및 제1 전극(ELT1)을 경유하여 발광 소자(LD)에 제공될 수 있다.
제2 전극(ELT2)은 보호층(PSV) 또는 뱅크 패턴(BNP) 상에 배치될 수 있다. 제2 전극(ELT2)은 제2 연결 배선(CNL2)을 통해 인가된 전기적 신호가 제공되는 경로일 수 있다. 일 예에 따르면, 제2 전원 라인(VSS)으로부터 공급된 전원은 전원 라인(PL), 제2 연결 배선(CNL2), 및 제2 전극(ELT2)을 경유하여 발광 소자(LD)에 제공될 수 있다.
실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2)은 도 6을 참조하여 상술한 정렬 전극층(ELT)과 동일 공정 내에서 형성될 수 있다.
제1 절연막(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 제1 절연막(INS1)은 보호층(PSV) 상에 배치될 수 있다. 제1 절연막(INS1)은 제1 전극(ELT1) 및/또는 제2 전극(ELT2) 상에 배치될 수 있다. 제1 절연막(INS1)은 전극 구성들 간 연결을 안정시키고, 외부 영향을 감소시킬 수 있다. 일 예에 따르면, 제1 절연막(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 제1 절연막(INS1) 상에 배치될 수 있다. 발광 소자(LD)는 도 1 및 도 2를 참조하여 상술된 발광 소자(LD)일 수 있다.
제2 절연막(INS2)은 발광 소자(LD) 상에 배치될 수 있다. 제2 절연막(INS2)은 발광 소자(LD)의 활성층(12)을 커버할 수 있다. 제2 절연막(INS2)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 절연막(INS2)은 발광 소자(LD)의 배면에 구비된 홈을 채울 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 각각 제1 절연막(INS1)에 형성된 컨택홀을 통해 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 및 ITZO(Indium Tin Zinc Oxide)를 포함한 투명 전도성 물질을 포함할 수 있다.
실시예에 따르면, 발광 소자(LD)는 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)으로부터 제공된 전기적 신호를 기초로 광을 발산할 수 있다.
뱅크(BNK)는 화소(PX)의 발광 영역을 정의하는 구조물일 수 있다. 발광 영역은 발광 소자(LD)로부터 광이 방출되는 영역을 의미할 수 있다. 예를 들어, 뱅크(BNK)는 인접한 화소(PX)들 사이의 경계에 배치될 수 있다.
제3 절연막(INS3)은 뱅크(BNK), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제2 절연막(INS2) 상에 배열될 수 있다. 제3 절연막(INS3)은 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다. 제3 절연막(INS3)은 외부 영향으로부터 표시 소자부(DPL)를 보호할 수 있다.
발광 소자(LD), 및 전극 구성 등에 관한 배치 관계는 도 7을 참조하여 상술한 예시에 한정되지 않으며, 변형 가능한 다양한 실시 형태에 따른 배치 관계가 구현될 수 있다.
이하에서는, 도 8 내지 도 13을 참조하여, 실시예에 따른 비표시 영역(NDA) 내 전극 구조에 관하여 설명한다. 일 예로서, 비표시 영역(NDA) 내 팬아웃 영역(300)을 중심으로 설명한다.
도 8 및 도 9는 도 4의 EA1 영역의 확대도들이다. 도 8은 일 실시예에 따른 팬아웃 영역(300)의 일부를 나타낸 평면도이다. 도 9는 다른 실시예에 따른 팬아웃 영역(300)의 일부를 나타낸 평면도이다.
도 8을 참조하면, 팬아웃 영역(300) 내에는 제1 전원 라인(VDD), 제2 전원 라인(VSS), 및 팬아웃 라인(320)이 배치될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 동일한 층에 배치될 수 있다. 예를 들어, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 소스/드레인 전극층(SDL)과 동일한 층에 배치될 수 있다. 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 동일 공정 내 형성될 수 있다.
실시예에 따르면, 팬아웃 라인(320)은 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)과 상이한 층에 배치될 수 있다. 예를 들어, 팬아웃 라인(320)은 배리어 전극층(BML)과 동일한 층에 배치될 수 있다. 팬아웃 라인(320)은 배리어 전극층(BML)과 동일 공정 내 형성될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS) 각각은 판(plate) 형상을 가질 수 있다. 이에 따라, 판 형상을 가진 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)으로부터 복수 개 배선으로 분리되고, 분리된 복수 개의 배선은 표시 영역(DA) 내 각 화소(PX)에 연결될 수 있다.
예를 들어, 제1 전원 라인(VDD)은 소정의 컨택홀을 통해 표시 영역(DA)에 제공되는 배선에 전기적으로 연결되고, 제1 전원 라인(VDD)으로부터 제공된 전기적 신호는 발광 소자(LD)에 인가될 수 있다. 제2 전원 라인(VSS)은 소정의 컨택홀을 통해 표시 영역(DA)에 제공되는 배선에 전기적으로 연결되고, 제2 전원 라인(VSS)으로부터 제공된 전기적 신호는 발광 소자(LD)에 인가될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 평면 상에서 볼 때, 팬아웃 영역(300) 내에서 중첩하지 않을 수 있다.
예를 들어, 팬아웃 영역(300)은 제1 중첩 영역(422), 제2 중첩 영역(424), 및 이격 영역(426)을 포함할 수 있다. 이 때, 제1 중첩 영역(422)은 제1 전원 라인(VDD)과 팬아웃 라인(320)이 평면 상에서 볼 때, 중첩하는 영역을 의미할 수 있다. 제2 중첩 영역(424)은 제2 전원 라인(VSS)과 팬아웃 라인(320)이 평면 상에서 볼 때, 중첩하는 영역을 의미할 수 있다. 이격 영역(426)은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 배치되지 않은 영역을 의미할 수 있다.
실험적으로, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 중첩하는 경우, 제조 공정 중 쇼트 결함이 발생될 리스크가 존재할 수 있다. 하지만, 본 실시예에 의하면, 제1 전원 라인(VDD)과 제2 전원 라인(VSS)이 동일한 층에 형성되되, 소정의 거리만큼 이격되도록 형성되어, 쇼트 결함이 발생될 리스크가 감소될 수 있다.
실시예에 따르면, 팬아웃 라인(320)은 평면 상에서 볼 때, 제1 중첩 영역(422), 제2 중첩 영역(424), 및/또는 이격 영역(426) 내 배치될 수 있다. 도 8에서는, 설명의 편의상, 팬아웃 라인(320)이 팬아웃 영역(300)의 전면에 배열된 것으로 도시되었으나, 실시 형태에 따라 팬아웃 라인(320)은 서로 이격된 복수의 배선을 포함할 수 있다. 예를 들어, 도 10을 참조하면, 팬아웃 라인(320)은 제1 방향(DR1)을 따라 이격되고, 적어도 일부가 제2 방향(DR2)을 따라 연장된 복수의 배선으로 구성될 수 있다.
다만, 이에 한정되지 않으며, 팬아웃 영역(300)을 구성하기 위해 다양한 배치 형태가 구현될 수 있다. 예를 들어, 팬아웃 영역(300) 내 팬아웃 라인(320)의 적어도 일부는 제1 방향(DR1)으로 연장하며, 또 다른 적어도 일부는 제2 방향(DR2)으로 연장할 수 있다.
실시예에 따르면, 제1 중첩 영역(422)과 제2 중첩 영역(424)은 평면 상에서 볼 때, 서로 비중첩할 수 있다. 제1 전원 라인(VDD)과 제2 전원 라인(VSS)은 이격 영역(426)을 사이에 두고 서로 이격될 수 있다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 서로 이격될 수 있다. 예를 들어, 제1 전원 라인(VDD)은 제2 전원 라인(VSS)과 인접하여 배치된 제1 인접 라인(432)을 포함하고, 제2 전원 라인(VSS)은 제1 전원 라인(VDD)과 인접하여 배치된 제2 인접 라인(434)을 포함할 수 있다.
실시예에 따르면, 제1 인접 라인(432)과 제2 인접 라인(434)은 평면 상에서 볼 때, 중첩하지 않을 수 있다. 일 예에 따르면, 제1 인접 라인(432)과 제2 인접 라인(434)은 평행하게 형성될 수 있다.
실시예에 따르면, 이격 영역(426)은 사선으로 연장될 수 있다. 이격 영역(426)은 제1 전원 라인(VDD)과 제2 전원 라인(VSS)에 의해 정의될 수 있다. 예를 들어, 이격 영역(426)의 형상은, 제1 전원 라인(VDD)의 제1 인접 라인(432) 및 제2 전원 라인(VSS)의 제2 인접 라인(434)에 의해 정의될 수 있다. 일 예에 따르면, 이격 영역(426)의 적어도 일부는 사선 방향으로 연장하고, 상기 사선 방향은 표시 장치(100)의 일변과 비평행할 수 있다. 도 8에 도 4를 결부하여 설명하면, 구동 제어부(D-IC)가 인접하여 배치된 표시 장치(100)의 일변은 제1 방향(DR1)으로 연장할 수 있고, 상기 사선 방향은 제1 방향(DR1)과 적어도 어긋나도록 형성될 수 있다. 제1 인접 라인(432)과 제2 인접 라인(434)은 제1 방향(DR1)과 적어도 비평행할 수 있다.
다만, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)의 형상은 이에 한정되지 않는다. 도 9를 참조하여, 다른 실시예에 따른 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)의 형상에 관하여 설명한다.
실시예에 따르면, 제1 전원 라인(VDD) 및 제2 전원 라인(VSS)은 계단 형상을 가질 수 있다. 예를 들어, 제1 인접 라인(432)과 제2 인접 라인(434)은 계단 형태로 구현될 수 있다.
실시예에 따르면, 제1 인접 라인(432)과 제2 인접 라인(434)은 불균일하게 연장될 수 있다. 제1 인접 라인(432)과 제2 인접 라인(434)은 균일하게 연장된 선의 형상을 가지지 않을 수 있다.
예를 들어, 제1 인접 라인(432)은 제1-1 돌출부 및 상기 제1-1 돌출부와는 상이한 제1-2 돌출부를 포함할 수 있다. 마찬가지로, 제2 인접 라인(434)은 제2-1 돌출부 및 상기 제2-1 돌출부와는 상이한 제2-2 돌출부를 포함할 수 있다.
이하에서는, 도 10 내지 도 13을 참조하여, 실시예에 따른, 제1 전원 라인(VDD), 제2 전원 라인(VSS), 및 팬아웃 라인(320)에 관하여 더욱 상세히 설명한다.
도 10은 도 8의 EA2 영역의 확대도이다. 도 11은 도 10의 Ⅱ~Ⅱ’에 따른 단면도이다. 도 12는 도 10의 Ⅲ~Ⅲ’에 따른 단면도이다. 도 13은 도 10의 Ⅳ~Ⅳ'에 따른 단면도이다.
도 10 내지 도 13을 참조하면, 이격 영역(426)은 팬아웃 라인(320)의 적어도 일부와 중첩할 수 있다. 이 때, 팬아웃 라인(320)은 복수 개 구비될 수 있고, 복수 개 구비된 팬아웃 라인(320) 각각은 이격 영역(426)과 중첩하는 위치가 서로 상이할 수 있다.
실시예에 따르면, 팬아웃 라인(320)들은 스캔 라인(SL), 데이터 라인(DL), 및 센싱 라인(SENL) 중 어느 하나일 수 있으나, 이에 한정되지 않는다. 일 예로, 팬아웃 라인(320)들은 표시 영역(DA) 내 화소(PX)에 인가되는 전기적 신호를 제공하는 라인들 중 적어도 어느 하나에 해당할 수 있다.
이하에서는, 팬아웃 라인(320)이 제1 팬아웃 라인(322), 제2 팬아웃 라인(324), 제3 팬아웃 라인(326), 제4 팬아웃 라인(328), 및 제5 팬아웃 라인(329)을 포함하는 실시예를 기준으로 설명한다.
실시예에 따르면, 제1 팬아웃 라인(322), 제2 팬아웃 라인(324), 제3 팬아웃 라인(326), 제4 팬아웃 라인(328), 및 제5 팬아웃 라인(329)은 제1 방향(DR1)으로 서로 이격되고, 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 제1 팬아웃 라인(322), 제2 팬아웃 라인(324), 제3 팬아웃 라인(326), 제4 팬아웃 라인(328), 및 제5 팬아웃 라인(329) 각각의 적어도 일부는 제2 방향(DR2)으로 연장된 형상을 가질 수 있다.
팬아웃 영역(300)은 제1 영역(352), 제2 영역(354), 및 제3 영역(356)을 포함할 수 있다. 제1 영역(352), 제2 영역(354), 및 제3 영역(356)은 팬아웃 라인(320)의 전기적 신호 전달 방향을 따라 구분될 수 있다. 일 예로, 제1 영역(352), 제2 영역(354), 및 제3 영역(356)은 제2 방향(DR2)을 따라 구분될 수 있다. 이 때, 제2 방향(DR2)은 도 4를 참조할 때, 구동 제어부(D-IC)로부터 표시 영역(DA)을 향하는 방향을 의미할 수 있다.
도 11은 팬아웃 영역(300) 중 제1 영역(352)을 중심으로 도시한 단면도이다. 도 12는 팬아웃 영역(300) 중 제2 영역(354)을 중심으로 도시한 단면도이다. 도 13은 팬아웃 영역(300) 중 제3 영역(356)을 중심으로 도시한 단면도이다.
도 10 및 도 11을 참조하면, 제1 영역(352) 내에서, 이격 영역(426)은 평면 상에서 볼 때, 제1 팬아웃 라인(322)과 중첩할 수 있다.
실시예에 따르면, 제1 영역(352) 내에서, 이격 영역(426)은 제2 팬아웃 라인(324), 제3 팬아웃 라인(326), 제4 팬아웃 라인(328), 및 제5 팬아웃 라인(329)과 비중첩할 수 있다.
실시예에 따르면, 제1 영역(352) 내에서, 제1 중첩 영역(422)은 평면 상에서 볼 때, 제3 팬아웃 라인(326) 및 제5 팬아웃 라인(329)과 중첩할 수 있다.
실시예에 따르면, 제1 영역(352) 내에서, 제2 중첩 영역(424)은 평면 상에서 볼 때, 제2 팬아웃 라인(324) 및 제4 팬아웃 라인(328)과 중첩할 수 있다.
도 10 및 도 12를 참조하면, 제2 영역(354) 내에서, 이격 영역(426)은 평면 상에서 볼 때, 제2 팬아웃 라인(324)과 중첩할 수 있다.
실시예에 따르면, 제2 영역(354) 내에서, 이격 영역(426)은 제1 팬아웃 라인(322), 제3 팬아웃 라인(326), 제4 팬아웃 라인(328), 및 제5 팬아웃 라인(329)과 비중첩할 수 있다.
실시예에 따르면, 제2 영역(354) 내에서, 제1 중첩 영역(422)은 평면 상에서 볼 때, 제1 팬아웃 라인(322), 제3 팬아웃 라인(326) 및 제5 팬아웃 라인(329)과 중첩할 수 있다.
실시예에 따르면, 제2 영역(354) 내에서, 제2 중첩 영역(424)은 평면 상에서 볼 때, 제4 팬아웃 라인(328)과 중첩할 수 있다.
도 10 및 도 13을 참조하면, 제3 영역(356) 내에서, 이격 영역(426)은 평면 상에서 볼 때, 제3 팬아웃 라인(326)과 중첩할 수 있다.
실시예에 따르면, 제3 영역(356) 내에서, 이격 영역(426)은 제1 팬아웃 라인(322), 제2 팬아웃 라인(324), 제4 팬아웃 라인(328), 및 제5 팬아웃 라인(329)과 비중첩할 수 있다.
실시예에 따르면, 제3 영역(356) 내에서, 제1 중첩 영역(422)은 평면 상에서 볼 때, 제5 팬아웃 라인(329)과 중첩할 수 있다.
실시예에 따르면, 제3 영역(356) 내에서, 제2 중첩 영역(424)은 평면 상에서 볼 때, 제1 팬아웃 라인(322), 제2 팬아웃 라인(324), 및 제4 팬아웃 라인(328)과 중첩할 수 있다.
실시예에 따르면, 이격 영역(426)과 중첩하는 팬아웃 라인(320)은 제1 전원 라인(VDD) 및/또는 제2 전원 라인(VSS)에 의해 커버되지 않을 수 있다.
실험적으로, 이격 영역(426)과 중첩하는 영역의 범위에 따라 팬아웃 라인(320)의 물리적 데이터가 상이하게 제공될 수 있다. 예를 들어, 팬아웃 라인(320) 중 어느 하나인 제1 라인이 제1 범위만큼 이격 영역(426)과 중첩할 경우, 제1 저항을 가지고, 상기 제1 라인이 상기 제1 범위와는 상이한 제2 범위만큼 이격 영역(426)과 중첩할 경우, 상기 제1 저항과는 상이한 제2 저항을 가질 수 있다. 이 경우, 팬아웃 라인(320)을 통과하는 전기적 신호의 왜곡이 발생될 가능성이 존재하여, 표시 장치(100)의 화질 편차가 발생될 리스크가 존재할 수 있다.
다만, 본 발명의 실시예에 따르면, 이격 영역(426)과 중첩하는 대상 배선의 종류가 팬아웃 영역(300)의 위치에 따라(예를 들어, 제1 영역(352), 제2 영역(354), 및 제3 영역(356)) 상이할 수 있다. 이로 인해, 이격 영역(426)으로 인하여 발생되는 물리적 데이터(일 예로, 저항) 차이가, 복수 개 구비된 팬아웃 라인(320)들 전반에 분산되어 제공될 수 있다. 결국, 팬아웃 라인(320)을 통과하는 전기적 신호의 왜곡이 방지될 수 있으며, 이에 따라 표시 장치(100)의 화질 편차가 개선될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 본 발명의 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
LD: 발광 소자 BML: 배리어 전극층
D-IC: 구동 제어부 ACT: 액티브층
100: 표시 장치 GE: 게이트 전극층
110: 화소부 SDL: 소스/드레인 전극층
120: 스캔 구동부 ELT: 정렬 전극층
130: 데이터 구동부 PCL: 화소 회로부
140: 보상부 DPL: 표시 소자부
150: 제어부 422: 제1 중첩 영역
PX: 화소 424: 제2 중첩 영역
SPX: 부화소 426: 이격 영역
SL: 스캔 라인 VDD: 제1 전원 라인
DL: 데이터 라인 VSS: 제2 전원 라인
SENL: 센싱 라인 320: 팬아웃 라인
BSL: 베이스 층 352: 제1 영역
DA: 표시 영역 354: 제2 영역
NDA: 비표시 영역 356: 제3 영역
LP: 배선부 300: 팬아웃 영역

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함하는 표시 장치로서,
    상기 표시 영역 내 배치된 화소;
    상기 비표시 영역 내 배치되고, 상기 화소의 구동을 제어하는 구동 제어부; 및
    적어도 일부가 상기 비표시 영역 내 배치되고, 상기 화소와 상기 구동 제어부 사이를 전기적으로 연결하는 배선부; 를 포함하고,
    상기 비표시 영역은 상기 표시 영역과 상기 구동 제어부 사이에 위치하는 팬아웃 영역을 포함하고,
    상기 배선부는, 각각 적어도 일부가 상기 팬아웃 영역 내 배치되는 제1 전원 라인, 제2 전원 라인, 및 팬아웃 라인을 포함하고,
    상기 제1 전원 라인과 상기 제2 전원 라인은 평면 상에서 볼 때, 적어도 일부가 사선 방향으로 연장하는 이격 영역에 의해 이격되고,
    상기 구동 제어부가 인접하여 배치된 상기 표시 장치의 일변과 상기 사선 방향은 서로 비평행한, 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 전원 라인 및 상기 제2 전원 라인은 평면 상에서 볼 때, 판(plate) 형상을 가지고,
    상기 제1 전원 라인은 상기 제2 전원 라인과 인접한 제1 인접 라인을 포함하고, 상기 제2 전원 라인은 상기 제2 전원 라인과 인접한 제2 인접 라인을 포함하고,
    상기 제1 전원 라인과 상기 제2 전원 라인은 평면 상에서 볼 때, 서로 비중첩하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 인접 라인과 상기 제2 인접 라인은 서로 평행한, 표시 장치.
  4. 제2 항에 있어서,
    상기 제1 인접 라인 및 상기 제2 인접 라인은, 상기 구동 제어부가 인접하여 배치된 상기 표시 장치의 일변과 어긋나도록 형성된, 표시 장치.
  5. 제2 항에 있어서,
    제1 인접 라인 및 제2 인접 라인은 계단 형상을 가지는, 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전원 라인과 상기 제2 전원 라인은 동일한 층에 배치되고,
    상기 팬아웃 라인은, 상기 제1 전원 라인 및 상기 제2 전원 라인과 상이한 층에 배치되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 구동 제어부와 전기적으로 연결되고, 제1 트랜지스터 전극 및 제2 트랜지스터 전극을 포함하는 트랜지스터; 를 더 포함하고,
    상기 제1 트랜지스터 전극 및 상기 제2 트랜지스터 전극은 상기 제1 전원 라인 및 상기 제2 전원 라인과 동일한 층에 배치되는, 표시 장치.
  8. 제7 항에 있어서,
    평면 상에서 볼 때, 상기 트랜지스터의 적어도 일부와 중첩하는 배리어 전극층; 을 더 포함하고,
    상기 배리어 전극층은 상기 팬아웃 라인과 동일한 층에 배치되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 팬아웃 라인의 적어도 일부는 평면 상에서 볼 때, 상기 이격 영역과 중첩하는, 표시 장치.
  10. 제2 항에 있어서,
    상기 팬아웃 라인은 제1 팬아웃 라인, 제2 팬아웃 라인, 및 제3 팬아웃 라인을 포함하고,
    상기 제1 팬아웃 라인, 제2 팬아웃 라인, 및 제3 팬아웃 라인은 제1 방향으로 이격되고,
    상기 제1 팬아웃 라인, 제2 팬아웃 라인, 및 제3 팬아웃 라인 각각의 적어도 일부는 제2 방향으로 연장하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 팬아웃 영역은 제1 영역, 제2 영역, 및 제3 영역을 포함하고,
    상기 제1 영역, 제2 영역, 및 상기 제3 영역은 평면 상에서 볼 때, 서로 상기 제2 방향으로 이격되고,
    상기 제1 영역은 상기 제2 영역과 상기 제2 영역 사이에 배치되는, 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 방향은, 상기 구동 제어부로부터 상기 표시 영역을 향하는 방향인, 표시 장치.
  13. 제11 항에 있어서,
    상기 팬아웃 영역은 제1 중첩 영역 및 제2 중첩 영역을 포함하고,
    상기 제1 전원 라인은 상기 제1 중첩 영역 내에서 상기 팬아웃 라인과 중첩하고,
    상기 제2 전원 라인은 상기 제2 중첩 영역 내에서 상기 팬아웃 라인과 중첩하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 팬아웃 라인은 평면 상에서 볼 때, 상기 제1 영역 내에서, 상기 이격 영역과 중첩하고,
    상기 제2 팬아웃 라인 및 상기 제3 팬아웃 라인은 평면 상에서 볼 때, 상기 제1 영역 내에서, 상기 이격 영역과 비중첩하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 제2 팬아웃 라인은 평면 상에서 볼 때, 상기 제2 영역 내에서, 상기 이격 영역과 중첩하고,
    상기 제1 팬아웃 라인 및 상기 제3 팬아웃 라인은 평면 상에서 볼 때, 상기 제2 영역 내에서, 상기 이격 영역과 비중첩하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 제3 팬아웃 라인은 평면 상에서 볼 때, 상기 제3 영역 내에서, 상기 이격 영역과 중첩하고,
    상기 제1 팬아웃 라인 및 상기 제2 팬아웃 라인은 평면 상에서 볼 때, 상기 제3 영역 내에서, 상기 이격 영역과 비중첩하는, 표시 장치.
  17. 제13 항에 있어서,
    상기 제1 영역 내에서 평면 상에서 볼 때, 상기 제2 팬아웃 라인은 상기 제2 중첩 영역과 중첩하고, 상기 제3 팬아웃 라인은 상기 제1 중첩 영역과 중첩하고,
    상기 제2 영역 내에서 평면 상에서 볼 때, 상기 제1 팬아웃 라인은 상기 제1 중첩 영역과 중첩하고, 제3 팬아웃 라인은 상기 제1 중첩 영역과 중첩하고,
    상기 제3 영역 내에서 평면 상에서 볼 때, 상기 제1 팬아웃 라인은 상기 제2 중첩 영역과 중첩하고, 상기 제2 팬아웃 라인은 상기 제2 중첩 영역과 중첩하는, 표시 장치.
  18. 제1 항에 있어서,
    상기 구동 제어부는, 상기 화소를 구동하는 스캔 구동부, 데이터 구동부, 및 보상부를 포함하고,
    상기 스캔 구동부, 상기 데이터 구동부, 및 상기 보상부는 상기 표시 영역의 일측에 배치되는, 표시 장치.
  19. 제1 항에 있어서,
    상기 팬아웃 영역의 폭은 상기 구동 제어부로부터 상기 표시 영역을 향할수록 넓어지는, 표시 장치.
  20. 제1 항에 있어서,
    상기 팬아웃 라인은 상기 화소에 전기적으로 연결된 스캔 라인, 데이터 라인, 및 센싱 라인 중 적어도 어느 하나를 포함하는, 표시 장치.

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