KR20230055466A - 표시 장치 및 이의 제조 방법 - Google Patents

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KR20230055466A
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light emitting
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electrodes
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허의강
백영석
서하나
장종섭
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삼성디스플레이 주식회사
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Abstract

표시 장치는 기판을 포함한다. 도전 패턴은 기판 상에 배치된다. 보호층은 도전 패턴 상에 배치된다. 제1 차폐 전극 및 제2 차폐 전극은 보호층 상에 상호 이격되어 배치된다. 제1 전극은 제1 차폐 전극 상에 배치된다. 제2 전극은 제2 차폐 전극 상에 배치된다. 발광 소자는 제1 전극 및 제2 전극 사이에 전기적으로 연결된다. 제1 차폐 전극 및 제2 차폐 전극 사이의 제1 간격은 제1 전극 및 제2 전극 사이의 제2 간격보다 작다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 발광 소자의 정렬 차이를 개선할 수 있는 표시 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 실시예들에 따른 표시 장치는, 기판; 상기 기판 상에 배치되는 도전 패턴; 상기 도전 패턴 상에 배치되는 보호층; 상기 보호층 상에 배치되되 상호 이격된 제1 차폐 전극 및 제2 차폐 전극; 상기 제1 차폐 전극 상에 배치되는 제1 전극; 상기 제2 차폐 전극 상에 배치되는 제2 전극; 및 상기 제1 전극 및 상기 제2 전극 사이에 전기적으로 연결되는 발광 소자를 포함한다. 상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 제1 간격은 상기 제1 전극 및 상기 제2 전극 사이의 제2 간격보다 작다.
상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 상기 제1 간격은 상기 발광 소자의 길이의 1/3보다 작을 수 있다.
상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 상기 제1 간격은 약 1um일 수 있다.
상기 제1 전극 및 상기 제2 전극 사이의 상기 제2 간격은 상기 발광 소자의 길이의 3/4보다 클 수 있다.
상기 제1 전극 및 상기 제2 전극 사이의 상기 제2 간격은 약 3.5um일 수 있다.
상기 제1 차폐 전극의 두께는 약 500Å 내지 약 1000Å의 범위 이내일 수 있다.
상기 제1 및 제2 차폐 전극들의 전기전도도는 상기 제1 및 제2 전극들의 전기전도도보다 낮을 수 있다.
상기 제1 및 제2 차폐 전극들은 티타늄을 포함하고, 상기 제1 및 제2 전극들은 알루미늄을 포함할 수 있다.
상기 제1 전극은 상기 제1 차폐 전극과 접촉하며, 상기 제2 전극은 상기 제2 차폐 전극과 접촉할 수 있다.
상기 표시 장치는, 상기 제1 전극 및 상기 제1 차폐 전극의 사이와, 상기 제2 전극 및 상기 제2 차폐 전극의 사이에 각각 배치되는 뱅크 패턴들을 더 포함하고, 평면도 상에서 상기 발광 소자는 상기 뱅크 패턴들 사이에 위치할 수 있다.
상기 도전 패턴은 전원선을 포함하고, 상기 제2 전극은 상기 제2 차폐 전극을 관통하여 상기 전원선과 접촉할 수 있다.
평면도 상에서, 상기 제2 차폐 전극의 일 변과 상기 제2 전극의 대응되는 일 변 사이의 간격은, 상기 제2 전극의 연장 방향을 따라 일정할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 구동 방법은, 기판 상에 배치되는 도전 패턴, 및 상기 도전 패턴 상에 배치되는 보호층을 포함하는 패널을 준비하는 단계; 상기 보호층 상에 차폐 전극층을 형성하는 단계;
상기 차폐 전극층 상에 전극층을 형성하는 단계; 마스크를 이용하여 상기 전극층 및 상기 차폐 전극층을 동시에 1차 식각하는 단계 - 상기 전극층으로부터 제1 전극 및 제2 전극이 형성되고, 상기 차폐 전극층으로부터 제1 차폐 전극 및 제2 차폐 전극이 형성됨 -; 상기 마스크를 이용하여 상기 제1 전극 및 상기 제2 전극을 2차 식각하는 단계; 상기 마스크를 제거하는 단계; 및 상기 제1 전극 및 상기 제2 전극 사이에 전기적으로 연결되도록 발광 소자를 정렬하는 단계를 포함한다.
상기 2차 식각이 수행된 이후, 상기 제1 전극 및 상기 제2 전극 사이의 제2 간격은 상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 제1 간격보다 클 수 있다.
상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 상기 제1 간격은 상기 발광 소자의 길이의 1/3보다 작을 수 있다.
상기 제1 전극 및 상기 제2 전극 사이의 상기 제2 간격은 상기 발광 소자의 길이의 3/4보다 클 수 있다.
상기 1차 식각은 건식 식각 공정을 통해 수행되고, 상기 2차 식각은 습식 식각 공정을 통해 수행되며, 상기 전극층은 상기 차폐 전극층 대비 습식 식각에 대해 높은 선택비(selectivity)를 가질 수 있다.
상기 전극층은 알루미늄을 포함하고, 상기 차폐 전극층은 티타늄을 포함할 수 있다.
상기 표시 장치의 제조 방법은, 상기 전극층을 형성하기 이전에, 상기 차폐 전극층 및 상기 보호층을 관통하여 상기 도전 패턴을 노출시키는 컨택홀을 형성하는 단계를 더 포함하고, 상기 전극층은 상기 컨택홀을 통해 상기 도전 패턴과 접촉할 수 있다.
상기 표시 장치의 제조 방법은, 상기 차폐 전극층 상에 상호 이격된 패턴들을 형성하는 단계를 더 포함하고, 상기 전극층은 상기 패턴들을 커버할 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 제1 및 제2 전극들(또는, 제1 및 제2 화소 전극들) 하부에 각각 배치되는 제1 및 제2 차폐 전극들를 포함할 수 있다. 따라서, 제1 및 제2 차폐 전극들에 의해, 하부의 도전체와 제1 및 제2 전극들 사이에 발생될 수 있는 전계 또는 전계 간섭이 차단되고, 상기 전계 또는 전계 간섭에 기인한 발광 소자의 오정렬이 방지될 수 있다. 발광 소자의 정렬 차이가 개선될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은 하나의 마스크를 이용하여 차폐 전극들 및 전극들(또는, 화소 전극들)을 하나의 마스크를 이용하여 동시에 형성하며, 2차 식각(예를 들어, 습식 식각)을 통해 전극들만을 추가로 식각하여 전극들 간의 간격을 충분히 확보할 수 있다. 따라서, 제1 및 제2 전극들 간의 간격과 다른 간격을 가지는 제1 및 제2 차폐 전극들을 형성하기 위해 마스크를 추가로 이용하는 경우에 비해, 제조 공정이 단순화되고 제조 비용이 절감될 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 실시예들에 따른 표시 장치를 나타내는 평면도이다.
도 4 내지 도 6은 도 3의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도들이다.
도 7은 도 4 및 도 5의 화소의 일 실시예를 나타내는 평면도이다.
도 8은 도 7의 화소의 일 실시예를 나타내는 평면도이다.
도 9 및 도 10은 도 7의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다.
도 11 및 도 12는 비교 실시예에 따른 화소를 나타내는 도면들이다.
도 13은 도 9 및 도 10의 화소의 효과를 설명하는 도면이다.
도 14는 도 6의 화소의 일 실시예를 나타내는 평면도이다.
도 15는 도 14의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 16 내지 도 20은 실시예들에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다.
이하에서는, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11) 및 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다.
활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)과 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx) 중 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연막(INF)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 아울러, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(INF) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 각각 컨택 전극층이 배치될 수 있다. 한편, 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 예시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 실시예들에 따른 표시 장치를 나타내는 평면도이다. 도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2) 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL, 도 4 참고)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 빛을 방출하는 제1 화소들(PXL1), 제2 색의 빛을 방출하는 제2 화소들(PXL2), 및 제3 색의 빛을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 빛을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4 내지 도 6은 도 3의 표시 장치에 포함된 화소의 일 실시예를 나타내는 회로도들이다. 예를 들어, 도 4 내지 도 6은 능동형 표시 장치에 적용될 수 있는 화소(PXL)의 실시예를 나타낸다. 다만, 화소(PXL) 및 표시 장치의 종류가 이에 한정되는 것은 아니다.
실시예에 따라, 도 4 내지 도 6에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 광원 유닛(LSU), 및 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 전기적으로 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 전극(ELT2)("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(일 예로, p형 단부) 및 제2 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(일 예로, n형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, p형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 발광 소자들(LD)의 타 단부(일 예로, n형 단부)는 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ELT1)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 전기적으로 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되었다고 할 때, 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 전기적으로 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 전기적으로 연결된다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 전기적으로 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 전기적으로 연결된다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 전기적으로 연결되고, 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 전기적으로 연결된다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 전기적으로 연결되고, 다른 전극은 제1 노드(N1)에 전기적으로 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전한다.
한편, 도 4에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 p형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 n형 트랜지스터로 변경될 수도 있다. 이외에도, 화소 회로(PXC)는 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 5를 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는, 다른 실시예에서 센싱선(SLj)이 생략되고, 해당 화소(PXL)(또는, 인접 화소)의 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출함에 의해 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 전기적으로 연결된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ELT1)에 전기적으로 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 전기적으로 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 전기적으로 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 전기적으로 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 5에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 n형 트랜지스터들인 실시예를 개시하였으나, 반드시 이에 제한되는 것은 아니다. 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
또한, 도 4 및 도 5에서는 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 도 6에 도시된 바와 같이 각 화소(PXL)의 광원 유닛(LSU)이 직렬 구조를 포함하도록 구성될 수도 있다. 도 6의 실시예들을 설명함에 있어, 도 4 및 도 5의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6을 참조하면, 광원 유닛(LSU)은 적어도 4개의 직렬 단에 나뉘서 서로 직/병렬 연결된 발광 소자들(LD)을 포함할 수 있다. 이 경우, 각각의 직렬 단은 한 쌍의 전극들(일 예로, 두 개의 전극들) 및 상기 한 쌍의 전극들의 사이에 전기적으로 연결되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 발광 소자들(LD)의 개수가 특별히 제한되는 것은 아니다. 예를 들어, 제1 직렬 단은 제1 전극(ELT1), 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함하고, 제2 직렬 단은 제3 전극(ELT3), 제4 전극(ELT4) 및 제3 및 제4 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 유사하게, 제3 직렬 단은 제5 전극(ELT5), 제6 전극(ELT6) 및 제5 및 제6 전극들(ELT5, ELT6)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함하고, 제4 직렬 단은 제7 전극(ELT7), 제8 전극(ELT8) 및 제7 및 제8 전극들(ELT7, ELT8)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다.
광원 유닛(LSU)의 첫 번째 전극, 일 예로 제1 전극(ELT1)은 광원 유닛(LSU)의 제1 화소 전극(또는, 애노드 전극)일 수 있다. 그리고, 광원 유닛(LSU)의 마지막 전극, 일 예로 제8 전극(ELT8)은 광원 유닛(LSU)의 제2 화소 전극(또는, 캐소드 전극)일 수 있다.
광원 유닛(LSU)의 나머지 전극들, 일 예로, 제2 내지 제7 전극들(ELT2~ELT7)은 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제2 전극(ELT2) 및 제3 전극(ELT3)은 서로 일체 또는 비일체로 연결되어 제1 중간 전극(IET1)을 구성할 수 있다. 유사하게, 제4 전극(ELT4) 및 제5 전극(ELT5)은 서로 일체 또는 비일체로 연결되어 제2 중간 전극(IET2)을 구성하고, 제6 전극(ELT6) 및 제7 전극(ELT7)은 서로 일체 또는 비일체로 연결되어 제3 중간 전극(IET3)을 구성할 수 있다. 이 경우, 제2 및 제3 전극들(ELT2, ELT3)을 통합하여 하나의 제1 중간 전극(IET1)으로 간주하고, 제4 및 제5 전극들(ELT4, ELT5)을 통합하여 하나의 제2 중간 전극(IET2)으로 간주하며, 제6 및 제7 전극들(ELT6, ELT7)을 통합하여 하나의 제3 중간 전극(IET3)으로 간주할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 유효 광원으로 활용하여 광원 유닛(LSU)을 구성한다고 할 때, 발광 소자들(LD)을 직렬 또는 직/병렬 혼합 구조로 연결할 경우, 전력 효율을 향상시킬 수 있다. 예를 들어, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬로만 연결한 광원 유닛(LSU)에 비해 동일 전류로 보다 높은 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬로 연결한 광원 유닛(LSU)에서는 발광 소자들(LD)을 병렬로 연결한 광원 유닛(LSU)에 비해 보다 낮은 구동 전류로 동일한 휘도를 표현할 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 혼합 구조로 연결한 화소(PXL)에서는 일부의 직렬 단에서 쇼트 불량 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있으므로, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
도 7은 도 4 및 도 5의 화소의 일 실시예를 나타내는 평면도이다. 설명의 편의상, 도 7에는 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 신호선들의 일부가 생략되었다. 도 8은 도 7의 화소의 일 실시예를 나타내는 평면도이다. 도 8에는 하나의 발광 소자(LD)를 기준으로 제1 및 제2 전극들(ELT1, ELT2) 및 제1 및 제2 차폐 전극들(SHI1, SHI2)이 간략하게 도시되었다.
도 3 내지 도 5, 및 도 7을 참조하면, 각 화소(PXL)는 기판(SUB)의 표시 영역(DA)에 제공된 화소 영역(PXA)에 형성될 수 있다. 화소 영역(PXA)은 발광 영역(EMA)과 발광 영역(EMA)을 제외한 비발광 영역(NEA)을 포함할 수 있다. 비발광 영역(NEA)은 발광 영역(EMA)을 둘러싸는 영역일 수 있다.
한 화소(PXL)는 뱅크(BNK), 뱅크 패턴(BNP)(또는, 패턴), 제1 전극(ELT1), 제2 전극(ELT2), 제1 차폐 전극(SHI1), 제2 차폐 전극(SHI2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 발광 소자(LD)를 포함할 수 있다.
뱅크(BNK)는 화소 영역(PXA) 중 비발광 영역(NEA)에 위치할 수 있다. 뱅크(BNK)는 도시된 화소(PXL)와 이에 인접한 인접 화소(PXL)들에서 각 화소(PXL)들의 화소 영역(PXA) 및/또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물 일 수 있다. 일 실시예에 있어서, 뱅크(BNK)는 각 화소(PXL)에 발광 소자(LD)들을 공급하는 과정에서, 발광 소자(LD)들이 공급되어야 할 영역을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 일 예로, 뱅크(BNK)에 의해 각 화소(PXL)의 발광 영역(EMA)이 구획됨으로써, 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다.
뱅크(BNK)는 화소 영역(PXA)에서 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 적어도 하나 이상의 개구를 포함할 수 있다. 일 예로, 뱅크(BNK)는 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 개구(OPN1) 및 제2 개구(OPN2)를 포함할 수 있다. 뱅크(BNK)의 제1 개구(OPN1)는 화소 영역(PXA)의 상측에 인접하여 위치할 수 있다. 뱅크(BNK)의 제2 개구(OPN2)는 화소(PXL)의 발광 영역(EMA)에 대응될 수 있다. 제1 개구(OPN1)에는 도시된 화소(PXL) 및 도시된 화소(PXL)와 제2 방향(DR2)으로 인접한 화소(PXL)의 제1 전극(ELT1)의 단부가 각각 위치할 수 있다. 제2 개구(OPN2)에는 뱅크 패턴(BNP), 발광 소자(LD)들, 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2)이 위치하고, 제1 전극(ELT1)의 일부분, 제2 전극(ELT2)의 일부분이 위치할 수 있다.
뱅크 패턴(BNP)은 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNP)은 발광 소자(LD)들에서 방출된 광을 표시 장치의 화상 표시 방향(예를 들면, 제3 방향(DR3))으로 유도하도록, 후술하는 제1 전극(ELT1) 및 제2 전극(ELT2)의 표면 프로파일(또는 형상)을 변경하기 위하여 제1 전극(ELT1) 및 제2 전극(ELT2)을 지지하는 지지 부재일 수 있다.
제1 전극(ELT1)은 제2 방향(DR2)으로 연장되어 위치할 수 있다. 다만, 도시된 화소(PXL)의 제1 전극(ELT1)은 제1 개구(OPN1)에서 제2 방향(DR2)으로 인접한 화소(PXL)에 포함되는 제1 전극(ELT1)과 분리될 수 있다. 즉, 발광 소자(LD)들이 화소 영역(PXA)에 공급 및 정렬된 이후, 뱅크(BNK)의 제1 개구(OPN1)에서, 제1 전극(ELT1)의 분리 공정이 수행될 수 있다.
제2 전극(ELT2)은 제1 방향(DR1)으로 제1 전극(ELT1)과 이격하여 위치할 수 있다. 제2 전극(ELT2)은 제2 방향(DR2)으로 연장되어 위치할 수 있다. 도시된 화소(PXL)의 제2 전극(ELT2)은 제2 방향(DR2)으로 인접한 화소(PXL)에 포함되는 제2 전극(ELT2)으로부터 연장될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 발광 영역(EMA)에 투입된 이후, 정렬 전압이 인가됨으로써, 정렬 전극으로 사용될 수 있다. 제1 전극(ELT1)은 제1 정렬 전극이 될 수 있고, 제2 전극(ELT2)은 제2 정렬 전극이 될 수 있다. 이 때, 제1 정렬 전극과 제2 정렬 전극 사이에 형성된 전계에 의해 발광 소자(LD)가 원하는 방향 및/또는 위치로 정렬될 수 있다. 또한, 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)들이 정렬된 후, 발광 소자(LD)들을 구동하기 위한 구동 전극으로 활용될 수 있다.
제1 전극(ELT1)은 도 4 및 도 5를 참조하여 설명한 광원 유닛(LSU)의 애노드일 수 있다. 이에 따라, 제1 전극(ELT1)은 도 4 및 도 5를 참조하여 설명한 제1 트랜지스터(T1)와 제1 컨택홀(CH1)을 통해 물리적 및/또는 전기적으로 연결될 수 있다.
제2 전극(ELT2)은 도 4 및 도 5를 참조하여 설명한 광원 유닛(LSU)의 캐소드일 수 있다. 이에 따라, 제2 전극(ELT2)은 도 4 및 도 5를 참조하여 설명한 제2 전원선(PL2)(또는, 제2 전원(VSS))과 제2 컨택홀(CH2)을 통해 물리적 및/또는 전기적으로 연결될 수 있다.
제1 차폐 전극(SHI1)은 제1 전극(ELT1)과 중첩할 수 있다. 평면도 상에서, 제1 차폐 전극(SHI1)은 제1 전극(ELT1)을 커버할 수 있다. 예를 들어, 제1 차폐 전극(SHI1)은 제1 전극(ELT1)보다 제1 방향(DR1)으로 확장되어, 평면도 상에서 제1 차폐 전극(SHI1)을 완전히 커버할 수 있다.
제1 차폐 전극(SHI1)은 제2 방향(DR2)으로 연장할 수 있다. 다만, 도시된 화소(PXL)의 제1 차폐 전극(SHI1)은 제1 개구(OPN1)에서 제2 방향(DR2)으로 인접한 화소(PXL)에 포함되는 제1 차폐 전극(SHI1)과 분리될 수 있다. 즉, 발광 소자(LD)들이 화소 영역(PXA)에 공급 및 정렬된 이후, 뱅크(BNK)의 제1 개구(OPN1)에서, 제1 전극(ELT1)과 함께 제1 차폐 전극(SHI1)에 대한 분리 공정이 수행될 수 있다.
제2 차폐 전극(SHI2)은 제1 방향(DR1)으로 제1 전극(ELT1)과 이격하여 위치할 수 있다. 제1 차폐 전극(SHI1)과 유사하게, 제2 차폐 전극(SHI2)은 제2 전극(ELT2)과 중첩할 수 있다. 평면도 상에서, 제2 차폐 전극(SHI2)은 제2 전극(ELT2)을 커버할 수 있다.
제2 차폐 전극(SHI2)은 제2 방향(DR2)으로 연장할 수 있다. 도시된 화소(PXL)의 제2 차폐 전극(SHI2)은 제2 방향(DR2)으로 인접한 화소(PXL)까지 연장할 수 있다.
도 13을 참조하여 후술하겠지만, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 제1 및 제2 차폐 전극들(SHI1, SHI2) 하부의 도전체(또는, 도전 패턴, 예를 들어, 트랜지스터의 전극, 신호 배선)와 제1 및 제2 전극들(ELT1, ETL2) 사이에 발생될 수 있는 전기장(또는, 전계 효과)을 차단할 수 있다. 또한, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 발광 소자(LD)로부터 방출된 광이 하부 방향으로 진행하는 것을 방지하며, 화소(PXL)의 제3 방향(DR3)으로의 출광 효율(즉, 영상이 표시되는 전면 방향으로의 출광 효율)을 향상시킬 수 있다.
제1 및 제2 차폐 전극들(SHI1, SHI2)은 평면상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 차폐 전극들(SHI1, SHI2)의 형상은 각각 그 하부에 배치된 제1 및 제2 전극들(ELT1, ELT2)의 형상에 대응하여 다양하게 변경될 수 있다.
제1 차폐 전극(SHI1)은 제1 컨택 개구(OP1)를 포함할 수 있다. 제1 컨택 개구(OP1)는 제1 컨택홀(CH1)을 둘러싸는 부분이다. 제1 컨택 개구(OP1)의 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)은 후술하는 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)과 물리적 및/또는 전기적으로 연결될 수 있다.
제2 차폐 전극(SHI2)은 제2 컨택 개구(OP2)를 포함할 수 있다. 제2 컨택 개구(OP2)는 제2 컨택홀(CH2)을 둘러싸는 부분이다. 제2 컨택 개구(OP2)의 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)은 후술하는 제2 전원선(PL2)과 물리적 및/또는 전기적으로 연결될 수 있다.
실시예들에서, 제1 차폐 전극(SHI1) 및 제2 차폐 전극(SHI2)은 제1 간격(D1)을 가지고 상호 이격되며, 제1 전극(ELT1) 및 제2 전극(ELT2)은 제2 간격(D2)을 가지고 상호 이격되되, 제1 간격(D1)은 제2 간격(D2)보다 작을 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 제1 전극(ELT1) 및 제2 전극(ELT2)은 제1 방향(DR1)으로 제2 간격(D2)을 가지고 상호 이격될 수 있다. 일 실시예에서, 제2 간격(D2)은 발광 소자(LD)의 길이(L)의 약 3/4보다 크고, 발광 소자(LD)의 길이(L)의 1.5배보다 작을 수 있다. 예를 들어, 발광 소자(LD)의 길이(L)가 약 3μm 내지 약 5μm인 경우, 제2 간격(D2)은 약 3.5 μm일 수 있다.
제2 간격(D2)이 상대적으로 작은 경우, 발광 소자(LD)의 길이(L) 방향이 제1 방향(DR1)과 나란하도록 정렬되지 못하고, 예를 들어, 도 12에 도시된 바와 같이, 발광 소자(LD)가 사선 방향으로 정렬될 수 있다. 이 경우, 오정렬된 발광 소자(LD)에 의한 불량(예를 들어, 단선(open circuit), 단락(short circuit))이 발생할 수 있다. 이와 달리, 제2 간격(D2)이 상대적으로 큰 경우, 도 7에 도시된 발광 소자들(LD)이 제2 방향(DR2)을 따라 균일하게 배열되지 못하고, 발광 소자들(LD)의 정렬 위치들에 제2 방향(DR2)을 따라 편차가 발생할 수 있다. 이 경우, 발광 소자(LD)가 제1 및 제2 전극들(ELT1, ELT2)에 연결되지 못하고, 화소(PXL)의 발광 효율이 저하될 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 제1 차폐 전극(SHI1) 및 제2 차폐 전극(SHI2)은 제1 방향(DR1)으로 제1 간격(D1)을 가지고 상호 이격될 수 있다. 일 실시예에서, 제1 간격(D1)은 발광 소자(LD)의 길이(L)의 1/3보다 작을 수 있다. 예를 들어, 제1 간격(D1)은 약 1μm일 수 있다.
일 실시예에서, 평면도 상에서, 제1 차폐 전극(SHI1)의 일 변과 제1 전극(ELT1)의 대응되는 일 변 사이의 제3 간격(D3)(또는, 최단 거리)은 제1 전극(ELT1)의 연장 방향을 일정할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제2 방향(DR2)을 따라 제3 간격(D3)은 일정할 수 있다. 제1 간격(D1) 및 제2 간격(D2)에 따라 제3 간격(D3)이 달라질 수 있으나, 예를 들어, 제3 간격(D3)은 약 1μm 내지 약 1.5μm 일 수 있다.
유사하게, 평면도 상에서, 제2 차폐 전극(SHI2)의 일 변과 제2 전극(ELT2)의 대응되는 일 변 사이의 제3 간격(D3)(또는, 최단 거리)은 제2 전극(ELT2)의 연장 방향을 일정할 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제2 방향(DR2)을 따라 제3 간격(D3)은 일정할 수 있다. 도 17 내지 도 19를 참조하여 후술하겠지만, 제1 및 제2 전극들(ELT1, ELT2) 및 제1 및 제2 차폐 전극들(SHI1, SHI2)은 하나의 마스크를 이용하여 형성되므로, 평면도 상에서 제1 및 제2 전극들(ELT1, ELT2)의 가장자리와 제1 및 제2 차폐 전극들(SHI1, SHI2)의 가장자리 사이의 간격은 전체적으로 일정할 수 있다.
다시 도 7을 참조하면, 제1 컨택 전극(CNE1)은 발광 소자(LD)들 각각의 제1 단부(EP1) 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 이에 따라, 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 제1 전극(ELT1)을 물리적 및/또는 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 발광 소자(LD)들 각각의 제2 단부(EP2) 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 이에 따라, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 제2 전극(ELT2)을 물리적 및/또는 전기적으로 연결할 수 있다.
제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)은 평면상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 형상은 발광 소자(LD)들 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 컨택 전극(CNE1) 과 제2 컨택 전극(CNE2)의 형상은 각각 그 하부에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
발광 소자(LD)들은 각각의 길이(L) 방향이 제1 방향(DR1)과 나란하도록 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 평면도 상에서, 발광 소자(LD)는 인접한 뱅크 패턴(BNP)들 사이에 위치할 수 있다.
발광 소자(LD)의 제1 단부(EP1)(또는, 일 단부)는 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)과 중첩할 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1) 및 제1 컨택 전극(CNE1)과 물리적 및/또는 전기적으로 연결될 수 있다.
발광 소자(LD)의 제2 단부(EP2)(또는, 타 단부)는 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)과 중첩할 수 있다. 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2) 및 제2 컨택 전극(CNE2)과 물리적 및/또는 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 및 제2 차폐 전극들(SHI1, SHI2)는 평면도 상에서 제1 및 제2 전극들(ELT1, ELT2)을 각각 커버하며, 제1 및 제2 차폐 전극들(SHI1, SHI2) 하부의 도전체(또는, 도전 패턴)와 제1 및 제2 전극들(ELT1, ETL2) 사이에 발생될 수 있는 전기장(또는, 전계 효과)을 차단할 수 있다. 따라서, 상기 도전체에 기인한 전기장에 의해 발광 소자(LD)가 오정렬되는 것이 방지되고, 오정렬된 발광 소자(LD)에 기인한 불량이 방지될 수 있다.
도 9 및 도 10은 도 7의 Ⅰ-Ⅰ'선을 따라 자른 단면도들이다. 도 9 및 도 10에는 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 트랜지스터(T1, 도 4 및 도 5 참고)와 제2 전원선(PL2)이 도시되었다.
도 3 내지 도 5, 및 도 7 내지 도 10을 참조하면, 표시 장치(또는, 화소(PXL))는 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 하부 금속층(BML), 버퍼층(BFL), 제1 트랜지스터(T1), 도전층(CP)(또는, 도전체, 도전 패턴), 복수의 절연층들(GI, ILD1, ILD2), 차폐 전극(SHI), 및 보호층(PSV)을 포함할 수 있다.
기판(SUB)과 버퍼층(BFL) 사이에는 하부 금속층(BML)이 위치할 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)에 포함될 수 있다. 하부 금속층(BML)과 제1 트랜지스터(T1)의 게이트 전극(GE)은 버퍼층(BFL)을 사이에 두고 서로 중첩될 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 반도체 패턴(SCP)의 하부에 배치될 수 있다. 이 때, 하부 금속층(BML)은 차광 패턴 역할을 하여, 제1 트랜지스터(T1)의 동작 특성을 안정화할 수 있다.
실시예에 따라, 제1 트랜지스터(T1)는 하부 금속층(BML)을 포함하지 않을 수 있다. 이 때, 기판(SUB) 위에 직접 버퍼층(BFL)이 위치할 수 있다. 또한, 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)과 절연층의 컨택홀을 통해 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다.
버퍼층(BFL)은 기판(SUB) 및 하부 금속층(BML)을 덮고, 기판(SUB) 상에 위치할 수 있다.
버퍼층(BFL)은 화소 회로층(PCL)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 예를 들면, 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제1 트랜지스터(T1)는 반도체 패턴(SCP), 게이트 전극(GE), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2)을 포함할 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 드레인 전극이고, 제2 트랜지스터 전극(TE2)은 소스 전극일 수 있다. 실시예에 따라, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수도 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 위치할 수 있다. 반도체 패턴(SCP)은 제1 트랜지스터 전극(TE1)에 연결되는 제1 영역(예를 들어, 드레인 영역)과 제2 트랜지스터 전극(TE2)에 연결되는 제2 영역(예를 들어, 소스 영역), 및 제1 및 제2 영역들 사이의 채널 영역을 포함할 수 있다. 채널 영역은 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCP)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
게이트 절연층(GI)은 반도체 패턴(SCP) 및 버퍼층(BFL)을 덮도록 반도체 패턴(SCP) 위에 위치할 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있고, 이중막 이상의 다중막으로 제공될 수도 있다.
게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역과 중첩하도록 게이트 절연층(GI) 위에 위치한다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막으로 구성될 수 있다. 또한, 게이트 전극(GE)은 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 구성될 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 및 게이트 절연층(GI)을 덮도록, 게이트 전극(GE) 위에 위치할 수 있다. 제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1) 및 제1 트랜지스터(T1)의 제2 트랜지스터 전극(TE2)이 각각 반도체 패턴(SCP)의 제1 영역 및 제2 영역에 연결되기 위한 컨택홀을 포함할 수 있다.
도전층(CP)은 제1 층간 절연층(ILD1) 상에 위치할 수 있다. 도전층(CP)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1), 제1 트랜지스터(T1)의 제2 트랜지스터 전극(TE2), 및 제2 전원선(PL2)을 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 게이트 절연층(GI) 및 제1 층간 절연층(ILD1)을 순차적으로 관통하는 컨택홀들을 통해 각각 반도체 패턴(SCP)의 제1 영역 및 제2 영역에 연결될 수 있다.
제2 전원선(PL2)은 도 4 및 도 5를 참고하여 설명한 제2 전원선(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 전원(VSS)의 전압이 제2 전원선(PL2)으로 인가될 수 있다. 도면에 도시되지 않았으나, 화소 회로층(PCL)은 제1 전원에 연결된 제1 전원선을 더 포함할 수 있다. 제1 전원선은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(ELT1)과 전기적으로 연결되고, 제2 전원선(PL2)은 표시 소자층(DPL)의 다른 구성, 일 예로, 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
본 실시예에서, 제2 전원선(PL2)이 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)과 동일한 층에 위치하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전원선(PL2)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 위치할 수 있다.
제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1), 도전층(CP)을 덮도록, 제1 층간 절연층(ILD1) 상에 위치할 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있고, 이중막 이상의 다중막으로 제공될 수도 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 생략될 수도 있다.
제2 층간 절연층(ILD2)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)을 노출하는 제1-2 컨택홀(CH12)과 제2 전원선(PL2)을 노출하는 제2-2 컨택홀(CH22)을 포함할 수 있다. 제1-2 컨택홀(CH12)은 후술하는 제1-1 컨택홀(CH11)과 함께 제1 컨택홀(CH1)을 구성할 수 있다. 제1 컨택홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)은 제1 전극(ELT1)과 물리적 및/또는 전기적으로 연결될 수 있다. 제2-2 컨택홀(CH22)은 후술하는 제2-1 컨택홀(CH21)과 함께 제2 컨택홀(CH2)을 구성할 수 있다. 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)은 제2 전극(ELT2)과 물리적 및/또는 전기적으로 연결될 수 있다.
보호층(PSV)은 제2 층간 절연층(ILD2)(또는, 도전층(CP)) 상에 위치할 수 있다.
보호층(PSV)은 무기 절연막 및/또는 유기 절연막을 포함할 수 있다. 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)을 노출하는 제1-1 컨택홀(CH11)과 제2 전원선(PL2)을 노출하는 제2-1 컨택홀(CH21)을 포함할 수 있다. 제1-1 컨택홀(CH11)은 전술한 제1-2 컨택홀(CH12)과 함께 제1 컨택홀(CH1)을 구성할 수 있다. 제1 컨택홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)은 제1 전극(ELT1)과 물리적 및/또는 전기적으로 연결될 수 있다. 제2-1 컨택홀(CH21)은 전술한 제2-2 컨택홀(CH22)과 함께 제2 컨택홀(CH2)을 구성할 수 있다. 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)은 제2 전극(ELT2)과 물리적 및/또는 전기적으로 연결될 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)은 차폐 전극(SHI), 뱅크 패턴(BNP), 화소 전극층(PE), 뱅크(BNK), 발광 소자(LD), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 복수의 절연층(INS1, INS2, INS3, INS4)을 포함할 수 있다. 실시예에 따라, 차폐 전극(SHI)은 화소 회로층(PCL)에 포함될 수도 있다.
차폐 전극(SHI)은 보호층(PSV) 상에 위치할 수 있다. 차폐 전극(SHI)은 상호 이격된 제1 차폐 전극(SHI1) 및 제2 차폐 전극(SHI2)을 포함할 수 있다.
제1 차폐 전극(SHI1)은 제1 컨택 개구(OP1)를 포함하고, 제2 차폐 전극(SHI2)은 제2 컨택 개구(OP2)를 포함할 수 있다.
제1 컨택 개구(OP1)는 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)의 상면의 일부분을 노출시킬 수 있다. 제1 컨택 개구(OP1)에서 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)은 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)과 물리적 및/또는 전기적으로 연결될 수 있다.
제2 컨택 개구(OP2)는 제2 전원선(PL2)의 상면의 일부분을 노출시킬 수 있다. 제2 컨택 개구(OP2)에서 제2 전원선(PL2)은 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)과 물리적 및/또는 전기적으로 연결될 수 있다.
차폐 전극(SHI)은 도전층(CP)과 화소 전극층(PE) 사이에 전체적으로 위치함에 따라, 제1 전극(ELT1), 제2 전극(ELT2)에 정렬 전압(또는, 신호)이 인가될 때, 도전층(CP)과 화소 전극층(PE) 사이에 형성되는 커패시턴스에 의한 크로스 토크, 전계 차이 등을 차단할 수 있다.
차폐 전극(SHI)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이들의 합금을 포함할 수도 있다. 예를 들어, 차폐 전극(SHI)은 티타늄(Ti)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 차폐 전극(SHI)은 투명한 금속 물질을 포함할 수도 있다. 예를 들면, 차폐 전극(SHI)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 및 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), AZO(Aluminum doped Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide) 등과 같은 물질을 포함할 수 있다. 아연 산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다. 이 경우, 차폐 전극(SHI) 상에 별도의 불투명 물질층이 별도로 제공 및/또는 형성될 수 있다.
뱅크 패턴(BNP)은 차폐 전극(SHI) 상에 위치할 수 있다. 예를 들어, 뱅크 패턴(BNP)은 제1 차폐 전극(SHI1) 및 제2 차폐 전극(SHI2) 상에 각각 위치할 수 있다.
뱅크 패턴(BNP)은 보호층(PSV)의 일면(일 예로, 상부면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있다. 실시예에 따라, 뱅크 패턴(BNP)은 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNP)의 형상은 상술한 실시예들에 한정되는 것은 아니며, 발광 소자(LD)들 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
뱅크 패턴(BNP)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNP)은 생략될 수도 있다.
화소 전극층(PE)은 보호층(PSV) 및 뱅크 패턴(BNP) 상에 위치할 수 있다. 화소 전극층(PE)은 제1 전극(ELT1) 및 제2 전극(ELT2)을 포함할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 뱅크 패턴(BNP) 상에 위치할 수 있다. 단면상에서 볼 때, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 뱅크 패턴(BNP)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 실시예에 따라, 뱅크 패턴(BNP)이 생략되는 경우, 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 차폐 전극들(SHI1, SHI2) 상에 위치할 수도 있다. 제1 전극(ELT1)은 제1 차폐 전극(SHI1)에 접촉하고, 제2 전극(ELT2)은 제2 차폐 전극(SHI2)에 접촉할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 전극(ELT1)과 제2 전극(ELT2)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 상기 금속을 포함하는 단일막 또는 다중막으로 구성될 수 있다. 실시예에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)은 각각 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등을 포함할 수도 있다. 아연 산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 전극(ELT1)은 제1 컨택홀(CH1)을 통해 제1 트랜지스터(T1)의 제1 트랜지스터 전극(TE1)과 물리적 및/또는 전기적으로 연결될 수 있다.
제2 전극(ELT2)은 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)과 물리적 및/또는 전기적으로 연결될 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 도전층(CP)과 다른 형상으로 제공될 수 있고, 제1 전극(ELT1) 및 제2 전극(ELT2)은 도전층(CP)과 다른 위치에 제공될 수 있다. 이에 따라, 도전층(CP)에 전압이 인가되고, 화소 전극층(PE)에 전압이 인가되면, 도전층(CP)과 화소 전극층(PE) 사이에는 커패시턴스가 발생하고, 각 영역별로 전기장 차이가 발생할 수 있다.
그러나, 일 실시예에서는 화소 전극층(PE)과 도전층(CP) 사이에 차폐 전극(SHI)을 위치시킴으로써, 도전층(CP)과 화소 전극층(PE) 사이에 발생할 수 있는 커패시턴스, 전기장 차이를 차단할 수 있다. 그러므로, 본 실시예에서는, 화소 전극층(PE)에 정렬 전압(또는, 신호)을 인가하여 발광 소자(LD)들을 정렬할 때, 발광 소자(LD)들을 원하는 대로 정렬시킬 수 있다.
일 실시예에서, 차폐 전극(SHI)(또는, 제1 및 제2 차폐 전극들(SHI1, SHI2))의 전기전도도는 화소 전극층(PE)(또는, 제1 및 제2 전극들(ELT1, ELT2))의 전기전도도보다 낮을 수 있다. 달리 말해, 차폐 전극(SHI)은 전기전도도도 상대적으로 낮은 물질을 포함하고, 화소 전극층(PE)은 전기전도도가 상대적으로 높은 물질을 포함할 수 있다. 예를 들어, 차폐 전극(SHI)은 티타늄(Ti)을 포함하고, 화소 전극층(PE)은 알루미늄(Al)을 포함할 수 있다.
또한, 차폐 전극(SHI)(또는, 제1 및 제2 차폐 전극들(SHI1, SHI2))의 두께(즉, 제3 방향(DR3)으로의 두께)는 화소 전극층(PE)(또는, 제1 및 제2 전극들(ELT1, ELT2))의 두께보다 작을 수 있다. 예를 들어, 차폐 전극(SHI)의 두께는 제1 및 제2 전극들(ELT1, ELT2)의 두께의 1/2보다 작을 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)의 두께는 약 1500Å 내지 약 3000Å의 범위 이내이거나 약 2000Å일 수 있다. 차폐 전극(SHI)의 두께는 약 500Å 내지 약 1000Å의 범위 이내이거나, 또는 약 700Å일 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 상대적으로 높은 전기전도도와 상대적으로 큰 두께를 가지는 경우, 발광 소자(LD)의 정렬 과정에서 제1 및 제2 전극들(ELT1, ELT2) 사이에 전기장이 집중하여 형성되며, 또한, 발광 소자(LD)로 흐르는 전류가 제1 및 제2 전극들(ELT1, ELT2)에 상대적으로 집중될 수 있다. 즉, 발광 소자(LD)가 도 7에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2) 사이에 균일하게 정렬될 수 있다.
한편, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 상대적으로 낮은 전기전도도와 상대적으로 작은 두께를 가지는 경우, 발광 소자(LD)의 정렬 과정에서 제1 및 제2 차폐 전극들(SHI1, SHI2) 사이에 전기장이 거의 형성되지 않을 수 있다. 즉, 발광 소자(LD)가 제1 및 제2 전극들(ELT1, ELT2) 사이가 아닌, 제1 및 제2 차폐 전극들(SHI1, SHI2)에 오정렬되는 것이 방지될 수 있다. 이에, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 전기전도도는 가능한 한 낮고, 제1 및 제2 차폐 전극들(SHI1, SHI2)의 두께는 가능한 한 낮을 수 있다. 다만, 발광 소자(LD)로부터 하부 방향으로(즉, 제3 방향(DR3)의 반대 방향으로) 진행하는 광을 차단하기 위해, 제1 및 제2 차폐 전극들(SHI1, SHI2)의 두께는 적어도 약 500Å일 수 있다.
제1 및 제2 차폐 전극들(SHI1, SHI2) 사이의 제1 간격(D1)과, 제1 및 제2 전극들(ELT1, ELT2) 사이의 제2 간격(D2)에 대해서는 도 7 및 도 8을 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ETL2)의 적어도 일부를 덮도록, 보호층(PSV) 상에 위치할 수 있다. 제1 절연층(INS1)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 위치하며, 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 단락되지 않도록 할 수 있다. 유사하게, 제1 절연층(INS1)은 제1 차폐 전극(SHI1)과 제2 차폐 전극(SHI2) 사이에 위치하며, 제1 차폐 전극(SHI1)과 제2 차폐 전극(SHI2)이 서로 단락되지 않도록 할 수 있다.
일 실시예에서, 제1 절연층(INS1)은 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 제1 절연층(INS1) 등에 의해 커버됨에 따라, 후속 공정에서 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다. 제1 절연층(INS1)은 발광 소자(LD)가 공급 및 정렬된 이후, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자(LD)들을 보호하는 데 유리한 무기 절연막 또는 유기 절연막으로 이루어질 수 있다.
제1 절연층(INS1) 위에는 발광 소자(LD)가 위치할 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)을 향하도록 위치하고, 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)을 향하도록 위치할 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제3 방향(DR3)에서 제1 전극(ELT1)과 부분적으로 중첩하고, 발광 소자(LD)의 제2 단부(EP2)는 제3 방향(DR3)에서 제2 전극(ELT2)과 부분적으로 중첩할 수 있다.
보호층(PSV) 위에는 뱅크(BNK)가 위치할 수 있다. 뱅크(BNK)는 제1 전극(ELT1), 제2 전극(ELT2)과 적어도 일부분 중첩하도록 위치할 수 있다. 뱅크(BNK)는 발광 영역(EMA)에 발광 소자(LD)들을 공급하는 단계에서, 발광 소자(LD)들을 포함하는 용액이 인접한 화소(PXL)의 발광 영역(EMA)으로 유입되는 것을 방지하거나, 각각의 발광 영역(EMA)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다.
뱅크(BNK)는 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각 화소(PXL)와 그에 인접한 화소(PXL)들 사이에서 광(또는, 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질을 포함할 수 있다. 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 뱅크(BNK)는 컬러 필터 물질 또는 블랙 매트릭스 물질을 포함할 수 있다. 다른 예로, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
본 실시예에서는 뱅크(BNK)가 보호층(PSV) 위에 위치하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 비발광 영역(NEA)에 제1 절연층(INS1)이 위치하는 경우, 뱅크(BNK)는 제1 절연층(INS1) 위에 위치하고, 제1 전극(ELT1) 및 제2 전극(ELT2)과 부분적으로 중첩하도록 위치할 수도 있다.
발광 소자(LD) 상에는 제2 절연층(INS2)이 위치할 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)가 외부로 노출되도록, 발광 소자(LD)의 상면의 일부분에 위치할 수 있다.
발광 소자(LD)들을 포함하는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 화소 영역(PXA, 도 7 참고)에 발광 소자(LD)들의 정렬이 완료된 이후, 발광 소자(LD)들 상에 제2 절연층(INS2)을 위치시킴으로써, 발광 소자(LD)들이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 빈 틈은 제2 절연층(INS2)을 형성하는 과정에서 제2 절연층(INS2)으로 채워질 수 있다. 이 경우, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수도 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 일 예로, 제2 절연층(INS2)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 컨택 전극(CNE1)은 제1 전극(ELT1)을 덮도록 제1 전극(ELT1) 상에 위치하고, 제1 절연층(INS1), 발광 소자(LD), 제2 절연층(INS2)과 중첩할 수 있다.
제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1) 및 제1 전극(ELT1)과 직접 접촉하며, 발광 소자(LD)의 제1 단부(EP1)를 제1 전극(ELT1)에 물리적 및/또는 전기적으로 안정되게 연결할 수 있다.
제1 컨택 전극(CNE1)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 및 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO) 등과 같은 투명 도전성 물질을 포함할 수 있다. 아연 산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제3 절연층(INS3)은 제2 절연층(INS2), 제1 컨택 전극(CNE1)을 덮도록, 제2 절연층(INS2), 제1 컨택 전극(CNE1) 상에 위치할 수 있다. 제3 절연층(INS3)은 발광 소자(LD)의 제2 단부(EP2)가 노출되도록, 제2 절연층(INS2)의 일단과 가장자리가 맞닿도록 위치할 수 있다.
제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 컨택 전극(CNE2)은 제2 전극(ELT2)을 덮도록 제2 전극(ELT2) 상에 위치하고, 제1 절연층(INS1), 발광 소자(LD), 제3 절연층(INS3)과 중첩할 수 있다.
제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2) 및 제2 전극(ELT2)과 직접 접촉하며, 발광 소자(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 물리적 및/또는 전기적으로 안정되게 연결할 수 있다.
제2 컨택 전극(CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 및 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO) 등과 같은 투명 도전성 물질을 포함할 수 있다. 아연 산화물(ZnOx)은 산화아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제4 절연층(INS4)은 제3 절연층(INS3), 제2 컨택 전극(CNE2), 뱅크(BNK)를 덮도록, 제3 절연층(INS3), 제2 컨택 전극(CNE2), 및 뱅크(BNK) 상에 위치할 수 있다.
제4 절연층(INS4)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제4 절연층(INS4)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제4 절연층(INS4)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자(LD)들을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
도 9에서 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 제3 절연층(INS3)을 사이에 두고 서로 상이한 층에 위치하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 도 10에 도시된 바와 같이, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 공정으로 형성되어 동일한 층(일 예로, 제2 절연층(INS2)) 상에 위치할 수도 있다.
실시예에 따라, 표시 소자층(DPL)은 제4 절연층(INS4) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자(LD)들에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다. 또한, 표시 소자층(DPL)은 특정 파장 대역의 광만을 투과시키는 컬러 필터를 더 포함할 수도 있다.
다른 실시예에 따라, 제4 절연층(INS4) 상부에는 적어도 한 층의 오버코트층(일 예로, 표시 소자층(DPL)의 상면을 평탄화하는 층)이 더 배치될 수도 있다.
상술한 바와 같이, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 제1 및 제2 전극들(ELT1, ELT2) 하부에 배치되며, 제1 및 제2 차폐 전극들(SHI1, SHI2) 하부의 도전체와 제1 및 제2 전극들(ELT1, ETL2) 사이에 발생될 수 있는 전기장(또는, 전계 효과)을 차단할 수 있다. 따라서, 상기 도전체에 기인한 전기장에 의해 발광 소자(LD)가 오정렬되는 것이 방지될 수 있다.
또한, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 상대적으로 낮은 전기전도도와 상대적으로 작은 두께를 가질 수 있다. 따라서, 제1 및 제2 차폐 전극들(SHI1, SHI2)이 제1 및 제2 전극들(ELT1, ETL2) 각각에 접촉함에도 불구하고, 발광 소자(LD)의 정렬 과정에서 제1 및 제2 차폐 전극들(SHI1, SHI2) 사이에 전기장이 거의 형성되지 않으며, 발광 소자(LD)가 제1 및 제2 차폐 전극들(SHI1, SHI2) 사이에 오정렬되는 것이 방지될 수 있다.
나아가, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 적어도 500Å(예를 들어, 약 700Å)의 두께를 가지는 불투명 물질을 포함함으로써, 발광 소자(LD)로부터 하부 방향으로 진행하는 광을 차단할 수 있다.
도 11 및 도 12는 비교 실시예에 따른 화소를 나타내는 도면들이다. 도 13은 도 9 및 도 10의 화소의 효과를 설명하는 도면이다. 설명의 편의상, 도 13에는 도 9 및 도 10의 화소(PXL)의 일부 구성만을 간략하게 도시하였다.
먼저 도 7 내지 도 12를 참조하면, 비교 실시예에 따른 화소(PXL_C)는 도 9의 화소(PXL)에 대응하나, 도 11 및 도 12의 화소(PXL_C)는 차폐 전극(SHI, 도 9 참고)를 포함하지 않을 수 있다.
화소(PXL_C)는 제1 층간 절연층(ILD1) 상에 배치되는 도전 패턴(CP_C)을 포함할 수 있다. 예를 들어, 도전 패턴(CP_C)은 제2 전원선(PL2, 도 9 참고)일 수 있다. 참고로, 평면도 상에서 제2 전원선(PL2)은 대체로 제2 방향(DR2)을 따라 연장하나, 동일한 층에 배치되는 다른 구성(예를 들어, 트랜지스터의 소스/드레인 전극들)과 단락되지 않도록 제2 전원선(PL2)은 부분적으로 굴곡진 형상을 가질 수 있다. 이에 따라, 평면도 상에서, 화소(PXL_C)의 특정 지점에서, 도전 패턴(CP_C)은 제1 및 제2 전극들(ELT1, ELT2) 사이에 위치할 수 있다. 도 12에 도시된 바와 같이, 평면도 상에서 도전 패턴(CP_C)의 적어도 일부가 제1 및 제2 전극들(ELT1, ELT2)과 중첩하지 않고, 제1 및 제2 전극들(ELT1, ELT2) 사이에 위치할 수 있다.
발광 소자(LD_C)의 정렬을 위해, 제1 및 제2 전극들(ELT1, ELT2)에 정렬 전압(또는, 신호)가 인가될 수 있다. 예를 들어, 제1 전극(ELT1)에 그라운드 전압(GND)이 인가되고, 제2 전극(ELT2)에 교류 전압(AC)이 인가될 수 있다. 이 경우, 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기장이 형성되고, 발광 소자(LD_C)가 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 정렬될 수 있다.
다만, 제2 전극(ELT2)이 도전 패턴(CP_C)과 전기적으로 연결된 경우, 도전 패턴(CP_C)에도 교류 전압(AC)이 인가되고, 제1 전극(ELT1) 및 도전 패턴(CP_C) 사이에도 전기장이 형성될 수 있다. 이에 따라, 발광 소자(LD_C)가 제1 전극(ELT1) 및 제2 전극(ELT2) 사이가 아닌, 제1 전극(ELT1) 및 도전 패턴(CP_C) 사이에 오정렬 될 수 있다. 도 12에 도시된 바와 같이, 발광 소자(LD_C)가 사선 방향으로 정렬될 수 있다. 상기 발광 소자(LD_C)는 제1 및 제2 전극들(ELT1, ELT2) 사이에 전기적으로 연결되지 못하고, 발광하지 못할 수 있다. 따라서, 화소(PXL_C)의 발광 효율이 저하될 수 있다. 또한, 발광 소자(LD_C)의 일 단부(예를 들어, 제1 및 제2 전극들(ELT1, ELT2)과 중첩하지 않고, 제1 및 제2 전극들(ELT1, ELT2) 사이에 위치한 일 단부)가 제1 및 제2 컨택 전극들(CNE1, CNE2)에 동시에 접촉하는 경우, 제1 및 제2 전극들(ELT1, ELT2) 사이에 단락이 발생하고, 화소(PXL_C)가 발광하지 못할 수도 있다.
한편, 도 13을 참조하면, 본 발명의 실시예들에 따른 화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2) 하부에 배치되는 제1 및 제2 차폐 전극들(SHI1, SHI2)을 포함한다. 제1 및 제2 차폐 전극들(SHI1, SHI2)은 제1 및 제2 전극들(ELT1, ELT2) 각각을 대체로 커버하며, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 제1 및 제2 차폐 전극들(SHI1, SHI2) 하부의 도전체(예를 들어, 도전층(CP)에 포함된 제1 트랜지스터 전극(TE1), 제2 전원선(PL2)) 사이에 발생될 수 있는 전기장(또는, 전계 효과)을 차단할 수 있다. 따라서, 상기 도전체에 기인한 전기장에 의해 발광 소자(LD)가 오정렬되는 것이 방지될 수 있다.
또한, 제1 및 제2 차폐 전극들(SHI1, SHI2)은 발광 소자(LD) 하부를 대체로 커버함으로써, 발광 소자(LD)로부터 하부 방향으로 진행하는 광을 차단할 수 있다. 하부 방향으로 진행하는 광이 트랜지스터의 반도체 패턴에 입사되는 경우, 트랜지스터가 열화될 수 있다. 예를 들어, 반도체 패턴이 산화물 반도체를 포함하는 경우, 전하가 자유롭게 이동할 수 있는 빈 공간(즉, oxygen vacancy)에 결함(defect)이 발생하고, 트랜지스터(M)의 전도도(conductivity)가 상승할 수 있다. 상기 제1 및 제2 차폐 전극들(SHI1, SHI2)은 트랜지스터의 열화를 방지할 수 있다. 실시예에 다라, 상기 제1 및 제2 차폐 전극들(SHI1, SHI2)이 광을 반사시키는 경우, 화소(PXL)의 발광 효율이 향상될 수도 있다.
도 14는 도 6의 화소의 일 실시예를 나타내는 평면도이다. 도 14에서는 화소(PXL)가 4개의 직렬 단에 배치된 발광 소자들(LD)을 포함하는 실시예를 개시하나, 화소(PXL) 내 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수도 있다.
이하에서, 제1 내지 제4 발광 소자들(LD1~LD4) 중 하나 이상의 발광 소자를 임의로 지칭하거나, 두 종류 이상의 발광 소자들을 포괄적으로 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다. 또한, 제1 내지 제8 전극들(ELT1~ELT8)을 비롯한 화소 전극들 중 적어도 하나의 화소 전극을 임의로 지칭할 때, "화소 전극(ELT)" 또는 "화소 전극들(ELT)"이라 하고, 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 비롯한 컨택 전극들 중 적어도 하나의 컨택 전극을 임의로 지칭할 때, "컨택 전극(CNE)" 또는 "컨택 전극들(CNE)"이라 하기로 한다.
도 3, 도 6, 도 7, 도 8, 및 도 14를 참조하면, 도 7의 화소(PXL)의 구성들과 동일하거나 유사한 도 14의 화소(PXL)의 구성들에 대해서는 동일하거나 유사한 참조 부호가 사용되었으며, 이들에 대한 중복되는 설명은 생략하거나 간략화하기로 한다.
화소(PXL)는 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 서로 이격된 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2)을 포함할 수 있다. 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2)은 화소 영역(PXA) 내에서 제2 방향(DR2)을 따라 서로 이격되도록 배치될 수 있다. 비발광 영역(NEA)은 제1 발광 영역(EMA1)과 제2 발광 영역(EMA2) 사이에 배치될 수 있다.
발광 영역(EMA)은 적어도 하나의 발광 소자(LD)들과 이에 전기적으로 연결된 전극들을 포함할 수 있다. 일 실시예에서, 화소(PXL)가 도 6에 도시된 실시예와 같이, 복수의 직렬 단들에 나뉘어 배치된 복수의 발광 소자들(LD)을 포함하는 경우, 제1 및 제2 발광 영역들(EMA1, EMA2)은 각각 적어도 하나의 직렬 단에 배치된 발광 소자(LD) 및 이에 전기적으로 연결된 전극들을 포함할 수 있다. 예를 들어, 제1 발광 영역(EMA1)은 해당 화소(PXL)의 제1 직렬 단에 배치된 제1 발광 소자들(LD1) 및 이에 연결된 복수의 전극들을 포함하고, 제2 발광 영역(EMA2)은 제2 직렬 단에 배치된 제2 발광 소자들(LD2) 및 이에 연결된 복수의 전극들을 포함할 수 있다. 이 경우, 제1 발광 영역(EMA1)에 배치된 제1 발광 소자(LD1)와 제2 발광 영역(EMA2)에 배치된 제2 발광 소자(LD2)는 서로 직렬로 연결될 수 있다. 일 예로, 제1 발광 소자(LD1)와 제2 발광 소자(LD2)는 적어도 하나의 컨택 전극(CNE)에 의해 서로 직렬로 연결될 수 있다.
또한, 각각의 화소(PXL)가 발광 영역들(EMA)의 개수보다 많은 개수의 직렬 단들을 포함한다고 할 때, 각각의 발광 영역들(EMA)은 2개 이상의 직렬 단들에 배치된 발광 소자들(LD) 및 이에 전기적으로 연결된 전극들을 포함할 수 있다. 예를 들어, 제1 발광 영역(EMA1)은 광원 유닛(LSU)의 제1 및 제4 직렬 단들에 배치된 발광 소자들(LD1, LD4) 및 전극들을 포함하고, 제2 발광 영역(EMA2)은 제2 및 제3 직렬 단들에 배치된 발광 소자들(LD2, LD3) 및 전극들을 포함할 수 있다.
구체적으로, 화소(PXL)는 제1 발광 영역(EMA1)에 배치된 제1 전극(ELT1), 제2 전극(ELT2), 및 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)와, 제2 발광 영역(EMA2)에 배치된 제3 전극(ELT3), 제4 전극(ELT4), 및 제3 및 제4 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 화소(PXL)는 제2 발광 영역(EMA2)에 배치된 제5 전극(ELT5), 제6 전극(ELT6), 및 제5 및 제6 전극들(ELT5, ELT6)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)와, 제1 발광 영역(EMA1)에 배치된 제7 전극(ELT7), 제8 전극(ELT8), 및 제7 및 제8 전극들(ELT7, ELT8)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 더 포함할 수 있다.
한편, 도 14에서는 제5 전극(ELT5), 제6 전극(ELT6), 및 제3 발광 소자(LD3)가 제2 발광 영역(EMA2)에 배치되고, 제7 전극(ELT7), 제8 전극(ELT8), 및 제4 발광 소자(LD4)가 제1 발광 영역(EMA1)에 배치되는 경우를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 즉, 다른 실시예에서 제1 발광 영역(EMA1)에 제5 전극(ELT5), 제6 전극(ELT6), 및 제3 발광 소자(LD3)가 배치되고, 제2 발광 영역(EMA2)에 제7 전극(ELT7), 제8 전극(ELT8), 및 제4 발광 소자(LD4)가 배치될 수도 있다.
각각의 발광 영역(EMA)에서 제1 내지 제8 전극들(ELT1~ELT8)은 각각 제2 방향(DR2)을 따라 연장될 수 있다. 예를 들어, 제1 전극(ELT1), 제2 전극(ELT2), 제7 전극(ELT7), 및/또는 제8 전극(ELT8)은 제1 발광 영역(EMA1)에서 각각 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 순차적으로 이격되어 배치될 수 있다. 또한, 제3 전극(ELT3), 제4 전극(ELT4), 제5 전극(ELT5), 및/또는 제6 전극(ELT6)은 제2 발광 영역(EMA2)에서 각각 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 순차적으로 이격되어 배치될 수 있다. 또한, 제1 내지 제8 전극들(ELT1~ELT8)은 서로 균일한 폭을 가지거나 불균일한 폭을 가질 수 있으며, 굴곡부를 포함하거나 포함하지 않을 수 있다. 즉, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 형상 및/또는 상호 배치 구조는 실시예에 따라 다양하게 변경될 수 있다.
제1 내지 제8 전극들(ELT1~ELT8)은 각 화소(PXL)의 화소 전극들(ELT)을 구성할 수 있다. 제1 내지 제8 전극들(ELT1~ELT8)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 이에 따라, 인접한 제1 내지 제8 전극들(ELT1~ELT8) 사이에 전계가 형성되어 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 내지 제8 전극들(ELT1~ELT8)의 사이에 자가 정렬할 수 있다.
한편, 제1 내지 제8 전극들(ELT1~ELT8) 하부에 도전체(예를 들어, 도 15의 제1 및 제2 도전층들(CP1, CP2))가 존재하는 경우(또한, 평면도 상에서 제1 내지 제8 전극들(ELT1~ELT8) 중 인접한 한 쌍의 전극들 사이에 도전체가 존재하는 경우), 발광 소자들(LD)을 정렬하는 과정에서 도전체의 신호 간섭으로 인해 발광 소자들(LD)이 비정상 정렬될 수 있다. 이에, 본 발명의 실시예들에 따른 화소(PXL)는 제1 내지 제8 전극들(ELT1~ELT8)을 각각 커버하는 차폐 전극(SHI, 도 15 참고)을 포함함으로써, 도 13을 참조하여 설명한 바와 같이, 도전체에 의한 신호 간섭을 차단하고 발광 소자(LD)의 정렬도를 향상시킬 수 있다.
일 실시예에서, 제1 내지 제8 전극들(ELT1~ELT8) 중 일부는 먼저 하나의 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 및/또는 각 화소(PXL)의 제1 및 제2 발광 영역들(EMA1, EMA2) 사이의 비발광 영역(NEA)에서 분리되어 각 직렬 단의 화소 전극(ELT)으로 분리될 수 있다.
각각의 정렬 배선이 비발광 영역(NEA)에서 분리되는 경우, 제1 내지 제8 전극들(ELT1~ELT8)의 일단은 부분적으로 비발광 영역(NEA)으로 연장될 수 있으나, 반드시 이에 제한되는 것은 아니다.
비발광 영역(NEA)은 발광 소자들(LD)의 정렬 이후 각각의 정렬 배선을 복수의 화소 전극들(ELT)로 분리하거나, 적어도 하나의 컨택 전극(CNE)을 통한 화소 전극들(ELT) 간의 연결을 위한 공간을 제공할 수 있다.
구체적으로, 비발광 영역(NEA)은 정렬 배선을 복수의 화소 전극(ELT)으로 분리하기 위한 개구부(OPA)를 포함할 수 있다. 개구부(OPA)는 서로 이격된 제1 내지 제3 개구부들(OPA1~OPA3)을 포함할 수 있다. 제1 내지 제3 개구부들(OPA1~OPA3)은 비발광 영역(NEA) 내에서 제1 방향(DR1)을 따라 배치될 수 있다.
제1 개구부(OPA1)는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 배치될 수 있다. 즉, 제1 전극(ELT1)과 제3 전극(ELT3)은 제1 개구부(OPA1)를 사이에 두고 이격될 수 있다. 제1 개구부(OPA1)의 제1 방향(DR1)의 폭은 제1 전극(ELT1) 및/또는 제3 전극(ELT3) 각각의 제1 방향(DR1)의 폭보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 개구부(OPA2)는 제2 전극(ELT2) 및 제8 전극(ELT8)과 제4 전극(ELT4) 및 제6 전극(ELT6) 사이에 배치될 수 있다. 즉, 제2 전극(ELT2)과 제4 전극(ELT4)은 제2 개구부(OPA2)를 사이에 두고 이격될 수 있다. 또한, 제6 전극(ELT6)과 제8 전극(ELT8)은 제2 개구부(OPA2)를 사이에 두고 이격될 수 있다. 제2 개구부(OPA2)의 제1 방향(DR1)의 폭은 제2 전극(ELT2)의 일측부터 제8 전극(ELT8)의 타측까지의 제1 방향(DR1)의 폭보다 클 수 있다. 유사하게, 제2 개구부(OPA2)의 제1 방향(DR1)의 폭은 제4 전극(ELT4)의 일측부터 제6 전극(ELT6)의 타측까지의 제1 방향(DR1)의 폭보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
제3 개구부(OPA3)는 제5 전극(ELT5)과 제7 전극(ELT7) 사이에 배치될 수 있다. 제5 전극(ELT5)과 제7 전극(ELT7)은 제3 개구부(OPA3)를 사이에 두고 이격될 수 있다. 제3 개구부(OPA3)의 제1 방향(DR1)의 폭은 제5 전극(ELT5) 및/또는 제7 전극(ELT7) 각각의 제1 방향(DR1)의 폭보다 클 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 내지 제3 개구부들(OPA1~OPA3)은 서로 다른 크기를 가질 수 있다. 예를 들어, 제1 개구부(OPA1)는 하나의 정렬 배선과 중첩하고, 제2 개구부(OPA2)는 복수의 정렬 배선과 중첩하고, 제3 개구부(OPA3)는 하나의 정렬 배선과 중첩하도록 형성될 수 있다. 즉, 제2 개구부(OPA2)의 제1 방향(DR1)의 폭은 제1 개구부(OPA1) 및/또는 제3 개구부(OPA3)의 제1 방향(DR1)의 폭보다 클 수 있다.
한편, 도 14에서는 개구부(OPA)가 서로 이격된 제1 내지 제3 개구부들(OPA1~OPA3)로 구성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 개구부(OPA)는 하나로 구성되어 비발광 영역(NEA) 내에서 제1 방향(DR1)으로 연장할 수 있다. 즉, 개구부(OPA)는 제1 전극(ELT1)의 일측으로부터 제7 전극(ELT7)의 일측까지 연장할 수 있다. 또한, 개구부(OPA)는 제3 전극(ELT3)의 일측으로부터 제5 전극(ELT5)의 일측까지 연장할 수 있다.
상술한 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC) 및/또는 제1 전원선(PL1)에 전기적으로 연결될 수 있다. 화소 전극들(ELT) 중 다른 하나, 일 예로 제8 전극(ELT8)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
일 실시예에서, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 일 영역 하부에는 뱅크 패턴(BNP)이 배치될 수 있다. 이 경우, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 일 영역이 뱅크 패턴(BNP)에 의해 상부 방향(예를 들어, 제3 방향(DR3))으로 돌출되면서, 발광 소자들(LD)의 주변에 반사 격벽을 형성할 수 있게 된다. 이에 따라, 화소(PXL)의 광 효율을 향상시킬 수 있다. 각각의 뱅크 패턴(BNP)은 하나의 화소 전극(ELT)과 중첩되도록 형성되거나, 복수의 화소 전극들(ELT)과 중첩되도록 형성될 수 있다.
실시예에 따라, 제1 내지 제8 전극들(ELT1~ELT8)은 각 직렬 단의 발광 소자들(LD)에 직접 접촉되어 연결되거나, 별도의 컨택 전극(CNE) 등을 통해 발광 소자들(LD)에 전기적으로 연결될 수 있다. 예를 들어, 제1 내지 제8 전극들(ELT1~ELT8)은 제1 절연층(INS1)에 의해 발광 소자들(LD)의 제1 단부(EP1) 또는 제2 단부(EP2)와 절연되고, 각각의 컨택 전극(CNE)을 통해 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 전기적으로 연결될 수 있다.
또한, 제1 발광 영역(EMA1)에 배치된 어느 하나의 전극(일 예로, 제1, 제2, 제7 및 제8 전극들(ELT1, ELT2, ELT7, ELT8) 중 하나)과, 제2 발광 영역(EMA2)에 배치된 어느 하나의 전극(일 예로, 제3 내지 제6 전극들(ELT3~ELT6) 중 하나)은 적어도 하나의 컨택 전극(CNE)에 의해 서로 전기적으로 연결될 수 있다. 이를 위해, 각각의 화소(PXL)는 제1 및 제2 발광 영역들(EMA1, EMA2)에 위치된 소정의 전극들을 서로 전기적으로 연결하기 위한 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1 직렬 단의 제1 발광 소자들(LD1)(특히, 제1 단부들(EP1)) 및 제1 전극(ELT1) 상에 배치되어, 상기 제1 직렬 단의 발광 소자들(LD1)의 제1 단부들(EP1)을 제1 전극(ELT1)에 전기적으로 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 직렬 단의 제1 발광 소자들(LD1)(특히, 제2 단부들(EP2)) 및 제2 전극(ELT2) 상에 배치되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)을 제2 전극(ELT2)에 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 직렬 단의 제2 발광 소자들(LD2)(특히, 제1 단부들(EP1)) 및 제3 전극(ELT3) 상에 배치되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)을 제3 전극(ELT3)에 전기적으로 연결할 수 있다. 이를 위해, 제2 컨택 전극(CNE2)은 제1 발광 영역(EMA1)으로부터 비발광 영역(NEA)을 경유하여 제2 발광 영역(EMA2)으로 연장될 수 있다. 다만, 다른 실시예에서 제2 컨택 전극(CNE2)이 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 전기적으로 연결될 수도 있다.
제3 컨택 전극(CNE3)은 제2 직렬 단의 제2 발광 소자들(LD2)(특히, 제2 단부들(EP2)) 및 제4 전극(ELT4) 상에 배치되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)을 제4 전극(ELT4)에 전기적으로 연결할 수 있다. 또한, 제3 컨택 전극(CNE3)은 제3 직렬 단의 제3 발광 소자들(LD3)(특히, 제1 단부들(EP1)) 및 제5 전극(ELT5) 상에 배치되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)을 제5 전극(ELT5)에 전기적으로 연결할 수 있다. 다만, 다른 실시예에서 제3 컨택 전극(CNE3)이 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 전기적으로 연결될 수도 있다.
제4 컨택 전극(CNE4)은 제3 직렬 단의 제3 발광 소자들(LD3)(특히, 제2 단부들(EP2)) 및 제6 전극(ELT6) 상에 배치되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)을 제6 전극(ELT6)에 전기적으로 연결할 수 있다. 또한, 제4 컨택 전극(CNE4)은 제4 직렬 단의 제4 발광 소자들(LD4)(특히, 제1 단부들(EP1)) 및 제7 전극(ELT7) 상에 배치되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)을 제7 전극(ELT7)에 전기적으로 연결할 수 있다. 이를 위해, 제4 컨택 전극(CNE4)은 제2 발광 영역(EMA2)으로부터 비발광 영역(NEA)을 경유하여 제1 발광 영역(EMA1)으로 연장될 수 있다. 다만, 다른 실시예에서는 제4 컨택 전극(CNE4)이 복수의 분리형 전극들로 구성되고, 상기 분리형 전극들이 브릿지 패턴 등을 통해 서로 전기적으로 연결될 수도 있다.
제5 컨택 전극(CNE5)은 제4 직렬 단의 제4 발광 소자들(LD4)(특히, 제2 단부들(EP2)) 및 제8 전극(ELT8) 상에 배치되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)을 제8 전극(ELT8)에 전기적으로 연결할 수 있다.
일 실시예에서, 각각의 컨택 전극(CNE)과 화소 전극(ELT)의 사이에는 적어도 한 층의 절연층이 개재되고, 상기 절연층에 형성된 컨택홀을 통해 각각의 컨택 전극(CNE)과 이에 대응하는 화소 전극(ELT)이 서로 전기적으로 연결될 수 있다. 다만, 컨택 전극(CNE)과 화소 전극(ELT) 사이의 전기적 연결 구조는 실시예에 따라 다양하게 달라질 수 있다.
상술한 실시예에 의하면, 컨택 전극들(CNE)을 이용하여 화소 전극들(ELT)을 원하는 형태로 전기적으로 연결할 수 있다. 일 예로, 각각 제1 발광 영역(EMA1)의 일측에 배치된 제1 발광 소자들(LD1), 제2 발광 영역(EMA2)의 일측에 배치된 제2 발광 소자들(LD2), 제2 발광 영역(EMA2)의 타측에 배치된 제3 발광 소자들(LD3), 및 제1 발광 영역(EMA1)의 타측에 배치된 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
화소(PXL)는 각각 화소 영역(PXA)의 가장자리에 배치된 뱅크(BNK)를 더 포함할 수 있다. 뱅크(BNK)는 각 화소(PXL)의 출광 영역을 규정하는 구조물로서, 인접한 화소 영역(PXA) 사이의 경계에 배치될 수 있다. 뱅크(BNK)는 일 예로 화소 정의막일 수 있다. 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함하도록 구성되어 인접한 화소 영역(PXA)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 다양한 종류의 블랙 매트릭스 물질 중 적어도 하나의 블랙 매트릭스 물질(일 예로, 현재 공지된 적어도 하나의 차광성 재료), 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다.
뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 둘러싸도록 배치될 수 있다. 뱅크(BNK)는 발광 영역(EMA) 및 비발광 영역(NEA)을 포괄하여 노출하는 제1 뱅크 개구부(OPNb1)를 포함할 수 있다. 즉, 발광 영역(EMA)과 비발광 영역(NEA)은 직접 인접하고, 뱅크(BNK)는 발광 영역(EMA)과 비발광 영역(NEA)을 포괄한 전체의 가장자리를 둘러싸도록 배치될 수 있다. 일 실시예에서, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EMA) 및 비발광 영역(NEA)을 노출하는 제1 뱅크 개구부(OPNb1) 외에도, 각 화소 영역(PXA)의 상단 영역 및/또는 하단 영역에 대응하는 제2 뱅크 개구부(OPNb2)를 더 포함할 수 있다.
한편, 뱅크(BNK)가 발광 영역(EMA) 및 비발광 영역(NEA) 전체를 둘러싸도록 배치되어, 화소 영역(PXA) 내의 비발광 영역(NEA)에서 생략됨에 따라 화소(PXL)의 출광 영역의 면적을 최대화할 수 있다. 다만, 이 경우 발광 소자들(LD)이 공급되어야 할 발광 영역(EMA) 외에 비발광 영역(NEA)에도 발광 소자들(LD)이 공급될 수 있으며, 비발광 영역(NEA)에 도전체(예를 들어, 도 15의 제1 및 제2 도전층들(CP1, CP2))이 존재하는 경우, 도전체의 신호 간섭으로 인해 비발광 영역(NEA)에도 발광 소자들(LD)이 비정상 정렬될 수 있다. 이에, 본 발명의 실시예들에 따른 화소(PXL)는 비발광 영역(NEA)에서 차폐 전극(SHI, 도 15 참고)을 이용하여 제1 내지 제8 전극들(ELT1~ELT8)을 각각 커버함으로써, 비발광 영역(NEA)에서 발광 소자들(LD)이 비정상 정렬되는 것을 방지할 수 있다.
제1 내지 제8 전극들(ELT1~ELT8)과 차폐 전극(SHI)간의 관계는 도 7 및 도 8을 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2) 및 제1 및 제2 차폐 전극들(SHI1, SHI2)와 실질적으로 동일하거나 유사하므로, 이에 대한 설명은 생략한다.
도 15는 도 14의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다. 도 15에는 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 트랜지스터(T1, 도 6 참고)와 제2 전원선(PL2)이 도시되었다.
도 3, 도 6, 도 9, 도 10, 도 14, 및 도 15를 참조하면, 도 9의 화소(PXL)의 구성들과 동일하거나 유사한 도 15의 화소(PXL)의 구성들에 대해서는 동일하거나 유사한 참조 부호가 사용되었으며, 이들에 대한 중복되는 설명은 생략하거나 간략화하기로 한다.
화소(PXL) 및 이를 구비한 표시 장치는 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 하부 금속층(BML, 도 9 참고)을 포함하지 않는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 도 9를 참조하여 설명한 바와 같이, 도 16의 화소 회로층(PCL)은 하부 금속층을 포함할 수도 있다.
제1 층간 절연층(ILD1) 상에는 제1 도전층(CP1)이 배치될 수 있다. 제1 도전층(CP1)은 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다.
제1 도전층(CP1) 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다.
제2 층간 절연층(ILD2) 상에는 제2 도전층(CP2)이 배치될 수 있다. 제2 도전층(CP2)은 화소 회로층(PCL)과 표시 소자층(DPL)을 전기적으로 연결하는 브릿지 패턴(BRP) 및 제2 전원선(PL2))을 포함할 수 있다. 제2 도전층(CP2)은 소정의 배선(예를 들어, 제1 전원선)을 더 포함할 수도 있다.
브릿지 패턴(BRP)은 제1 컨택부(CNT1)에 형성된 제1 컨택홀(CH1) 등을 통해, 각 광원 유닛(LSU)의 첫 번째 화소 전극(일 예로, 제1 전극(ELT1))에 전기적으로 연결될 수 있다. 제2 전원선(PL2)은 제2 컨택부(CNT2)에 형성된 제2 컨택홀(CH2) 등을 통해, 각 광원 유닛(LSU)의 마지막 화소 전극(일 예로, 제8 전극(ELT8))에 전기적으로 연결될 수 있다.
제2 도전층(CP2) 상에는 보호층(PSV)이 배치될 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)은 각 화소(PXL)의 발광 영역들(EMA)에 배치된 복수의 화소 전극들(ELT)(또는, 화소 전극층(PE), 일 예로, 제1 내지 제8 전극들(ELT1~ELT8)), 화소 전극들(ELT)의 사이에 직렬, 병렬 또는 직/병렬 연결된 복수의 발광 소자들(LD), 및 화소 전극들(ELT)과 발광 소자들(LD)을 전기적으로 연결하는 복수의 컨택 전극들(CNE)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 화소 전극들(ELT)하부에 배치되어 화소 전극들(ELT)을 커버하는 차폐 전극(SHI)을 포함할 수 있다.
도 15에서는 하나의 발광 소자(LD)를 도시하였지만, 도 6 및 도 14에 도시된 바와 같이 화소(PXL)는 첫 번째 및 마지막 화소 전극들(일 예로, 제1 및 제8 전극들(ELT1, ELT8))의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 따라서, 이하에서는 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하여 각각의 실시예를 설명하기로 한다.
또한, 표시 소자층(DPL)은 화소 전극들(ELT) 각각의 일 영역을 상부 방향 즉, 제3 방향(DR3)으로 돌출시키기 위한 분리 또는 일체형의 뱅크 패턴(BNP), 및/또는 화소 영역(PXA)을 둘러싸는 뱅크(BNK)를 포함할 수 있다.
뱅크 패턴(BNP)의 상부에는 각 화소(PXL)의 화소 전극들(ELT)이 배치될 수 있다. 화소 전극들(ELT) 중 어느 하나, 일 예로 제1 전극(ELT1)은 제1 컨택부(CNT1)(또는, 제1 컨택홀(CH1))를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 화소 전극들(ELT) 중 다른 하나, 일 예로 제8 전극(ELT8)은 제2 컨택부(CNT2)(또는, 제2 컨택홀(CH2))를 통해 제2 전원선(PL2)에 전기적으로 연결될 수 있다.
실시예들에서, 뱅크 패턴(BNP)의 하부에는 각 화소(PXL)의 화소 전극들(ELT)과 중첩하도록 차폐 전극(SHI)이 배치될 수 있다. 차폐 전극(SHI)은 평면도 상에서 화소 전극들(ELT)보다 확장된 크기(또는, 면적)을 가지며, 화소 전극들(ELT)을 커버할 수 있다. 예를 들어, 제1 차폐 전극(SHI1)은 제1 전극(ELT1)의 하부에 배치되어 제1 전극(ELT1)을 커버하며, 제2 차폐 전극(SHI2)은 제2 전극(ELT2)의 하부에 배치되어 제2 전극(ELT2)을 커버하고, 제8 차폐 전극(SHI8)은 제8 전극(ELT8)의 하부에 배치되어 제8 전극(ELT8)을 커버할 수 있다.
화소 전극들(ELT) 상에는 제1 절연층(INS1)이 배치되고, 제1 절연층(INS1) 상에는 뱅크(BNK)가 배치될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는 그 길이 방향의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2))이 이웃한 한 쌍의 화소 전극들(ELT)과 중첩되거나 중첩되지 않도록 한 쌍의 화소 전극들(ELT)의 사이에 배치될 수 있다. 또한, 발광 소자들(LD)의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2))은 각각의 화소 전극(ELT)에 직접적으로 접촉되거나, 컨택 전극(CNE)을 통해 각각의 화소 전극(ELT)에 전기적으로 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는 제2 절연층(INS2)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 발광 소자들(LD) 각각의 일 영역 상에 국부적으로 배치될 수 있다.
한편, 상술한 바와 같이 발광 영역(EMA) 내에 발광 소자들(LD)을 공급하는 과정에서 비발광 영역(NEA)에도 발광 소자(LD)들이 공급될 수 있으며, 비발광 영역(NEA)에 도전체(예를 들어, 제1 및 제2 도전층들(CP1, CP2))가 존재하는 경우, 도전체의 신호 간섭으로 인해 비발광 영역(NEA)에도 발광 소자들(LD)이 비정상 정렬될 수 있다. 이러한 발광 소자들(LD)의 비정상적인 정렬은 차폐 전극(SHI)에 의해 방지될 수 있다.
제2 절연층(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은 각각의 컨택 전극(CNE)에 의해 커버되고, 컨택 전극(CNE)에 의해 각각의 화소 전극(ELT)에 전기적으로 연결될 수 있다.
일 실시예에서, 도 15에 도시된 바와 같이, 각각의 발광 소자(LD)를 사이에 두고 서로 마주하는 두 개의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2))은 서로 다른 층에 분리되어 배치될 수 있다. 이 경우, 표시 소자층(DPL)은 컨택 전극들(CNE)의 사이에 개재된 제3 절연층(INS3)을 포함할 수 있다. 제3 절연층(INS3)은 한 쌍의 컨택 전극들(CNE) 중 어느 하나(일 예로, 제1 컨택 전극(CNE1))를 커버하도록 배치될 수 있다. 한 쌍의 컨택 전극들(CNE) 사이에 제2 절연층(INS2) 및/또는 제3 절연층(INS3)을 형성하는 경우, 컨택 전극들(CNE)이 안정적으로 분리될 수 있으므로 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 사이에서 쇼트 결함이 발생하는 것을 방지할 수 있다.
다른 실시예에서, 도 10을 참조하여 설명한 바와 같이, 각각의 발광 소자(LD)를 사이에 두고 서로 마주하는 두 개의 컨택 전극들(CNE)(일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2))은 서로 동일한 층에 배치될 수도 있다. 컨택 전극들(CNE)이 동일한 층에 형성될 경우, 컨택 전극들(CNE)은 동일 공정에서 동시에 형성될 수 있다. 이 경우, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
컨택 전극들(CNE) 및/또는 제3 절연층(INS3) 상에는 제4 절연층(INS4)이 배치될 수 있다. 예를 들어, 제4 절연층(INS4)은 뱅크 패턴(BNP), 화소 전극들(ELT), 복수의 절연층들(INS1, INS2, INS3), 발광 소자들(LD), 컨택 전극들(CNE) 및/또는 뱅크(BNK)를 커버하도록 기판(SUB) 상에 전면적으로 형성될 수 있다.
상술한 바와 같이, 화소(PXL)는 화소 전극들(ELT)과 중첩하여 하부의 도전체(예를 들어, 제1 및 제2 도전층들(CP1, CP2))로부터 화소 전극들(ELT)을 커버하는 차폐 전극(SHI)을 포함함으로써, 발광 소자(LD) 정렬 시 도전체에 의한 신호 간섭을 최소화될 수 있다. 따라서, 발광 소자(LD)의 정렬도가 향상될 수 있다.
도 15는 도 14의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 16 내지 도 20은 실시예들에 따른 표시 장치의 제조 방법을 개략적으로 나타낸 단면도들이다. 도 16 내지 도 20에는 도 13에 대응하는 단면도들이 도시되었다. 설명의 편의상, 화소(PXL)(또는, 표시 패널(PNL))의 일부 구성들(예를 들어, 도 9, 도 10, 도 15에 도시된 기판(SUB), 버퍼층(BFL), 게이트 절연층(GI), 게이트 전극(GE), 제1 층간 절연층(ILD1))이 생략되었으나, 도 16 내지 도 20에 도시된 표시 장치가 상기 구성들을 포함하는 것으로 이해되어야 한다.
먼저 13 및 도 16을 참조하면, 도전층(CP)(즉, 도 9 및 도 10에 도시된 제1 층간 절연층(ILD1) 상에 배치된 도전층(CP)), 제2 층간 절연층(ILD2), 및 보호층(PSV)이 순차적으로 형성된 패널(또는, 표시 패널(PNL))이 준비될 수 있다.
상기 패널의 보호층(PSV) 상에 차폐 전극층(SHIL)(또는, 제1 전극층)이 형성될 수 있다. 차폐 전극층(SHIL)은 보호층(PSV)의 상면을 전체적으로 덮도록 형성될 수 있다. 차폐 전극층(SHIL)은 도 9를 참조하여 설명한 차폐 전극(SHI)과 동일한 물질을 포함하며, 예를 들어, 차폐 전극층(SHIL)은 티타늄(Ti)을 포함할 수 있다.
도 16에 도시된 바와 같이, 식각 공정을 통해 제1 및 제2 컨택 개구들(OP1, OP2) 및 제1 및 제2 컨택홀들(CH1, CH2)이 형성될 수 있다. 제1 및 제2 컨택 개구들(OP1, OP2)은 차폐 전극층(SHIL)을 관통하며, 제1 및 제2 컨택홀들(CH1, CH2)은 보호층(PSV) 및 제2 층간 절연층(ILD2)을 관통하는 제1 및 제2 컨택홀들(CH1, CH2)이 형성될 수 있다. 예를 들어, 제1 컨택 개구(OP1) 및 제1 컨택홀(CH1)을 통해 제1 트랜지스터 전극(TE1)이 노출되고, 제2 컨택 개구(OP2) 및 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)이 노출될 수 있다.
예를 들어, 건식 식각을 통해 제1 및 제2 컨택 개구들(OP1, OP2) 및 제1 및 제2 컨택홀들(CH1, CH2)이 동시에 형성될 수 있다. 예를 들어, 차폐 전극층(SHIL) 상에 포토 레지스트(photo resist)가 도포되고, 포토 레지스트의 일 부분을 식각하여 제1 및 제2 컨택홀들(CH1, CH2)에 대응하는 개구 패턴들이 형성될 수 있다. 상기 개구 패턴들을 포함하는 포토 레지스트를 이용하여 건식 식각을 수행함으로써, 제1 및 제2 컨택 개구들(OP1, OP2)과 제1 및 제2 컨택홀들(CH1, CH2)이 동시에 형성될 수 있다.
도 17을 참조하면, 차폐 전극층(SHIL) 상에 뱅크 패턴(BNP), 전극층(ELTL)(또는, 제2 전극층), 및 마스크(PR)(또는, 포토 레지스트)가 순차적으로 형성되거나 패터닝될 수 있다.
예를 들어, 한 쌍의 뱅크 패턴(BNP)이 차폐 전극층(SHIL) 상에 형성될 수 있다. 이후, 전극층(ELTL)이 뱅크 패턴(BNP) 및 차폐 전극층(SHIL)을 덮도록 형성될 수 있다. 전극층(ELTL)은 도 9를 참조하여 설명한 제1 및 제2 전극들(ELT1, ELT2)과 동일한 물질을 포함하며, 예를 들어, 전극층(ELTL)은 알루미늄(Al)을 포함할 수 있다. 전극층(ELTL)은 제1 컨택 개구(OP1) 및 제1 컨택홀(CH1)을 통해 제1 트랜지스터 전극(TE1)과 접촉하거나 연결되며, 또한, 제2 컨택 개구(OP2) 및 제2 컨택홀(CH2)을 통해 제2 전원선(PL2)과 접촉하거나 연결될 수 있다. 이후, 포토 레지스트층이 차폐 전극층(SHIL) 상에 형성되고, 포토 레지스트층에 대한 포토 공정을 통해 마스크(PR)가 형성될 수 있다.
도 18을 참조하면, 1차 식각 공정을 통해 제1 및 제2 전극들(ELT1_C, ELT2_C)(또는, 제1 및 제2 중간 전극들) 및 제1 및 제2 차폐 전극들(SHI1, SHI2)이 형성될 수 있다. 예를 들어, 건식 식각을 통해 제1 및 제2 전극들(ELT1_C, ELT2_C) 및 제1 및 제2 차폐 전극들(SHI1, SHI2)이 동시에 형성될 수 있다.
예를 들어, 마스크(PR)에 의해 노출된 전극층(ELTL)의 일부가 식각되어 제1 및 제2 전극들(ELT1_C, ELT2_C)이 형성되고, 마스크(PR)(및 제1 및 제2 전극들(ELT1_C, ELT2_C))에 의해 노출된 차폐 전극층(SHIL)의 일부가 식각되어 제1 및 제2 차폐 전극들(SHI1, SHI2)이 형성될 수 있다.
제1 및 제2 전극들(ELT1_C, ELT2_C) 간의 간격 및 제1 및 제2 차폐 전극들(SHI1, SHI2)은 도 7 및 도 8을 참조하여 설명한 제1 간격(D1)에 대응할 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1_C, ELT2_C) 간의 간격 및 제1 및 제2 차폐 전극들(SHI1, SHI2)은 약 1μm일 수 있다.
도 19를 참조하면, 2차 식각 공정을 통해 제1 및 제2 전극들(ELT1, ELT2)이 형성될 수 있다. 예를 들어, 습식 식각을 통해 제1 및 제2 전극들(ELT1_C, ELT2_C)이 추가로 식각되면서, 제1 및 제2 전극들(ELT1, ELT2)이 형성될 수 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2) 간의 간격은 도 7 및 도 8을 참조하여 설명한 제2 간격(D2)에 대응할 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 간의 간격은 약 3.5μm일 수 있다. 즉, 2차 식각 공정을 통해 제1 및 제2 전극들(ELT1, ELT2) 간의 간격이 충분히 확보될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1_C, ELT2_C)(또는, 전극층(ELTL))은, 제1 및 제2 차폐 전극들(SHI1, SHI2)(또는, 차폐 전극층(SHIL)) 대비, 습식 식각에 대한 높은 선택비(selectivity)를 가질 수 있다. 이 경우, 2차 식각 과정에서, 제1 및 제2 차폐 전극들(SHI1, SHI2)(또는, 차폐 전극층(SHIL))은 식각되지 않고, 제1 및 제2 전극들(ELT1_C, ELT2_C)(또는, 전극층(ELTL))만이 식각될 수 있다. 앞서 설명한 바와 같이, 제1 및 제2 차폐 전극들(SHI1, SHI2)(또는, 차폐 전극층(SHIL))은 티타늄(Ti)을 포함하고, 제1 및 제2 전극들(ELT1_C, ELT2_C)(또는, 전극층(ELTL))은 알루미늄(Al)을 포함할 수 있다.
도 19를 참조하면, 마스크(PR)가 제거(strip)될 수 있다.
이후, 도 13에 도시된 바와 같이, 제1 및 제2 전극들(ELT1, ELT2)(또는, 뱅크 패턴들(BNP)) 사이에 전기적으로 연결되도록 발광 소자(LD)가 정렬될 수 있다. 실시예에 따라, 도 9, 도 10, 도 15에 도시된 바와 같이, 발광 소자(LD)의 정렬 전에 제1 절연층(INS1)이 형성될 수 있다. 또한, 제1 절연층(INS1) 상에 뱅크(BNK)가 형성될 수 있다. 이 경우, 뱅크(BNK) 사이에 발광 소자(LD)를 포함하는 소정의 용액이 투입될 수 있다.
발광 소자(LD)들을 포함하는 용액은 잉크젯 방식 등에 의해 제1 전극(ELT1) 및 제2 전극(ELT2) 상에 분사될 수 있다.
용액이 분사된 후, 제1 전극(ELT1) 및 제2 전극(ELT2)에 정렬 전압(또는, 정렬 신호)이 인가되면, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 전계가 형성되면서, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 발광 소자(LD)가 정렬하게 된다. 발광 소자(LD)가 정렬된 이후에는 용액을 휘발시키거나, 이 외의 다른 방식으로 제거하여, 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 발광 소자(LD)들을 안정적으로 배열할 수 있다.
제1 전극(ELT1)은 제1 트랜지스터 전극(ET1)과 전기적으로 연결되어 있고, 제2 전극(ELT2)은 제2 전원선(PL2)과 전기적으로 연결되어 있으므로, 제1 전극(ELT1) 및 제2 전극(ELT2)에 정렬 전압이 인가될 때, 제1 전극(ELT1)과 제2 전원선(PL2) 사이 및/또는 제2 전극(ELT2)과 제1 트랜지스터 전극(ET1) 사이에 전계가 형성될 수 있다. 제1 전극(ELT1)과 제1 트랜지스터 전극(TE1) 사이에 제1 차폐 전극(SHI1)이 배치됨으로써, 또한, 제2 전극(ELT2)과 제2 전원선(PL2) 사이에 제2 차폐 전극(SHI2)이 배치됨으로써, 상기 전계가 차단될 수 있다. 따라서, 상기 전계에 기인한 발광 소자(LD)의 오정렬이 방지될 수 있다.
이후, 도 9, 도 10, 도 15에 도시된 바와 같이, 제2 절연층(INS2), 제1 컨택 전극(CNE1), 제3 절연층(INS3), 제2 컨택 전극(CNE2), 및 제4 절연층(INS4)이 순차적으로 형성될 수 있다. 발광 소자(LD)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 및 제2 차폐 전극들(SHI1, SHI2) 및 제1 및 제2 전극들(ELT1, ELT2)은 하나의 마스크(PR)를 이용하여 동시에 형성될 수 있다. 또한, 2차 식각(예를 들어, 습식 식각)을 통해 제1 및 제2 전극들(ELT1, ELT2)만을 추가로 식각함으로써, 제1 및 제2 전극들(ELT1, ELT2) 간의 간격이 충분히 확보되며, 추가 식각되지 않은 제1 및 제2 차폐 전극들(SHI1, SHI2)은 하부 구성(예를 들어, 제1 트랜지스터 전극(ET1), 제2 전원선(PL2))로부터 제1 및 제2 전극들(ELT1, ELT2)을 커버할 수 있다. 제1 및 제2 전극들(ELT1, ELT2) 간의 간격과 다른 간격을 가지는 제1 및 제2 차폐 전극들(SHI1, SHI2)을 형성하기 위해 마스크를 추가로 이용하는 경우에 비해, 제조 공정이 단순화되고 제조 비용이 절감될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
BNK: 뱅크 BNP: 뱅크 패턴
CNE1, CNE2: 제1 및 제2 컨택 전극들 ELT1, ELT2: 제1 및 제2 전극들
ILD: 층간 절연층 LD: 발광 소자
PL2: 제2 전원선 PSV: 보호층
PXL: 화소 SUB: 기판
SHI: 차폐 전극 TE1: 제1 트랜지스터 전극

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 도전 패턴;
    상기 도전 패턴 상에 배치되는 보호층;
    상기 보호층 상에 상호 이격되어 배치되는 제1 차폐 전극 및 제2 차폐 전극;
    상기 제1 차폐 전극 상에 배치되는 제1 전극;
    상기 제2 차폐 전극 상에 배치되는 제2 전극; 및
    상기 제1 전극 및 상기 제2 전극 사이에 전기적으로 연결되는 발광 소자를 포함하고,
    상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 제1 간격은 상기 제1 전극 및 상기 제2 전극 사이의 제2 간격보다 작은, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 상기 제1 간격은 상기 발광 소자의 길이의 1/3보다 작은, 표시 장치.
  3. 제2 항에 있어서, 상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 상기 제1 간격은 약 1um인, 표시 장치.
  4. 제2 항에 있어서, 상기 제1 전극 및 상기 제2 전극 사이의 상기 제2 간격은 상기 발광 소자의 길이의 3/4보다 큰, 표시 장치.
  5. 제4 항에 있어서, 상기 제1 전극 및 상기 제2 전극 사이의 상기 제2 간격은 약 3.5um인, 표시 장치.
  6. 제1 항에 있어서, 상기 제1 차폐 전극의 두께는 약 500Å 내지 약 1000Å의 범위 이내인, 표시 장치.
  7. 제1 항에 있어서, 상기 제1 및 제2 차폐 전극들의 전기전도도는 상기 제1 및 제2 전극들의 전기전도도보다 낮은, 표시 장치.
  8. 제7 항에 있어서, 상기 제1 및 제2 차폐 전극들은 티타늄을 포함하고, 상기 제1 및 제2 전극들은 알루미늄을 포함하는, 표시 장치.
  9. 제1 항에 있어서, 상기 제1 전극은 상기 제1 차폐 전극과 접촉하며,
    상기 제2 전극은 상기 제2 차폐 전극과 접촉하는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 전극 및 상기 제1 차폐 전극의 사이와, 상기 제2 전극 및 상기 제2 차폐 전극의 사이에 각각 배치되는 뱅크 패턴들을 더 포함하고,
    평면도 상에서 상기 발광 소자는 상기 뱅크 패턴들 사이에 위치하는, 표시 장치.
  11. 제1 항에 있어서, 상기 도전 패턴은 전원선을 포함하고,
    상기 제2 전극은 상기 제2 차폐 전극을 관통하여 상기 전원선과 접촉하는, 표시 장치.
  12. 제1 항에 있어서, 평면도 상에서, 상기 제2 차폐 전극의 일 변과 상기 제2 전극의 대응되는 일 변 사이의 간격은, 상기 제2 전극의 연장 방향을 따라 일정한, 표시 장치.
  13. 기판 상에 배치되는 도전 패턴, 및 상기 도전 패턴 상에 배치되는 보호층을 포함하는 패널을 준비하는 단계;
    상기 보호층 상에 차폐 전극층을 형성하는 단계;
    상기 차폐 전극층 상에 전극층을 형성하는 단계;
    마스크를 이용하여 상기 전극층 및 상기 차폐 전극층을 동시에 1차 식각하는 단계 - 상기 전극층으로부터 제1 전극 및 제2 전극이 형성되고, 상기 차폐 전극층으로부터 제1 차폐 전극 및 제2 차폐 전극이 형성됨 -;
    상기 마스크를 이용하여 상기 제1 전극 및 상기 제2 전극을 2차 식각하는 단계;
    상기 마스크를 제거하는 단계; 및
    상기 제1 전극 및 상기 제2 전극 사이에 전기적으로 연결되도록 발광 소자를 정렬하는 단계를 포함하는, 표시 장치의 제조 방법.
  14. 제13 항에 있어서, 상기 2차 식각이 수행된 이후, 상기 제1 전극 및 상기 제2 전극 사이의 제2 간격은 상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 제1 간격보다 큰, 표시 장치의 제조 방법.
  15. 제14 항에 있어서, 상기 제1 차폐 전극 및 상기 제2 차폐 전극 사이의 상기 제1 간격은 상기 발광 소자의 길이의 1/3보다 작은, 표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 제1 전극 및 상기 제2 전극 사이의 상기 제2 간격은 상기 발광 소자의 길이의 3/4보다 큰, 표시 장치의 제조 방법.
  17. 제13 항에 있어서, 상기 1차 식각은 건식 식각 공정을 통해 수행되고,
    상기 2차 식각은 습식 식각 공정을 통해 수행되며,
    상기 전극층은 상기 차폐 전극층 대비 습식 식각에 대해 높은 선택비(selectivity)를 가지는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서, 상기 전극층은 알루미늄을 포함하고,
    상기 차폐 전극층은 티타늄을 포함하는, 표시 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 전극층을 형성하기 이전에, 상기 차폐 전극층 및 상기 보호층을 관통하여 상기 도전 패턴을 노출시키는 컨택홀을 형성하는 단계를 더 포함하고,
    상기 전극층은 상기 컨택홀을 통해 상기 도전 패턴과 접촉하는, 표시 장치의 제조 방법.
  20. 제13 항에 있어서,
    상기 차폐 전극층 상에 상호 이격된 패턴들을 형성하는 단계를 더 포함하고,
    상기 전극층은 상기 패턴들을 커버하는, 표시 장치의 제조 방법.
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