KR20210029337A - 표시 장치 및 그의 제조 방법 - Google Patents

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KR20210029337A
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Abstract

본 발명의 실시예는 발광 소자들을 포함한 표시 장치를 제공한다. 본 발명의 일 실시예에 의한 표시 장치는 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극의 일 영역과, 상기 제1 전극과 상기 제2 전극 사이의 영역 상에 배치되며, 제1 식각 선택비를 가지는 제1 절연층; 상기 제1 전극과 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 배치되며, 제2 식각 선택비를 가지는 제1 절연 패턴; 상기 제1 절연 패턴 상에 배치되며, 제1 단부 및 제2 단부를 포함하는 발광 소자; 상기 발광 소자의 제1 단부 및 제2 단부를 노출하도록 상기 발광 소자의 일 영역 상에 배치되며, 상기 제2 식각 선택비를 가지는 제2 절연 패턴; 및 상기 발광 소자의 제1 단부 및 제2 단부를 각각 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결하는 제3 전극 및 제4 전극을 포함한다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명의 실시예는 표시 장치 및 그의 제조 방법에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 다수의 초소형 발광 소자들을 제조하고, 상기 초소형 발광 소자들을 이용하여 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원을 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 소자들을 포함한 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역에 배치된 화소를 구비한다. 상기 화소는, 서로 이격된 제1 전극 및 제2 전극; 상기 제1 전극 및 상기 제2 전극의 일 영역과, 상기 제1 전극과 상기 제2 전극 사이의 영역 상에 배치되며, 제1 식각 선택비를 가지는 제1 절연층; 상기 제1 전극과 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 배치되며, 제2 식각 선택비를 가지는 제1 절연 패턴; 상기 제1 절연 패턴 상에 배치되며, 제1 단부 및 제2 단부를 포함하는 발광 소자; 상기 발광 소자의 제1 단부 및 제2 단부를 노출하도록 상기 발광 소자의 일 영역 상에 배치되며, 상기 제2 식각 선택비를 가지는 제2 절연 패턴; 및 상기 발광 소자의 제1 단부 및 제2 단부를 각각 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결하는 제3 전극 및 제4 전극을 포함한다.
일 실시예에서, 상기 제1 절연층은 제1 절연 물질을 포함하며, 상기 제1 절연 패턴 및 상기 제2 절연 패턴은 상기 제1 절연 물질과 상이한 제2 절연 물질을 포함할 수 있다.
일 실시예에서, 상기 발광 소자는 상기 제1 절연 패턴을 사이에 개재하고 상기 제1 절연층으로부터 이격될 수 있다.
일 실시예에서, 상기 제1 절연 패턴은, 상기 제1 절연층 상에서, 상기 발광 소자 및 상기 제2 절연 패턴의 하부에만 국부적으로 배치될 수 있다.
일 실시예에서, 상기 발광 소자는, 상기 제1 절연층으로부터 상기 제1 절연 패턴의 두께 이상의 거리만큼 이격될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전극의 일 영역 하부에 배치된 제1 뱅크 패턴; 및 상기 제2 전극의 일 영역 하부에 배치된 제2 뱅크 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 제1 뱅크 패턴은 상기 발광 소자의 제1 단부와 마주하는 제1 측벽을 포함하고, 상기 제2 뱅크 패턴은 상기 발광 소자의 제2 단부와 마주하는 제2 측벽을 포함할 수 있다.
일 실시예에서, 상기 제3 전극은, 상기 제1 단부 상에 배치되어 상기 제1 측벽의 상부를 경유하여 상기 제1 전극의 상부로 연장되고, 상기 제4 전극은, 상기 발광 소자의 제2 단부 상에 배치되어 상기 제2 측벽의 상부를 경유하여 상기 제2 전극의 상부로 연장될 수 있다.
일 실시예에서, 상기 화소는, 상기 발광 소자를 포함하여 상기 제1 전극과 상기 제2 전극의 사이에 연결된 복수의 발광 소자들을 구비하며, 상기 복수의 발광 소자들은, 상기 제2 전극에 비해 상기 제1 전극에 보다 가깝게 위치될 수 있다.
일 실시예에서, 상기 제1 전극은 제1 전원에 연결되고, 상기 제2 전극은 제2 전원에 연결될 수 있다.
일 실시예에서, 상기 화소는, 상기 제1 전원과 상기 제1 전극의 사이에 연결된 화소 회로를 더 포함할 수 있다. 또한, 상기 표시 영역은, 상기 화소 회로의 회로 소자들이 배치되는 회로층; 및 상기 회로층과 중첩되며, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자가 배치되는 표시층을 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치의 제조 방법은, 베이스 층 상에 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극 및 상기 제2 전극을 커버하도록 상기 베이스 층 상에 제1 식각 선택비를 가지는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제2 식각 선택비를 가지는 제1 절연 물질층을 형성하는 단계; 상기 제1 절연 물질층이 형성된 베이스 층 상에 발광 소자를 공급하고, 상기 발광 소자를 상기 제1 전극과 상기 제2 전극의 사이에 정렬하는 단계; 상기 제1 절연 물질층 및 상기 발광 소자를 커버하도록 상기 베이스 층 상에 상기 제2 식각 선택비를 가지는 제2 절연 물질층을 형성하는 단계; 상기 제1 절연 물질층 및 상기 제2 절연 물질층을 식각하여 상기 발광 소자의 제1 단부 및 제2 단부를 노출하는 단계; 상기 제1 절연층을 식각하여 상기 제1 전극 및 상기 제2 전극의 일 영역을 노출하는 단계; 및 상기 발광 소자의 제1 단부 및 제2 단부를 각각 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결하는 제3 전극 및 제4 전극을 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 절연층은 제1 절연 물질로 형성되며, 상기 제1 절연 물질층은 상기 제1 절연 물질과 상이한 제2 절연 물질로 형성될 수 있다.
일 실시예에서, 상기 제2 절연 물질층은 상기 제2 절연 물질로 형성될 수 있다.
일 실시예에서, 상기 제1 절연 물질층 및 상기 제2 절연 물질층을 동시에 식각하며, 상기 제1 절연 물질층을 식각하여, 상기 발광 소자의 제1 단부 및 제2 단부를 포함하여 상기 발광 소자의 하부에 배치되도록 제1 절연 패턴을 형성하고, 상기 제2 절연 물질층을 식각하여, 상기 발광 소자의 제1 단부 및 제2 단부를 제외한 상기 발광 소자의 일 영역 상부에 배치되도록 제2 절연 패턴을 형성할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 제1 전극 및 상기 제2 전극을 형성하기 이전에, 상기 베이스 층 상에 제1 뱅크 패턴 및 제2 뱅크 패턴을 형성하는 단계를 더 포함할 수 있다.
일 실시예에서, 상기 제1 전극은, 상기 제1 뱅크 패턴에 의해 일 영역이 돌출되도록 상기 제1 뱅크 패턴 상에 형성되고, 상기 제2 전극은, 상기 제2 뱅크 패턴에 의해 일 영역이 돌출되도록 상기 제2 뱅크 패턴 상에 형성될 수 있다.
일 실시예에서, 상기 발광 소자를 공급 및 정렬하는 단계는, 상기 제1 전극 및 상기 제2 전극이 형성된 각각의 화소 영역에, 상기 발광 소자를 포함한 복수의 발광 소자들을 공급하는 단계; 및 상기 제1 전극과 상기 제2 전극의 사이에 전계를 형성하여 상기 발광 소자들을 상기 제1 전극과 상기 제2 전극의 사이에 정렬하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제2 전극에 비해 상기 제1 전극에 보다 가깝게 위치하도록 상기 발광 소자들을 정렬할 수 있다.
일 실시예에서, 상기 표시 장치의 제조 방법은, 상기 제1 전극 및 상기 제2 전극을 형성하기 이전에, 상기 베이스 층 상에 화소 회로를 포함한 회로층을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 의한 표시 장치 및 그의 제조 방법에 따르면, 화소의 제1 전극과 제2 전극의 사이에 발광 소자를 안정적으로 연결할 수 있다. 이에 따라, 각각의 화소 영역에 공급된 발광 소자들의 활용도를 높이고, 화소의 발광 특성을 안정화할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도 및 단면도이다.
도 5는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 6a 내지 도 6g는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 회로도이다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 8a 내지 도 8d는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도이다.
도 9는 본 발명의 일 실시예에 의한 화소를 나타내는 단면도이다.
도 10은 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
도 11a 내지 도 11d는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 단면도이다.
도 12는 제1 절연 패턴을 포함하지 않는 화소에 대한 일 실시예를 나타내는 단면도이다.
도 13a 내지 도 13j는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도이다.
도 14a 내지 도 14c는 각각 본 발명의 일 실시예에 의한 화소를 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우는 물론, 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치나 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)을 포함할 수 있다.
실시예에 따라, 발광 소자(LD)는 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 일 예로, 발광 소자(LD)는 식각 방식 등을 통해 일 방향을 따라 연장된 막대 형상으로 제조될 수 있다. 본 발명의 실시예를 설명함에 있어서, "막대형"이라 함은 원기둥 또는 다각기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape) 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 상기 제1 및 제2 단부들(EP1, EP2)은 발광 소자(LD)의 길이(L) 방향의 양단에 위치한 표면(일 예로, 원기둥의 두 밑면)을 포함하는 영역으로서, 상기 양단의 표면 외에도 그 주변의 일 영역을 포함한 영역일 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나가 배치될 수 있다. 그리고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층으로 구성될 수 있다. 예를 들어, 제1 반도체층(11)은 적어도 하나의 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(Multi-Quantum Well, MQW) 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 제2 도전형의 반도체층으로 구성될 수 있다. 예를 들어, 제2 반도체층(13)은 적어도 하나의 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단(일 예로, 제1 및 제2 단부들(EP1, EP2))에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부들은 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 단부들(EP1, EP2)(일 예로, 도 1a 및 도 1b에서, 원기둥의 두 밑면에 해당하는 발광 소자(LD)의 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 이산화규소(SiO2), 질화규소(Si3N4), 산화알루미늄(Al2O3) 및 이산화타이타늄(TiO2) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 단부(EP1)에 위치한 전극층(14)을 더 포함할 수 있다.
또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)는 각각 제1 단부(EP1) 및 제2 단부(EP2)에 위치한 전극층들(14, 15)을 포함할 수 있다.
상기 전극층들(14, 15)은 각각의 발광 소자(LD)를 다른 회로 소자, 배선 및/또는 전극 등에 원활히 연결하기 위한 접촉 전극일 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 상기 전극층들(14, 15) 각각은 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), ITZO(Indium Tin Zinc Oxide)와 같은 투명 전극 물질 등을 단독 또는 혼합하여 형성될 수 있다. 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 상기 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
절연성 피막(INF)은, 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(14, 15)의 표면을 선택적으로 커버하도록 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 도전형(일 예로, 각각 P형 및 N형)을 가지는 발광 소자(LD)의 양단을 노출하도록 형성될 수 있다. 일 예로, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 화소의 제1 또는 제2 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다. 본 발명의 실시예를 설명함에 있어, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
이와 관련한 비제한적인 실시예로서, 소수성 재료를 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 재료로 이루어진 소수성 피막을 추가적으로 형성할 수 있다. 실시예에 따라, 소수성 재료는 소수성을 나타내도록 불소를 함유하는 재료일 수 있다. 또한, 실시예에 따라, 소수성 재료는 자기조립 단분자막(self-assembled monolayer; SAM)의 형태로 발광 소자들(LD)에 적용될 수 있다. 이 경우, 소수성 재료는 옥타데실 트라이클로로실란(octadecyl trichlorosilane), 플루오로알킬 트라이클로로실란(fluoroalkyl trichlorosilane), 퍼플루오로알킬 트라이에톡시실란(perfluoroalkyl triethoxysilane) 등을 포함할 수 있다. 또한, 소수성 재료는 테플론(TeflonTM)이나 사이토프(CytopTM)와 같은 상용화된 불소 함유 재료이거나, 이에 상응하는 재료일 수 있다.
상술한 발광 소자(LD)는, 표시 장치의 화소를 비롯한 다양한 종류의 발광 장치에서 광원으로 이용될 수 있다. 예를 들어, 표시 장치의 화면을 구성하기 위한 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 다수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타내는 사시도 및 단면도이다. 실시예에 따라, 도 4a 및 도 4b에서는 도 1a 내지 도 3b에 도시된 발광 소자들(LD)과 상이한 구조의 발광 소자(LD), 일 예로 코어-쉘 구조의 발광 소자를 도시하였다. 즉, 본 발명의 실시예에 의한 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 도 4a 및 도 4b의 실시예에서, 도 1a 내지 도 3b의 실시예들과 유사 또는 동일한 구성 요소들(일 예로, 서로 상응하는 구성 요소들)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 상기 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은, 활성층(12)의 적어도 일 영역을 감싸도록 상기 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14), 및/또는 상기 발광 소자(LD)의 최외곽 표면에 배치되는 절연성 피막(INF)을 선택적으로 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸도록 상기 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 상기 전극층(14)의 적어도 일 영역을 감싸도록 상기 전극층(14)의 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다.
실시예에 따라, 절연성 피막(INF)은 제1 반도체층(11)의 외주면 일부와 전극층(14)의 외주면을 덮도록 발광 소자(LD)의 표면에 제공될 수 있다. 이러한 절연성 피막(INF)은 소정 범위의 투과율을 만족할 수 있도록 투명 또는 반투명하게 제조될 수 있다.
일 실시예에서, 절연성 피막(INF)은, 먼저 발광 소자(LD)에 포함된 전극층(14)의 외주면 전체를 덮도록 형성된 이후, 도시되지 않은 전극(일 예로, 화소의 제1 전극)과의 전기적인 연결을 위하여 전극층(14)의 일 영역을 노출하도록 부분적으로 제거될 수 있다.
상술한 실시예에 의한 발광 소자(LD)는, 성장 방식 등을 통해 제조된 코어-쉘 구조의 발광 소자("코어-쉘 발광 다이오드"라고도 함)일 수 있다. 예를 들어, 발광 소자(LD)는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연성 피막(INF)을 포함하는 코어-쉘 구조를 가질 수 있다. 한편, 전극층(14) 및 절연성 피막(INF)은 선택적으로 구비될 수 있는 것으로서, 일 예로 실시예에 따라서는 발광 소자(LD)가 전극층(14) 및 절연성 피막(INF) 중 적어도 하나를 포함하지 않을 수도 있다.
일 실시예에서, 발광 소자(LD)는 어느 일 방향을 따라 연장된 다각 뿔 형상을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 적어도 일 영역은 육각 뿔 형상을 가질 수 있다.
발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나(또는, 상기 제1 및 제2 반도체층들(11, 13) 중 어느 하나를 감싸는 전극층)가 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(11, 13) 중 다른 하나(또는, 상기 제1 및 제2 반도체층들(11, 13) 중 다른 하나를 감싸는 전극층)가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는, 제1 단부(EP1)가 다각 뿔의 형상(일 예로, 육각 뿔의 형상)으로 돌출된 코어-쉘 구조를 가지며, 초소형의 크기를 가지는 발광 다이오드일 수 있다. 예를 들어, 발광 소자(LD)는, 육각 뿔과 육각 기둥이 결합된 형상을 가지며, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 폭(W) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라, 발광 소자(LD)의 크기 및 형상 등은 다양하게 변경될 수 있다.
일 실시예에서, 제1 반도체층(11)의 양측 단부는, 발광 소자(LD)의 길이(L) 방향을 따라 돌출된 형상을 가질 수 있다. 실시예에 따라, 제1 반도체층(11)의 양측 단부의 돌출된 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 수렴하는 뿔 형상(일 예로, 육각 뿔 형상)을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 다른 단부는 일정한 폭의 다각기둥 형상(일 예로, 육각기둥 형상)을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 제1 반도체층(11)이 하부로 향할수록 폭이 점진적으로 좁아지는 기둥 형상 또는 계단 형상 등의 단면을 가질 수도 있다. 즉, 제1 반도체층(11)의 양측 단부의 형상은 실시예에 따라 다양하게 변경될 수 있다.
제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 상측의 일 단부에서 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 상측의 일 단부(일 예로, 제1 단부(EP1))에서 육각 뿔 형상을 가질 수 있다.
활성층(12)은 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 예를 들어, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 일측 단부(일 예로, 하측의 제2 단부(EP2))를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 활성층(12)의 외주면을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)이 N형 반도체층을 포함할 경우, 제2 반도체층(13)은 P형 반도체층을 포함할 수 있다.
일 실시예에서, 발광 소자(LD)는 제2 반도체층(13)의 외주면을 둘러싸는 전극층(14)을 더 포함할 수 있다. 전극층(14)은 제2 반도체층(13)에 전기적으로 연결되는 접촉 전극일 수 있으나, 이에 한정되지는 않는다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 코어-쉘 구조로 형성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13)을 포함한다. 또한, 상기 발광 소자(LD)는, 제2 반도체층(13)을 둘러싸는 전극층(14)을 선택적으로 더 포함할 수 있다. 상기 발광 소자(LD)의 제1 단부(EP1)에는 전극층(14)의 일단이 배치되고, 상기 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)의 일단이 배치될 수 있다.
상술한 발광 소자(LD)는, 화소를 비롯한 다양한 종류의 발광 장치에서 광원으로 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 다수의 초소형 발광 소자들(LD)을 배치하고, 상기 초소형 발광 소자들(LD)을 이용하여 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다.
일 실시예에서, 각각의 화소는, 적어도 하나의 막대형 발광 소자(LD) 또는 적어도 하나의 코어-쉘 구조의 발광 소자(LD)를 포함하거나, 막대형 발광 소자(LD)와 코어-쉘 구조의 발광 소자(LD)를 복합적으로 포함할 수 있다. 다른 실시예에서, 각각의 화소는, 막대형 발광 소자(LD)나 코어-쉘 구조의 발광 소자(LD)와는 상이한 종류 및/또는 형상의 다른 발광 소자를 포함할 수도 있다.
도 5는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 5에서는 도 1a 내지 도 4b의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 표시 패널(PNL)의 화소들(PXL)은 각각 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 5에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)는, 제1색(일 예로, 적색)의 빛을 방출하는 제1색 화소, 제2색(일 예로, 녹색)의 빛을 방출하는 제2색 화소, 또는 제3색(일 예로, 청색)의 빛을 방출하는 제3색 화소일 수 있다. 다만, 화소들(PXL)의 종류 및/또는 배열 구조는 실시예에 따라 다양하게 변경될 수 있다.
표시 패널(PNL) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 베이스 층(BSL) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다. 이러한 표시 영역(DA)은, 영상이 표시되는 화면을 구성할 수 있다.
베이스 층(BSL)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 베이스 층(BSL)은 경성 또는 연성의 기판이나 필름일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연막일 수 있으며, 그 재료 및/또는 물성이 특별히 한정되지는 않는다.
또한, 베이스 층(BSL)은 투명할 수 있으나, 이에 한정되지는 않는다. 일 예로, 베이스 층(BSL)은 투명, 반투명, 불투명, 또는 반사성의 베이스 부재일 수 있다.
베이스 층(BSL) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 베이스 층(BSL)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 위치한 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
표시 영역(DA)에는 다수의 화소들(PXL)이 분산되어 배치될 수 있다. 일 예로, 표시 영역(DA)에는 스트라이프 또는 펜타일 배열 구조 등에 따라 다수의 화소들(PXL)이 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 각각의 화소(PXL)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 식각 방식을 통해 각각이 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지도록 제조된 적어도 하나의 초소형 막대형 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 각각의 화소(PXL)는 도 4a 및 도 4b의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 성장 방식을 통해 각각이 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지도록 제조된 적어도 하나의 초소형 코어-쉘 구조의 발광 소자(LD)를 포함할 수 있다. 또한, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 일 예로, 화소(PXL)는, 발광 소자(LD)와, 상기 발광 소자(LD)의 발광을 제어하기 위한 화소 회로를 더 포함할 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있을 것이다.
도 6a 내지 도 6g는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 회로도이다. 예를 들어, 도 6a 내지 도 6g는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL) 및 표시 장치의 종류가 이에 한정되지는 않는다. 실시예에 따라, 도 6a 내지 도 6g에 도시된 각각의 화소(PXL)는 도 5의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 6a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)을 포함한다. 또한, 화소(PXL)는, 상기 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 화소 회로(PXC) 및 제1 전원 배선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ELT1)("제1 화소 전극" 또는 "제1 정렬 전극"이라고도 함)과, 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ELT2) ("제2 화소 전극" 또는 "제2 정렬 전극"이라고도 함)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극이고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
실시예에 따라, 발광 소자들(LD) 각각은, 제1 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부(일 예로, P형 단부)와, 제2 전극(ELT2)을 통해 제2 전원(VSS)에 연결되는 제2 단부(일 예로, N형 단부)를 포함할 수 있다. 즉, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
실시예에 따라, 제1 전원(VDD)과 제2 전원(VDD)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)의 일 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 그리고, 발광 소자들(LD)의 다른 단부(일 예로, N형 단부)는 상기 광원 유닛(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ELT2)) 및 제2 전원 배선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 광원 유닛(LSU)으로 공급할 수 있다. 광원 유닛(LSU)으로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도의 빛을 방출할 수 있다.
일 실시예에서, 광원 유닛(LSU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에는, 적어도 하나의 역방향 발광 소자(LDrv)가 더 연결되어 있을 수 있다.
각각의 역방향 발광 소자(LDrv)는, 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(ELT1, ELT2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결될 수 있다. 예를 들어, 역방향 발광 소자(LDrv)의 N형 단부는 제1 전극(ELT1) 및 화소 회로(PXC)를 경유하여 제1 전원(VDD)에 연결되고, 상기 역방향 발광 소자(LDrv)의 P형 단부는 제2 전극(ELT2)을 경유하여 제2 전원(VSS)에 연결될 수 있다. 이러한 역방향 발광 소자(LDrv)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDrv)에는 실질적으로 전류가 흐르지 않게 된다.
또한, 실시예에 따라서는, 적어도 하나의 화소(PXL)가, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 않은 적어도 하나의 비유효 광원(미도시)을 더 포함할 수도 있다. 일 예로, 적어도 하나의 화소(PXL)는, 광원 유닛(LSU)에 위치하되 제1 및 제2 단부들(EP1, EP2)이 제1 및 제2 전극들(ELT1, ELT2)에 온전히 연결되지 않은 적어도 하나의 비유효 발광 소자를 더 포함할 수도 있다.
화소 회로(PXC)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극(ELT1)의 사이에 연결된다. 이러한 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들과 적어도 하나의 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1, 트랜지스터(T1), 제2 트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 소스 전극)은 제1 전원(VDD)에 연결되고, 상기 제1 트랜지스터(T1)의 제2 전극(일 예로, 드레인 전극)은 광원 유닛(LSU)의 제1 전극(ELT1)에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결된다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극(일 예로, 소스 전극)은 데이터선(Dj)에 연결되고, 상기 제2 트랜지스터(T2)의 제2 전극(일 예로, 드레인 전극)은 제1 노드(N1)에 연결될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결된다. 이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(일 예로, 로우 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호(DSj)가 공급되고, 상기 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 연결되고, 다른 전극은 제1 노드(N1)에 연결된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전한다.
한편, 도 6a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
예를 들면, 도 6b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2) 각각은 N형 트랜지스터일 수 있다. 이 경우, 각각의 프레임 기간마다 데이터선(Dj)으로 공급되는 데이터 신호(DSj)를 화소(PXL)에 기입하기 위한 주사 신호(SSi)의 게이트-온 전압은 하이 레벨 전압("게이트-하이 전압"이라고도 함)일 수 있다. 유사하게, 제1 트랜지스터(T1)를 턴-온시키기 위한 데이터 신호(DSj)의 전압은 도 6a의 실시예에서와 상반된 레벨의 전압일 수 있다. 일 예로, 도 6b의 실시예에서는 표현하고자 하는 계조 값이 클수록 보다 높은 전압의 데이터 신호(DSj)가 공급될 수 있다. 또 다른 실시예에서는, 제1 및 제2 트랜지스터들(T1, T2)이 서로 다른 도전형의 트랜지스터들일 수 있다. 예를 들어, 제1 및 제2 트랜지스터들(T1, T2) 중 하나는 P형 트랜지스터이고, 나머지 하나는 N형 트랜지스터일 수도 있다.
일 실시예에서, 화소 회로(PXC) 및 광원 유닛(LSU)의 상호 연결 위치는 변경될 수 있다. 예를 들어, 도 6b에 도시된 바와 같이, 화소 회로(PXC)를 구성하는 제1 및 제2 트랜지스터들(T1, T2)이 모두 N형 트랜지스터들일 때, 화소 회로(PXC)는 광원 유닛(LSU)과 제2 전원(VSS)의 사이에 연결되고, 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 전원(VSS)의 사이에 연결될 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 화소 회로(PXC)가 N형 트랜지스터들로 구성되더라도 상기 화소 회로(PXC)가 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결될 수도 있다.
도 6b에 도시된 화소(PXL)는, 제1 및 제2 트랜지스터들(T1, T2)의 타입 변경에 따라 일부 회로 소자의 연결 위치 및 제어 신호들(일 예로, 주사 신호(SSi) 및 데이터 신호(DSj))의 전압 레벨이 변경되는 것을 제외하고, 그 구성 및 동작이 도 6a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 6b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다. 일 예로, 화소 회로(PXC)는 도 6c 또는 도 6d에 도시된 실시예와 같이 구성될 수도 있다. 이외에도, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
도 6c를 참조하면, 화소 회로(PXC)는 센싱 제어선(SCLi) 및 센싱선(SLj)에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인 및 j번째 수직 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 센싱 제어선(SCLi) 및 j번째 센싱선(SLj)에 연결될 수 있다. 상기 화소 회로(PXC)는, 제3 트랜지스터(T3)를 더 포함할 수 있다. 또는, 다른 실시예에서는 센싱선(SLj)이 생략되고, 데이터선(Dj)을 통해 센싱 신호(SENj)를 검출하여 화소(PXL)의 특성을 검출할 수도 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(ELT1)에 연결된 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은, 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 상기 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결된다. 한편, 센싱 제어선(SCLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안, 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어신호(SCSi)를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 상기 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 상기 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 상기 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6c에서는 제1, 제2 및 제3 트랜지스터들(T1, T2, T3)이 모두 N형 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 제1, 제2 및 제3 트랜지스터들(T1, T2, T3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다. 또한, 도 6c에서는 광원 유닛(LSU)이 화소 회로(PXC)와 제2 전원(VSS)의 사이에 연결되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 상기 광원 유닛(LSU)이 제1 전원(VDD)과 화소 회로(PXC)의 사이에 연결될 수도 있다.
도 6d를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선 또는 제어선에 더 연결될 수 있다. 일 예로, 표시 영역(DA)의 i번째 수평 라인에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수도 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 일 실시예에서, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 사이에 연결된다. 예를 들어, 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극)은 제5 트랜지스터(T5) 및 제1 전원 배선(PL1)을 통해 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)은 제6 트랜지스터(T6)를 경유하여 광원 유닛(LSU)의 일 전극(일 예로, 제1 전극(ELT1))에 연결될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극(일 예로, 소스 전극) 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 연결된다. 이와 같은 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호(DSj)가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극(일 예로, 드레인 전극)과 제1 노드(N1) 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 주사선(Si)으로부터 게이트-온 전압의 주사 신호(SSi)가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다. 따라서, 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 제1 트랜지스터(T1)는 다이오드 연결된 형태로 턴-온되고, 이에 따라 데이터선(Dj)으로부터의 데이터 신호(DSj)가 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 차례로 경유하여 제1 노드(N1)로 공급된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호(DSj) 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압이 충전된다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 연결된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호(SSi-1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다.
실시예에 따라, 초기화 전원(Vint)의 전압은 데이터 신호(DSj)의 최저 전압 이하일 수 있다. 각각의 화소(PXL)로 해당 프레임의 데이터 신호(DSj)가 공급되기에 앞서, i-1번째 주사선(Si-1)으로 공급되는 게이트-온 전압의 주사 신호(SSi-1)에 의해, 제1 노드(N1)는 초기화 전원(Vint)의 전압으로 초기화된다. 이에 따라, 이전 프레임의 데이터 신호(DSj)의 전압과 무관하게, i번째 주사선(Si)으로 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 제1 트랜지스터(T1)가 순방향으로 다이오드 연결되어, 해당 프레임의 데이터 신호(DSj)가 제1 노드(N1)로 안정적으로 전달된다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 레벨 전압)의 발광 제어신호(ESi)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU) 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호(ESi)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
이러한 제5 및 제6 트랜지스터들(T5, T6)은 화소(PXL)의 발광 기간을 제어할 수 있다. 예를 들어, 제5 및 제6 트랜지스터들(T5, T6)이 턴-온되면, 제1 전원(VDD)으로부터 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6) 및 광원 유닛(LSU)을 차례로 경유하여 제2 전원(VSS)으로 구동 전류가 흐를 수 있는 전류 패스가 형성될 수 있다. 그리고, 제5 및/또는 제6 트랜지스터들(T5, T6)이 턴-오프되면, 상기 전류 패스가 차단되면서 화소(PXL)의 발광이 방지될 수 있다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 일 전극(일 예로, 제1 전극(ELT1))과 초기화 전원(Vint) 사이에 연결된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 수평 라인의 화소들(PXL)을 선택하기 위한 주사선, 일 예로 i+1번째 주사선(Si+1)에 연결된다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호(SSi+1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극(일 예로, 제1 화소 전극(ELT1))으로 공급한다. 이에 따라, 광원 유닛(LSU)으로 초기화 전원(Vint)의 전압이 전달되는 각각의 초기화 기간 동안, 광원 유닛(LSU)의 일 전극의 전압이 초기화된다.
한편, 제7 트랜지스터(T7)의 동작을 제어하기 위한 제어 신호는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 해당 수평 라인의 주사선, 즉, i번째 주사선(Si) 또는 이전 수평 라인의 주사선, 일 예로 i-1번째 주사선(Si-1)에 연결될 수도 있다. 이 경우, 제7 트랜지스터(T7)는 i번째 주사선(Si) 또는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호(SSi 또는 SSi-1)가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 일 전극으로 공급할 수 있다. 이에 따라, 각각의 프레임 기간 동안 화소(PXL)가 데이터 신호(DSj)에 대응하여 보다 균일한 휘도로 발광할 수 있다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호(DSj) 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 6d에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N형 트랜지스터로 변경될 수도 있다.
또한, 도 6a 내지 도 6d에서는, 각각의 광원 유닛(LSU)을 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 도 6e 내지 도 6g에 도시된 바와 같이 각 화소(PXL)의 광원 유닛(LSU)이 적어도 2단의 직렬 구조를 포함하도록 구성될 수도 있다. 도 6e 내지 도 6g의 실시예들을 설명함에 있어, 도 6a 내지 도 6d의 실시예들과 유사 또는 동일한 구성(일 예로, 화소 회로(PXC))에 대한 상세한 설명은 생략하기로 한다.
도 6e를 참조하면, 광원 유닛(LSU)은 서로 직렬로 연결된 적어도 두 개의 발광 소자들을 포함할 수 있다. 일 예로, 광원 유닛(LSU)은, 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 직렬 연결되어 각각의 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2) 및 제3 발광 소자(LD3)를 포함할 수 있다. 이하에서는, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 특정 발광 소자를 지칭할 때에는 해당 발광 소자를 "제1 발광 소자(LD1)", "제2 발광 소자(LD2)" 또는 "제3 발광 소자(LD3)"로 명기하기로 한다. 그리고, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3) 중 적어도 하나의 발광 소자를 임의로 지칭하거나, 상기 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)을 포괄적으로 지칭할 때에는, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다.
제1 발광 소자(LD1)의 제1 단부(일 예로, P형 단부)는 광원 유닛(LSU)의 제1 전극(즉, 제1 화소 전극)(ELT1) 등을 경유하여 제1 전원(VDD)에 연결된다. 그리고, 상기 제1 발광 소자(LD1)의 제2 단부(일 예로, N형 단부)는 제1 중간 전극("제3 화소 전극"이라고도 함)(IET1)을 통해 제2 발광 소자(LD2)의 제1 단부(일 예로, P형 단부)에 연결된다.
제2 발광 소자(LD2)의 제1 단부(일 예로, P형 단부)는 제1 발광 소자(LD1)의 제2 단부에 연결된다. 그리고, 상기 제2 발광 소자(LD2)의 제2 단부(일 예로, N형 단부)는 제2 중간 전극("제4 화소 전극"이라고도 함)(IET2)을 통해 제3 발광 소자(LD3)의 제1 단부(일 예로, P형 단부)에 연결된다.
제3 발광 소자(LD3)의 제1 단부(일 예로, P형 단부)는 제2 발광 소자(LD2)의 제2 단부에 연결된다. 그리고, 상기 제3 발광 소자(LD3)의 제2 단부(일 예로, N형 단부)는 광원 유닛(LSU)의 제2 전극(즉, 제2 화소 전극)(ELT2) 등을 경유하여 제2 전원(VSS)에 연결될 수 있다. 상술한 방식으로, 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)은, 광원 유닛(LSU)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순차적으로 직렬 연결될 수 있다.
한편, 도 6e에서는 3단 직렬 구조로 발광 소자들(LD)을 연결하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 두 개의 발광 소자들(LD)을 2단 직렬 구조로 연결하거나, 네 개 이상의 발광 소자들(LD)을 4단 이상의 직렬 구조로 연결할 수도 있다.
동일 조건(일 예로, 동일한 크기 및/또는 개수)의 발광 소자들(LD)을 이용하여 동일 휘도를 표현한다고 가정할 때, 상기 발광 소자들(LD)을 직렬 연결한 구조의 광원 유닛(LSU)에서는, 상기 발광 소자들(LD)을 병렬 연결한 구조의 광원 유닛(LSU)에 비해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 인가되는 전압은 증가하고, 상기 광원 유닛(LSU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 직렬 구조를 적용하여 각 화소(PXL)의 광원 유닛(LSU)을 구성할 경우, 표시 패널(PNL)에 흐르는 패널 전류를 저감할 수 있다.
일 실시예에서, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 이 경우, 광원 유닛(LSU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들면, 광원 유닛(LSU)은 도 6f 또는 도 6g의 실시예와 같이 구성될 수도 있다.
도 6f를 참조하면, 광원 유닛(LSU)을 구성하는 적어도 하나의 직렬 단은 순방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 광원 유닛(LSU)은, 제1 직렬 단("제1 단" 또는 "제1 행"이라고도 함)에 배치된 적어도 하나의 제1 발광 소자(LD1)와, 제1 직렬 단에 후속되는 제2 직렬 단("제2 단" 또는 "제2 행"이라고도 함)에 배치된 적어도 하나의 제2 발광 소자(LD2)와, 제2 직렬 단에 후속되는 제3 직렬 단("제3 단" 또는 "제3 행"이라고도 함)에 배치된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 또한, 상기 제1, 제2 및 제3 직렬 단들 중 적어도 하나는, 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
한편, 도 6f에서는 세 개의 직렬 단들에 배치된 발광 소자들(LD)로 구성된 광원 유닛(LSU)을 도시하였지만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 도 6g에 도시된 바와 같이, 광원 유닛(LSU)은 오직 두 개의 직렬 단들(즉, 제1 직렬 단 및 제2 직렬 단)에 배치된 복수의 발광 소자들(LD)을 포함할 수도 있다. 일 예로, 광원 유닛(LSU)은, 제1 직렬 단에 배치되며 제1 단부(일 예로, P형 단부) 및 제2 단부(일 예로, N형 단부)가 각각 제1 전극(ELT1) 및 중간 전극(IET)에 연결되는 적어도 하나의 제1 발광 소자(LD1)와, 제2 직렬 단에 배치되며 제1 단부(일 예로, P형 단부) 및 제2 단부(일 예로, N형 단부)가 각각 상기 중간 전극(IET) 및 제2 전극(ELT2)에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 상기 제1 및 제2 직렬 단들 중 적어도 하나는, 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
또한, 이 외에도 광원 유닛(LSU)을 구성하는 직렬 단들의 개수는 다양하게 변경될 수 있다. 예를 들어, 광원 유닛(LSU)은 네 개 이상의 직렬 단들에 분산된 복수의 발광 소자들(LD)을 포함할 수도 있다. 또한, 각각의 직렬 단에 순방향으로 연결되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
실시예에 따라, 표시 영역(도 5의 DA)에 배치된 화소들(PXL)은 서로 동일 또는 유사한 개수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 각 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서, 상기 발광 소자들(LD)을 포함한 발광 소자 잉크(또는, "발광 소자 용액"이라고도 함)가 각 화소(PXL)의 발광 영역에 균일한 양으로 도포되도록 제어함과 더불어, 각 화소(PXL) 내에 균일한 전계가 인가되도록 제어하여 발광 소자들(LD)을 정렬할 수 있다. 이에 따라, 화소들(PXL)에 발광 소자들(LD)을 비교적 균일하게 공급 및 정렬할 수 있다.
일 실시예에서, 각각의 화소(PXL)는, 도 6f 및 도 6g에 도시된 바와 같이, 적어도 하나의 직렬 단에 배치된 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있다. 예를 들어, 복수의 직렬 단들 중 적어도 하나는, 발광 소자들(LD)과 반대 방향으로 연결된 적어도 하나의 역방향 발광 소자(LDrv)를 더 포함할 수 있다.
다만, 적어도 하나의 직렬 단에 역방향 발광 소자(LDrv)가 연결되더라도, 상기 직렬 단에 순방향으로 연결된 적어도 하나의 유효 광원(일 예로, 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3))이 배치될 경우, 화소(PXL)의 구동 전류는 각각의 직렬 단을 순차적으로 경유하여 흐르게 된다. 이에 따라, 광원 유닛(LSU)이 구동 전류에 대응하는 휘도로 발광하게 된다.
상술한 실시예들에서와 같이, 각각의 광원 유닛(LSU)은, 제1 및 제2 전원들(VDD, VSS)의 사이에 순방향으로 연결되어 각각의 유효 광원을 구성하는 복수의 발광 소자들(LD)을 포함할 수 있다. 또한, 상기 발광 소자들(LD) 사이의 연결 구조는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 상기 발광 소자들(LD)은, 서로 직렬 또는 병렬로만 연결되거나, 직/병렬 혼합 구조로 연결될 수 있다.
전술한 바와 같이, 화소(PXL)는 다양한 구조의 화소 회로(PXC) 및/또는 광원 유닛(LSU)을 구비할 수 있다. 또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6g에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들(ELT1, ELT2) 각각은, 주사선(Si), 데이터선(Dj), 제1 전원 배선(PL1), 제2 전원 배선(PL2), 또는 이외의 다른 신호 배선이나 전원 배선 등에 직접 연결될 수 있다.
도 7a 및 도 7b는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 예를 들어, 도 7a 및 도 7b는 도 5의 표시 영역(DA)에 배치될 수 있는 화소(PXL)에 대한 서로 다른 실시예들을 나타낸다. 일 예로, 도 7a는 제1 및 제2 전극들(ELT1, ELT2)의 하부에 위치한 제1 및 제2 뱅크 패턴들(BNK1, BNK2)을 포함하는 화소(PXL)의 실시예를 개시하고, 도 7b는 상기 제1 및 제2 뱅크 패턴들(BNK1, BNK2)을 포함하지 않는 화소(PXL)의 실시예를 개시한다.
실시예에 따라, 도 7a 및 도 7b에서는 각 화소(PXL)의 광원 유닛(LSU)을 중심으로 상기 화소(PXL)의 구조를 도시하기로 한다. 다만, 실시예에 따라서는, 각각의 화소(PXL)가 광원 유닛(LSU)에 연결되는 회로 소자들(일 예로, 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들)을 선택적으로 더 포함할 수 있다.
또한, 도 7a 및 도 7b에서는 각각의 광원 유닛(LSU)이, 제1 및 제2 컨택홀들(CH1, CH2)을 통해, 소정의 전원 배선(일 예로, 제1 및/또는 제2 전원 배선들(PL1, PL2)), 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자) 및/또는 신호 배선(일 예로, 주사선(Si) 및/또는 데이터선(Dj))에 연결되는 실시예를 도시하기로 한다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나가, 컨택홀 및/또는 중간 배선 등을 경유하지 않고 소정의 전원선 및/또는 신호선에 직접적으로 연결될 수도 있다.
도 5 내지 도 7b를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 각각의 발광 영역(EMA)에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배열된 적어도 하나의 발광 소자(LD)(일 예로, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 병렬로 연결된 복수의 발광 소자들(LD))를 포함할 수 있다. 또한, 화소(PXL)는, 제1 전극(ELT1)을 화소 회로(PXC) 및/또는 제1 전원 배선(PL1)에 연결하는 제1 전극 배선(ELI1)("제1 연결 전극" 또는 "제1 정렬 배선"이라고도 함) 및 제1 컨택홀(CH1)과, 제2 전극(ELT2)을 제2 전원 배선(PL2)에 연결하는 제2 전극 배선(ELI2)("제2 연결 전극" 또는 "제2 정렬 배선"이라고도 함) 및 제2 컨택홀(CH2)과, 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결하는 제1 컨택 전극(CNE1)("제3 전극"이라고도 함) 및 제2 컨택 전극(CNE2)("제4 전극"이라고도 함)을 더 포함할 수 있다.
추가적으로, 화소(PXL)는, 각각 제1 전극(ELT1) 및 제2 전극(ELT2)과 중첩되는 제1 뱅크 패턴(BNK1)("제1 격벽"이라고도 함) 및 제2 뱅크 패턴(BNK2)("제2 격벽"이라고도 함)을 선택적으로 더 포함할 수 있다. 예를 들어, 화소(PXL)는, 도 7a의 실시예에서와 같이, 각각의 제1 전극(ELT1)의 일 영역과 중첩되도록 상기 제1 전극(ELT1)의 하부에 배치된 제1 뱅크 패턴(BNK1)과, 제2 전극(ELT2)의 일 영역과 중첩되도록 상기 제2 전극(ELT2)의 하부에 배치된 제2 뱅크 패턴(BNK2)을 포함할 수 있다. 또는, 화소(PXL)는, 도 7b의 실시예에서와 같이, 제1 뱅크 패턴(BNK1) 및 제2 뱅크 패턴(BNK2)을 포함하지 않을 수도 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 전극들(ELT1, ELT2), 발광 소자들(LD) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2) 등은, 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
제1 전극(ELT1) 및 제2 전극(ELT2)은 각각의 화소(PXL)가 제공 및/또는 형성되는 각각의 화소 영역에 배치될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각 화소(PXL)의 발광 영역(EMA)에 배치될 수 있다.
실시예에 따라, 각각의 화소 영역은, 해당 화소(PXL)를 구성하기 위한 회로 소자들이 배치되는 화소 회로 영역과, 상기 화소(PXL)의 광원 유닛(LSU)이 배치되는 발광 영역(EMA)을 포괄적으로 의미할 수 있다. 그리고, 발광 영역(EMA)은 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 소자들(LD)(특히, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결된 유효 광원들)이 배치되는 영역일 수 있다. 또한, 발광 영역(EMA)에는, 상기 발광 소자들(LD)에 연결되는 소정의 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)) 또는 상기 전극들의 일 영역이 배치될 수 있다.
이러한 발광 영역(EMA)은, 각각의 화소 영역 및 그 내부의 발광 영역(EMA)을 규정하도록 화소들(PXL)의 사이에 형성되는 차광성 및/또는 반사성의 뱅크 구조물(일 예로, 화소 정의막 및/또는 블랙 매트릭스)에 의해 둘러싸일 수 있다. 예를 들어, 발광 영역(EMA)의 주변에는 상기 발광 영역(EMA)을 둘러싸는 뱅크 구조물이 배치될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 서로 이격되어 배치될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)은 각각의 발광 영역(EMA)에서 제1 방향(DR1)을 따라 소정 간격만큼 이격되어 나란히 배치될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은, 어느 일 방향을 따라 연장되는 바 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 제1 방향(DR1)과 교차하는(일 예로, 직교하는) 제2 방향(DR2)을 따라 연장되는 바 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 형상, 배열 방향 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2)은, 각각의 발광 영역(EMA)에 하나 이상 배치될 수 있는 것으로서, 상기 발광 영역(EMA)에 배치되는 제1 및 제2 전극들(ELT1, ELT2)의 개수가 특별히 한정되지는 않는다. 예를 들어, 발광 영역(EMA)에는 각각 제2 방향(DR2)을 따라 연장되며 서로 평행한 복수의 제1 전극들(ELT1)이 배치될 수 있다. 또한, 발광 영역(EMA)에는 각각의 제1 전극(ELT1)과 마주하는 적어도 하나의 제2 전극(ELT2)이 배치될 수 있다. 예를 들어, 발광 영역(EMA)에는, 두 개의 제1 전극들(ELT1)의 사이에 위치한 하나의 제2 전극(ELT2), 또는 복수의 제1 전극들(ELT1) 각각에 대응하는 복수의 제2 전극들(ELT2)이 배치될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 전극 배선(ELI1) 및/또는 제1 컨택홀(CH1)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 배선(일 예로, 제1 전원 배선(PL1)) 및/또는 신호 배선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 제1 전극 배선(ELI1) 및 제1 컨택홀(CH1)을 통해, 그 하부에 배치된 소정의 회로 소자에 전기적으로 연결되고 상기 회로 소자를 통해 제1 배선에 전기적으로 연결될 수 있다. 상기 제1 배선은 제1 전원(VDD)을 공급하기 위한 제1 전원 배선(PL1)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 상기 제1 배선은 소정의 제1 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호 배선일 수도 있다.
다른 실시예에서, 제1 전극(ELT1)은 제1 전극 배선(ELI1), 제1 컨택홀(CH1) 및/또는 회로 소자를 경유하지 않고 소정의 전원 배선 또는 신호 배선에 직접 연결될 수도 있다. 이 경우, 제1 전극(ELT1)은 상기 소정의 전원 배선 또는 신호 배선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 전극 배선(ELI1)은 각각의 화소 영역에서 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제1 전극 배선(ELI1)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제1 전극 배선(ELI1)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 전극 배선(ELI1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제1 전극(ELT1) 및 제1 전극 배선(ELI1)이 서로 일체로 연결되는 경우, 제1 전극 배선(ELI1)을 제1 전극(ELT1)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ELT1) 및 제1 전극 배선(ELI1)이 개별적으로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 연결될 수도 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 전극 배선(ELI2) 및/또는 제2 컨택홀(CH2)을 통해 소정의 회로 소자(일 예로, 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터), 전원 배선(일 예로, 제2 전원 배선(PL2)) 및/또는 신호 배선(일 예로, 주사선(Si), 데이터선(Dj) 또는 소정의 제어선)에 전기적으로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 전극 배선(ELI2) 및 제2 컨택홀(CH2)을 통해, 그 하부에 배치된 제2 배선에 전기적으로 연결될 수 있다. 상기 제2 배선은 제2 전원(VSS)을 공급하기 위한 제2 전원 배선(PL2)일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서, 상기 제2 배선은 소정의 제2 구동 신호(일 예로, 주사 신호, 데이터 신호, 또는 소정의 제어 신호 등)가 공급되는 신호 배선일 수도 있다.
다른 실시예에서, 제2 전극(ELT2)은 제2 전극 배선(ELI2) 및/또는 제2 컨택홀(CH2)을 경유하지 않고 소정의 전원 배선 또는 신호 배선에 직접 연결될 수도 있다. 이 경우, 제2 전극(ELT2)은 상기 소정의 전원 배선 또는 신호 배선에 일체 또는 비일체로 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 전극 배선(ELI2)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제2 전극 배선(ELI2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 전극(ELT2) 및 제2 전극 배선(ELI2)은 서로 일체로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 전극 배선(ELI2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 제2 전극(ELT2) 및 제2 전극 배선(ELI2)이 서로 일체로 연결되는 경우, 제2 전극 배선(ELI2)을 제2 전극(ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 전극(ELT2) 및 제2 전극 배선(ELI2)이 개별적으로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 연결될 수도 있다.
한편, 화소(PXL)를 형성하는 공정, 특히 발광 소자들(LD)의 정렬이 완료되기 이전에는 표시 영역(DA)에 배치된 화소들(PXL)의 제1 전극들(ELT1)이 서로 연결되고, 상기 화소들(PXL)의 제2 전극들(ELT2)이 서로 연결되어 있을 수 있다. 이러한 제1 및 제2 전극들(ELT1, ELT2)은 발광 소자들(LD)의 정렬 단계에서 각각 제1 정렬 신호(또는, 제1 정렬 전압) 및 제2 정렬 신호(또는, 제2 정렬 전압)를 공급받을 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나는 교류 형태의 정렬 신호를 공급받고, 상기 제1 및 제2 전극들(ELT1, ELT2) 중 다른 하나는 일정한 전압 레벨을 가지는 정렬 전압(일 예로, 접지 전압)을 공급받을 수 있다.
즉, 발광 소자들(LD)의 정렬 단계에서 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 신호가 인가되고, 이에 따라 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성될 수 있다. 이러한 전계에 의해 각각의 화소 영역, 특히 각 화소(PXL)의 발광 영역(EMA)에 공급된 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 자가 정렬할 수 있다. 다만, 발광 소자들(LD)의 정렬이 완료된 이후에는, 화소들(PXL)의 사이에서 제1 전극들(ELT1) 사이의 연결, 및/또는 제2 전극들(ELT2) 사이의 연결을 끊음으로써, 상기 화소들(PXL)을 개별 구동이 가능한 형태로 형성할 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 각각의 제1 전극(ELT1)은 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다. 유사하게, 각각의 제2 전극(ELT2)은 적어도 한 층의 반사 전극층을 포함하며, 이외에도 적어도 한 층의 투명 전극층 및/또는 도전성 캡핑층을 선택적으로 더 포함할 수 있다.
이러한 제1 및 제2 전극들(ELT1, ELT2)의 하부에는, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)이 선택적으로 배치될 수 있다. 일 예로, 제1 전극(ELT1)의 일 영역 하부에는 제1 뱅크 패턴(BNK1)이 배치되고, 제2 전극(ELT2)의 일 영역 하부에는 제2 뱅크 패턴(BNK2)이 배치될 수 있다.
제1 뱅크 패턴(BNK1)은 각각의 제1 전극(ELT1)과 중첩되도록 상기 제1 전극(ELT1)의 하부에 배치될 수 있다. 예를 들어, 제1 뱅크 패턴(BNK1)은 각각의 제1 전극(ELT1)보다 좁은 폭을 가지면서 상기 제1 전극(ELT1)의 하부에 배치될 수 있다. 이에 따라, 상기 제1 뱅크 패턴(BNK1)이 배치된 영역에서 제1 전극(ELT1)이 상부 방향으로 돌출될 수 있다. 이러한 제1 뱅크 패턴(BNK1)은 제1 전극(ELT1)과 함께 반사성 뱅크("반사 격벽"이라고도 함) 구성할 수 있다. 예를 들어, 각각의 제1 전극(ELT1) 및/또는 제1 뱅크 패턴(BNK1)을 반사성을 가지는 물질로 형성하거나, 상기 제1 전극(ELT1) 및/또는 제1 뱅크 패턴(BNK1)의 측벽 상에 반사성을 가지는 적어도 하나의 물질층을 형성할 수 있다. 이에 따라, 제1 전극(ELT1)과 마주하는 발광 소자들(LD)의 제1 단부들(EP1)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
제2 뱅크 패턴(BNK2)은 제2 전극(ELT2)의 일 영역과 중첩되도록 상기 제2 전극(ELT2)의 하부에 배치될 수 있다. 예를 들어, 제2 뱅크 패턴(BNK2)은 제2 전극(ELT2)보다 좁은 폭을 가지면서 상기 제2 전극(ELT2)의 하부에 배치될 수 있다. 이에 따라, 상기 제2 뱅크 패턴(BNK2)이 배치된 영역에서 제2 전극(ELT2)이 상부 방향으로 돌출될 수 있다. 이러한 제2 뱅크 패턴(BNK2)은 제2 전극(ELT2)과 함께 반사성 뱅크 패턴을 구성할 수 있다. 예를 들어, 각각의 제2 전극(ELT2) 및/또는 제2 뱅크 패턴(BNK2)을 반사성을 가지는 물질로 형성하거나, 상기 제2 전극(ELT2) 및/또는 제2 뱅크 패턴(BNK2)의 측벽 상에 반사성을 가지는 적어도 하나의 물질층을 형성할 수 있다. 이에 따라, 제2 전극(ELT2)과 마주하는 발광 소자들(LD)의 제2 단부들(EP2)에서 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
일 실시예에서, 각각의 화소(PXL)가 복수의 제1 전극들(ELT1) 및/또는 제2 전극들(ELT2)을 포함할 때, 상기 화소(PXL)는 각각의 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되는 복수의 제1 뱅크 패턴들(BNK1) 및/또는 제2 뱅크 패턴들(BNK2)을 포함할 수 있다. 예를 들어, 각각의 제1 뱅크 패턴(BNK1) 및/또는 제2 뱅크 패턴(BNK2)은 서로 분리된 개별 패턴의 형태로 형성될 수 있다.
또는, 다른 실시예에서, 적어도 하나의 제1 뱅크 패턴(BNK1) 및/또는 제2 뱅크 패턴(BNK2)을 포함한 복수의 뱅크 패턴들이 일체로 연결되어 일체형 뱅크 패턴을 구성할 수도 있다. 상기 일체형 뱅크 패턴은, 각각의 제1 전극(ELT1) 및/또는 제2 전극(ELT2)에 대응하는 일 영역에서 높이 방향으로 돌출되는 요철 형상의 표면을 가질 수 있다. 이에 따라, 제1 전극(ELT1) 및/또는 제2 전극(ELT2)의 일 영역이 상부 방향으로 돌출됨으로써, 발광 소자들(LD)로부터 방출되는 광이 보다 표시 장치의 정면 방향을 향하도록 제어할 수 있다.
한편, 화소(PXL)는 도 7b의 실시예에서와 같이 제1 및 제2 뱅크 패턴들(BNK1, BNK2)을 포함하지 않을 수도 있다. 이 경우, 제1 및 제2 전극들(ELT1, ELT2)은 실질적으로 평탄하게 형성되거나, 또는 요철 표면을 가지도록 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각을 영역별로 상이한 두께로 형성하여 요철 표면을 형성함으로써, 상기 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 상부 방향으로 돌출시킬 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출된 광이 보다 표시 장치의 정면 방향으로 향하도록 제어할 수 있다.
발광 소자들(LD)은 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 병렬로 연결될 수 있다. 일 예로, 각각의 발광 소자(LD)는 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 제1 방향(DR1)(일 예로, 가로 방향)으로 배치되어, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
한편, 도 7a 및 도 7b에서는 발광 소자들(LD)이 어느 하나의 방향, 일 예로, 제1 방향(DR1)을 따라 균일하게 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 사선 방향 등으로 배열될 수도 있다. 또한, 도 7a 및 도 7b에는 도시하지 않았으나, 각각의 발광 영역(EMA) 및/또는 그 주변 영역에는 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 않은 적어도 하나의 발광 소자(즉, 비유효 광원)가 더 배치되어 있을 수도 있다.
실시예에 따라, 각각의 발광 소자(LD)는, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 예를 들어, 각각의 발광 소자(LD)는 도 1a 내지 도 4b에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 크기를 가지는 초소형의 발광 소자일 수 있다. 다만, 발광 소자(LD)의 종류 및/또는 크기는, 상기 발광 소자(LD)를 광원으로 이용하는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
일 실시예에서, 각각의 발광 소자(LD)는, 인접한 제1 전극(ELT1)을 향해 배치된 제1 단부(EP1)와, 인접한 제2 전극(ELT2)을 향해 배치된 제2 단부(EP2)를 포함할 수 있다. 일 실시예에서, 각각의 발광 소자(LD)는 인접한 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되거나, 또는 상기 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되지 않을 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)는 인접한 제1 전극(ELT1)에 중첩되거나, 중첩되지 않을 수 있다. 유사하게, 발광 소자(LD)의 제2 단부(EP2)는 인접한 제2 전극(ELT2)에 중첩되거나, 중첩되지 않을 수 있다.
실시예에 따라, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)에 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)에 연결될 수 있다. 예를 들어, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 통해 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나가, 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 접촉됨으로써, 상기 제1 및/또는 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수도 있다. 이 경우, 제1 컨택 전극(CNE1) 및/또는 제2 컨택 전극(CNE2)을 선택적으로 형성할 수도 있다.
실시예에 따라, 발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 또는 슬릿 코팅 방식 등을 비롯한 다양한 방식을 통해 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급될 수 있다. 예를 들어, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역(EMA)에 공급될 수 있다. 이때, 화소들(PXL)의 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압(또는, 정렬 신호)을 인가하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성되면서, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배치할 수 있다.
실시예에 따라, 발광 소자들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에는 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)이 형성될 수 있다. 이에 따라, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 안정적으로 연결할 수 있다.
제1 컨택 전극(CNE1)은, 각각의 제1 전극(ELT1) 및 이에 인접한 적어도 한 발광 소자(LD)의 제1 단부(EP1)와 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은, 각각의 제1 전극(ELT1) 및 이에 인접한 복수의 발광 소자들(LD)의 제1 단부들(EP1)과 중첩되도록 상기 제1 전극(ELT1) 및 상기 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치될 수 있다.
이러한 제1 컨택 전극(CNE1)은, 제1 전극(ELT1)과 발광 소자들(LD)의 제1 단부들(EP1)을 전기적으로 연결할 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 안정적으로 고정할 수 있다. 한편, 다른 실시예에서, 제1 컨택 전극(CNE1)이 형성되지 않는 경우, 발광 소자들(LD)의 제1 단부들(EP1)은 이에 인접한 제1 전극(ELT1)과 중첩되도록 배치되어 상기 제1 전극(ELT1)에 직접 연결될 수도 있다.
제2 컨택 전극(CNE2)은, 각각의 제2 전극(ELT2) 및 이에 인접한 적어도 한 발광 소자(LD)의 제2 단부(EP2)와 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자(LD)의 제2 단부(EP2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은, 각각의 제2 전극(ELT2) 및 이에 인접한 복수의 발광 소자들(LD)의 제2 단부들(EP2)과 중첩되도록 상기 제2 전극(ELT2) 및 상기 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치될 수 있다.
이러한 제2 컨택 전극(CNE2)은, 제2 전극(ELT2)과 발광 소자들(LD)의 제2 단부들(EP2)을 전기적으로 연결할 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2)을 안정적으로 고정할 수 있다. 한편, 다른 실시예에서, 제2 컨택 전극(CNE2)이 형성되지 않는 경우, 발광 소자들(LD)의 제2 단부들(EP2)은 이에 인접한 제2 전극(ELT2)과 중첩되도록 배치되어 상기 제2 전극(ELT2)에 직접 연결될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 해당 화소(PXL)의 유효 광원을 구성할 수 있다. 그리고, 이러한 유효 광원들이 모여 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다.
예를 들어, 제1 전원 배선(PL1), 제1 전극(ELT1) 및/또는 제1 컨택 전극(CNE1) 등을 경유하여 발광 소자들(LD)의 제1 단부들(EP1)에 제1 전원(VDD)(또는, 주사 신호나 데이터 신호 등을 비롯한 소정의 제1 제어 신호)이 인가되고, 제2 전원 배선(PL2), 제2 전극(ELT2) 및/또는 제2 컨택 전극(CNE2) 등을 경유하여 발광 소자들(LD)의 제2 단부들(EP2)에 제2 전원(VSS)(또는, 주사 신호나 데이터 신호 등을 비롯한 소정의 제2 제어 신호)이 인가되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순 방향으로 연결된 발광 소자들(LD)이 발광하게 된다. 이에 따라, 화소(PXL)에서 빛이 방출된다.
도 8a 내지 도 8d, 및 도 9는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도이다. 예를 들어, 도 8a 내지 도 8d는 도 7a의 Ⅰ~Ⅰ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타내고, 도 9는 도 7a의 Ⅱ~Ⅱ' 선에 따른 화소(PXL)의 단면에 대한 일 실시예를 나타낸다. 실시예에 따라, 표시 영역(도 5의 DA)에 배치되는 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 단면 구조를 가질 수 있다.
화소 회로(PXC)를 구성하는 다양한 회로 소자들을 보여주기 위하여, 도 8a 내지 도 8d에서는 상기 회로 소자들 중 임의의 트랜지스터(T)를 도시하고, 도 9에서는 상기 회로 소자들 중 제1 전극(ELT1)에 연결되는 트랜지스터(일 예로, 도 6a 및 도 6b의 제1 트랜지스터(T1))와 스토리지 커패시터(Cst)를 도시하기로 한다. 이하에서, 제1 트랜지스터(T1)를 구분하여 명기할 필요가 없을 경우에는 제1 트랜지스터(T1)에 대해서도 "트랜지스터(T)"로 포괄하여 지칭하기로 한다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있으나, 이에 한정되지는 않는다. 또한, 트랜지스터들(T) 및 스토리지 커패시터(Cst)의 구조 및/또는 위치가 도 8a 내지 도 8d, 및 도 9에 도시된 실시예에 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다.
도 5 내지 도 9를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL) 및 이를 구비한 표시 장치는, 베이스 층(BSL)의 일면 상에 서로 중첩되도록 배치된 회로층(PCL) 및 표시층(DPL)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다.
실시예에 따라, 회로층(PCL)에는 각 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)에는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 전극들, 일 예로 제1 및 제2 전극들(ELT1, ELT2)과, 이에 연결되는 발광 소자들(LD)이 배치될 수 있다.
회로층(PCL)은, 각 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결되는 적어도 하나의 회로 소자를 포함할 수 있다. 예를 들어, 회로층(PCL)은 각각의 화소 영역에 배치되어 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 복수의 트랜지스터들(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로층(PCL)은, 각각의 화소 회로(PXC) 및/또는 광원 유닛(LSU)에 연결되는 적어도 하나의 전원 배선 및/또는 신호 배선을 더 포함할 수 있다. 예를 들어, 회로층(PCL)은, 제1 전원 배선(PL1), 제2 전원 배선(PL2), 각 화소(PXL)의 주사선(Si) 및 데이터선(Dj)을 포함할 수 있다. 한편, 화소 회로(PXC)가 생략되고, 각 화소(PXL)의 광원 유닛(LSU)이 제1 및 제2 전원 배선들(PL1, PL2)(또는, 소정의 신호 배선들)에 직접적으로 연결되는 경우, 회로층(PCL)은 생략될 수도 있다.
또한, 회로층(PCL)은 복수의 절연층들을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD) 및/또는 패시베이션층(PSV)을 포함할 수 있다. 또한, 회로층(PCL)은 적어도 일부의 트랜지스터(T)의 하부에 배치되는 적어도 하나의 차광 패턴(미도시) 등을 선택적으로 더 포함할 수 있다.
버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 이러한 버퍼층(BFL) 상에는 트랜지스터들(T) 및 스토리지 커패시터(Cst) 등과 같은 각종 회로 소자와, 상기 회로 소자에 연결되는 각종 배선들이 배치될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있고, 이 경우 적어도 하나의 회로 소자 및/또는 배선이 베이스 층(BSL)의 일면 상에 직접 배치될 수도 있다.
각각의 트랜지스터(T)는, 반도체층(SCL)("반도체 패턴" 또는 "활성층"이라고도 함), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함한다. 한편, 실시예에 따라 도 8a 내지 도 9에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(TE1, TE2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 베이스 층(BSL)과 게이트 절연층(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 각각의 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역과, 각각의 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아모포스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
일 실시예에서, 각각의 화소 회로(PXC)를 구성하는 트랜지스터들(T)의 반도체층(SCL)은 실질적으로 동일 또는 유사한 물질로 이루어질 수 있다. 예를 들어, 상기 트랜지스터들(T)의 반도체층(SCL)은, 폴리 실리콘, 아모포스 실리콘 및 산화물 반도체 중 동일한 어느 하나의 물질로 이루어질 수 있다. 다른 실시예에서, 상기 트랜지스터들(T) 중 일부와 나머지 일부는 서로 다른 물질로 이루어진 반도체층(SCL)을 포함할 수도 있다. 예를 들어, 상기 트랜지스터들(T) 중 일부의 반도체층(SCL)은 폴리 실리콘 또는 아모포스 실리콘으로 이루어지고, 상기 트랜지스터들(T) 중 다른 일부의 반도체층(SCL)은 산화물 반도체로 이루어질 수 있다.
게이트 절연층(GI)은 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체층(SCL)과 게이트 전극(GE)의 사이에 배치될 수 있다. 이러한 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은, 실리콘 질화물(SiNx), 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 게이트 절연층(GI)의 구성 물질이 특별히 한정되지는 않는다.
게이트 전극(GE)은 게이트 절연층(GI) 상에 배치될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 개재하고 반도체층(SCL)과 중첩되도록 배치될 수 있다. 한편, 도 8a 내지 도 9에서는 탑-게이트 구조의 트랜지스터(T)를 도시하였으나, 다른 실시예에서, 트랜지스터(T)는 바텀-게이트 구조를 가질 수도 있다. 이 경우, 게이트 전극(GE)은, 반도체층(SCL)의 하부에 상기 반도체층(SCL)과 중첩되도록 배치될 수도 있다.
층간 절연층(ILD)은 게이트 전극(GE) 상에 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GE)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 이러한 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은, 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 층간 절연층(ILD)의 구성 물질이 특별히 한정되지는 않는다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)은, 적어도 한 층의 층간 절연층(ILD)을 사이에 개재하고, 각각의 반도체층(SCL) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 사이에 개재하고, 반도체층(SCL)의 서로 다른 단부들 상에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 각각의 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 게이트 절연층(GI) 및 층간 절연층(ILD)을 관통하는 각각의 컨택홀을 통해 반도체층(SCL)의 제1 및 제2 영역들에 연결될 수 있다. 실시예에 따라, 상기 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 적어도 하나의 화소 전극에 연결될 수 있다. 일 예로, 도 6a 내지 도 6c에 도시된 제1 트랜지스터(T1) 또는 도 6d에 도시된 제6 및 제7 트랜지스터들(T6, T7)은 패시베이션층(PSV)을 관통하는 컨택홀(일 예로, 제1 컨택홀(CH1))을 통해, 해당 화소(PXL)의 제1 전극(ELT1) 및/또는 제1 전극 배선(ELI1)에 전기적으로 연결될 수 있다.
스토리지 커패시터(Cst)는, 서로 중첩되는 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)을 포함한다. 실시예에 따라, 제1 및 제2 커패시터 전극들(CE1, CE2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 또한, 제1 및 제2 커패시터 전극들(CE1, CE2) 중 적어도 하나는, 제1 트랜지스터(T1)를 구성하는 적어도 하나의 전극 또는 반도체층(SCL)과 동일한 층에 배치될 수 있다.
예를 들어, 제1 커패시터 전극(CE1)은, 제1 트랜지스터(T1)의 반도체층(SCL)과 동일한 층에 배치되는 하부 전극(LE)과, 상기 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되며 상기 하부 전극(LE)에 전기적으로 연결되는 상부 전극(UE)을 포함한 다중층의 전극으로 구성될 수 있다. 그리고, 제2 커패시터 전극(CE2)은, 제1 트랜지스터(T1)의 게이트 전극과 동일한 층에 배치되며, 제1 커패시터 전극(CE1)의 하부 전극(LE) 및 상부 전극의 사이에 배치된 단일층의 전극으로 구성될 수 있다.
다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 커패시터 전극들(CE1, CE2) 각각의 구조 및/또는 위치는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는, 제1 및 제2 커패시터 전극들(CE1, CE2) 중 어느 하나가, 제1 트랜지스터(T1)를 구성하는 전극들(일 예로, 게이트 전극(GE), 및 제1 및 제2 트랜지스터 전극들(TE1, TE2)) 및 반도체층(SCL)과는 상이한 층에 배치된 적어도 한 층의 도전 패턴을 포함할 수도 있다.
일 실시예에서, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호 배선 및/또는 전원 배선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 각 화소(PXL)의 주사선(Si)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되고, 각 화소(PXL)의 데이터선(Dj)은 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 또한, 제1 및/또는 제2 전원 배선들(PL1, PL2)은, 트랜지스터들(T)의 게이트 전극들(GE) 또는 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원 배선(PL2)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층에 배치되어, 상기 트랜지스터들(T)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치된 브리지 패턴(BRP), 및 패시베이션층(PSV)을 관통하는 제2 컨택홀(CH2)을 통해, 상기 패시베이션층(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 전극(ELT2) 및/또는 제2 전극 배선(ELI2)에 전기적으로 연결될 수 있다. 다만, 제2 전원 배선(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
또한, 실시예에 따라서는, 회로층(PCL)이 도시되지 않은 적어도 하나의 도전층(일 예로, 스토리지 커패시터(Cst)의 일 전극이 배치되며, 게이트 전극들(GE), 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 상이한 층에 배치된 어느 하나의 도전층)을 더 포함할 수도 있다. 이 경우, 각각의 화소(PXL)에 연결되는 적어도 하나의 배선은, 상기 도전층에 배치될 수도 있다.
트랜지스터들(T) 및 스토리지 커패시터(Cst)를 비롯한 회로 소자들 및/또는 배선들의 상부에는 패시베이션층(PSV)이 배치될 수 있다. 패시베이션층(PSV)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 일 예로, 패시베이션층(PSV)은 적어도 하나의 유기 절연층을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 상기 패시베이션층(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 광원 유닛(LSU)을 포함하며, 상기 광원 유닛(LSU)의 제1 및/또는 제2 전극들(ELT1, ELT2)에 연결되는 제1 및/또는 제2 전극 배선들(ELI1, ELI2)을 선택적으로 포함할 수 있다. 예를 들어, 표시층(DP)은, 각 화소(PXL)의 발광 영역(EMA)에 배치되어 각각의 광원 유닛(LSU)을 구성하는 적어도 한 쌍의 제1 전극(ELT1) 및 제2 전극(ELT2), 상기 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 연결된 적어도 하나의 발광 소자(LD), 각각 제1 전극(ELT1) 및 제2 전극(ELT2)에 연결된 제1 전극 배선(ELI1) 및 제2 전극 배선(ELI2)을 포함할 수 있다.
실시예에 따라, 각각의 화소(PXL)는 도 6a 내지 도 7b의 실시예들에서와 같이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 다만, 각 화소(PXL)에 구비되는 발광 소자(LD)의 개수가 이에 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 편의상, 도 8a 내지 도 9의 실시예들 및 후술할 다른 실시예들을 설명함에 있어, 각각의 화소(PXL)가 복수의 발광 소자들(LD)을 포함하는 것으로 가정하여 각각의 실시예를 설명하기로 한다. 다만, 각각의 실시예에 따른 화소(PXL)에 구비된 발광 소자들(LD)은 단일의 발광 소자(LD)로 변경 실시될 수도 있음에 유의하여야 할 것이다.
또한, 표시층(DPL)은, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 상부 방향으로 돌출시키기 위한 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 및/또는 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결하기 위한 제1 및 제2 컨택 전극들(CNE1, CNE2)을 선택적으로 더 포함할 수 있다. 이외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연층 등을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 제1 절연 패턴(INP1), 발광 소자들(LD), 제2 절연 패턴(INP2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제2 절연층(INS2)을 포함할 수 있다. 또한, 표시층(DPL)은, 제2 절연층(INS2)의 상부에 배치되는 오버 코트층(OC)을 더 포함할 수 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 회로층(PCL)이 선택적으로 형성된 베이스 층(BSL)의 일면 상에 서로 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 베이스 층(BSL) 상의 각 화소 영역(특히, 각각의 발광 영역(EMA))에 서로 이격되어 배치될 수 있다. 이러한 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에서 상기 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 실질적으로 서로 동일한 높이를 가질 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 뱅크 패턴(BNK1)은, 베이스 층(BSL) 및/또는 회로층(PCL)과 각각의 제1 전극(ELT1) 사이에 배치될 수 있다. 이러한 제1 뱅크 패턴(BNK1)은, 발광 소자들(LD)의 제1 단부들(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 뱅크 패턴(BNK1)은, 발광 소자들(LD)의 제1 단부들(EP1)과 인접한 거리에 위치되어, 상기 제1 단부들(EP1)과 마주하는 제1 측벽(SDW1)을 포함할 수 있다.
실시예에 따라, 제2 뱅크 패턴(BNK2)은, 베이스 층(BSL) 및/또는 회로층(PCL)과 제2 전극(ELT2) 사이에 배치될 수 있다. 이러한 제2 뱅크 패턴(BNK2)은, 발광 소자들(LD)의 제2 단부들(EP2)에 인접하도록 배치될 수 있다. 일 예로, 제2 뱅크 패턴(BNK2)은 발광 소자들(LD)의 제2 단부들(EP2)과 인접한 거리에 위치되어, 상기 제2 단부들(EP2)과 마주하는 제2 측벽(SDW2)을 포함할 수 있다.
실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 다양한 형상을 가질 수 있다. 일 실시예에서, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 도 8a 및 도 8c에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 제1 및 제2 측벽들(SDW1, SDW2)은, 베이스 층(BSL)에 대하여 소정 범위의 각도로 기울어진 경사면으로 형성될 수 있다. 다른 실시예에서, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 도 8b 및 도 8d에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 제1 및 제2 측벽들(SDW1, SDW2)은 곡면으로 형성될 수 있다.
또한, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 상부에 배치되는 제1 및 제2 전극들(ELT1, ELT2) 및/또는 제1 절연층(INS1) 등은 상기 제1 및 제2 뱅크 패턴들(BNK1, BNK2)에 대응하는 형상을 가질 수 있다. 일 예로, 제1 전극(ELT1)은 제1 뱅크 패턴(BNK1)의 제1 측벽(SDW1) 상에 배치되며 상기 제1 측벽(SDW1)의 형상에 상응하는 형상을 가지는 제1 경사면(ICS1) 또는 제1 곡면(CUS1)을 포함하고, 제2 전극(ELT2)은 제2 뱅크 패턴(BNK2)의 제2 측벽(SDW2) 상에 배치되며 상기 제2 측벽(SDW2)의 형상에 상응하는 형상을 가지는 제2 경사면(ICS2) 또는 제2 곡면(CUS2)을 포함할 수 있다. 유사하게, 제1 절연층(INS1)은, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 제1 및 제2 측벽들(SDW1, SDW2)을 커버하며 상기 제1 및 제2 측벽들(SDW1, SDW2)의 형상에 상응하는 형상을 가지는 제3 및 제4 경사면들(ICS3, ICS4) 또는 제3 및 제4 곡면들(CUS3, CUS4)을 포함할 수 있다.
다만, 본 발명에서 제1 및 제2 뱅크 패턴들(BNK1, BNK2)과, 이들의 상부에 형성되는 소정의 전극들(일 예로, 제1 및 제2 전극들(ELT1, ELT2)) 및/또는 절연층(일 예로, 제1 절연층(INS1))의 형상이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 다른 실시예에서는 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 등이 계단 형상을 가질 수도 있다. 또한, 실시예에 따라서는 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 적어도 하나의 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 현재 공지된 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토 레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 본 발명의 실시예에서, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향(일 예로, 표시 패널(PNL)의 정면 방향)으로 유도하여 화소(PXL)의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 상부에는 각 화소(PXL)의 화소 전극들을 구성하는 제1 및 제2 전극들(ELT1, ELT2)이 배치될 수 있다. 실시예에 따라, 상기 제1 및 제2 전극들(ELT1, ELT2)은 각각 제1 및 제2 뱅크 패턴들(BNK1, BNK2)에 대응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은, 각각 제1 및 제2 뱅크 패턴들(BNK1, BNK2)에 대응하는 제1 및 제2 경사면들(ICS1, ICS2) 또는 제1 및 제2 곡면들(CUS1, CUS2)을 가지면서, 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다. 한편, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)이 형성되지 않는 실시예의 경우, 제1 및 제2 전극들(ELT1, ELT2) 각각은 패시베이션층(PSV) 상에 실질적으로 평탄하게 형성되거나, 영역별로 상이한 두께로 형성됨으로써 일 영역이 베이스 층(BSL)의 높이 방향으로 돌출될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 카본나노튜브(Carbon Nano Tube)나 그래핀(graphene) 등을 비롯한 그 외의 도전 물질을 포함할 수도 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2) 각각은 다양한 도전 물질 중 적어도 하나를 포함함으로써 도전성을 가질 수 있고, 그 구성 물질이 특별히 한정되지는 않는다. 또한, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일한 도전 물질을 포함할 수 있다. 또는, 제1 및 제2 전극들(ELT1, ELT2)은, 서로 다른 도전 물질을 포함할 수도 있다.
또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 반사성의 도전 물질을 포함한 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층 중 적어도 하나를 선택적으로 더 포함할 수 있다.
실시예에 따라, 상기 반사 전극층은, 균일한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금으로 구성될 수 있으나, 이에 한정되지는 않는다. 즉, 제1 및 제2 전극들(ELT1, ELT2) 각각에 포함되는 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다.
제1 및 제2 전극들(ELT1, ELT2) 각각이 반사 전극층을 포함할 경우, 발광 소자들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 표시 패널(PNL)의 정면 방향)으로 더욱 진행되게 할 수 있다. 특히, 제1 및 제2 전극들(ELT1, ELT2)이 제1 및 제2 뱅크 패턴들(BNK1, BNK2)에 대응되는 경사면 또는 곡면(일 예로, 제1 및 제2 경사면들(ICS1, ICS2) 또는 제1 및 제2 곡면들(CUS1, CUS2))을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 인접한 제1 및 제2 전극들(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널(PNL)의 정면 방향(일 예로, 베이스 층(BSL)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 상기 투명 전극층은, 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2) 각각은 ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 전극들(ELT1, ELT2) 각각이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 소자들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2) 각각은 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함할 수 있다. 이 경우, 화소(PXL)의 제조 공정 등에서 발생하는 불량으로 인해 제1 및 제2 전극들(ELT1, ELT2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 및 제2 전극들(ELT1, ELT2) 각각의 구성 요소로 간주되거나, 또는 상기 제1 및 제2 전극들(ELT1, ELT2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)의 일 영역 상에는 제1 절연층(INS1)이 배치될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 커버하도록 형성되며, 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 다른 일 영역을 노출하는 개구부를 포함할 수 있다.
일 예로, 제1 절연층(INS1)은, 제1 및 제2 경사면들(ICS1, ICS2) 또는 제1 및 제2 곡면들(CUS1, CUS2)을 포함한 제1 및 제2 전극들(ELT1, ELT2)의 일 영역과, 상기 제1 및 제2 전극들(ELT1, ELT2) 사이의 영역 상에 배치되며, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 일 영역 상에서 상기 제1 및 제2 전극들(ELT1, ELT2)의 다른 일 영역을 노출할 수 있다. 한편, 실시예에 따라 제1 절연층(INS1)은 생략될 수도 있다. 이 경우, 패시베이션층(PSV), 및/또는 제1 및 제2 전극들(ELT1, ELT2) 각각의 일단 상에 바로 발광 소자들(LD)이 배치될 수도 있다.
일 실시예에서, 제1 절연층(INS1)은, 일차적으로 제1 및 제2 전극들(ELT1, ELT2)을 전면적으로 커버하도록 형성될 수 있다. 이러한 제1 절연층(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 상기 제1 절연층(INS1)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 상부의 일 영역에서 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 예를 들어, 제1 절연층(INS1)은, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)의 상부면 상에서 제1 및 제2 전극들(ELT1, ELT2)의 일 영역을 노출하는 개구부를 가지며, 상기 제1 및 제2 전극들(ELT1, ELT2)의 제1 및 제2 경사면들(ICS1, ICS2) 또는 제1 및 제2 곡면들(CUS1, CUS2)을 적어도 부분적으로 커버할 수 있다. 또는, 다른 실시예에서, 제1 절연층(INS1)은, 발광 소자들(LD)의 공급 및 정렬이 완료된 이후, 상기 발광 소자들(LD)의 하부에만 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
이러한 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)이 형성된 이후 상기 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 형성될 수 있다. 이에 따라, 후속 공정에서 상기 제1 및 제2 전극들(ELT1, ELT2)이 손상되는 것을 방지할 수 있다.
실시예에 따라, 제1 절연층(INS1)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 또는 산화 알루미늄(Al2O3) 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연층(INS1)의 구성 물질이 특별히 한정되지는 않는다.
일 실시예에서, 제1 절연층(INS1)이 무기 절연 물질로 구성되는 경우, 상기 제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ELT2)의 형상에 부합되는 형상을 가질 수 있다. 일 예로, 제1 절연층(INS1)은, 제1 및 제2 전극들(ELT1, ELT2)의 제1 및 제2 경사면들(ICS1, ICS2) 또는 제1 및 제2 곡면들(CUS1, CUS2) 상에 위치한, 제3 및 제4 경사면들(ICS3, ICS4) 또는 제3 및 제4 곡면들(CUS3, CUS4)을 포함할 수 있다.
제1 절연 패턴(INP1)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 영역에서 제1 절연층(INS1) 상에 배치될 수 있다. 일 예로, 제1 절연 패턴(INP1)은, 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 영역에서, 제1 절연층(INS1)과 발광 소자들(LD)의 사이에 개재되도록 제1 절연층(INS1) 상에 국부적으로 배치될 수 있다.
실시예에 따라, 제1 절연 패턴(INP1)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연 패턴(INP1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 절연 패턴(INP1)의 구성 물질이 특별히 한정되지는 않는다.
본 발명의 일 실시예에서, 제1 절연 패턴(INP1)은, 제1 절연층(INS1)과 상이한 식각 선택비를 가지도록 형성될 수 있다. 일 예로, 제1 절연층(INS1)은 제1 식각 선택비를 가지고, 제1 절연 패턴(INP1)은 상기 제1 식각 선택비와 상이한 제2 식각 선택비를 가질 수 있다.
예를 들어, 제1 절연 패턴(INP1)은, 제1 절연층(INS1)과 상이한 물질(일 예로, 상이한 요소 및/또는 조성비로 구성된 물질)을 포함함으로써, 소정의 식각 가스 등에 대하여 상기 제1 절연층(INS1)과 상이한 식각비를 가질 수 있다. 일 예로, 제1 절연층(INS1)이 제1 절연 물질을 포함할 경우, 제1 절연 패턴(INP1)은 상기 제1 절연 물질과 상이한 제2 절연 물질을 포함할 수 있다. 일 실시예에서, 제1 절연층(INS1)은 실리콘 질화물(SiNx)로 형성되고, 제1 절연 패턴(INP1)은 실리콘 산화물(SiOx)로 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 절연층(INS1) 및 제1 절연 패턴(INP1)을 구성하는 물질은 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 제1 절연 패턴(INP1)은, 일차적으로 제1 절연층(INS1)을 전면적으로 커버하는 제1 절연 물질층의 형태로 형성될 수 있다. 이러한 제1 절연 물질층은, 그 상부에 발광 소자들(LD)이 공급 및 정렬된 이후 패터닝되며, 이에 따라 제1 절연 패턴(INP1)이 형성될 수 있다.
일 실시예에서, 제1 절연 패턴(INP1)을 형성하기 위한 제1 절연 물질층과 제2 절연 패턴(INP2)을 형성하기 위한 제2 절연 물질층을 동일한 물질로 형성하고, 상기 제2 절연 물질층을 식각하는 단계에서 제1 절연 물질층을 함께 식각함으로써, 제1 및 제2 절연 패턴들(INP1, INP2)을 동시에 패터닝할 수 있다. 이 경우, 제2 절연 물질층을 식각하여 제2 절연 패턴(INP2)을 형성하기 위한 마스크와, 발광 소자들(LD)이, 제1 절연 패턴(INP1)을 형성하기 위한 마스크로 작용할 수 있다. 이에 따라, 제1 절연 패턴(INP1)은, 제1 절연층(INS1) 상에서, 발광 소자들(LD) 및 제2 절연 패턴(INP2)의 하부에만 국부적으로 배치될 수 있다. 예를 들어, 제1 절연 패턴(INP1)은, 제2 절연 패턴(INP2)과 중첩되도록 발광 소자들(LD)의 중앙 영역 하부에 배치되며, 제2 절연 패턴(INP2)이 노출하는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)의 하부에도 배치될 수 있다.
즉, 제1 절연 패턴(INP1)은, 제1 절연층(INS1) 상에 국부적으로 배치되며, 특히 발광 소자들(LD)의 하부에 배치될 수 있다. 이에 따라, 각각의 발광 소자(LD)는, 제1 절연 패턴(INP1)을 사이에 개재하고 제1 절연층(INS1)으로부터 이격될 수 있다.
실시예에 따라, 제1 절연 물질층은, 발광 소자들(LD)의 정렬이 완료된 이후에 제1 절연 패턴(INP1)으로 패터닝될 수 있다. 즉, 발광 소자들(LD)은, 제1 절연층(INS1)이 제1 절연 물질층으로 커버되어 있는 상태에서 상기 제1 절연 물질층 상에 공급 및 정렬될 수 있다. 이 경우, 각각의 발광 소자(LD)는, 제1 절연층(INS1)으로부터 제1 절연 패턴(INP1)(또는, 제1 절연 물질층)의 두께 이상의 거리만큼 이격될 수 있다. 이에 따라, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)이 제1 절연층(INS1)에 밀착되는 것을 방지할 수 있다.
이와 같이, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)과 제1 절연층(INS1)의 사이에서, 제1 절연 패턴(INP1)의 두께 이상의 이격 거리를 확보하게 되면, 상기 제1 및 제2 단부들(EP1, EP2) 상에서 제1 및 제2 컨택 전극들(CNE1, CNE2)이 단선되는 것을 효과적으로 방지할 수 있다. 이에 따라, 제1 및/또는 제2 컨택 전극들(CNE1, CNE2)의 단선에 따른 발광 소자들(LD)의 연결 불량(일 예로, 접촉 불량)을 방지할 수 있다.
각각의 발광 소자(LD)는 제1 절연 패턴(INP1) 상에 배치될 수 있다. 일 예로, 각각의 화소(PXL)는 제1 절연 패턴(INP1) 상에 배치된 복수의 발광 소자들(LD)을 포함할 수 있다.
실시예에 따라, 발광 소자들(LD)은 제1 절연층(INS1) 및 제1 절연 물질층이 형성된 각각의 화소 영역(특히, 각 화소(PXL)의 발광 영역(EMA))에 공급되어 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다. 일 예로, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EMA)에 다수의 발광 소자들(LD)이 공급되고, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 각각에 인가되는 소정의 정렬 신호(또는, 정렬 전압)에 의해 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 방향성을 가지고 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들, 즉, 제1 및 제2 단부들(EP1, EP2)이 이웃한 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)과 중첩되도록 상기 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 가로 방향 또는 사선 방향 등으로 배치될 수 있다. 다른 실시예에서, 발광 소자들(LD) 중 적어도 일부는 이웃한 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 상기 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않도록 배치되되, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해 상기 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수도 있다. 즉, 실시예에 따라, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2)과 중첩되거나 중첩되지 않을 수 있으며, 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연 패턴(INP2)이 배치될 수 있다. 예를 들어, 제2 절연 패턴(INP2)은, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 상기 발광 소자들(LD) 각각의 일 영역 상에 배치될 수 있다. 일 예로, 제2 절연 패턴(INP2)은, 발광 소자들(LD) 각각의 중앙 영역을 포함한 일 영역 상부에만 국부적으로 배치될 수 있다.
이러한 제2 절연 패턴(INP2)은 각 화소(PXL)의 발광 영역(EMA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다. 제2 절연 패턴(INP2)은 실시예에 따라서는 생략될 수도 있으며, 이 경우 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 일단이, 발광 소자들(LD)의 상부면 상에 바로 위치될 수도 있다.
실시예에 따라, 제2 절연 패턴(INP2)은, 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연 패턴(INP2)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 산화 알루미늄(Al2O3), 포토 레지스트(PR) 물질 등을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제2 절연 패턴(INP2)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연 패턴(INP2)을 형성하게 되면, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 일 실시예에서, 제1 절연 패턴(INP1)(또는, 상기 제1 절연 패턴(INP1)을 형성하기 위한 제1 절연 물질층)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 상기 이격 공간은 제2 절연 패턴(INP2)을 형성하는 과정에서 유입된 절연 물질로 채워질 수 있다. 이에 따라, 발광 소자들(LD)을 보다 안정적으로 지지할 수 있다. 다만, 실시예에 따라서는 상기 이격 공간이 완전히 채워지지는 않을 수도 있다. 예를 들어, 제2 절연 패턴(INP2)은 발광 소자들(LD)의 상부에만 형성되거나, 또는 발광 소자들(LD)의 상하부에 모두 형성될 수 있다.
본 발명의 일 실시예에서, 제2 절연 패턴(INP2)은, 제1 절연 패턴(INP1)과 동일한 식각 선택비를 가지도록 형성될 수 있다. 일 예로, 제2 절연 패턴(INP2)은 제1 절연 패턴(INP1)과 동일하게 제2 식각 선택비를 가질 수 있다.
예를 들어, 제2 절연 패턴(INP2)은, 제1 절연 패턴(INP1)과 동일하게 제2 절연 물질을 포함함으로써, 소정의 식각 가스 등에 대하여 상기 제1 절연 패턴(INP1)과 동일한 식각비를 가질 수 있다. 일 예로, 제1 절연층(INS1) 및 제1 절연 패턴(INP1)이 각각 실리콘 질화물(SiNx) 및 실리콘 산화물(SiOx)로 형성될 경우, 제2 절연 패턴(INP2)은 실리콘 산화물(SiOx)로 형성될 수 있다. 다른 실시예에서, 제2 절연 패턴(INP2)은, 제1 절연 패턴(INP1)과 상이한 물질 및/또는 제조 방법을 이용하여 형성되되, 동일한 식각 가스에 대하여 제1 절연 패턴(INP1)과 동일한 식각비를 가지도록 형성될 수 있다.
제1 및 제2 절연 패턴들(INP1, INP2)이 동일한 식각 선택비를 가질 경우, 제1 및 제2 절연 물질층들을 동시에 식각하여 제1 및 제2 절연 패턴들(INP1, INP2)을 형성할 수 있다. 이에 따라, 화소들(PXL)의 제조 공정을 보다 간소화할 수 있다.
제2 절연 패턴(INP2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들, 즉 제1 및 제2 단부들(EP1, EP2)은, 각각 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해 커버될 수 있다. 상기 제1 및 제2 컨택 전극들(CNE2, CNE2)은 서로 이격되도록 형성된다. 예를 들어, 이웃한 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제2 절연 패턴(INP2)을 사이에 개재하고, 적어도 하나의 인접한 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 서로 이격되어 배치될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 도 8a 및 도 8b에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 동일한 층에 동시에 형성될 수 있다. 이에 따라, 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정을 간소화할 수 있다.
다만, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 위치 및 상호 배치 관계는 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는, 제1 및 제2 컨택 전극들(CNE1, CNE2)이, 도 8c 및 도 8d에 도시된 바와 같이 베이스 층(BSL)의 일면 상에서 서로 다른 층에 순차적으로 형성될 수도 있다. 또한, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에는 제3 절연층(INS3)이 추가적으로 배치될 수 있다. 실시예에 따라, 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 완전히 커버하도록 상기 제1 컨택 전극(CNE1) 상에 배치되거나, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 사이에만 개재되도록 제1 컨택 전극(CNE1)의 일 영역 상에 국부적으로 배치될 수 있다.
또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2) 각각의 노출 영역을 커버하도록 상기 제1 및 제2 전극들(ELT1, ELT2)의 상부에 배치될 수 있다. 예를 들어, 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 및 제2 전극들(ELT1, ELT2) 각각과 접촉되도록 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 적어도 일 영역 상에 배치될 수 있다.
일 예로, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1) 상에 배치되어 제1 뱅크 패턴(BNK1)의 제1 측벽(SDW1) 상부(일 예로, 제1 절연층(INS1)의 제3 경사면(ICS3) 또는 제3 곡면(CUS3)의 표면)를 경유하여 인접한 제1 전극(ELT1)의 상부로 연장될 수 있다. 유사하게, 제2 컨택 전극(CNE2)은 발광 소자들(LD)의 제2 단부들(EP2) 상에 배치되어 제2 뱅크 패턴(BNK2)의 제2 측벽(SDW2) 상부(일 예로, 제1 절연층(INS1)의 제4 경사면(ICS4) 또는 제4 곡면(CUS4)의 표면)를 경유하여 인접한 제2 전극(ELT2)의 상부로 연장될 수 있다.
이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 그리고, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)을 통해, 제1 및 제2 전극들(ELT1, ELT2) 각각이 인접한 적어도 한 발광 소자(LD)의 제1 또는 제2 단부(EP1, EP2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 ITO, IZO 및 ITZO를 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 각각의 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과하여 표시 패널(PNL)의 외부로 방출될 수 있게 된다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 예를 들어, 제2 절연층(INS2)은, 각각의 발광 영역(EMA)에 형성된 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1), 제1 절연 패턴(INP1), 발광 소자들(LD), 제2 절연 패턴(INP2), 및 제1 및 제2 컨택 전극들(CNE1, CNE2)을 커버하도록, 표시 영역(DA) 상에 전면적으로 형성 및/또는 배치될 수 있다. 이러한 제2 절연층(INS2)은, 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있다.
일 실시예에서, 제2 절연층(INS2)은 다층 구조의 박막 봉지층을 포함할 수 있다. 예를 들어, 제2 절연층(INS2)은, 적어도 두 층의 무기 절연층들과, 상기 적어도 두 층의 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 다층 구조의 박막 봉지층으로 구성될 수 있다. 다만, 제2 절연층(INS2)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있을 것이다. 또한, 실시예에 따라서는, 제2 절연층(INS2)의 상부에 적어도 한 층의 오버 코트층(OC) 및/또는 봉지 기판 등이 더 배치될 수도 있다.
실시예에 따라, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연층(INS2) 및 오버 코트층(OC) 각각은 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있다.
상술한 실시예에 의하면, 제1 절연 패턴(INP1)(또는, 이를 형성하기 위한 제1 절연 물질층)을 형성함에 의해, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)과 제1 절연층(INS1) 사이의 이격 거리를 확보할 수 있다. 이에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 단선을 방지함으로써, 각 화소(PXL)의 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 각각의 발광 소자(LD)를 안정적으로 연결할 수 있다.
따라서, 상술한 실시예에 의하면, 각각의 화소 영역에 공급된 발광 소자들(LD)의 활용도(일 예로, 각각의 유효 광원으로서의 사용률)를 높이고, 화소(PXL)의 발광 특성을 안정화할 수 있다. 예를 들어, 각각의 화소 영역에 공급된 발광 소자들(LD)에 대하여 보다 높은 비율로 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결할 수 있다. 이에 따라, 화소들(PXL)의 형성에 이용되는 재료의 효율(일 예로, 발광 소자들(LD)의 활용 비율)을 높여 표시 장치의 제조 비용을 절감하고, 각 화소(PXL)의 광원 유닛(LSU)을 안정적으로 구성할 수 있다.
도 10은 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도로서, 일 예로 도 7a의 실시예에 의한 화소(PXL)의 변경 실시예를 나타낸다. 도 11a 내지 도 11d는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 단면도로서, 일 예로 도 10의 Ⅲ~Ⅲ' 선에 따른 화소(PXL)의 단면에 대한 서로 다른 실시예들을 나타낸다. 도 12는 제1 절연 패턴(INP1)을 포함하지 않는 화소(PXL)에 대한 일 실시예를 나타내는 단면도로서, 일 예로 제1 절연 패턴(INP1)을 포함하지 않는 비교 예의 화소(PXL)에 대하여 도 10의 Ⅲ~Ⅲ' 선에 대응하는 단면을 나타낸다. 예를 들어, 도 12는 도 11a의 실시예에 의한 화소(PXL)에 대하여 제1 절연 패턴(INP1)을 포함하지 않는 비교 예의 화소(PXL)를 도시한 것이다. 도 10 내지 도 12의 실시예들에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성 요소들(일 예로, 서로 상응하는 구성 요소들)에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 10 내지 도 11d를 참조하면, 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나의 전극에 보다 가깝게 위치되도록 편향되어 정렬될 수 있다. 예를 들어, 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 연결된 대다수의 발광 소자들, 일 예로 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향 및/또는 역방향으로 연결된 발광 소자들(LD, LDrv) 중 대략 70% 이상(일 예로, 80% 이상)이, 제2 전극(ELT2)에 비해 제1 전극(ELT1)에 보다 가깝게 위치하도록 정렬되어 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순방향으로 연결될 수 있다.
일 실시예에서, 각각의 광원 유닛(LSU)을 구성하기 위하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 정렬하는 단계에서, 상기 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 정렬 신호(또는, 정렬 전압)를 제어하거나 자기장을 형성하는 등에 의해, 각각의 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA))에 공급된 발광 소자들(LD)이 어느 일 방향(일 예로, 순방향) 측으로 보다 편향되어 정렬되도록 제어할 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 정렬 신호(또는, 정렬 전압)를 제어하거나 자기장을 형성함에 의해, 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에, 보다 많은 개수의 발광 소자들(LD)이 순방향으로 연결되도록 상기 발광 소자들(LD)을 편향 정렬할 수 있다. 이 경우, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나의 전극(일 예로, 제1 전극(ELT1)) 쪽으로 치우쳐 편심 정렬될 수 있다.
이와 같이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 많은 발광 소자들(LD)이 순방향으로 연결되도록 상기 발광 소자들(LD)을 편향 및/또는 편심 정렬할 경우, 각각의 화소 영역에 공급된 발광 소자들(LD)의 활용도(일 예로, 각각의 유효 광원으로서의 사용률)를 높일 수 있다. 이에 따라, 표시 장치의 제조 비용을 절감하면서도, 각각의 광원 유닛(LSU)을 안정적으로 형성할 수 있다.
또한, 본 발명의 일 실시예에서는, 발광 소자들(LD)의 하부에 제1 절연 패턴(INP1)을 형성함으로써, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 편심 정렬된 경우에도 제1 및 제2 컨택 전극들(CNE1, CNE2)의 단선을 효과적으로 방지할 수 있다. 예를 들어, 본 발명의 일 실시예에서는, 제1 절연층(INS1)을 커버하도록 제1 절연 물질층을 형성한 상태에서 발광 소자들(LD)을 정렬한 이후, 상기 발광 소자들(LD) 상에 제2 절연 물질층을 형성하고, 상기 제1 및 제2 절연 물질층들을 동시에 식각하여 제1 및 제2 절연 패턴들(INP1, INP2)을 형성할 수 있다. 이에 따라, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)과 제1 절연층(INS1)의 사이에서, 제1 절연 패턴(INP1)(또는, 제1 절연 물질층)의 두께 이상의 이격 거리(d)를 확보함으로써, 상기 제1 및 제2 단부들(EP1, EP2)과 제1 절연층(INS1)의 사이에 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성될 수 있는 공간을 충분히 확보할 수 있다. 이에 의해, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 단선을 효과적으로 방지할 수 있다.
반면, 도 12의 실시예에 의한 화소(PXL)는, 제1 절연 패턴(INP1)을 포함하지 않음으로써, 발광 소자들(LD)의 정렬 시(특히, 편향 정렬에 따른 편심 정렬 시) 상기 발광 소자들(LD)의 일 단부가 제1 절연층(INS1)에 밀착되어 정렬될 수 있다. 일 예로, 발광 소자들(LD)은 각각의 제1 단부(EP1)가 제1 절연층(INS1)에 밀착되도록 정렬되고, 이에 따라 상기 제1 단부(EP1)와 제1 절연층(INS1)의 사이에 제1 컨택 전극(CNE1)이 형성될 공간(일 예로, 상기 제1 컨택 전극(CNE1)을 형성하기 위한 도전 물질의 증착 공간)이 충분히 확보되지 않을 수 있다. 이 경우, 스퍼터링 방식 등에 의해 제1 컨택 전극(CNE1)을 형성할 경우, 상기 제1 컨택 전극(CNE1)을 형성하기 위한 도전 물질이 제1 단부(EP1)를 충분히 커버하도록 증착되지 못하면서 제1 컨택 전극(CNE1)이 단선될 수 있다. 일 예로, 제1 컨택 전극(CNE1)을 형성하기 위한 도전 물질이 제1 단부(EP1)의 하부 영역까지는 도달하지 못하여 상기 제1 단부(EP1)의 주변에서 제1 컨택 전극(CNE1)이 단선될 수 있다. 이에 따라, 발광 소자들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되지 못하면서 상기 발광 소자들(LD)의 활용 효율이 떨어질 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 충분한 개수의 발광 소자들(LD)이 순방향으로 연결되지 못할 경우, 해당 화소(PXL)는 광원 유닛(LSU)에서 발생한 연결 불량으로 인해 암점으로 발현될 수 있다.
도 13a 내지 도 13j는 본 발명의 일 실시예에 의한 표시 장치의 제조 방법을 순차적으로 나타내는 단면도로서, 일 예로 도 10 및 도 11a의 화소(PXL)를 포함한 표시 장치의 제조 방법에 대한 일 실시예를 나타낸다.
도 5 내지 도 13a를 참조하면, 먼저 베이스 층(BSL) 상의 각 화소 영역에 화소 회로(PXC)를 포함한 회로층(PCL)을 형성하고, 상기 회로층(PCL) 상에 제1 뱅크 패턴(BNK1) 및 제2 뱅크 패턴(BNK2)을 형성한다. 한편, 회로층(PCL)이 생략될 경우에는, 베이스 층(BSL)(또는, 버퍼층(BFL)이 형성된 베이스 층(BSL))의 일면 상에 제1 뱅크 패턴(BNK1) 및 제2 뱅크 패턴(BNK2)을 바로 형성할 수도 있다.
실시예에 따라, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 무기 재료 및/또는 유기 재료를 포함하는 절연막의 형성 공정 및/또는 패터닝 공정(일 예로, 포토 공정)을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 일 실시예에서, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)은 동일한 물질을 이용하여 베이스 층(BSL) 상의 동일한 층(또는, 동일한 평면) 상에 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
도 13b를 참조하면, 제1 및 제2 뱅크 패턴들(BNK1, BNK2)이 형성된 베이스 층(BSL) 상에 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성한다. 일 예로, 제1 뱅크 패턴(BNK1) 및 제2 뱅크 패턴(BNK2) 상에 각각 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 한편, 제1 및/또는 제2 뱅크 패턴들(BNK1, BNK2)이 생략될 경우에는, 베이스 층(BSL)(또는, 회로층(PCL)이 형성된 베이스 층(BSL))의 일면 상에 제1 전극(ELT1) 및 제2 전극(ELT2)을 바로 형성할 수도 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 뱅크 패턴(BNK1)에 의해 일 영역이 돌출되도록 상기 제1 뱅크 패턴(BNK1) 상에 형성될 수 있다. 유사하게, 제2 전극(ELT2)은 제2 뱅크 패턴(BNK2)에 의해 일 영역이 돌출되도록 상기 제2 뱅크 패턴(BNK2) 상에 형성될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은 적어도 하나의 도전 재료를 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2) 각각은 단일층 또는 다중층으로 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층의 도전 패턴으로 형성되거나, 또는 각각의 반사 전극 및 도전성 캡핑층을 포함한 다중층의 도전 패턴으로 형성될 수 있다. 일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일한 물질을 이용하여 베이스 층(BSL) 상의 동일한 층(또는, 동일한 평면) 상에 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
도 13c를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)을 포함한 베이스 층(BSL) 상에 제1 절연층(INS1) 및 제1 절연 물질층(INP1')을 형성한다. 실시예에 따라, 제1 절연층(INS1) 및 제1 절연 물질층(INP1')은 순차적으로 형성되며, 서로 다른 식각 선택비를 가지도록 형성될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)을 커버하도록 베이스 층(BSL) 상에 제1 식각 선택비를 가지는 제1 절연층(INS1)을 형성한 이후, 상기 제1 절연층(INS1)을 커버하도록 상기 제1 절연층(INS1) 상에 제2 식각 선택비를 가지는 제1 절연 물질층(INP1')을 형성할 수 있다.
실시예에 따라, 제1 절연층(INS1) 및 제1 절연 물질층(INP1')은 무기 절연 재료 및/또는 유기 절연 재료를 포함하는 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 또한, 제1 절연층(INS1) 및 제1 절연 물질층(INP1')은 서로 동일 또는 상이한 두께로 형성될 수 있다.
일 실시예에서, 제1 절연층(INS1) 및 제1 절연 물질층(INP1')은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제1 절연층(INS1)은 제1 절연 물질로 형성되고, 제1 절연 물질층(INP1')은 상기 제1 절연 물질과 상이한 제2 절연 물질로 형성될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2)을 포함한 베이스 층(BSL) 상에 실리콘 질화물(SiNx)을 성막하여 제1 절연층(INS1)을 형성하고, 상기 제1 절연층(INS1) 상에 실리콘 산화물(SiOx)을 성막하여 제1 절연 물질층(INP1')을 형성할 수 있다.
도 13d를 참조하면, 각 화소(PXL)의 제1 전극(ELT1) 및 제2 전극(ELT2)의 사이에 적어도 하나의 발광 소자(LD), 일 예로 복수의 발광 소자들(LD)을 공급 및 정렬한다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2), 제1 절연층(INS1) 및 제1 절연 물질층(INP1') 등이 형성된 베이스 층(BSL) 상의 각 화소 영역(일 예로, 각 화소(PXL)의 발광 영역(EMA))에 복수의 발광 소자들(LD)을 공급할 수 있다. 그리고, 상기 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압을 인가함에 의해 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계를 형성함으로써, 상기 발광 소자들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 정렬할 수 있다. 상기 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압을 인가하는 단계는, 상기 발광 소자들(LD)의 공급과 동시에 실시되거나, 상기 발광 소자들(LD)의 공급 이후에 실시될 수 있다.
실시예에 따라, 복수의 발광 소자들(LD)이 분산된 용액("발광 소자 잉크(LED 잉크)"라고도 함)을 잉크젯 프린팅 방식 또는 슬릿 코팅 방식 등을 이용하여 베이스 층(BSL)의 각 발광 영역(EMA)에 도포하는 방식으로, 각각의 화소 영역에 발광 소자들(LD)을 공급할 수 있다. 다만, 발광 소자들(LD)의 공급 방식이 이에 한정되지는 않으며, 이외에도 다양한 방식을 통해 각각의 화소 영역에 발광 소자들(LD)을 공급할 수 있다.
또한, 실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각에 교류 형태의 정렬 전압 또는 기준 전위의 정전압을 공급함으로써, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에, 발광 소자들(LD)의 자가 정렬을 위한 전계를 형성할 수 있다. 일 예로, 화소들(PXL) 각각의 제2 전극(ELT2)에 교류 형태의 정렬 전압을 인가하고, 상기 화소들(PXL) 각각의 제1 전극(ELT1)에 기준 전위(일 예로, 접지 전위)의 정전압을 공급함에 의해, 각 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 정렬할 수 있다.
실시예에 따라, 각각의 발광 소자(LD)는, 해당 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2)의 사이에 가로로 정렬될 수 있다. 일 예로, 발광 소자들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)을 향해 배치되고, 상기 발광 소자들(LD) 각각의 제2 단부(EP2)는 제2 전극(ELT2)을 향해 배치될 수 있다.
일 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)에 인가되는 정렬 신호(또는, 정렬 전압)를 제어하거나 자기장을 형성하는 등에 의해, 각각의 화소 영역에 공급된 발광 소자들(LD)이 어느 일 방향(일 예로, 순방향) 측으로 보다 편향되어 정렬되도록 제어할 수 있다. 이 경우, 상기 발광 소자들(LD)은 제1 및 제2 전극들(ELT1, ELT2) 중 어느 하나의 전극(일 예로, 제1 전극(ELT1))에 보다 가깝게 위치하도록 편심 정렬될 수 있다. 예를 들어, 적어도 일부의 발광 소자들(LD)은 제1 뱅크 패턴(BNK1)의 제1 측벽(SDW1) 상에 위치한 제1 절연 물질층(INP1')의 일 영역에 밀착되도록 상기 제1 전극(ELT1) 측에 보다 가깝게 정렬될 수 있다.
도 13e를 참조하면, 제1 절연 물질층(INP1') 및 발광 소자들(LD)을 커버하도록, 상기 제1 절연 물질층(INP1') 및 발광 소자들(LD) 등이 배치된 베이스 층(BSL) 상에 제2 절연 물질층(INP2')을 형성한다. 상기 제2 절연 물질층(INP2')은 무기 절연 재료 및/또는 유기 절연 재료를 포함하는 절연막의 성막 공정 및 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
실시예에 따라, 제2 절연 물질층(INP2')은 제1 절연 물질층(INP1')과 동일한 식각 선택비(즉, 제2 식각 선택비)를 가지도록 형성될 수 있다. 일 예로, 제1 절연층(INS1) 및 제1 절연 물질층(INP1')이 각각 제1 절연 물질 및 제2 절연 물질로 형성된다고 할 때, 상기 제2 절연 물질로 제2 절연 물질층(INP2')을 형성함으로써, 제1 및 제2 절연 물질층들(INP1', INP2')이 동일한 식각 선택비를 가지도록 형성할 수 있다. 또는, 다른 실시예에서, 제1 절연 물질층(INP1')과 상이한 물질 및/또는 제조 방법을 이용하여 제2 절연 물질층(INP2')을 형성되되, 동일한 식각 가스에 대하여 서로 동일한 식각비를 가지도록 상기 제1 및 제2 절연 물질층들(INP1', INP2')을 형성할 수도 있다.
도 13f를 참조하면, 제1 절연 물질층(INP1')과 제2 절연 물질층(INP2')을 식각하여 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 예를 들어, 소정의 식각 가스를 사용하여 상기 제1 및 제2 절연 물질층들(INP1', INP2')을 동시에 식각함에 의해 제1 및 제2 절연 패턴들(INP1, INP2)을 형성할 수 있다.
실시예에 따라, 제1 절연 물질층(INP1')을 식각함에 의해, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 포함하여 상기 발광 소자들(LD)의 하부에 배치되도록 제1 절연 패턴(INP1)을 형성할 수 있다. 그리고, 제2 절연 물질층(INP2')을 식각함에 의해, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 제외한 상기 발광 소자들(LD)의 일 영역 상부에 배치되도록 제2 절연 패턴(INP2)을 형성할 수 있다. 이에 따라, 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)이 노출될 수 있다.
도 13g를 참조하면, 제1 절연층(INS1)을 식각하여 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역을 노출한다. 일 예로, 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 상의 일 영역에서 제1 및 제2 전극들(ELT1, ELT2) 각각의 일 영역이 노출되도록 제1 절연층(INS1)을 식각할 수 있다.
도 13h를 참조하면, 발광 소자들(LD)의 제1 단부들(EP1) 및 제1 전극(ELT1) 상에 제1 컨택 전극(CNE1)을 형성하고, 상기 발광 소자들(LD)의 제2 단부들(EP2) 및 제2 전극(ELT2) 상에 제2 컨택 전극(CNE2)을 형성한다. 실시예에 따라, 제1 컨택 전극(CNE1)은 발광 소자들(LD)의 제1 단부들(EP1)을 제1 전극(ELT1)에 전기적으로 연결하도록 형성되고, 제2 컨택 전극(CNE2)은 상기 발광 소자들(LD)의 제2 단부들(EP2)을 제2 전극(ELT2)에 전기적으로 연결하도록 형성될 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 동시에 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 순차적으로 형성할 수도 있다.
실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 동일 또는 상이한 적어도 하나의 도전 재료를 포함하는 도전막의 형성 공정 및/또는 패터닝 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 적어도 하나의 투명 전극 재료를 이용하여 실질적으로 투명하게 형성될 수 있다. 이에 따라, 제1 및 제2 단부들(EP1, EP2)을 통해 발광 소자들(LD)로부터 방출되는 빛이 제1 및 제2 컨택 전극들(CNE1, CNE2)을 투과할 수 있게 된다.
도 13i를 참조하면, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 베이스 층(BSL)의 일면 상에, 제2 절연층(INS2)을 형성한다. 실시예에 따라, 제2 절연층(INS2)은 무기 절연 물질 및/또는 유기 절연 물질을 포함하는 적어도 한 층의 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
도 13j를 참조하면, 제2 절연층(INS2)이 형성된 베이스 층(BSL)의 일면 상에, 오버 코트층(OC)을 형성한다. 실시예에 따라, 오버 코트층(OC)은 무기 절연 물질 및/또는 유기 절연 물질을 포함하는 적어도 한 층의 절연막의 성막 공정을 통해 형성될 수 있으며, 현재 공지된 다양한 방식의 공정을 통해 형성될 수 있다.
일 실시예에서, 오버 코트층(OC)은, 복수의 무기 절연층들과, 상기 무기 절연층들의 사이에 개재된 적어도 한 층의 유기 절연층을 포함한 박막 봉지층으로 형성될 수 있다. 다른 실시예에서, 오버 코트층(OC)이 단일층으로 구성되거나, 또는 상기 오버 코트층(OC)이 생략될 수도 있다. 또 다른 실시예에서, 오버 코트층(OC)을 대신하여, 화소들(PXL)을 포함한 베이스 층(BSL) 상에 봉지 기판 등이 배치될 수도 있다.
상술한 과정을 통해, 본 발명의 일 실시예에 의한 화소(PXL)(일 예로, 도 11a의 실시예에 의한 화소(PXL))를 포함한 표시 패널(PNL)을 제조할 수 있다.
도 14a 내지 도 14c는 각각 본 발명의 일 실시예에 의한 화소(PXL)를 나타내는 평면도이다. 도 14a 내지 도 14c의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성 요소들에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
먼저 도 14a를 참조하면, 각각의 제1 전극(ELT1) 및 제2 전극(ELT2)은 원 또는 링의 형상을 가질 수 있다. 일 예로, 제2 전극(ELT2)은 원 형상을 가지고, 제1 전극(ELT1)은 각각의 제2 전극(ELT2)을 둘러싸는 링 형상을 가질 수 있다.
또한, 제1 뱅크 패턴(BNK1) 및/또는 제1 컨택 전극(CNE1)은 각각의 제1 전극(ELT1)의 형상에 부합되는 형상을 가질 수 있다. 일 예로, 제1 뱅크 패턴(BNK1) 및 제1 컨택 전극(CNE1)은 제1 전극(ELT1)과 중첩되도록 형성된 링 형상을 가질 수 있다.
유사하게, 제2 뱅크 패턴(BNK2) 및/또는 제2 컨택 전극(CNE2)은 각각의 제2 전극(ELT2)의 형상에 부합되는 형상을 가질 수 있다. 일 예로, 제2 뱅크 패턴(BNK2) 및 제2 컨택 전극(CNE2)은 제2 전극(ELT2)과 중첩되도록 형성된 원 형상을 가질 수 있다.
실시예에 따라, 각각의 화소 영역에는 복수의 제1 전극들(ELT1) 및/또는 제2 전극들(ELT2)이 배치될 수 있다. 일 예로, 각각의 화소 영역에는 적어도 두 쌍의 제1 전극들(ELT1) 및 제2 전극들(ELT2)이 배치될 수 있다. 일 예로, 복수의 제2 전극들(ELT2)이 제2 방향(DR2)을 따라 서로 이격되어 배치될 수 있다. 그리고, 각각의 제2 전극(ELT2)을 둘러싸도록 상기 제2 방향(DR2)을 따라 복수의 제1 전극들(ELT1)이 배치될 수 있다.
실시예에 따라, 복수의 제1 전극들(ELT1)은 서로 일체 또는 비일체로 연결될 수 있다. 일 예로, 적어도 하나의 제1 연결부(CNP1)를 통해 복수의 제1 전극들(ELT1)이 서로 일체로 연결될 수 있다.
실시예에 따라, 복수의 제2 전극들(ELT2)은 서로 일체 또는 비일체로 연결될 수 있다. 일 예로, 복수의 제2 전극들(ELT2)은 서로 이격되어 개별적으로 형성되되, 제2 컨택홀들(CH2) 및 서브 전극 배선(ELI2_2)을 통해 메인 전극 배선(ELI2_1)에 연결될 수 있다.
실시예에 따라, 메인 전극 배선(ELI2_1) 및 서브 전극 배선(ELI2_2)은 제2 전극 배선(ELI2)을 구성하며, 각각 제2 전극들(ELT2)과 동일 또는 상이한 층에 배치될 수 있다. 예를 들어, 메인 전극 배선(ELI2_1)은 제1 및 제2 전극들(ELT1, ELT2)과 동일한 층에 배치되고, 서브 전극 배선(ELI2_2)은 적어도 하나의 절연층을 사이에 개재하고 상기 제1 및 제2 전극들(ELT1, ELT2)과 분리된 층 상에 배치될 수 있다. 일 예로, 서브 전극 배선(ELI2_2)은 도 11a 등에 개시된 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치되어 제2 컨택홀들(CH2)을 통해 제2 전극들(ELT2) 및 메인 전극 배선(ELI2_1)에 전기적으로 연결될 수 있다.
도 14b를 참조하면, 제2 뱅크 패턴(BNK2) 및 제2 컨택 전극(CNE2) 중 적어도 하나는 링 형상으로 형성될 수도 있다. 일 예로, 제2 뱅크 패턴(BNK2)은 각각의 제2 컨택홀(CH2)과 중첩되지 않도록 상기 제2 컨택홀(CH2)에 대응하는 영역에 형성된 개구부를 포함한 링 형상을 가질 수 있다.
도 14c를 참조하면, 제2 컨택홀(CH2)은 각각의 제2 뱅크 패턴(BNK2)이 형성된 영역의 외곽에 배치될 수 있다. 이 경우, 제2 뱅크 패턴(BNK2)이 개구부를 포함하지 않더라도 상기 제2 뱅크 패턴(BNK2)은 제2 컨택홀(CH2)과 중첩되지 않을 수 있다.
상술한 실시예들에서와 같이, 제1 및/또는 제2 전극들(ELT1, ELT2) 등을 비롯하여 화소(PXL)를 구성하는 각각의 전극들, 뱅크 패턴들, 및/또는 절연 패턴들 등은, 바 형상 외에도 원형 등을 비롯한 다양한 형상을 가지도록 변경 실시될 수 있다. 일 예로, 제1 및 제2 전극들(ELT1, ELT2), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 및 제2 뱅크 패턴들(BNK1, BNK2) 및 제1 및 제2 절연 패턴들(INP1, INP2) 각각은, 원형, 타원형 또는 다양한 다각형의 형상을 가지거나, 이에 부합되는 링 형상을 가질 수 있다. 즉, 본 발명에서 화소(PXL)를 구성하는 각각의 전극들, 뱅크 패턴들, 및/또는 절연 패턴들의 형상, 크기, 개수 및/또는 위치 등이 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
BNK1: 제1 뱅크 패턴 BNK2: 제2 뱅크 패턴
BSL: 베이스 층 CNE1: 제1 컨택 전극(제3 전극)
CNE2: 제2 컨택 전극(제4 전극) DA: 표시 영역
DPL: 표시층 ELI1: 제1 전극 배선
ELI2: 제2 전극 배선 EMA: 발광 영역
ELT1: 제1 전극 ELT2: 제2 전극
EP1: 제1 단부 EP2: 제2 단부
INP1: 제1 절연 패턴 INP2: 제2 절연 패턴
INP1': 제1 절연 물질층 INP2': 제2 절연 물질층
INS1: 제1 절연층 INS2: 제2 절연층
LD: 발광 소자 LSU: 광원 유닛
PCL: 회로층 PNL: 표시 패널
PXC: 화소 회로 PXL: 화소
SDW1: 제1 측벽 SDW2: 제2 측벽

Claims (20)

  1. 표시 영역에 배치된 화소를 구비하며,
    상기 화소는,
    서로 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극의 일 영역과, 상기 제1 전극과 상기 제2 전극 사이의 영역 상에 배치되며, 제1 식각 선택비를 가지는 제1 절연층;
    상기 제1 전극과 상기 제2 전극 사이의 영역에서 상기 제1 절연층 상에 배치되며, 제2 식각 선택비를 가지는 제1 절연 패턴;
    상기 제1 절연 패턴 상에 배치되며, 제1 단부 및 제2 단부를 포함하는 발광 소자;
    상기 발광 소자의 제1 단부 및 제2 단부를 노출하도록 상기 발광 소자의 일 영역 상에 배치되며, 상기 제2 식각 선택비를 가지는 제2 절연 패턴; 및
    상기 발광 소자의 제1 단부 및 제2 단부를 각각 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결하는 제3 전극 및 제4 전극을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 절연층은 제1 절연 물질을 포함하며,
    상기 제1 절연 패턴 및 상기 제2 절연 패턴은 상기 제1 절연 물질과 상이한 제2 절연 물질을 포함하는, 표시 장치.
  3. 제1항에 있어서,
    상기 발광 소자는 상기 제1 절연 패턴을 사이에 개재하고 상기 제1 절연층으로부터 이격된, 표시 장치.
  4. 제1항에 있어서,
    상기 제1 절연 패턴은, 상기 제1 절연층 상에서, 상기 발광 소자 및 상기 제2 절연 패턴의 하부에만 국부적으로 배치된, 표시 장치.
  5. 제1항에 있어서,
    상기 발광 소자는, 상기 제1 절연층으로부터 상기 제1 절연 패턴의 두께 이상의 거리만큼 이격된, 표시 장치.
  6. 제1항에 있어서,
    상기 화소는,
    상기 제1 전극의 일 영역 하부에 배치된 제1 뱅크 패턴; 및
    상기 제2 전극의 일 영역 하부에 배치된 제2 뱅크 패턴을 더 포함하는, 표시 장치.
  7. 제6항에 있어서,
    상기 제1 뱅크 패턴은 상기 발광 소자의 제1 단부와 마주하는 제1 측벽을 포함하고,
    상기 제2 뱅크 패턴은 상기 발광 소자의 제2 단부와 마주하는 제2 측벽을 포함하는, 표시 장치.
  8. 제7항에 있어서,
    상기 제3 전극은, 상기 제1 단부 상에 배치되어 상기 제1 측벽의 상부를 경유하여 상기 제1 전극의 상부로 연장되고,
    상기 제4 전극은, 상기 발광 소자의 제2 단부 상에 배치되어 상기 제2 측벽의 상부를 경유하여 상기 제2 전극의 상부로 연장되는, 표시 장치.
  9. 제1항에 있어서,
    상기 화소는, 상기 발광 소자를 포함하여 상기 제1 전극과 상기 제2 전극의 사이에 연결된 복수의 발광 소자들을 구비하며,
    상기 복수의 발광 소자들은, 상기 제2 전극에 비해 상기 제1 전극에 보다 가깝게 위치되는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 전극은 제1 전원에 연결되고,
    상기 제2 전극은 제2 전원에 연결되는, 표시 장치.
  11. 제10항에 있어서,
    상기 화소는, 상기 제1 전원과 상기 제1 전극의 사이에 연결된 화소 회로를 더 포함하며,
    상기 표시 영역은,
    상기 화소 회로의 회로 소자들이 배치되는 회로층; 및
    상기 회로층과 중첩되며, 상기 제1 전극, 상기 제2 전극 및 상기 발광 소자가 배치되는 표시층을 포함하는, 표시 장치.
  12. 베이스 층 상에 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극을 커버하도록 상기 베이스 층 상에 제1 식각 선택비를 가지는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 제2 식각 선택비를 가지는 제1 절연 물질층을 형성하는 단계;
    상기 제1 절연 물질층이 형성된 베이스 층 상에 발광 소자를 공급하고, 상기 발광 소자를 상기 제1 전극과 상기 제2 전극의 사이에 정렬하는 단계;
    상기 제1 절연 물질층 및 상기 발광 소자를 커버하도록 상기 베이스 층 상에 상기 제2 식각 선택비를 가지는 제2 절연 물질층을 형성하는 단계;
    상기 제1 절연 물질층 및 상기 제2 절연 물질층을 식각하여 상기 발광 소자의 제1 단부 및 제2 단부를 노출하는 단계;
    상기 제1 절연층을 식각하여 상기 제1 전극 및 상기 제2 전극의 일 영역을 노출하는 단계; 및
    상기 발광 소자의 제1 단부 및 제2 단부를 각각 상기 제1 전극 및 상기 제2 전극에 전기적으로 연결하는 제3 전극 및 제4 전극을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 절연층은 제1 절연 물질로 형성되며,
    상기 제1 절연 물질층은 상기 제1 절연 물질과 상이한 제2 절연 물질로 형성되는, 표시 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제2 절연 물질층은 상기 제2 절연 물질로 형성되는, 표시 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 절연 물질층 및 상기 제2 절연 물질층을 동시에 식각하며,
    상기 제1 절연 물질층을 식각하여, 상기 발광 소자의 제1 단부 및 제2 단부를 포함하여 상기 발광 소자의 하부에 배치되도록 제1 절연 패턴을 형성하고,
    상기 제2 절연 물질층을 식각하여, 상기 발광 소자의 제1 단부 및 제2 단부를 제외한 상기 발광 소자의 일 영역 상부에 배치되도록 제2 절연 패턴을 형성하는, 표시 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 형성하기 이전에, 상기 베이스 층 상에 제1 뱅크 패턴 및 제2 뱅크 패턴을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 전극은, 상기 제1 뱅크 패턴에 의해 일 영역이 돌출되도록 상기 제1 뱅크 패턴 상에 형성되고,
    상기 제2 전극은, 상기 제2 뱅크 패턴에 의해 일 영역이 돌출되도록 상기 제2 뱅크 패턴 상에 형성되는, 표시 장치의 제조 방법.
  18. 제12항에 있어서,
    상기 발광 소자를 공급 및 정렬하는 단계는,
    상기 제1 전극 및 상기 제2 전극이 형성된 각각의 화소 영역에, 상기 발광 소자를 포함한 복수의 발광 소자들을 공급하는 단계; 및
    상기 제1 전극과 상기 제2 전극의 사이에 전계를 형성하여 상기 발광 소자들을 상기 제1 전극과 상기 제2 전극의 사이에 정렬하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 전극에 비해 상기 제1 전극에 보다 가깝게 위치하도록 상기 발광 소자들을 정렬하는, 표시 장치의 제조 방법.
  20. 제12항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 형성하기 이전에, 상기 베이스 층 상에 화소 회로를 포함한 회로층을 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
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