WO2023287140A1 - 표시 장치 및 그 제조 방법 - Google Patents

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WO2023287140A1
WO2023287140A1 PCT/KR2022/010064 KR2022010064W WO2023287140A1 WO 2023287140 A1 WO2023287140 A1 WO 2023287140A1 KR 2022010064 W KR2022010064 W KR 2022010064W WO 2023287140 A1 WO2023287140 A1 WO 2023287140A1
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light emitting
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semiconductor layer
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이세현
김동우
신민경
창학선
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삼성디스플레이 주식회사
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    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Definitions

  • the present disclosure relates to a display device and a manufacturing method thereof.
  • An object of the present disclosure is to provide a display device having improved luminous efficiency and preventing short circuit defects between electrode components, and a manufacturing method thereof.
  • the first electrode and the second electrode disposed on the substrate;
  • a first semiconductor layer including a semiconductor of a first type, a second semiconductor layer including a semiconductor of a second type different from the first type, and an active layer disposed between the first semiconductor layer and the second semiconductor layer.
  • At least one light emitting element including; and a third electrode disposed on the substrate and electrically connected to the second electrode.
  • a display device may include, and at least a portion of the third electrode may be disposed between the first electrode and the second electrode when viewed from a plan view.
  • the second electrode and the third electrode may physically contact each other.
  • the first electrode and the second electrode may be spaced apart in a first direction
  • the first electrode and the third electrode may be spaced apart in the first direction
  • the first electrode, the The second electrode and the third electrode may extend in a second direction crossing the first direction.
  • the first semiconductor layer may be closer to the second electrode than the first electrode, and the second semiconductor layer may be closer to the first electrode than the second electrode.
  • a height of the first semiconductor layer based on a direction from the semiconductor layer to the second semiconductor layer may be greater than that of the second semiconductor layer.
  • the first semiconductor layer may include an N-type semiconductor
  • the second semiconductor layer may include a P-type semiconductor.
  • the second semiconductor layer may overlap the first electrode when viewed from a plan view.
  • the active layer may be closer to the first electrode than the second electrode when viewed on a plane.
  • the first electrode may not overlap the third electrode when viewed from a plan view
  • the second electrode may overlap the third electrode when viewed from a plan view
  • the at least one light emitting element may include a light emitting element overlapping the first electrode when viewed on a plane
  • the third electrode may include a first light emitting element overlapping the light emitting element when viewed on a plane. region and a second region overlapping the second electrode, and the first region and the second region may be spaced apart from each other.
  • the first electrode and the second electrode may be spaced apart by a first distance
  • the first electrode and the third electrode may be spaced apart by a second distance
  • the first electrode and the second electrode may be spaced apart from each other.
  • the first distance between the electrodes may be greater than the second distance between the first electrode and the third electrode.
  • the distal end of the third electrode may be separated from the second electrode by a third distance
  • the first distance may be about 3 ⁇ m or more
  • the third distance may be about 1 ⁇ m to about 2.5 ⁇ m.
  • an insulating unit that may be disposed on the substrate; It may further include, and the insulating part and the third electrode may be disposed on the same layer.
  • the first electrode may be disposed on the insulating part, and a distance between the first electrode and the substrate may be the same as a distance between the second electrode and the substrate.
  • the third electrode may include a reflective material.
  • connection pattern that may be disposed on the substrate; It may further include, and the connection pattern and the third electrode may be disposed on the same layer.
  • the distance between the first electrode and the substrate may be smaller than the distance between the second electrode and the substrate.
  • it may further include an insulating film overlapping the first electrode and the second electrode when viewed on a plane, wherein the insulating film has a first thickness in a region overlapping the first electrode when viewed on a plane. may have a second thickness in a region overlapping the second electrode and the third electrode when viewed in a plan view, and the first thickness may be greater than the second thickness of the insulating layer.
  • the light emitting device may include a first semiconductor layer including a first type semiconductor, a second semiconductor layer including a second type semiconductor different from the first type, and the first semiconductor layer and an active layer disposed between the second semiconductor layer, wherein the disposing of the first electrode and the second electrode may include electrically connecting the second electrode and the third electrode; and disposing at least a portion of the third electrode between the first electrode and the second electrode when viewed from a plane.
  • the forming of the electric field may include outputting a first electrical signal from the first electrode; outputting a second electrical signal from the second electrode and the third electrode; and providing an alignment electric field to an area where the light emitting element is disposed, wherein the alignment electric field may be based on the first electrical signal and the second electrical signal.
  • the third electrode may include a distal end relative to the second electrode, and at least a portion of the second electrical signal may be provided from the distal end of the third electrode.
  • a display device having improved luminous efficiency and preventing a short circuit defect between electrode components and a manufacturing method thereof may be provided.
  • FIG. 1 and 2 are schematic perspective views and schematic cross-sectional views illustrating a light emitting device according to an embodiment.
  • FIG 3 is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 4 is a schematic plan view of a pixel according to an exemplary embodiment.
  • FIG. 8 is an enlarged view of the EA1 region of FIG. 5 .
  • FIG. 9 is an enlarged view of the EA2 region of FIG. 7 .
  • FIG. 10 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • 11, 12, 14, and 16 are schematic cross-sectional views of process steps related to a method of manufacturing a display device according to an exemplary embodiment.
  • FIG. 13 and 15 are schematic plan views of process steps related to a manufacturing method of a display device according to an exemplary embodiment.
  • first, second, etc. may be used in the specification to describe various elements, it will be understood that the elements should not be limited by these terms. These terms are only used to distinguish one component from another. For example, a first element may be termed a second element, and similarly, a second element may also be termed a first element, without departing from the scope of the present disclosure.
  • spatially relative terms “below”, “lower”, “above”, “upper”, etc. may be used for ease of description to express a relationship between one component and another as shown in the figures. . It will be understood that spatially relative terms are intended to include other orientations of the device in use or operation in addition to the orientations shown in the figures. For example, when a device shown in the drawing is inverted, a device located 'below' or 'lower' another device may be positioned on top of the other device. Thus, the exemplary terms “below” or “lower” may include both lower and upper positions. Devices can also be oriented in different directions, so spatially relative terms can be interpreted differently depending on the orientation.
  • connection to may include a physical or electrical connection or coupling.
  • overlapping means that a first object can be above or below or to the side of a second object, and vice versa. Additionally, the term “overlapping” may include opposing, extending, covering or partially covering a layer, stack, or surface, or the like, or any other suitable term understood and understood by one skilled in the art.
  • opposite means that the first component may directly or indirectly oppose the second component.
  • the third component is interposed between the first and second components, the first component and the second component are still facing but indirectly facing each other.
  • the present disclosure relates to a display device and a manufacturing method thereof.
  • FIGS. 1 to 16 a display device and a manufacturing method thereof according to an exemplary embodiment will be described with reference to FIGS. 1 to 16 .
  • 1 and 2 illustrate the light emitting element LD included in the display device according to the exemplary embodiment.
  • 1 and 2 are schematic perspective views and schematic cross-sectional views illustrating a light emitting device according to an embodiment.
  • 1 and 2 illustrate the pillar-shaped light emitting device LD, but the type and/or shape of the light emitting device LD is not limited thereto. It should be understood that the shapes disclosed in the specification may include shapes substantially the same as or similar to the recited shapes.
  • the light emitting element LD is interposed between a first semiconductor layer SEC1, a second semiconductor layer SEC2, and a first semiconductor layer SEC1 and a second semiconductor layer SEC2.
  • An active layer (AL) may be included.
  • the light emitting element LD includes the first semiconductor layer SEC1 and the active layer AL sequentially stacked along the length L direction. ), and a second semiconductor layer SEC2.
  • the light emitting element LD may further include an electrode layer ELL.
  • the light emitting element LD may be provided in a columnar shape extending in one direction.
  • the light emitting element LD may have a first end EP1 and a second end EP2.
  • a first semiconductor layer SEC1 may be disposed adjacent to the first end EP1 of the light emitting element LD.
  • a second semiconductor layer SEC2 may be disposed adjacent to the second end EP2 of the light emitting element LD.
  • the light emitting element LD may be a light emitting element manufactured in a pillar shape through an etching method or a method within the spirit and scope of the present disclosure.
  • the column shape encompasses a rod-like shape or bar-like shape that is long in the length (L) direction (ie, the aspect ratio is greater than 1), such as a circular column or a polygonal column, and its cross-section
  • the shape of is not particularly limited.
  • the length L of the light emitting element LD may be greater than the diameter D (or the width of the cross section).
  • the light emitting device LD may have a size of a nanometer scale or a micrometer scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or a length L ranging from a nanoscale to a microscale.
  • the size of the light emitting element LD is not limited thereto, and the size of the light emitting element LD depends on design conditions of various devices using the light emitting device using the light emitting element LD as a light source, for example, a display device. It can be changed in various ways.
  • the first semiconductor layer SEC1 may be a first conductivity type semiconductor layer.
  • the first semiconductor layer SEC1 may include an N-type semiconductor layer.
  • the first semiconductor layer SEC1 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is an N-type semiconductor doped with a first conductivity-type dopant such as Si, Ge, or Sn. may contain layers.
  • the material constituting the first semiconductor layer SEC1 is not limited thereto, and the first semiconductor layer SEC1 may be formed of various other materials.
  • the active layer AL may be disposed on the first semiconductor layer SEC1.
  • the active layer AL may be disposed between the first semiconductor layer SEC1 and the second semiconductor layer SEC2.
  • the active layer AL may include any one of AlGalnP, AlGaP, AllnGaN, InGaN, and AlGaN.
  • the active layer AL when the active layer AL is intended to emit red light, the active layer AL may include AlGalnP and/or InGaN.
  • the active layer AL when the active layer AL is intended to emit green light or blue light, the active layer AL may include InGaN.
  • the active layer AL may include any one of AlGalnP, AlGaP, AllnGaN, InGaN, and AlGaN.
  • the active layer AL when the active layer AL is intended to emit red light, the active layer AL may include AlGalnP and/or InGaN.
  • the active layer AL when the active layer AL is intended to emit green light or blue light, the active layer AL may include InGaN.
  • the active layer AL may have a single-quantum well or multi-quantum well structure.
  • the second semiconductor layer SEC2 is disposed on the active layer AL and may include a semiconductor layer of a different type from that of the first semiconductor layer SEC1.
  • the second semiconductor layer SEC2 may include a P-type semiconductor layer.
  • the second semiconductor layer SEC2 includes a semiconductor material of at least one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a P-type semiconductor layer doped with a second conductivity-type dopant such as Mg or Be. can include
  • the material constituting the second semiconductor layer SEC2 is not limited thereto, and various other materials may constitute the second semiconductor layer SEC2.
  • the height of the first semiconductor layer SEC1 may be greater than that of the second semiconductor layer SEC2.
  • the electrode layer ELL may be formed on the second semiconductor layer SEC2.
  • the electrode layer ELL may include metal or metal oxide.
  • the electrode layer ELL may include at least one of Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, and oxides or alloys thereof.
  • the light emitting element LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting element LD, electron-hole pairs are coupled in the active layer AL, and light may be emitted from the light emitting element LD.
  • the light emitting element LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the light emitting element LD may further include an insulating film INF provided on a surface thereof.
  • the insulating film INF may be formed on the surface of the light emitting device LD to surround at least the outer surface of the active layer AL, and further surround one region of the first and second semiconductor layers SEC1 and SEC2.
  • the insulating film INF may be composed of a single film or a plurality of films.
  • the insulating layer INF may include a first insulating layer including a first material and a second insulating layer including a second material different from the first material and disposed on the first insulating layer.
  • the insulating film INF may expose both ends of the light emitting elements LD having different polarities.
  • the insulating layer INF may expose the electrode layer ELL adjacent to the second end EP2 and the first semiconductor layer SEC1 adjacent to the first end EP1 of the light emitting element LD.
  • the insulating layer INF may expose side portions of the first and second semiconductor layers SEC1 and SEC2.
  • the insulating film INF may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and titanium oxide (TiO x ). may contain one.
  • the insulating layer INF may prevent an electrical short circuit that may occur when the active layer AL contacts a conductive material other than the first semiconductor layer SEC1 and the second semiconductor layer SEC2.
  • the insulating film INF may minimize surface defects of the light emitting element LD to improve the lifespan and efficiency of the light emitting element LD.
  • the insulating film INF can prevent a short circuit that may occur between the light emitting devices LDs.
  • a light emitting device including the light emitting element LD described above may be used in various types of devices requiring a light source, including a display device.
  • light emitting elements LD are disposed in each pixel (refer to 'PXL' in FIG. 3 ) of a display panel (refer to 'PNL' in FIG. 3 ), and the light emitting elements LD are disposed in each pixel PXL.
  • the application field of the light emitting element LD is not limited to the above example.
  • the light emitting device LD may be used in other types of devices requiring a light source, such as a lighting device.
  • FIG 3 is a schematic plan view illustrating a display device according to an exemplary embodiment.
  • a display device for example, a display panel provided (or disposed) in the display device ( PNL).
  • the display panel PNL may include a pixel PXL including a light emitting element LD.
  • a pixel PXL including a light emitting element LD.
  • FIG. 3 the structure of the display panel PNL is briefly illustrated with the display area DA as the center.
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads not shown may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and pixels PXL disposed on the substrate SUB.
  • the pixel PXL may include a first pixel PXL1 , a second pixel PXL2 , and a third pixel PXL3 .
  • the substrate SUB forms a base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, a flexible substrate made of plastic or metal (or thin film), or at least one insulating layer.
  • the material and/or physical properties of the substrate SUB are not particularly limited.
  • the display panel PNL may include a display area DA and a non-display area NDA.
  • the non-display area NDA may mean an area other than the display area DA.
  • the display area DA may mean an area where the pixel PXL is disposed.
  • the non-display area NDA may refer to an area in which the pixels PXL are not disposed.
  • various wires, pads, and/or embedded circuits connected to the pixels PXL of the display area DA may be disposed.
  • the pixels PXL may be regularly arranged (or arranged) according to a stripe or PENTILETM arrangement structure.
  • the arrangement structure of the pixels PXL is not limited thereto, and the pixels PXL may be arranged (or arranged) in the display area DA in various structures and/or methods.
  • two or more types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • a first pixel PXL1 emitting light of a first color a second pixel PXL2 emitting light of a second color
  • a second pixel PXL2 emitting light of a third color are provided in the display area DA.
  • 3 pixels PXL3 may be arranged (or arranged).
  • At least one of the first to third pixels PXL1 , PXL2 , and PXL3 disposed adjacent to each other may form one pixel unit for emitting light of various colors.
  • each of the first to third pixels PXL1 , PXL2 , and PXL3 may be sub-pixels emitting light of a predetermined color.
  • the first pixel PXL1 may be a red pixel emitting red light
  • the second pixel PXL2 may be a green pixel emitting green light
  • the third pixel PXL3 may be a blue pixel. It may be a blue pixel emitting light of
  • the color, type, and/or number of pixels PXL forming each of the pixel units are not limited to the mentioned examples.
  • the pixel PXL may include at least one light source.
  • the light source may be driven by a control signal (eg, a scan signal and a data signal) and power.
  • the light source may be the light emitting device LD described above with reference to FIGS. 1 and 2 .
  • the pixel PXL may be an active pixel.
  • the type, structure, and/or driving method of the pixels PXL applicable to the display device are not particularly limited.
  • each pixel PXL may be a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIG. 4 is a schematic plan view of a pixel according to an exemplary embodiment.
  • the pixel PXL illustrated in FIG. 4 may be any one of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 described above with reference to FIG. 3 .
  • the pixel PXL includes first to eighth electrodes ELT1 to ELT8, a third electrode ELT3, light emitting elements LD, a bank BNK, a bank pattern BNP, and a th First to fifth contact electrodes CNE1 to CNE5 may be included.
  • the light emitting elements LD may include first to fourth light emitting elements LDs1 to LDs4.
  • the third electrode ELT3 includes the 3-1 electrode ELT3-1, the 3-2 electrode ELT3-2, the 3-3 electrode ELT3-3, and the 3-4 electrode ELT3-4. ) may be included.
  • the third electrode ELT3 may be referred to as a sacroelectrode.
  • the light emitting elements LD may be disposed in the light emitting area EMA.
  • the light emitting area EMA may mean an area from which light is emitted.
  • the light emitting area EMA may be provided in a form surrounded by the bank BNK.
  • the light emitting area EMA may refer to an area in which the bank BNK is not disposed.
  • the non-emission area NEA may refer to an area in which no light is emitted.
  • the non-emission area NEA may refer to an area in which the bank BNK may be arranged (or disposed).
  • the first light emitting element LDs1 may be disposed between the first electrode ELT1 and the second electrode ELT2.
  • the first light-emitting element LDs1 may be disposed between the 3-1 electrode ELT3-1 and the first electrode ELT1.
  • the first light emitting element LDs1 may be arranged (or disposed) along the second direction DR2 between the 3-1 electrode ELT3 - 1 and the first electrode ELT1 when viewed from a plan view.
  • the 3-1 electrode ELT3 - 1 may have a shape extending along the second direction DR2 . At least a portion of the 3-1 electrode ELT3 - 1 may be disposed between the first electrode ELT1 and the second electrode ELT2 when viewed from a plan view. The 3-1 electrode ELT3 - 1 may be spaced apart from the first electrode ELT1 along the first direction DR1 . The 3-1st electrode ELT3 - 1 and the first electrode ELT1 may define a yarn area where the first light emitting element LDs1 is disposed. The first direction DR1 and the second direction DR2 may cross or intersect each other.
  • the second light emitting element LDs2 may be disposed between the third electrode ELT3 and the fourth electrode ELT4.
  • the second light emitting element LDs2 may be disposed between the 3-2 electrode ELT3-2 and the fourth electrode ELT4.
  • the second light emitting element LDs2 may be arranged (or disposed) along the second direction DR2 between the 3-2 electrode ELT3-2 and the fourth electrode ELT4 when viewed from a plan view.
  • the 3-2 electrode ELT3 - 2 may have a shape extending along the second direction DR2 . At least a portion of the 3-2 electrode ELT3 - 2 may be disposed between the third electrode ELT3 and the fourth electrode ELT4 when viewed from a plan view. The 3-2 electrode ELT3 - 2 may be spaced apart from the fourth electrode ELT4 along the first direction DR1 . The 3-2 electrode ELT3 - 2 and the fourth electrode ELT4 may define a fourth area where the second light emitting element LDs2 is disposed.
  • the third light emitting element LDs3 may be disposed between the fifth electrode ELT5 and the sixth electrode ELT6.
  • the third light emitting element LDs3 may be disposed between the 3-3 electrode ELT3-3 and the fifth electrode ELT5.
  • the third light emitting element LDs3 may be arranged (or disposed) along the second direction DR2 between the 3-3 electrode ELT3-3 and the fifth electrode ELT5 when viewed from a plan view.
  • the 3-3 electrode ELT3 - 3 may have a shape extending along the second direction DR2 . At least a portion of the 3-3 electrode ELT3 - 3 may be disposed between the fifth electrode ELT5 and the sixth electrode ELT6 when viewed from a plan view. The 3-3 electrode ELT3 - 3 may be spaced apart from the fifth electrode ELT5 along the first direction DR1 . The 3-3 electrode ELT3 - 3 and the fifth electrode ELT5 may define a fourth area where the third light emitting element LDs3 is disposed.
  • the fourth light emitting element LDs4 may be disposed between the seventh electrode ELT7 and the eighth electrode ELT8.
  • the fourth light emitting element LDs4 may be disposed between the third and fourth electrodes ELT3 - 4 and the eighth electrode ELT8 .
  • the fourth light emitting element LDs4 may be arranged (or disposed) along the second direction DR2 between the third and fourth electrodes ELT3 - 4 and the eighth electrode ELT8 when viewed from a plan view.
  • the third and fourth electrodes ELT3 - 4 may have a shape extending along the second direction DR2 . At least a portion of the third and fourth electrodes ELT3 - 4 may be disposed between the seventh electrode ELT7 and the eighth electrode ELT8 when viewed from a plan view. The third-fourth electrode ELT3 - 4 may be spaced apart from the eighth electrode ELT8 along the first direction DR1 . The third-fourth electrodes ELT3 - 4 and the eighth electrode ELT8 may define a fourth light emitting element LDs4 disposed in a fourth area.
  • a pair of electrodes forming each serial end among the first to eighth electrodes ELT1 to ELT8 may be disposed adjacent to an area where the light emitting element LD may be arranged (or disposed). there is.
  • the first to eighth electrodes ELT1 to ELT8 may extend along the second direction DR2 and be spaced apart from each other along the first direction DR1 .
  • each of the first to eighth electrodes ELT1 to ELT8 may be arranged (or disposed) on the bank pattern BNP.
  • the first electrode ELT1 and the second electrode ELT2 may be disposed on the bank pattern BNP.
  • the first electrode ELT1 and the second electrode ELT2 disposed on the bank pattern BNP may reflect light emitted from the light emitting element LD, and thus, the light emitting efficiency of the pixel PXL may be improved.
  • At least a portion of the light emitting element LD overlaps at least a portion of the first to eighth electrodes ELT1 to ELT8, so that light emitting efficiency may be improved.
  • the active layer AL of the first light emitting device LDs1 overlaps the first electrode ELT1 to improve light emitting efficiency. Details thereof will be described with reference to FIGS. 5 and 8 .
  • the first to eighth electrodes ELT1 to ELT8 may be pixel electrodes of each pixel PXL. After a portion of any one of the first to eighth electrodes ELT1 to ELT8 is formed as an alignment wire, it is disconnected between adjacent pixels PXL and/or between the light emitting regions EMA of each pixel PXL. Each pixel electrode may be separated.
  • the first to eighth electrodes ELT1 to ELT8 may be electrically connected to the light emitting element LD through contact electrodes (eg, first to fifth contact electrodes CNE1 to CNE5).
  • the first light emitting device LDs1 , the second light emitting device LDs2 , the third light emitting device LDs3 , and the fourth light emitting device LDs4 may be connected in series.
  • the first contact electrode CNE1 is disposed on the first light emitting device LDs1 and the first electrode ELT1 of the first series stage, and connects the first light emitting device LDs1 of the first series stage to the first electrode ( ELT1) can be connected.
  • the second contact electrode CNE2 is disposed on the first light emitting device LDs1 and the second electrode ELT2 of the first series stage, and connects the first light emitting device LDs1 of the first series stage to the second electrode ( ELT2) can be connected.
  • the second contact electrode CNE2 is disposed on the second light emitting element LDs2 and the third electrode ELT3 of the second series stage, and connects the second light emitting element LDs2 of the second series stage to the third electrode ( ELT3) can be connected.
  • the third contact electrode CNE3 is disposed on the second light emitting element LDs2 and the fourth electrode ELT4 of the second series stage, and connects the second light emitting element LDs2 of the second series stage to the fourth electrode ( ELT4) can be connected.
  • the third contact electrode CNE3 is disposed on the third light emitting device LDs3 and the fifth electrode ELT5 of the third series stage, and connects the third light emitting device LDs3 of the third series stage to the fifth electrode ( ELT5) can be connected.
  • the fourth contact electrode CNE4 is disposed on the third light emitting device LDs3 and the sixth electrode ELT6 of the third series stage, and connects the third light emitting device LDs3 of the third series stage to the sixth electrode ( ELT6) can be connected.
  • the fourth contact electrode CNE4 is disposed on the fourth light emitting element LDs4 and the seventh electrode ELT7 of the fourth series stage, and connects the fourth light emitting element LDs4 of the fourth series stage to the seventh electrode ( ELT7).
  • the fifth contact electrode CNE5 is disposed on the fourth light emitting device LDs4 and the eighth electrode ELT8 of the fourth series stage, and connects the fourth light emitting device LDs4 of the fourth series stage to the eighth electrode ( ELT8).
  • FIG. 4 a structure in which the first to fourth light emitting elements LDs1 to LDs4 are arranged (or arranged) in series has been described, but is not limited thereto.
  • the structure of the pixel PXL according to the embodiment is not limited to the above-described example, and the pixel PXL including various electrode connection structures may be provided according to the embodiment.
  • FIG. 5 is a schematic cross-sectional view along lines I to I′ of FIG. 4 .
  • a pixel PXL may include a substrate SUB, a pixel circuit unit PCL, and a display element unit DPL.
  • the first light emitting element LDs1 among the light emitting elements LD is described as a standard.
  • the third electrodes ELT3, the 3-1 electrode ELT3-1 will be described as a reference.
  • the first to eighth electrodes ELT1 to ELT8 the first electrode ELT1, the second electrode ELT2, and the eighth electrode ELT8 will be described as reference.
  • the substrate SUB may form a base surface of the pixel PXL.
  • the substrate SUB may be a rigid or flexible substrate.
  • the substrate SUB may include a rigid material or a flexible material, but is not limited to the above example.
  • the pixel circuit unit PCL includes a buffer film BFL, a back gate electrode BGE, a transistor Tr, a gate insulating film GI, a first interlayer insulating film ILD1, a second interlayer insulating film ILD2, and a bridge pattern BRP. ), a power line PL, a first contact portion CNT1 , a second contact portion CNT2 , and a protective layer PSV.
  • the buffer layer BFL may be positioned on the substrate SUB.
  • the buffer layer BFL may prevent impurities from diffusing from the outside.
  • the buffer layer BFL may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the back gate electrode BGE may be positioned (or disposed) on the substrate SUB.
  • the back gate electrode BGE may overlap the gate electrode GE when viewed from a plan view.
  • the transistor Tr may be a thin film transistor. According to one embodiment, the transistor Tr may be a driving transistor.
  • the transistor Tr may include an active layer ACT, a first transistor electrode TE1 , a second transistor electrode TE2 , and a gate electrode GE.
  • the active layer ACT may mean a semiconductor layer.
  • the active layer ACT may be disposed on the buffer layer BFL.
  • the active layer ACT may include at least one of polysilicon, amorphous silicon, and an oxide semiconductor.
  • the active layer ACT may include a first contact area contacting the first transistor electrode TE1 and a second contact area contacting the second transistor electrode TE2 .
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • An area between the first contact area and the second contact area may be a channel area.
  • the channel region may be an intrinsic semiconductor pattern not doped with impurities.
  • the gate electrode GE may be disposed on the gate insulating layer GI.
  • a position of the gate electrode GE may correspond to a position of a channel region of the active layer ACT.
  • the gate electrode GE may be disposed on the channel region of the active layer ACT with the gate insulating layer GI interposed therebetween.
  • a gate insulating layer GI may be disposed on the active layer ACT.
  • the gate insulating layer GI may include an inorganic material.
  • the gate insulating layer GI may include at least one of silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the gate insulating layer GI may include an organic material.
  • the first interlayer insulating layer ILD1 may be positioned on the gate electrode GE. Like the gate insulating layer GI, the first interlayer insulating film ILD1 includes at least one of silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ). can include
  • the first transistor electrode TE1 and the second transistor electrode TE2 may be positioned on the first interlayer insulating layer ILD1.
  • the first transistor electrode TE1 penetrates the gate insulating film GI and the first interlayer insulating film ILD1 and contacts the first contact region of the active layer ACT, and the second transistor electrode TE2 passes through the gate insulating film GI. ) and the first interlayer insulating layer ILD1 to contact the second contact region of the active layer ACT.
  • the first transistor electrode TE1 may be a source electrode
  • the second transistor electrode TE2 may be a drain electrode, but is not limited thereto.
  • the second interlayer insulating layer ILD2 may be positioned on the first transistor electrode TE1 and the second transistor electrode TE2 .
  • the second interlayer insulating layer ILD2 may include an inorganic material.
  • the inorganic material materials exemplified in the first interlayer insulating film ILD1 and the gate insulating film GI, for example, silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ) , And aluminum oxide (AlO x ) It may include at least one of.
  • the second interlayer insulating layer ILD2 may include an organic material.
  • the bridge pattern BRP may be disposed on the second interlayer insulating layer ILD2.
  • the bridge pattern BRP may be connected to the first transistor electrode TE1 through a contact hole penetrating the second interlayer insulating layer ILD2.
  • the power line PL may be disposed on the second interlayer insulating layer ILD2.
  • the power line PL may be connected to the eighth electrode ELT8 through the second contact portion CNT2.
  • the power line PL may supply power to the fourth light emitting element LDs4 described above with reference to FIG. 4 .
  • the passivation layer PSV may be positioned on the second interlayer insulating layer ILD2.
  • the passivation layer PSV may cover the bridge pattern BRP and the power line PL (or overlap the bridge pattern BRP and the power line PL).
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or the organic insulating layer disposed on the inorganic insulating layer, but is not limited thereto.
  • a first contact unit CNT1 connected to one area of the bridge pattern BRP and a second contact unit CNT2 connected to one area of the power line PL may be formed in the passivation layer PSV.
  • the display element unit DPL may be disposed on the pixel circuit unit PCL.
  • the display element unit DPL includes an insulation unit 400, a 3-1 electrode ELT3-1, a bank pattern BNP, a first electrode ELT1, a second electrode ELT2, and an eighth electrode ELT8.
  • the insulation unit 400 may be disposed on the passivation layer PSV.
  • the insulation unit 400 may include an organic material and/or an inorganic material, but is not limited to the above example. At least a portion of the first contact portion CNT1 and the second contact portion CNT2 may be formed in the insulating portion 400 .
  • the insulation unit 400 may be disposed on the same layer as the 3-1 electrode ELT3-1.
  • the insulating part 400 may be disposed in an area where the 3-1 electrode ELT3-1 is not disposed, and may be formed thin or not located in an area where the 3-1 electrode ELT3-1 is disposed.
  • the insulation unit 400 may prevent the first electrode ELT1 and the second electrode ELT2 formed on the insulation unit 400 from being positioned at different heights.
  • the 3-1 electrode ELT3 - 1 may be disposed on the passivation layer PSV.
  • the 3-1 electrode ELT3 - 1 may be disposed between adjacent bank patterns BNP. At least a portion of the 3-1 electrode ELT3 - 1 may be disposed between the first electrode ELT1 and the second electrode ELT2 when viewed from a plan view.
  • At least a portion of the 3-1 electrode ELT3-1 may be disposed under the second electrode ELT2. At least a portion of the 3-1 electrode ELT3 - 1 may be positioned between the second electrode ELT2 and the substrate SUB. According to an embodiment, the 3-1 electrode ELT3 - 1 may be disposed on the same layer as the insulating part 400 .
  • the 3-1 electrode ELT3-1 may include a transparent conductive material.
  • the 3-1 electrode ELT3-1 includes any one of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO x ), and indium tin zinc oxide (ITZO). can do.
  • ZnO x may include ZnO and/or ZnO 2 .
  • the 3-1 electrode ELT3-1 may include a reflective material.
  • the 3-1 electrode ELT3-1 includes Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, It may include at least one of Ti and Cu.
  • the 3-1 electrode ELT3-1 includes a reflective material, the 3-1 electrode ELT3-1 disposed under the first light emitting element LDs1 reflects light to improve light emitting efficiency. can do.
  • the 3-1 electrode ELT3-1 may be electrically connected to the second electrode ELT2.
  • the 3-1 electrode ELT3-1 and the second electrode ELT2 may be in physical contact and electrically connected to each other.
  • the insulating part 400 is interposed between the 3-1 electrode ELT3-1 and the second electrode ELT2, and the 3-1 electrode ELT3-1 and The second electrodes ELT2 may be electrically connected to each other through the aforementioned contact hole formed in the insulating part 400 . (See Fig. 6)
  • the pixel PXL may further include a connection pattern 230 .
  • 6 may be a schematic cross-sectional view for explaining a connection pattern included in a pixel. 6 is a schematic cross-sectional view along lines I to I′ of FIG. 4 . Unlike the pixel PXL shown in FIG. 5 , the pixel PXL of FIG. 6 may further include a connection pattern 230 .
  • connection pattern 230 may include a first connection pattern 232 and a second connection pattern 234 .
  • the first connection pattern 232 may be electrically connected to the first contact portion CNT1
  • the second connection pattern 234 may be electrically connected to the second contact portion CNT2 .
  • connection pattern 230 may be formed at the same time as the 3-1 electrode ELT3-1.
  • the connection pattern 230 may be patterned together with the 3-1 electrode ELT3-1 within a single process.
  • contact holes are formed in the insulating part 400, and the first connection pattern 232 may be electrically connected to the first electrode ELT1 through any one of the contact holes.
  • the second connection pattern 234 may be electrically connected to the second electrode ELT2 through another one of the contact holes.
  • the 3-1 electrode ELT3-1 may be electrically connected through another one of the contact holes.
  • the pixel PXL may not include the insulating portion 400 .
  • 7 may be a schematic cross-sectional view for explaining a structure in which an insulating part is not included in a pixel.
  • 7 is a schematic cross-sectional view along lines I to I′ of FIG. 4 .
  • the pixel PXL of FIG. 7 does not include the insulating portion 400 .
  • the insulation unit 400 described above with reference to FIG. 5 may not be disposed on the passivation layer PSV.
  • the 3-1 electrode ELT3 - 1 is disposed on the passivation layer PSV, and at least a portion of each of the first electrode ELT1 and the second electrode ELT2 may be disposed on the passivation layer PSV.
  • the first electrode ELT1 may be electrically connected to the bridge pattern BRP through the first contact portion CNT1.
  • the second electrode ELT2 may be electrically connected to the power line PL through the second contact portion CNT2.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other at different distances from the substrate SUB (or the passivation layer PSV of the pixel circuit unit PCL).
  • the first electrode ELT1 may be disposed on the passivation layer PSV
  • the second electrode ELT2 may be disposed on the 3-1 electrode ELT3 - 1 disposed on the passivation layer PSV. there is.
  • the first electrode ELT1 , the second electrode ELT2 , and the eighth electrode ELT8 may be disposed on the passivation layer PSV. According to an embodiment, at least a portion of each of the first electrode ELT1 and the second electrode ELT2 may be disposed on the bank pattern BNP, and thus the light emitting efficiency of the first light emitting element LDs1 is improved. It can be.
  • the first electrode ELT1 may be electrically connected to the bridge pattern BRP through the first contact portion CNT1, and a first power may be supplied to the first electrode ELT1.
  • the second electrode ELT2 is electrically connected to one wire, and a second power source different from the first power source may be supplied to the second electrode ELT2 .
  • the eighth electrode ELT8 may be electrically connected to the power line PL through the second contact portion CNT2 to receive power.
  • the second electrode ELT2 may be disposed on the third-first electrode ELT3-1.
  • the second electrode ELT2 may overlap the 3-1 electrode ELT3-1.
  • the second electrode ELT2 may contact at least a portion of the 3-1 electrode ELT3-1, and the second electrode ELT2 and the 3-1 electrode ELT3-1 are connected to each other. can be electrically connected.
  • an insulating layer may be interposed between the second electrode ELT2 and the 3-1 electrode ELT3-1, and the second electrode ELT2 and the 3-1 electrode ELT3-1 may be electrically connected through a contact hole formed in the insulating layer.
  • the first insulating layer INS1 may be disposed on at least a portion of each of the first electrode ELT1 , the second electrode ELT2 , the eighth electrode ELT8 , and the 3-1 electrode ELT3 - 1 .
  • the first insulating film INS1 stabilizes the electrical connection to the 3-1 electrode ELT3-1, the first electrode ELT1, the second electrode ELT2, and/or the eighth electrode ELT8, and effect can be attenuated.
  • the first insulating layer INS1 may include an organic material and/or an inorganic material.
  • the first insulating layer INS1 may include silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and titanium oxide (TiO x ). It may include one, but is not limited thereto.
  • the first light emitting element LDs1 may be disposed on the first insulating layer INS1.
  • the first light emitting element LDs1 may be arranged (or disposed) in a shade area defined by the first electrode ELT1 , the second electrode ELT2 , and the 3-1 electrode ELT3 - 1 .
  • the first light emitting element LDs1 has a first end EP1 facing the second electrode ELT2 and a second end EP2 facing the first electrode ELT1. can be placed facing up.
  • the first semiconductor layer SEC1 of the first light emitting element LDs1 is disposed adjacent to (or may be close to) the second electrode ELT2
  • the second semiconductor layer of the first light emitting element LDs1 SEC2 may be disposed adjacent to (or close to) the first electrode ELT1.
  • the active layer AL of the first light emitting element LDs1 may be disposed adjacent to (or close to) the first electrode ELT1 compared to the second electrode ELT2.
  • the first light emitting element LDs1 may overlap the first electrode ELT1.
  • the active layer AL of the first light emitting element LDs1 may overlap the first electrode ELT1 when viewed from a plan view.
  • the second insulating layer INS2 may be disposed on the first light emitting element LDs1.
  • the second insulating layer INS2 may overlap the active layer AL of the first light emitting element LDs1.
  • the second insulating film INS2 is provided on the rear surface of the first light emitting element LDs1 during the manufacturing process, and the cavity (or groove) defined by the step of the first insulating film INS1 is formed. At least part of it can be filled.
  • the second insulating layer INS2 may include any one of the materials described above with reference to the first insulating layer INS1, but is not limited to the above-described example.
  • the first contact electrode CNE1 may be disposed on the first insulating layer INS1.
  • the first contact electrode CNE1 may be electrically connected to the first light emitting element LDs1.
  • the first contact electrode CNE1 may be electrically connected to the first electrode ELT1 through the first contact hole CH1 formed in the first insulating layer INS1.
  • the second contact electrode CNE2 may be disposed on the first insulating layer INS1.
  • the second contact electrode CNE2 may be electrically connected to the first light emitting element LDs1.
  • the second contact electrode CNE2 may be electrically connected to the second electrode ELT2 through a second contact hole CH2 formed in the first insulating layer INS1.
  • the bank BNK may be a structure defining the light emitting area EMA of the pixel PXL.
  • the bank BNK may protrude in a display direction (eg, the third direction DR3 ) of the display device (and/or display panel PNL) according to the exemplary embodiment.
  • the bank BNK may have a shape surrounding at least a portion of the first light emitting element LDs1.
  • the bank BNK may include any one of an organic material and an inorganic material.
  • At least a portion of the third insulating layer INS3 may be disposed between the first contact electrode CNE1 and the second contact electrode CNE2 on the first light emitting element LDs1.
  • a portion of the third insulating layer INS3 is disposed between the first contact electrode CNE1 and the second contact electrode CNE2 to prevent a short circuit between the first contact electrode CNE1 and the second contact electrode CNE2. there is.
  • the third insulating layer INS3 may include any one of the materials exemplarily listed with reference to the first insulating layer INS1, but is not limited to a specific example.
  • the fourth insulating layer INS4 may cover (or overlap) the bank BNK, the first contact electrode CNE1 , the second contact electrode CNE2 , and the third insulating layer INS3 .
  • the fourth insulating layer INS4 may protect individual components of the display element unit DPL from external influences.
  • a planarization layer may be further provided on the fourth insulating layer INS4.
  • the planarization layer may alleviate a level difference generated by various components disposed thereunder, and the top surface of the planarization layer may be substantially flat.
  • the planarization layer may include an organic insulating layer, but is not limited thereto, and may further include an inorganic insulating layer according to embodiments.
  • a color conversion unit may be further included on the display element unit DPL.
  • the color conversion unit may be configured to change one wavelength.
  • the color conversion unit may include a first wavelength conversion pattern, a second wavelength conversion pattern, and a light transmission pattern.
  • the first wavelength conversion pattern may include a first color conversion particle (eg, a first quantum dot) that changes light emitted from the first light emitting device LDs1 into light of a first color.
  • the second wavelength conversion pattern includes second color conversion particles (eg, second quantum dots) that change light emitted from the first light emitting element LDs1 into light of a second color, and the light transmission pattern is 1 Light emitted from the light emitting element LDs1 may be transmitted.
  • an area overlapping the first wavelength conversion pattern is defined (or interpreted) as a first sub-pixel area, and an area overlapped with the second wavelength conversion pattern is defined (or interpreted) as a second sub-pixel area. ), and an area overlapping the light transmission pattern is defined (or interpreted) as a third sub-pixel area, so that a full-color image can be displayed.
  • FIGS. 8 and 9 may be diagrams for explaining the third electrode ELT3 according to the exemplary embodiment.
  • the 3-1 electrode ELT3-1 of the third electrode ELT3 will be described as a reference.
  • the first contact electrode CNE1 and the second contact electrode CNE2 are omitted for convenience of explanation.
  • FIG. 8 is an enlarged view of the EA1 region of FIG. 5 .
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other by a first distance 220 .
  • the first distance 220 may mean the shortest distance between the first electrode ELT1 and the second electrode ELT2 when viewed on a plane.
  • the first electrode ELT1 and the second electrode ELT2 may be spaced apart from each other to provide openings spaced apart by a first distance 220 along the first direction DR1 .
  • the first distance 220 may be greater than or equal to about 3 ⁇ m.
  • the first distance 220 may be greater than or equal to about 3.5 ⁇ m.
  • the 3-1 electrode ELT3-1 and the first electrode ELT1 may not overlap each other when viewed from a plan view.
  • the 3-1 electrode ELT3 - 1 and the first electrode ELT1 may be spaced apart from each other by a second distance 222 .
  • the second distance 222 may mean the shortest distance between the 3-1 electrode ELT3 - 1 and the first electrode ELT1 when viewed on a plane. According to one embodiment, the second distance 222 may be smaller than the first distance 220 .
  • the 3-1 electrode ELT3-1 and the first electrode ELT1 may be disposed on different layers.
  • the 3-1 electrode ELT3 - 1 is disposed on the uppermost layer (eg, the passivation layer PSV) of the pixel circuit unit PCL, and the first electrode ELT1 is disposed on the uppermost layer. may be disposed on the insulator 400.
  • the 3-1 electrode ELT3 - 1 may overlap the second electrode ELT2 .
  • the 3-1 electrode ELT3 - 1 may include an area overlapping the second electrode ELT2 when viewed from a plan view.
  • a contact surface is formed in an area where the 3-1 electrode ELT3-1 and the second electrode ELT2 overlap, so that the 3-1 electrode ELT3-1 and the second electrode ELT2 may be electrically connected to each other.
  • an insulating portion 400 having a contact hole formed between the second electrode ELT2 and the 3-1 electrode ELT3-1 is interposed, and the second electrode (ELT2) and the 3-1 electrode (ELT3-1) may be electrically connected through the contact hole.
  • At least a part of the 3-1 electrode ELT3 - 1 may not overlap the second electrode ELT2 .
  • at least a part of the 3-1 electrode ELT3 - 1 that does not overlap the second electrode ELT2 may overlap the first light emitting element LDs1 .
  • the distal end of the 3-1 electrode ELT3-1 most spaced apart from the second electrode ELT2 and the second electrode ELT2 may be viewed along the first direction DR1 when viewed on a plane. 3 distances 224 apart.
  • the first distance 220 may be equal to the sum of the second distance 222 and the third distance 224 .
  • the distal end refers to a partial area included in the 3-1 electrode ELT3-1 and may be defined based on the position of the second electrode ELT2.
  • the third distance 224 may be between about 1 ⁇ m and about 2.5 ⁇ m.
  • the third distance 224 may be between about 1 ⁇ m and about 2.0 ⁇ m.
  • the 3-1st electrode ELT3-1 and the first light emitting element LDs1 may overlap each other when viewed from a plan view.
  • the second electrode ELT2 may not be disposed in an overlapping region between the 3-1 electrode ELT3 - 1 and the first light emitting element LDs1 .
  • the 3-1 electrode ELT3-1 includes the first region and the 3-1 electrode where the 3-1 electrode ELT3-1 and the first light emitting element LDs1 overlap when viewed from a plan view. It may include a second region where (ELT3-1) and the second electrode ELT2 overlap.
  • the first area and the second area may be spaced apart from each other and may not overlap.
  • An area where the 3-1 electrode ELT3 - 1 , the second electrode ELT2 , and the first light emitting element LDs1 all overlap may not be provided.
  • the 3-1 electrode ELT3 - 1 may overlap the first semiconductor layer SEC1 of the first light emitting element LDs1 when viewed from a plan view.
  • the 3-1 electrode ELT3 - 1 may not overlap the second semiconductor layer SEC2 of the first light emitting element LDs1 when viewed from a plan view.
  • the first electrode ELT1 may overlap the second semiconductor layer SEC2 of the first light emitting element LDs1 when viewed from a plan view.
  • the first electrode ELT1 may overlap at least a portion of the active layer AL of the first light emitting element LDs1 when viewed from a plan view.
  • the first electrode ELT1 may be disposed closer to the active layer AL.
  • the height of the second semiconductor layer (SEC2) is provided smaller than the height of the first semiconductor layer (SEC1), so that the second semiconductor layer ( A high amount of light may be output through the SEC2 (eg, the second end EP2 of the second semiconductor layer SEC2).
  • the second semiconductor layer SEC2 and the active layer AL overlaps the reflective first electrode ELT1, so that light emitting efficiency can be improved.
  • the heights of the first semiconductor layer SEC1 and the second semiconductor layer SEC2 defined in the specification may mean heights in a direction from the first semiconductor layer SEC1 toward the second semiconductor layer SEC2 ( or height).
  • the heights of the first semiconductor layer SEC1 and the second semiconductor layer SEC2 may be defined along the first direction DR1 in FIG. 8 .
  • the heights of the first semiconductor layer SEC1 and the second semiconductor layer SEC2 may be defined by the length direction of the first light emitting element LDs1.
  • the first light emitting element LDs1 may be arranged (or disposed) between the first electrode ELT1 and the second electrode ELT2 functioning as an alignment wire, and the first electrode ELT1 and the second electrode ELT2 may be arranged.
  • the two electrodes ELT2 may be arranged (or arranged) based on an electric field generated by providing an electrical signal.
  • the first semiconductor layer SEC1 faces the second electrode ELT2
  • the second semiconductor layer SEC2 faces the first electrode ( ELT1).
  • the first light emitting element LDs1 overlaps the first electrode ELT1 and/or the second electrode ELT2. It may be difficult to provide a large area.
  • an electric field is formed between the alignment wires (eg, the first electrode ELT1 and the second electrode ELT2) and the first light emitting element LDs1 is arranged (or arranged)
  • An electrical signal provided from the second electrode ELT2 may also be output through the third-first electrode ELT3-1. Accordingly, an electric field for aligning the first light emitting element LDs1 may be formed by the first electrode ELT1 , the second electrode ELT2 , and the 3-1 electrode ELT3 - 1 .
  • a first electrical signal may be provided from the first electrode ELT1, and a second electrical signal provided from the second electrode ELT2 may be provided from the second electrode ELT2 and the 3-1 electrode ELT3. -1) can be provided.
  • the first electrical signal and the second electrical signal are organically coupled (or connected or connected) and provided as an electric field, and accordingly, the first light emitting element LDs1 may be aligned in one direction.
  • the second electrical signal may be affected by at least a part of the 3-1 electrode ELT3-1 protruding from the second electrode ELT2 along the first direction DR1.
  • the first distance 220 between the first electrode ELT1 and the second electrode ELT2 is not excessively reduced, and the first light emitting element LDs1 is aligned due to the 3-1 electrode ELT3-1.
  • the effect of reducing the separation distance between the electrodes defining the electric field for can be provided.
  • the first electrode ELT1 which is an alignment wire that may not overlap the 3-1 electrode ELT3-1, is adjacent to the active layer AL of the first light emitting element LDs1 when compared to the second electrode ELT2. It has been described above that it can be arranged to do so.
  • the first light emitting elements LDs1 are arranged (or arranged) based on the electric field defined by the first electrode ELT1, the second electrode ELT2, and the 3-1 electrode ELT3-1. As such, the first light emitting element LDs1 may be positioned closer to the first electrode ELT1 than to the second electrode ELT2 when viewed from a plan view.
  • the second semiconductor layer SEC2 may have a lower height than the first semiconductor layer SEC1, and light emitted from the active layer AL may have a high amount of light.
  • the height of each of the first semiconductor layer SEC1 and the second semiconductor layer SEC2 may be defined based on a direction from the first semiconductor layer SEC1 to the second semiconductor layer SEC2.
  • the second semiconductor layer SEC2 and the active layer AL through which light can be emitted are adjacent to the first electrode ELT1 without overlapping with the 3-1 electrode ELT3-1. so that the light emitting efficiency can be further improved.
  • a display device having improved electrical reliability by preventing a short circuit defect between the first electrode ELT1 and the second electrode ELT2 while providing the first light emitting element LDs1 having improved luminous efficiency. may be provided.
  • FIG. 9 is an enlarged view of the EA2 region of FIG. 7 . Descriptions of overlapping or common technical contents with the above-described embodiments are simplified or omitted, and differences are described.
  • the first electrode ELT1 and the second electrode ELT2 may have different distances from the substrate SUB.
  • the first electrode ELT1 may be disposed on the passivation layer PSV
  • the second electrode ELT2 may be disposed on the 3-1 electrode ELT3 - 1 disposed on the passivation layer PSV. there is. Accordingly, the second electrode ELT2 may be further spaced from the substrate SUB compared to the first electrode ELT1.
  • the first insulating layer INS1 may have different thicknesses depending on its location.
  • the first insulating layer INS1 overlapping the first electrode ELT1 may have a first thickness 332 .
  • the first insulating layer INS1 overlapping the second electrode ELT2 may have a second thickness 334 .
  • the first thickness 332 may be greater than the second thickness 334 .
  • At least a part of the first insulating film INS1 overlapping the 3-1 electrode ELT3 - 1 and the second electrode ELT2 is another part of the first insulating film INS1 overlapping the first electrode ELT1 .
  • 10 is a flowchart illustrating a method of manufacturing a display device according to an exemplary embodiment.
  • 11, 12, 14, and 16 are schematic cross-sectional views of process steps related to a method of manufacturing a display device according to an exemplary embodiment.
  • 13 and 15 are schematic plan views of process steps related to a manufacturing method of a display device according to an exemplary embodiment.
  • FIGS. 11 to 16 show cross-sections along lines I to I′ in FIG. 4 .
  • 13 and 15 show a process performed on the EA3 region of FIG. 4 in plan view form.
  • the third electrode ELT3 and the light emitting element LD are described as standards.
  • a method of manufacturing a display device includes preparing a substrate (S110), disposing a third electrode (S120), and disposing a first electrode and a second electrode (S130). ), injecting ink (S140), forming an electric field in the yarn area (S150), and removing the solvent (S160).
  • a substrate SUB may be prepared, and a pixel circuit unit PCL may be disposed on the substrate SUB.
  • the substrate SUB may be the substrate SUB described above with reference to FIG. 5 .
  • Individual components of the pixel circuit unit PCL disposed on the substrate SUB may be formed by patterning a conductive layer (or metal layer), an inorganic material, or an organic material by performing a process using a mask.
  • the third electrode ELT3 may be disposed on the substrate SUB.
  • the third electrode ELT3 may be patterned on the passivation layer PSV of the pixel circuit unit PCL.
  • the insulating portion 400 may be disposed on the passivation layer PSV, and the bank pattern BNP may be formed on the insulating portion 400 .
  • the insulating part 400 may not be formed on the third electrode ELT3, but is not limited thereto. According to an embodiment, the bank pattern BNP may be formed not to overlap the third electrode ELT3.
  • the first electrode ELT1 and the second electrode ELT2 may be formed.
  • the first electrode ELT1 and the second electrode ELT2 may be provided by a general photolithography process.
  • the first electrode ELT1 may be disposed not to overlap the third electrode ELT3 when viewed from a plan view
  • the second electrode ELT2 may be disposed to overlap the third electrode ELT3 when viewed from a plan view.
  • the second electrode ELT2 may be electrically connected to the third electrode ELT3.
  • the first insulating layer INS1 may be formed to cover the first electrode ELT1 and the second electrode ELT2 (overlap the first electrode ELT1 and the second electrode ELT2).
  • the light emitting element LD may be provided on the substrate SUB.
  • the printing device PD may provide ink INK to an area where the light emitting elements LD are to be arranged (or arranged).
  • the ink INK may be ejected by the printing device PD capable of discharging liquid fluid to the outside.
  • the printing device PD may include a nozzle unit capable of outputting liquid fluid to the outside.
  • the ink INK may include a liquid mixture that can be output by the printing device PD.
  • the printing device PD may eject the ink INK while moving along the second direction DR2 with respect to the area where the light emitting devices LD are to be arranged (or arranged). . At least a portion of the ejected ink INK may be positioned between the first electrode ELT1 and the second electrode ELT2. At least a portion of the ejected ink INK may be positioned between the first electrode ELT1 and the third electrode ELT3.
  • the ink INK may include a solvent SLV and a light emitting element LD.
  • a plurality of light emitting elements LD may be provided and dispersed in the solvent SLV having fluidity.
  • the solvent SLV may refer to a material other than a solid phase in which the light emitting elements LD are dispersed and provided (or disposed).
  • step S150 of forming an electric field in a dead area an electric field is generated between the first electrode ELT1, the second electrode ELT2, and the third electrode ELT3.
  • the capped area may refer to an area in which the light emitting devices LD are arranged (or disposed).
  • the dead area may include an area between the first electrode ELT1 and the third electrode ELT3.
  • an alignment signal is applied to each of the first electrode ELT1 and the second electrode ELT2 to form an alignment electric field between the first electrode ELT1 and the second electrode ELT2 ( or provided), and the light emitting elements LD included in the ink INK may be aligned between the first electrode ELT1 and the second electrode ELT2 due to the formed alignment electric field.
  • an AC signal may be applied between the first electrode ELT1 and the second electrode ELT2.
  • the AC signal may be a sine wave, a triangular wave, or a staircase wave, but is not limited to one example and may have various AC signal types.
  • a first electrical signal may be output from the first electrode ETL1, and a second electrical signal different from the first electrical signal may be output from the second electrode ELT2 and the third electrode ELT3.
  • an alignment electric field for aligning the light emitting elements LD may be provided based on the first electrical signal and the second electrical signal.
  • the second electrode ELT2 is electrically connected to the third electrode ELT3, so that the electric field may be formed between the first electrode ELT1 and the third electrode ELT3.
  • the alignment signal provided from the second electrode ELT2 may also be output from the distal end of the third electrode ELT3. Accordingly, an effect in which the electrode structure to which the alignment signal is provided extends from the second electrode ELT2 to the position of the third electrode ELT3 may be provided.
  • the light emitting devices LD may be arranged (or disposed) along the second direction DR2 in the dead area defined by the first electrode ELT1 and the third electrode ELT3 .
  • the solvent SLV included in the ink INK may be removed.
  • a separate removal process for the solvent SLV may not be performed, and the solvent SLV may be volatilized and removed.
  • the positions of the light emitting elements LD on the first insulating layer INS1 may be stably arranged (or disposed) and fixed.
  • the fourth insulating layer INS4 may be formed to manufacture a display device according to an exemplary embodiment.

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Abstract

기판; 상기 기판 상에 배치된 제1 전극 및 제2 전극; 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 적어도 하나의 발광 소자; 및 상기 기판 상에 배치되고, 상기 제2 전극과 전기적으로 연결된 제3 전극; 을 포함하고, 상기 제3 전극의 적어도 일부는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는, 표시 장치가 제공될 수 있다.

Description

표시 장치 및 그 제조 방법
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
기술 섹션의 이러한 배경은 부분적으로 기술을 이해하는 데 유용한 배경을 제공하기 위한 것임을 이해해야한다. 그러나 기술 섹션의 이러한 배경에는 여기에 개시된 주제의 해당 출원일 이전에 관련 기술 분야의 당업자에 의해 알려지거나 인식된 것의 일부가 아닌 아이디어, 컨셉, 또는 인식이 포함될 수도 있다.
본 개시의 일 과제는, 발광 효율이 개선되고, 전극 구성들 간 쇼트 결함이 방지된 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 개시의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 의하면, 기판 상에 배치된 제1 전극 및 제2 전극; 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 적어도 하나의 발광 소자; 및 상기 기판 상에 배치되고, 상기 제2 전극과 전기적으로 연결된 제3 전극; 을 포함할 수 있고, 상기 제3 전극의 적어도 일부는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치될 수 있는, 표시 장치가 제공될 수 있다.
실시예에 따라, 상기 제2 전극과 상기 제3 전극은 서로 물리적으로 접촉할 수 있다.
실시예에 따라, 상기 제1 전극과 상기 제2 전극은 제1 방향으로 이격될 수 있고, 상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 이격될 수 있고, 상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다.
실시예에 따라, 상기 제1 반도체층은, 상기 제1 전극보다 상기 제2 전극에 가까울 수 있고, 상기 제2 반도체층은, 상기 제2 전극보다 상기 제1 전극에 가까울 수 있고, 상기 제1 반도체층으로부터 상기 제2 반도체층으로의 방향을 기준으로 상기 제1 반도체층의 높이는 상기 제2 반도체층의 높이보다 클 수 있다.
실시예에 따라, 상기 제1 반도체층은 N형 반도체를 포함할 수 있고, 상기 제2 반도체층은 P형 반도체를 포함할 수 있다.
실시예에 따라, 상기 제2 반도체층은 평면 상에서 볼 때, 상기 제1 전극과 중첩할 수 있다.
실시예에 따라, 상기 활성층은 평면 상에서 볼 때, 상기 제2 전극보다 상기 제1 전극에 더 가까울 수 있다.
실시예에 따라, 상기 제1 전극은 평면 상에서 볼 때, 상기 제3 전극과 비중첩할 수 있고, 상기 제2 전극은 평면 상에서 볼 때, 상기 제3 전극과 중첩할 수 있다.
실시예에 따라, 상기 적어도 하나의 발광 소자는 평면 상에서 볼 때, 상기 제1 전극과 중첩하는 발광 소자를 포함할 수 있고, 상기 제3 전극은 평면 상에서 볼 때, 상기 발광 소자와 중첩하는 제1 영역 및 상기 제2 전극과 중첩하는 제2 영역을 포함할 수 있고, 상기 제1 영역은 상기 제2 영역은 서로 이격될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 제2 전극은 제1 거리 이격될 수 있고, 상기 제1 전극과 상기 제3 전극은 제2 거리 이격될 수 있고, 상기 상기 제1 전극과 상기 제2 전극의 제1 거리는 상기 제1 전극과 상기 제3 전극의 상기 제2 거리보다 클 수 있다.
실시예에 따라, 상기 제3 전극의 원위 단부는 상기 제2 전극과 제3 거리 이격될 수 있고, 상기 제1 거리는 약 3μm 이상일 수 있고, 상기 제3 거리는 약 1μm 내지 약 2.5μm일 수 있다.
실시예에 따라, 상기 기판 상에 배치될 수 있는 절연부; 를 더 포함할 수 있고, 상기 절연부와 상기 제3 전극은 동일한 층에 배치될 수 있다.
실시예에 따라, 상기 제1 전극은 상기 절연부 상에 배치될 수 있고, 상기 제1 전극과 상기 기판과 이격된 거리와 상기 제2 전극과 상기 기판과 이격된 거리는 동일할 수 있다.
실시예에 따라, 상기 제3 전극은 반사성 물질을 포함할 수 있다.
실시예에 따라, 상기 기판 상에 배치될 수 있고는 연결 패턴; 을 더 포함할 수 있고, 상기 연결 패턴과 상기 제3 전극은 동일한 층에 배치될 수 있다.
실시예에 따라, 상기 제1 전극과 상기 기판이 이격된 거리는 상기 제2 전극과 상기 기판이 이격된 거리보다 작을 수 있다.
실시예에 따라, 평면 상에서 볼 때 상기 제1 전극 및 상기 제2 전극과 중첩하는 절연막을 더 포함할 수 있고, 상기 절연막은, 평면 상에서 볼 때 상기 제1 전극과 중첩하는 영역에서 제1 두께를 가질 수 있고, 평면 상에서 볼 때 상기 제2 전극 및 상기 제3 전극과 중첩하는 영역에서 제2 두께를 가질 수 있고, 상기 제1 두께는 상기 절연막의 상기 제2 두께보다 클 수 있다.
일 실시예에 의하면, 기판 상에 제1 전극 및 제2 전극을 배치하는 단계; 상기 기판 상에 제3 전극을 배치하는 단계; 용매 및 상기 용매 내 발광 소자를 포함하는 잉크를 분사하는 단계; 및 상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 를 포함할 수 있고, 상기 발광 소자는, 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함할 수 있고, 상기 제1 전극 및 상기 제2 전극을 배치하는 단계는, 상기 제2 전극과 상기 제3 전극이 전기적으로 연결되는 단계; 및 상기 제3 전극의 적어도 일부가 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 단계를 포함할 수 있는, 표시 장치의 제조 방법이 제공될 수 있다.
실시예에 따라, 상기 전계를 형성하는 단계는, 상기 제1 전극으로부터 제1 전기적 신호가 출력되는 단계; 상기 제2 전극 및 상기 제3 전극으로부터 제2 전기적 신호가 출력되는 단계; 및 상기 발광 소자가 배치되는 영역에 정렬 전계가 제공되는 단계를 포함할 수 있고, 상기 정렬 전계는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 기초로 할 수 있다.
실시예에 따라, 상기 제3 전극은 상기 제2 전극을 기준으로 한 원위 단부를 포함할 수 있고, 상기 제2 전기적 신호의 적어도 일부는 상기 제3 전극의 상기 원위 단부로부터 제공될 수 있다.
본 개시는 전술한 것에 제한되는 것은 아니며, 다른 과제는 명세서 및 첨부된 도면으로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 의하면, 발광 효율이 개선되고, 전극 구성들 간 쇼트 결함이 방지된 표시 장치 및 그 제조 방법이 제공될 수 있다.
본 개시의 효과가 상술한 효과들로 제한되는 것은 아니며, 언급되지 아니한 효과들은 명세서 및 첨부된 도면으로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 개략적인 단면도이다.
도 3은 실시예에 따른 표시 장치를 나타내는 개략적인 평면도이다.
도 4는 실시예에 따른 화소의 개략적인 평면도이다.
도 5, 도 6, 및 도 7은 도 4의 Ⅰ~Ⅰ’에 따른 개략적인 단면도들이다.
도 8은 도 5의 EA1 영역의 확대도이다.
도 9는 도 7의 EA2 영역의 확대도이다.
도 10은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 11, 도 12, 도 14, 및 도 16은 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 개략적인 단면도들이다.
도 13 및 도 15는 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 개략적인 평면도들이다.
명세서에 기재된 실시예는 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 본 개시의 사상 및 범위를 명확히 설명하기 위한 것이나, 본 개시가 명세서에 기재된 실시예에 의해 한정되는 것은 아니며, 본 개시의 범위는 본 개시의 사상 및 범위를 벗어나지 아니하는 수정예 또는 변형예를 포함하는 것으로 해석되어야 한다.
명세서에서 사용되는 용어는 본 개시에서의 기능을 고려하여 가능한 현재 널리 사용되고 있는 일반적인 용어를 선택하였으나 이는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자의 의도, 관례 또는 새로운 기술의 출현 등에 따라 달라질 수 있다. 다만, 이와 달리 특정한 용어를 임의의 의미로 정의하여 사용하는 경우에는 그 용어의 의미에 관하여 별도로 기재할 것이다. 따라서 명세서에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가진 실질적인 의미와 명세서의 전반에 걸친 내용을 토대로 해석되어야 한다.
도면에서, 구성요소의 크기, 두께, 비율 및 치수는 설명의 편의 및 명확성을 위해 과장될 수 있다. 동일한 번호는 전체에 걸쳐 동일한 구성요소를 나타낸다.
명세서에 사용된 바와 같이, 단수형 표현은 문맥이 명백하게 달리 나타내지 않는 한 복수형 표현을 포함하는 것으로 의도된다.
명세서 및 청구범위에서, "및/또는"이라는 용어는 그 의미 및 해석을 위해 "및" 및 "또는"이라는 용어의 임의의 조합을 포함하도록 의도된다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A 및 B"를 의미하는 것으로 이해될 수 있다. "및" 및 "또는"이라는 용어는 접속 또는 접속적 의미로 사용될 수 있으며 "및/또는"과 등가인 것으로 이해될 수 있다.
명세서 및 특허청구범위에서 "~ 중 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 군에서 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
제1, 제2 등의 용어가 다양한 요소를 설명하기 위해 명세서에서 사용될 수 있지만, 구성요소는 이러한 용어에 의해 제한되어서는 안된다는 것이 이해될 것이다. 이러한 용어는 한 구성요소를 다른 구성요소와 구별하는 데만 사용된다. 예를 들어, 본 개시의 권리범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
공간적으로 상대적인 용어 "아래", "하부", "위", "상부" 등은, 도면에 도시된 바와 같이 한 구성요소와 다른 구성요소 사이의 관계를 표현하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 추가하여 사용 또는 동작 중인 장치의 다른 방향을 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면에 도시된 장치가 뒤집힌 경우, 다른 장치의 '아래' 또는 '하부'에 위치하는 장치가 다른 장치의 상부에 위치할 수 있다. 따라서, 예시적인 용어 "아래" 혹은 "하부"는 하부 및 상부 위치를 모두 포함할 수 있다. 장치는 또한 다른 방향으로 향할 수 있으므로 공간적으로 상대적인 용어는 방향에 따라 다르게 해석될 수 있다.
명세서에서 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소에 "위에 있는", "연결된" 또는 "접속된" 것으로 표현될 때, 이는 전술된 다른 구성요소에 직접 배치되거나, 연결되거나 결합될 수 있거나, 그 사이에 개재 요소가 배치되는 것을 포괄할 수 있다.
"~에 접속된" 또는 "~에 결합된"이라는 용어는 물리적 또는 전기적 접속 또는 결합을 포함할 수 있음이 이해될 수 있다.
"중첩하는" 또는 "중첩된"이라는 용어는 제1 객체가 제2 객체의 위 또는 아래 또는 측면에 있을 수 있고, 그 반대일 수 있음을 의미한다. 추가로, "중첩"이라는 용어는 층, 스택, 또는 표면 등에 대하여 대향하는, 연장하는, 커버하거나 부분적으로 커버하는, 또는 당업자에 의해 이해되고 이해되는 임의의 다른 적절한 용어를 포함할 수 있다.
구성요소가 다른 구성요소에 대하여 '중첩하지 않음' 또는 '중첩하지 않음'으로 표현될 때, 이는 구성요소들이 서로 이격되거나, 서로 오프셋되거나, 서로 또는 다른 적절한 것으로 따로 떨어져 있는 것, 또는 당업자에 의해 이해되는 표현을 포함할 수 있다.
"대향~" 또는 "마주하는" 이라는 용어는 제1 구성요소가 제2 구성요소에 직접 또는 간접적으로 대향할 수 있음을 의미한다. 제1 및 제2 구성요소 사이에 제3 구성요소가 개재된 경우, 제1 구성요소와 제2 구성요소는 여전히 마주하고 있지만 간접적으로 대향하는 것으로 이해될 수 있다.
"포함~", "갖는~", 또는 이들의 다양한 변형은 명세서에서 사용될 때, 기능, 숫자, 단계, 동작, 구성요소, 및/또는 이들의 그룹의 존재를 구체화할 수 있지만, 다른 기능, 숫자, 단계, 동작, 구성요소, 및/또는 이들의 그룹의 존재를 배제하지 않는다.
"평면 상에서 볼 때"는 대상을 위에서 본 것을 의미하고, "개략적인 단면도에서"는 대상을 측면에서 수직으로 절단한 단면을 보는 것을 의미한다.
명세서에 사용된 "약" 또는 "대략"은 언급된 값을 포함하며, 특정 수량의 측정과 관련된 해당 측정 및 오류를 고려(즉, 측정 시스템의 한계)하여 당업자에 의해 결정된 특정 값에 대해 허용 가능한 편차 범위 내를 의미합니다. 예를 들어, "약"은 하나 이상의 표준 편차 이내 또는 명시된 값의 ± 30%, 20%, 10%, 5% 이내를 의미할 수 있다.
명세서에서 달리 정의되거나 암시되지 않는 한, 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 개시내용이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 명시적으로 달리 정의되지 않는 한 이상화되거나 지나치게 형식적인 의미로 해석되지 않아야 한다.
명세서에 첨부된 도면은 본 개시를 용이하게 설명하기 위한 것으로 도면에 도시된 형상은 본 개시의 이해를 돕기 위하여 필요에 따라 과장되어 표시된 것일 수 있으므로 본 개시가 도면에 의해 한정되는 것은 아니다.
명세서에서 본 개시에 관련된 공지의 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단될 때 이에 관한 자세한 설명은 필요에 따라 생략될 수 있다.
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
이하에서는, 도 1 내지 도 16을 참조하여, 실시예에 따른 표시 장치 및 그 제조 방법에 관하여 설명한다.
도 1 및 도 2에는 실시예에 따른 표시 장치에 포함되는 발광 소자(LD)에 관하여 도시되었다. 도 1 및 도 2는 실시예에 따른 발광 소자를 나타내는 개략적인 사시도 및 개략적인 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다. 명세서에 개시된 형상은, 언급된 형상과 실질적으로 동일하거나 유사한 형상을 포함할 수 있음을 이해해야 한다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(SEC1), 제2 반도체층(SEC2), 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 개재된 활성층(AL)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 서로 적층된 제1 반도체층(SEC1), 활성층(AL), 및 제2 반도체층(SEC2)을 포함할 수 있다. 일 실시예에 따르면, 발광 소자(LD)는 전극층(ELL)을 더 포함할 수 있다.
실시예에 따르면, 발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(SEC1)이 인접하여 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(SEC2)이 인접하여 배치될 수 있다.
실시예에 따르면, 발광 소자(LD)는 식각 방식, 혹은 본 개시의 사상 및 범위 내 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 기둥 형상은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따르면, 발광 소자(LD)는 나노 스케일(nanometer scale) 내지 마이크로 스케일(micrometer scale)의 크기를 가질 수 있다. 예를 들어, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(SEC1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SEC1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SEC1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(SEC1)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(SEC1)을 구성할 수 있다.
활성층(AL)은 제1 반도체층(SEC1) 상에 배치될 수 있다. 활성층(AL)은 제1 반도체층(SEC1)과 제2 반도체층(SEC2) 사이에 배치될 수 있다.
실시예에 따르면, 활성층(AL)은 AlGalnP, AlGaP, AllnGaN, lnGaN, 및 AlGaN 중 어느 하나를 포함할 수 있다. 예를 들어, 활성층(AL)이 적색광을 출력하고자 하는 경우, 활성층(AL)은 AlGalnP 및/또는 lnGaN을 포함할 수 있다. 활성층(AL)이 녹색광 혹은 청색광을 출력하고자 하는 경우, 활성층(AL)은 lnGaN을 포함할 수 있다. 하지만 상술된 예시에 한정되지 않는다.
실시예에 따르면, 활성층(AL)은 단일 양자 우물(single-quantum well) 또는 다중 양자 우물(multi-quantum well) 구조로 형성될 수 있다.
제2 반도체층(SEC2)은 활성층(AL) 상에 배치되며, 제1 반도체층(SEC1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SEC2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SEC2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Be 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(SEC2)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(SEC2)을 구성할 수 있다.
실시예에 따르면, 제1 반도체층(SEC1)의 높이는 제2 반도체층(SEC2)의 높이보다 클 수 있다.
전극층(ELL)은 제2 반도체층(SEC2) 상에 형성될 수 있다. 전극층(ELL)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예에 따르면, 전극층(ELL)은 Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO, 및 이들의 산화물 또는 합금 중 적어도 어느 하나를 포함할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압이 인가되면, 활성층(AL)에서 전자-정공 쌍이 결합되며, 발광 소자(LD)에서는 광이 발산될 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
실시예에 따르면, 발광 소자(LD)는 표면에 제공된 절연막(INF)을 더 포함할 수 있다. 절연막(INF)은 적어도 활성층(AL)의 외측면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있고, 이외에도 제1 및 제2 반도체층들(SEC1, SEC2)의 일 영역을 더 둘러쌀 수 있다. 실시예에 따르면, 절연막(INF)은 단일막 혹은 복수의 막으로 구성될 수 있다. 예를 들어, 절연막(INF)은 제1 재료를 포함하는 제1 절연막 및 상기 제1 재료와는 상이한 제2 재료를 포함하고 상기 제1 절연막 상에 배치된 제2 절연막을 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부를 노출할 수 있다. 예를 들어, 절연막(INF)은 발광 소자(LD)의 제2 단부(EP2)에 인접한 전극층(ELL) 및 제1 단부(EP1)에 인접한 제1 반도체층(SEC1)을 노출할 수 있다. 예를 들어, 절연막(INF)은 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 측부를 노출할 수 있다.
실시예에 따르면, 절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있다.
실시예에 따르면, 절연막(INF)은 활성층(AL)이 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 외의 도전성 물질과 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(INF)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명과 효율을 향상시킬 수 있다. 발광 소자(LD)들이 복수개로 구비되어 서로 인접하여 배치되는 경우, 절연막(INF)은 발광 소자(LD)들의 사이에서 발생할 수 있는 단락을 방지할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널(도 3의 'PNL' 참조)의 각 화소(도 3의 'PXL' 참조) 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소(PXL)의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 실시예에 따른 표시 장치를 나타내는 대략적인 평면도이다.
도 3에서는, 도 1 및 도 2를 참조하여 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 예를 들어 상기 표시 장치에 구비(또는 배치)되는 표시 패널(PNL)을 설명한다.
표시 패널(PNL)은, 발광 소자(LD)를 포함하는 화소(PXL)를 포함할 수 있다. 편의상, 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소(PXL)를 포함할 수 있다. 화소(PXL)는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 포함할 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 형성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 실시예에 따르면, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 하지만 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA) 외 영역을 의미할 수 있다.
표시 영역(DA)은 화소(PXL)가 배치된 영역을 의미할 수 있다. 비표시 영역(NDA)은 화소(PXL)가 배치되지 않은 영역을 의미할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들, 및/또는 내장 회로부가 배치될 수 있다. 화소(PXL)는 스트라이프(stripe) 또는 펜타일(PENTILE™) 배열 구조 등에 따라 규칙적으로 배열(또는 배치)될 수 있다. 다만, 화소(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소(PXL)는 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열(또는 배치)될 수 있다.
실시예에 따르면, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소(PXL)들이 배치될 수 있다. 예를 들어, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 화소(PXL1), 제2 색의 광을 방출하는 제2 화소(PXL2), 및 제3 색의 광을 방출하는 제3 화소(PXL3)가 배열(또는 배치)될 수 있다.
실시예에 따르면, 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출하기 위한 하나의 화소 유닛을 형성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 예를 들어, 제1 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있다. 다만, 각각의 상기 화소 유닛을 형성하는 화소(PXL)들의 색상, 종류 및/또는 개수 등이 언급된 예시에 한정되지는 않는다.
화소(PXL)는 적어도 하나의 광원을 포함할 수 있다. 상기 광원은 제어 신호(일 예로, 스캔 신호 및 데이터 신호) 및 전원에 의해 구동될 수 있다. 실시예에 따르면, 상기 광원은 도 1 및 도 2를 참조하여 상술한 발광 소자(LD)일 수 있다.
실시예에 따르면, 화소(PXL)는 능동형 화소일 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소일 수 있다.
도 4는 실시예에 따른 화소의 개략적인 평면도이다. 도 4에 도시된 화소(PXL)는 도 3을 참조하여 상술한 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3) 중 어느 하나일 수 있다.
도 4를 참조하면, 화소(PXL)는 제1 내지 제8 전극(ELT1~ELT8), 제3 전극(ELT3), 발광 소자(LD)들, 뱅크(BNK), 뱅크 패턴(BNP), 및 제1 내지 제5 컨택 전극들(CNE1~CNE5)을 포함할 수 있다. 일 실시예에 따르면, 발광 소자(LD)들은 제1 내지 제4 발광 소자(LDs1~LDs4)들을 포함할 수 있다. 제3 전극(ELT3)은 제3-1 전극(ELT3-1), 제3-2 전극(ELT3-2), 제3-3 전극(ELT3-3), 및 제3-4 전극(ELT3-4)을 포함할 수 있다. 일 예에 따르면, 제3 전극(ELT3)은 사로 전극으로 지칭될 수 있다.
발광 소자(LD)들은 발광 영역(EMA) 내에 배치될 수 있다. 실시예에 따르면, 발광 영역(EMA)은 광이 발산되는 영역을 의미할 수 있다. 발광 영역(EMA)은 뱅크(BNK)에 둘러싸인 형태로 제공될 수 있다. 발광 영역(EMA)은 뱅크(BNK)가 배치되지 않은 영역을 의미할 수 있다. 비발광 영역(NEA)은 광이 발산되지 않는 영역을 의미할 수 있다. 비발광 영역(NEA)은 뱅크(BNK)가 배열(혹은 배치)될 수 있는 영역을 의미할 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 제1 발광 소자(LDs1)는 제3-1 전극(ELT3-1)과 제1 전극(ELT1) 사이에 배치될 수 있다. 제1 발광 소자(LDs1)는 평면 상에서 볼 때, 제3-1 전극(ELT3-1)과 제1 전극(ELT1) 사이에서 제2 방향(DR2)을 따라 배열(또는 배치)될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-1 전극(ELT3-1)의 적어도 일부는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다. 제3-1 전극(ELT3-1)은 제1 전극(ELT1)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 제1 발광 소자(LDs1)가 배치되는 사로 영역을 정의할 수 있다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 교차(cross 또는 intersect)할 수 있다.
실시예에 따르면, 제2 발광 소자(LDs2)는 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제2 발광 소자(LDs2)는 제3-2 전극(ELT3-2)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제2 발광 소자(LDs2)는 평면 상에서 볼 때, 제3-2 전극(ELT3-2)과 제4 전극(ELT4) 사이에서 제2 방향(DR2)을 따라 배열(또는 배치)될 수 있다.
실시예에 따르면, 제3-2 전극(ELT3-2)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-2 전극(ELT3-2)의 적어도 일부는 평면 상에서 볼 때, 제3 전극(ELT3)과 제4 전극(ELT4) 사이에 배치될 수 있다. 제3-2 전극(ELT3-2)은 제4 전극(ELT4)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-2 전극(ELT3-2)과 제4 전극(ELT4)은 제2 발광 소자(LDs2)가 배치되는 사로 영역을 정의할 수 있다.
실시예에 따르면, 제3 발광 소자(LDs3)는 제5 전극(ELT5)과 제6 전극(ELT6) 사이에 배치될 수 있다. 제3 발광 소자(LDs3)는 제3-3 전극(ELT3-3)과 제5 전극(ELT5) 사이에 배치될 수 있다. 제3 발광 소자(LDs3)는 평면 상에서 볼 때, 제3-3 전극(ELT3-3)과 제5 전극(ELT5) 사이에서 제2 방향(DR2)을 따라 배열(또는 배치)될 수 있다.
실시예에 따르면, 제3-3 전극(ELT3-3)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-3 전극(ELT3-3)의 적어도 일부는 평면 상에서 볼 때, 제5 전극(ELT5)과 제6 전극(ELT6) 사이에 배치될 수 있다. 제3-3 전극(ELT3-3)은 제5 전극(ELT5)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-3 전극(ELT3-3)과 제5 전극(ELT5)은 제3 발광 소자(LDs3)가 배치되는 사로 영역을 정의할 수 있다.
실시예에 따르면, 제4 발광 소자(LDs4)는 제7 전극(ELT7)과 제8 전극(ELT8) 사이에 배치될 수 있다. 제4 발광 소자(LDs4)는 제3-4 전극(ELT3-4)과 제8 전극(ELT8) 사이에 배치될 수 있다. 제4 발광 소자(LDs4)는 평면 상에서 볼 때, 제3-4 전극(ELT3-4)과 제8 전극(ELT8) 사이에서 제2 방향(DR2)을 따라 배열(또는 배치)될 수 있다.
실시예에 따르면, 제3-4 전극(ELT3-4)은 제2 방향(DR2)을 따라 연장되는 형상을 가질 수 있다. 제3-4 전극(ELT3-4)의 적어도 일부는 평면 상에서 볼 때, 제7 전극(ELT7)과 제8 전극(ELT8) 사이에 배치될 수 있다. 제3-4 전극(ELT3-4)은 제8 전극(ELT8)과 제1 방향(DR1)을 따라 이격될 수 있다. 제3-4 전극(ELT3-4)과 제8 전극(ELT8)은 제4 발광 소자(LDs4)가 배치되는 사로 영역을 정의할 수 있다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8) 중 각 직렬 단을 형성하는 한 쌍의 전극들은 발광 소자(LD)가 배열(또는 배치)될 수 있는 영역에 인접하여 배치될 수 있다. 제1 내지 제8 전극들(ELT1~ELT8)은 각각 제2 방향(DR2)을 따라 연장되고, 제1 방향(DR1)을 따라 서로 이격되도록 배치될 수 있다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8) 각각의 적어도 일부는 뱅크 패턴(BNP) 상에 배열(또는 배치)될 수 있다. 예를 들어, 제1 전극(ELT1) 및 제2 전극(ELT2)은 뱅크 패턴(BNP) 상에 배치될 수 있다. 뱅크 패턴(BNP) 상에 배치된 제1 전극(ELT1) 및 제2 전극(ELT2)은 발광 소자(LD)로부터 발산되는 광을 반사시킬 수 있고, 이에 따라 화소(PXL)의 발광 효율이 개선될 수 있다.
실시예에 따르면, 발광 소자(LD)의 적어도 일부가 제1 내지 제8 전극들(ELT1~ELT8) 중 적어도 일부와 중첩하여, 발광 효율이 개선될 수 있다. 예를 들어, 제1 발광 소자(LDs1)의 활성층(AL)이 제1 전극(ELT1)과 중첩하여, 발광 효율이 향상될 수 있다. 이에 대한 상세한 내용은 도 5 및 도 8을 참조하여 설명한다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8)은 각 화소(PXL)의 화소 전극일 수 있다. 제1 내지 제8 전극들(ELT1~ELT8) 중 어느 하나의 일부는 정렬 배선으로 형성된 이후, 인접한 화소(PXL)와의 사이 및/또는 각 화소(PXL)의 발광 영역들(EMA)의 사이에서 끊어져서 각각의 화소 전극으로 분리될 수 있다.
실시예에 따르면, 제1 내지 제8 전극들(ELT1~ELT8)은 컨택 전극들(일 예로, 제1 내지 제5 컨택 전극들(CNE1~CNE5))을 통해 발광 소자(LD)와 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1), 제2 발광 소자(LDs2), 제3 발광 소자(LDs3), 및 제4 발광 소자(LDs4)는 직렬로 연결될 수 있다.
제1 컨택 전극(CNE1)은 제1 직렬 단의 제1 발광 소자(LDs1) 및 제1 전극(ELT1) 상에 배치되어, 상기 제1 직렬 단의 제1 발광 소자(LDs1)를 제1 전극(ELT1)에 연결할 수 있다.
제2 컨택 전극(CNE2)은 제1 직렬 단의 제1 발광 소자(LDs1) 및 제2 전극(ELT2) 상에 배치되어, 상기 제1 직렬 단의 제1 발광 소자(LDs1)를 제2 전극(ELT2)에 연결할 수 있다. 제2 컨택 전극(CNE2)은 제2 직렬 단의 제2 발광 소자(LDs2) 및 제3 전극(ELT3) 상에 배치되어, 상기 제2 직렬 단의 제2 발광 소자(LDs2)를 제3 전극(ELT3)에 연결할 수 있다.
제3 컨택 전극(CNE3)은 제2 직렬 단의 제2 발광 소자(LDs2) 및 제4 전극(ELT4) 상에 배치되어, 상기 제2 직렬 단의 제2 발광 소자(LDs2)를 제4 전극(ELT4)에 연결할 수 있다. 제3 컨택 전극(CNE3)은 제3 직렬 단의 제3 발광 소자(LDs3) 및 제5 전극(ELT5) 상에 배치되어, 상기 제3 직렬 단의 제3 발광 소자(LDs3)를 제5 전극(ELT5)에 연결할 수 있다.
제4 컨택 전극(CNE4)은 제3 직렬 단의 제3 발광 소자(LDs3) 및 제6 전극(ELT6) 상에 배치되어, 상기 제3 직렬 단의 제3 발광 소자(LDs3)를 제6 전극(ELT6)에 연결할 수 있다. 제4 컨택 전극(CNE4)은 제4 직렬 단의 제4 발광 소자(LDs4) 및 제7 전극(ELT7) 상에 배치되어, 상기 제4 직렬 단의 제4 발광 소자(LDs4)를 제7 전극(ELT7)에 연결할 수 있다.
제5 컨택 전극(CNE5)은 제4 직렬 단의 제4 발광 소자(LDs4) 및 제8 전극(ELT8) 상에 배치되어, 상기 제4 직렬 단의 제4 발광 소자(LDs4)를 제8 전극(ELT8)에 연결할 수 있다.
도 4에서는 제1 내지 제4 발광 소자들(LDs1~LDs4)이 직렬로 배열(또는 배치)된 구조를 설명하였으나, 이에 한정되지 않는다. 실시예에 따른 화소(PXL)의 구조는 상술된 예시에 한정되지 않으며, 실시 형태에 따라 다양한 전극 연결 구조를 포함한 화소(PXL)가 제공될 수 있다.
도 5는 도 4의 Ⅰ~Ⅰ'에 따른 개략적인 단면도이다.
도 5를 참조하면, 실시예에 따른 화소(PXL)는 기판(SUB), 화소 회로부(PCL), 및 표시 소자부(DPL)를 포함할 수 있다. 도 5에서는, 설명의 편의 상 발광 소자(LD) 중 제1 발광 소자(LDs1)를 기준으로 설명한다. 제3 전극(ELT3) 중 제3-1 전극(ELT3-1)을 기준으로 설명한다. 제1 내지 제8 전극들(ELT1~ELT8) 중 제1 전극(ELT1), 제2 전극(ELT2), 및 제8 전극(ELT8)을 기준으로 설명한다.
기판(SUB)은 화소(PXL)의 기저면을 형성할 수 있다. 기판(SUB)은 경성 또는 연성의 기판일 수 있다. 일 예에 따르면, 기판(SUB)은 경성(rigid) 소재 혹은 가요성(flexible) 소재를 포함할 수 있으나, 전술된 예시에 한정되지 않는다.
화소 회로부(PCL)는 버퍼막(BFL), 백 게이트 전극(BGE), 트랜지스터(Tr), 게이트 절연막(GI), 제1 층간 절연막(ILD1), 제2 층간 절연막(ILD2), 브릿지 패턴(BRP), 전원선(PL), 제1 컨택부(CNT1), 제2 컨택부(CNT2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 위치할 수 있다. 버퍼막(BFL)은 불순물이 외부로부터 확산되는 것을 방지할 수 있다. 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다.
백 게이트 전극(BGE)은 기판(SUB) 상에 위치(또는 배치)될 수 있다. 백 게이트 전극(BGE)은 평면 상에서 볼 때 게이트 전극(GE)과 중첩할 수 있다.
트랜지스터(Tr)는 박막 트랜지스터일 수 있다. 일 실시예에 따르면, 트랜지스터(Tr)는 구동 트랜지스터일 수 있다. 트랜지스터(Tr)는 액티브층(ACT), 제1 트랜지스터 전극(TE1), 제2 트랜지스터 전극(TE2), 및 게이트 전극(GE)을 포함할 수 있다.
액티브층(ACT)은 반도체층을 의미할 수 있다. 액티브층(ACT)은 버퍼막(BFL) 상에 배치될 수 있다. 액티브층(ACT)은 폴리실리콘(polysilicon), 아몰퍼스 실리콘(amorphous silicon), 및 산화물 반도체 중 적어도 하나를 포함할 수 있다.
실시예에 따르면, 액티브층(ACT)은 제1 트랜지스터 전극(TE1)과 접촉하는 제1 접촉 영역 및 제2 트랜지스터 전극(TE2)과 접촉하는 제2 접촉 영역을 포함할 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 상기 제1 접촉 영역과 상기 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 상기 채널 영역은 불순물이 도핑되지 않은 진성 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 배치될 수 있다. 게이트 전극(GE)의 위치는 액티브층(ACT)의 채널 영역의 위치에 대응될 수 있다. 예를 들어, 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 액티브층(ACT)의 채널 영역 상에 배치될 수 있다.
게이트 절연막(GI)은 액티브층(ACT) 상에 배치될 수 있다. 게이트 절연막(GI)은 무기 재료를 포함할 수 있다. 일 예에 따르면, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함할 수도 있다.
제1 층간 절연막(ILD1)은 게이트 전극(GE) 상에 위치할 수 있다. 제1 층간 절연막(ILD1)은 게이트 절연막(GI)과 마찬가지로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다.
제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2)은 제1 층간 절연막(ILD1) 상에 위치할 수 있다. 제1 트랜지스터 전극(TE1)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제1 접촉 영역과 접촉하고, 제2 트랜지스터 전극(TE2)은 게이트 절연막(GI)과 제1 층간 절연막(ILD1)을 관통하여 액티브층(ACT)의 제2 접촉 영역과 접촉할 수 있다. 일 예에 따르면, 제1 트랜지스터 전극(TE1)은 소스 전극이고, 제2 트랜지스터 전극(TE2)은 드레인 전극일 수 있으나, 이에 한정되지 않는다.
제2 층간 절연막(ILD2)은 제1 트랜지스터 전극(TE1) 및 제2 트랜지스터 전극(TE2) 상에 위치할 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)과 마찬가지로, 무기 재료를 포함할 수 있다. 무기 재료로는, 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)에서 예시된 물질들, 일 예로, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 및 알루미늄 산화물(AlOx) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 유기 재료를 포함할 수도 있다.
브릿지 패턴(BRP)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 브릿지 패턴(BRP)은 제2 층간 절연막(ILD2)을 관통하는 컨택홀을 통해 제1 트랜지스터 전극(TE1)과 연결될 수 있다.
전원선(PL)은 제2 층간 절연막(ILD2) 상에 배치될 수 있다. 전원선(PL)은 제2 컨택부(CNT2)를 통해 제8 전극(ELT8)과 연결될 수 있다. 전원선(PL)은 도 4를 참조하여 상술한 제4 발광 소자(LDs4)에 전원을 공급할 수 있다.
보호막(PSV)은 제2 층간 절연막(ILD2) 상에 위치할 수 있다. 보호막(PSV)은 브릿지 패턴(BRP) 및 전원선(PL)을 커버(또는 브릿지 패턴(BRP) 및 전원선(PL)과 중첩)할 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 상기 무기 절연막 상에 배치된 상기 유기 절연막을 포함하는 형태로 제공될 수 있으나, 이에 한정되지 않는다.
보호막(PSV)에는 브릿지 패턴(BRP)의 일 영역과 연결되는 제1 컨택부(CNT1) 및 전원선(PL)의 일 영역과 연결되는 제2 컨택부(CNT2)가 형성될 수 있다.
표시 소자부(DPL)는 화소 회로부(PCL) 상에 배치될 수 있다. 표시 소자부(DPL)는 절연부(400), 제3-1 전극(ELT3-1), 뱅크 패턴(BNP), 제1 전극(ELT1), 제2 전극(ELT2), 제8 전극(ELT8), 제1 절연막(INS1), 제2 절연막(INS2), 제3 절연막(INS3), 제4 절연막(INS4), 제1 발광 소자(LDs1), 제1 컨택홀(CH1), 제2 컨택홀(CH2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 뱅크(BNK)를 포함할 수 있다.
절연부(400)는 보호막(PSV) 상에 배치될 수 있다. 절연부(400)는 유기 재료 및/또는 무기 재료를 포함할 수 있으나, 전술된 예시에 한정되지 않는다. 절연부(400)에는 제1 컨택부(CNT1) 및 제2 컨택부(CNT2)의 적어도 일부가 형성될 수 있다.
실시예에 따르면, 절연부(400)는 제3-1 전극(ELT3-1)과 동일한 층에 배치될 수 있다. 예를 들어, 절연부(400)는 제3-1 전극(ELT3-1)이 배치되지 않은 영역에 배치되고, 제3-1 전극(ELT3-1)이 배치된 영역에 위치하지 않거나 얇게 형성될 수 있다. 이에 따라, 절연부(400)는, 절연부(400) 상에 형성되는 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 상이한 높이에 위치되는 것을 방지할 수 있다.
제3-1 전극(ELT3-1)은 보호막(PSV) 상에 배치될 수 있다. 제3-1 전극(ELT3-1)은 인접한 뱅크 패턴(BNP)들 사이에 배치될 수 있다. 제3-1 전극(ELT3-1)의 적어도 일부는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배치될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)의 하부에 배치될 수 있다. 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)과 기판(SUB) 사이에 위치할 수 있다. 일 실시예에 따르면, 제3-1 전극(ELT3-1)은 절연부(400)와 동일한 층에 배치될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)은 투명 전도성 물질을 포함할 수 있다. 일 예에 따르면, 제3-1 전극(ELT3-1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnOx(zinc oxide), 및 ITZO(indium tin zinc oxide) 중 어느 하나를 포함할 수 있다. ZnOx는 ZnO 및/또는 ZnO2를 포함할 수 있다. 다만, 이에 한정되지 않고 실시예에 따라, 제3-1 전극(ELT3-1)은 반사성 물질을 포함할 수 있다. 일 예에 따르면, 제3-1 전극(ELT3-1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF/Ca, LiF/Al, Mo, Ti 및 Cu 중 적어도 어느 하나를 포함할 수 있다. 제3-1 전극(ELT3-1)이 반사성 물질을 포함하는 경우, 제1 발광 소자(LDs1)의 하부에 배치된 제3-1 전극(ELT3-1)은 광을 반사하여, 발광 효율을 개선할 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)은 제2 전극(ELT2)과 전기적으로 연결될 수 있다. 예를 들어, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)은 물리적으로 접촉하여, 서로 전기적으로 접속될 수 있다. (도 5 참조) 또 다른 예시에 따르면, 제3-1 전극(ELT3-1)과 제2 전극(ELT2) 사이에 절연부(400)가 개재되고, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)은 절연부(400)에 형성된 전술된 컨택홀을 통해 서로 전기적으로 접속될 수 있다. (도 6 참조)
도 6을 참조하면, 실시예에 따라, 화소(PXL)는 연결 패턴(230)을 더 포함할 수 있다. 도 6은 화소에 포함된 연결 패턴을 설명하기 위한 개략적인 단면도일 수 있다. 도 6은 도 4의 Ⅰ~Ⅰ’에 따른 개략적인 단면도이다. 도 6에 따른 화소(PXL)는, 도 5에 도시된 화소(PXL)와는 달리, 연결 패턴(230)을 더 포함할 수 있다.
실시예에 따르면, 연결 패턴(230)은 제1 연결 패턴(232) 및 제2 연결 패턴(234)을 포함할 수 있다. 제1 연결 패턴(232)은 제1 컨택부(CNT1)와 전기적으로 연결되고, 제2 연결 패턴(234)은 제2 컨택부(CNT2)와 전기적으로 연결될 수 있다.
실시예에 따르면, 연결 패턴(230)은 제3-1 전극(ELT3-1)과 동일 시점에 형성될 수 있다. 연결 패턴(230)은 제3-1 전극(ELT3-1)과 단일 공정 내에서 함께 패터닝될 수 있다.
실시예에 따르면, 절연부(400)에는 컨택홀들이 형성되고, 제1 연결 패턴(232)은 제1 전극(ELT1)과 상기 컨택홀들 중 어느 하나를 통하여 전기적으로 연결될 수 있다. 제2 연결 패턴(234)은 제2 전극(ELT2)과 상기 컨택홀들 중 또 다른 어느 하나를 통하여 전기적으로 연결될 수 있다. 제3-1 전극(ELT3-1)은 상기 컨택홀들 중 또 다른 어느 하나를 통하여 전기적으로 연결될 수 있다.
도 7을 참조하면, 실시예에 따라, 화소(PXL)는 절연부(400)를 포함하지 않을 수 있다. 도 7은 화소에 절연부가 포함되지 않은 구조를 설명하기 위한 개략적인 단면도일 수 있다. 도 7은 도 4의 Ⅰ~Ⅰ’에 따른 개략적인 단면도이다. 도 7에 따른 화소(PXL)는 도 5에 도시된 화소(PXL)와는 달리, 절연부(400)를 포함하지 않는다.
실시예에 따르면, 도 5를 참조하여 상술한 절연부(400)는 보호막(PSV) 상에 배치되지 않을 수 있다. 제3-1 전극(ELT3-1)은 보호막(PSV) 상에 배치되며, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각의 적어도 일부는 보호막(PSV) 상에 배치될 수 있다.
실시예에 따르면, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제2 컨택부(CNT2)를 통해 전원선(PL)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 기판(SUB)(혹은 화소 회로부(PCL) 중 보호막(PSV))으로부터 서로 상이한 거리가 이격될 수 있다. 예를 들어, 제1 전극(ELT1)은 보호막(PSV) 상에 배치되되, 제2 전극(ELT2)은 보호막(PSV) 상에 배치된 제3-1 전극(ELT3-1) 상에 배치될 수 있다.
다시 도 5를 참조하여 실시예에 따른 화소(PXL)에 관하여 설명한다.
제1 전극(ELT1), 제2 전극(ELT2), 및 제8 전극(ELT8)은 보호막(PSV) 상에 배치될 수 있다. 일 실시예에 따르면, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각의 적어도 일부는 뱅크 패턴(BNP) 상에 배치될 수 있고, 이에 따라 제1 발광 소자(LDs1)의 발광 효율이 개선될 수 있다.
실시예에 따르면, 제1 전극(ELT1)은 제1 컨택부(CNT1)를 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있고, 제1 전극(ELT1)에는 제1 전원이 공급될 수 있다. 제2 전극(ELT2)은 도 5에 도시되지 않았으나, 일 배선과 전기적으로 연결되고, 제2 전극(ELT2)에는 상기 제1 전원과는 상이한 제2 전원이 공급될 수 있다. 제8 전극(ELT8)은 제2 컨택부(CNT2)를 통해 전원선(PL)과 전기적으로 연결되어 전원을 공급받을 수 있다.
실시예에 따르면, 제2 전극(ELT2)의 적어도 일부는 제3-1 전극(ELT3-1) 상에 배치될 수 있다. 제2 전극(ELT2)은 제3-1 전극(ELT3-1)과 중첩할 수 있다.
실시예에 따르면, 제2 전극(ELT2)은 제3-1 전극(ELT3-1)의 적어도 일부와 접촉할 수 있고, 제2 전극(ELT2)과 제3-1 전극(ELT3-1)은 서로 전기적으로 연결될 수 있다. 예를 들어, 일 실시예에 따르면, 도 5에 도시되지 않았으나, 제2 전극(ELT2)과 제3-1 전극(ELT3-1) 사이에 절연층이 개재될 수 있고, 제2 전극(ELT2)과 제3-1 전극(ELT3-1)은 상기 절연층에 형성된 컨택홀을 통해 전기적으로 연결될 수 있다.
제1 절연막(INS1)은 제1 전극(ELT1), 제2 전극(ELT2), 제8 전극(ELT8), 및 제3-1 전극(ELT3-1) 각각의 적어도 일부 상에 배치될 수 있다. 제1 절연막(INS1)은 제3-1 전극(ELT3-1), 제1 전극(ELT1), 제2 전극(ELT2), 및/또는 제8 전극(ELT8)에 대한 전기적 연결을 안정시키고, 외부 영향을 감쇄시킬 수 있다. 제1 절연막(INS1)은 유기 재료 및/또는 무기 재료를 포함할 수 있다. 일 예로, 제1 절연막(INS1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 타이타늄 산화물(TiOx) 중 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
제1 발광 소자(LDs1)는 제1 절연막(INS1) 상에 배치될 수 있다. 제1 발광 소자(LDs1)는 제1 전극(ELT1), 제2 전극(ELT2), 및 제3-1 전극(ELT3-1)에 의해 정의되는 사로 영역 내에 배열(또는 배치)될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)는, 제1 단부(EP1)가 제2 전극(ELT2)을 향하고, 제2 단부(EP2)가 제1 단부(EP1)가 제1 전극(ELT1)을 향하도록 배치될 수 있다. 예를 들어, 제1 발광 소자(LDs1)의 제1 반도체층(SEC1)은 제2 전극(ELT2)에 인접하여 배치되고(혹은 가까울 수 있고), 제1 발광 소자(LDs1)의 제2 반도체층(SEC2)은 제1 전극(ELT1)에 인접하여 배치될 수 있다(혹은 가까울 수 있다). 제1 발광 소자(LDs1)의 활성층(AL)은 제2 전극(ELT2)에 비해 제1 전극(ELT1)에 인접하여 배치될 수 있다(혹은 가까울 수 있다).
실시예에 따르면, 제1 발광 소자(LDs1)의 적어도 일부는 제1 전극(ELT1)과 중첩할 수 있다. 예를 들어, 제1 발광 소자(LDs1)의 활성층(AL)은 평면 상에서 볼 때 제1 전극(ELT1)과 중첩할 수 있다.
제2 절연막(INS2)은 제1 발광 소자(LDs1) 상에 배치될 수 있다. 제2 절연막(INS2)은 제1 발광 소자(LDs1)의 활성층(AL)과 중첩할 수 있다.
실시예에 따라, 제2 절연막(INS2)의 적어도 일부는 제조 공정 중 제1 발광 소자(LDs1)의 배면 상에 제공되어, 제1 절연막(INS1)의 단차로 인해 정의되는 캐비티(혹은 그루브)의 적어도 일부를 채울 수 있다. 일 예에 따르면, 제2 절연막(INS2)은, 제1 절연막(INS1)을 참조하여 상술한 물질 중 어느 하나를 포함할 수 있으나, 전술된 예시에 한정되지 않는다.
제1 컨택 전극(CNE1)은 제1 절연막(INS1) 상에 배치될 수 있다. 제1 컨택 전극(CNE1)은 제1 발광 소자(LDs1)와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제1 컨택 전극(CNE1)은 제1 절연막(INS1)에 형성된 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)과 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제1 절연막(INS1) 상에 배치될 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자(LDs1)와 전기적으로 연결될 수 있다. 일 실시예에 따르면, 제2 컨택 전극(CNE2)은 제1 절연막(INS1)에 형성된 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)과 전기적으로 연결될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 정의하는 구조물일 수 있다. 뱅크(BNK)는 실시예에 따른 표시 장치(및/또는 표시 패널(PNL))의 표시 방향(일 예로, 제3 방향(DR3))으로 돌출된 형상을 가질 수 있다. 뱅크(BNK)는 제1 발광 소자(LDs1)의 적어도 일부를 둘러싸는 형태를 가질 수 있다. 일 실시예에 따르면, 뱅크(BNK)는 유기 재료 혹은 무기 재료 중 어느 하나를 포함할 수 있다.
제3 절연막(INS3)의 적어도 일부는 제1 발광 소자(LDs1) 상의 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치될 수 있다.
제3 절연막(INS3)의 일부가 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 배치되어, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 간 단락을 방지할 수 있다. 제3 절연막(INS3)은 제1 절연막(INS1)을 참조하여 예시적으로 열거한 물질 중 어느 하나를 포함할 수 있으나, 특정 예시에 한정되지 않는다.
제4 절연막(INS4)은 뱅크(BNK), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 제3 절연막(INS3)을 커버(또는 중첩)할 수 있다. 제4 절연막(INS4)은 외부 영향으로부터 표시 소자부(DPL)의 개별 구성을 보호할 수 있다.
도면에 도시되진 않았으나, 실시예에 따라, 제4 절연막(INS4) 상에는 평탄화층이 더 제공될 수 있다. 평탄화층은 그 하부에 배치된 다양한 구성들에 의해 발생된 단차를 완화시킬 수 있으며, 평탄화층의 상면은 대체적으로 평탄할 수 있다. 평탄화층은 유기 절연막을 포함할 수 있으나, 이에 한정되지 않고, 실시 형태에 따라 무기 절연막을 더 포함할 수 있다.
실시예에 따라, 표시 소자부(DPL) 상에는 색상 변환부를 더 포함할 수 있다. 상기 색상 변환부는 일 파장을 변경하도록 구성될 수 있다.
예를 들어, 상기 색상 변환부는 제1 파장 변환 패턴, 제2 파장 변환 패턴, 및 광 투과 패턴을 포함할 수 있다. 여기서, 상기 제1 파장 변환 패턴은 제1 발광 소자(LDs1)로부터 발산된 광을 제1 색의 광으로 변경하는 제1 색 변환 입자(일 예로, 제1 퀀텀 닷)를 포함할 수 있고, 상기 제2 파장 변환 패턴은 제1 발광 소자(LDs1)로부터 발산된 광을 제2 색의 광으로 변경하는 제2 색 변환 입자(일 예로, 제2 퀀텀 닷)를 포함하며, 상기 광 투과 패턴은 제1 발광 소자(LDs1)로부터 발산된 광을 투과시킬 수 있다. 실시예에 의하면, 상기 제1 파장 변환 패턴과 중첩하는 영역이 제1 서브 화소 영역으로 정의(또는 해석)되고, 상기 제2 파장 변환 패턴과 중첩하는 영역이 제2 서브 화소 영역으로 정의(또는 해석)되며, 상기 광 투과 패턴과 중첩하는 영역이 제3 서브 화소 영역으로 정의(또는 해석)되어, 풀-컬러 영상이 표시될 수 있다.
이하에서는 도 8 및 도 9를 참조하여, 화소(PXL)의 상세한 구조에 관하여 설명한다.
도 8 및 도 9는 실시예에 따른 제3 전극(ELT3)에 관하여 설명하기 위한 도면일 수 있다. 도 8 및 도 9에서는, 제3 전극(ELT3) 중 제3-1 전극(ELT3-1)을 기준으로 설명하도록 한다. 도 8 및 도 9에서는, 설명의 편의 상 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)의 도시는 생략되었다.
먼저 도 8을 참조하여, 도 5에 따른 화소(PXL)의 구조에 관하여 설명한다. 도 8은 도 5의 EA1 영역의 확대도이다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 제1 거리(220)만큼 이격될 수 있다. 제1 거리(220)는 평면 상에서 볼 때, 제1 전극(ELT1)과 제2 전극(ELT2) 간 최단 거리를 의미할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2)이 서로 이격되어, 제1 방향(DR1)을 따라 제1 거리(220) 이격된 개구가 제공될 수 있다. 제1 거리(220)는 약 3μm 이상일 수 있다. 예를 들어, 실시예에 따라, 제1 거리(220)는 약 3.5μm 이상일 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 평면 상에서 볼 때, 서로 중첩하지 않을 수 있다. 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 제2 거리(222)만큼 이격될 수 있다. 제2 거리(222)는 평면 상에서 볼 때, 제3-1 전극(ELT3-1)과 제1 전극(ELT1) 간 최단 거리를 의미할 수 있다. 일 실시예에 따르면, 제2 거리(222)는 제1 거리(220)보다 작을 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)과 제1 전극(ELT1)은 서로 상이한 층에 배치될 수 있다. 예를 들어, 제3-1 전극(ELT3-1)은 화소 회로부(PCL)의 최상단 층(일 예로, 보호막(PSV)) 상에 배치되고, 제1 전극(ELT1)은 상기 최상단 층 상에 배치된 절연부(400) 상에 배치될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)과 중첩할 수 있다. 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제2 전극(ELT2)과 중첩하는 영역을 포함할 수 있다. 일 실시예에 따르면, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)이 중첩하는 영역에서 접촉면이 형성되어, 제3-1 전극(ELT3-1)과 제2 전극(ELT2)은 서로 전기적으로 연결될 수 있다. 다만, 도면에 도시되지 않았으나, 일 실시예에 의하면, 제2 전극(ELT2)과 제3-1 전극(ELT3-1) 사이에 일 컨택홀이 형성된 절연부(400)가 개재되고, 제2 전극(ELT2)과 제3-1 전극(ELT3-1)은 상기 컨택홀을 통해 전기적으로 연결될 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)의 적어도 일부는 제2 전극(ELT2)과 중첩하지 않을 수 있다. 이 때, 제2 전극(ELT2)과 중첩하지 않는 제3-1 전극(ELT3-1)의 적어도 일부는 제1 발광 소자(LDs1)와 중첩할 수 있다.
실시예에 따르면, 제2 전극(ELT2)으로부터 가장 이격된 제3-1 전극(ELT3-1)의 원위 단부와 제2 전극(ELT2)은 평면 상에서 볼 때, 제1 방향(DR1)을 따라 제3 거리(224)만큼 이격될 수 있다. 실시예에 따르면, 제1 거리(220)는 제2 거리(222)와 제3 거리(224) 간 합산값과 동일할 수 있다. 상기 원위 단부는, 제3-1 전극(ELT3-1)에 포함된 일부 영역을 의미하는 것으로, 제2 전극(ELT2)의 위치를 기준으로 정의될 수 있다.
실시예에 따르면, 제3 거리(224)는 약 1μm 내지 약 2.5μm일 수 있다. 예를 들어, 제3 거리(224)는 약 1μm 내지 약 2.0μm일 수 있다.
실시예에 따르면, 제3-1 전극(ELT3-1)과 제1 발광 소자(LDs1)는 평면 상에서 볼 때, 서로 중첩할 수 있다. 제3-1 전극(ELT3-1)과 제1 발광 소자(LDs1) 간 중첩 영역 내에는 제2 전극(ELT2)이 배치되지 않을 수 있다.
예를 들어, 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제3-1 전극(ELT3-1)과 제1 발광 소자(LDs1)가 중첩하는 제1 영역 및 제3-1 전극(ELT3-1)과 제2 전극(ELT2)이 중첩하는 제2 영역을 포함할 수 있다.
여기서, 상기 제1 영역과 상기 제2 영역은 서로 이격되어 중첩되지 않을 수 있다. 제3-1 전극(ELT3-1), 제2 전극(ELT2), 및 제1 발광 소자(LDs1)가 모두 중첩하는 영역은 제공되지 않을 수 있다. 실시예에 따르면, 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 제1 반도체층(SEC1)과 중첩할 수 있다. 제3-1 전극(ELT3-1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 제2 반도체층(SEC2)과 중첩하지 않을 수 잇다.
실시예에 따르면, 제1 전극(ELT1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 제2 반도체층(SEC2)과 중첩할 수 있다. 제1 전극(ELT1)은 평면 상에서 볼 때, 제1 발광 소자(LDs1)의 활성층(AL)의 적어도 일부와 중첩할 수 있다. 제1 전극(ELT1)은 제2 전극(ELT2)과 비교할 때, 활성층(AL)에 더 인접하게 배치될 수 있다.
실시예에 따르면, 활성층(AL)에서 전자-정공 간 결합으로 인한 광이 발산되되, 제2 반도체층(SEC2)의 높이는 제1 반도체층(SEC1)의 높이보다 작게 제공되어, 제2 반도체층(SEC2)을 통하여(일 예로, 제2 반도체층(SEC2)의 제2 단부(EP2)) 높은 광량이 출력될 수 있다. 이 때, 제2 반도체층(SEC2) 및 활성층(AL) 각각의 적어도 일부가 반사성을 가지는 제1 전극(ELT1)과 중첩하여, 발광 효율이 향상될 수 있다.
여기서, 명세서에서 정의되는 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 높이는 제1 반도체층(SEC1)으로부터 제2 반도체층(SEC2)을 향하는 방향으로의 높이를 의미할 수 있다(혹은 높이로 이해될 수 있다). 일 예로, 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 높이는 도 8에서 제1 방향(DR1)을 따라서 정의되는 높이일 수 있다. 예를 들어, 제1 반도체층(SEC1) 및 제2 반도체층(SEC2)의 높이는 제1 발광 소자(LDs1)의 길이 방향에 의해 정의될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)는 정렬 배선으로 기능하는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 배열(또는 배치)될 수 있고, 제1 전극(ELT1) 및 제2 전극(ELT2)에 전기적 신호가 제공되어 발생되는 전계에 기초로하여 배열(또는 배치)될 수 있다.
실시예에 따르면, 제1 발광 소자(LDs1)가 배열(또는 배치)될 경우, 제1 반도체층(SEC1)은 제2 전극(ELT2)을 향하고, 제2 반도체층(SEC2)은 제1 전극(ELT1)을 향할 수 있다.
실험적으로, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에만 전계가 형성될 경우, 제1 발광 소자(LDs1)가 제1 전극(ELT1) 및/또는 제2 전극(ELT2)과 중첩되는 영역이 크게 제공되기 곤란할 수 있다.
실험적으로, 상기 중첩되는 영역을 확장하기 위하여 제1 전극(ELT1)과 제2 전극(ELT2) 간 거리를 좁혀서 제조하는 경우(일 예로, 도 7의 제1 거리(220)를 감소시키고자 하는 경우), 제1 전극(ELT1)과 제2 전극(ELT2) 간 쇼트 결함이 발생될 리스크가 증대될 수 있다.
하지만 실시예에 의하면, 정렬 배선(일 예로, 제1 전극(ELT1) 및 제2 전극(ELT2)) 사이에 전계가 형성되어, 제1 발광 소자(LDs1)가 배열(또는 배치)될 경우, 제2 전극(ELT2)으로부터 제공되는 전기적 신호가 제3-1 전극(ELT3-1)을 통하여서도 출력될 수 있다. 이에 따라, 제1 발광 소자(LDs1)의 정렬을 위한 전계는, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3-1 전극(ELT3-1)에 의해 형성될 수 있다.
예를 들어, 제1 전극(ELT1)으로부터 제1 전기적 신호가 제공될 수 있고, 제2 전극(ELT2)으로부터 제공되는 제2 전기적 신호는, 제2 전극(ELT2) 및 제3-1 전극(ELT3-1)를 통하여 제공될 수 있다. 상기 제1 전기적 신호와 상기 제2 전기적 신호는 유기적으로 결합(또는 연결, 접속)되어 전계로 제공되고, 이에 따라 제1 발광 소자(LDs1)가 일 방향으로 정렬될 수 있다. 이 때, 상기 제2 전기적 신호는 제2 전극(ELT2)으로부터 제1 방향(DR1)을 따라 돌출된 제3-1 전극(ELT3-1)의 적어도 일부에 의해 영향을 받을 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2) 간 제1 거리(220)가 과도하게 감소됨 없이, 제3-1 전극(ELT3-1)으로 인하여 제1 발광 소자(LDs1)의 정렬을 위한 전계를 정의하는 전극 간 이격 거리가 감소되는 효과가 제공될 수 있다.
제3-1 전극(ELT3-1)과 중첩하지 않을 수 있는 정렬 배선인 제1 전극(ELT1)이 제2 전극(ELT2)과 비교할 때, 제1 발광 소자(LDs1)의 활성층(AL)에 인접하도록 배치될 수 있음을 상술한 바 있다. 실시예에 따르면, 제1 전극(ELT1), 제2 전극(ELT2), 및 제3-1 전극(ELT3-1)에 의해 정의되는 전계를 토대로 제1 발광 소자(LDs1)가 배열(또는 배치)되는 바, 제1 발광 소자(LDs1)는 평면 상에서 볼 때, 제2 전극(ELT2)보다 제1 전극(ELT1)에 더 인접하도록 위치될 수 있다. 활성층(AL)이 제2 전극(ELT2)보다 제1 전극(ELT1)에 더 인접하여 배치되어, 발광 효율 개선이 더욱 크게 발생될 수 있다. 예를 들어, 제2 반도체층(SEC2)은 제1 반도체층(SEC1)에 비하여 낮은 높이를 가지고, 활성층(AL)으로부터 발산된 광이 높은 광량을 가질 수 있다. 여기서, 제1 반도체층(SEC1) 및 제2 반도체층(SEC2) 각각의 높이는 제1 반도체층(SEC1)으로부터 제2 반도체층(SEC2)을 향하는 방향을 기준으로 정의될 수 있다.
예를 들어, 실시예에 따르면, 광이 발산될 수 있는 제2 반도체층(SEC2) 및 활성층(AL)이 제3-1 전극(ELT3-1)과 중첩하지 않고 제1 전극(ELT1)에 인접하여 배치되도록 하여, 발광 효율이 더욱 개선될 수 있다.
결국, 실시예에 따르면, 발광 효율이 개선된 제1 발광 소자(LDs1)가 제공되면서도, 제1 전극(ELT1)과 제2 전극(ELT2) 간 쇼트 결함이 방지되어, 전기적 신뢰도가 개선된 표시 장치가 제공될 수 있다.
도 9를 참조하여, 도 7에 따른 화소(PXL)의 구조에 관하여 설명한다. 도 9는 도 7의 EA2 영역의 확대도이다. 상술된 실시예와 중복되거나 공통적인 기술적 내용은 설명을 간략히 하거나 생략하며, 차이점을 서술한다.
실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2)은 기판(SUB)으로부터 이격된 거리가 상이할 수 있다. 예를 들어, 제1 전극(ELT1)은 보호막(PSV) 상에 배치되고, 제2 전극(ELT2)은 보호막(PSV) 상에 배치된 제3-1 전극(ELT3-1) 상에 배치될 수 있다. 이에 따라, 제2 전극(ELT2)은 제1 전극(ELT1)과 비교할 때, 기판(SUB)으로부터 더 이격될 수 있다.
실시예에 따르면, 제1 절연막(INS1)은 그 위치에 따라 상이한 두께를 가질 수 있다. 예를 들어, 제1 전극(ELT1)과 중첩하는 제1 절연막(INS1)은 제1 두께(332)를 가질 수 있다. 제2 전극(ELT2)과 중첩하는 제1 절연막(INS1)은 제2 두께(334)를 가질 수 있다. 제1 두께(332)는 제2 두께(334)보다 클 수 있다. 제3-1 전극(ELT3-1) 및 제2 전극(ELT2)과 중첩하는 제1 절연막(INS1)의 적어도 일부가, 제1 전극(ELT1)과 중첩하는 제1 절연막(INS1)의 또 다른 일부보다 얇은 두께를 가짐으로써, 제1 발광 소자(LDs1)가 배열(또는 배치)될 경우, 접하는 면의 단차가 방지될 수 있다.
이하에서는, 도 10 내지 도 16을 참조하여, 실시예에 따른 표시 장치의 제조 방법에 관하여 설명한다.
도 10은 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다. 도 11, 도 12, 도 14, 및 도 16은 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 개략적인 단면도이다. 도 13 및 도 15는 실시예에 따른 표시 장치의 제조 방법에 관한 공정 단계별 개략적인 평면도이다.
도 11, 도 12, 도 14, 및 도 16은 도 4의 Ⅰ~Ⅰ'에 따른 단면을 도시한다. 도 13 및 도 15는 도 4의 EA3 영역에 수행되는 공정을 평면도 형태로 도시한다. 도 11 내지 도 16에서는, 제3 전극(ELT3) 및 발광 소자(LD)를 기준으로 설명한다.
도 10을 참조하면, 실시예에 따른 표시 장치의 제조 방법은, 기판을 준비하는 단계(S110), 제3 전극을 배치하는 단계(S120), 제1 전극 및 제2 전극을 배치하는 단계(S130), 잉크를 분사하는 단계(S140), 사로 영역에 전계를 형성하는 단계(S150), 및 용매를 제거하는 단계(S160)를 포함할 수 있다.
도 10 및 도 11을 참조하면, 상기 준비하는 단계(S110)에서는, 기판(SUB)이 준비되고, 기판(SUB) 상에 화소 회로부(PCL)가 배치될 수 있다. 기판(SUB)은 도 5를 참조하여 상술한 기판(SUB)일 수 있다. 기판(SUB) 상에 배치되는 화소 회로부(PCL)의 개별 구성들은 마스크를 이용한 공정을 수행하여 도전층(또는 금속층), 무기물, 혹은 유기물 등을 패터닝하여 형성될 수 있다.
도 10 및 도 11을 참조하면, 상기 제3 전극을 배치하는 단계(S120)에서는, 제3 전극(ELT3)을 기판(SUB) 상에 배치할 수 있다. 제3 전극(ELT3)은 화소 회로부(PCL)의 보호막(PSV) 상에 패터닝될 수 있다. 제3 전극(ELT3)을 형성한 이후 절연부(400)를 보호막(PSV) 상에 배치하고, 절연부(400) 상에 뱅크 패턴(BNP)을 형성할 수 있다. 절연부(400)는 제3 전극(ELT3) 상에 형성되지 않을 수 있으나, 이에 한정되지 않는다. 실시예에 따르면, 뱅크 패턴(BNP)은 제3 전극(ELT3)과 중첩하지 않도록 형성될 수 있다.
도 10 및 도 12를 참조하면, 제1 전극 및 제2 전극을 배치하는 단계(S130)에서, 제1 전극(ELT1) 및 제2 전극(ELT2)을 형성할 수 있다. 제1 전극(ELT1) 및 제2 전극(ELT2)은 통상의 포토리소그래피 공정에 의해 제공될 수 있다. 제1 전극(ELT1)은 제3 전극(ELT3)과 평면 상에서 볼 때, 중첩되지 않도록 배치되고, 제2 전극(ELT2)은 제3 전극(ELT3)과 평면 상에서 볼 때, 중첩하도록 배치될 수 있다. 본 단계에서, 제2 전극(ELT2)은 제3 전극(ELT3)과 전기적으로 연결될 수 있다. 이후, 제1 절연막(INS1)을 제1 전극(ELT1) 및 제2 전극(ELT2)을 커버(제1 전극(ELT1) 및 제2 전극(ELT2)과 중첩)하도록 형성될 수 있다.
도 10, 도 13, 및 도 14를 참조하면, 잉크를 분사하는 단계(S140)에서는, 발광 소자(LD)를 기판(SUB) 상에 제공할 수 있다. 본 단계에서, 프린팅 장치(PD)는 발광 소자(LD)를 배열(또는 배치)하고자 하는 영역에 잉크(INK)를 제공할 수 있다. 잉크(INK)는 액상 유체를 외부로 방출할 수 있는 프린팅 장치(PD)에 의해 분사될 수 있다. 프린팅 장치(PD)는 액상 유체를 외부로 출력할 수 있는 노즐부를 포함할 수 있다. 잉크(INK)는 프린팅 장치(PD)에 의해 출력될 수 있는 액상 혼합물을 포함할 수 있다.
실시예에 따르면, 본 단계에서, 프린팅 장치(PD)는 발광 소자(LD)가 배열(또는 배치)되고자 하는 영역에 대해 제2 방향(DR2)을 따라 이동하며 잉크(INK)를 분사할 수 있다. 분사된 잉크(INK)의 적어도 일부는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 위치될 수 있다. 분사된 잉크(INK)의 적어도 일부는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 위치될 수 있다.
실시예에 따르면, 잉크(INK)는 용매(SLV) 및 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 복수 개 구비되어 유동성 성질을 가진 용매(SLV) 내 분산될 수 있다. 용매(SLV)는 발광 소자(LD)들이 분산되어 마련(또는 배치)될 수 있는 고상(solid phase)가 아닌 물질을 의미할 수 있다.
도 10, 도 15, 및 도 16을 참조하면, 사로 영역에 전계를 형성하는 단계(S150)에서, 제1 전극(ELT1)과, 제2 전극(ELT2) 및 제3 전극(ELT3) 사이에 전계를 형성할 수 있다. 상기 사로 영역은 발광 소자(LD)들이 배열(또는 배치)되는 영역을 의미할 수 있다. 상기 사로 영역은, 제1 전극(ELT1)과 제3 전극(ELT3) 사이의 영역을 포함할 수 있다.
실시예에 따르면, 본 단계에서, 제1 전극(ELT1) 및 제2 전극(ELT2) 각각에 정렬 신호를 인가하여, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬 전계가 형성(혹은 제공)될 수 있고, 형성된 정렬 전계로 인하여 잉크(INK)에 포함된 발광 소자(LD)들은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 정렬될 수 있다. 이 때, 제1 전극(ELT1)과 제2 전극(ELT2) 사이에는 교류 신호를 인가할 수 있다. 상기 교류 신호는 사인파, 삼각파, 및 계단파 등일 수 있으나, 일 예시에 한정되지 않고 다양한 교류 신호 형태를 가질 수 있다.
실시예에 따르면, 제1 전극(ETL1)로부터 제1 전기적 신호가 출력되고, 제2 전극(ELT2) 및 제3 전극(ELT3)으로부터 상기 제1 전기적 신호와는 상이한 제2 전기적 신호가 출력될 수 있다. 이 때, 발광 소자(LD)가 정렬되기 위한 정렬 전계는 상기 제1 전기적 신호와 상기 제2 전기적 신호를 기초로 제공될 수 있다.
실시예에 따르면, 제2 전극(ELT2)은 제3 전극(ELT3)과 전기적으로 연결되어, 상기 전계는 제1 전극(ELT1)과 제3 전극(ELT3) 사이에 형성될 수 있다. 예를 들어, 제2 전극(ELT2)으로부터 제공된 정렬 신호는 제3 전극(ELT3)의 원위 단부에서도 출력될 수 있다. 이에 따라, 정렬 신호가 제공되는 전극 구조가 제2 전극(ELT2)으로부터 제3 전극(ELT3)의 위치만큼 연장되는 효과가 제공될 수 있다. 결국, 발광 소자(LD)는 제1 전극(ELT1)과 제3 전극(ELT3)에 의해 정의되는 사로 영역에 제2 방향(DR2)을 따라 배열(또는 배치)될 수 있다.
도 10 및 도 16을 참조하면, 용매를 제거하는 단계(S160)에서는, 잉크(INK)에 포함된 용매(SLV)를 제거할 수 있다. 다만, 실시예에 따라 용매(SLV)에 대한 별도의 제거 공정이 수행되지 않고, 용매(SLV)가 휘발되어 제거될 수 있다. 본 단계가 수행되면, 제1 절연막(INS1) 상에 발광 소자(LD)의 위치가 안정적으로 배열(또는 배치)되어 고정될 수 있다.
이후, 도면에 별도로 도시되지 않았으나, 추가적인 공정을 수행하여 도 5를 참조하여 상술한 제2 절연막(INS2), 제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 제3 절연막(INS3), 및 제4 절연막(INS4)을 형성하여, 일 실시예에 따른 표시 장치가 제조될 수 있다.
이상의 설명은 본 개시의 기술 사상 및 범위를 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 이상에서 설명한 실시예들은 서로 별개로 또는 조합되어 구현되는 것도 가능하다.
따라서, 본 개시에 개시된 실시예들은 본 개시의 기술 사상 및 범위를 한정하기 위한 것이 아니라 본 개시의 기술 사상 및 범위를 설명하기 위한 것이고, 이러한 실시예에 의하여 본 개시의 범위가 한정되는 것은 아니다. 본 개시의 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 제1 전극 및 제2 전극;
    제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하는 적어도 하나의 발광 소자; 및
    상기 기판 상에 배치되고, 상기 제2 전극과 전기적으로 연결된 제3 전극; 을 포함하고,
    상기 제3 전극의 적어도 일부는 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 전극과 상기 제3 전극은 서로 물리적으로 접촉하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 제1 방향으로 이격되고,
    상기 제1 전극과 상기 제3 전극은 상기 제1 방향으로 이격되고,
    상기 제1 전극, 상기 제2 전극, 및 상기 제3 전극은, 상기 제1 방향과 교차하는 제2 방향으로 연장되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 반도체층은, 상기 제1 전극보다 상기 제2 전극에 가깝고,
    상기 제2 반도체층은, 상기 제2 전극보다 상기 제1 전극에 가깝고,
    상기 제1 반도체층으로부터 상기 제2 반도체층을 향하는 방향을 기준으로할 때, 상기 제1 반도체층의 높이는 상기 제2 반도체층의 높이보다 큰, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 반도체층은 N형 반도체를 포함하고,
    상기 제2 반도체층은 P형 반도체를 포함하는, 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 반도체층은 평면 상에서 볼 때, 상기 제1 전극과 중첩하는, 표시 장치.
  7. 제6 항에 있어서,
    상기 활성층은 평면 상에서 볼 때, 상기 제2 전극보다 상기 제1 전극에 더 가까운, 표시 장치.
  8. 제1 항에 있어서,
    상기 제1 전극은 평면 상에서 볼 때, 상기 제3 전극과 비중첩하고,
    상기 제2 전극은 평면 상에서 볼 때, 상기 제3 전극과 중첩하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 적어도 하나의 발광 소자는 평면 상에서 볼 때, 상기 제1 전극과 중첩하는 발광 소자를 포함하고,
    상기 제3 전극은 평면 상에서 볼 때, 상기 발광 소자와 중첩하는 제1 영역 및 상기 제2 전극과 중첩하는 제2 영역을 포함하고,
    상기 제1 영역은 상기 제2 영역은 서로 이격된, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 제1 거리 이격되고,
    상기 제1 전극과 상기 제3 전극은 제2 거리 이격되고,
    상기 제1 전극 및 상기 제2 전극의 상기 제1 거리는 상기 제1 전극과 상기 제3 전극의 상기 제2 거리보다 큰, 표시 장치.
  11. 제10 항에 있어서,
    상기 제3 전극의 원위 단부는 상기 제2 전극과 제3 거리 이격되고,
    상기 제1 거리는 약 3μm 이상이고,
    상기 제3 거리는 약 1μm 내지 약 2.5μm인, 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 상에 배치되는 절연부; 를 더 포함하고,
    상기 절연부는 상기 제3 전극과 동일한 층에 배치되는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 전극은 상기 절연부 상에 배치되고,
    상기 제1 전극과 상기 기판과 이격된 거리와 상기 제2 전극과 상기 기판과 이격된 거리는 동일한, 표시 장치.
  14. 제1 항에 있어서,
    상기 제3 전극은 반사성 물질을 포함하는, 표시 장치.
  15. 제1 항에 있어서,
    상기 기판 상에 배치되는 연결 패턴; 을 더 포함하고,
    상기 연결 패턴은 상기 제3 전극과 동일한 층에 배치되는, 표시 장치.
  16. 제1 항에 있어서,
    상기 제1 전극과 상기 기판이 이격된 거리는 상기 제2 전극과 상기 기판이 이격된 거리보다 작은, 표시 장치.
  17. 제16 항에 있어서,
    평면 상에서 볼 때, 상기 제1 전극 및 상기 제2 전극과 중첩하는 절연막을 더 포함하고,
    상기 절연막은, 평면 상에서 볼 때 상기 제1 전극과 중첩하는 영역에서 제1 두께를 가지고, 평면 상에서 볼 때 상기 제2 전극 및 상기 제3 전극과 중첩하는 영역에서 제2 두께를 가지고,
    상기 제1 두께는 상기 절연막의 상기 제2 두께보다 큰, 표시 장치.
  18. 기판 상에 제1 전극 및 제2 전극을 배치하는 단계;
    상기 기판 상에 제3 전극을 배치하는 단계;
    용매 및 상기 용매 내 발광 소자를 포함하는 잉크를 분사하는 단계; 및
    상기 제1 전극과 상기 제2 전극 사이에 전계를 형성하는 단계; 를 포함하고,
    상기 발광 소자는, 제1 타입의 반도체를 포함하는 제1 반도체층, 상기 제1 타입과는 상이한 제2 타입의 반도체를 포함하는 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치된 활성층을 포함하고,
    상기 제1 전극 및 상기 제2 전극을 배치하는 단계는, 상기 제2 전극과 상기 제3 전극이 전기적으로 연결되는 단계; 및
    상기 제3 전극의 적어도 일부가 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극 사이에 배치되는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 전계를 형성하는 단계는,
    상기 제1 전극으로부터 제1 전기적 신호가 출력되는 단계;
    상기 제2 전극 및 상기 제3 전극으로부터 제2 전기적 신호가 출력되는 단계; 및
    상기 발광 소자가 배치되는 영역에 정렬 전계가 제공되는 단계를 포함하고,
    상기 정렬 전계는 상기 제1 전기적 신호와 상기 제2 전기적 신호에 기초로 하는, 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제3 전극은 상기 제2 전극을 기준으로 한 원위 단부를 포함하고,
    상기 제2 전기적 신호의 적어도 일부는 상기 제3 전극의 상기 원위 단부로부터 제공되는, 표시 장치의 제조 방법.
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