WO2020256270A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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WO2020256270A1
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insulating pattern
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이신흥
김대현
조현민
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device including a light emitting element and a method of manufacturing the display device.
  • LED Light Emitting Diode
  • the bar type light emitting diode may be manufactured to have a size small enough to constitute a pixel of a self-luminous display device.
  • An object to be solved by the present invention is to provide a display device and a method of manufacturing a display device, which minimizes contact failure of a light emitting device and simplifies a manufacturing process.
  • a display device for solving the above problem includes: a substrate; A first electrode and a second electrode provided on the substrate and spaced apart from each other; A light emitting device provided on the substrate and having a first end and a second end; A third electrode provided on the light-emitting device and connecting the first electrode and the first end of the light-emitting device; An insulating pattern provided on the third electrode and exposing the second end of the light emitting device; And a fourth electrode provided on the substrate and connecting the second electrode and the second end of the light-emitting device, and a cavity is formed between the light-emitting device and the insulating pattern.
  • the insulating pattern overlaps the light emitting device and includes a first side surface adjacent to the second electrode
  • the third electrode overlaps the light emitting device and includes a second side surface adjacent to the second electrode.
  • the second side surface may be closer to the first electrode than the first side surface.
  • the cavity may be formed by being surrounded by a part of the light emitting device, a part of the third electrode, a part of the insulating pattern, and a part of the fourth electrode.
  • the insulating pattern may include an organic insulating layer made of an organic material, and may cover at least a portion of the second side surface of the third electrode.
  • the insulating pattern may include an inorganic insulating layer made of at least one of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiON), and may not cover the second side surface of the third electrode.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • SiON silicon oxynitride
  • the insulating layer is a first contact hole exposing a portion of the first electrode and a second contact hole exposing a portion of the second electrode It may include.
  • the third electrode is connected to the first electrode through the first contact hole
  • the fourth electrode is connected to the second electrode through the second contact hole
  • the third electrode and the fourth electrode are Can be separated electrically.
  • the insulating layer may include an inorganic insulating film made of an inorganic material, and a groove may be formed between the insulating film and the light emitting element.
  • a display device for solving the above problem includes: a substrate; A first electrode and a second electrode provided on the substrate and spaced apart from each other; A light emitting device provided on the substrate and having a first end and a second end; A third electrode provided on the light-emitting device and connecting the first electrode and the first end of the light-emitting device; An insulating pattern provided on the third electrode and exposing the second end of the light emitting device; And a fourth electrode provided on the substrate and connecting the second electrode and the second end of the light-emitting device, wherein the insulating pattern is in contact with the light-emitting device at least partially.
  • the insulating pattern overlaps the light emitting device and includes a first side surface adjacent to the second electrode
  • the third electrode overlaps the light emitting device and includes a second side surface adjacent to the second electrode.
  • the second side surface may be closer to the first electrode than the first side surface.
  • the insulating pattern may include an organic insulating layer made of an organic material, and may cover at least a portion of the second side surface of the third electrode.
  • the insulating layer is a first contact hole exposing a portion of the first electrode and a second contact hole exposing a portion of the second electrode It may include.
  • the third electrode is connected to the first electrode through the first contact hole
  • the fourth electrode is connected to the second electrode through the second contact hole
  • the third electrode and the fourth electrode are Can be separated electrically.
  • a method of manufacturing a display device may include forming a first electrode and a second electrode on a substrate; Forming a first insulating material layer on the first electrode, the second electrode, and the substrate; Forming a first insulating layer exposing a part of the first electrode and a part of the second electrode by patterning the first insulating material layer; Supplying light-emitting elements on the first insulating layer and self-aligning; Sequentially forming a conductive material layer and a second insulating material layer on the light emitting devices and the first insulating layer; Forming an insulating pattern exposing one end of the light emitting device by patterning the conductive material layer and the second insulating material layer through a first etching process; By etching the patterned conductive material layer through a second etching process using the insulating pattern as a mask, one end overlapping the light emitting device is formed in an undercut shape, and the first electrode and the other end of the light emitting
  • the first etching process may include a dry etching process
  • the second etching process may include a wet etching process
  • the insulating pattern includes an organic insulating layer made of an organic material
  • the method of manufacturing the display device includes curing the insulating pattern between forming the third electrode and forming the fourth electrode.
  • At least a portion of the insulating pattern may contact the light emitting device.
  • the insulating pattern includes an inorganic insulating film made of an inorganic material, and in the step of forming the fourth electrode, a part of the light emitting element, a part of the third electrode, a part of the insulating pattern, and a part of the fourth electrode A cavity surrounded by may be formed.
  • the third electrode may be electrically separated from the fourth electrode.
  • the method of manufacturing the display device may further include forming a second insulating layer covering the third electrode and the fourth electrode on the third electrode and the fourth electrode.
  • a display device and a method of manufacturing a display device in which a contact failure of a light emitting device can be prevented and a manufacturing process is simplified may be provided.
  • FIG. 1A and 1B are perspective views illustrating a light emitting device according to an exemplary embodiment of the present invention.
  • FIGS. 2A and 2B are circuit diagrams illustrating a unit light emitting area of a display device according to an exemplary embodiment of the present invention.
  • FIG. 3 is a plan view illustrating a unit light emitting area of a display device.
  • 4A and 4B are cross-sectional views taken along line A-A' of FIG. 3.
  • 5A is an enlarged cross-sectional view of a region Q of FIG. 4A.
  • 5B and 5C are modified examples of the structure shown in FIG. 5A.
  • 6A to 6F are schematic plan views sequentially illustrating a method of manufacturing the display device of FIG. 3.
  • 7A to 7K are cross-sectional views sequentially illustrating a method of manufacturing the display device illustrated in FIG. 4A.
  • FIG. 8 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention.
  • FIG. 9 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels shown in FIG. 8.
  • FIG. 10 is a cross-sectional view taken along line B-B' of FIG. 9.
  • FIGS. 1A and 1B are perspective views illustrating a light emitting device according to an exemplary embodiment of the present invention.
  • the light emitting device LD having a cylindrical shape is illustrated, but the present invention is not limited thereto.
  • a light emitting device LD includes a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive layers. It may include an active layer 12 interposed between the semiconductor layers (11, 13).
  • the light emitting device LD may be implemented as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a rod shape extending along one direction.
  • the extending direction of the light-emitting element LD is a longitudinal direction
  • the light-emitting element LD may have one end and the other end along the longitudinal direction.
  • One can be placed.
  • the light emitting device LD may be provided in a circular column shape.
  • the term "rod-shaped” here refers to a rod-like shape or a bar-like shape that is long in the longitudinal direction (ie, the aspect ratio is greater than 1), such as a cylinder or a polygonal column.
  • the length of the light emitting device LD may be larger than its diameter.
  • the light-emitting device LD may be manufactured to be small enough to have a diameter and/or length of a micro-scale or nano-scale.
  • the size of the light-emitting element LD according to an exemplary embodiment of the present invention is not limited thereto, and the size of the light-emitting element LD is to meet the requirements of a display device to which the light-emitting element LD is applied. May change.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer, for example.
  • the first conductive semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, etc. Can include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed above and/or below the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the second conductive semiconductor layer 13 (or the second semiconductor layer) is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. .
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may constitute the second conductive semiconductor layer 13.
  • the light emitting device LD in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13, the light emitting device LD includes / Or it may further include another phosphor layer, an active layer, a semiconductor layer and / or an electrode layer below.
  • the light-emitting device LD is disposed at one end (eg, an upper surface) side of the second conductive semiconductor layer 13 or an end (eg, lower surface) side of the first conductive semiconductor layer 11 It may further include at least one electrode layer.
  • the light emitting device LD may further include an electrode layer 15 disposed on one end side of the second conductive semiconductor layer 13 as shown in FIG. 1B.
  • the electrode layer 15 may be an ohmic contact electrode, but is not limited thereto.
  • the electrode layer 15 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO and oxides thereof Alternatively, an alloy or the like may be used alone or in combination, but is not limited thereto.
  • the electrode layer 15 may be substantially transparent or translucent. Accordingly, light generated by the light emitting device LD may pass through the electrode layer 15 and be emitted to the outside of the light emitting device LD.
  • the light-emitting device LD may further include an insulating film 14.
  • the insulating film 14 may be omitted, and only some of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 It may be provided to cover.
  • the insulating film 14 may be provided on portions other than both ends of the light emitting device LD, so that both ends of the light emitting device LD may be exposed.
  • FIGS. 1A and 1B show a state in which a part of the insulating film 14 has been removed, and the side surfaces of the actual light emitting device LD may be all surrounded by the insulating film 14. .
  • the insulating film 14 may be provided to cover at least a portion of an outer peripheral surface of the first conductive semiconductor layer 11, the active layer 12 and/or the second conductive semiconductor layer 13.
  • the insulating film 14 may be provided to cover at least the outer peripheral surface of the active layer 12.
  • the insulating film 14 may be provided to cover at least a portion of the outer peripheral surface of the electrode layer 15.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include at least one insulating material selected from the group consisting of SiO 2 , Si 3 N 4 , Al 2 O 3 and TiO 2 , but is not limited thereto, and Various materials can be used.
  • the insulating film 14 is provided on the light emitting device LD, it is possible to prevent the active layer 12 from being short-circuited with the first and/or second electrodes, which are not shown.
  • the insulating film 14 may prevent unwanted short circuits that may occur between the light-emitting elements LD.
  • the above-described light-emitting element LD may be used as a light-emitting source of various display devices.
  • the light-emitting element LD may be used as a light source element of a lighting device or a self-luminous display device.
  • FIGS. 2A and 2B are circuit diagrams illustrating a unit light emitting area of a display device according to an exemplary embodiment of the present invention.
  • FIGS. 2A and 2B illustrate an example of a pixel constituting an active light emitting display panel.
  • the unit light emitting area may be a pixel area in which one sub-pixel is provided.
  • the sub-pixel SP may include one or more light-emitting elements LD, and a pixel driving circuit 144 connected thereto to drive the light-emitting element LD.
  • a first electrode (eg, an anode electrode) of the light emitting device LD is connected to a first driving power source VDD via the pixel driving circuit 144, and a second electrode (eg, an anode electrode) of the light emitting device LD , The cathode electrode) is connected to the second driving power supply VSS.
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the second driving power VSS may have a potential lower than the potential of the first driving power VDD by more than a threshold voltage of the light emitting element LD.
  • Each of the light emitting elements LD may emit light with a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the sub-pixel SP may include a plurality of light emitting devices LD connected in parallel with each other.
  • the pixel driving circuit 144 may include first and second transistors M1 and M2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment illustrated in FIG. 2A.
  • the first electrode of the first transistor M1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor M1 may be different electrodes.
  • the first electrode is a source electrode
  • the second electrode may be a drain electrode.
  • the gate electrode of the first transistor M1 is connected to the scanning line Si.
  • the first transistor M1 is turned on when a scan signal of a voltage (eg, a low voltage) at which the first transistor M1 can be turned on is supplied from the scan line Si.
  • the data line Dj and the first node N1 are electrically connected.
  • the data signal of the frame is supplied to the data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transmitted to the first node N1 is charged in the storage capacitor Cst.
  • a first electrode of the second transistor M2 is connected to the first driving power source VDD, and a second electrode is electrically connected to the first electrode of each of the light emitting devices LD.
  • the gate electrode of the second transistor M2 is connected to the first node N1.
  • the second transistor M2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • the driving circuit 144 having a relatively simple structure including the second transistor M2 for supplying a driving current to the light emitting device LD is illustrated.
  • the present invention is not limited thereto, and the structure of the driving circuit 144 may be variously changed.
  • the driving circuit 144 is a transistor element for compensating the threshold voltage of the second transistor M2, a transistor element for initializing the first node N1, and/or the light emitting element LD
  • other circuit elements such as at least one transistor element such as a transistor element for controlling the light emission time of N1 and a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • transistors included in the driving circuit 144 for example, the first and second transistors M1 and M2 are all P-type transistors, but the present invention is not limited thereto. . That is, at least one of the first and second transistors M1 and M2 included in the driving circuit 144 may be changed to an N-type transistor.
  • the first and second transistors M1 and M2 may be implemented as N-type transistors.
  • the configuration and operation of the driving circuit 144 shown in FIG. 2B are similar to the driving circuit 144 of FIG. 2A except for a change in connection positions of some components due to a change in transistor type. Therefore, a detailed description thereof will be omitted.
  • FIG. 3 is a plan view illustrating a unit light emitting area of a display device
  • FIGS. 4A and 4B are cross-sectional views taken along line A-A' of FIG. 3
  • FIG. 5A is an enlarged cross-sectional view of region Q of FIG. 4A.
  • 5B and 5C are modified examples of the structure shown in FIG. 5A.
  • the unit light emitting area may be a pixel area of one sub-pixel included in the light emitting display panel.
  • a display device includes a substrate SUB, a barrier layer BRL, first and second barrier ribs PW1 and PW2, and first and second reflective electrodes. It may include (REL1, REL2), first and second power line (PL1, PL2), a plurality of light emitting devices (LD), first and second contact electrodes (CNE1, CNE2).
  • the substrate SUB may include an insulating material such as glass, organic polymer, or crystal.
  • the substrate SUB may be made of a material having flexibility so as to be bent or folded, and may have a single layer structure or a multilayer structure.
  • the barrier layer BRL may be entirely disposed on the substrate SUB to protect the substrate SUB, but may not be disposed according to exemplary embodiments.
  • the first and second barrier ribs PW1 and PW2 are provided on the substrate SUB and may partition a unit light emitting area of the display device.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from each other at a predetermined interval on the substrate SUB.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart on the substrate SUB by a length greater than or equal to the length of one light emitting device LD.
  • the first and second barrier ribs PW1 and PW2 may be an insulating material including an inorganic material or an organic material, but the present invention is not limited thereto.
  • the first and second barrier ribs PW1 and PW2 may have a trapezoidal shape in which the side surface is inclined at a predetermined angle, but the present invention is not limited thereto, and may have various shapes such as semi-elliptic, circular, square, etc. .
  • Each of the first reflective electrode REL1 (or the first electrode) and the second reflective electrode REL2 (or the second electrode) may be provided on a corresponding partition wall.
  • the first reflective electrode REL1 may be provided on the first partition wall PW1
  • the second reflective electrode REL2 may be provided on the second partition wall PW2.
  • the first and second reflective electrodes REL1 and REL2 may be provided to correspond to the shapes of the first and second barrier ribs PW1 and PW2. Accordingly, the first reflective electrode REL1 may have a shape corresponding to the inclination of the first barrier rib PW1, and the second reflective electrode REL2 may have a shape corresponding to the inclination of the second barrier rib PW2. It can have a shape.
  • the first and second reflective electrodes REL1 and REL2 may be provided on the substrate SUB so as to be spaced apart from each other with the one light emitting element LD therebetween.
  • the first reflective electrode REL1 is disposed adjacent to the first end EP1 of each of the light emitting devices LD, and the first contact electrode CNE1 It may be electrically connected to each of the light-emitting elements LD.
  • the second reflective electrode REL2 is disposed adjacent to the second end EP2 of each of the light emitting devices LD, and is electrically connected to each of the light emitting devices LD through the second contact electrode CNE2. Can be connected to.
  • the first reflective electrode REL1 and the second reflective electrode REL2 may be disposed on the same plane and have the same height. When the first reflective electrode REL1 and the second reflective electrode REL2 have the same height, the one light emitting element LD will be more stably connected to the first and second reflective electrodes REL1 and REL2. I can.
  • the first and second reflective electrodes REL1 and REL2 may be made of a conductive material.
  • the conductive material may include metals such as Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, and alloys thereof.
  • first and second reflective electrodes REL1 and REL2 may be formed as a single layer, but are not limited thereto, and may be formed as multiple layers.
  • the materials of the first and second reflective electrodes REL1 and REL2 are not limited to the above-described materials.
  • light emitted from both ends EP1 and EP2 of the light-emitting element LD is in a direction in which an image is displayed (for example, in the front direction). It may be made of a conductive material having a constant reflectance so as to proceed.
  • both ends of each of the light-emitting elements LD may be reflected by the first and second reflective electrodes REL1 and REL2 to further advance in the front direction. Accordingly, the efficiency of light emitted from each of the light emitting devices LD may be improved.
  • the first and second barrier ribs PW1 and PW2 are formed in each of the light emitting elements LD together with the first and second reflective electrodes REL1 and REL2 provided thereon. It can function as a reflective member that improves the efficiency of the emitted light.
  • first and second reflective electrodes REL1 and REL2 may be an anode electrode, and the other reflective electrode may be a cathode electrode.
  • first reflective electrode REL1 may be an anode electrode
  • second reflective electrode REL2 may be a cathode electrode.
  • first and second reflective electrodes REL1 and REL2 are illustrated as being directly provided on the substrate SUB, but the present invention is not limited thereto.
  • a component for driving the display device as a passive matrix or an active matrix may be further provided between the first and second reflective electrodes REL1 and REL2 and the substrate SUB.
  • the first reflective electrode REL1 may be connected to the first power line PL1 through a first connection line CNL1, and the second reflective electrode REL2 is connected to the second connection line CNL2. It may be connected to the second power line PL2.
  • the first connection wire CNL1 may be provided integrally with the first reflective electrode REL1
  • the second connection wire CNL2 may be provided integrally with the second reflective electrode REL2.
  • the first power line PL1 may be disposed on the same layer as the first reflective electrode REL1, and the second power line PL2 may be disposed on the same layer as the second reflective electrode REL2.
  • the present invention is not limited thereto.
  • each of the first and second power wires PL1 and PL2 may be provided on a different layer from a corresponding reflective electrode.
  • each of the first and second power wires PL1 and PL2 may be electrically connected to the corresponding reflective electrode through a contact hole or the like.
  • the first and second power wires PL1 and PL2 are provided with the first and second reflective electrodes REL1 when aligning the light-emitting elements LD on the substrate SUB. , REL2) can be operated as an alignment wiring to supply an alignment voltage.
  • a first capping layer CPL1 may be provided on the first reflective electrode REL1, and a second capping layer CPL2 may be provided on the second reflective electrode REL2.
  • Each of the first and second capping layers CPL1 and CPL2 may prevent damage to the first and second reflective electrodes REL1 and REL2 during a manufacturing process of a display device.
  • the first and second capping layers CPL1 and CPL2 reduce the loss of light emitted from the light emitting devices LD and reflected in the front direction by the first and second reflective electrodes REL1 and REL2. It can be made of a transparent conductive material.
  • the first capping layer CPL1 may be directly provided on the first reflective electrode REL1 and may be electrically connected to the first reflective electrode REL1.
  • the second capping layer CPL2 may be directly provided on the second reflective electrode REL2 and may be electrically connected to the second reflective electrode REL2.
  • a first insulating layer INS1 may be provided on the first and second capping layers CPL1 and CPL2.
  • the first insulating layer INS1 may be provided between the substrate SUB and each of the light emitting devices LD.
  • the first insulating layer INS1 may include an organic material, and the first insulating layer INS1 fills a space between the substrate SUB and the one light emitting device LD, One light-emitting element LD can be stably supported.
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material.
  • a groove GRV may be formed between the first insulating layer INS1 and the light emitting element LD.
  • an organic layer filling the groove GRV may be further disposed, but is not limited thereto.
  • the first insulating layer INS1 includes a first contact hole CH1 exposing a portion of the first capping layer CPL1 to the outside and a second contact exposing a portion of the second capping layer CPL2 to the outside. It may include a hole (CH2).
  • the first insulating layer INS1 is directly provided on the first and second reflective electrodes REL1 and REL2. I can.
  • the first contact hole CH1 of the first insulating layer INS1 exposes a part of the first reflective electrode REL1 to the outside
  • the second contact hole CH2 of the first insulating layer INS1 May expose a part of the second reflective electrode REL2 to the outside.
  • Light-emitting elements LD may be provided between the first and second reflective electrodes REL1 and REL2 on the substrate SUB.
  • the light-emitting elements LD may be self-aligned by an electric field formed between the first and second reflective electrodes REL1 and REL2.
  • the light-emitting elements LD may be provided in a rod shape extending in the first direction DR1.
  • the first and second contact electrodes CNE1 and CNE2 may be provided on the first insulating layer INS1 and the light emitting device LD.
  • the first contact electrode CNE1 (or the third electrode) may cover the first reflective electrode REL1 and overlap the first reflective electrode REL1 when viewed in a plan view.
  • first contact electrode CNE1 may be partially overlapped with one of both ends EP1 and EP2 of each light emitting element LD.
  • first contact electrode CNE1 may partially overlap the first end EP1 of each light emitting device LD.
  • the first contact electrode CNE1 may be electrically connected to the first capping layer CPL1 through the first contact hole CH1 of the first insulating layer INS1. Since the first capping layer CPL1 is electrically connected to the first reflective electrode REL1, the first contact electrode CNE1 may be connected to the first reflective electrode REL1.
  • the first contact electrode CNE1 is the first reflective electrode through the first contact hole CH1 of the first insulating layer INS1. It can be directly connected to (REL1).
  • the second contact electrode CNE2 (or fourth electrode) may cover the second reflective electrode REL2 and overlap the second reflective electrode REL2 when viewed in a plan view.
  • the second contact electrode CNE2 may be electrically connected to the second capping layer CPL2 through the second contact hole CH2 of the first insulating layer INS1. Since the second capping layer CPL2 is electrically connected to the second reflective electrode REL2, the second contact electrode CNE2 may be connected to the second reflective electrode REL2.
  • the second contact electrode CNE2 is the second reflective electrode through the second contact hole CH2 of the first insulating layer INS1. Can be connected directly to (REL2).
  • Each of the first and second contact electrodes CNE1 and CNE2 may be formed of a transparent conductive material so that light emitted from each of the light emitting devices LD can proceed in the front direction without loss.
  • the transparent conductive material may include ITO, IZO, ITZO, or the like. Materials of the first and second contact electrodes CNE1 and CNE2 are not limited to the above-described materials.
  • the first and second contact electrodes CNE1 and CNE2 may be provided on the same plane.
  • the insulating pattern INSP may be provided on the first contact electrode CNE1.
  • the insulating pattern INSP may partially overlap the first contact electrode CNE1.
  • the insulating pattern INSP may include an organic insulating layer made of an organic material, and in another embodiment, an inorganic insulating layer made of an inorganic material.
  • the organic material may be PI (Polyimide), but is not limited thereto.
  • the inorganic material may be any one of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiON), but is not limited thereto.
  • the insulating pattern INSP may have a shape extending along a second direction DR2 crossing the first direction DR1, but the present invention is not limited thereto.
  • the insulating pattern INSP faces the first side S1 and the first side S1 adjacent to the second contact electrode CNE2 and is spaced apart from the second contact electrode CNE2. It may include a second side (S2).
  • the first contact electrode CNE1 faces the third side S3 and the third side S3 adjacent to the second contact electrode CNE2 and the second contact electrode CNE2 It may include a fourth side (S4) spaced apart from.
  • the first side S1 of the insulating pattern INSP may be disposed closer to the second contact electrode CNE2 than the third side S3 of the first contact electrode CNE1.
  • the third side S3 of the first contact electrode CNE1 may be provided in an under-cut shape when viewed from the first side S1 of the insulating pattern INSP. As the third side surface S3 of the first contact electrode CNE1 is provided in an undercut shape, a cavity VO may be provided on each of the light-emitting elements LD.
  • the first contact electrode CNE1 may have an undercut shape, and the first side S1 of the insulating pattern INSP is the third side S3 of the contact electrode CNE1. It may be formed to be closer to the second contact electrode CNE2.
  • a cavity VO may be provided between the first conductive semiconductor layer 11 and the insulating pattern INSP of each of the light emitting devices LD.
  • the cavity VO is a part of the first conductive semiconductor layer 11 (or part of the insulating film 14) of each of the light emitting devices LD, a part of the first contact electrode CNE1, and the It may be provided surrounded by a part of the insulating pattern INSP and the second contact electrode CNE2.
  • the insulating pattern INSPa may be formed to cover at least a portion of the third side S3 of the first contact electrode CNE1, and the light emitting element LD A cavity (VOa, ⁇ ) may be provided on each of the first conductive semiconductor layers 11.
  • the insulating pattern INSPb may be formed to cover the entire third side S3 of the first contact electrode CNE1.
  • a cavity (VO) may not be provided on the first conductive semiconductor layer 11. That is, the insulating pattern INSPb may fill the undercut shape formed in the first contact electrode CNE1. The insulating pattern INSPb may contact at least a portion of the light emitting device LD.
  • the insulating patterns INSPa and ISNPb illustrated in FIGS. 5B and 5C may include an organic insulating layer made of an organic material.
  • Insulation patterns (INSPa, ISNPb) including an organic insulating layer are partially reflowed by a curing process to be described later to form a side surface of the first contact electrode CNE1 (eg, a third side surface S3). It can cover at least part of. That is, the insulating patterns INSPa and ISNPb including the organic insulating layer may more effectively prevent short-circuit defects of the first contact electrode CNE1 and the second contact electrode CNE2 by the curing process.
  • the second contact electrode CNE2 may be electrically separated from the first contact electrode CNE1 by the cavity VO.
  • the second contact electrode CNE2 may secure an area overlapping the insulating pattern INSP to a certain level or more within a range in which electrical separation from the first contact electrode CNE1 is performed.
  • the second contact electrode CNE2 may overlap with the first contact electrode CNE1 at a predetermined interval when viewed in a plan view, and may be disposed on the insulating pattern INSP. Accordingly, the first contact electrode CNE1 and the second contact electrode CNE2 may be electrically separated. In another embodiment, the second contact electrode CNE2 may be spaced apart from the first contact electrode CNE1 by a predetermined distance and disposed on the insulating pattern INSP when viewed in a plan view.
  • a second insulating layer INS2 may be provided on the insulating pattern INSP and the first and second contact electrodes CNE1 and CNE2.
  • the second insulating layer INS2 may prevent the first and second contact electrodes CNE1 and CNE2 from being exposed to the outside, thereby preventing corrosion of the first and second contact electrodes CNE1 and CNE2.
  • the second insulating layer INS2 may include an inorganic insulating layer made of an inorganic material in one embodiment, and may include an organic insulating layer made of an organic material in another embodiment. As shown in the drawings, the second insulating layer INS2 may be formed of a single layer, but is not limited thereto, and may be formed of multiple layers.
  • An overcoat layer OC may be provided on the second insulating layer INS2.
  • the overcoat layer OC includes the first and second barrier ribs PW1 and PW2 disposed under the overcoat layer OC, the first and second reflective electrodes REL1 and REL2, and the first and second contact electrodes CNE1. , CNE2) may be a planarization layer that alleviates a step caused by, or the like.
  • the overcoat layer OC may be an encapsulation layer that prevents penetration of oxygen and moisture into the light emitting devices LD.
  • the overcoat layer OC may be omitted.
  • the second insulating layer INS2 may serve as an encapsulation layer to prevent penetration of oxygen and moisture into the light emitting devices LD.
  • the first and second partition walls PW1 and PW2 may be provided on the substrate SUB provided with the barrier layer BRL.
  • the first reflective electrode REL1 may be provided on the first partition wall PW1, and the second reflective electrode REL2 may be provided on the second partition wall PW2.
  • the first and second reflective electrodes REL1 and REL2 are provided on the same plane on the corresponding barrier rib, and may have a shape corresponding to the shape of the corresponding barrier rib.
  • the first capping layer CPL1 may be provided on the first reflective electrode REL1, and the second capping layer CPL2 may be provided on the second reflective electrode REL2.
  • the first insulating layer INS1 may be provided on the substrate SUB including the first and second capping layers CPL1 and CPL2.
  • the first insulating layer INS1 may include the first and second contact holes CH1 and CH2.
  • the light-emitting elements LD may be aligned on the first insulating layer INS1 to correspond between the first and second reflective electrodes REL1 and REL2.
  • first contact electrode CNE1 and the insulating pattern ( INSP) can be formed.
  • the third side surface S3 of the first contact electrode CNE1 may be spaced apart from the first side surface S1 of the insulating pattern INSP in the direction of the first reflective electrode REL1 by the etching process. have. For this reason, one side S3 of the first contact electrode CNE1 may have the undercut shape when viewed from the first side S1 of the insulating pattern INSP.
  • the second contact electrode CNE2 overlapping the second reflective electrode REL2 may be provided on the substrate SUB including the insulating pattern INSP.
  • the second contact electrode CNE2 is provided on the same layer as the first contact electrode CNE1 and may include the same material.
  • the second insulating layer INS2 may be provided on the first and second contact electrodes CNE1 and CNE2, and the overcoat layer OC may be provided on the second insulating layer INS2.
  • the second contact electrode CNE2 of the display device is electrically connected to the first contact electrode CNE1 by the cavity VO and the insulating pattern INSP. Can be separated.
  • the first and second contact electrodes CNE1 and CNE2 are disposed on the first and second contact electrodes CNE1 and CNE2 by disposing the first contact electrode CNE1 and the insulating pattern INSP on each of the light-emitting elements LD.
  • Each effective area can be secured, and as the effective areas of each of the first and second contact electrodes CNE1 and CNE2 are secured, short-circuit defects of the first and second contact electrodes CNE1 and CNE2 are reduced. I can. Accordingly, the display device according to an exemplary embodiment of the present invention can minimize contact failure of the light emitting elements LD due to a short failure of the first and second contact electrodes CNE1 and CNE2.
  • FIGS. 7A to 7K are cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 4A.
  • first and second partition walls PW1 and PW2 extending in the second direction DR2 on the substrate SUB of each unit light emitting area Can be formed.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from each other at a predetermined interval on the substrate SUB.
  • first and second reflective electrodes REL1 and REL2 first and second connection wires CNL1 and CNL2, first and second reflective electrodes REL1 and REL2 on the substrate SUB provided with the first and second barrier ribs PW1 and PW2,
  • the first and second power wirings PL1 and PL2 may be formed.
  • the first reflective electrode REL1 may be branched along the second direction DR2 from the first connection line CNL1 extending in a first direction DR1 crossing the second direction DR2. .
  • the first reflective electrode REL1 may overlap the first partition wall PW1.
  • the first connection line CNL1 may be connected to the first power line PL1 extending in the second direction DR2.
  • the first connection line CNL1 may transmit an alignment voltage applied to the first power line PL1 to the first reflective electrode REL2 when aligning the light emitting devices LD.
  • the first connection line CNL1 may transmit a driving voltage applied to the first power line PL1 to the first reflective electrode REL1 when driving the light emitting devices LD.
  • the second reflective electrode REL2 may be branched along the second direction DR2 from the second connection line CNL2 extending in the first direction DR1.
  • the second reflective electrode REL2 may overlap the second partition wall PW2.
  • the second connection line CNL2 may be connected to the second power line PL2 extending in the second direction DR2.
  • the second connection line CNL2 may transmit an alignment voltage applied to the second power line PL2 to the second reflective electrode REL2 when aligning the light emitting devices LD.
  • the second connection line CNL2 may transmit a driving voltage applied to the second power line PL2 to the second reflective electrode REL2 when driving the light emitting devices LD.
  • the first and second reflective electrodes REL1 and REL2, the first and second connection wires CNL1 and CNL2, and the first and second power wires PL1 and PL2 May be provided on the same plane.
  • first and second reflective electrodes REL1 and REL2, the first and second connection wires CNL1 and CNL2, and the first and second power wires PL1 and PL2 may include the same material.
  • first and second reflective electrodes REL1 and REL2, the first and second connection wires CNL1 and CNL2, and the first and second power wires PL1 and PL2 have a constant reflectance. It may contain a conductive material.
  • CPL1, CPL2) can be formed.
  • the first and second capping layers CPL1 and CPL2 may include the same material.
  • the first and second capping layers CPL1 and CPL2 may include a transparent conductive material.
  • the first capping layer CPL1 overlaps the first reflective electrode REL1 and the first connection line CNL1, and the second capping layer CPL2 is the second reflective electrode ( REL2) and the second connection line CNL2 may be overlapped.
  • a first insulating layer INS1 having a contact hole CH2 may be formed.
  • an alignment voltage is applied to each of the first and second reflective electrodes REL1 and REL2 through the first and second power wires PL1 and PL2.
  • an electric field may be formed between the first and second reflective electrodes REL1 and REL2.
  • Light-emitting elements LD may be injected onto the substrate SUB using an inkjet printing method or the like while an electric field is applied between the first and second reflective electrodes REL1 and REL2.
  • the light-emitting elements LD When the light-emitting elements LD are put on the substrate SUB, the light-emitting elements LD are self-contained due to an electric field formed between the first and second reflective electrodes REL1 and REL2. Alignment can be induced. Accordingly, the light-emitting elements LD may be aligned between the first and second reflective electrodes REL1 and REL2.
  • a conductive material layer CNE1' and a second insulating material layer INSP' are formed on the substrate SUB in which the light emitting devices LD are aligned. Can be formed sequentially.
  • the conductive material layer CNE1' may be made of a transparent conductive material to minimize loss of light emitted from each of the light emitting devices LD.
  • the second insulating material layer INSP' is provided on the conductive material layer CNE1', and may include an inorganic insulating layer made of an inorganic material.
  • the present invention is not limited thereto, and in another embodiment, the second insulating material layer INSP' may include an organic insulating layer made of an organic material.
  • the conductive material layer CNE1' and the second insulating material are sequentially performed by first and second etching processes.
  • the first contact electrode CNE1 and the insulating pattern INSP may be formed by simultaneously patterning the layer INSP'.
  • the first etching process may include a dry etching process
  • the second etching process may include a wet etching process
  • the second insulating material layer INSP′ and the conductive material layer are exposed so that a part of the first insulating layer INS1 and a part of each light emitting device LD are exposed to the outside.
  • the insulating pattern INSP and a conductive pattern may be formed by patterning (CNE1').
  • one side of the insulating pattern INSP patterned by the first etching process and one side of the conductive pattern may coincide with each other.
  • the second etching process may be performed using the insulating pattern INSP as an etching mask.
  • the etchant used in the second etching process may be a solvent capable of etching the conductive pattern disposed under the insulating pattern INSP.
  • the conductive pattern forms an undercut shape under one side S1 of the insulating pattern INSP, and one side that is spaced inward from one side of the insulating pattern INSP ( It may be the first contact electrode CNE1 having S3).
  • one side S3 of the first contact electrode CNE1 may be spaced apart from the second reflective electrode REL2 by a predetermined interval.
  • first contact electrode CNE1 may be overlapped on the remaining portions except for a portion of each light emitting element LD.
  • the first contact electrode CNE1 may be electrically connected to one end of each of the light emitting devices LD.
  • the second contact electrode CNE2 may be formed.
  • the first and second contact electrodes CNE1 and CNE2 are provided on the same plane and may be electrically separated from each other by being spaced apart from each other by a predetermined interval.
  • the first contact electrode CNE1 may be disposed on the first insulating layer INS1 including the first contact hole CH1.
  • the first contact electrode CNE1 may be electrically connected to the first capping layer CPL1 through the first contact hole CH1. In addition, the first contact electrode CNE1 may be electrically connected to one end of each light emitting device LD.
  • the second contact electrode CNE2 may be disposed on a portion of the first insulating layer INS1 including the second contact hole CH2 and the insulating pattern INSP.
  • the second contact electrode CNE2 may be electrically connected to the second capping layer CPL2 through the second contact hole CH2. In addition, the second contact electrode CNE2 may be electrically connected to the other end of each light emitting device LD.
  • a second insulating layer INS2 may be formed on the first and second contact electrodes CNE1 and CNE2. Subsequently, an overcoat layer OC may be formed on the second insulating layer INS2.
  • the first and second etching processes are performed to form the first contact electrode CNE1 and the insulating pattern INSP.
  • a curing process may be further performed.
  • the curing process may be a process of curing and stabilizing the insulating pattern INSP.
  • the curing process may be a process of applying heat to the insulating pattern INSP for a predetermined time or more at a predetermined temperature or higher.
  • the shape of the insulating pattern INSP may be changed by the curing process. Specifically, the insulating pattern INSP may be reflowed due to the curing process, and the shape of at least a portion of the insulating pattern INSP may be changed according to the reflow of the insulating pattern INSP.
  • the insulating patterns INSPa and INSPb may be formed to cover part or all of the side surfaces of the first contact electrode CNE1, and the light emitting devices LDs A cavity may be provided on the top. That is, the insulating patterns INSPa and INSPb may be reflowed to fill the undercut shape formed in the first contact electrode CNE1.
  • the insulating patterns INSPa and ISNPb including the organic insulating layer may more effectively prevent short-circuit failures of the first contact electrode CNE1 and the second contact electrode CNE2 by the curing process.
  • FIG. 8 is a plan view schematically illustrating a display device according to an exemplary embodiment of the present invention.
  • a display device includes a substrate SUB, pixels PXL provided on the substrate SUB, and provided on the substrate SUB.
  • a driving unit driving the fields PXL, and a wiring unit (not shown) connecting the pixels PXL and the driving unit may be included.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which the pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driving part for driving the pixels PXL and a part of a wiring part (not shown) connecting the pixels PXL and the driving part are provided.
  • the display area DA may have various shapes.
  • the display area DA includes various types such as a closed polygon including a side consisting of a straight line, a circle including a curved side, an ellipse, a semicircle including a side consisting of straight lines and curves, etc. It can be provided in a shape.
  • each area may also be provided in various shapes, such as a closed polygon including a straight side, a semicircle including a curved side, and a half ellipse. Also, the areas of the plurality of regions may be the same or different from each other.
  • the display area DA is provided as one area having a rectangular shape including a straight side
  • a case where the display area DA is provided as one area having a rectangular shape including a straight side will be described as an example.
  • the non-display area NDA may be provided on at least one side of the display area DA. In an embodiment of the present invention, the non-display area NDA may surround the display area DA.
  • the pixels PXL may be provided in the display area DA on the substrate SUB. Each of the pixels PXL may be provided in plural as a minimum unit for displaying an image.
  • the pixels PXL may include at least one light emitting device LD that emits white light and/or color light.
  • Each pixel PXL may emit any one color of red, green, and blue, but is not limited thereto.
  • each pixel PXL may emit one color of cyan, magenta, yellow, and white.
  • the plurality of pixels PXL are provided in a matrix form along a row extending in a first direction DR1 and a column extending in a second direction DR2 crossing the first direction DR1. Can be arranged.
  • the arrangement form of the pixels PXL is not particularly limited, and may be arranged in various forms.
  • the driving unit provides a signal to each pixel PXL through the wiring unit, thereby controlling driving of the pixel PXL.
  • the wiring part is omitted for convenience of description.
  • the driving unit includes a scan driving unit SDV providing scan signals to the pixels PXL through a scan line, a light emission driving unit EDV providing emission control signals to the pixels PXL through an emission control line, and A data driver DDV providing a data signal to the pixels PXL through a data line, and a timing controller (not shown) may be included.
  • the timing controller may control the scan driver SDV, the light emission driver EDV, and the data driver DDV.
  • FIG. 9 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels shown in FIG. 8, and FIG. 10 is a cross-sectional view taken along line B-B' of FIG. 9.
  • FIG. 10 is a cross-sectional view taken along line B-B' of FIG. 9.
  • the unit light emitting area may be a pixel area of one sub-pixel.
  • the display device may include a substrate SUB provided with a plurality of pixels PXL.
  • Each of the pixels PXL may include a first sub-pixel SP1, a second sub-pixel SP2, and a third sub-pixel SP3 provided on the substrate SUB.
  • Each of the first to third sub-pixels SP1, SP2, and SP3 includes the substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a display element layer provided on the pixel circuit portion PCL. (DPL) may be included.
  • the pixel circuit unit PCL includes a buffer layer BFL disposed on the substrate SUB, first and second transistors T1 and T2 disposed on the buffer layer BFL, and a driving voltage line DVL. can do.
  • the pixel circuit unit PCL may further include a protective layer PSV provided on the first and second transistors T1 and T2 and the driving voltage line DVL.
  • the display device layer DPL includes first and second partition walls PW1 and PW2 provided on the passivation layer PSV, first and second reflective electrodes REL1 and REL2, and first and second connection wirings ( CNL1 and CNL2), light-emitting elements LD, and first and second contact electrodes CNE1 and CNE2.
  • the pixel circuit unit PCL will be described first, and then the display element layer DPL will be described.
  • the buffer layer BFL is provided on the substrate SUB, and diffusion of impurities into the first and second transistors T1 and T2 may be prevented.
  • the buffer layer BFL may be provided as a single layer, but may be provided as at least two or more multiple layers.
  • each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the first transistor T1 is a driving transistor electrically connected to some of the light emitting devices LD provided in the display device layer DPL to drive a corresponding light emitting device LD, and the second transistor (T2) may be a switching transistor that switches the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, and first and second transistor electrodes EL1 and EL2.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the first transistor electrode EL1 and a second region in contact with the second transistor electrode EL2.
  • a region between the first region and the second region may be a channel region.
  • the first region may be one of a source region and a drain region, and the second region may be the other region.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the channel region is a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first region and the second region may be a semiconductor pattern doped with the impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with the gate insulating layer GI interposed therebetween.
  • Each of the first transistor electrode EL1 and the second transistor electrode EL2 is a first region of the semiconductor layer SCL through a contact hole penetrating the interlayer insulating layer ILD and the gate insulating layer GI. And contact with the second area.
  • the driving voltage wiring DVL may be provided on the interlayer insulating layer ILD, but is not limited thereto. According to an exemplary embodiment, the driving voltage wiring DVL may be provided on any one of the insulating layers included in the pixel circuit unit PCL. Can be provided to A second driving power VSS may be applied to the driving voltage line DVL.
  • the protection layer PSV may include a through hole TH exposing the first transistor electrode EL1 of the first transistor T1 and a via hole VH exposing the driving voltage line DVL. have.
  • the first and second barrier ribs PW1 and PW2 may be spaced apart from each other at a predetermined interval on the protective layer PSV.
  • the first and second partition walls PW1 and PW2 may be provided in a trapezoidal shape in which side surfaces are inclined at a predetermined angle, but are not limited thereto.
  • the first reflective electrode REL1 may be provided on the first partition wall PW1, and the second reflective electrode REL2 may be provided on the second partition wall PW2.
  • the first reflective electrode REL1 may have a shape corresponding to the shape of the first barrier rib PW1
  • the second reflective electrode REL2 may have a shape corresponding to the shape of the second barrier rib PW2. have.
  • the first reflective electrode REL1 may be branched from the first connection line CNL1 extending in the first direction DR1 to a second direction DR2 crossing the first direction DR1.
  • the second reflective electrode REL2 may be branched from the second connection line CNL2 extending in the first direction DR1 in the second direction DR2.
  • the first connection line CNL1 provided in the first sub-pixel SP1 includes a first connection line CNL1 provided in the second sub-pixel SP2 disposed adjacent to the first sub-pixel SP1 and Can be separated electrically.
  • the first connection line CNL1 provided in the second sub-pixel SP2 is a first connection line CNL1 provided in the third sub-pixel SP3 disposed adjacent to the second sub-pixel SP2. ) And can be separated electrically.
  • the first connection line CNL1 provided in one sub-pixel may be electrically separated from the first connection line CNL1 provided in a sub-pixel disposed adjacent to the one sub-pixel. Accordingly, each of the first to third sub-pixels SP1 to SP3 may be individually driven.
  • the second connection line CNL2 provided in the first sub-pixel SP1 may be commonly provided to the second and third sub-pixels SP2 and SP3 adjacent to the first sub-pixel SP1.
  • the first and second reflective electrodes REL1 and REL2 may be spaced apart from each other by a predetermined interval with the light emitting elements LD therebetween.
  • the first reflective electrode REL1 is disposed adjacent to any one of both ends EP1 and EP2 of each light emitting element LD
  • the second reflective electrode REL2 is a positive electrode of each light emitting element LD. It may be disposed adjacent to the other one of the ends EP1 and EP2.
  • the first and second reflective electrodes REL1 and REL2 may be provided on the same plane.
  • the first reflective electrode REL1 may be electrically connected to the first transistor electrode EL1 of the first transistor T1 through the through hole TH of the protective layer PSV. Accordingly, the voltage applied to the first transistor T1 may be transferred to the first reflective electrode REL1.
  • the second reflective electrode REL2 may be electrically connected to the driving voltage line DVL through the via hole VH of the protective layer PSV.
  • a first capping layer CPL1 may be provided on the first reflective electrode REL1, and a second capping layer CPL2 may be provided on the second reflective electrode REL2.
  • a first insulating layer INS1 may be provided on the first and second capping layers CPL1 and CPL2.
  • the first insulating layer INS1 may include an inorganic insulating layer or an organic insulating layer.
  • the first insulating layer INS1 includes a first contact hole CH1 exposing a portion of the first capping layer CPL1 and a second contact hole CH2 exposing a portion of the second capping layer CPL2 It may include.
  • Each of the light-emitting elements LD may be provided on the first insulating layer INS1 to be aligned between the first and second reflective electrodes REL1 and REL2.
  • Each of the light emitting devices LD may include first and second end portions EP1 and EP2 in a length direction.
  • the first contact electrode for electrically and/or physically stably connecting the first reflective electrode REL1 and the first end EP1 of each light emitting element LD on the first reflective electrode REL1 ( CNE1) can be provided.
  • An insulating pattern INSP may be provided on the first contact electrode CNE1.
  • the insulating pattern INSP covers the first contact electrode CNE1 to prevent the first contact electrode CNE1 from being exposed to the outside, and the first contact electrode CNE1 and the second contact electrode CNE2 ) Can be separated electrically.
  • the second contact electrode CNE2 for electrically connecting the second reflective electrode REL2 and the second end EP2 of each light emitting device LD may be provided on the second reflective electrode REL2.
  • a cavity VO may be formed between the light emitting devices LD and the insulating pattern INSP.
  • the cavity VO is formed by a part of each of the light emitting devices LD, a part of the first contact electrode CNE1, a part of the insulating pattern INSP, and the second contact electrode CNE2. It can be provided surrounded.
  • the first contact electrode CNE1 is spaced apart from the second reflective electrode REL2 when viewed in a plan view, and is partially separated from the first reflective electrode REL1. It can be provided to overlap.
  • the first contact electrode CNE1 may be electrically connected to the first end EP1 of each light emitting device LD.
  • An electric field of a predetermined voltage or higher is applied to each of the light-emitting elements LD, so that each light-emitting element LD may emit light.
  • a second insulating layer INS2 may be provided on the first and second contact electrodes CNE1 and CNE2.
  • the second insulating layer INS2 may cover the first and second contact electrodes CNE1 and CNE2 disposed under the second insulating layer INS2 so that they are not exposed to the outside.
  • An overcoat layer OC may be provided on the second insulating layer INS2.
  • the second contact electrode CNE2 of the display device is electrically connected to the first contact electrode CNE1 by the cavity VO and the insulating pattern INSP. Can be separated.
  • the effective area of the first contact electrode CNE1 connected to the first end EP1 of each light emitting element LD and the effective area of each light emitting element LD may be sufficiently secured.
  • the display device can minimize contact failure of the light emitting elements LD due to a short failure of the first and second contact electrodes CNE1 and CNE2.
  • the display device may be employed in various electronic devices.
  • the display device may be applied to various wearable devices such as a television, a laptop computer, a mobile phone, a smart phone, a smart pad (PD), a PMP (PMP), a PDA, a navigation device, and a smart watch.
  • various wearable devices such as a television, a laptop computer, a mobile phone, a smart phone, a smart pad (PD), a PMP (PMP), a PDA, a navigation device, and a smart watch.

Landscapes

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Abstract

표시 장치 및 이의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판 상에 제공되고, 상호 이격된 제1 전극 및 제2 전극, 기판 상에 제공되고, 제1 단부와 제2 단부를 갖는 발광 소자, 발광 소자 상에 제공되며, 제1 전극과 발광 소자의 제1 단부를 연결하는 제3 전극, 제3 전극 상에 제공되며, 발광 소자의 제2 단부를 노출하는 절연 패턴, 및 기판 상에 제공되며, 제2 전극과 발광 소자의 제2 단부를 연결하는 제4 전극을 포함하고, 발광 소자와 절연 패턴 사이에 공동(空洞)이 형성된다.

Description

표시 장치 및 이의 제조 방법
본 발명은 발광 소자를 포함하는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 막대형 발광 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 소자의 컨택 불량을 최소화하고, 제조 공정이 간소화된 표시 장치 및 표시 장치의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판; 상기 기판 상에 제공되고, 상호 이격된 제1 전극 및 제2 전극; 상기 기판 상에 제공되고, 제1 단부와 제2 단부를 갖는 발광 소자; 상기 발광 소자 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제3 전극; 상기 제3 전극 상에 제공되며, 상기 발광 소자의 상기 제2 단부를 노출하는 절연 패턴; 및 상기 기판 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 상기 제2 단부를 연결하는 제4 전극을 포함하고, 상기 발광 소자와 상기 절연 패턴 사이에 공동(空洞)이 형성된다.
상기 절연 패턴은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제1 측면을 포함하고, 상기 제3 전극은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제2 측면을 포함하며, 평면 상에서 볼 때, 상기 제2 측면은 상기 제1 측면보다 상기 제1 전극에 인접할 수 있다.
상기 공동은 상기 발광 소자의 일부, 상기 제3 전극의 일부, 상기 절연 패턴의 일부 및 상기 제4 전극의 일부에 둘러싸여 형성될 수 있다.
상기 절연 패턴은 유기 재료로 이루어진 유기 절연막을 포함하고, 상기 제3 전극의 상기 제2 측면의 적어도 일부를 덮을 수 있다.
상기 절연 패턴은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나로 이루어진 무기 절연막을 포함하고, 상기 제3 전극의 상기 제2 측면을 덮지 않을 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 제공된 절연층을 더 포함하고, 상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함할 수 있다.
상기 제3 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 연결되고, 상기 제4 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극에 연결되며, 상기 제3 전극과 상기 제4 전극은 전기적으로 분리될 수 있다.
상기 절연층은 무기 재료로 이루어진 무기 절연막을 포함하고, 상기 절연막과 상기 발광 소자 사이에 홈이 형성될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 기판; 상기 기판 상에 제공되고, 상호 이격된 제1 전극 및 제2 전극; 상기 기판 상에 제공되고, 제1 단부와 제2 단부를 갖는 발광 소자; 상기 발광 소자 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제3 전극; 상기 제3 전극 상에 제공되며, 상기 발광 소자의 상기 제2 단부를 노출하는 절연 패턴; 및 상기 기판 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 상기 제2 단부를 연결하는 제4 전극을 포함하고, 상기 절연 패턴은 상기 발광 소자와 적어도 일부가 접촉한다.
상기 절연 패턴은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제1 측면을 포함하고, 상기 제3 전극은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제2 측면을 포함하며, 평면 상에서 볼 때, 상기 제2 측면은 상기 제1 측면보다 상기 제1 전극에 인접할 수 있다.
상기 절연 패턴은 유기 재료로 이루어진 유기 절연막을 포함하고, 상기 제3 전극의 상기 제2 측면의 적어도 일부를 덮을 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 제공된 절연층을 더 포함하고, 상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함할 수 있다.
상기 제3 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 연결되고, 상기 제4 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극에 연결되며, 상기 제3 전극과 상기 제4 전극은 전기적으로 분리될 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 전극 및 제2 전극을 형성하는 단계; 상기 제1 전극, 상기 제2 전극, 및 상기 기판 상에 제1 절연 물질층을 형성하는 단계; 상기 제1 절연 물질층을 패터닝하여 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 노출하는 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 발광 소자들을 공급하고, 자가 정렬시키는 단계; 상기 발광 소자들 및 상기 제1 절연층 상에 도전 물질층 및 제2 절연 물질층을 순차적으로 형성하는 단계; 제1 식각 공정을 통해 상기 도전 물질층 및 상기 제2 절연 물질층을 패터닝하여 상기 발광 소자의 일 단부를 노출하는 절연 패턴을 형성하는 단계; 상기 절연 패턴을 마스크로 사용한 제2 식각 공정을 통해 상기 패터닝된 도전 물질층을 식각하여 상기 발광 소자와 중첩하는 일 측 단부가 언더 컷 형상으로 이루어지고 상기 제1 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제3 전극을 형성하는 단계; 및 상기 제1 절연층 상에 상기 제2 전극 및 상기 발광 소자의 상기 일 단부와 전기적으로 연결되는 제4 전극을 형성하는 단계를 포함한다.
상기 제1 식각 공정은 건식 식각 공정을 포함하고, 상기 제2 식각 공정은 습식 식각 공정을 포함할 수 있다.
상기 절연 패턴은 유기 재료로 이루어지는 유기 절연막을 포함하되, 상기 표시 장치의 제조 방법은 상기 제3 전극을 형성하는 단계 및 상기 제4 전극을 형성하는 단계 사이에서, 상기 절연 패턴을 큐어링(curing)하는 단계를 더 포함하고, 상기 절연 패턴은 상기 제3 전극의 상기 언더 컷 형상의 적어도 일부를 채울 수 있다.
상기 절연 패턴은 상기 발광 소자와 적어도 일부가 접촉할 수 있다.
상기 절연 패턴은 무기 재료로 이루어지는 무기 절연막을 포함하되, 상기 제4 전극을 형성하는 단계에서, 상기 발광 소자의 일부, 상기 제3 전극의 일부, 상기 절연 패턴의 일부, 및 상기 제4 전극의 일부에 둘러싸인 공동(空洞)이 형성될 수 있다.
상기 제3 전극은 상기 제4 전극과 전기적으로 분리될 수 있다.
상기 표시 장치의 제조 방법은 상기 제3 전극 및 상기 제4 전극 상에, 상기 제3 전극 및 상기 제4 전극을 커버하는 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 발광 소자의 컨택 불량을 방지할 수 있고, 제조 공정이 간소화된 표시 장치 및 표시 장치의 제조 방법이 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단위 발광 영역을 나타내는 회로도이다.
도 3은 표시 장치의 단위 발광 영역을 나타내는 평면도이다.
도 4a 및 도 4b는 도 3의 A-A' 선을 따라 자른 단면도이다.
도 5a는 도 4a의 Q 영역의 확대 단면도이다.
도 5b 및 도 5c는 도 5a에 도시된 구조의 변형예들이다.
도 6a 내지 도 6f는 도 3의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 7a 내지 도 7k는 도 4a에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 9는 도 8에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소들을 개략적으로 도시한 평면도이다.
도 10은 도 9의 B-B' 선을 따라 자른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참고로 하여 실시예들에 대해 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 발광 소자(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 상기 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 길이 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(LD)는 원 기둥 형상으로 제공될 수 있다. 그러나, 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 발광 소자(LD)의 길이는 그 직경보다 클 수 있다.
상기 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다.
다만, 본 발명의 일 실시예에 의한 상기 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 상기 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)(또는, 제1 반도체층)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)(또는, 제2 반도체층)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
일 실시예로, 발광 소자(LD)는 제2 도전성 반도체층(13)의 일단(일 예로, 상부면) 측 또는 제1 도전성 반도체층(11)의 일단(일 예로, 하부면) 측에 배치되는 적어도 하나의 전극층을 더 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1b에 도시된 바와 같이, 제2 도전성 반도체층(13)의 일단 측에 배치된 전극층(15)을 더 포함할 수 있다. 전극층(15)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 전극층(15)은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다. 또한, 실시예에 따라, 전극층(15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층(15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
또한, 상기 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 상기 절연성 피막(14)은 상기 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 상기 발광 소자(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1a 및 도 1b에서는 상기 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 발광 소자(LD)는 측면이 모두 상기 절연성 피막(14)으로 둘러싸일 수 있다.
상기 절연성 피막(14)은 상기 제1 도전성 반도체층(11), 상기 활성층(12) 및/또는 상기 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 상기 절연성 피막(14)은 적어도 상기 활성층(12)의 외주면을 감싸도록 제공될 수도 있다. 또한, 발광 소자(LD)가 전극층(15)을 포함할 경우, 절연성 피막(14)은 전극층(15)의 외주면 적어도 일부를 감싸도록 제공될 수도 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO 2, Si 3N 4, Al 2O 3 및 TiO 2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 발광 소자(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하여 배치되는 경우, 상기 절연성 피막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 상기 발광 소자(LD)는, 조명 장치나 자발광 표시 장치의 광원 소자로 이용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 표시 장치의 단위 발광 영역을 나타내는 회로도이다.
특히, 도 2a 및 도 2b는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 본 발명의 일 실시예에 있어서, 상기 단위 발광 영역은 하나의 서브 화소가 제공되는 화소 영역일 수 있다.
도 2a를 참조하면, 서브 화소(SP)는 하나 이상의 발광 소자(LD)와, 이에 접속되어 상기 발광 소자(LD)를 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 발광 소자(LD)의 제1 전극(예컨대, 애노드 전극)은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 발광 소자(LD)의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 구동 전원(VDD)의 전위보다 상기 발광 소자(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 발광 소자(LD)들 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 2a에서는 상기 서브 화소(SP)에 하나의 상기 발광 소자(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 상기 서브 화소(SP)는 서로 병렬 연결되는 복수의 상기 발광 소자(LD)들을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 화소 구동 회로(144)는 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 화소 구동 회로(144)의 구조가 도 2a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(M1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(M1)의 게이트 전극은 주사선(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(M1)는, 상기 주사선(Si)으로부터 상기 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 주사신호가 공급될 때 턴-온되어, 상기 데이터선(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 발광 소자(LD)들 각각의 상기 제1 전극에 전기적으로 연결된다. 상기 제2 트랜지스터(M2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(M2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 발광 소자(LD)들로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 2a에서는 상기 데이터 신호를 상기 서브 화소(SP) 내부로 전달하기 위한 상기 제1 트랜지스터(M1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 발광 소자(LD)로 공급하기 위한 상기 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 상기 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 구동 회로(144)는 상기 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 발광 소자(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 2a에서는 상기 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 2b에 도시된 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 2a의 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 3은 표시 장치의 단위 발광 영역을 나타내는 평면도이고, 도 4a 및 도 4b는 도 3의 A-A'선에 따른 단면도이며, 도 5a는 도 4a의 Q 영역의 확대 단면도이다. 도 5b 및 도 5c는 도 5a에 도시된 구조의 변형예들이다.
도 3에 있어서, 편의를 위하여 복수의 발광 소자들이 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들은 제1 및 제2 반사 전극 사이에 사선 방향으로 정렬되어 있을 수도 있다. 또한, 도 3에 있어서, 단위 발광 영역은 발광 표시 패널에 포함된 하나의 서브 화소의 화소 영역일 수 있다.
도 1a 내지 도 5c를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배리어층(BRL), 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 전원 배선(PL1, PL2), 복수의 발광 소자(LD)들, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 배리어층(BRL)은 상기 기판(SUB) 상에 전체적으로 배치되어 기판(SUB)을 보호할 수 있으나, 실시예에 따라 배치되지 않을 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에 제공되며 상기 표시 장치의 단위 발광 영역을 구획할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에서 일정 간격 이격될 수 있다. 예를 들어, 상기 제1 및 제2 격벽(PW1, PW2)은 하나의 발광 소자(LD)의 길이 이상으로 상기 기판(SUB) 상에서 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질일 수 있으나, 이에 본 발명이 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2)은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
상기 제1 반사 전극(REL1)(또는, 제1 전극)과 상기 제2 반사 전극(REL2)(또는, 제2 전극) 각각은 대응하는 격벽 상에 제공될 수 있다. 예를 들어, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 따라서, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 경사도에 대응되는 형상을 가질 수 있고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 경사도에 대응되는 형상을 가질 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 기판(SUB) 상에서 상기 하나의 발광 소자(LD)를 사이에 두고 서로 이격되도록 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 상기 발광 소자(LD)들 각각의 제1 단부(EP1)에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자(LD)들 각각에 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 발광 소자(LD)들 각각의 제2 단부(EP2)에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자(LD)들 각각에 전기적으로 연결될 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)이 동일한 높이를 가지면, 상기 하나의 발광 소자(LD)가 상기 제1 및 제2 반사 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등이 포함될 수 있다.
또한, 상기 제1 및 제2 반사 전극(REL1, REL2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 다중막으로 형성될 수 있다.
여기서, 상기 제1 및 제2 반사 전극(REL1, REL2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 발광 소자(LD)의 양 단부(EP1, EP2)에서 출사되는 광이 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
특히, 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 상기 발광 소자(LD)들 각각의 양 단부(EP1, EP2)에서 출사된 광은 상기 제1 및 제2 반사 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 발광 소자(LD)들 각각에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 상기 제1 및 제2 반사 전극(REL1, REL2)과 함께 상기 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 반사 전극은 애노드 전극일 수 있으며, 나머지 하나의 반사 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)이 애노드 전극이고, 상기 제2 반사 전극(REL2)이 캐소드 전극일 수 있다.
설명의 편의를 위해, 상기 제1 및 제2 반사 전극(REL1, REL2)이 상기 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 상기 표시 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
상기 제1 반사 전극(REL1)은 제1 연결 배선(CNL1)을 통해 상기 제1 전원 배선(PL1)에 연결될 수 있고, 상기 제2 반사 전극(REL2)은 제2 연결 배선(CNL2)을 통해 상기 제2 전원 배선(PL2)에 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제1 반사 전극(REL1)과 일체로 제공될 수 있고, 상기 제2 연결 배선(CNL2)은 상기 제2 반사 전극(REL2)과 일체로 제공될 수 있다.
상기 제1 전원 배선(PL1)은 상기 제1 반사 전극(REL1)과 동일한 층에 배치될 수 있고, 상기 제2 전원 배선(PL2)은 상기 제2 반사 전극(REL2)과 동일한 층에 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 상기 제1 및 제2 전원 배선(PL1, PL2) 각각은 대응하는 반사 전극과 상이한 층에 제공될 수 있다. 이러한 경우, 상기 제1 및 제2 전원 배선(PL1, PL2) 각각은 컨택 홀 등을 통해 상기 대응하는 반사 전극에 전기적으로 연결될 수도 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전원 배선(PL1, PL2)은 상기 기판(SUB) 상에 상기 발광 소자(LD)들을 정렬시킬 때 상기 제1 및 제2 반사 전극(REL1, REL2)으로 정렬 전압을 공급하기 위한 정렬 배선으로 동작할 수 있다.
상기 제1 반사 전극(REL1) 상에는 제1 캡핑층(CPL1)이 제공될 수 있고, 상기 제2 반사 전극(REL2) 상에는 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 각각은 표시 장치의 제조 공정 중 상기 제1 및 제2 반사 전극(REL1, REL2)의 손상을 방지할 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)은, 상기 발광 소자(LD)들에서 출사되어 상기 제1 및 제2 반사 전극(REL1, REL2)에 의해 상기 정면 방향으로 반사된 광의 손실을 줄이기 위해 투명한 도전성 재료로 이루어질 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 반사 전극(REL1) 상에 직접 제공되어, 상기 제1 반사 전극(REL1)에 전기적으로 연결될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제2 반사 전극(REL2) 상에 직접 제공되어, 상기 제2 반사 전극(REL2)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 기판(SUB)과 상기 발광 소자(LD)들 각각의 사이에 제공될 수 있다.
일 실시예로, 제1 절연층(INS1)은 유기 물질을 포함할 수 있고, 상기 제1 절연층(INS1)은 상기 기판(SUB)과 상기 하나의 발광 소자(LD) 사이의 공간을 메우며 상기 하나의 발광 소자(LD)를 안정적으로 지지할 수 있다.
다른 실시예로, 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 이 경우, 도 4b에 도시된 바와 같이, 제1 절연층(INS1)과 발광 소자(LD) 사이에는 홈(GRV)이 형성될 수도 있다. 실시예에 따라, 홈(GRV)을 채우는 유기층이 더 배치될 수 있으나, 이에 제한되는 것은 아니다.
상기 제1 절연층(INS1)은 상기 제1 캡핑층(CPL1)의 일부를 외부로 노출하는 제1 컨택 홀(CH1)과 상기 제2 캡핑층(CPL2)의 일부를 외부로 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 캡핑층(CPL1, CPL2)이 생략되는 경우, 상기 제1 절연층(INS1)은 상기 제1 및 제2 반사 전극(REL1, REL2) 상에 직접 제공될 수 있다. 이러한 경우, 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)은 상기 제1 반사 전극(REL1)의 일부를 외부로 노출하고 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)은 상기 제2 반사 전극(REL2)의 일부를 외부로 노출할 수 있다.
발광 소자(LD)들은 상기 기판(SUB) 상에서 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 제공될 수 있다. 상기 발광 소자(LD)들은 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 형성된 전계에 의해 자가 정렬이 유도될 수 있다. 여기서, 상기 발광 소자(LD)들은 제1 방향(DR1)으로 연장된 막대 형상으로 제공될 수 있다.
상기 제1 절연층(INS1) 및 발광 소자(LD) 상에는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)(또는, 제3 전극)은, 평면 상에서 볼 때, 상기 제1 반사 전극(REL1)을 커버하며 상기 제1 반사 전극(REL1)에 중첩될 수 있다.
또한, 상기 제1 컨택 전극(CNE1)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다. 예를 들어, 상기 제1 컨택 전극(CNE1)은 상기 각 발광 소자(LD)의 제1 단부(EP1)에 부분적으로 중첩될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)을 통해 상기 제1 캡핑층(CPL1)에 전기적으로 연결될 수 있다. 상기 제1 캡핑층(CPL1)이 상기 제1 반사 전극(REL1)에 전기적으로 연결되므로, 상기 제1 컨택 전극(CNE1)은 상기 제1 반사 전극(REL1)에 연결될 수 있다.
실시예에 따라, 상기 제1 캡핑층(CPL1)이 생략되는 경우, 상기 제1 컨택 전극(CNE1)은 상기 제1 절연층(INS1)의 제1 컨택 홀(CH1)을 통해 상기 제1 반사 전극(REL1)에 바로 연결될 수 있다.
상기 제2 컨택 전극(CNE2)(또는, 제4 전극)은, 평면 상에서 볼 때, 상기 제2 반사 전극(REL2)을 커버하며 상기 제2 반사 전극(REL2)에 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)을 통해 상기 제2 캡핑층(CPL2)에 전기적으로 연결될 수 있다. 상기 제2 캡핑층(CPL2)이 상기 제2 반사 전극(REL2)에 전기적으로 연결되므로, 상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2)에 연결될 수 있다.
실시예에 따라, 상기 제2 캡핑층(CPL2)이 생략되는 경우, 상기 제2 컨택 전극(CNE2)은 상기 제1 절연층(INS1)의 제2 컨택 홀(CH2)을 통해 상기 제2 반사 전극(REL2)에 바로 연결될 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각은 상기 발광 소자(LD)들 각각으로부터 출사된 광이 손실 없이 상기 정면 방향으로 진행될 수 있도록 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 상기 투명한 도전성 재료로는 ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공될 수 있다.
절연 패턴(INSP)은 상기 제1 컨택 전극(CNE1) 상에 제공될 수 있다. 상기 절연 패턴(INSP)은 상기 제1 컨택 전극(CNE1)에 부분적으로 중첩될 수 있다. 상기 절연 패턴(INSP)은 일 실시예로 유기 재료로 이루어진 유기 절연막을 포함할 수 있고, 다른 실시예로 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 상기 유기 재료는 일 예로 PI(Polyimide)일 수 있으나, 이에 제한되는 것은 아니다. 또한, 상기 무기 재료는 일 예로 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 및 실리콘 옥시나이트라이드(SiON) 중 어느 하나일 수 있으나, 이에 제한되는 것은 아니다.
상기 절연 패턴(INSP)은 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장된 형상으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
평면 상에서 볼 때, 상기 절연 패턴(INSP)은 상기 제2 컨택 전극(CNE2)에 인접하는 제1 측면(S1)과 상기 제1 측면(S1)에 마주보며 상기 제2 컨택 전극(CNE2)에 이격된 제2 측면(S2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1 컨택 전극(CNE1)은 상기 제2 컨택 전극(CNE2)에 인접하는 제3 측면(S3)과 상기 제3 측면(S3)에 마주보며 상기 제2 컨택 전극(CNE2)에 이격된 제4 측면(S4)을 포함할 수 있다.
상기 절연 패턴(INSP)의 제1 측면(S1)은 상기 제1 컨택 전극(CNE1)의 제3 측면(S3)보다 상기 제2 컨택 전극(CNE2)에 인접하게 배치될 수 있다.
상기 제1 컨택 전극(CNE1)의 제3 측면(S3)은 상기 절연 패턴(INSP)의 제1 측면(S1)에서 볼 때 언더 컷(under-cut) 형상으로 제공될 수 있다. 상기 제1 컨택 전극(CNE1)의 제3 측면(S3)이 언더 컷 형상으로 제공됨에 따라, 각각의 상기 발광 소자(LD)들 상에는 공동(VO, 空洞)이 제공될 수 있다.
도 5a에 도시된 바와 같이, 제1 컨택 전극(CNE1)은 언더 컷 형상을 포함할 수 있고, 절연 패턴(INSP)의 제1 측면(S1)이 컨택 전극(CNE1)의 제3 측면(S3)보다 제2 컨택 전극(CNE2)에 인접하도록 형성될 수 있다.
상기 발광 소자(LD)들 각각의 제1 도전성 반도체층(11)과 절연 패턴(INSP) 사이에는 공동(VO, 空洞)이 제공될 수 있다.
상기 공동(VO, 空洞)은 상기 발광 소자(LD)들 각각의 제1 도전성 반도체층(11) 일부(또는, 절연성 피막(14)의 일부), 상기 제1 컨택 전극(CNE1)의 일부, 상기 절연 패턴(INSP)의 일부, 및 상기 제2 컨택 전극(CNE2)에 의해 둘러싸여 제공될 수 있다.
다른 실시예로, 도 5b에 도시된 바와 같이, 절연 패턴(INSPa)은 제1 컨택 전극(CNE1)의 제3 측면(S3)의 적어도 일부를 덮도록 형성될 수 있고, 상기 발광 소자(LD)들 각각의 제1 도전성 반도체층(11) 상에는 공동(VOa, 空洞)이 제공될 수 있다.
또 다른 실시예로, 도 5c에 도시된 바와 같이, 절연 패턴(INSPb)은 제1 컨택 전극(CNE1)의 제3 측면(S3)의 전부를 덮도록 형성될 수 있다. 이 경우, 상술한 실시예들과 달리 상기 제1 도전성 반도체층(11) 상에는 공동(VO, 空洞)이 제공되지 않을 수 있다. 즉, 절연 패턴(INSPb)은 제1 컨택 전극(CNE1)에 형성된 언더 컷 형상을 채울 수 있다. 절연 패턴(INSPb)은 발광 소자(LD)의 적어도 일부와 접촉할 수 있다.
도 5b 및 도 5c에 도시된 절연 패턴(INSPa, ISNPb)은 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 유기 절연막을 포함하는 절연 패턴(INSPa, ISNPb)은 후술할 큐어링(curing) 공정에 의해 일부분이 리플로우(reflow)하여 제1 컨택 전극(CNE1)의 측면(예컨대, 제3 측면(S3))의 적어도 일부를 덮을 수 있다. 즉, 유기 절연막을 포함하는 절연 패턴(INSPa, ISNPb)은 큐어링 공정에 의해 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)의 쇼트 불량을 더욱 효과적으로 방지할 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 공동(VO, 空洞)에 의해 제1 컨택 전극(CNE1)과 전기적으로 분리될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과의 전기적 분리가 이루어지는 범위 내에서 상기 절연 패턴(INSP)과 중첩되는 면적을 일정 수준 이상으로 확보할 수 있다.
일 실시예로, 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제1 컨택 전극(CNE1)과 일정 간격 중첩하고 상기 절연 패턴(INSP) 상에 배치될 수 있다. 이로 인해, 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)은 전기적으로 분리될 수 있다. 다른 실시예로, 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제1 컨택 전극(CNE1)과 일정 간격 이격되고 상기 절연 패턴(INSP) 상에 배치될 수 있다.
상기 절연 패턴(INSP) 및 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에는 제2 절연층(INS2)이 제공될 수 있다.
상기 제2 절연층(INS2)은 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 부식을 방지할 수 있다.
상기 제2 절연층(INS2)은 일 실시예로 무기 재료로 이루어진 무기 절연막을 포함할 수 있고, 다른 실시예로 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제2 절연층(INS2)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
상기 제2 절연층(INS2) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 제1 및 제2 격벽(PW1, PW2), 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다.
또한, 상기 오버 코트층(OC)은 상기 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제2 절연층(INS2)이 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
하기에서는 도 3 내지 도 5a를 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 배리어층(BRL)이 제공된 상기 기판(SUB) 상에 상기 제1 및 제2 격벽(PW1, PW2)이 제공될 수 있다.
상기 제1 격벽(PW1) 상에 상기 제1 반사 전극(REL1)이 제공되고, 상기 제2 격벽(PW2) 상에 상기 제2 반사 전극(REL2)이 제공될 수 있다. 상기 제1 및 제2 반사 전극(REL1, REL2)은 대응하는 격벽 상의 동일 평면 상에 제공되어, 상기 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 반사 전극(REL1) 상에 상기 제1 캡핑층(CPL1)이 제공되고, 상기 제2 반사 전극(REL2) 상에 상기 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)을 포함한 상기 기판(SUB) 상에 상기 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 및 제2 컨택 홀(CH1, CH2)을 포함할 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 대응되도록 상기 제1 절연층(INS1) 상에 상기 발광 소자(LD)들이 정렬될 수 있다.
상기 발광 소자(LD)들 상에 제1 도전층(미도시) 및 절연 물질층(미도시)을 순차적으로 도포한 후, 식각 공정을 진행하여 상기 제1 컨택 전극(CNE1)과 상기 절연 패턴(INSP)이 형성될 수 있다. 상기 식각 공정에 의해 상기 제1 컨택 전극(CNE1)의 제3 측면(S3)은 상기 절연 패턴(INSP)의 제1 측면(S1)으로부터 상기 제1 반사 전극(REL1) 방향으로 일정 간격 이격될 수 있다. 이로 인해, 상기 제1 컨택 전극(CNE1)의 일 측면(S3)은 상기 절연 패턴(INSP)의 제1 측면(S1)에서 볼 때 상기 언더 컷 형상을 가질 수 있다.
상기 절연 패턴(INSP)을 포함한 상기 기판(SUB) 상에, 상기 제2 반사 전극(REL2)에 중첩되는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 층에 제공되며, 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에는 상기 제2 절연층(INS2)이 제공되고, 상기 제2 절연층(INS2) 상에는 상기 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치의 상기 제2 컨택 전극(CNE2)은 상기 공동(VO, 空洞) 및 절연 패턴(INSP)에 의해 제1 컨택 전극(CNE1)과 전기적으로 분리될 수 있다.
일 실시예에 따른 표시 장치는 상기 제1 컨택 전극(CNE1)과 상기 절연 패턴(INSP)을 상기 발광 소자(LD)들 각각의 상부에 배치하여 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적을 확보할 수 있고, 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적이 확보됨에 따라, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량이 줄어들 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량에 기인한 상기 발광 소자(LD)들의 컨택 불량을 최소화할 수 있다.
도 6a 내지 도 6f는 도 3의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 7a 내지 도 7k는 도 4a에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 3, 도 4a, 도 6a, 도 7a, 및 도 7b를 참조하면, 각 단위 발광 영역의 기판(SUB) 상에 제2 방향(DR2)으로 연장된 제1 및 제2 격벽(PW1, PW2)을 형성할 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB) 상에서 일정 간격 이격될 수 있다.
이어, 상기 제1 및 제2 격벽(PW1, PW2)이 제공된 상기 기판(SUB) 상에 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 연결 배선(CNL1, CNL2), 제1 및 제2 전원 배선(PL1, PL2)을 형성할 수 있다.
상기 제1 반사 전극(REL1)은 상기 제2 방향(DR2)에 교차하는 제1 방향(DR1)으로 연장된 상기 제1 연결 배선(CNL1)으로부터 상기 제2 방향(DR2)을 따라 분기될 수 있다. 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)과 중첩할 수 있다.
상기 제1 연결 배선(CNL1)은 상기 제2 방향(DR2)으로 연장된 상기 제1 전원 배선(PL1)에 연결될 수 있다.
상기 제1 연결 배선(CNL1)은 발광 소자(LD)들을 정렬시킬 때 상기 제1 전원 배선(PL1)으로 인가된 정렬 전압을 상기 제1 반사 전극(REL2)으로 전달할 수 있다. 또한, 상기 제1 연결 배선(CNL1)은 상기 발광 소자(LD)들을 구동시킬 때 상기 제1 전원 배선(PL1)으로 인가된 구동 전압을 상기 제1 반사 전극(REL1)으로 전달할 수 있다.
상기 제2 반사 전극(REL2)은 상기 제1 방향(DR1)으로 연장된 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)을 따라 분기될 수 있다. 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)과 중첩할 수 있다.
상기 제2 연결 배선(CNL2)은 상기 제2 방향(DR2)으로 연장된 상기 제2 전원 배선(PL2)에 연결될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 발광 소자(LD)들을 정렬할 때 상기 제2 전원 배선(PL2)으로 인가된 정렬 전압을 상기 제2 반사 전극(REL2)으로 전달할 수 있다. 또한, 상기 제2 연결 배선(CNL2)은 상기 발광 소자(LD)들을 구동시킬 때 상기 제2 전원 배선(PL2)으로 인가된 구동 전압을 상기 제2 반사 전극(REL2)으로 전달할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 전원 배선(PL1, PL2)은 동일 평면 상에 제공될 수 있다.
또한, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 전원 배선(PL1, PL2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1 및 제2 연결 배선(CNL1, CNL2), 상기 제1 및 제2 전원 배선(PL1, PL2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다.
도 3, 도 4a, 도 6b, 및 도 7a 내지 도 7c를 참조하면, 상기 제1 및 제2 반사 전극(REL1, REL2) 등이 제공된 상기 기판(SUB) 상에 제1 및 제2 캡핑층(CPL1, CPL2)을 형성할 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 캡핑층(CPL1, CPL2)은 투명한 도전성 재료를 포함할 수 있다.
평면 상에서 볼 때, 상기 제1 캡핑층(CPL1)은 상기 제1 반사 전극(REL1)과 상기 제1 연결 배선(CNL1)에 중첩되고, 상기 제2 캡핑층(CPL2)은 상기 제2 반사 전극(REL2) 및 제2 연결 배선(CNL2)에 중첩될 수 있다.
도 3, 도 4a, 도 6c, 및 도 7a 내지 도 7e를 참조하면, 상기 제1 및 제2 캡핑층(CPL1, CPL2)이 제공된 상기 기판(SUB) 상에 제1 절연 물질층(INS1')을 형성하고, 마스크 공정을 통해 상기 제1 절연 물질층(INS1')을 패터닝하여 상기 제1 및 제2 캡핑층(CPL1, CPL2) 각각의 일부를 노출하는 제1 컨택 홀(CH1)과 제2 컨택 홀(CH2)을 구비한 제1 절연층(INS1)을 형성할 수 있다.
도 3, 도 4a, 6d, 및 도 7a 내지 도 7f를 참조하면, 상기 제1 및 제2 전원 배선(PL1, PL2)을 통해 상기 제1 및 제2 반사 전극(REL1, REL2) 각각에 정렬 전압을 인가하여 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 전계를 형성할 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 전계가 인가된 상태에서 잉크젯 프린팅 방식 등을 이용하여 상기 기판(SUB) 상에 발광 소자(LD)들을 투입할 수 있다.
상기 발광 소자(LD)들이 상기 기판(SUB) 상에 투입되는 경우, 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 사이에 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 상기 발광 소자(LD)들이 정렬될 수 있다.
도 3, 도 4a, 및 도 7a 내지 도 7g를 참조하면, 상기 발광 소자(LD)들이 정렬된 상기 기판(SUB) 상에 도전 물질층(CNE1') 및 제2 절연 물질층(INSP')을 순차적으로 형성할 수 있다.
상기 도전 물질층(CNE1’)은 상기 발광 소자(LD)들 각각에서 출사된 광의 손실을 최소화하기 위해 투명한 도전성 재료로 이루어질 수 있다.
상기 제2 절연 물질층(INSP')은 상기 도전 물질층(CNE1’) 상에 제공되고, 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고 다른 실시예로 제2 절연 물질층(INSP')은 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
도 3, 도 4a, 도 5a 내지 도 5b, 6e, 및 도 7a 내지 도 7h를 참조하면, 제1 및 제2 식각 공정을 연속으로 진행하여 상기 도전 물질층(CNE1’)과 상기 제2 절연 물질층(INSP')을 동시에 패터닝함으로써 제1 컨택 전극(CNE1)과 절연 패턴(INSP)을 형성할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 식각 공정은 건식 식각 공정을 포함할 수 있고, 상기 제2 식각 공정은 습식 식각 공정을 포함할 수 있다.
우선, 상기 제1 식각 공정을 진행하여, 상기 제1 절연층(INS1)의 일부와 각 발광 소자(LD)의 일부가 외부로 노출되도록 상기 제2 절연 물질층(INSP')과 상기 도전 물질층(CNE1’)을 패터닝하여 상기 절연 패턴(INSP)과 도전 패턴(미도시)을 형성할 수 있다.
도면 상에 직접적으로 도시하지 않았으나, 상기 제1 식각 공정에 의해 패터닝된 상기 절연 패턴(INSP)의 일 측면과 상기 도전 패턴의 일 측면은 서로 일치할 수 있다.
이어, 상기 절연 패턴(INSP)을 식각 마스크로 하여 상기 제2 식각 공정을 진행할 수 있다. 상기 제2 식각 공정에서 사용되는 식각액은 상기 절연 패턴(INSP)의 하부에 배치된 상기 도전 패턴을 식각할 수 있는 용매를 사용할 수 있다.
상기 제2 식각 공정에 의해, 상기 도전 패턴은 상기 절연 패턴(INSP)의 일 측면(S1) 아래에서 언더 컷 형상을 형성하여 상기 절연 패턴(INSP)의 일 측면으로부터 내측 방향으로 이격되는 일 측면(S3)을 갖는 제1 컨택 전극(CNE1)이 될 수 있다.
평면 상에서 볼 때, 상기 제1 컨택 전극(CNE1)의 일 측면(S3)은 상기 제2 반사 전극(REL2)으로부터 일정 간격 이격될 수 있다.
또한, 상기 제1 컨택 전극(CNE1)은 상기 각 발광 소자(LD)의 일부를 제외한 나머지 부분에 중첩될 수 있다. 여기서, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자(LD)들 각각의 일 단부와 전기적으로 연결될 수 있다.
도 3, 도 4a, 도 6f, 및 도 7a 내지 도 7i를 참조하면, 상기 절연 패턴(INSP)이 제공된 상기 기판(SUB) 상에 제2 도전층(미도시)을 형성한 후 마스크 공정을 진행하여 제2 컨택 전극(CNE2)을 형성할 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 평면 상에 제공되며, 일정 간격 이격되어 전기적으로 서로 분리될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 컨택 홀(CH1)을 포함하는 상기 제1 절연층(INS1) 상에 배치될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1 컨택 홀(CH1)을 통해 상기 제1 캡핑층(CPL1)에 전기적으로 연결될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 각 발광 소자(LD)의 일 단부와 전기적으로 연결될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 컨택 홀(CH2)을 포함하는 상기 제1 절연층(INS1) 및 상기 절연 패턴(INSP)의 일부 상에 배치될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 컨택 홀(CH2)을 통해 상기 제2 캡핑층(CPL2)에 전기적으로 연결될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 각 발광 소자(LD)의 타 단부와 전기적으로 연결될 수 있다.
도 3, 도 4a, 및 도 7j를 참조하면, 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에 제2 절연층(INS2)을 형성할 수 있다. 이어, 상기 제2 절연층(INS2) 상에 오버 코트층(OC)을 형성할 수 있다.
도 7k를 더 참조하면, 절연 패턴(INSP)이 유기 재료로 이루어진 유기 절연막을 포함하는 경우, 상기 제1 식각 공정 및 제2 식각 공정을 진행하여 제1 컨택 전극(CNE1) 및 절연 패턴(INSP)을 형성한 뒤, 제2 컨택 전극(CNE2)을 형성하기 전, 큐어링(curing) 공정이 더 실시될 수 있다.
상기 큐어링 공정은 절연 패턴(INSP)을 경화 및 안정화시키는 공정일 수 있다. 예를 들어, 큐어링 공정은 절연 패턴(INSP)에 일정 온도 이상으로 일정 시간 이상 열을 가하는 공정일 수 있다.
실시예에 따라, 상기 큐어링 공정에 의해 절연 패턴(INSP)의 형상은 변화할 수 있다. 구체적으로, 상기 큐어링 공정으로 인해 절연 패턴(INSP)은 리플로우(reflow)할 수 있고, 절연 패턴(INSP)의 리플로우에 따라 적어도 일부의 절연 패턴(INSP)의 형상이 변화될 수 있다.
앞서, 도 5b 및 도 5c를 참조하여 설명한 바와 같이, 절연 패턴(INSPa, INSPb)은 제1 컨택 전극(CNE1)의 측면의 일부 또는 전체를 덮도록 형성될 수 있고, 상기 발광 소자(LD)들 상에는 공동이 제공될 수 있다. 즉, 절연 패턴(INSPa, INSPb)은 제1 컨택 전극(CNE1)에 형성된 언더 컷 형상을 채우도록 리플로우 될 수 있다.
유기 절연막을 포함하는 절연 패턴(INSPa, ISNPb)은 상기 큐어링 공정에 의해 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)의 쇼트 불량을 더욱 효과적으로 방지할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 1a 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 상기 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 적어도 하나의 발광 소자(LD)들을 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 8에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
도 9는 도 8에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이며, 도 10은 도 9의 B-B'선을 따라 자른 단면도이다. 본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 9에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다. 도 9에 있어서, 단위 발광 영역은 하나의 서브 화소의 화소 영역일 수 있다.
도 8 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소(PXL)들이 제공된 기판(SUB)을 포함할 수 있다.
상기 화소(PXL)들 각각은 상기 기판(SUB) 상에 제공된 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
상기 제1 내지 제3 서브 화소(SP1, SP2, SP3) 각각은 상기 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
상기 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 연결 배선(CNL1, CNL2), 발광 소자(LD)들, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
편의를 위하여, 상기 화소 회로부(PCL)를 우선 설명한 후 상기 표시 소자층(DPL)을 설명한다.
상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되며, 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다.
상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 상기 발광 소자(LD)들 중 일부에 전기적으로 연결되어 대응하는 발광 소자(LD)를 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 트랜지스터 전극(EL1, EL2)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 제1 트랜지스터 전극(EL1)에 접촉되는 제1 영역과 상기 제2 트랜지스터 전극(EL2)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 상기 제2 영역은 나머지 하나의 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 제1 트랜지스터 전극(EL1)과 상기 제2 트랜지스터 전극(EL2) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 층간 절연층(ILD) 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 상기 구동 전압 배선(DVL)에는 제2 구동 전원(VSS)이 인가될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)을 노출하는 관통 홀(TH) 및 상기 구동 전압 배선(DVL)을 노출하는 비아 홀(VH)을 포함할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 일정 간격 이격될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 측면이 소정 각도로 경사진 사다리꼴 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 격벽(PW1) 상에는 상기 제1 반사 전극(REL1)이 제공되고, 상기 제2 격벽(PW2) 상에는 상기 제2 반사 전극(REL2)이 제공될 수 있다. 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응되는 형상을 가지며, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 반사 전극(REL1)은 제1 방향(DR1)으로 연장된 상기 제1 연결 배선(CNL1)으로부터 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 분기될 수 있다. 상기 제2 반사 전극(REL2)은 상기 제1 방향(DR1)으로 연장된 상기 제2 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)으로 분기될 수 있다.
상기 제1 서브 화소(SP1) 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 제1 서브 화소(SP1)와 인접하게 배치된 상기 제2 서브 화소(SP2) 내에 제공된 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다. 또한, 상기 제2 서브 화소(SP2) 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 제2 서브 화소(SP2)와 인접하게 배치된 상기 제3 서브 화소(SP3) 내에 제공된 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다.
결국, 하나의 서브 화소 내에 제공된 상기 제1 연결 배선(CNL1)은 상기 하나의 서브 화소에 인접하게 배치된 서브 화소 내에 제공된 상기 제1 연결 배선(CNL1)과 전기적으로 분리될 수 있다. 이로 인해, 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각은 개별적으로 구동될 수 있다.
상기 제1 서브 화소(SP1) 내에 제공된 상기 제2 연결 배선(CNL2)은 상기 제1 서브 화소(SP1)에 인접한 상기 제2 및 제3 서브 화소(SP2, SP3)에 공통으로 제공될 수 있다.
평면 상에서 볼 때, 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 발광 소자(LD)들을 사이에 두고 일정 간격 이격될 수 있다. 상기 제1 반사 전극(REL1)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 어느 하나에 인접하게 배치되고, 상기 제2 반사 전극(REL2)은 상기 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 나머지 하나에 인접하게 배치될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 동일 평면 상에 제공될 수 있다.
상기 제1 반사 전극(REL1)은 상기 보호층(PSV)의 관통 홀(TH)을 통해 상기 제1 트랜지스터(T1)의 제1 트랜지스터 전극(EL1)에 전기적으로 연결될 수 있다. 이로 인해, 상기 제1 트랜지스터(T1)에 인가된 전압이 상기 제1 반사 전극(REL1)으로 전달될 수 있다.
상기 제2 반사 전극(REL2)은 상기 보호층(PSV)의 비아 홀(VH)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다.
상기 제1 반사 전극(REL1) 상에는 제1 캡핑층(CPL1)이 제공될 수 있고, 상기 제2 반사 전극(REL2) 상에는 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 상에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 무기 절연막 또는 유기 절연막을 포함할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 캡핑층(CPL1)의 일부를 노출하는 제1 컨택 홀(CH1) 및 상기 제2 캡핑층(CPL2)의 일부를 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
상기 발광 소자(LD)들 각각은 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 정렬되도록 상기 제1 절연층(INS1) 상에 제공될 수 있다.
상기 발광 소자(LD)들 각각은 길이 방향으로 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다.
상기 제1 반사 전극(REL1) 상에는 상기 제1 반사 전극(REL1)과 상기 각 발광 소자(LD)의 제1 단부(EP1)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 절연 패턴(INSP)이 제공될 수 있다. 상기 절연 패턴(INSP)은 상기 제1 컨택 전극(CNE1)을 커버하여 상기 제1 컨택 전극(CNE1)이 외부로 노출되는 것을 방지하면서 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)을 전기적으로 분리시킬 수 있다.
상기 제2 반사 전극(REL2) 상에는 상기 제2 반사 전극(REL2)과 상기 각 발광 소자(LD)의 제2 단부(EP2)를 전기적으로 연결하기 위한 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
상기 발광 소자(LD)들 및 절연 패턴(INSP) 사이에는 공동(VO, 空洞)이 형성될 수 있다.
상기 공동(VO, 空洞)은 각각의 상기 발광 소자(LD)들의 일부, 상기 제1 컨택 전극(CNE1)의 일부, 상기 절연 패턴(INSP)의 일부, 및 상기 제2 컨택 전극(CNE2)에 의해 둘러싸여 제공될 수 있다.
상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각에서, 상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제2 반사 전극(REL2)에 이격되며 상기 제1 반사 전극(REL1)에 부분적으로 중첩되게 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 각 발광 소자(LD)의 제1 단부(EP1)와 전기적으로 연결될 수 있다.
상기 각 발광 소자(LD)에 소정 전압 이상의 전계가 인가되어, 상기 각 발광 소자(LD)가 발광할 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 상에는 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 그 하부에 배치되는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)을 외부로 노출되지 않게 커버할 수 있다.
상기 제2 절연층(INS2) 상에는 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치의 상기 제2 컨택 전극(CNE2)은 상기 공동(VO, 空洞) 및 절연 패턴(INSP)에 의해 제1 컨택 전극(CNE1)과 전기적으로 분리될 수 있다.
즉, 본 발명의 일 실시예에 따른 표시 장치는 상기 각 발광 소자(LD)의 제1 단부(EP1)에 연결되는 상기 제1 컨택 전극(CNE1)의 유효 면적과 상기 각 발광 소자(LD)의 제2 단부(EP2)에 연결되는 상기 제2 컨택 전극(CNE2)의 유효 면적을 충분히 확보할 수 있다.
상기 제1 및 제2 컨택 전극(CNE1, CNE2) 각각의 유효 면적이 확보됨에 따라, 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량이 줄어들 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치는 상기 제1 및 제2 컨택 전극(CNE1, CNE2)의 쇼트 불량에 기인한 상기 발광 소자(LD)들의 컨택 불량을 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 기판;
    상기 기판 상에 제공되고, 상호 이격된 제1 전극 및 제2 전극;
    상기 기판 상에 제공되고, 제1 단부와 제2 단부를 갖는 발광 소자;
    상기 발광 소자 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제3 전극;
    상기 제3 전극 상에 제공되며, 상기 발광 소자의 상기 제2 단부를 노출하는 절연 패턴; 및
    상기 기판 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 상기 제2 단부를 연결하는 제4 전극을 포함하고,
    상기 발광 소자와 상기 절연 패턴 사이에 공동(空洞)이 형성되는 표시 장치.
  2. 제1 항에 있어서,
    상기 절연 패턴은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제1 측면을 포함하고,
    상기 제3 전극은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제2 측면을 포함하며,
    평면 상에서 볼 때, 상기 제2 측면은 상기 제1 측면보다 상기 제1 전극에 인접한 표시 장치.
  3. 제2 항에 있어서,
    상기 공동은 상기 발광 소자의 일부, 상기 제3 전극의 일부, 상기 절연 패턴의 일부 및 상기 제4 전극의 일부에 둘러싸여 형성되는 표시 장치.
  4. 제3 항에 있어서,
    상기 절연 패턴은 유기 재료로 이루어진 유기 절연막을 포함하고, 상기 제3 전극의 상기 제2 측면의 적어도 일부를 덮는 표시 장치.
  5. 제3 항에 있어서,
    상기 절연 패턴은 실리콘 옥사이드(SiOx), 실리콘 나이트라이드(SiNx), 및 실리콘 옥시나이트라이드(SiON) 중 적어도 하나로 이루어진 무기 절연막을 포함하고, 상기 제3 전극의 상기 제2 측면을 덮지 않는 표시 장치.
  6. 제1 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 제공된 절연층을 더 포함하고,
    상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 연결되고, 상기 제4 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극에 연결되며, 상기 제3 전극과 상기 제4 전극은 전기적으로 분리된, 표시 장치.
  8. 제6 항에 있어서,
    상기 절연층은 무기 재료로 이루어진 무기 절연막을 포함하고, 상기 절연막과 상기 발광 소자 사이에 홈이 형성되는 표시 장치.
  9. 기판;
    상기 기판 상에 제공되고, 상호 이격된 제1 전극 및 제2 전극;
    상기 기판 상에 제공되고, 제1 단부와 제2 단부를 갖는 발광 소자;
    상기 발광 소자 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 상기 제1 단부를 연결하는 제3 전극;
    상기 제3 전극 상에 제공되며, 상기 발광 소자의 상기 제2 단부를 노출하는 절연 패턴; 및
    상기 기판 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 상기 제2 단부를 연결하는 제4 전극을 포함하고,
    상기 절연 패턴은 상기 발광 소자와 적어도 일부가 접촉하는 표시 장치.
  10. 제9 항에 있어서,
    상기 절연 패턴은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제1 측면을 포함하고,
    상기 제3 전극은 상기 발광 소자와 중첩하고 상기 제2 전극에 인접한 제2 측면을 포함하며,
    평면 상에서 볼 때, 상기 제2 측면은 상기 제1 측면보다 상기 제1 전극에 인접한 표시 장치.
  11. 제10 항에 있어서,
    상기 절연 패턴은 유기 재료로 이루어진 유기 절연막을 포함하고, 상기 제3 전극의 상기 제2 측면의 적어도 일부를 덮는 표시 장치.
  12. 제9 항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 제공된 절연층을 더 포함하고,
    상기 절연층은 상기 제1 전극의 일부를 노출하는 제1 컨택 홀 및 상기 제2 전극의 일부를 노출하는 제2 컨택 홀을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제3 전극은 상기 제1 컨택 홀을 통해 상기 제1 전극에 연결되고, 상기 제4 전극은 상기 제2 컨택 홀을 통해 상기 제2 전극에 연결되며, 상기 제3 전극과 상기 제4 전극은 전기적으로 분리된, 표시 장치.
  14. 기판 상에 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극, 상기 제2 전극, 및 상기 기판 상에 제1 절연 물질층을 형성하는 단계;
    상기 제1 절연 물질층을 패터닝하여 상기 제1 전극의 일부 및 상기 제2 전극의 일부를 노출하는 제1 절연층을 형성하는 단계;
    상기 제1 절연층 상에 발광 소자들을 공급하고, 자가 정렬시키는 단계;
    상기 발광 소자들 및 상기 제1 절연층 상에 도전 물질층 및 제2 절연 물질층을 순차적으로 형성하는 단계;
    제1 식각 공정을 통해 상기 도전 물질층 및 상기 제2 절연 물질층을 패터닝하여 상기 발광 소자의 일 단부를 노출하는 절연 패턴을 형성하는 단계;
    상기 절연 패턴을 마스크로 사용한 제2 식각 공정을 통해 상기 패터닝된 도전 물질층을 식각하여 상기 발광 소자와 중첩하는 일 측 단부가 언더 컷 형상으로 이루어지고 상기 제1 전극 및 상기 발광 소자의 타 단부와 전기적으로 연결되는 제3 전극을 형성하는 단계; 및
    상기 제1 절연층 상에 상기 제2 전극 및 상기 발광 소자의 상기 일 단부와 전기적으로 연결되는 제4 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 식각 공정은 건식 식각 공정을 포함하고, 상기 제2 식각 공정은 습식 식각 공정을 포함하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 절연 패턴은 유기 재료로 이루어지는 유기 절연막을 포함하되,
    상기 제3 전극을 형성하는 단계 및 상기 제4 전극을 형성하는 단계 사이에서, 상기 절연 패턴을 큐어링(curing)하는 단계를 더 포함하고,
    상기 절연 패턴은 상기 제3 전극의 상기 언더 컷 형상의 적어도 일부를 채우는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 절연 패턴은 상기 발광 소자와 적어도 일부가 접촉하는 표시 장치의 제조 방법.
  18. 제15 항에 있어서,
    상기 절연 패턴은 무기 재료로 이루어지는 무기 절연막을 포함하되,
    상기 제4 전극을 형성하는 단계에서, 상기 발광 소자의 일부, 상기 제3 전극의 일부, 상기 절연 패턴의 일부, 및 상기 제4 전극의 일부에 둘러싸인 공동(空洞)이 형성되는 표시 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 제3 전극은 상기 제4 전극과 전기적으로 분리된 표시 장치의 제조 방법.
  20. 제14 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 상에, 상기 제3 전극 및 상기 제4 전극을 커버하는 제2 절연층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
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