WO2020032335A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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김대현
김명희
바슈르베이더스
유제원
임백현
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Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • LEDs Light emitting diodes exhibit relatively good durability even in harsh environmental conditions and have excellent performance in terms of lifetime and luminance. Recently, researches for applying such light emitting diodes to various display devices have been actively conducted.
  • the ultra-small diode As part of such research, a technology for manufacturing an ultra-small light emitting diode, which is as small as micro scale or nano scale, using an inorganic crystal structure, for example, a structure in which a nitride semiconductor is grown, has been developed.
  • the ultra-small diode may be manufactured to a size small enough to constitute a pixel of a self-luminous display device.
  • An object of the present invention is to provide a display device capable of independently driving each sub-pixel having at least one ultra-small light emitting element and a manufacturing method thereof.
  • a display device includes a substrate including a display area and a non-display area; And a plurality of pixels provided in the display area of the substrate and having a plurality of sub-pixels, respectively.
  • Each of the sub-pixels may include a pixel circuit unit including at least one transistor, and a display element layer including a unit light emitting area for emitting light and a peripheral area provided around the unit light emitting area.
  • the display device layer may include a first electrode provided in the unit emission region and a second electrode spaced apart from the first electrode; At least one light emitting device provided in the unit light emitting region and having a first end connected to the first electrode and a second end connected to the second electrode; A first connection line provided in the peripheral area and extending in one direction; The bridge pattern may be provided in the peripheral area and branched from the first connection line in a direction crossing the one direction. The bridge pattern may be electrically separated from each of the first and second electrodes.
  • the first connection line, the first-first connection line provided on the same plane as the first electrode; It may include a 1-2 connection line provided on the first-first connection line.
  • the bridge pattern may be integrally provided with the 1-2 connection line.
  • the bridge pattern when viewed in plan view, may have a shape protruding toward the unit emission region from the 1-2 connection line.
  • the display device layer may include: a first capping layer provided on the first electrode and covering the first electrode; And a second capping layer provided on the second electrode to cover the second electrode.
  • the first capping layer may be provided on the same plane as the 1-2 connection line.
  • the bridge pattern may be spaced apart from the first capping layer at a predetermined interval.
  • the display element layer may further include a second connection line extending in parallel with an extension direction of the first connection line in the peripheral area and electrically connected to the second electrode.
  • the second connection wires may include 2-1 connection wires provided on the same plane as the 1-1st connection wires and 2-2 connection wires provided on the 2-1 connection wires. .
  • the bridge pattern, the first and second capping layers, and the first and second connecting wires may be provided on the same plane, and may include the same material.
  • the pixel circuit unit may include: a driving voltage line provided on the substrate and transferring a driving voltage; And a protection layer provided on the transistor and the driving voltage line and having a first contact hole exposing a portion of the transistor and a second contact hole exposing a portion of the driving voltage line.
  • the first contact hole may be provided in the unit emission area to correspond to a part of the first electrode.
  • the first electrode may be electrically connected to the transistor through the first contact hole
  • the second electrode may be electrically connected to the driving voltage line through the second contact hole.
  • the first electrode may include a 1-1 electrode and a 1-2 electrode spaced at regular intervals with the second electrode therebetween.
  • each of the first-first electrode and the first-second electrode may be electrically connected to the same transistor provided in the pixel circuit unit.
  • the display device layer may further include an auxiliary pattern provided in the unit emission region and connecting one end of the first-first electrode and one end of the first-second electrode. have.
  • the auxiliary pattern may be integrally provided with the first-first and first-second electrodes.
  • the contact hole may be provided in the unit emission area to correspond to a part of the auxiliary pattern.
  • the display device layer may further include a conductive pattern disposed between the protective layer and the bridge pattern in the peripheral area.
  • the conductive pattern may overlap the bridge pattern and be electrically separated from each of the first and second electrodes in plan view.
  • the display device layer may include: a first contact electrode provided on the first electrode and electrically connecting the first electrode and a first end of the light emitting device; And a second contact electrode provided on the second electrode and electrically connecting the second electrode and the second end of the light emitting device.
  • the light emitting device may include a circular columnar or polygonal fluorescent diode having a micro-scale or nano-scale.
  • the display device described above comprises the steps of: forming a pixel circuit portion including at least one transistor on a substrate; And forming a display device layer including a plurality of unit light emitting regions emitting light on the pixel circuit unit and a peripheral region provided around each of the unit light emitting regions.
  • the forming of the display device layer may include forming first and second electrodes spaced at regular intervals in each unit emission region, and extending in one direction in the peripheral region. Forming a 2-1 connecting wire parallel to an extension direction of the -1 connecting wire and the first-first connecting wire; Forming a metal layer on the first and second electrodes and the first-first connection wire, and forming a second-second connection wire on the second-first connection wire including the same material as the metal layer; Forming an electric field between the first and second electrodes to align a plurality of light emitting elements between the first and second electrodes; And a capping layer overlapping each of the first and second electrodes by removing a portion of the metal layer on the substrate including the light emitting devices, a 1-2 connecting wire overlapping the first-first connecting wire, and the cap. Forming a bridge pattern electrically separated from the ping layer may be included.
  • the 1-2 connection line and the bridge pattern may be provided in the peripheral region and may be electrically separated from each of the first and second electrodes.
  • a display wiring is arranged in a peripheral area surrounding the light emitting area to disconnect the electrical wiring of the connecting wire after alignment of the ultra-small light emitting elements, thereby easily implementing individual driving of each sub-pixel.
  • An apparatus may be provided.
  • a method of manufacturing the display device may be provided.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 2 illustrates a display device according to an embodiment of the present invention.
  • FIG. 1A is a schematic plan view of a display device using the light emitting device illustrated in FIG. 1A as a light emitting source.
  • 3A through 3C are circuit diagrams illustrating a first sub-pixel among the first to third sub-pixels of the display device of FIG. 2, according to various embodiments.
  • FIG. 4 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 2.
  • 5A is a cross-sectional view taken along line II of FIG. 4.
  • FIG. 5B is an enlarged cross-sectional view of the EA1 region of FIG. 5A.
  • FIG. 6 is a cross-sectional view taken along line II to II ′ of FIG. 4.
  • FIG. 7A through 7G are schematic plan views sequentially illustrating a method of manufacturing the display device of FIG. 4.
  • FIG. 8A through 8J are schematic cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 5A.
  • 9A and 9B are schematic plan views illustrating the first sub-pixel of FIG. 4 according to another exemplary embodiment.
  • FIG. 10 is a cross-sectional view taken along line III-III ′ of FIG. 9A.
  • FIG. 11 is a schematic plan view illustrating the first sub-pixel of FIG. 9A according to another exemplary embodiment.
  • FIG. 12 is a cross-sectional view taken along line IV to IV ′ of FIG. 11.
  • first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
  • the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component.
  • Singular expressions include plural expressions unless the context clearly indicates otherwise.
  • the terms “comprise” or “have” are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof. In addition, when a part of a layer, film, region, plate, etc. is said to be “on” another part, this includes not only the case where the other part is “right on” but also another part in the middle.
  • the formed direction is not limited to the upper direction but includes a side or a lower part.
  • a part such as a layer, film, region, plate, etc. is “below” another part, this includes not only the other part “below” but also another part in the middle.
  • FIG. 1A and 1B are perspective views illustrating various types of light emitting devices according to an exemplary embodiment of the present invention.
  • FIG. 1A and FIG. 1B although the circular columnar light emitting element was shown, this invention is not limited to this.
  • a light emitting device LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and the first and second conductive layers.
  • the active layer 12 may be interposed between the semiconductor layers 11 and 13.
  • the light emitting device LD may be implemented as a laminate or a stacked pattern in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked. have.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the extending direction of the light emitting element LD is referred to as the length L direction
  • the light emitting element LD may have one end portion and the other end portion in the extending direction.
  • One of the first and second conductive semiconductor layers 11 and 13 may be disposed at one end thereof, and the other of the first and second conductive semiconductor layers 11 and 13 may be disposed at the other end thereof.
  • the light emitting device LD may be provided in a circular column shape, but is not limited thereto.
  • the light emitting device LD may include a rod-like shape or a bar-like shape that is long in the length L direction (ie, the aspect ratio is larger than 1).
  • the length L of the light emitting element LD in the length L direction may be larger than its diameter.
  • the light emitting device LD may include, for example, a light emitting diode manufactured in an ultra small size having a diameter and / or a length of about a micro scale or a nano scale.
  • the size of the light emitting device LD is not limited thereto, and the size of the light emitting device LD may be changed to meet the requirements of the lighting device or the self-luminescence display device to which the light emitting device LD is applied. It may be.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may be used as the active layer 12.
  • the light emitting device LD When an electric field of a predetermined voltage or more is applied to both ends of the light emitting device LD, the light emitting device LD emits light while the electron-hole pair is coupled in the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. .
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may form the second conductive semiconductor layer 13.
  • the light emitting device LD is illustrated in FIG. 1A in addition to the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13.
  • the semiconductor device may further include one electrode layer 15 disposed on the second conductive semiconductor layer 13.
  • the light emitting device LD further includes one other electrode layer 16 disposed at one end of the first conductive semiconductor layer 11 in addition to the electrode layer 15, as shown in FIG. 1B. can do.
  • the electrode layers 15 and 16 may be ohmic contact electrodes, but are not limited thereto.
  • the electrode layers 15 and 16 may include a metal or a metal oxide, for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO, and the like. These oxides or alloys may be used alone or in combination, but is not limited thereto.
  • Materials included in each of the electrode layers 15 and 16 may be the same or different from each other.
  • the electrode layers 15 and 16 may be substantially transparent or translucent. Accordingly, light generated by the light emitting element LD may pass through the electrode layers 15 and 16 and may be emitted to the outside of the light emitting element LD.
  • the light emitting device LD may further include an insulating coating 14.
  • the insulating film 14 may be omitted, so as to cover only a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. May be provided.
  • the insulating film 14 may be provided at a portion except one end of both ends of the light emitting device LD.
  • the insulating film 14 exposes only the one electrode layer 15 disposed on one end side of the second conductive semiconductor layer 13 of the light emitting element LD, and the one electrode layer 15. Except for the rest of the configuration can surround the whole side.
  • the insulating film 14 exposes at least both ends of the light emitting device LD.
  • the insulating film 14 may include one electrode layer 15 disposed at one end of the second conductive semiconductor layer 13. One end of the first conductive semiconductor layer 11 may be exposed.
  • the insulating film 14 may be formed of the electrode layers 15,. 16) at least one area of each may be exposed. Alternatively, in another embodiment, the insulating film 14 may not be provided.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, and TiO 2, but is not limited thereto. Various materials having insulating properties may be used.
  • the active layer 12 may be prevented from being shorted to the first electrode and / or the second electrode, which is not shown.
  • the insulating film 14 may prevent unwanted short circuits that may occur between the light emitting devices LD.
  • the light emitting element LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process.
  • FIG. 2 illustrates a display device according to an embodiment of the present invention.
  • FIG. 1A is a schematic plan view of a display device using the light emitting device illustrated in FIG. 1A as a light emitting source.
  • the structure of the display device is briefly illustrated based on a display area where an image is displayed for convenience.
  • at least one driving circuit unit eg, a scan driver and a data driver
  • a plurality of signal wires which are not shown, may be further disposed on the display device.
  • a display device includes a substrate SUB, a plurality of pixels provided on the substrate SUB, and including at least one light emitting element LD.
  • PXL a driving part (not shown) provided on the substrate SUB and driving the pixels PXL, and a wiring part (not shown) connecting the pixels PXL and the driving part.
  • the display device may be classified into a passive matrix display device and an active matrix display device according to a method of driving the light emitting element LD.
  • each of the pixels PXL includes a driving transistor controlling a current amount supplied to the light emitting element LD and a switching transistor transferring a data signal to the driving transistor. And the like.
  • an active matrix display device that selects and lights each pixel PXL in terms of resolution, contrast, and operation speed has become mainstream.
  • the present invention is not limited thereto, and a passive matrix in which lighting is performed for each pixel PXL group is performed.
  • the display device may also use components (eg, first and second electrodes) for driving the light emitting element LD.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be disposed in a central area of the display device, and the non-display area NDA may be disposed in an edge area of the display device so as to surround the display area DA. have.
  • the positions of the display area DA and the non-display area NDA are not limited thereto, and their positions may be changed.
  • the display area DA may be an area where the pixels PXL for displaying an image are provided.
  • the non-display area NDA may be an area in which a driving part for driving the pixels PXL and a portion of a wiring part connecting the pixels PXL and the driving part are provided.
  • the display area DA may have various shapes.
  • the display area DA may include a closed polygon including a straight line, a circle including a curved line, an ellipse, and the like, a semicircle including a straight line and a curved line, and a semi-ellipse. It may be provided in a shape.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the display area DA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • Each of the pixels PXL may be provided in plural as a minimum unit for displaying the image.
  • Each of the pixels PXL may include the light emitting element LD driven by a corresponding scan signal and a data signal.
  • the light emitting device LD may have a size as small as a micro scale or a nano scale and may be connected in parallel with adjacent light emitting devices.
  • the light emitting element LD may configure a light source of each pixel PXL.
  • the pixels PXL are provided in plurality in a matrix form along a row extending in a first direction DR1 and a column extending in a second direction DR2 crossing the first direction DR1. Can be arranged. However, the arrangement form of the pixels PXL is not particularly limited and may be arranged in various forms.
  • the driver may provide a signal to each pixel PXL through the wiring unit, and thus control the driving of each pixel PXL.
  • the wiring unit is omitted for convenience of description.
  • the driver may include a scan driver that provides a scan signal to the pixels PXL through a scan line, an emission driver that provides a light emission control signal to the pixels PXL through a light emission control line, and the pixel through a data line.
  • the data driver may provide a data signal to the PXL, and a timing controller.
  • the timing controller may control the scan driver, the light emission driver, and the data driver.
  • 3A through 3C are circuit diagrams illustrating a first sub-pixel among the first to third sub-pixels of the display device of FIG. 2, according to various embodiments.
  • each of the first to third sub-pixels may be configured as an active pixel.
  • the type, structure, and / or driving method of each of the first to third sub pixels is not particularly limited.
  • each of the first to third sub-pixels may be composed of pixels of a passive or active display device having various structures currently known.
  • the first to third sub pixels may have substantially the same or similar structure.
  • the first sub-pixel among the first to third sub-pixels will be described for convenience.
  • the first sub pixel SP1 includes a plurality of light emitting elements LD connected in parallel between the first driving power source VDD and the second driving power source VSS. ) And a pixel driving circuit 144 connected to the light emitting elements LD to drive the light emitting elements LD.
  • a first electrode (eg, an anode electrode) of each of the light emitting devices LD is connected to a first driving power supply VDD via the pixel driving circuit 144, and a first electrode of each of the light emitting devices LD is connected.
  • the second electrode eg, cathode electrode
  • VSS second driving power supply
  • the first driving power source VDD and the second driving power source VSS may have different potentials.
  • the second driving power source VSS may have a potential lower than or equal to a threshold voltage of each of the light emitting devices LD than the potential of the first driving power source VDD.
  • Each of the light emitting elements LD may emit light at a luminance corresponding to a driving current controlled by the pixel driving circuit 144.
  • the light emitting devices LD are connected in parallel to each other in the same direction (eg, forward direction) between the first and second driving power sources VDD and VSS.
  • the present invention is not limited thereto.
  • some of the light emitting elements LD may be connected in a forward direction between the first and second driving power sources VDD and VSS, and another part may be connected in a reverse direction.
  • One of the second driving power sources VDD and VSS may be supplied in the form of an AC voltage.
  • the light emitting devices LD may alternately emit light in groups of the same connection direction.
  • the first sub-pixel SP1 may include only a single light emitting element LD.
  • the pixel driving circuit 144 may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel driving circuit 144 is not limited to the embodiment shown in FIG. 3A.
  • the first electrode of the first transistor T1 (switching transistor) is connected to the data line Dj, and the second electrode is connected to the first node N1.
  • the first electrode and the second electrode of the first transistor T1 may be different electrodes, for example, when the first electrode is a source electrode, the second electrode may be a drain electrode.
  • the gate electrode of the first transistor T1 is connected to the scan line Si.
  • the first transistor T1 is turned on when a scan signal of a voltage at which the first transistor T1 is turned on (eg, a low voltage) is supplied from the scan line Si.
  • the data line Dj and the first node N1 are electrically connected to each other. In this case, a data signal of a corresponding frame is supplied to the data line Dj, and thus the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • the first electrode of the second transistor T2 (drive transistor) is connected to the first driving power supply VDD, and the second electrode is electrically connected to the first electrode of each of the light emitting elements LD.
  • the gate electrode of the second transistor T2 is connected to the first node N1.
  • the second transistor T2 controls the amount of driving current supplied to the light emitting elements LD in response to the voltage of the first node N1.
  • One electrode of the storage capacitor Cst is connected to the first driving power supply VDD, and the other electrode is connected to the first node N1.
  • the storage capacitor Cst charges the voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • the first transistor T1 for transferring the data signal into the first sub-pixel SP1 the storage capacitor Cst for storing the data signal, and the data signal
  • the pixel driving circuit 144 having a relatively simple structure including the second transistor T2 for supplying a corresponding driving current to the light emitting elements LD is illustrated.
  • the present invention is not limited thereto, and the structure of the pixel driving circuit 144 may be variously modified.
  • the pixel driving circuit 144 may include a transistor device for compensating the threshold voltage of the second transistor T2, a transistor device for initializing the first node N1, and / or the light emitting devices ( Of course, it may further include at least one transistor element such as a transistor element for controlling the emission time of the LD), or other circuit elements such as a boosting capacitor for boosting the voltage of the first node (N1). .
  • the transistors included in the pixel driving circuit 144 for example, the first and second transistors T1 and T2 are illustrated as P-type transistors, but the present invention is not limited thereto. Do not. That is, at least one of the first and second transistors T1 and T2 included in the pixel driving circuit 144 may be changed to an N type transistor.
  • the first and second transistors T1 and T2 may be implemented as N type transistors.
  • the pixel driving circuit 144 shown in FIG. 3B is similar in structure or operation to the pixel driving circuit 144 of FIG. 3A except for the change of the connection position of some components due to the transistor type change. Therefore, detailed description thereof will be omitted.
  • the configuration of the pixel driving circuit 144 is not limited to the embodiment shown in FIGS. 3A and 3B.
  • the pixel driving circuit 144 may be configured as shown in FIG. 3C.
  • the pixel driving circuit 144 may be connected to the scan line Si and the data line Dj of the first sub-pixel SP1.
  • the pixel driving circuit 144 of the first sub-pixel SP1 is the display area DA.
  • the pixel driving circuit 144 may be further connected to at least one other scan line.
  • the first sub-pixel SP1 disposed in the i-th row of the display area DA may have an i-1 th scan line Si-1 and / or an i + 1 th scan line Si + 1. ) May be further connected.
  • the pixel driving circuit 144 may be further connected to a third power source in addition to the first and second driving power sources VDD and VSS.
  • the pixel driving circuit 144 may also be connected to the initialization power supply Vint.
  • the pixel driving circuit 144 may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • One electrode for example, a source electrode of the first transistor T1 is connected to the first driving power supply VDD via the fifth transistor T5 and the other electrode, for example, a drain An electrode may be connected to one end portion of the light emitting elements LD via the sixth transistor T6.
  • the gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 corresponds to the voltage of the first node N1 and is connected to the first driving power source VDD and the second driving power source VSS via the light emitting elements LD. Control the drive current flowing in between.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj connected to the first sub pixel SP1 and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si connected to the first sub pixel SP1.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the i-th scan line Si to turn the j-th data line Dj into the second transistor T2. It is electrically connected to the source electrode of the first transistor T1. Therefore, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj is transferred to the first transistor T1.
  • a gate-on voltage eg, a low voltage
  • the third transistor T3 is connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied from the i-th scan line Si, so that the drain electrode of the first transistor T1 and the first node N1 are turned on. ) Is electrically connected. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the first node N1 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when a scan signal of a gate-on voltage is supplied to the i ⁇ 1 th scan line Si ⁇ 1 to convert the voltage of the initialization power supply Vint to the first node.
  • the initialization power supply Vint may have a voltage less than or equal to the lowest voltage of the data signal.
  • the fifth transistor T5 is connected between the first driving power supply VDD and the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 is turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the first transistor T1 and one end of the light emitting elements LD.
  • the gate electrode of the sixth transistor T6 is connected to the i-th light emission control line Ei.
  • the sixth transistor T6 is turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the seventh transistor T7 is connected between one end of the light emitting elements LD and the initialization power source Vint.
  • the gate electrode of the seventh transistor T7 is connected to any one of the next scan lines, for example, an i + 1 th scan line Si + 1.
  • the seventh transistor T7 is turned on when a scan signal of a gate-on voltage is supplied to the i + 1 th scan line Si + 1 to convert the voltage of the initialization power supply Vint to the light emitting devices. It is fed to one end of (LD).
  • the storage capacitor Cst is connected between the first driving power source VDD and the first node N1.
  • the storage capacitor Cst stores a voltage corresponding to the data signal supplied to the first node N1 and the threshold voltage of the first transistor T1 in each frame period.
  • first to seventh transistors T1 to T7 are illustrated as P-type transistors in FIG. 3C, the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 included in the pixel driving circuit 144 is changed to an N type transistor or the first to seventh transistors T1 to T7. All may be changed to an N type transistor.
  • FIG. 4 is a plan view schematically illustrating first to third sub-pixels included in one of the pixels illustrated in FIG. 2, and FIG. 5A is a cross-sectional view taken along line II of FIG. 4, and FIG. 5B. 5 is an enlarged cross-sectional view of the EA1 region of FIG. 5A, and FIG. 6 is a cross-sectional view taken along line II-II ′ of FIG. 4.
  • each sub-pixel for convenience, a plurality of light emitting devices provided in each sub-pixel are illustrated to be aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto. For example, at least some of the light emitting devices may be aligned in a direction crossing the horizontal direction.
  • transistors connected to the light emitting devices and signal wires connected to the transistors are omitted.
  • a display device may include a substrate SUB provided with a plurality of pixels PXL. have.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be formed of a material having flexibility so as to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the substrate (SUB) is polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide (polyetherimide), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate It may include at least one of cellulose (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate). However, materials constituting the substrate SUB may be variously changed.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the pixels PXL are provided on the display area DA of the substrate SUB and include a first sub pixel SP1, a second sub pixel SP2, and a third sub pixel SP3, respectively. can do.
  • Each of the first to third sub-pixels SP1 to SP3 includes a unit emission area (EMA), which emits light, and a peripheral area PPA provided around the emission area EMA. It may include.
  • EMA unit emission area
  • PPA peripheral area
  • the emission area EMA may include a pixel area of a corresponding sub-pixel.
  • the emission area EMA of the first sub-pixel SP1 includes the pixel area of the first sub-pixel SP1
  • the emission area EMA of the second sub-pixel SP2 is the first sub-pixel SP1.
  • the pixel area of the second sub-pixel SP2 may be included
  • the emission area EMA of the third sub-pixel SP3 may include the pixel area of the third sub-pixel SP3.
  • the peripheral area PPA may be a non-light emitting area surrounding at least one side of the light emitting area EMA and in which the light is not emitted.
  • the emission area EMA of each of the first to third sub-pixels SP1 to SP3 includes the substrate SUB, the pixel circuit portion PCL provided on the substrate SUB, and the pixel circuit portion PCL. It may include a display device layer (DPL) provided on.
  • DPL display device layer
  • the pixel circuit unit PCL of each of the first to third sub-pixels SP1 to SP3 includes a buffer layer BFL disposed on the substrate SUB, and first and third buffer layers BFL disposed on the buffer layer BFL.
  • the second transistors T1 and T2 and the driving voltage line DVL may be included.
  • the pixel circuit unit PCL of each of the first to third sub-pixels SP1 to SP3 may have a protective layer PSV provided on the first and second transistors T1 and T2 and the driving voltage line DVL. ) May be further included.
  • the display element layer DPL of each of the first to third sub-pixels SP1 to SP3 includes a partition wall PW provided on the passivation layer PSV, first and second electrodes REL1 and REL2. And first and second connection wires CNL1 and CNL2, a plurality of light emitting devices LD, and first and second contact electrodes CNE1 and CNE2.
  • the first to third sub pixels SP1 to SP3 may have substantially the same or similar structure.
  • the first sub-pixel SP1 of the first to third sub-pixels SP1 to SP3 will be described.
  • the first and second connection wires CNL1 and CNL2 may be provided in the peripheral area PPA of the first sub pixel SP1.
  • the partition wall PW, the first and second electrodes REL1 and REL2, the light emitting devices LD, and the first and second contact electrodes CNE1 and CNE2 are provided in the light emitting area EMA. Can be.
  • the pixel circuit unit PCL of the first sub-pixel SP1 will be described first, and then the display element layer DPL of the first sub-pixel SP1 will be described.
  • the buffer layer BFL is provided on the substrate SUB to prevent diffusion of impurities into the first and second transistors T1 and T2.
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least two or more layers. When the buffer layer BFL is provided in multiple layers, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on materials and process conditions of the substrate SUB.
  • the first transistor T1 is a driving transistor electrically connected to some of the light emitting elements LD provided in the display element layer DPL to drive the light emitting elements LD.
  • T2 may be a switching transistor for switching the first transistor T1.
  • Each of the first and second transistors T1 and T2 may include a semiconductor layer SCL, a gate electrode GE, a source and a drain electrode SE and DE.
  • 5A and 6 illustrate an embodiment in which the first and second transistors T1 and T2 include the source and drain electrodes SE and DE formed separately from the semiconductor layer SCL.
  • the present invention is not limited thereto.
  • at least one transistor disposed in the emission region EMA of the first sub-pixel SP1 may have the source and / or drain electrodes SE and DE separate from each other.
  • the source and drain electrodes SE and DE may be integrated with each semiconductor layer SCL.
  • the semiconductor layer SCL may be disposed on the buffer layer BFL.
  • the semiconductor layer SCL may include a first region in contact with the source electrode SE and a second region in contact with the drain electrode DE. An area between the first area and the second area may be a channel area.
  • the semiconductor layer SCL may be a semiconductor pattern made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region may be an intrinsic semiconductor as a semiconductor pattern not doped with impurities.
  • the first region and the second region may be semiconductor patterns doped with the impurities.
  • the gate electrode GE may be provided on the semiconductor layer SCL with a gate insulating layer GI interposed therebetween.
  • Each of the source electrode SE and the drain electrode DE has a first region and a second region of the semiconductor layer SCL through contact holes penetrating through the interlayer insulating layer ILD and the gate insulating layer GI. Can be contacted.
  • the driving voltage line DVL may be provided on the interlayer insulating layer ILD, but is not limited thereto. In some embodiments, an insulating layer of any one of the insulating layers included in the pixel circuit unit PCL may be provided. May be provided. A second driving power source (see VSS of FIG. 3A) may be applied to the driving voltage line DVL.
  • the protective layer PSV exposes first and second contact holes CH1 and CH2 exposing the drain electrode DE of the first transistor T1 and a third contact hole exposing the driving voltage line DVL. (CH3).
  • the first connection line CNL1 and the second connection line CNL2 are provided in the peripheral area PPA of the first sub pixel SP1 and are arranged adjacent to each other along the first direction DR1. It can extend to (SP2, SP3).
  • each of the first connection line CNL1 and the second connection line CNL2 may be commonly provided to the first to third sub-pixels SP1, SP2, and SP3. have.
  • the first connection line CNL1 may include a first-first connection line CNL1_1 and a first-second connection line CNL1_2 provided on the first-first connection line CNL1_1. For this reason, the first connection line CNL1 may be configured as a double layer for low resistance.
  • the second connection wire CNL2 may include a 2-1 connection wire CNL2_1 and a 2-2 connection wire CNL2_2 provided on the 2-1 connection wire CNL2_1. For this reason, the second connection line CNL2 may be formed of a double layer for low resistance like the first connection line CNL1.
  • first-first connection wire CNL1_1 and the second-first connection wire CNL2_1 may be provided on the same layer and include the same material.
  • first-second connection line CNL1_2 and the second-second connection line CNL2_2 may be provided on the same layer, and may include the same material.
  • the light emitting elements LD are provided in the light emitting area EMA of the first sub-pixel SP1 and emit the light.
  • Each of the light emitting devices LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and an active layer 12 interposed between the first and second conductive semiconductor layers 11 and 13. It may include. In example embodiments, the light emitting devices LD may further include an electrode layer 15 provided on one side of the second conductive semiconductor layer 13.
  • each of the light emitting devices may be a light emitting diode of a small size, for example, nano or micro scale using a material of the inorganic crystal structure.
  • Each of the light emitting devices LD may include a first end EP1 and a second end EP2.
  • the first end EP1 has one of the first and second conductive semiconductor layers 11 and 13, and the second end EP2 has another one of the first and second conductive semiconductor layers 11 and 13. Can be arranged.
  • each of the light emitting devices LD may emit light of any one of color and / or white light.
  • a second insulating layer INS2 may be provided on the light emitting devices LD to cover a portion of the top surface of each of the light emitting devices LD. Thus, both ends EP1 and EP2 of each of the light emitting devices LD may be exposed to the outside.
  • a first insulating layer INS1 may be provided under each of the light emitting devices LD.
  • the first insulating layer INS1 fills a space between each of the light emitting devices LD and the protective layer PSV to stably support the light emitting devices LD, and to protect the light emitting devices LD from the protective layer PSV. Separation of the light emitting devices LD may be prevented.
  • the first insulating layer INS1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the partition wall PW may be provided on the passivation layer PSV in the emission area EMA of the first sub-pixel SP1.
  • a pixel defining layer (or a dam part) made of the same material as the partition wall PW is formed and / or provided in the peripheral area PPA between adjacent sub-pixels so as to emit light of each sub-pixel.
  • EMA pixel defining layer
  • the partition wall PW may be spaced apart from the partition wall PW disposed adjacent to the passivation layer PSV. Two adjacent partition walls PW may be spaced apart on the passivation layer PSV by more than a length L of one light emitting device LD.
  • the partition wall PW may include a curved surface having a cross section of a semicircle, a semi-ellipse, and the like, the width of which narrows toward the top from one surface of the protective layer PSV.
  • the present invention is not limited thereto.
  • the partition wall PW may have a trapezoidal cross section that becomes narrower from one surface of the protective layer PSV to the upper side thereof.
  • the shape of the partition wall PW is not limited to the above-described embodiments, and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD. .
  • the two adjacent partitions PW may be disposed on the same plane on the protective layer PSV, and may have the same height.
  • Each of the first and second electrodes REL1 and REL2 is provided in the emission area EMA of the first sub-pixel SP1 and extends along the second direction DR2 crossing the first direction DR1. Can be.
  • the first and second electrodes REL1 and REL2 may be provided on the same plane and spaced apart from each other.
  • Each of the first and second electrodes REL1 and REL2 may function as an alignment electrode for aligning the light emitting devices LD in the emission area EMA of the first sub-pixel SP1.
  • the first electrode REL1 Before the light emitting devices LD are aligned with the first sub pixel SP1, the first electrode REL1 may be electrically connected to the first connection line CNL1. Thus, a first alignment voltage may be applied to the first electrode REL1 through the first connection line CNL1. A second alignment voltage may be applied to the second electrode REL2 through the second connection line CNL2. The first alignment voltage and the second alignment voltage may have different voltage levels. As a predetermined alignment voltage having a different voltage level is applied to each of the first electrode REL1 and the second electrode REL2, an electric field is formed between the first electrode REL1 and the second electrode REL2. Can be formed. The light emitting devices LD may be aligned on the passivation layer PSV between the first electrode REL1 and the second electrode REL2 by the electric field.
  • the first electrode REL1 may be spaced apart from the first connection line CNL1 at a predetermined interval. That is, the first electrode REL1 and the first connection line CNL1 may be electrically and / or physically separated from each other after the alignment of the light emitting devices LD is completed.
  • the second electrode REL2 may extend along the second direction DR2 and may be electrically connected to the second-first connection line CNL2_1.
  • the second electrode REL2 may be branched from the second-first connection line CNL2_1 along the second direction DR2. Accordingly, the second electrode REL2 and the second-first connection line CNL2_1 may be integrally provided to be electrically and / or physically connected to each other.
  • the first and second electrodes REL1 and REL2 may have a bar shape extending along the second direction DR2 in plan view, but the present invention is not limited thereto. In some embodiments, shapes of the first and second electrodes REL1 and REL2 may be varied within a range in which an electric field for aligning the light emitting devices LD in the first sub-pixel SP1 may be formed. Can be changed.
  • the first electrode REL1 may include the first-first electrode REL1_1 and the first-second electrode REL1_2 spaced apart from each other with the second electrode REL2 interposed therebetween.
  • the first contact hole CH1 of the passivation layer PSV may be provided in the emission area EMA of the first sub-pixel SP1 to correspond to the first-first electrode REL1_1.
  • the second contact hole CH2 of the passivation layer PSV may be provided in the emission area EMA of the first sub-pixel SP1 to correspond to the first-second electrode REL1_2.
  • Each of the first and second electrodes REL1 and REL2 may be provided on the partition wall PW. Accordingly, the first and second electrodes REL1 and REL2 may have a shape corresponding to the shape of the partition wall PW.
  • Each of the first and second electrodes REL1 and REL2 may include a curved portion having a curvature corresponding to the shape of the partition wall PW when the partition wall PW has a semicircular or semi-elliptic cross section. .
  • each of the first and second electrodes REL1 and REL2 may be inclined to correspond to the lateral inclination of the partition PW when the partition PW has a trapezoidal cross section.
  • the first and second electrodes REL1 and REL2 may be provided to be spaced apart from each other with the light emitting devices LD interposed therebetween on the protective layer PSV.
  • each of the first and second electrodes REL1 and REL2 drives the light emitting devices LD. It can function as a drive electrode to.
  • the first electrode REL1 is disposed adjacent to one end of one of both ends EP1 and EP2 of each of the light emitting devices LD and the first contact electrode CNE1. ) May be electrically connected to each of the light emitting devices LD.
  • the second electrode REL2 is disposed adjacent to the other ends of both ends EP1 and EP2 of each of the light emitting devices LD, and the light emitting devices LD are disposed through the second contact electrode CNE2. It can be electrically connected with each.
  • the first electrode REL1 and the second electrode REL2 may be disposed on the same plane and have the same height. When the first electrode REL1 and the second electrode REL2 have the same height, each of the light emitting devices LD may be more stably connected to the first and second electrodes REL1 and REL2.
  • the first and second electrodes REL1 and REL2 may emit light emitted from both ends EP1 and EP2 of the light emitting elements LD in a direction in which an image of the display device is displayed (for example, a front direction). It may be made of a material having a constant reflectance to proceed to.
  • the first and second electrodes REL1 and REL2, the first-first connection wiring CNL1_1 and the second-first connection wiring CNL2_1 are provided on the same layer. It may be made of the same material.
  • the first and second electrodes REL1 and REL2, the first-first connection wire CNL1_1, and the second-first connection wire CNL2_1 may be made of a conductive material having a constant reflectance.
  • the conductive material may be Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), ZnO ( zinc oxide), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as PEDOT.
  • the material of the first and second electrodes REL1 and REL2, the first-first connection wiring CNL1_1 and the second-first connection wiring CNL2_1 is not limited to the above materials.
  • first and second electrodes REL1 and REL2 may be formed as a single layer, but the present invention
  • the present invention is not limited thereto, and may be formed of a multilayer in which two or more materials of metals, alloys, conductive oxides, and conductive polymers are stacked.
  • Each of the first and second electrodes REL1 and REL2, the first-first connection line CNL1_1, and the second-first connection line CNL2_1 may have both ends EP1 of each of the light emitting elements LD.
  • it may be formed in multiple layers.
  • the first-first connection line CNL1_1 may be formed of a multilayer in which first to third conductive layers CL1, CL2, and CL3 are sequentially stacked.
  • the first conductive layer CL1 may be made of ITO
  • the second conductive layer CL2 may be made of Ag
  • the third conductive layer CL3 may be made of ITO.
  • the materials of each of the first to third conductive layers CL1 to CL3 are not limited thereto.
  • the first and second electrodes REL1 and REL2 and the second-first connection wire CNL2_1 are the same as the first-first connection wire CNL1_1 and the first to third conductive layers CL1 and CL2. , CL3) can be formed into multiple layers.
  • the first and second electrodes REL1 and REL2 have a shape corresponding to the shape of the partition wall PW, the light emitted from both ends EP1 and EP2 of each of the light emitting devices LD may be formed.
  • the first and second electrodes REL1 and REL2 may be reflected and further travel in the front direction. Therefore, the efficiency of light emitted from each of the light emitting devices LD may be improved.
  • the partition wall PW and the first and second electrodes REL1 and REL2 allow the light emitted from each of the light emitting elements LD to travel in the front direction.
  • the light emitting device LD may function as a reflective member to improve light emission efficiency.
  • first and second electrodes REL1 and REL2 may be an anode electrode, and the other electrode may be a cathode electrode.
  • first electrode REL1 may be an anode electrode
  • second electrode REL2 may be a cathode electrode.
  • the first electrode REL1 may be electrically connected to the drain electrode DE of the first transistor T1 through the contact holes CH1 and CH2 included in the protective layer PSV.
  • the first-first electrode REL1_1 may be electrically connected to the drain electrode DE of the first transistor T1 through the first contact hole CH1 of the protective layer PSV.
  • the first-second electrode REL1_2 may be electrically connected to the drain electrode DE of the first transistor T1 through the second contact hole CH2 of the protective layer PSV.
  • the first-first electrode REL1_1 and the first-second electrode REL1_2 provided in the emission area EMA of the first sub-pixel SP1 are the same transistor, for example, the first transistor T1. It may be connected to the drain electrode DE of.
  • the second electrode REL2 may be electrically connected to the driving voltage line DVL through the third contact hole CH3 of the protective layer PSV.
  • the second driving power source VSS of the driving voltage line DVL may be transferred to the second electrode REL2.
  • the light emitting devices LD may include a plurality of first light emitting devices LD1 and the first light emitting devices LD1 arranged between the first-first electrode REL1_1 and the second electrode REL2.
  • the display device may include a plurality of second light emitting devices LD2 arranged between the second electrode REL2 and the first-second electrode REL1_2.
  • the first end EP1 of each of the first light emitting devices LD1 may be electrically connected to the first-first electrode REL1_1 through the first contact electrode CNE1. Accordingly, a signal applied to the drain electrode DE of the first transistor T1 may be transferred to the first end EP1 of each of the first light emitting devices LD1.
  • the second end EP2 of each of the first light emitting devices LD1 may be electrically connected to the second electrode REL2 through the second contact electrode CNE2. Accordingly, the second driving power source VSS of the driving voltage line DVL may be transferred to the second end EP2 of each of the first light emitting devices LD1.
  • the first end EP1 of each of the second light emitting devices LD2 may be electrically connected to the second electrode REL2 through the second contact electrode CNE2. Accordingly, the second driving power source VSS of the driving voltage line DVL may be transferred to the first end EP1 of each of the second light emitting devices LD2.
  • the second end EP2 of each of the second light emitting devices LD2 may be electrically connected to the first-second electrode REL1_2 through the first contact electrode CNE1. Accordingly, a signal applied to the drain electrode DE of the first transistor T1 may be transferred to the second end EP2 of each of the second light emitting devices LD2.
  • the first and second light emitting elements LD1 and LD2 may constitute a light source of the first sub-pixel SP1.
  • the first and second electrodes REL1 and REL2 connected to the first and second electrodes REL1 and REL2 of the first sub-pixel SP1.
  • the second light emitting devices LD1 and LD2 emit light to emit light having luminance corresponding to the driving current.
  • the first electrode REL1 and the first electrode electrically and / or physically stably connect one end of each of the both ends EP1 and EP2 of the light emitting elements LD to each other.
  • the contact electrode CNE1 may be provided.
  • the first contact electrode CNE1 is made of a transparent conductive material so that the light emitted from each of the light emitting elements LD and reflected in the front direction by the first electrode REL1 may travel in the front direction without loss. Can be configured.
  • the transparent conductive material may include, for example, ITO, IZO, ITZO, or the like.
  • the material of the first contact electrode CNE1 is not limited to the above materials.
  • the first contact electrode CNE1 may cover the first electrode REL1 and overlap the first electrode REL1 in plan view. In addition, the first contact electrode CNE1 may partially overlap one end of one of both ends EP1 and EP2 of each of the light emitting devices LD.
  • the first contact electrode CNE1 is disposed on the first-first contact electrode CNE1_1 and the first-second electrode REL1_2 provided on the first-first electrode REL1_1. It may include a 1-2 contact electrode (CNE1_2) provided in.
  • first-first contact electrode CNE1_1 may overlap the first end EP1 and the first-first electrode REL1_1 of each of the first light emitting devices LD1.
  • first-second contact electrode CNE1_2 may overlap the second end EP2 and the first-second electrode REL1_2 of each of the second light emitting devices LD2 in plan view. have.
  • the third insulating layer INS3 covering the first contact electrode CNE1 may be provided on the first contact electrode CNE1.
  • the third insulating layer INS3 may prevent the first contact electrode CNE1 from being exposed to the outside to prevent corrosion of the first contact electrode CNE1.
  • the third insulating layer INS3 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the third insulating layer INS3 may be formed as a single layer as shown in the drawing, but the present invention is not limited thereto.
  • the second contact electrode CNE2 may be provided on the second electrode REL2.
  • the second contact electrode CNE2 may cover the second electrode REL2 in a plan view and overlap the second electrode REL2.
  • the second contact electrode CNE2 may overlap the second end EP2 of each of the first light emitting devices LD1 and the first end EP1 of each of the second light emitting devices LD2, respectively. Can be.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but the present invention is not limited thereto.
  • a fourth insulating layer INS4 may be provided on the second contact electrode CNE2 to cover the second contact electrode CNE2.
  • the fourth insulating layer INS4 may prevent the second contact electrode CNE2 from being exposed to the outside to prevent corrosion of the second contact electrode CNE2.
  • the fourth insulating layer INS4 may be formed of any one of an inorganic insulating film and an organic insulating film.
  • An overcoat layer OC may be provided on the fourth insulating layer INS4.
  • the overcoat layer OC is a level difference generated by the partition wall PW, the first and second electrodes REL1 and REL2, and the first and second contact electrodes CNE1 and CNE2 disposed below the overcoat layer OC. It may be a planarization layer to mitigate. In addition, the overcoat layer OC may be an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the light emitting devices LD.
  • the overcoat layer OC may be omitted.
  • the fourth insulating layer INS4 may serve as an encapsulation layer that prevents oxygen and moisture from penetrating into the light emitting devices LD.
  • a predetermined voltage may be applied to both ends EP1 and EP2 of each of the first light emitting devices LD1 through the first-first electrode REL1_1 and the second electrode REL2. have. Accordingly, electron-hole pairs may be coupled in the active layer 12 of each of the first light emitting devices LD1, and each of the first light emitting devices LD1 may emit light.
  • a predetermined voltage may be applied to both ends EP1 and EP2 of each of the second light emitting devices LD2 through the second electrode REL2 and the first-second electrode REL1_2. Accordingly, as the electron-hole pairs are combined in the active layer 12 of each of the second light emitting devices LD2, each of the second light emitting devices LD2 may emit light.
  • the first capping layer CPL1 and the second capping layer CPL2 may be provided in the emission area EMA of the first sub-pixel SP1.
  • the first capping layer CPL1 may be provided on the first electrode REL1, and the second capping layer CPL2 may be provided on the second electrode REL2.
  • the first and second capping layers CPL1 and CPL2 prevent damage to the corresponding electrode due to a defect generated during the manufacturing process of the display device, and prevent adhesion between the corresponding electrode and the protective layer PSV. It can be further strengthened.
  • the first and second capping layers CPL1 and CPL2 are made of a transparent conductive material made of IZO to minimize the loss of light emitted from each of the light emitting elements LD and reflected in the front direction by the corresponding electrode. Can be formed.
  • Each of the first and second capping layers CPL1 and CPL2 has a bar shape extending along the second direction DR2, and when viewed in plan view, may overlap the corresponding electrode.
  • the first capping layer CPL1 may overlap the first electrode REL1
  • the second capping layer CPL2 may overlap the second electrode REL2.
  • the second capping layer CPL2 may be provided on the same layer as the first capping layer CPL1 and may include the same material.
  • the second capping layer CPL2 may be connected to the second-second connection line CNL2_2 extending in the first direction DR1.
  • the second capping layer CPL2 may be integrally provided with the second-second connection line CNL2_2.
  • the first capping layer CPL1 may include a first-first capping layer CPL1_1 and a first-second capping layer CPL1_2.
  • the first-first capping layer CPL1_1 may be provided on the first-first electrode REL1_1, and the first-second capping layer CL1_2 may be provided on the first-second electrode REL1_2. have.
  • the first-first and first-second capping layers CPL1_1 and CPL1_2, the second capping layer CPL2, the first-second connection wiring CPL1_2, and the second-second connection wiring CPL2_2. ) are provided in the same layer and may comprise the same material.
  • the first-first and first-second capping layers CPL1_1 and CPL1_2 are disposed between the first-first and first peripheral pixels SP1 between the emission area EMA and the peripheral area PPA. 2 may be spaced apart from the connection line CNL1_2 at a predetermined interval. Accordingly, the first-first and first-second capping layers CPL1_1 and CPL1_2 may be electrically and / or physically separated from the first-second connection line CNL1_2.
  • the transparent metal layer (not shown) made of the IZO is formed on the transparent metal layer (not shown) made of the IZO.
  • the transparent metal layer formed of the IZO may have the protective layer in a region FA (hereinafter referred to as a “first region”) provided between the emission region EMA and the peripheral region PPA in the first sub-pixel SP1. (PSV) can be formed.
  • the first area FA may be connected to the first electrode REL1 and the first-first connection in the first sub-pixel SP1 when viewed in plan view and / or in cross section. It means an area spaced between the wirings CNL1_1.
  • a transparent metal layer provided on the first electrode REL1 (hereinafter referred to as a 'first transparent metal layer') and a transparent metal layer provided on the first-first connection wire CNL1_1 (hereinafter referred to as a 'second transparent metal layer') )
  • a transparent metal layer (hereinafter, referred to as a 'third transparent metal layer') provided on the first area FA may be integrally provided and electrically and / or physically connected to each other.
  • first and second transparent metal layers may be electrically and / or physically separated.
  • the first and second transparent metal layers which are electrically and / or physically separated, may be the first capping layer CPL1 and the first-second connecting line CNL1_2, respectively.
  • a bridge pattern BRP formed by removing a portion of the transparent metal layer may be provided in the first region FA of the first sub-pixel SP1.
  • the bridge pattern BRP may be integrally provided with the 1-2 connection line CNL1_2 and may be electrically and / or physically connected to the 1-2 connection line CNL1_2.
  • the first-second connection wire CNL1_2 extends along the first direction DR1 and overlaps the first-first connection wire CNL1_1 to form the first connection wire CNL1 formed of a double layer. Can be.
  • the bridge pattern BRP protrudes from the first-second connection line CNL1_2 toward the light emitting region EMA of the first sub-pixel SP1 in the second direction DR2 in plan view. It may have a shape.
  • the bridge pattern BRP may be spaced apart from the first electrode REL1 in the first area FA of the first sub-pixel SP1. Accordingly, the bridge pattern BRP and the first electrode REL1 may be electrically and / or physically separated. As a result, the first electrode REL1 may be electrically and / or physically separated from the first connection line CNL1.
  • the first connection wiring CNL1 is provided to each of the first to third sub-pixels SP1 to SP3. Since the first electrode REL1 provided is electrically separated from the first connection line CNL1 and is connected to the pixel circuit unit PCL in the light emitting region EMA of the corresponding subpixel, the first to third electrodes are arranged. Each of the sub pixels SP1 to SP3 may be driven independently.
  • the display device may be implemented as an active matrix display device that independently drives each of the first to third sub-pixels SP1 to SP3.
  • the first-first connection wiring CNL1_1 is disposed between adjacent subpixels to independently drive each of the first to third subpixels SP1 to SP3.
  • a part of the first-first connection line CNL1_1 may be exposed to the outside.
  • the first-first connection wiring CNL1_1 includes a multilayer including the first to third conductive layers CL1, CL2, and CL3, the second conductive layer CL2 may be exposed to the outside.
  • silver migration may occur due to the electrochemical phenomenon.
  • an unwanted short circuit of the first-first connection line CNL1_1 may occur, causing the existing display device to malfunction.
  • the first-first connection wire CNL1_1 is disposed on the first-first connection wire CNL1_1 by arranging the first-second connection wire CNL1_2 made of the IZO.
  • the cover may prevent the second conductive layer CL2 of the first-first connection line CNL1_1 from being exposed to prevent malfunction of the display device.
  • each of the first and third conductive layers CL1 and CL3 included in the first-first connection line CNL1_1 may become crystalline ITO in a process made of high temperature due to the material properties of the ITO. That is, amorphous ITO may be crystallized in a process performed at a high temperature to become the crystalline ITO.
  • the first and third conductive layers CL1 and CL3 may have the crystalline ITO.
  • the first and third conductive layers CL1 and CL3 may remain in the peripheral area PPA of each of the first to third sub-pixels SP1 to SP3 without being completely etched.
  • the adjacent sub-pixels are not electrically separated, so that each of the first to third sub-pixels SP1 to SP3 is individually driven. This can be difficult. As a result, the conventional display device may not be driven by an active matrix display device.
  • the first region FA of each of the first to third sub-pixels SP1 to SP3 is formed by using the material property of the IZO that is not crystallized in a high temperature process. Only the transparent metal layer formed of the IZO is disposed on and removed from the IZO to form the 1-2 connection line CNL1_2, the first capping layer CPL1, and the bridge pattern BRP.
  • FIGS. 8A to 8J are schematic cross-sectional views sequentially illustrating a method of manufacturing the display device of FIG. 5A.
  • Each pixel circuit portion PCL is formed.
  • Each of the first to third sub-pixels SP1 to SP3 may include a light emitting area EMA and a peripheral area PPA.
  • the pixel circuit unit PCL may include first and second transistors T1 and T2, a driving voltage line DVL, and a protection layer PSV.
  • the passivation layer PSV may include first and second contact holes CH1 and CH2 exposing the drain electrode DE of the first transistor T1 and a third portion exposing a portion of the driving voltage line DVL.
  • the contact hole CH3 may be included.
  • the partition wall PW is formed on the protective layer PSV in the semiconductor layer.
  • the partition wall PW may be spaced apart from the adjacent partition wall PW on the passivation layer PSV by a predetermined distance.
  • the partition wall PW may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the partition wall PW may include a single organic insulating layer and / or a single inorganic insulating layer, but the present invention is not limited thereto.
  • the partition wall PW may be formed of a multilayer in which a plurality of organic insulating layers and a plurality of inorganic insulating layers are stacked.
  • the partition wall PW may include a curved surface having a cross section of a semicircle, a semi-ellipse, and the like, the width of which narrows from one surface of the protective layer PSV to an upper portion thereof, but is not limited thereto.
  • each of the barrier ribs PW may have various shapes within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • the shape, size, and / or arrangement of the partition wall PW may be variously changed according to embodiments.
  • a first layer on the protective layer PSV including the partition wall PW may be used.
  • -1 and 2-1 connection wirings CNL1-1 and CNL2-1, and first and second electrodes REL1 and REL2 are formed.
  • the first-first and second-first connection wires CNL1_1 and CNL2-1 and the first and second electrodes REL1 and REL2 may include the same material and may be formed of multiple layers.
  • each of the first-first and second-first connection wires CNL1_1 and CNL2_1 and the first and second electrodes REL1 and REL2 may be formed of first conductive layer CL1 made of ITO and Ag.
  • the second conductive layer CL2 and the third conductive layer CL3 made of ITO may be formed of multiple layers sequentially stacked.
  • the first electrode REL1 and the second electrode REL2 are provided in the emission area EMA of each of the first to third sub-pixels SP1 to SP3, and the first-first and second-first
  • the first connection lines CNL1_1 and CNL1_2 are provided in the peripheral area PPA of each of the first to third sub-pixels SP1 to SP3.
  • the first electrode REL1 may extend along the second direction DR2 and may be electrically and / or physically separated from the first-first connection line CNL1_1.
  • the second electrode REL2 may extend along the second direction DR2 from the second-first connection line CNL2.
  • the 2-1 connection line CNL2 and the second electrode REL2 may be integrally provided to be electrically and / or physically connected.
  • Each of the first and second electrodes REL1 and REL2 may be formed on the partition wall PW.
  • the first electrode REL1 may include a first-first electrode REL1_1 and a first-second electrode REL1_2.
  • the first-first electrode REL1_1, the first-second electrode REL1_2, and the second electrode REL2 may be spaced apart from each other on the same plane.
  • each of the first-first and second-first connection wires CNL1_1 and CNL2_1 may extend in a first direction DR1 crossing the second direction DR2. Commonly provided to the first to third sub pixels SP1 to SP3.
  • the second capping layer CPL2, the metal layer MTL, and the second-2 connection wiring CNL2_2 are formed on the layer PSV.
  • the second capping layer CPL2, the metal layer MTL, and the second-2 connection wire CNL2_2 may include the same material.
  • the second capping layer CPL2, the metal layer MTL, and the second-second connection wiring CNL2_2 may include a transparent conductive material made of IZO.
  • the second capping layer CPL2 is provided on the second electrode REL2 in the light emitting region EMA of each of the first to third sub-pixels SP1 to SP3, and the second electrode REL2 is provided. And may be electrically connected.
  • the second capping layer CPL2 may be integrally provided with the second-second connection line CNL2_2 and electrically and physically connected to the second-second connection line CNL2_2. Can be.
  • the second-second connection line CNL2_2 extends along the first direction DR1 in the peripheral area PPA of each of the first to third sub-pixels SP1 to SP3, and the second-first connection line CNL2_2. It is formed on the connection line CNL2_1 and overlaps the 2-1 connection line CNL2_1.
  • the 2-1 connecting line (CNL2_1) and the 2-2 connecting line (CNL2_2) sequentially stacked to form a second connection line (CNL2) having a double layer structure. Can be.
  • the metal layer MTL is provided on the first electrode REL1 in the emission region EMA of each of the first to third sub-pixels SP1 to SP3, and the first to third sub-pixels ( SP1 to SP3 may be provided on the first-first connection line CNL1_1 in the peripheral area PPA.
  • the metal layer MTL protects the first area FA disposed between the emission area EAM and the peripheral area PPA in each of the first to third sub-pixels SP1 to SP3. May be provided on the layer PSV.
  • the metal layer MTL provided in the emission region EMA of each of the first to third sub-pixels SP1 to SP3 is referred to as a first metal layer MTL.
  • the metal layer MTL provided in the peripheral area PPA of each of the first to third sub pixels SP1 to SP3 is referred to as a second metal layer MTL, and the metal layer MTL provided in the first area FA. ) Is referred to as a third metal layer (MTL).
  • the first metal layer MTL may be provided on the first electrode REL1 to be electrically connected to the first electrode REL1.
  • the second metal layer MLT may be provided on the first-first connection line CNL1_1 to be electrically connected to the first-first connection line CNL1_1.
  • the first metal layer (MTL), the second metal layer (MTL), and the third metal layer (MTL) are provided integrally, it can be electrically and / or physically connected. Accordingly, the first-first connection line CNL1_1 and the first electrode REL1 may be electrically connected to each other.
  • a portion of the third metal layer MTL may be removed after the alignment of the light emitting devices LD to each of the first to third sub pixels SP1 to SP3 is completed. Detailed description thereof will be described later with reference to FIG. 7E.
  • the first insulating material layer INSM1 is formed on the substrate.
  • the first insulating material layer INSM1 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • an alignment voltage corresponding to each of the first and second electrodes REL1 and REL2 is applied through the first-first connection wire CNL1_1 and the second-first connection wire CNL2_1.
  • An electric field is formed between REL1 and the second electrode REL2.
  • the AC power supply or the DC power supply having a predetermined voltage and a period to each of the first and second electrodes REL1 and REL2 through the first-first and second-first connection wires CNL1_1 and CNL2_1 may be repeatedly repeated.
  • an electric field may be formed between the first and second electrodes REL1 and REL2 according to the potential difference between the first and second electrodes REL1 and REL2.
  • the light emitting devices LD are injected onto the protective layer PSV using an inkjet printing method in a state where the electric field is formed between the first electrode REL1 and the second electrode REL2.
  • a nozzle is disposed on the passivation layer PSV, and a solvent including the light emitting devices LD is dropped through the nozzles to expose the light emitting devices LD to the first to third sub-pixels.
  • the light emitting regions EMA of the light emitting areas SP1 to SP3 may be introduced into the protective layer PSV.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent may include a material that can be vaporized by room temperature or heat.
  • the solvent may be in the form of an ink or a paste.
  • the method of inserting the light emitting elements LD is not limited thereto, and the method of inserting the light emitting elements LD may be changed. The solvent can then be removed.
  • the self of the light emitting devices LD may be caused by an electric field formed between the first electrode REL1 and the second electrode REL2. Alignment can be derived. Accordingly, the light emitting devices LD may be aligned between the first electrode REL1 and the second electrode REL2.
  • each of the light emitting devices LD may be aligned on the first insulating material layer INSM1 between the first electrode REL1 and the second electrode REL2. .
  • the first to A portion of the third metal layer MTL is removed from each of the third sub pixels SP1 to SP3 to form the first capping layer CPL1, the first-second connection wiring CNL1_2, and the bridge pattern BRP. do.
  • the first capping layer CPL1 is provided in the light emitting area EMA of each of the first to third sub-pixels SP1 to SP3, and the first-second connection line CNL1_2 is formed on the first to third lines.
  • the bridge pattern BRP is disposed in the first area FA of each of the first to third sub-pixels SP1 to SP3. Can be provided.
  • the first capping layer CPL1 may be provided on the first electrode REL1 to cover the first electrode REL1 and be electrically connected to the first electrode REL1.
  • the 1-2 connection line CNL1_2 may extend in the first direction DR1 and may be commonly provided to the first to third sub pixels SP1 to SP3.
  • the first-second connection wire CNL1_2 may be provided on the first-first connection wire CNL1_1 and overlap the first-first connection wire CNL1_1. Accordingly, the first connection wire CNL1 having a double layer structure in which the first-first connection wire CNL1_1 and the 1-2 connection wire CNL1_2 are sequentially stacked may be finally formed.
  • the first connection line CNL1 may be commonly provided in the peripheral area PPA of each of the first to third sub-pixels SP1 to SP3.
  • the bridge pattern BRP may be formed by removing a portion of the third metal layer MTL in the first region FA of each of the first to third sub-pixels SP1 to SP3.
  • the bridge pattern BRP may be integrally provided with the 1-2 connection line CNL1_2, and may be electrically and / or physically connected to the 1-2 connection line CNL1_2. In the plan view, the bridge pattern BRP may emit light from each of the first to third sub-pixels SP1 to SP3 along the second direction DR2 from the first-second connection line CNL1_2. (EMA) may protrude.
  • EMA first-second connection line
  • the bridge pattern BRP may be electrically and / or physically separated from the first electrode REL1 of each of the first to third sub-pixels SP1 to SP3. Accordingly, the first connection line CNL1 provided in common to the first to third sub-pixels SP1 to SP3 is the first provided to each of the first to third sub-pixels SP1 to SP3. It may be electrically separated from the electrode REL1.
  • each of the first to third sub-pixels SP1 to SP3 may be separately driven electrically and / or physically.
  • the second insulating material layer is patterned using a mask to form the first to second through wiring layers CNL1 and the like.
  • the second insulating layer INS2 may be formed in the emission area EMA of each of the third sub-pixels SP1 to SP3.
  • the second insulating layer INS2 may expose both ends EP1 and EP2 of the light emitting devices LD in the light emitting area EMA of each of the first to third pixels SP1 to SP3. .
  • the second insulating layer INS2 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the second insulating layer INS2 may be formed of a single layer, but may be formed of multiple layers.
  • the second insulating layer INS2 may have a structure in which a plurality of inorganic insulating layers and a plurality of organic insulating layers are sequentially stacked.
  • the first insulating material layer INSM1 may be patterned together by the mask process to form a first insulating layer INS1 in the emission area EMA of each of the first to third pixels SP1 to SP3. have.
  • the first and second insulating layers INS1 and INS2 may be patterned together in a mask process for forming a third insulating layer INS3 which will be described later.
  • the protective layer PSV including the second insulating layer INS2 is formed on the protective layer PSV.
  • the first contact electrode CNE1 is formed in the emission area EMA of each of the first to third sub-pixels SP1 to SP3.
  • the first contact electrode CNE1 may be formed on the first electrode REL1 and electrically connected to the first electrode REL1.
  • the first contact electrode CNE1 is formed on one end of one of both ends EP1 and EP2 of each of the light emitting devices LD to electrically connect with one end of each of the light emitting devices LD. Can be connected.
  • each of the first electrode REL1 and the light emitting devices LD may be electrically connected to the first contact electrode CNE1.
  • a third layer is formed on the passivation layer PSV provided with the first contact electrode CNE1.
  • the third insulating layer INS3 covering the first contact electrode CNE1 is formed using a mask process.
  • the first contact electrode CNE1 is not exposed to the outside by the third insulating layer INS3, and among the end portions EP1 and EP2 of each of the second electrode REL2 and the light emitting elements LD. The other end may be exposed to the outside.
  • the protective layer PSV on which the third insulating layer INS3 is formed is formed.
  • the second contact electrode CNE2 is formed in the emission area EMA of each of the first to third sub-pixels SP1 to SP3.
  • the second contact electrode CNE2 may be formed on the second electrode REL2 exposed to the outside and electrically connected to the second electrode REL2.
  • the second contact electrode CNE2 may be formed on the other end of each of the light emitting devices LD exposed to the outside and electrically connected to the other end of each of the light emitting devices LD.
  • the second electrode REL2 and the other end of each of the light emitting devices LD may be electrically connected through the second contact electrode CNE2.
  • a fourth surface of the protective layer PSV including the second contact electrode CNE2 may be disposed on the front surface of the protective layer PSV.
  • the insulating layer INS4 is formed.
  • the fourth insulating layer INS4 may include an inorganic insulating film made of an inorganic material or an organic insulating film made of an organic material.
  • the fourth insulating layer INS4 may be formed as a single layer as shown in the figure, but is not limited thereto, and may be made of multiple layers.
  • an overcoat layer OC is formed on the fourth insulating layer INS4.
  • FIG. 9A and 9B are schematic plan views illustrating the first sub-pixel of FIG. 4 according to another exemplary embodiment, and FIG. 10 is a cross-sectional view taken along line III-III ′ of FIG. 9A.
  • the first sub-pixel illustrated in FIG. 9A may include a point at which the 1-1st electrode and the 1-2 electrode are connected to the auxiliary pattern, and a point at which the auxiliary pattern is electrically connected to the pixel circuit unit through the first contact hole. Except for the first sub-pixel of FIG. 4, the configuration may be substantially the same as or similar to that of the first sub-pixel.
  • the first sub-pixel illustrated in FIG. 9B is substantially the same as or similar to the first sub-pixel of FIG. 9A except that the width of the bridge electrode is wider than that of the bridge electrode provided in the first sub-pixel of FIG. 9A. It may have a configuration.
  • a plurality of light emitting devices provided in the first sub-pixel are illustrated to be aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto. For example, at least some of the light emitting devices may be aligned in a direction crossing the horizontal direction.
  • the transistors connected to the light emitting devices and the signal lines connected to the transistors are omitted.
  • each electrode is illustrated as a single electrode layer, but the present invention is not limited thereto.
  • the first sub-pixel SP1 may include a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and the pixel circuit portion (
  • the display device layer DPL may be provided on the PCL.
  • the pixel circuit unit PCL may include first and second transistors T1 and T2, a driving voltage line DVL, and a protection layer PSV provided on the substrate SUB.
  • the display element layer DPL includes a plurality of light emitting elements LD provided on the pixel circuit part PCL, first and second connection wirings CNL1 and CNL2, partition walls PW, and first and second electrodes.
  • REL1 and REL2 first and second capping layers CPL1 and CPL2, first and second contact electrodes CNE1 and CNE2, and a bridge pattern BRP.
  • the first sub-pixel SP1 may include a unit light emitting area (EMA, hereinafter, referred to as a “light emitting area”) that emits light, and a peripheral area provided around the light emitting area EMA.
  • EMA unit light emitting area
  • PPA peripheral area provided around the light emitting area EMA.
  • the emission area EMA may include a pixel area of the first sub-pixel SP1.
  • the peripheral area PPA may include a non-light emitting area surrounding at least one side of the light emitting area EMA and in which the light is not emitted.
  • a partial configuration of the pixel circuit part PCL and a partial configuration of the display element layer DPL may be formed and / or provided in the emission area EMA of the first sub pixel SP1.
  • the first and second transistors T1 and T2 may be provided in the emission area EMA.
  • the light emitting elements LD, the first and second electrodes REL1 and REL2, the first and second capping layers CPL1 and CPL2, and the first and second contact electrodes CNE1 and CNE2. May be provided in the peripheral area PPA.
  • the present invention is not limited thereto, and other configurations of the pixel circuit unit PCL and other configurations of the display element layer DPL may also be formed and / or provided in the emission region EMA. have.
  • the remaining components of the pixel circuit unit PCL and the remaining components of the display element layer DPL may be formed and / or provided.
  • the driving voltage line DVL may be provided in the peripheral area PPA.
  • the first and second connection wires CNL1 and CNL2 may be provided in the peripheral area PPA.
  • the pixel circuit unit PCL may have a configuration other than the driving voltage wiring DVL and the first and second connection wirings in the display element layer DVL. Configurations other than (CNL1, CNL2) may also be formed and / or provided in the peripheral area PPA.
  • the first connection wire CNL1 is provided on the first-first connection wire CNL1_1 and the first-first connection wire CNL1_1 extending in the first direction DR1 in the peripheral area PPA. It may include a -2 connecting wiring (CNL1_2).
  • the first-first connection line CNL1_1 and the first-second connection line CNL1_2 are not only the first sub-pixel SP1 but also sub-pixels adjacent to the first sub-pixel SP1.
  • the second and third sub pixels SP2 and SP3 may also be commonly provided.
  • the second connection wire CNL2 is provided on the second-first connection wire CNL2_1 and the second-first connection wire CNL2_1 extending in the first direction DR1 in the peripheral area.
  • the connection wire CNL2_2 may be included.
  • the second-first connection line CNL2_1 may be electrically and / or physically connected to the second electrode REL1.
  • the first electrode REL1 may include the first-first electrode REL1_1 and the first-second electrode REL1_2 spaced apart from each other by a predetermined distance with the second electrode REL2 interposed therebetween. ) May be included.
  • the first-first and first-second electrodes REL1_1 and REL1_2 may be spaced apart from the first connection line CNL1 at predetermined intervals to be electrically and / or physically separated from the first connection line CNL1. .
  • the first-first electrode REL1_1 and the first-second electrode REL1-2 may be electrically and / or physically connected through the auxiliary pattern AUP.
  • the auxiliary pattern AUP may extend in the first direction DR1 in the emission area EMA.
  • the auxiliary pattern AUP is connected to one end of the first-first electrode REL1_1 and one end of the first-second electrode REL1_2, respectively, and the first-first and first-second electrodes REL1_1 and REL1_2. ) May be formed and / or provided in one piece. Accordingly, the auxiliary pattern AUP, the first-first and first-second electrodes REL1_1 and REL1_2 may be provided on the same plane and include the same material.
  • the auxiliary pattern AUP may be electrically connected to the first transistor T1 of the pixel circuit part PCL through the first contact hole CH1 of the protective layer PSV.
  • the first contact hole CH1 may be a via hole exposing the drain electrode DE of the first transistor T1 through the protective layer PSV.
  • a signal applied to the first transistor T1 may be transmitted to the first-first and first-second electrodes REL1_1 and REL1_2. have.
  • the second electrode REL2 may be electrically connected to the driving voltage line DVL through the second contact hole CH2 of the protective layer PSV.
  • the second contact hole CH2 may be a via hole through which the driving voltage line DVL is exposed through the protective layer PSV. Accordingly, a second driving power source (see VSS of FIG. 3A) applied to the driving voltage line DVL may be transferred to the second electrode REL2.
  • the same first capping layer CPL1 may be provided on the first-first and first-second electrodes REL1_1 and REL1_2 and the auxiliary pattern AUP, respectively.
  • the second capping layer CPL2 may be provided on the second electrode REL2.
  • the first capping layer CPL1, the second capping layer CPL2, the 1-2 connection lines CNL1_2, and the second-2 connection lines CNL2_2 are provided on the same plane and are made of the same material. It may include.
  • the first sub-pixel SP1 may include a first area FA disposed between the emission area EMA and the peripheral area PPA.
  • the first area FA refers to an area spaced between the first electrode REL1 and the first-first connection line CNL1_1 when viewed in a plan view and / or a cross section.
  • the bridge pattern BRP may be provided in the first area FA.
  • the bridge pattern BRP may be integrally provided with the 1-2 connection line CNL1_2 and may be electrically and / or physically connected to the 1-2 connection line CNL1_2.
  • the bridge pattern BRP may be provided on the same plane as the first-second connection line CNL1_2 and may include the same material.
  • the bridge pattern BRP protrudes from the first-second connection line CNL1_2 toward the light emitting region EMA of the first sub-pixel SP1 along the second direction DR2. It may have a shape.
  • the width of the bridge pattern BRP in the horizontal direction (for example, the first direction DR1) is as shown in FIG. 9A, and the first-first electrode REL1_1 or the first-second electrode.
  • the width of the first capping layer CPL1 provided on the REL1_2 may be the same as the width in the horizontal direction, but the present invention is not limited thereto.
  • the bridge pattern BRP may have a width in a horizontal direction of the first capping layer CPL1 provided on the first-first electrode REL1_1, as illustrated in FIG. 9B.
  • the width of the first capping layer CPL1 provided on the ⁇ 2 electrode REL1_2 and the width of the first capping layer CPL1 provided on the auxiliary pattern AUP are the same as the sum of the sums. It may have a width.
  • the bridge pattern BRP has a rectangular shape including a horizontal portion having a long length in the first direction DR and a vertical portion having a short length in a second direction DR2 crossing the first direction DR1. May have
  • the shape, size, and / or arrangement structure of the bridge pattern BRP may be variously changed according to embodiments.
  • the bridge pattern BRP may be spaced apart from the first electrode REL1 in the first area FA of the first sub-pixel SP1. Accordingly, the bridge pattern BRP and the first electrode REL1 may be electrically and / or physically separated. As a result, the first electrode REL1 may be electrically and / or physically separated from the first connection line CNL1.
  • the first connection line CNL1 is provided to the first sub-pixel SP1 even though the first connection line CNL1 is commonly provided not only to the first sub-pixel SP1 but also to the second and third sub-pixels SP2 and SP3. Since the first electrode REL1 is electrically separated from the first connection line CNL1, the first sub pixel SP1 may be independently driven from the second and third sub pixels SP2 and SP3. have. In addition, the pixel circuit unit in which the first electrode REL1 provided in the first sub-pixel SP1 corresponds through the first contact hole CH1 in the emission area EMA of the first sub-pixel SP1. The first sub-pixel SP1 can be driven independently of the second and third sub-pixels SP2 and SP3 because it is connected to the PCL.
  • FIG. 11 is a schematic plan view illustrating the first sub-pixel of FIG. 9A according to another exemplary embodiment.
  • FIG. 12 is a cross-sectional view taken along line IV to IV ′ of FIG. 11.
  • the first sub-pixel illustrated in FIG. 11 may have a configuration substantially the same as or similar to that of the first sub-pixel of FIG. 9A except that the conductive pattern is disposed under the 1-2 connection line and the bridge pattern. .
  • a plurality of light emitting devices provided in the first sub-pixel are illustrated to be aligned in a horizontal direction, but the arrangement of the light emitting devices is not limited thereto. For example, at least some of the light emitting devices may be aligned in a direction crossing the horizontal direction.
  • the transistors connected to the light emitting devices and the signal lines connected to the transistors are omitted.
  • each electrode is illustrated as a single electrode layer, but the present invention is not limited thereto.
  • a first sub-pixel SP1 is formed on a substrate SUB, a pixel circuit portion PCL provided on the substrate SUB, and a pixel circuit portion PCL.
  • the display device layer DPL may be provided.
  • the first sub-pixel SP1 may be a unit light emitting area (EMA, hereinafter referred to as a 'light emitting area') for emitting light and a peripheral area provided around the light emitting area EMA.
  • EMA unit light emitting area
  • PPA peripheral area provided around the light emitting area EMA.
  • the emission area EMA may include a pixel area of the first sub-pixel SP1.
  • the peripheral area PPA may be a non-light emitting area surrounding at least one side of the light emitting area EMA and in which the light is not emitted.
  • First and second connection lines CNL1 and CNL2 provided in the display element layer DPL may be provided in the peripheral area PPA of the first sub-pixel SP1.
  • the first connection line CNL1 may include a first-first connection line CNL1_1 and a first-second connection line CNL1_2 provided on the first-first connection line CNL1_1.
  • the first sub-pixel SP1 may include a first area FA disposed between the emission area EMA and the peripheral area PPA.
  • the first region FA is a region spaced apart from the first electrode REL1 provided in the display element layer DPL and the first-first connection line CNL1_1 when viewed in plan view and / or in cross section. it means.
  • the bridge pattern BRP may be provided in the first area FA.
  • the bridge pattern BRP may be integrally provided with the 1-2 connection line CNL1_2 and may be electrically and / or physically connected to the 1-2 connection line CNL1_2.
  • the conductive pattern CP may be further formed and / or provided in the peripheral area PPA of the first sub-pixel SP1.
  • the conductive pattern CP is disposed between the substrate SUB and the first-first connection line CNL1_1 in the peripheral area PPA, and in the first region FA. BRP) may be provided between.
  • the conductive pattern CP may be spaced apart from the first electrode REL1 at a predetermined interval to be electrically and / or physically separated from the first electrode ERL1.
  • the conductive pattern CP may be spaced apart from the second electrode REL2 of the display element layer DPL by a predetermined distance and electrically and / or physically separated from the second electrode REL2.
  • the conductive pattern CP may overlap the first connection line CNL1 and the bridge pattern BRP, respectively.
  • the bridge pattern BRP may be provided on the conductive pattern CP.
  • the first-first connection wiring CNL1_1 is provided on the conductive pattern CP.
  • the first-second connection wires CNL1_1 may be provided with the first-second connection wires.
  • the bridge pattern BRP and the conductive pattern CP may form a double layer for low resistance in the first region FA.
  • the first-second connection line CNL1_2 and the conductive pattern CP may form a double layer for low resistance in the second region.

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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 단위 발광 영역과 상기 단위 발광 영역의 주변에 제공되는 주변 영역을 구비한 표시 소자층을 포함할 수 있다. 상기 표시 소자층은, 상기 단위 발광 영역에 제공된 제1 전극 및 상기 제1 전극과 이격되는 제2 전극; 상기 단위 발광 영역에 제공되며, 상기 제1 전극에 연결되는 제1 단부와 상기 제2 전극에 연결되는 제2 단부를 구비한 적어도 하나의 발광 소자; 상기 주변 영역에 제공되며, 일 방향으로 연장된 제1 연결 배선; 상기 주변 영역에 제공되며, 상기 제1 연결 배선으로부터 상기 일 방향과 교차하는 방향으로 분기된 브릿지 패턴을 포함할 수 있다. 상기 브릿지 패턴은 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 상기 초소형의 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 적어도 하나의 초소형의 발광 소자를 구비한 각 서브 화소를 독립적으로 구동할 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 단위 발광 영역과 상기 단위 발광 영역의 주변에 제공되는 주변 영역을 구비한 표시 소자층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 단위 발광 영역에 제공된 제1 전극 및 상기 제1 전극과 이격된 제2 전극; 상기 단위 발광 영역에 제공되며, 상기 제1 전극에 연결되는 제1 단부와 상기 제2 전극에 연결되는 제2 단부를 구비한 적어도 하나의 발광 소자; 상기 주변 영역에 제공되며, 일 방향으로 연장된 제1 연결 배선; 상기 주변 영역에 제공되며, 상기 제1 연결 배선으로부터 상기 일 방향과 교차하는 방향으로 분기된 브릿지 패턴을 포함할 수 있다. 여기서, 상기 브릿지 패턴은 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 연결 배선은, 상기 제1 전극과 동일한 평면 상에 제공된 제1-1 연결 배선; 상기 제1-1 연결 배선 상에 제공된 제1-2 연결 배선을 포함할 수 있다. 상기 브릿지 패턴은 상기 제1-2 연결 배선과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 브릿지 패턴은 상기 제1-2 연결 배선으로부터 상기 단위 발광 영역을 향하여 돌출된 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극 상에 제공되어, 상기 제1 전극을 커버하는 제1 캡핑층; 및 상기 제2 전극 상에 제공되어, 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함할 수 있다. 상기 제1 캡핑층은 상기 제1-2 연결 배선과 동일한 평면 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴은 상기 제1 캡핑층과 일정 간격으로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 주변 영역에서 상기 제1 연결 배선의 연장 방향과 평행하게 연장되며 상기 제2 전극과 전기적으로 연결된 제2 연결 배선을 더 포함할 수 있다. 여기서, 상기 제2 연결 배선은, 상기 제1-1 연결 배선과 동일한 평면 상에 제공된 제2-1 연결 배선 및 상기 제2-1 연결 배선 상에 제공된 제2-2 연결 배선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴, 상기 제1 및 제2 캡핑층, 상기 제1-2 및 제2-2 연결 배선은 동일한 평면 상에 제공되며, 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부는, 상기 기판 상에 제공되며, 구동 전압을 전달하는 구동 전압 배선; 및 상기 트랜지스터와 상기 구동 전압 배선 상에 제공되어 상기 트랜지스터의 일부를 노출하는 제1 컨택 홀과 상기 구동 전압 배선의 일부를 노출하는 제2 컨택 홀을 구비한 보호층을 포함할 수 있다. 여기서, 상기 제1 컨택 홀은 상기 제1 전극의 일부에 대응되도록 상기 단위 발광 영역 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제1 컨택 홀을 통해 상기 트랜지스터에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 컨택 홀을 통해 상기 구동 전압 배선에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제2 전극을 사이에 두고 일정 간격으로 이격된 제1-1 전극 및 제1-2 전극을 포함할 수 있다. 여기서, 상기 제1-1 전극과 상기 제1-2 전극 각각은 상기 화소 회로부에 제공된 동일한 트랜지스터에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 단위 발광 영역에 제공되며, 상기 제1-1 전극의 일단과 상기 제1-2 전극의 일단을 연결하는 보조 패턴을 더 포함할 수 있다. 상기 보조 패턴은 상기 제1-1 및 제1-2 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 컨택 홀은 상기 보조 패턴의 일부에 대응되도록 상기 단위 발광 영역 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은 상기 주변 영역에서 상기 보호층과 상기 브릿지 패턴 사이에 배치된 도전 패턴을 더 포함할 수 있다. 여기서, 상기 도전 패턴은, 평면 상에서 볼 때, 상기 브릿지 패턴과 중첩되며 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 형광 다이오드를 포함할 수 있다.
상술한 표시 장치는, 기판 상에 적어도 하나의 트랜지스터를 구비한 화소 회로부를 형성하는 단계; 및 상기 화소 회로부 상에 광을 방출하는 복수의 단위 발광 영역들 및 상기 단위 발광 영역들 각각의 주변에 제공된 주변 영역을 포함하는 표시 소자층을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층을 형성하는 단계는, 각 단위 발광 영역 내에 일정 간격으로 이격된 제1 및 제2 전극을 형성하고, 상기 주변 영역 내에 일 방향으로 연장된 제1-1 연결 배선 및 상기 제1-1 연결 배선의 연장 방향과 평행한 제2-1 연결 배선을 형성하는 단계; 상기 제1 및 제2 전극과 상기 제1-1 연결 배선 상에 금속층을 형성하고, 상기 제2-1 연결 배선 상에 상기 금속층과 동일한 물질을 포함한 제2-2 연결 배선을 형성하는 단계; 상기 제1 및 제2 전극 사이에 전계를 형성하여, 복수의 발광 소자들을 상기 제1 및 제2 전극 사이에 정렬하는 단계; 및 상기 발광 소자들을 포함한 상기 기판 상에서 상기 금속층의 일부를 제거하여 상기 제1 및 제2 전극 각각과 중첩된 캡핑층, 상기 제1-1 연결 배선과 중첩된 제1-2 연결 배선, 및 상기 캡핑층과 전기적으로 분리된 브릿지 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-2 연결 배선과 상기 브릿지 패턴은 상기 주변 영역에 제공되며 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 따르면, 발광 영역을 둘러싸는 주변 영역에 연결 배선을 배치하여 초소형의 발광 소자들의 정렬 이후에 상기 연결 배선의 전기적 연결을 끊어 각 서브 화소의 개별 구동을 용이하게 구현하는 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 표시 장치를 제조하는 방법이 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3c는 도 2의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 5a는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5b는 도 5a의 EA1 영역의 확대 단면도이다.
도 6은 도 4의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 7a 내지 도 7g는 도 4의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 8a 내지 도 8j는 도 5a의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 9a 및 도 9b는 도 4의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 10은 도 9a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 11은 도 9a의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 12는 도 11의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 발광 소자(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체 혹은 적층 패턴으로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 상기 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
상기 발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 상기 발광 소자(LD)는 상기 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 길이(L) 방향으로의 상기 발광 소자(LD)의 길이(L)는 그 직경보다 클 수 있다.
이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
다만, 상기 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 상기 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 도 1a에 도시된 바와 같이 상기 제2 도전성 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 상기 발광 소자(LD)는 상기 전극층(15) 외에도 도 1b에 도시된 바와 같이 상기 제1 도전성 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
상기 전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 상기 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
상기 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 상기 발광 소자(LD)에서 생성된 광은 상기 전극층들(15, 16)을 투과하여 상기 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
상기 절연성 피막(14)은 도 1a에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 상기 절연성 피막(14)은 상기 발광 소자(LD)의 상기 제2 도전성 반도체층(13)의 일단 측에 배치된 상기 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 상기 절연성 피막(14)은 적어도 상기 발광 소자(LD)의 양 단부를 노출하며, 일 예로 상기 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 상기 제1 도전성 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1b에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부에 상기 전극층들(15, 16)들이 배치될 경우, 상기 절연성 피막(14)은 상기 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 상기 절연성 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 발광 소자(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 상기 절연성 피막(14)은 상기 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 상기 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부(미도시), 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 표시 장치는 상기 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 상기 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 상기 화소들(PXL) 각각은 상기 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 상기 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 상기 표시 영역(DA)은 상기 표시 장치의 중앙 영역에 배치되고, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL) 각각은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 상기 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 상기 발광 소자(LD)를 포함할 수 있다. 상기 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 상기 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어할 수 있다. 도 2에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 상기 화소들(PXL)에 상기 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부, 상기 발광 구동부, 및 상기 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3c는 도 2의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 3a 내지 도 3c에 있어서, 상기 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 상기 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 상기 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 3a 내지 도 3c에 있어서, 상기 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 상기 제1 내지 제3 서브 화소 중 상기 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 2, 및 도 3a를 참조하면, 제1 서브 화소(SP1)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD)에 접속되어 상기 발광 소자들(LD)을 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 구동 전원(VDD)의 전위보다 상기 발광 소자들(LD) 각각의 문턱 전압 이상 낮은 전위를 가질 수 있다.
상기 발광 소자들(LD) 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a 내지 도 3c에 있어서, 상기 발광 소자들(LD)이 상기 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 상기 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있고, 상기 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 상기 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 상기 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(T1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(T1)는, 상기 스캔 라인(Si)으로부터 상기 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 상기 데이터 라인(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 발광 소자들(LD) 각각의 상기 제1 전극에 전기적으로 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 상기 데이터 신호를 상기 제1 서브 화소(SP1) 내부로 전달하기 위한 상기 제1 트랜지스터(T1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 발광 소자들(LD)로 공급하기 위한 상기 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 상기 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 화소 구동 회로(144)는 상기 제2 트랜지스터(T2)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a에서는 상기 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 화소 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 2, 및 도 3b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 상기 화소 구동 회로(144)의 구성은 도 3a 및 도 3b에 도시된 실시예에 한정되지 않는다. 일 예로, 상기 화소 구동 회로(144)는 도 3c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 2, 및 도 3c를 참조하면, 상기 화소 구동 회로(144)는 상기 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 상기 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 상기 제1 서브 화소(SP1)의 화소 구동 회로(144)는 상기 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 상기 표시 영역(DA)의 i번째 행에 배치된 상기 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 상기 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 상기 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
상기 화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자들(LD)의 일측 단부에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 상기 제1 노드(N1)의 전압에 대응하여, 상기 발광 소자들(LD)을 경유하여 상기 제1 구동 전원(VDD)과 상기 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 상기 제1 서브 화소(SP1)에 연결된 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 서브 화소(SP1)에 연결된 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)을 상기 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 상기 제2 트랜지스터(T2)가 턴-온되면, 상기 j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 상기 제1 트랜지스터(T1)로 전달된다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 연결한다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 제1 노드(N1)로 전달한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전원(VDD)과 상기 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 발광 소자(LD)들의 일 단부와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자들(LD)의 일 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전원(VDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 상기 제1 노드(N1)로 공급되는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 3c에서는 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 5a는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 5b는 도 5a의 EA1 영역의 확대 단면도이며, 도 6은 도 4의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 4에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 4에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 4, 도 5a, 도 5b, 및 도 6에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 도 4, 도 5a, 도 5b, 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
상기 화소들(PXL)은 상기 기판(SUB)의 표시 영역(DA) 상에 제공되며, 각각 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 광을 방출하는 단위 발광 영역(EMA, 이하 '발광 영역'이라 함)과 상기 발광 영역(EMA)의 주변에 제공된 주변 영역(PPA)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 영역(EMA)은 대응하는 서브 화소의 화소 영역을 포함할 수 있다. 일 예로, 상기 제1 서브 화소(SP1)의 발광 영역(EMA)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함하고, 상기 제2 서브 화소(SP2)의 발광 영역(EMA)은 상기 제2 서브 화소(SP2)의 화소 영역을 포함하며, 상기 제3 서브 화소(SP3)의 발광 영역(EMA)은 상기 제3 서브 화소(SP3)의 화소 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 발광 영역(EMA)의 적어도 일측을 둘러싸며 상기 광이 방출되지 않는 비발광 영역일 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)은 상기 기판(SUB)과, 상기 기판(SUB) 상에 제공된 화소 회로부(PCL)와, 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 격벽(PW)과, 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 중 상기 제1 서브 화소(SP1)를 대표하여 설명하기로 한다.
상기 제1 및 제2 연결 배선(CNL1, CNL2)은 상기 제1 서브 화소(SP1)의 주변 영역(PPA)에 제공될 수 있다.
상기 격벽(PW), 상기 제1 및 제2 전극(REL1, REL2), 상기 발광 소자들(LD), 및 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 상기 발광 영역(EMA)에 제공될 수 있다.
편의를 위하여, 상기 제1 서브 화소(SP1)의 화소 회로부(PCL)를 우선 설명한 후 상기 제1 서브 화소(SP1)의 표시 소자층(DPL)을 설명한다.
상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되며, 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 상기 발광 소자들(LD) 중 일부에 전기적으로 연결되어 상기 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다. 실시예에 따라, 도 5a 및 도 6에서는 상기 제1 및 제2 트랜지스터(T1, T2)가 상기 반도체층(SCL)과 별개로 형성된 상기 소스 및 드레인 전극(SE, DE)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에 배치되는 적어도 하나의 트랜지스터가 별개의 상기 소스 및/또는 드레인 전극들(SE, DE)을 구비하는 대신, 상기 소스 및 드레인 전극(SE, DE)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 소스 전극(SE)에 접촉되는 제1 영역과 상기 드레인 전극(DE)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 층간 절연층(ILD) 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라, 상기 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 상기 구동 전압 배선(DVL)에는 제2 구동 전원(도 3a의 VSS 참고)이 인가될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 및 제2 컨택 홀(CH1, CH2)과 상기 구동 전압 배선(DVL)을 노출하는 제3 컨택 홀(CH3)을 포함할 수 있다.
상기 제1 연결 배선(CNL1)과 상기 제2 연결 배선(CNL2)은 상기 제1 서브 화소(SP1)의 주변 영역(PPA)에 제공되며, 제1 방향(DR1)을 따라 인접하게 배치된 서브 화소들(SP2, SP3)로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 연결 배선(CNL1)과 상기 제2 연결 배선(CNL2) 각각은 상기 제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 공통으로 제공될 수 있다.
상기 제1 연결 배선(CNL1)은 제1-1 연결 배선(CNL1_1) 및 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 제1-2 연결 배선(CNL1_2)을 포함할 수 있다. 이로 인해, 상기 제1 연결 배선(CNL1)은 저저항을 위한 이중 레이어로 구성될 수 있다.
상기 제2 연결 배선(CNL2)은 제2-1 연결 배선(CNL2_1) 및 상기 제2-1 연결 배선(CNL2_1) 상에 제공된 제2-2 연결 배선(CNL2_2)을 포함할 수 있다. 이로 인해, 상기 제2 연결 배선(CNL2)은 상기 제1 연결 배선(CNL1)과 마찬가지로 저저항을 위한 이중 레이어로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 연결 배선(CNL1_1)과 상기 제2-1 연결 배선(CNL2_1)은 동일한 층에 제공되고, 동일한 물질을 포함할 수 있다. 또한, 상기 제1-2 연결 배선(CNL1_2)과 상기 제2-2 연결 배선(CNL2_2)은 동일한 층에 제공되고, 동일한 물질을 포함할 수 있다.
상기 발광 소자들(LD)은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공되며 상기 광을 방출한다.
상기 발광 소자들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 상기 발광 소자들(LD)은 상기 제2 도전성 반도체층(13)의 일측에 제공된 전극층(15)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
상기 발광 소자들(LD) 각각은 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 상기 제1 단부(EP1)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 제2 단부(EP2)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다.
상기 발광 소자들(LD) 상에는 각각 상기 발광 소자들(LD) 각각의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 이로 인해, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)는 외부로 노출될 수 있다.
상기 발광 소자들(LD) 각각의 하부에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 발광 소자들(LD) 각각과 상기 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 상기 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
상기 격벽(PW)은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접 도시하지 않았으나, 상기 격벽(PW)과 동일한 물질로 구성된 화소 정의막(또는 댐부)이 인접한 서브 화소들 사이의 주변 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
상기 격벽(PW)은 상기 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽(PW)은 하나의 발광 소자(LD)의 길이(L) 이상으로 상기 보호층(PSV) 상에서 이격될 수 있다.
상기 격벽(PW)은, 도 5a 및 도 6에 도시된 바와 같이 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 격벽(PW)은 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다.
단면 상에서 볼 때, 상기 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 상기 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 인접한 두 개의 격벽(PW)은 상기 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에 제공되며 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 상기 제1 및 제2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 상기 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
상기 제1 서브 화소(SP1)에 상기 발광 소자들(LD)이 정렬되기 전, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 이로 인해, 상기 제1 전극(REL1)에는 상기 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가될 수 있다. 상기 제2 전극(REL2)에는 상기 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 상기 제1 정렬 전압과 상기 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계가 형성될 수 있다. 상기 전계에 의해 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 보호층(PSV) 상에 상기 발광 소자들(LD)이 정렬될 수 있다.
상기 제1 서브 화소(SP1) 내에 상기 발광 소자들(LD)이 정렬된 이후에, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 일정 간격 이격될 수 있다. 즉, 상기 제1 전극(REL1)과 상기 제1 연결 배선(CNL1)은 상기 발광 소자들(LD)의 정렬이 완료된 후에 전기적 및/또는 물리적으로 서로 분리될 수 있다.
상기 제2 전극(REL2)은 상기 제2 방향(DR2)을 따라 연장되며 상기 제2-1 연결 배선(CNL2_1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 전극(REL2)은 상기 제2-1 연결 배선(CNL2_1)로부터 상기 제2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 상기 제2 전극(REL2)과 상기 제2-1 연결 배선(CNL2_1)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은, 평면 상에서 볼 때, 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 및 제2 전극(REL1, REL2)의 형상은 상기 발광 소자들(LD)을 상기 제1 서브 화소(SP1) 내에 정렬시키기 위한 전계를 형성할 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 제1 전극(REL1)은 상기 제2 전극(REL2)을 사이에 두고 일정 간격 이격된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다.
상기 보호층(PSV)의 제1 컨택 홀(CH1)은 상기 제1-1 전극(REL1_1)에 대응되도록 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공될 수 있다. 또한, 상기 보호층(PSV)의 제2 컨택 홀(CH2)은 상기 제1-2 전극(REL1_2)에 대응되도록 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 격벽(PW) 상에 제공될 수 있다. 이에 따라, 상기 제1 및 제2 전극(REL1, REL2)은 상기 격벽(PW)의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은, 상기 격벽(PW)이 반원 또는 반타원 형상의 단면을 갖는 경우 상기 격벽(PW)의 형상에 대응되는 곡률을 가진 곡선부를 포함할 수 있다. 또한, 상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 격벽(PW)이 사다리꼴 형상의 단면을 갖는 경우 상기 격벽(PW)의 측면 경사도에 대응되게 경사질 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 보호층(PSV) 상에서 상기 발광 소자들(LD) 각각을 사이에 두고 서로 이격되도록 제공될 수 있다.
상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 상기 발광 소자들(LD)이 정렬된 후, 상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각과 전기적으로 연결될 수 있다. 상기 제2 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각과 전기적으로 연결될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2)이 동일한 높이를 가지면, 상기 발광 소자들(LD) 각각이 상기 제1 및 제2 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광을 상기 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1) 각각은 상기 발광 소자들(LD) 각각의 양단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 다중층으로 형성될 수 있다. 일 예로, 상기 제1-1 연결 배선(CNL1_1)은 도 5b에 도시된 바와 같이 제1 내지 제3 도전층(CL1, CL2, CL3)이 순차적으로 적층된 다중막으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 도전층(CL1)은 ITO로 이루어지고, 상기 제2 도전층(CL2)은 Ag로 이루어지며, 상기 제3 도전층(CL3)은 ITO로 이루어질 수 있다. 그러나, 상기 제1 내지 제3 도전층(CL1 ~ CL3) 각각의 재료들이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제2-1 연결 배선(CNL2_1)은 상기 제1-1 연결 배선(CNL1_1)과 동일하게 상기 제1 내지 제3 도전층(CL1, CL2, CL3)을 포함한 다중층으로 형성될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 격벽(PW)의 형상에 대응되는 형상을 갖기 때문에, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광은 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 발광 소자들(LD) 각각에서 방출된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 격벽(PW)과, 상기 제1 및 제2 전극(REL1, REL2)은 상기 발광 소자들(LD) 각각에서 출사된 광을 상기 정면 방향으로 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)이 애노드 전극이고, 상기 제2 전극(REL2)이 캐소드 전극일 수 있다.
상기 제1 전극(REL1)은 상기 보호층(PSV)에 포함된 컨택 홀(CH1, CH2)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 일 예로, 상기 제1-1 전극(REL1_1)은 상기 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 상기 제1-2 전극(REL1_2)은 상기 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공된 상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1_2)은 동일한 트랜지스터, 예를 들면, 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 연결될 수 있다.
상기 제2 전극(REL2)은 상기 보호층(PSV)의 제3 컨택 홀(CH3)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 상기 제2 전극(REL2)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD)은 상기 제1-1 전극(REL1_1)과 상기 제2 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자들(LD1) 및 상기 제2 전극(REL2)과 상기 제1-2 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 상기 제1 컨택 전극(CNE1)을 통해 상기 제1-1 전극(REL1_1)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)로 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 인가된 신호가 전달될 수 있다. 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 상기 제2 컨택 전극(CNE2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)로 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 전달될 수 있다.
상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 상기 제2 컨택 전극(CNE2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)로 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 전달될 수 있다. 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 상기 제1 컨택 전극(CNE1)을 통해 상기 제1-2 전극(REL1_2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)로 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 인가된 신호가 전달될 수 있다.
상기 제1 및 제2 발광 소자들(LD1, LD2)은 상기 제1 서브 화소(SP1)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 상기 제1 서브 화소(SP1)에 구동 전류가 흐르게 되면, 상기 제1 서브 화소(SP1)의 상기 제1 및 제2 전극(REL1, REL2)에 연결된 상기 제1 및 제2 발광 소자들(LD1, LD2)이 발광하면서 상기 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상기 제1 전극(REL1) 상에는 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각으로부터 방출되어 상기 제1 전극(REL1)에 의해 상기 정면 방향으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 재료로 구성될 수 있다. 상기 투명한 도전성 재료는, 예를 들어, ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제1 전극(REL1)을 커버하며 상기 제1 전극(REL1)에 중첩될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 제1-1 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)와 상기 제1-1 전극(REL1_1)에 중첩될 수 있다. 또한, 상기 제1-2 컨택 전극(CNE1_2)은, 평면 상에서 볼 때, 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)와 상기 제1-2 전극(REL1_2)에 중첩될 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 상기 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
상기 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 전극(REL2) 상에는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제2 전극(REL2)을 커버하며 상기 제2 전극(REL2)에 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 및 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 각각 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 컨택 전극(CNE2) 상에는 상기 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 상기 제4 절연층(INS4)은 상기 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 상기 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 상기 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
상기 제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 격벽(PW), 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 상기 오버 코트층(OC)은 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제4 절연층(INS4)이 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 상기 제1 발광 소자들(LD1) 각각의 양 단부(EP1, EP2)에는 상기 제1-1 전극(REL1_1)과 상기 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제1 발광 소자들(LD1) 각각은 광을 방출할 수 있다.
또한, 상기 제2 발광 소자들(LD2) 각각의 양 단부(EP1, EP2)에는 상기 제2 전극(REL2)과 상기 제1-2 전극(REL1_2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제2 발광 소자들(LD2) 각각은 광을 방출할 수 있다.
한편, 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에는 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1) 상에 제공되고, 상기 제2 캡핑층(CPL2)은 상기 제2 전극(REL2) 상에 제공될 수 있다. 상기 제1 및 제2 캡핑층(CPL1, CPL2)은 상기 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극의 손상을 방지하며, 상기 대응하는 전극과 상기 보호층(PSV)의 접착력을 더욱 강화시킬 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)은 상기 발광 소자들(LD) 각각에서 출사되어 상기 대응하는 전극에 의해 상기 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO로 이루어진 투명한 도전성 재료로 형성될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 각각은 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가지며, 평면 상에서 볼 때, 상기 대응하는 전극과 중첩할 수 있다. 일 예로, 상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1)과 중첩하고, 상기 제2 캡핑층(CPL2)은 상기 제2 전극(REL2)과 중첩할 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제1 캡핑층(CPL1)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제1 방향(DR1)으로 연장된 상기 제2-2 연결 배선(CNL2_2)에 연결될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제2-2 연결 배선(CNL2_2)과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 캡핑층(CPL1)은 제1-1 캡핑층(CPL1_1)과 제1-2 캡핑층(CPL1_2)을 포함할 수 있다. 상기 제1-1 캡핑층(CPL1_1)은 상기 제1-1 전극(REL1_1) 상에 제공되고, 상기 제1-2 캡핑층(CL1_2)은 상기 제1-2 전극(REL1_2) 상에 제공될 수 있다.
상기 제1-1 및 제1-2 캡핑층(CPL1_1, CPL1_2)과, 상기 제2 캡핑층(CPL2)과, 상기 제1-2 연결 배선(CPL1_2)과, 상기 제2-2 연결 배선(CPL2_2)은 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 및 제1-2 캡핑층(CPL1_1, CPL1_2)은 상기 제1 서브 화소(SP1)의 발광 영역(EMA)과 상기 주변 영역(PPA) 사이에서 상기 제1-2 연결 배선(CNL1_2)과 일정 간격으로 이격될 수 있다. 이에 따라, 상기 제1-1 및 제1-2 캡핑층(CPL1_1, CPL1_2)은 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 분리될 수 있다.
한편, 본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1) 내에 상기 발광 소자들(LD)이 정렬되기 전에, 상기 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 상에는 상기 IZO로 이루어진 투명한 금속층(미도시)이 형성된다. 또한, 상기 IZO로 이루어진 투명한 금속층은 상기 제1 서브 화소(SP1)에서 상기 발광 영역(EMA)과 주변 영역(PPA) 사이에 제공된 영역(FA, 이하 '제1 영역'이라 함)의 상기 보호층(PSV) 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역(FA)은, 평면 및/또는 단면 상에서 볼 때, 상기 제1 서브 화소(SP1)에서 상기 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 사이에 이격된 영역을 의미한다.
상기 제1 전극(REL1) 상에 제공된 투명한 금속층(이하, '제1 투명 금속층'이라 함)과, 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 투명한 금속층(이하, '제2 투명 금속층'이라 함)과, 상기 제1 영역(FA) 상에 제공된 투명한 금속층(이하, '제3 투명 금속층'이라 함)은 일체로 제공되며 전기적 및/또는 물리적으로 연결될 수 있다.
상기 제1 서브 화소(SP1) 내에 상기 발광 소자들(LD)의 정렬이 완료되면, 식각 공정을 진행하여 상기 제1 영역(FA)에 제공된 상기 투명 금속층의 일부가 제거될 수 있다. 이로 인해, 상기 제1 및 제2 투명 금속층은 전기적 및/또는 물리적으로 분리될 수 있다. 상기 전기적 및/또는 물리적으로 분리된 상기 제1 및 제2 투명 금속층은 각각 상기 제1 캡핑층(CPL1)과 상기 제1-2 연결 배선(CNL1_2)이 될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1)의 제1 영역(FA)에는 상기 투명 금속층의 일부가 제거되어 형성된 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 제1-2 연결 배선(CNL1_2)은 상기 제1 방향(DR1)을 따라 연장되고 상기 제1-1 연결 배선(CNL1_1)과 중첩되어 이중 레이어로 이루어진 상기 제1 연결 배선(CNL1)을 구성할 수 있다.
상기 브릿지 패턴(BRP)은, 평면 상에서 볼 때, 상기 제1-2 연결 배선(CNL1_2)으로부터 상기 제2 방향(DR2)을 따라 상기 제1 서브 화소(SP1)의 발광 영역(EMA)을 향하여 돌출된 형상을 가질 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 서브 화소(SP1)의 제1 영역(FA)에서 상기 제1 전극(REL1)과 일정 간격 이격될 수 있다. 이에 따라, 상기 브릿지 패턴(BRP)과 상기 제1 전극(REL1)은 전기적 및/또는 물리적으로 분리될 수 있다. 결국, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상술한 바와 같이, 상기 제1 연결 배선(CNL1)이 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공되더라도, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에 제공된 상기 제1 전극(REL1)이 상기 제1 연결 배선(CNL1)과 전기적으로 분리되고 대응하는 서브 화소의 발광 영역(EMA) 내에서 화소 회로부(PCL)와 연결되기 때문에, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 독립적으로 구동될 수 있다. 이로 인해, 상기 표시 장치는 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각을 독립적으로 구동하는 액티브 매트릭스형 표시 장치로 구현될 수 있다.
만일, 기존의 표시 장치에서와 같이, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각을 독립적으로 구동하기 위해 인접하게 배치된 서브 화소들 사이에서 상기 제1-1 연결 배선(CNL1_1)을 분리하는 경우 상기 제1-1 연결 배선(CNL1_1)의 일부가 외부로 노출될 수 있다. 특히, 상기 제1-1 연결 배선(CNL1_1)이 상기 제1 내지 제3 도전층(CL1, CL2, CL3)을 포함한 다중층으로 구성될 때, 상기 제2 도전층(CL2)이 외부로 노출될 경우 전기화학적 현상에 의해 은-이동(Ag migration) 현상이 발생할 수 있다. 상기 은-이동(Ag migration) 현상에 의해 상기 제1-1 연결 배선(CNL1_1)의 원치 않는 단락이 발생하여 상기 기존의 표시 장치는 오동작할 수 있다.
이에, 본 발명의 일 실시예에서는, 상기 제1-1 연결 배선(CNL1_1) 상에 상기 IZO로 이루어진 상기 제1-2 연결 배선(CNL1_2)을 배치하여 상기 제1-1 연결 배선(CNL1_1)을 커버함으로써, 상기 제1-1 연결 배선(CNL1_1)의 제2 도전층(CL2)이 노출되는 것을 방지하여 상기 표시 장치의 오동작을 방지할 수 있다.
또한, 상기 제1-1 연결 배선(CNL1_1)에 포함된 상기 제1 및 제3 도전층(CL1, CL3) 각각은 상기 ITO의 재료적 특성으로 인해 고온으로 이루어진 공정에서 결정질 ITO가 될 수 있다. 즉, 비정질의 ITO는 고온에서 수행되는 공정에서 결정화되어 상기 결정질 ITO가 될 수 있다.
기존의 표시 장치에서와 같이, 상기 인접하게 배치된 서브 화소들 사이에서 상기 제1-1 연결 배선(CNL1_1)을 제거할 때 상기 제1 및 제3 도전층(CL1, CL3)이 상기 결정질 ITO가 될 경우, 상기 제1 및 제3 도전층(CL1, CL3)은 완전히 식각되지 않고 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 잔류할 수 있다. 상기 제1 및 제3 도전층(CL1, CL3)이 완전히 제거되지 않고 잔류하게 되면, 상기 인접한 서브 화소들이 전기적으로 분리되지 않아 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 개별 구동이 어려울 수 있다. 결국, 상기 기존의 표시 장치는 액티브 매트릭스형 표시 장치로 구동되지 못할 수 있다.
이에, 본 발명의 일 실시예에서는, 고온으로 이루어진 공정에서 결정화가 되지 않는 상기 IZO의 재료적 특성을 이용하여 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 영역(FA)에 상기 IZO로 구성된 상기 투명 금속층 만을 배치하고 이를 제거하여 상기 제1-2 연결 배선(CNL1_2), 상기 제1 캡핑층(CPL1), 및 상기 브릿지 패턴(BRP)을 형성한다.
도 7a 내지 도 7g는 도 4의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 8a 내지 도 8j는 도 5a의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7a, 및 도 8a를 참조하면, 기판(SUB) 상에 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)을 형성한다. 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 발광 영역(EMA)과 주변 영역(PPA)을 포함할 수 있다.
상기 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)과, 보호층(PSV)을 포함할 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 및 제2 컨택 홀(CH1, CH2)과 상기 구동 전압 배선(DVL)의 일부를 노출하는 제3 컨택 홀(CH3)을 포함할 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 8a 및 도 8b를 참조하면, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 상기 보호층(PSV) 상에 격벽(PW)을 형성한다.
상기 격벽(PW)은 상기 보호층(PSV) 상에서 인접한 격벽(PW)과 일정 간격 이격될 수 있다. 상기 격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 상기 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 상기 격벽(PW)은 복수의 유기 절연막과 복수의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
상기 격벽(PW)은 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 격벽(PW) 각각은 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양한 형상을 가질 수 있다. 상기 격벽(PW)의 형상, 크기 및/또는 배열 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7b, 도 8a 내지 도 8c를 참조하면, 상기 격벽(PW)을 포함한 상기 보호층(PSV) 상에 제1-1 및 제 2-1 연결 배선(CNL1-1, CNL2-1)과, 제1 및 제2 전극(REL1, REL2)을 형성한다.
상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2-1)과 상기 제1 및 제2 전극(REL1, REL2)은 동일한 물질을 포함하며 다중층으로 구성될 수 있다. 일 예로, 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)과 상기 제1 및 제2 전극(REL1, REL2) 각각은 ITO로 이루어진 제1 도전층(CL1)과, Ag로 이루어진 제2 도전층(CL2)과, 상기 ITO로 이루어진 제3 도전층(CL3)이 순차적으로 적층된 다중층으로 구성될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되고, 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL1_2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 제공된다.
상기 제1 전극(REL1)은 제2 방향(DR2)을 따라 연장되고, 상기 제1-1 연결 배선(CNL1_1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상기 제2 전극(REL2)은 상기 제2-1 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 제2-1 연결 배선(CNL2)과 상기 제2 전극(REL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 격벽(PW) 상에 형성될 수 있다.
상기 제1 전극(REL1)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 전극(REL1_1), 상기 제1-2 전극(REL1_2), 및 상기 제2 전극(REL2)은 동일 평면 상에서 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1) 각각은 상기 제2 방향(DR2)과 교차하는 제1 방향(DR1)으로 연장되며, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7c, 도 8a 내지 도 8d를 참조하면, 상기 제1 및 제2 전극(REL1, REL2) 등이 제공된 상기 보호층(PSV) 상에 제2 캡핑층(CPL2)과, 금속층(MTL)과, 제2-2 연결 배선(CNL2_2)을 형성한다.
상기 제2 캡핑층(CPL2)과, 상기 금속층(MTL)과, 상기 제2-2 연결 배선(CNL2_2)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 캡핑층(CPL2)과, 상기 금속층(MTL)과, 상기 제2-2 연결 배선(CNL2_2)은 IZO로 이루어진 투명한 도전성 재료를 포함할 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에서 상기 제2 전극(REL2) 상에 제공되어, 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 캡핑층(CPL2)은 상기 제2-2 연결 배선(CNL2_2)과 일체로 제공되며, 상기 제2-2 연결 배선(CNL2_2)과 전기적 및 물리적으로 연결될 수 있다.
상기 제2-2 연결 배선(CNL2_2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에서 상기 제1 방향(DR1)을 따라 연장되며, 상기 제2-1 연결 배선(CNL2_1) 상에 형성되어 상기 제2-1 연결 배선(CNL2_1)과 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 순차적으로 적층된 상기 제2-1 연결 배선(CNL2_1)과 상기 제2-2 연결 배선(CNL2_2)은 이중 레이어 구조를 갖는 제2 연결 배선(CNL2)을 구성할 수 있다.
상기 금속층(MTL)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에서 상기 제1 전극(REL1) 상에 제공되고, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에서 상기 제1-1 연결 배선(CNL1_1) 상에 제공될 수 있다. 또한, 상기 금속층(MTL)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에서 상기 발광 영역(EAM)과 상기 주변 영역(PPA) 사이에 배치된 제1 영역(FA)의 상기 보호층(PSV) 상에 제공될 수 있다.
이하의 실시예에서는, 편의를 위해 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공된 상기 금속층(MTL)을 제1 금속층(MTL)으로 지칭하고, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 제공된 상기 금속층(MTL)을 제2 금속층(MTL)으로 지칭하며, 상기 제1 영역(FA)에 제공된 상기 금속층(MTL)을 제3 금속층(MTL)으로 지칭한다.
상기 제1 금속층(MTL)은 상기 제1 전극(REL1) 상에 제공되어 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다. 상기 제2 금속층(MLT)은 상기 제1-1 연결 배선(CNL1_1) 상에 제공되어 상기 제1-1 연결 배선(CNL1_1)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 금속층(MTL)과, 상기 제2 금속층(MTL)과, 상기 제3 금속층(MTL)은 일체로 제공되어, 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 상기 제1-1 연결 배선(CNL1_1)과 상기 제1 전극(REL1)은 전기적으로 연결될 수 있다.
상기 제3 금속층(MTL)의 일부는 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에 상기 발광 소자들(LD)의 정렬이 완료된 후 제거될 수 있다. 이에 대한 상세한 설명은 도 7e를 참조하여 후술한다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7d, 도 8a 내지 도 8e를 참조하면, 상기 제2 캡핑층(CPL2) 등이 제공된 상기 보호층(PSV) 상에 제1 절연 물질층(INSM1)을 형성한다. 상기 제1 절연 물질층(INSM1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
이어, 상기 제1-1 연결 배선(CNL1_1)과 상기 제2-1 연결 배선(CNL2_1)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계를 형성한다.
상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 및 제2 전극(REL1, REL2) 사이에는 상기 제1 및 제2 전극(REL1, REL2)의 전위차에 따른 전계가 형성될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 상기 보호층(PSV) 상에 상기 발광 소자들(LD)을 투입한다. 일 예로, 상기 보호층(PSV) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 발광 소자들(LD)을 포함하는 용매를 투하하여 상기 발광 소자들(LD)을 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)의 보호층(PSV) 상에 투입할 수 있다. 상기 용매는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 예를 들어, 상기 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 상기 용매는 잉크 또는 페이스트의 형태일 수 있다.
상기 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 변경될 수 있다. 이후, 상기 용매는 제거될 수 있다.
상기 발광 소자들(LD)이 상기 보호층(PSV) 상에 투입되는 경우, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 발광 소자들(LD)이 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 제1 절연 물질층(INSM1) 상에 정렬될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7e, 도 8a 내지 도 8f를 참조하면, 상기 발광 소자들(LD)의 정렬이 완료된 후, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에서 상기 제3 금속층(MTL)의 일부를 제거하여 제1 캡핑층(CPL1), 제1-2 연결 배선(CNL1_2), 및 브릿지 패턴(BRP)을 형성한다.
상기 제1 캡핑층(CPL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되고, 상기 제1-2 연결 배선(CNL1_2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 제공되고, 상기 브릿지 패턴(BRP)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 영역(FA)에 제공될 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1) 상에 제공되어 상기 제1 전극(REL1)을 커버하고 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다.
상기 제1-2 연결 배선(CNL1_2)은 상기 제1 방향(DR1)으로 연장되고 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공될 수 있다. 상기 제1-2 연결 배선(CNL1_2)은 상기 제1-1 연결 배선(CNL1_1) 상에 제공되어 상기 제1-1 연결 배선(CNL1_1)과 중첩될 수 있다. 이에 따라, 상기 제1-1 연결 배선(CNL1_1)과 상기 제1-2 연결 배선(CNL1_2)이 순차적으로 적층된 이중 레이어 구조의 제1 연결 배선(CNL1)이 최종적으로 구성될 수 있다. 상기 제1 연결 배선(CNL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 공통으로 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 영역(FA)에서 상기 제3 금속층(MTL)의 일부가 제거되어 형성될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며, 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 평면 상에서 볼 때, 상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)으로부터 상기 제2 방향(DR2)을 따라 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)으로 돌출될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 전극(REL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 이에 따라, 상기 제1 내지 제3 서브 화소들(SP1~ SP3)에 공통으로 제공된 상기 제1 연결 배선(CNL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에 제공된 상기 제1 전극(REL1)과 전기적으로 분리될 수 있다.
결국, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 전기적 및/또는 물리적으로 분리되어 개별적으로 구동될 수 있다.
상기 제1 연결 배선(CNL1) 등이 제공된 상기 보호층(PSV) 상에 제2 절연 물질층(미도시)을 형성한 후, 마스크를 이용하여 상기 제2 절연 물질층을 패터닝하여 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제2 절연층(INS2)이 형성될 수 있다.
상기 제2 절연층(INS2)은 상기 제1 내지 제3 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에서 상기 발광 소자들(LD)의 양 단부(EP1, EP2)를 노출할 수 있다.
상기 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 상기 제2 절연층(INS2)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 상기 제2 절연층(INS2)이 다중층으로 이루어진 경우, 상기 제2 절연층(INS2)은 복수의 무기 절연막과 복수의 유기 절연막이 순차적으로 적층된 구조로 이루어질 수도 있다.
상기 마스크 공정에 의해 상기 제1 절연 물질층(INSM1)이 함께 패터닝되어 상기 제1 내지 제3 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제1 절연층(INS1)이 형성될 수 있다.
실시예에 따라, 상기 제1 및 제2 절연층(INS1, INS2)은 후술할 제3 절연층(INS3)을 형성하는 마스크 공정 시에 함께 패터닝되어 형성될 수도 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7f, 도 8a 내지 도 8g를 참조하면, 상기 제2 절연층(INS2)을 포함한 상기 보호층(PSV) 상에 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제1 컨택 전극(CNE1)을 형성한다.
상기 제1 컨택 전극(CNE1)은 상기 제1 전극(REL1) 상에 형성되어 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에 형성되어 상기 발광 소자들(LD) 각각의 하나의 단부와 전기적으로 연결될 수 있다.
따라서, 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각의 하나의 단부는 상기 제1 컨택 전극(CNE1)을 통해 전기적으로 연결될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 8a 내지 도 8h를 참조하면, 상기 제1 컨택 전극(CNE1)이 제공된 상기 보호층(PSV) 상에 제3 절연 물질층(미도시)을 증착한 후, 마스크 공정을 이용하여 상기 제1 컨택 전극(CNE1)을 커버하는 상기 제3 절연층(INS3)을 형성한다.
상기 제1 컨택 전극(CNE1)은 상기 제3 절연층(INS3)에 의해 외부로 노출되지 않으며, 상기 제2 전극(REL2)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부는 외부로 노출될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7g, 도 8a 내지 도 8i를 참조하면, 상기 제3 절연층(INS3)이 형성된 상기 보호층(PSV) 상에 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 제2 전극(REL2) 상에 형성되어 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 발광 소자들(LD) 각각의 나머지 단부 상에 형성되어 상기 발광 소자들(LD) 각각의 나머지 단부와 전기적으로 연결될 수 있다.
따라서, 상기 제2 전극(REL2)과 상기 발광 소자들(LD) 각각의 나머지의 단부는 상기 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 8a 내지 도 8j를 참조하면, 상기 제2 컨택 전극(CNE2)을 포함한 상기 보호층(PSV) 전면에 제4 절연층(INS4)을 형성한다.
상기 제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제4 절연층(INS4)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
이어, 상기 제4 절연층(INS4) 상에 오버 코트층(OC)을 형성한다.
도 9a 및 도 9b는 도 4의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이며, 도 10은 도 9a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 9a에 도시된 제1 서브 화소는, 제1-1 전극과 제1-2 전극이 보조 패턴에 연결되는 점과, 상기 보조 패턴이 제1 컨택 홀을 통해 화소 회로부와 전기적으로 연결되는 점을 제외하고는 도 4의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 9b에 도시된 제1 서브 화소는, 브릿지 전극의 폭이 도 9a의 제1 서브 화소에 구비된 브릿지 전극에 비해 넓다는 점을 제외하고는 도 9a의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 9a, 도 9b, 및 도 10의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 9a 및 도 9b에 있어서, 편의를 위하여 제1 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 9a 및 도 9b에서는 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 9a, 도 9b, 및 도 10에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 제1 서브 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 4, 도 9a, 도 9b, 및 도 10을 참조하면, 제1 서브 화소(SP1)는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다.
상기 표시 소자층(DPL)은 상기 화소 회로부(PCL) 상에 제공된 복수의 발광 소자들(LD), 제1 및 제2 연결 배선(CNL1, CNL2), 격벽(PW), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 캡핑층(CPL1, CPL2), 제1 및 제2 컨택 전극(CNE1, CNE2), 및 브릿지 패턴(BRP)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1)는 광을 방출하는 단위 발광 영역(EMA, 이하 '발광 영역'이라 함)과 상기 발광 영역(EMA)의 주변에 제공된 주변 영역(PPA)을 포함할 수 있다. 상기 발광 영역(EMA)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함할 수 있다. 상기 주변 영역(PPA)은 상기 발광 영역(EMA)의 적어도 일측을 둘러싸며 상기 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
상기 제1 서브 화소(SP1)의 발광 영역(EMA)에는 상기 화소 회로부(PCL)의 일부 구성과 상기 표시 소자층(DPL)의 일부 구성이 형성 및/또는 제공될 수 있다. 일 예로, 상기 제1 및 제2 트랜지스터(T1, T2)는 상기 발광 영역(EMA)에 제공될 수 있다. 또한, 상기 발광 소자들(LD), 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 캡핑층(CPL1, CPL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 상기 주변 영역(PPA)에 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL)의 다른 구성 및 상기 표시 소자층(DPL)의 다른 구성도 상기 발광 영역(EMA)에 형성 및/또는 제공될 수도 있다.
상기 제1 서브 화소(SP1)의 주변 영역(PPA)에는 상기 화소 회로부(PCL)의 나머지 구성과 상기 표시 소자층(DPL)의 나머지 구성이 형성 및/또는 제공될 수 있다. 일 예로, 상기 구동 전압 배선(DVL)은 상기 주변 영역(PPA)에 제공될 수 있다. 상기 제1 및 제2 연결 배선(CNL1, CNL2)은 상기 주변 영역(PPA)에 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL)에서 상기 구동 전압 배선(DVL) 이외의 다른 구성 및 상기 표시 소자층(DPL)에서 상기 제1 및 제2 연결 배선(CNL1, CNL2) 이외의 다른 구성도 상기 주변 영역(PPA)에 형성 및/또는 제공될 수도 있다.
상기 제1 연결 배선(CNL1)은 상기 주변 영역(PPA)에서 제1 방향(DR1)으로 연장된 제1-1 연결 배선(CNL1_1)과 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 제1-2 연결 배선(CNL1_2)을 포함할 수 있다. 상기 제1-1 연결 배선(CNL1_1)과 상기 제1-2 연결 배선(CNL1_2)은 상기 제1 서브 화소(SP1)뿐만 아니라 상기 제1 서브 화소(SP1)에 인접한 서브 화소들, 일 예로, 제2 및 제3 서브 화소들(SP2, SP3)에도 공통으로 제공될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 주변 영역에서 상기 제1 방향(DR1)으로 연장된 제2-1 연결 배선(CNL2_1)과 상기 제2-1 연결 배선(CNL2_1) 상에 제공된 제2-2 연결 배선(CNL2_2)을 포함할 수 있다. 상기 제2-1 연결 배선(CNL2_1)은 상기 제2 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 제2 전극(REL2)을 사이에 두고 일정 간격 이격되게 배치된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)은 상기 제1 연결 배선(CNL1)과 일정 간격 이격되어, 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1-2)은 보조 패턴(AUP)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 상기 보조 패턴(AUP)은 상기 발광 영역(EMA) 내에서 상기 제1 방향(DR1)을 따라 연장될 수 있다.
상기 보조 패턴(AUP)은 상기 제1-1 전극(REL1_1)의 일단과 상기 제1-2 전극(REL1_2)의 일단에 각각 연결되고, 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)과 일체로 형성 및/또는 제공될 수 있다. 이에 따라, 상기 보조 패턴(AUP), 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)은 동일 평면 상에 제공되고 동일한 물질을 포함할 수 있다.
상기 보조 패턴(AUP)은 상기 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 상기 화소 회로부(PCL)의 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 상기 제1 컨택 홀(CH1)은 상기 보호층(PSV)을 관통하여 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출시키는 비아홀일 수 있다. 상기 보조 패턴(AUP)이 상기 제1 트랜지스터(T1)에 연결됨에 따라 상기 제1 트랜지스터(T1)에 인가된 신호가 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)으로 전달될 수 있다.
상기 제2 전극(REL2)은 상기 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 상기 제2 컨택 홀(CH2)은 상기 보호층(PSV)을 관통하여 상기 구동 전압 배선(DVL)을 노출시키는 비아홀일 수 있다. 이에 따라, 상기 구동 전압 배선(DVL)으로 인가된 제2 구동 전원(도 3a의 VSS 참고)이 상기 제2 전극(REL2)으로 전달될 수 있다.
상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)과 상기 보조 패턴(AUP) 상에는 각각 동일한 상기 제1 캡핑층(CPL1)이 제공될 수 있다. 상기 제2 전극(REL2) 상에는 상기 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 캡핑층(CPL1), 상기 제2 캡핑층(CPL2), 상기 제1-2 연결 배선(CNL1_2), 및 상기 제2-2 연결 배선(CNL2_2)은 동일 평면 상에 제공되며, 동일한 물질을 포함할 수 있다.
한편, 상기 제1 서브 화소(SP1)는 상기 발광 영역(EMA)과 상기 주변 영역(PPA) 사이에 배치된 제1 영역(FA)을 포함할 수 있다. 상기 제1 영역(FA)은 평면 및/또는 단면 상에서 볼 때, 상기 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 사이에 이격된 영역을 의미한다. 상기 제1 영역(FA)에는 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 동일 평면 상에 제공되며, 동일한 물질을 포함할 수 있다.
평면 상에서 볼 때, 상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)으로부터 상기 제2 방향(DR2)을 따라 상기 제1 서브 화소(SP1)의 발광 영역(EMA)을 향하여 돌출된 형상을 가질 수 있다.
상기 브릿지 패턴(BRP)의 가로 방향(일 예로, 상기 제1 방향(DR1))으로의 폭은, 도 9a에 도시된 바와 같이, 상기 제1-1 전극(REL1_1) 또는 상기 제1-2 전극(REL1_2) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭과 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 브릿지 패턴(BRP)은, 도 9b에 도시된 바와 같이, 상기 제1-1 전극(REL1_1) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭, 상기 제1-2 전극(REL1_2) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭, 및 상기 보조 패턴(AUP) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭을 합한 것과 동일한 폭을 가질 수 있다. 이러한 경우, 상기 브릿지 패턴(BRP)은 상기 제1 방향(DR)으로 길이가 긴 가로부와 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 길이가 짧은 세로부를 포함하는 직사각형 형상을 가질 수 있다.
상기 브릿지 패턴(BRP)의 형상, 크기 및/또는 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 서브 화소(SP1)의 제1 영역(FA)에서 상기 제1 전극(REL1)과 일정 간격 이격될 수 있다. 이에 따라, 상기 브릿지 패턴(BRP)과 상기 제1 전극(REL1)은 전기적 및/또는 물리적으로 분리될 수 있다. 결국, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상기 제1 연결 배선(CNL1)이 상기 제1 서브 화소(SP1)뿐만 아니라 상기 제2 및 제3 서브 화소들(SP2, SP3)에도 공통으로 제공되더라도, 상기 제1 서브 화소(SP1)에 제공된 상기 제1 전극(REL1)이 상기 제1 연결 배선(CNL1)과 전기적으로 분리되기 때문에 상기 제1 서브 화소(SP1)는 상기 제2 및 제3 서브 화소들(SP2, SP3)로부터 독립적으로 구동될 수 있다. 또한, 상기 제1 서브 화소(SP1)에 제공된 상기 제1 전극(REL1)이 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에서 상기 제1 컨택 홀(CH1)을 통해 대응하는 화소 회로부(PCL)에 연결되기 때문에 상기 제1 서브 화소(SP1)는 상기 제2 및 제3 서브 화소들(SP2, SP3)과 별개로 독립적으로 구동될 수 있다.
도 11은 도 9a의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이며, 도 12는 도 11의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 11에 도시된 제1 서브 화소는, 제1-2 연결 배선과 브릿지 패턴 하부에 도전 패턴이 배치된다는 점을 제외하고는 도 9a의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 11 및 도 12의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 11에 있어서, 편의를 위하여 제1 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 11에서는 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 11 및 도 12에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 제1 서브 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 9a, 도 11, 및 도 12를 참조하면, 제1 서브 화소(SP1)는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1)는 광을 출사하는 단위 발광 영역(EMA, 이하 '발광 영역'이라 함)과 상기 발광 영역(EMA)의 주변에 제공된 주변 영역(PPA)을 포함할 수 있다. 상기 발광 영역(EMA)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함할 수 있다. 상기 주변 영역(PPA)은 상기 발광 영역(EMA)의 적어도 일측을 둘러싸며 상기 광이 출사되지 않는 비발광 영역일 수 있다.
상기 제1 서브 화소(SP1)의 주변 영역(PPA)에는 상기 표시 소자층(DPL)에 구비된 제1 및 제2 연결 배선(CNL1, CNL2)이 제공될 수 있다. 상기 제1 연결 배선(CNL1)은 제1-1 연결 배선(CNL1_1)과 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 제1-2 연결 배선(CNL1_2)을 포함할 수 있다.
상기 제1 서브 화소(SP1)는 상기 발광 영역(EMA)과 상기 주변 영역(PPA) 사이에 배치된 제1 영역(FA)을 포함할 수 있다. 상기 제1 영역(FA)은 평면 및/또는 단면 상에서 볼 때, 상기 표시 소자층(DPL)에 구비된 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 사이에 이격된 영역을 의미한다. 상기 제1 영역(FA)에는 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다.
한편, 상기 제1 서브 화소(SP1)의 주변 영역(PPA)에는 도전 패턴(CP)이 더 형성 및/또는 제공될 수 있다. 상기 도전 패턴(CP)은 상기 주변 영역(PPA)에서 상기 기판(SUB)과 상기 제1-1 연결 배선(CNL1_1) 사이 및 상기 제1 영역(FA)에서 상기 기판(SUB)과 상기 브릿지 패턴(BRP) 사이에 제공될 수 있다.
상기 도전 패턴(CP)은 상기 제1 전극(REL1)과 일정 간격 이격되어, 상기 제1 전극(ERL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 상기 도전 패턴(CP)은 상기 표시 소자층(DPL)의 제2 전극(REL2)과도 일정 간격 이격되어, 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 분리될 수 있다.
평면 및 단면 상에서 볼 때, 상기 도전 패턴(CP)은 상기 제1 연결 배선(CNL1)과 상기 브릿지 패턴(BRP)에 각각 중첩될 수 있다.
상기 제1 영역(FA)에서, 상기 도전 패턴(CP) 상에는 상기 브릿지 패턴(BRP)이 제공될 수 있다. 상기 제1 영역(FA)을 제외한 상기 주변 영역(PPA)의 나머지 영역(이하, '제2 영역'이라 함)에서, 상기 도전 패턴(CP) 상에는 상기 제1-1 연결 배선(CNL1_1)이 제공되고, 상기 제1-1 연결 배선(CNL1_1) 상에는 상기 제1-2 연결 배선이 제공될 수 있다.
이로 인해, 상기 제1 영역(FA)에서 상기 브릿지 패턴(BRP)과 상기 도전 패턴(CP)은 저저항을 위한 이중 레이어를 구성할 수 있다. 또한, 상기 제2 영역에서 상기 제1-2 연결 배선(CNL1_2)과 상기 도전 패턴(CP)은 저저항을 위한 이중 레이어를 구성할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 단위 발광 영역과 상기 단위 발광 영역의 주변에 제공되는 주변 영역을 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 단위 발광 영역에 제공된 제1 전극 및 상기 제1 전극과 이격되는 제2 전극;
    상기 단위 발광 영역에 제공되며, 상기 제1 전극에 연결되는 제1 단부와 상기 제2 전극에 연결되는 제2 단부를 구비한 적어도 하나의 발광 소자;
    상기 주변 영역에 제공되며, 일 방향으로 연장된 제1 연결 배선;
    상기 주변 영역에 제공되며, 상기 제1 연결 배선으로부터 상기 일 방향으로 교차하는 방향으로 분기된 브릿지 패턴을 포함하고,
    상기 브릿지 패턴은 상기 제1 및 제2 전극 각각과 전기적으로 분리된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 배선은,
    상기 제1 전극과 동일한 평면 상에 제공된 제1-1 연결 배선; 및
    상기 제1-1 연결 배선 상에 제공된 제1-2 연결 배선을 포함하고,
    상기 브릿지 패턴은 상기 제1-2 연결 배선과 일체로 제공되는 표시 장치.
  3. 제2 항에 있어서,
    평면 상에서 볼 때, 상기 브릿지 패턴은 상기 제1-2 연결 배선으로부터 상기 단위 발광 영역을 향하여 돌출된 형상을 갖는 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 상에 제공되어, 상기 제1 전극을 커버하는 제1 캡핑층; 및
    상기 제1 캡핑층은 상기 제1-2 연결 배선과 동일한 평면 상에 제공되는 표시 장치.
  5. 제4 항에 있어서,
    상기 브릿지 패턴은 상기 제1 캡핑층과 일정 간격으로 이격된 표시 장치.
  6. 제4 항에 있어서,
    상기 표시 소자층은, 상기 주변 영역에서 상기 제1 연결 배선의 연장 방향과 평행하게 연장되며 상기 제2 전극과 전기적으로 연결된 제2 연결 배선을 더 포함하고,
    상기 제2 연결 배선은, 상기 제1-1 연결 배선과 동일한 평면 상에 제공된 제2-1 연결 배선 및 상기 제2-1 연결 배선 상에 제공된 제2-2 연결 배선을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 브릿지 패턴, 상기 제1 및 제2 캡핑층, 상기 제1-2 연결 배선, 및 상기 제2-2 연결 배선은 동일한 평면 상에 제공되며, 동일한 물질을 포함하는 표시 장치.
  8. 제4 항에 있어서,
    상기 화소 회로부는,
    상기 기판 상에 제공되며, 구동 전압을 전달하는 구동 전압 배선; 및
    상기 트랜지스터와 상기 구동 전압 배선 상에 제공되어 상기 트랜지스터의 일부를 노출하는 제1 컨택 홀과 상기 구동 전압 배선의 일부를 노출하는 제2 컨택 홀을 구비한 보호층을 포함하고,
    상기 제1 컨택 홀은 상기 제1 전극의 일부에 대응되도록 상기 단위 발광 영역 내에 제공되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극은 상기 제1 컨택 홀을 통해 상기 트랜지스터에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 컨택 홀을 통해 상기 구동 전압 배선에 전기적으로 연결되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 전극은 상기 제2 전극을 사이에 두고 일정 간격으로 이격된 제1-1 전극 및 제1-2 전극을 포함하고,
    상기 제1-1 전극과 상기 제1-2 전극 각각은 상기 화소 회로부에 제공된 동일한 트랜지스터에 전기적으로 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 표시 소자층은, 상기 단위 발광 영역에 제공되며, 상기 제1-1 전극의 일단과 상기 제1-2 전극의 일단을 연결하는 보조 패턴을 더 포함하고,
    상기 보조 패턴은 상기 제1-1 및 제1-2 전극과 일체로 제공되는 표시 장치.
  12. 제11 항에 있어서,
    상기 컨택 홀은 상기 보조 패턴의 일부에 대응되도록 상기 단위 발광 영역 내에 제공되는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 소자층은 상기 주변 영역에서 상기 보호층과 상기 브릿지 패턴 사이에 배치된 도전 패턴을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 도전 패턴은, 평면 상에서 볼 때, 상기 브릿지 패턴과 중첩되며 상기 제1 및 제2 전극 각각과 전기적으로 분리된 표시 장치.
  15. 제8 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 표시 장치.
  17. 기판 상에 적어도 하나의 트랜지스터를 구비한 화소 회로부를 형성하는 단계; 및
    상기 화소 회로부 상에 광을 방출하는 복수의 단위 발광 영역들 및 상기 단위 발광 영역들 각각의 주변에 제공된 주변 영역을 포함한 표시 소자층을 형성하는 단계를 포함하고,
    상기 표시 소자층을 형성하는 단계는,
    각 단위 발광 영역 내에 일정 간격으로 이격된 제1 및 제2 전극을 형성하고, 상기 주변 영역 내에 일 방향으로 연장된 제1-1 연결 배선 및 상기 제1-1 연결 배선의 연장 방향과 평행한 제2-1 연결 배선을 형성하는 단계;
    상기 제1 및 제2 전극과 상기 제1-1 연결 배선 상에 금속층을 형성하고, 상기 제2-1 연결 배선 상에 상기 금속층과 동일한 물질을 포함한 제2-2 연결 배선을 형성하는 단계;
    상기 제1 및 제2 전극 사이에 전계를 형성하여, 복수의 발광 소자들을 상기 제1 및 제2 전극 사이에 정렬하는 단계; 및
    상기 발광 소자들을 포함한 상기 기판 상에, 상기 금속층의 일부를 제거하여 상기 제1 및 제2 전극 각각과 중첩된 캡핑층, 상기 제1-1 연결 배선과 중첩된 제1-2 연결 배선, 및 상기 캡핑층과 전기적으로 분리된 브릿지 패턴을 형성하는 단계를 포함하고,
    상기 제1-2 연결 배선과 상기 브릿지 패턴은 상기 주변 영역에 제공되며 상기 제1 및 제2 전극 각각과 전기적으로 분리되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1-2 연결 배선과 상기 브릿지 패턴은 일체로 제공되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 화소 회로부를 형성하는 단계는, 상기 트랜지스터의 일부를 노출하는 컨택 홀을 구비한 보호층을 형성하는 단계를 포함하고,
    상기 컨택 홀은 상기 제1 전극의 일부에 대응되도록 상기 각 단위 발광 영역 내에 제공되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 전극 상에, 상기 제1 전극과 상기 발광 소자들 각각의 양 단부 중 하나의 단부를 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및
    상기 제2 전극 상에, 상기 제2 전극과 상기 발광 소자들 각각의 양 단부 중 나머지 단부를 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
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