KR20200017013A - 표시 장치 및 그의 제조 방법 - Google Patents

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Abstract

표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 단위 발광 영역과 상기 단위 발광 영역의 주변에 제공되는 주변 영역을 구비한 표시 소자층을 포함할 수 있다. 상기 표시 소자층은, 상기 단위 발광 영역에 제공된 제1 전극 및 상기 제1 전극과 이격되는 제2 전극; 상기 단위 발광 영역에 제공되며, 상기 제1 전극에 연결되는 제1 단부와 상기 제2 전극에 연결되는 제2 단부를 구비한 적어도 하나의 발광 소자; 상기 주변 영역에 제공되며, 일 방향으로 연장된 제1 연결 배선; 상기 주변 영역에 제공되며, 상기 제1 연결 배선으로부터 상기 일 방향과 교차하는 방향으로 분기된 브릿지 패턴을 포함할 수 있다. 상기 브릿지 패턴은 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일 예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 발광 다이오드를 제작하는 기술이 개발되고 있다. 일 예로, 상기 초소형의 다이오드는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 적어도 하나의 초소형의 발광 소자를 구비한 각 서브 화소를 독립적으로 구동할 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함한 기판; 및 상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함할 수 있다. 각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 단위 발광 영역과 상기 단위 발광 영역의 주변에 제공되는 주변 영역을 구비한 표시 소자층을 포함할 수 있다.
상기 표시 소자층은, 상기 단위 발광 영역에 제공된 제1 전극 및 상기 제1 전극과 이격된 제2 전극; 상기 단위 발광 영역에 제공되며, 상기 제1 전극에 연결되는 제1 단부와 상기 제2 전극에 연결되는 제2 단부를 구비한 적어도 하나의 발광 소자; 상기 주변 영역에 제공되며, 일 방향으로 연장된 제1 연결 배선; 상기 주변 영역에 제공되며, 상기 제1 연결 배선으로부터 상기 일 방향과 교차하는 방향으로 분기된 브릿지 패턴을 포함할 수 있다. 여기서, 상기 브릿지 패턴은 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 연결 배선은, 상기 제1 전극과 동일한 평면 상에 제공된 제1-1 연결 배선; 및 상기 제1-1 연결 배선 상에 제공된 제1-2 연결 배선을 포함할 수 있다. 상기 브릿지 패턴은 상기 제1-2 연결 배선과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 브릿지 패턴은 상기 제1-2 연결 배선으로부터 상기 단위 발광 영역을 향하여 돌출된 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극 상에 제공되어, 상기 제1 전극을 커버하는 제1 캡핑층; 및 상기 제2 전극 상에 제공되어, 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함할 수 있다. 상기 제1 캡핑층은 상기 제1-2 연결 배선과 동일한 평면 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴은 상기 제1 캡핑층과 일정 간격으로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 주변 영역에서 상기 제1 연결 배선의 연장 방향과 평행하게 연장되며 상기 제2 전극과 전기적으로 연결된 제2 연결 배선을 더 포함할 수 있다. 여기서, 상기 제2 연결 배선은, 상기 제1-1 연결 배선과 동일한 평면 상에 제공된 제2-1 연결 배선 및 상기 제2-1 연결 배선 상에 제공된 제2-2 연결 배선을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 패턴, 상기 제1 및 제2 캡핑층, 상기 제1-2 및 제2-2 연결 배선은 동일한 평면 상에 제공되며, 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부는, 상기 기판 상에 제공되며, 구동 전압을 전달하는 구동 전압 배선; 및 상기 트랜지스터와 상기 구동 전압 배선 상에 제공되어 상기 트랜지스터의 일부를 노출하는 제1 컨택 홀과 상기 구동 전압 배선의 일부를 노출하는 제2 컨택 홀을 구비한 보호층을 포함할 수 있다. 여기서, 상기 제1 컨택 홀은 상기 제1 전극의 일부에 대응되도록 상기 단위 발광 영역 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제1 컨택 홀을 통해 상기 트랜지스터에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 컨택 홀을 통해 상기 구동 전압 배선에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 제2 전극을 사이에 두고 일정 간격으로 이격된 제1-1 전극 및 제1-2 전극을 포함할 수 있다. 여기서, 상기 제1-1 전극과 상기 제1-2 전극 각각은 상기 화소 회로부에 제공된 동일한 트랜지스터에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 단위 발광 영역에 제공되며, 상기 제1-1 전극의 일단과 상기 제1-2 전극의 일단을 연결하는 보조 패턴을 더 포함할 수 있다. 상기 보조 패턴은 상기 제1-1 및 제1-2 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 컨택 홀은 상기 보조 패턴의 일부에 대응되도록 상기 단위 발광 영역 내에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은 상기 주변 영역에서 상기 보호층과 상기 브릿지 패턴 사이에 배치된 도전 패턴을 더 포함할 수 있다. 여기서, 상기 도전 패턴은, 평면 상에서 볼 때, 상기 브릿지 패턴과 중첩되며 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제1 전극 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 형광 다이오드를 포함할 수 있다.
상술한 표시 장치는, 기판 상에 적어도 하나의 트랜지스터를 구비한 화소 회로부를 형성하는 단계; 및 상기 화소 회로부 상에 광을 방출하는 복수의 단위 발광 영역들 및 상기 단위 발광 영역들 각각의 주변에 제공된 주변 영역을 포함하는 표시 소자층을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층을 형성하는 단계는, 각 단위 발광 영역 내에 일정 간격으로 이격된 제1 및 제2 전극을 형성하고, 상기 주변 영역 내에 일 방향으로 연장된 제1-1 연결 배선 및 상기 제1-1 연결 배선의 연장 방향과 평행한 제2-1 연결 배선을 형성하는 단계; 상기 제1 및 제2 전극과 상기 제1-1 연결 배선 상에 금속층을 형성하고, 상기 제2-1 연결 배선 상에 상기 금속층과 동일한 물질을 포함한 제2-2 연결 배선을 형성하는 단계; 상기 제1 및 제2 전극 사이에 전계를 형성하여, 복수의 발광 소자들을 상기 제1 및 제2 전극 사이에 정렬하는 단계; 및 상기 발광 소자들을 포함한 상기 기판 상에서 상기 금속층의 일부를 제거하여 상기 제1 및 제2 전극 각각과 중첩된 캡핑층, 상기 제1-1 연결 배선과 중첩된 제1-2 연결 배선, 및 상기 캡핑층과 전기적으로 분리된 브릿지 패턴을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-2 연결 배선과 상기 브릿지 패턴은 상기 주변 영역에 제공되며 상기 제1 및 제2 전극 각각과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 따르면, 발광 영역을 둘러싸는 주변 영역에 연결 배선을 배치하여 초소형의 발광 소자들의 정렬 이후에 상기 연결 배선의 전기적 연결을 끊어 각 서브 화소의 개별 구동을 용이하게 구현하는 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 상기 표시 장치를 제조하는 방법이 제공될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3a 내지 도 3c는 도 2의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이다.
도 5a는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5b는 도 5a의 EA1 영역의 확대 단면도이다.
도 6은 도 4의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 7a 내지 도 7h는 도 4의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 8a 내지 도 8j는 도 5a의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 9a 및 도 9b는 도 4의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 10은 도 9a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 11은 도 9a의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이다.
도 12는 도 11의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 다양한 형태의 발광 소자를 나타내는 사시도들이다. 도 1a 및 도 1b에 있어서, 원 기둥 형상의 발광 소자를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13)과, 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 발광 소자(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층제로 구현될 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 일 방향으로 연장된 막대 형상으로 제공될 수 있다. 상기 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 상기 발광 소자(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
상기 발광 소자(LD)는 원 기둥 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 상기 발광 소자(LD)는 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 길이 방향으로의 상기 발광 소자(LD)의 길이(L)는 그 직경보다 클 수 있다.
이러한 발광 소자(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 초소형으로 제작된 발광 다이오드를 포함할 수 있다.
다만, 상기 발광 소자(LD)의 크기가 이에 한정되는 것은 아니며, 상기 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건에 부합되도록 상기 발광 소자(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 발광 소자(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 도 1a에 도시된 바와 같이 상기 제2 도전성 반도체층(13) 상부에 배치되는 하나의 전극층(15)을 더 포함할 수 있다. 또한, 실시예에 따라 상기 발광 소자(LD)는 상기 전극층(15) 외에도 도 1b에 도시된 바와 같이 상기 제1 도전성 반도체층(11)의 일단에 배치되는 하나의 다른 전극층(16)을 더 포함할 수 있다.
상기 전극층들(15, 16)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 상기 전극층들(15, 16)은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 전극층들(15, 16) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
상기 전극층들(15, 16)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 상기 발광 소자(LD)에서 생성된 광은 상기 전극층들(15, 16)을 투과하여 상기 발광 소자(LD)의 외부로 방출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
상기 절연성 피막(14)은 도 1a에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부 중 하나의 단부를 제외한 부분에 제공될 수 있다. 이러한 경우, 상기 절연성 피막(14)은 상기 발광 소자(LD)의 상기 제2 도전성 반도체층(13)의 일단 측에 배치된 상기 하나의 전극층(15)만을 노출하고, 상기 하나의 전극층(15)을 제외한 나머지 구성들의 측면을 전체적으로 둘러쌀 수 있다. 다만, 상기 절연성 피막(14)은 적어도 상기 발광 소자(LD)의 양 단부를 노출하며, 일 예로 상기 제2 도전성 반도체층(13)의 일단 측에 배치된 하나의 전극층(15)과 더불어, 상기 제1 도전성 반도체층(11)의 일 단부를 노출할 수 있다.
또한, 실시예에 따라, 도 1b에 도시된 바와 같이 상기 발광 소자(LD)의 양 단부에 상기 전극층들(15, 16)들이 배치될 경우, 상기 절연성 피막(14)은 상기 전극층들(15, 16) 각각의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 상기 절연성 피막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 발광 소자(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 전극 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 상기 절연성 피막(14)은 상기 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 상기 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a에 도시된 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 2에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 상기 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부) 및/또는 복수의 신호 배선들이 상기 표시 장치에 더 배치될 수도 있다.
도 1a 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 포함하는 복수의 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부(미도시), 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 표시 장치는 상기 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형 표시 장치와 액티브 매트릭스형 표시 장치로 분류될 수 있다. 일 예로, 상기 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 상기 화소들(PXL) 각각은 상기 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트, 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 상기 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 상기 표시 영역(DA)은 상기 표시 장치의 중앙 영역에 배치되고, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 상기 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 상기 표시 영역(DA) 및 상기 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL) 각각은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 상기 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL) 각각은 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 상기 발광 소자(LD)를 포함할 수 있다. 상기 발광 소자(LD)는 마이크로 스케일 혹은 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있다. 상기 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 각 화소(PXL)의 구동을 제어할 수 있다. 도 2에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 상기 화소들(PXL)에 상기 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부, 상기 발광 구동부, 및 상기 데이터 구동부를 제어할 수 있다.
도 3a 내지 도 3c는 도 2의 표시 장치의 제1 내지 제3 서브 화소 중 제1 서브 화소를 다양한 실시예에 따라 나타내는 회로도들이다.
도 3a 내지 도 3c에 있어서, 상기 제1 내지 제3 서브 화소 각각은 능동형 화소로 구성될 수 있다. 다만, 상기 제1 내지 제3 서브 화소 각각의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 상기 제1 내지 제3 서브 화소 각각은 현재 공지된 다양한 구조의 수동형 또는 능동형 표시 장치의 화소로 구성될 수도 있다.
또한, 도 3a 내지 도 3c에 있어서, 상기 제1 내지 제3 서브 화소는 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여 상기 제1 내지 제3 서브 화소 중 상기 제1 서브 화소를 대표하여 설명하기로 한다.
우선, 도 1a, 도 2, 및 도 3a를 참조하면, 제1 서브 화소(SP1)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 병렬로 연결된 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD)에 접속되어 상기 발광 소자들(LD)을 구동하는 화소 구동 회로(144)를 포함할 수 있다.
상기 발광 소자들(LD) 각각의 제1 전극(예컨대, 애노드 전극)은 상기 화소 구동 회로(144)를 경유하여 제1 구동 전원(VDD)에 접속되고, 상기 발광 소자들(LD) 각각의 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전원(VSS)에 접속된다.
상기 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전원(VSS)은 상기 제1 구동 전원(VDD)의 전위보다 상기 발광 소자들(LD) 각각의 문턱 전압 이상 낮은 전위를 가질 수 있다.
상기 발광 소자들(LD) 각각은 상기 화소 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 3a 내지 도 3c에 있어서, 상기 발광 소자들(LD)이 상기 제1 및 제2 구동 전원(VDD, VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 다른 실시예에서는 상기 발광 소자들(LD) 중 일부는 상기 제1 및 제2 구동 전원(VDD, VSS)의 사이에 순방향으로 연결되고, 다른 일부는 역방향으로 연결될 수 있고, 상기 제1 및 제2 구동 전원(VDD, VSS) 중 하나는 교류 전압의 형태로 공급될 수 있다. 이 경우, 상기 발광 소자들(LD)은 연결 방향이 동일한 그룹 별로 교번적으로 발광할 수 있다. 또는, 또 다른 실시예에서는, 상기 제1 서브 화소(SP1)가 단일의 발광 소자(LD)만을 포함할 수도 있다.
본 발명의 일 실시예에 따르면, 상기 화소 구동 회로(144)는 제1 및 제2 트랜지스터(T1, T2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 화소 구동 회로(144)의 구조가 도 3a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(T1; 스위칭 트랜지스터)의 제1 전극은 데이터 라인(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(T1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 스캔 라인(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(T1)는, 상기 스캔 라인(Si)으로부터 상기 제1 트랜지스터(T1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어, 상기 데이터 라인(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(T2; 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전원(VDD)에 접속되고, 제2 전극은 상기 발광 소자들(LD) 각각의 상기 제1 전극에 전기적으로 연결된다. 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전원(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 3a에서는 상기 데이터 신호를 상기 제1 서브 화소(SP1) 내부로 전달하기 위한 상기 제1 트랜지스터(T1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 발광 소자들(LD)로 공급하기 위한 상기 제2 트랜지스터(T2)를 포함한 비교적 단순한 구조의 상기 화소 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 화소 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 화소 구동 회로(144)는 상기 제2 트랜지스터(T2)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 3a에서는 상기 화소 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 화소 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a, 도 2, 및 도 3b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 3b에 도시된 화소 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 3a의 화소 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 일 실시예에 있어서, 상기 화소 구동 회로(144)의 구성은 도 3a 및 도 3b에 도시된 실시예에 한정되지 않는다. 일 예로, 상기 화소 구동 회로(144)는 도 3c에 도시된 실시예와 같이 구성될 수 있다.
도 1a, 도 2, 및 도 3c를 참조하면, 상기 화소 구동 회로(144)는 상기 제1 서브 화소(SP1)의 스캔 라인(Si) 및 데이터 라인(Dj)에 연결될 수 있다. 일 예로, 상기 제1 서브 화소(SP1)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 경우, 상기 제1 서브 화소(SP1)의 화소 구동 회로(144)는 상기 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 상기 표시 영역(DA)의 i번째 행에 배치된 상기 제1 서브 화소(SP1)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다.
또한, 실시예에 따라, 상기 화소 구동 회로(144)는 상기 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 상기 화소 구동 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
상기 화소 구동 회로(144)는 제1 내지 제7 트랜지스터(T1 ~ T7)와 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 일 전극, 일 예로, 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 상기 제1 구동 전원(VDD)에 접속되고, 다른 일 전극, 일 예로, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 상기 발광 소자들(LD)의 일측 단부에 접속될 수 있다. 그리고, 상기 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 상기 제1 노드(N1)의 전압에 대응하여, 상기 발광 소자들(LD)을 경유하여 상기 제1 구동 전원(VDD)과 상기 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 상기 제1 서브 화소(SP1)에 연결된 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 상기 제1 서브 화소(SP1)에 연결된 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)을 상기 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결한다. 따라서, 상기 제2 트랜지스터(T2)가 턴-온되면, 상기 j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 상기 제1 트랜지스터(T1)로 전달된다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 연결한다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 제1 노드(N1)로 전달한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전원(VDD)과 상기 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 발광 소자(LD)들의 일 단부와 상기 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 발광 소자들(LD)의 일 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전원(VDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 상기 제1 노드(N1)로 공급되는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
편의를 위하여, 도 3c에서는 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 모두를 P타입의 트랜지스터로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상기 화소 구동 회로(144)에 포함되는 상기 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터(T1 ~ T7) 전부가 N타입의 트랜지스터로 변경될 수도 있다.
도 4는 도 2에 도시된 화소들 중 하나의 화소에 포함된 제1 내지 제3 서브 화소를 개략적으로 도시한 평면도이고, 도 5a는 도 4의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 5b는 도 5a의 EA1 영역의 확대 단면도이며, 도 6은 도 4의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 4에 있어서, 편의를 위하여 각각의 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 4에 있어서, 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 4, 도 5a, 도 5b, 및 도 6에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 하나의 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 2, 도 4, 도 5a, 도 5b, 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소들(PXL)이 제공된 기판(SUB)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다.
상기 화소들(PXL)은 상기 기판(SUB)의 표시 영역(DA) 상에 제공되며, 각각 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 광을 방출하는 단위 발광 영역(EMA, 이하 '발광 영역'이라 함)과 상기 발광 영역(EMA)의 주변에 제공된 주변 영역(PPA)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 영역(EMA)은 대응하는 서브 화소의 화소 영역을 포함할 수 있다. 일 예로, 상기 제1 서브 화소(SP1)의 발광 영역(EMA)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함하고, 상기 제2 서브 화소(SP2)의 발광 영역(EMA)은 상기 제2 서브 화소(SP2)의 화소 영역을 포함하며, 상기 제3 서브 화소(SP3)의 발광 영역(EMA)은 상기 제3 서브 화소(SP3)의 화소 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 주변 영역(PPA)은 상기 발광 영역(EMA)의 적어도 일측을 둘러싸며 상기 광이 방출되지 않는 비발광 영역일 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)은 상기 기판(SUB)과, 상기 기판(SUB) 상에 제공된 화소 회로부(PCL)와, 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL)과, 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)을 포함할 수 있다. 또한, 상기 제1 내지 제3 서브 화소(SP1 ~ SP3) 각각의 화소 회로부(PCL)는 상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에 제공된 보호층(PSV)을 더 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 격벽(PW)과, 제1 및 제2 전극(REL1, REL2)과, 제1 및 제2 연결 배선(CNL1, CNL2)과, 복수의 발광 소자들(LD)과, 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다. 이하에서는, 편의를 위하여, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 중 상기 제1 서브 화소(SP1)를 대표하여 설명하기로 한다.
상기 제1 및 제2 연결 배선(CNL1, CNL2)은 상기 제1 서브 화소(SP1)의 주변 영역(PPA)에 제공될 수 있다.
상기 격벽(PW), 상기 제1 및 제2 전극(REL1, REL2), 상기 발광 소자들(LD), 및 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 상기 발광 영역(EMA)에 제공될 수 있다.
편의를 위하여, 상기 제1 서브 화소(SP1)의 화소 회로부(PCL)를 우선 설명한 후 상기 제1 서브 화소(SP1)의 표시 소자층(DPL)을 설명한다.
상기 버퍼층(BFL)은 상기 기판(SUB) 상에 제공되며, 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다. 상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 상기 발광 소자들(LD) 중 일부에 전기적으로 연결되어 상기 발광 소자들(LD)을 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 소스 및 드레인 전극(SE, DE)을 포함할 수 있다. 실시예에 따라, 도 5a 및 도 6에서는 상기 제1 및 제2 트랜지스터(T1, T2)가 상기 반도체층(SCL)과 별개로 형성된 상기 소스 및 드레인 전극(SE, DE)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에 배치되는 적어도 하나의 트랜지스터가 별개의 상기 소스 및/또는 드레인 전극들(SE, DE)을 구비하는 대신, 상기 소스 및 드레인 전극(SE, DE)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 소스 전극(SE)에 접촉되는 제1 영역과 상기 드레인 전극(DE)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 소스 전극(SE)과 상기 드레인 전극(DE) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 층간 절연층(ILD) 상에 제공될 수 있으나, 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL) 내에 포함된 절연층 중 어느 하나의 절연층 상에 제공될 수 있다. 상기 구동 전압 배선(DVL)에는 제2 구동 전원(도 3a의 VSS 참고)이 인가될 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 및 제2 컨택 홀(CH1, CH2)과 상기 구동 전압 배선(DVL)을 노출하는 제3 컨택 홀(CH3)을 포함할 수 있다.
상기 제1 연결 배선(CNL1)과 상기 제2 연결 배선(CNL2)은 상기 제1 서브 화소(SP1)의 주변 영역(PPA)에 제공되며, 제1 방향(DR1)을 따라 인접하게 배치된 서브 화소들(SP2, SP3)로 연장될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 연결 배선(CNL1)과 상기 제2 연결 배선(CNL2) 각각은 상기 제1 내지 제3 서브 화소들(SP1, SP2, SP3)에 공통으로 제공될 수 있다.
상기 제1 연결 배선(CNL1)은 제1-1 연결 배선(CNL1_1) 및 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 제1-2 연결 배선(CNL1_2)을 포함할 수 있다. 이로 인해, 상기 제1 연결 배선(CNL1)은 저저항을 위한 이중 레이어로 구성될 수 있다.
상기 제2 연결 배선(CNL2)은 제2-1 연결 배선(CNL2_1) 및 상기 제2-1 연결 배선(CNL2_1) 상에 제공된 제2-2 연결 배선(CNL2_2)을 포함할 수 있다. 이로 인해, 상기 제2 연결 배선(CNL2)은 상기 제1 연결 배선(CNL1)과 마찬가지로 저저항을 위한 이중 레이어로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 연결 배선(CNL1_1)과 상기 제2-1 연결 배선(CNL2_1)은 동일한 층에 제공되고, 동일한 물질을 포함할 수 있다. 또한, 상기 제1-2 연결 배선(CNL1_2)과 상기 제2-2 연결 배선(CNL2_2)은 동일한 층에 제공되고, 동일한 물질을 포함할 수 있다.
상기 발광 소자들(LD)은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공되며 상기 광을 출사한다.
상기 발광 소자들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 상기 발광 소자들(LD)은 상기 제2 도전성 반도체층(13)의 일측에 제공된 전극층(15)을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 예를 들면 나노 또는 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다.
상기 발광 소자들(LD) 각각은 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 상기 제1 단부(EP1)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 제2 단부(EP2)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 컬러 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다.
상기 발광 소자들(LD) 상에는 각각 상기 발광 소자들(LD) 각각의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 이로 인해, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)는 외부로 노출될 수 있다.
상기 발광 소자들(LD) 각각의 하부에는 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 발광 소자들(LD) 각각과 상기 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 상기 발광 소자들(LD)의 이탈을 방지할 수 있다. 상기 제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
상기 격벽(PW)은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내의 보호층(PSV) 상에 제공될 수 있다. 도면에 직접 도시하지 않았으나, 상기 격벽(PW)과 동일한 물질로 구성된 화소 정의막(또는 댐부)이 인접한 서브 화소들 사이의 주변 영역(PPA)에 형성 및/또는 제공되어 각 서브 화소의 발광 영역(EMA)을 정의할 수 있다.
상기 격벽(PW)은 상기 보호층(PSV) 상에서 인접하게 배치된 격벽(PW)과 일정 간격 이격될 수 있다. 인접한 두 개의 격벽(PW)은 하나의 발광 소자(LD)의 길이(L) 이상으로 상기 보호층(PSV) 상에서 이격될 수 있다.
상기 격벽(PW)은, 도 5a 및 도 6에 도시된 바와 같이 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 격벽(PW)은 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 사다리꼴의 단면을 가질 수도 있다.
단면 상에서 볼 때, 상기 격벽(PW)의 형상은 상술한 실시예들에 한정되는 것은 아니며 상기 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 인접한 두 개의 격벽(PW)은 상기 보호층(PSV) 상의 동일한 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에 제공되며 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다. 상기 제1 및 제2 전극(REL1, REL2)은 동일한 평면 상에 제공되며 일정 간격 이격될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 상기 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다.
상기 제1 서브 화소(SP1)에 상기 발광 소자들(LD)이 정렬되기 전, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 전기적으로 연결될 수 있다. 이로 인해, 상기 제1 전극(REL1)에는 상기 제1 연결 배선(CNL1)을 통해 제1 정렬 전압이 인가될 수 있다. 상기 제2 전극(REL2)에는 상기 제2 연결 배선(CNL2)을 통해 제2 정렬 전압이 인가될 수 있다. 상기 제1 정렬 전압과 상기 제2 정렬 전압은 서로 상이한 전압 레벨을 가질 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 각각에 서로 상이한 전압 레벨을 갖는 소정의 정렬 전압이 인가됨에 따라, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계가 형성될 수 있다. 상기 전계에 의해 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 보호층(PSV) 상에 상기 발광 소자들(LD)이 정렬될 수 있다.
상기 제1 서브 화소(SP1) 내에 상기 발광 소자들(LD)이 정렬된 이후에, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 일정 간격 이격될 수 있다. 즉, 상기 제1 전극(REL1)과 상기 제1 연결 배선(CNL1)은 상기 발광 소자들(LD)의 정렬이 완료된 후에 전기적 및/또는 물리적으로 서로 분리될 수 있다.
상기 제2 전극(REL2)은 상기 제2 방향(DR2)을 따라 연장되며 상기 제2-1 연결 배선(CNL2_1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 전극(REL2)은 상기 제2-1 연결 배선(CNL2_1)로부터 상기 제2 방향(DR2)을 따라 분기될 수 있다. 이에 따라, 상기 제2 전극(REL2)과 상기 제2-1 연결 배선(CNL2_1)은 일체로 제공되어, 전기적 및/또는 물리적으로 서로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은, 평면 상에서 볼 때, 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 및 제2 전극(REL1, REL2)의 형상은 상기 발광 소자들(LD)을 상기 제1 서브 화소(SP1) 내에 정렬시키기 위한 전계를 형성할 수 있는 범위 내에서 다양하게 변경될 수 있다.
상기 제1 전극(REL1)은 상기 제2 전극(REL2)을 사이에 두고 일정 간격 이격된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다.
상기 보호층(PSV)의 제1 컨택 홀(CH1)은 상기 제1-1 전극(REL1_1)에 대응되도록 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공될 수 있다. 또한, 상기 보호층(PSV)의 제2 컨택 홀(CH2)은 상기 제1-2 전극(REL1_2)에 대응되도록 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 격벽(PW) 상에 제공될 수 있다. 이에 따라, 상기 제1 및 제2 전극(REL1, REL2)은 상기 격벽(PW)의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은, 상기 격벽(PW)이 반원 또는 반타원 형상의 단면을 갖는 경우 상기 격벽(PW)의 형상에 대응되는 곡률을 가진 곡선부를 포함할 수 있다. 또한, 상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 격벽(PW)이 사다리꼴 형상의 단면을 갖는 경우 상기 격벽(PW)의 측면 경사도에 대응되게 경사질 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 보호층(PSV) 상에서 상기 발광 소자들(LD) 각각을 사이에 두고 서로 이격되도록 제공될 수 있다.
상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 상기 발광 소자들(LD)이 정렬된 후, 상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 상기 발광 소자들(LD) 각각과 전기적으로 연결될 수 있다. 상기 제2 전극(REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부에 인접하게 배치되고, 상기 제2 컨택 전극(CNE2)을 통해 상기 발광 소자들(LD) 각각과 전기적으로 연결될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 전극(REL1)과 상기 제2 전극(REL2)이 동일한 높이를 가지면, 상기 발광 소자들(LD) 각각이 상기 제1 및 제2 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출되는 광을 상기 표시 장치의 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)은 동일한 층에 제공되며, 동일한 물질로 구성될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1)은 단일막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제1-1 연결 배선(CNL1_1)과, 상기 제2-1 연결 배선(CNL2_1) 각각은 상기 발광 소자들(LD) 각각의 양단부(EP1, EP2)로 신호를 전달할 때 신호 지연에 의한 전압 강하를 최소화하기 위해 다중막으로 형성될 수 있다. 일 예로, 상기 제1-1 연결 배선(CNL1_1)은 도 5b에 도시된 바와 같이 제1 내지 제3 도전층(CL1, CL2, CL3)이 순차적으로 적층된 다중막으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 도전층(CL1)은 ITO로 이루어지고, 상기 제2 도전층(CL2)은 Ag로 이루어지며, 상기 제3 도전층(CL3)은 ITO로 이루어질 수 있다. 그러나, 상기 제1 내지 제3 도전층(CL1 ~ CL3) 각각의 재료들이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극(REL1, REL2)과, 상기 제2-1 연결 배선(CNL2_1)은 상기 제1-1 연결 배선(CNL1_1)과 동일하게 상기 제1 내지 제3 도전층(CL1, CL2, CL3)을 포함한 다중막으로 형성될 수 있다.
상기 제1 및 제2 전극(REL1, REL2)은 상기 격벽(PW)의 형상에 대응되는 형상을 갖기 때문에, 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2)에서 방출된 광은 상기 제1 및 제2 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 발광 소자들(LD) 각각에서 방출된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 격벽(PW)과, 상기 제1 및 제2 전극(REL1, REL2)은 상기 발광 소자들(LD) 각각에서 출사된 광을 상기 정면 방향으로 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 중 어느 하나의 전극은 애노드 전극일 수 있으며, 나머지 하나의 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)이 애노드 전극이고, 상기 제2 전극(REL2)이 캐소드 전극일 수 있다.
상기 제1 전극(REL1)은 상기 보호층(PSV)에 포함된 컨택 홀(CH1, CH2)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 일 예로, 상기 제1-1 전극(REL1_1)은 상기 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다. 상기 제1-2 전극(REL1_2)은 상기 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 전기적으로 연결될 수 있다.
상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에 제공된 상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1_2)은 동일한 트랜지스터, 예를 들면, 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 연결될 수 있다.
상기 제2 전극(REL2)은 상기 보호층(PSV)의 제3 컨택 홀(CH3)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 이로 인해, 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 상기 제2 전극(REL2)으로 전달될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD)은 상기 제1-1 전극(REL1_1)과 상기 제2 전극(REL2) 사이에 정렬된 복수의 제1 발광 소자들(LD1) 및 상기 제2 전극(REL2)과 상기 제1-2 전극(REL1_2) 사이에 정렬된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)는 상기 제1 컨택 전극(CNE1)을 통해 상기 제1-1 전극(REL1_1)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)로 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 인가된 신호가 전달될 수 있다. 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)는 상기 제2 컨택 전극(CNE2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2)로 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 전달될 수 있다.
상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)는 상기 제2 컨택 전극(CNE2)을 통해 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)로 상기 구동 전압 배선(DVL)의 제2 구동 전원(VSS)이 전달될 수 있다. 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)는 상기 제1 컨택 전극(CNE1)을 통해 상기 제1-2 전극(REL1_2)과 전기적으로 연결될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)로 상기 제1 트랜지스터(T1)의 드레인 전극(DE)에 인가된 신호가 전달될 수 있다.
상기 제1 및 제2 발광 소자들(LD1, LD2)은 상기 제1 서브 화소(SP1)의 광원을 구성할 수 있다. 일 예로, 각각의 프레임 기간 동안 상기 제1 서브 화소(SP1)에 구동 전류가 흐르게 되면, 상기 제1 서브 화소(SP1)의 상기 제1 및 제2 전극(REL1, REL2)에 연결된 상기 제1 및 제2 발광 소자들(LD1, LD2)이 발광하면서 상기 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상기 제1 전극(REL1) 상에는 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부를 전기적 및/또는 물리적으로 안정되게 연결하는 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각으로부터 방출되어 상기 제1 전극(REL1)에 의해 상기 정면 방향으로 반사된 광이 손실 없이 상기 정면 방향으로 진행할 수 있도록 투명한 도전성 재료로 구성될 수 있다. 상기 투명한 도전성 재료는, 예를 들어, ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제1 전극(REL1)을 커버하며 상기 제1 전극(REL1)에 중첩될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 제1-1 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 발광 소자들(LD1) 각각의 제1 단부(EP1)와 상기 제1-1 전극(REL1_1)에 중첩될 수 있다. 또한, 상기 제1-2 컨택 전극(CNE1_2)은, 평면 상에서 볼 때, 상기 제2 발광 소자들(LD2) 각각의 제2 단부(EP2)와 상기 제1-2 전극(REL1_2)에 중첩될 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 상기 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
상기 제3 절연층(INS3)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 전극(REL2) 상에는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제2 전극(REL2)을 커버하며 상기 제2 전극(REL2)에 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제1 발광 소자들(LD1) 각각의 제2 단부(EP2) 및 상기 제2 발광 소자들(LD2) 각각의 제1 단부(EP1)에 각각 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상기 제2 컨택 전극(CNE2) 상에는 상기 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 상기 제4 절연층(INS4)은 상기 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 상기 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 상기 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
상기 제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 격벽(PW), 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 상기 오버 코트층(OC)은 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제4 절연층(INS4)이 상기 발광 소자들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 상기 제1 발광 소자들(LD1) 각각의 양 단부(EP1, EP2)에는 상기 제1-1 전극(REL1_1)과 상기 제2 전극(REL2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 상기 제1 발광 소자들(LD1) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제1 발광 소자들(LD1) 각각은 광을 방출할 수 있다.
또한, 상기 제2 발광 소자들(LD2) 각각의 양 단부(EP1, EP2)에는 상기 제2 전극(REL2)과 상기 제1-2 전극(REL1_2)을 통해 소정의 전압이 인가될 수 있다. 이에 따라, 상기 제2 발광 소자들(LD2) 각각의 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제2 발광 소자들(LD2) 각각은 광을 방출할 수 있다.
한편, 상기 제1 서브 화소(SP1)의 발광 영역(EMA)에는 제1 캡핑층(CPL1)과 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1) 상에 제공되고, 상기 제2 캡핑층(CPL2)은 상기 제2 전극(REL2) 상에 제공될 수 있다. 상기 제1 및 제2 캡핑층(CPL1, CPL2)은 상기 표시 장치의 제조 공정 시 발생하는 불량 등으로 인해 대응하는 전극의 손상을 방지하며, 상기 대응하는 전극과 상기 보호층(PSV)의 접착력을 더욱 강화시킬 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)은 상기 발광 소자들(LD) 각각에서 출사되어 상기 대응하는 전극에 의해 상기 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO로 이루어진 투명한 도전성 재료로 형성될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2) 각각은 상기 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가지며, 평면 상에서 볼 때, 상기 대응하는 전극과 중첩할 수 있다. 일 예로, 상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1)과 중첩하고, 상기 제2 캡핑층(CPL2)은 상기 제2 전극(REL2)과 중첩할 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제1 캡핑층(CPL1)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제1 방향(DR1)으로 연장된 상기 제2-2 연결 배선(CNL2_2)에 연결될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제2-2 연결 배선(CNL2_2)과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 캡핑층(CPL1)은 제1-1 캡핑층(CPL1_1)과 제1-2 캡핑층(CPL1_2)을 포함할 수 있다. 상기 제1-1 캡핑층(CPL1_1)은 상기 제1-1 전극(REL1_1) 상에 제공되고, 상기 제1-2 캡핑층(CL1_2)은 상기 제1-2 전극(REL1_2) 상에 제공될 수 있다.
상기 제1-1 및 제1-2 캡핑층(CPL1_1, CPL1_2)과, 상기 제2 캡핑층(CPL2)과, 상기 제1-2 연결 배선(CPL1_2)과, 상기 제2-2 연결 배선(CPL2_2)은 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 및 제1-2 캡핑층(CPL1_1, CPL1_2)은 상기 제1 서브 화소(SP1)의 발광 영역(EMA)과 상기 주변 영역(PPA) 사이에서 상기 제1-2 연결 배선(CNL1_2)과 일정 간격으로 이격될 수 있다. 이에 따라, 상기 제1-1 및 제1-2 캡핑층(CPL1_1, CPL1_2)은 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 분리될 수 있다.
한편, 본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1) 내에 상기 발광 소자들(LD)이 정렬되기 전에, 상기 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 상에는 상기 IZO로 이루어진 투명한 금속층(미도시)이 형성된다. 또한, 상기 IZO로 이루어진 투명한 금속층은 상기 제1 서브 화소(SP1)에서 상기 발광 영역(EMA)과 주변 영역(PPA) 사이에 제공된 영역(FA, 이하 '제1 영역'이라 함)의 상기 보호층(PSV) 상에 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역(FA)은, 평면 및/또는 단면 상에서 볼 때, 상기 제1 서브 화소(SP1)에서 상기 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 사이에 이격된 영역을 의미한다.
상기 제1 전극(REL1) 상에 제공된 투명한 금속층(이하, '제1 투명 금속층'이라 함)과, 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 투명한 금속층(이하, '제2 투명 금속층'이라 함)과, 상기 제1 영역(FA) 상에 제공된 투명한 금속층(이하, '제3 투명 금속층'이라 함)은 일체로 제공되며 전기적 및/또는 물리적으로 연결될 수 있다.
상기 제1 서브 화소(SP1) 내에 상기 발광 소자들(LD)의 정렬이 완료되면, 식각 공정을 진행하여 상기 제1 영역(FA)에 제공된 상기 투명 금속층의 일부가 제거될 수 있다. 이로 인해, 상기 제1 및 제2 투명 금속층은 전기적 및/또는 물리적으로 분리될 수 있다. 상기 전기적 및/또는 물리적으로 분리된 상기 제1 및 제2 투명 금속층은 각각 상기 제1 캡핑층(CPL1)과 상기 제1-2 연결 배선(CNL1_2)이 될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1)의 제1 영역(FA)에는 상기 투명 금속층의 일부가 제거되어 형성된 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 제1-2 연결 배선(CNL1_2)은 상기 제1 방향(DR1)을 따라 연장되고 상기 제1-1 연결 배선(CNL1_1)과 중첩되어 이중 레이어로 이루어진 상기 제1 연결 배선(CNL1)을 구성할 수 있다.
상기 브릿지 패턴(BRP)은, 평면 상에서 볼 때, 상기 제1-2 연결 배선(CNL1_2)으로부터 상기 제2 방향(DR2)을 따라 상기 제1 서브 화소(SP1)의 발광 영역(EMA)을 향하여 돌출된 형상을 가질 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 서브 화소(SP1)의 제1 영역(FA)에서 상기 제1 전극(REL1)과 일정 간격 이격될 수 있다. 이에 따라, 상기 브릿지 패턴(BRP)과 상기 제1 전극(REL1)은 전기적 및/또는 물리적으로 분리될 수 있다. 결국, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상술한 바와 같이, 상기 제1 연결 배선(CNL1)이 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공되더라도, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에 제공된 상기 제1 전극(REL1)이 상기 제1 연결 배선(CNL1)과 전기적으로 분리되고 대응하는 서브 화소의 발광 영역(EMA) 내에서 화소 회로부(PCL)와 연결되기 때문에, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 독립적으로 구동될 수 있다. 이로 인해, 상기 표시 장치는 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각을 독립적으로 구동하는 액티브 매트릭스형 표시 장치로 구현될 수 있다.
만일, 기존의 표시 장치에서와 같이, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각을 독립적으로 구동하기 위해 인접하게 배치된 서브 화소들 사이에서 상기 제1-1 연결 배선(CNL1_1)을 분리하는 경우 상기 제1-1 연결 배선(CNL1_1)의 일부가 외부로 노출될 수 있다. 특히, 상기 제1-1 연결 배선(CNL1_1)이 상기 제1 내지 제3 도전층(CL1, CL2, CL3)을 포함한 다중막으로 구성될 때, 상기 제2 도전층(CL2)이 외부로 노출될 경우 전기화학적 현상에 의해 은-이동(Ag migration) 현상이 발생할 수 있다. 상기 은-이동(Ag migration) 현상에 의해 상기 제1-1 연결 배선(CNL1_1)의 원치 않는 단락이 발생하여 상기 기존의 표시 장치는 오동작할 수 있다.
이에, 본 발명의 일 실시예에서는, 상기 제1-1 연결 배선(CNL1_1) 상에 상기 IZO로 이루어진 상기 제1-2 연결 배선(CNL1_2)을 배치하여 상기 제1-1 연결 배선(CNL1_1)을 커버함으로써, 상기 제1-1 연결 배선(CNL1_1)의 제2 도전층(CL2)이 노출되는 것을 방지하여 상기 표시 장치의 오동작을 방지할 수 있다.
또한, 상기 제1-1 연결 배선(CNL1_1)에 포함된 상기 제1 및 제3 도전층(CL1, CL3) 각각은 상기 ITO의 재료적 특성으로 인해 고온으로 이루어진 공정에서 결정질 ITO가 될 수 있다. 즉, 비정질의 ITO는 고온에서 수행되는 공정에서 결정화되어 상기 결정질 ITO가 될 수 있다.
기존의 표시 장치에서와 같이, 상기 인접하게 배치된 서브 화소들 사이에서 상기 제1-1 연결 배선(CNL1_1)을 제거할 때 상기 제1 및 제3 도전층(CL1, CL3)이 상기 결정질 ITO가 될 경우, 상기 제1 및 제3 도전층(CL1, CL3)은 완전히 식각되지 않고 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 잔류할 수 있다. 상기 제1 및 제3 도전층(CL1, CL3)이 완전히 제거되지 않고 잔류하게 되면, 상기 인접한 서브 화소들이 전기적으로 분리되지 않아 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 개별 구동이 어려울 수 있다. 결국, 상기 기존의 표시 장치는 액티브 매트릭스형 표시 장치로 구동되지 못할 수 있다.
이에, 본 발명의 일 실시예에서는, 고온으로 이루어진 공정에서 결정화가 되지 않는 상기 IZO의 재료적 특성을 이용하여 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 영역(FA)에 상기 IZO로 구성된 상기 투명 금속층 만을 배치하고 이를 제거하여 상기 제1-2 연결 배선(CNL1_2), 상기 제1 캡핑층(CPL1), 및 상기 브릿지 패턴(BRP)을 형성한다.
도 7a 내지 도 7h는 도 4의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 8a 내지 도 8j는 도 5a의 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7a, 및 도 8a를 참조하면, 기판(SUB) 상에 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 화소 회로부(PCL)을 형성한다. 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 발광 영역(EMA)과 주변 영역(PPA)을 포함할 수 있다.
상기 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2)와, 구동 전압 배선(DVL)과, 보호층(PSV)을 포함할 수 있다.
상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출하는 제1 및 제2 컨택 홀(CH1, CH2)과 상기 구동 전압 배선(DVL)의 일부를 노출하는 제3 컨택 홀(CH3)을 포함할 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 8a 및 도 8b를 참조하면, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA) 내의 상기 보호층(PSV) 상에 격벽(PW)을 형성한다.
상기 격벽(PW)은 상기 보호층(PSV) 상에서 인접한 격벽(PW)과 일정 간격 이격될 수 있다. 상기 격벽(PW)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 실시예에 따라, 상기 격벽(PW)은 단일의 유기 절연막 및/또는 단일의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 상기 격벽(PW)은 복수의 유기 절연막과 복수의 무기 절연막이 적층된 다중층으로 구성될 수도 있다.
상기 격벽(PW)은 상기 보호층(PSV)의 일면으로부터 상부로 향할수록 폭이 좁아지는 반원, 반타원 등의 단면을 가지는 곡면을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 격벽(PW) 각각은 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시킬 수 있는 범위 내에서 다양한 형상을 가질 수 있다. 상기 격벽(PW)의 형상, 크기 및/또는 배열 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7b, 도 8a 내지 도 8c를 참조하면, 상기 격벽(PW)을 포함한 상기 보호층(PSV) 상에 제1-1 및 제 2-1 연결 배선(CNL1-1, CNL2-1)과, 제1 및 제2 전극(REL1, REL2)을 형성한다.
상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2-1)과 상기 제1 및 제2 전극(REL1, REL2)은 동일한 물질을 포함하며 다중막으로 구성될 수 있다. 일 예로, 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)과 상기 제1 및 제2 전극(REL1, REL2) 각각은 ITO로 이루어진 제1 도전층(CL1)과, Ag로 이루어진 제2 도전층(CL2)과, 상기 ITO로 이루어진 제3 도전층(CL3)이 순차적으로 적층된 다중막으로 구성될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되고, 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL1_2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 제공된다.
상기 제1 전극(REL1)은 제2 방향(DR2)을 따라 연장되고, 상기 제1-1 연결 배선(CNL1_1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상기 제2 전극(REL2)은 상기 제2-1 연결 배선(CNL2)으로부터 상기 제2 방향(DR2)을 따라 연장될 수 있다. 상기 제2-1 연결 배선(CNL2)과 상기 제2 전극(REL2)은 일체로 제공되어, 전기적 및/또는 물리적으로 연결될 수 있다.
상기 제1 및 제2 전극(REL1, REL2) 각각은 상기 격벽(PW) 상에 형성될 수 있다.
상기 제1 전극(REL1)은 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 전극(REL1_1), 상기 제1-2 전극(REL1_2), 및 상기 제2 전극(REL2)은 동일 평면 상에서 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1) 각각은 상기 제2 방향(DR2)과 교차하는 제1 방향(DR1)으로 연장되며, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7c, 도 8a 내지 도 8d를 참조하면, 상기 제1 및 제2 전극(REL1, REL2) 등이 제공된 상기 보호층(PSV) 상에 제2 캡핑층(CPL2)과, 금속층(MTL)과, 제2-2 연결 배선(CNL2_2)을 형성한다.
상기 제2 캡핑층(CPL2)과, 상기 금속층(MTL)과, 상기 제2-2 연결 배선(CNL2_2)은 동일한 물질을 포함할 수 있다. 일 예로, 상기 제2 캡핑층(CPL2)과, 상기 금속층(MTL)과, 상기 제2-2 연결 배선(CNL2_2)은 IZO로 이루어진 투명한 도전성 재료를 포함할 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에서 상기 제2 전극(REL2) 상에 제공되어, 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 캡핑층(CPL2)은 상기 제2-2 연결 배선(CNL2_2)과 일체로 제공되며, 상기 제2-2 연결 배선(CNL2_2)과 전기적 및 물리적으로 연결될 수 있다.
상기 제2-2 연결 배선(CNL2_2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에서 상기 제1 방향(DR1)을 따라 연장되며, 상기 제2-1 연결 배선(CNL2_1) 상에 형성되어 상기 제2-1 연결 배선(CNL2_1)과 중첩될 수 있다. 본 발명의 일 실시예에 있어서, 순차적으로 적층된 상기 제2-1 연결 배선(CNL2_1)과 상기 제2-2 연결 배선(CNL2_2)은 이중 레이어 구조를 갖는 제2 연결 배선(CNL2)을 구성할 수 있다.
상기 금속층(MTL)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에서 상기 제1 전극(REL1) 상에 제공되고, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에서 상기 제1-1 연결 배선(CNL1_1) 상에 제공될 수 있다. 또한, 상기 금속층(MTL)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에서 상기 발광 영역(EAM)과 상기 주변 영역(PPA) 사이에 배치된 제1 영역(FA)의 상기 보호층(PSV) 상에 제공될 수 있다.
이하의 실시예에서는, 편의를 위해 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공된 상기 금속층(MTL)을 제1 금속층(MTL)으로 지칭하고, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 제공된 상기 금속층(MTL)을 제2 금속층(MTL)으로 지칭하며, 상기 제1 영역(FA)에 제공된 상기 금속층(MTL)을 제3 금속층(MTL)으로 지칭한다.
상기 제1 금속층(MTL)은 상기 제1 전극(REL1) 상에 제공되어 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다. 상기 제2 금속층(MLT)은 상기 제1-1 연결 배선(CNL1_1) 상에 제공되어 상기 제1-1 연결 배선(CNL1_1)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 금속층(MTL)과, 상기 제2 금속층(MTL)과, 상기 제3 금속층(MTL)은 일체로 제공되어, 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 상기 제1-1 연결 배선(CNL1_1)과 상기 제1 전극(REL1)은 전기적으로 연결될 수 있다.
상기 제3 금속층(MTL)의 일부는 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에 상기 발광 소자들(LD)의 정렬이 완료된 후 제거될 수 있다. 이에 대한 상세한 설명은 도 7e를 참조하여 후술한다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7d, 도 8a 내지 도 8e를 참조하면, 상기 제2 캡핑층(CPL2) 등이 제공된 상기 보호층(PSV) 상에 제1 절연 물질층(INSM1)을 형성한다. 상기 제1 절연 물질층(INSM1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다.
이어, 상기 제1-1 연결 배선(CNL1_1)과 상기 제2-1 연결 배선(CNL2_1)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 대응하는 정렬 전압을 인가하여 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 전계를 형성한다.
상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)을 통해 상기 제1 및 제2 전극(REL1, REL2) 각각에 소정의 전압과 주기를 구비하는 교류 전원 또는 직류 전원을 수회 반복적으로 인가하는 경우, 상기 제1 및 제2 전극(REL1, REL2) 사이에는 상기 제1 및 제2 전극(REL1, REL2)의 전위차에 따른 전계가 형성될 수 있다.
상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 상기 보호층(PSV) 상에 상기 발광 소자들(LD)을 투입한다. 일 예로, 상기 보호층(PSV) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 발광 소자들(LD)을 포함하는 용매를 투하하여 상기 발광 소자들(LD)을 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)의 보호층(PSV) 상에 투입할 수 있다. 상기 용매는 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 예를 들어, 상기 용매는 상온 또는 열에 의해 기화될 수 있는 물질을 포함할 수 있다. 또한, 상기 용매는 잉크 또는 페이스트의 형태일 수 있다.
상기 발광 소자들(LD)을 투입하는 방식이 이에 한정되는 것은 아니며, 상기 발광 소자들(LD)을 투입하는 방식은 변경될 수 있다. 이후, 상기 용매는 제거될 수 있다.
상기 발광 소자들(LD)이 상기 보호층(PSV) 상에 투입되는 경우, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 형성된 전계로 인해 상기 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이에 상기 발광 소자들(LD)이 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들(LD) 각각은 상기 제1 전극(REL1)과 상기 제2 전극(REL2) 사이의 상기 제1 절연 물질층(INSM1) 상에 정렬될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7e, 도 8a 내지 도 8f를 참조하면, 상기 발광 소자들(LD)의 정렬이 완료된 후, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에서 상기 제3 금속층(MTL)의 일부를 제거하여 제1 캡핑층(CPL1), 제1-2 연결 배선(CNL1_2), 및 브릿지 패턴(BRP)을 형성한다.
상기 제1 캡핑층(CPL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제공되고, 상기 제1-2 연결 배선(CNL1_2)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 제공되고, 상기 브릿지 패턴(BRP)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 영역(FA)에 제공될 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 전극(REL1) 상에 제공되어 상기 제1 전극(REL1)을 커버하고 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다.
상기 제1-2 연결 배선(CNL1_2)은 상기 제1 방향(DR1)으로 연장되고 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3)에 공통으로 제공될 수 있다. 상기 제1-2 연결 배선(CNL1_2)은 상기 제1-1 연결 배선(CNL1_1) 상에 제공되어 상기 제1-1 연결 배선(CNL1_1)과 중첩될 수 있다. 이에 따라, 상기 제1-1 연결 배선(CNL1_1)과 상기 제1-2 연결 배선(CNL1_2)이 순차적으로 적층된 이중 레이어 구조의 제1 연결 배선(CNL1)이 최종적으로 구성될 수 있다. 상기 제1 연결 배선(CNL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 주변 영역(PPA)에 공통으로 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 영역(FA)에서 상기 제3 금속층(MTL)의 일부가 제거되어 형성될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며, 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 평면 상에서 볼 때, 상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)으로부터 상기 제2 방향(DR2)을 따라 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)으로 돌출될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 제1 전극(REL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 이에 따라, 상기 제1 내지 제3 서브 화소들(SP1~ SP3)에 공통으로 제공된 상기 제1 연결 배선(CNL1)은 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각에 제공된 상기 제1 전극(REL1)과 전기적으로 분리될 수 있다.
결국, 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각은 전기적 및/또는 물리적으로 분리되어 개별적으로 구동될 수 있다.
상기 제1 연결 배선(CNL1) 등이 제공된 상기 보호층(PSV) 상에 제2 절연 물질층(미도시)을 형성한 후, 마스크를 이용하여 상기 제2 절연 물질층을 패터닝하여 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제2 절연층(INS2)이 형성될 수 있다.
상기 제2 절연층(INS2)은 상기 제1 내지 제3 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에서 상기 발광 소자들(LD)의 양 단부(EP1, EP2)를 노출할 수 있다.
상기 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 또한, 상기 제2 절연층(INS2)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 상기 제2 절연층(INS2)이 다중층으로 이루어진 경우, 상기 제2 절연층(INS2)은 복수의 무기 절연막과 복수의 유기 절연막이 순차적으로 적층된 구조로 이루어질 수도 있다.
상기 마스크 공정에 의해 상기 제1 절연 물질층(INSM1)이 함께 패터닝되어 상기 제1 내지 제3 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제1 절연층(INS1)이 형성될 수 있다.
실시예에 따라, 상기 제1 및 제2 절연층(INS1, INS2)은 후술할 제3 절연층(INS3)을 형성하는 마스크 공정 시에 함께 패터닝되어 형성될 수도 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7f, 도 8a 내지 도 8g를 참조하면, 상기 제2 절연층(INS2)을 포함한 상기 보호층(PSV) 상에 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제1 컨택 전극(CNE1)을 형성한다.
상기 제1 컨택 전극(CNE1)은 상기 제1 전극(REL1) 상에 형성되어 상기 제1 전극(REL1)과 전기적으로 연결될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 하나의 단부 상에 형성되어 상기 발광 소자들(LD) 각각의 하나의 단부와 전기적으로 연결될 수 있다.
따라서, 상기 제1 전극(REL1)과 상기 발광 소자들(LD) 각각의 하나의 단부는 상기 제1 컨택 전극(CNE1)을 통해 전기적으로 연결될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 8a 내지 도 8h를 참조하면, 상기 제1 컨택 전극(CNE1)이 제공된 상기 보호층(PSV) 상에 제3 절연 물질층(미도시)을 증착한 후, 마스크 공정을 이용하여 상기 제1 컨택 전극(CNE1)을 커버하는 상기 제3 절연층(INS3)을 형성한다.
상기 제1 컨택 전극(CNE1)은 상기 제3 절연층(INS3)에 의해 외부로 노출되지 않으며, 상기 제2 전극(REL2)과 상기 발광 소자들(LD) 각각의 양 단부(EP1, EP2) 중 나머지 단부는 외부로 노출될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 7g, 도 8a 내지 도 8i를 참조하면, 상기 제3 절연층(INS3)이 형성된 상기 보호층(PSV) 상에 상기 제1 내지 제3 서브 화소들(SP1 ~ SP3) 각각의 발광 영역(EMA)에 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 제2 전극(REL2) 상에 형성되어 상기 제2 전극(REL2)과 전기적으로 연결될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 외부로 노출된 상기 발광 소자들(LD) 각각의 나머지 단부 상에 형성되어 상기 발광 소자들(LD) 각각의 나머지 단부와 전기적으로 연결될 수 있다.
따라서, 상기 제2 전극(REL2)과 상기 발광 소자들(LD) 각각의 나머지의 단부는 상기 제2 컨택 전극(CNE2)을 통해 전기적으로 연결될 수 있다.
도 1a, 도 2, 도 3a, 도 4, 도 5a, 도 5b, 도 6, 도 8a 내지 도 8j를 참조하면, 상기 제2 컨택 전극(CNE2)을 포함한 상기 보호층(PSV) 전면에 제4 절연층(INS4)을 형성한다.
상기 제4 절연층(INS4)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 상기 제4 절연층(INS4)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
이어, 상기 제4 절연층(INS4) 상에 오버 코트층(OC)을 형성한다.
도 9a 및 도 9b는 도 4의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이며, 도 10은 도 9a의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 9a에 도시된 제1 서브 화소는, 제1-1 전극과 제1-2 전극이 보조 패턴에 연결되는 점과, 상기 보조 패턴이 제1 컨택 홀을 통해 화소 회로부와 전기적으로 연결되는 점을 제외하고는 도 4의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 9b에 도시된 제1 서브 화소는, 브릿지 전극의 폭이 도 9a의 제1 서브 화소에 구비된 브릿지 전극에 비해 넓다는 점을 제외하고는 도 9a의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 9a, 도 9b, 및 도 10의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 9a 및 도 9b에 있어서, 편의를 위하여 제1 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 9a 및 도 9b에서는 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 9a, 도 9b, 및 도 10에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 제1 서브 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 4, 도 9a, 도 9b, 및 도 10을 참조하면, 제1 서브 화소(SP1)는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 제공된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL), 및 보호층(PSV)을 포함할 수 있다.
상기 표시 소자층(DPL)은 상기 화소 회로부(PCL) 상에 제공된 복수의 발광 소자들(LD), 제1 및 제2 연결 배선(CNL1, CNL2), 격벽(PW), 제1 및 제2 전극(REL1, REL2), 제1 및 제2 캡핑층(CPL1, CPL2), 제1 및 제2 컨택 전극(CNE1, CNE2), 및 브릿지 패턴(BRP)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1)는 광을 방출하는 단위 발광 영역(EMA, 이하 '발광 영역'이라 함)과 상기 발광 영역(EMA)의 주변에 제공된 주변 영역(PPA)을 포함할 수 있다. 상기 발광 영역(EMA)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함할 수 있다. 상기 주변 영역(PPA)은 상기 발광 영역(EMA)의 적어도 일측을 둘러싸며 상기 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
상기 제1 서브 화소(SP1)의 발광 영역(EMA)에는 상기 화소 회로부(PCL)의 일부 구성과 상기 표시 소자층(DPL)의 일부 구성이 형성 및/또는 제공될 수 있다. 일 예로, 상기 제1 및 제2 트랜지스터(T1, T2)는 상기 발광 영역(EMA)에 제공될 수 있다. 또한, 상기 발광 소자들(LD), 상기 제1 및 제2 전극(REL1, REL2), 상기 제1 및 제2 캡핑층(CPL1, CPL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2)은 상기 주변 영역(PPA)에 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL)의 다른 구성 및 상기 표시 소자층(DPL)의 다른 구성도 상기 발광 영역(EMA)에 형성 및/또는 제공될 수도 있다.
상기 제1 서브 화소(SP1)의 주변 영역(PPA)에는 상기 화소 회로부(PCL)의 나머지 구성과 상기 표시 소자층(DPL)의 나머지 구성이 형성 및/또는 제공될 수 있다. 일 예로, 상기 구동 전압 배선(DVL)은 상기 주변 영역(PPA)에 제공될 수 있다. 상기 제1 및 제2 연결 배선(CNL1, CNL2)은 상기 주변 영역(PPA)에 제공될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 상기 화소 회로부(PCL)에서 상기 구동 전압 배선(DVL) 이외의 다른 구성 및 상기 표시 소자층(DPL)에서 상기 제1 및 제2 연결 배선(CNL1, CNL2) 이외의 다른 구성도 상기 주변 영역(PPA)에 형성 및/또는 제공될 수도 있다.
상기 제1 연결 배선(CNL1)은 상기 주변 영역(PPA)에서 제1 방향(DR1)으로 연장된 제1-1 연결 배선(CNL1_1)과 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 제1-2 연결 배선(CNL1_2)을 포함할 수 있다. 상기 제1-1 연결 배선(CNL1_1)과 상기 제1-2 연결 배선(CNL1_2)은 상기 제1 서브 화소(SP1)뿐만 아니라 상기 제1 서브 화소(SP1)에 인접한 서브 화소들, 일 예로, 제2 및 제3 서브 화소들(SP2, SP3)에도 공통으로 제공될 수 있다.
상기 제2 연결 배선(CNL2)은 상기 주변 영역에서 상기 제1 방향(DR1)으로 연장된 제2-1 연결 배선(CNL2_1)과 상기 제2-1 연결 배선(CNL2_1) 상에 제공된 제2-2 연결 배선(CNL2_2)을 포함할 수 있다. 상기 제2-1 연결 배선(CNL2_1)은 상기 제2 전극(REL1)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극(REL1)은 상기 제2 전극(REL2)을 사이에 두고 일정 간격 이격되게 배치된 제1-1 전극(REL1_1)과 제1-2 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)은 상기 제1 연결 배선(CNL1)과 일정 간격 이격되어, 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상기 제1-1 전극(REL1_1)과 상기 제1-2 전극(REL1-2)은 보조 패턴(AUP)을 통해 전기적 및/또는 물리적으로 연결될 수 있다. 상기 보조 패턴(AUP)은 상기 발광 영역(EMA) 내에서 상기 제1 방향(DR1)을 따라 연장될 수 있다.
상기 보조 패턴(AUP)은 상기 제1-1 전극(REL1_1)의 일단과 상기 제1-2 전극(REL1_2)의 일단에 각각 연결되고, 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)과 일체로 형성 및/또는 제공될 수 있다. 이에 따라, 상기 보조 패턴(AUP), 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)은 동일 평면 상에 제공되고 동일한 물질을 포함할 수 있다.
상기 보조 패턴(AUP)은 상기 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 상기 화소 회로부(PCL)의 제1 트랜지스터(T1)에 전기적으로 연결될 수 있다. 상기 제1 컨택 홀(CH1)은 상기 보호층(PSV)을 관통하여 상기 제1 트랜지스터(T1)의 드레인 전극(DE)을 노출시키는 비아홀일 수 있다. 상기 보조 패턴(AUP)이 상기 제1 트랜지스터(T1)에 연결됨에 따라 상기 제1 트랜지스터(T1)에 인가된 신호가 상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)으로 전달될 수 있다.
상기 제2 전극(REL2)은 상기 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다. 상기 제2 컨택 홀(CH2)은 상기 보호층(PSV)을 관통하여 상기 구동 전압 배선(DVL)을 노출시키는 비아홀일 수 있다. 이에 따라, 상기 구동 전압 배선(DVL)으로 인가된 제2 구동 전원(도 3a의 VSS 참고)이 상기 제2 전극(REL2)으로 전달될 수 있다.
상기 제1-1 및 제1-2 전극(REL1_1, REL1_2)과 상기 보조 패턴(AUP) 상에는 각각 동일한 상기 제1 캡핑층(CPL1)이 제공될 수 있다. 상기 제2 전극(REL2) 상에는 상기 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 캡핑층(CPL1), 상기 제2 캡핑층(CPL2), 상기 제1-2 연결 배선(CNL1_2), 및 상기 제2-2 연결 배선(CNL2_2)은 동일 평면 상에 제공되며, 동일한 물질을 포함할 수 있다.
한편, 상기 제1 서브 화소(SP1)는 상기 발광 영역(EMA)과 상기 주변 영역(PPA) 사이에 배치된 제1 영역(FA)을 포함할 수 있다. 상기 제1 영역(FA)은 평면 및/또는 단면 상에서 볼 때, 상기 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 사이에 이격된 영역을 의미한다. 상기 제1 영역(FA)에는 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 동일 평면 상에 제공되며, 동일한 물질을 포함할 수 있다.
평면 상에서 볼 때, 상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)으로부터 상기 제2 방향(DR2)을 따라 상기 제1 서브 화소(SP1)의 발광 영역(EMA)을 향하여 돌출된 형상을 가질 수 있다.
상기 브릿지 패턴(BRP)의 가로 방향(일 예로, 상기 제1 방향(DR1))으로의 폭은, 도 9a에 도시된 바와 같이, 상기 제1-1 전극(REL1_1) 또는 상기 제1-2 전극(REL1_2) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭과 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상기 브릿지 패턴(BRP)은, 도 9b에 도시된 바와 같이, 상기 제1-1 전극(REL1_1) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭, 상기 제1-2 전극(REL1_2) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭, 및 상기 보조 패턴(AUP) 상에 제공된 상기 제1 캡핑층(CPL1)의 가로 방향의 폭을 합한 것과 동일한 폭을 가질 수 있다. 이러한 경우, 상기 브릿지 패턴(BRP)은 상기 제1 방향(DR)으로 길이가 긴 가로부와 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 길이가 짧은 세로부를 포함하는 직사각형 형상을 가질 수 있다.
상기 브릿지 패턴(BRP)의 형상, 크기 및/또는 배치 구조 등은 실시예에 따라 다양하게 변경될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1 서브 화소(SP1)의 제1 영역(FA)에서 상기 제1 전극(REL1)과 일정 간격 이격될 수 있다. 이에 따라, 상기 브릿지 패턴(BRP)과 상기 제1 전극(REL1)은 전기적 및/또는 물리적으로 분리될 수 있다. 결국, 상기 제1 전극(REL1)은 상기 제1 연결 배선(CNL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
상기 제1 연결 배선(CNL1)이 상기 제1 서브 화소(SP1)뿐만 아니라 상기 제2 및 제3 서브 화소들(SP2, SP3)에도 공통으로 제공되더라도, 상기 제1 서브 화소(SP1)에 제공된 상기 제1 전극(REL1)이 상기 제1 연결 배선(CNL1)과 전기적으로 분리되기 때문에 상기 제1 서브 화소(SP1)는 상기 제2 및 제3 서브 화소들(SP2, SP3)로부터 독립적으로 구동될 수 있다. 또한, 상기 제1 서브 화소(SP1)에 제공된 상기 제1 전극(REL1)이 상기 제1 서브 화소(SP1)의 발광 영역(EMA) 내에서 상기 제1 컨택 홀(CH1)을 통해 대응하는 화소 회로부(PCL)에 연결되기 때문에 상기 제1 서브 화소(SP1)는 상기 제2 및 제3 서브 화소들(SP2, SP3)과 별개로 독립적으로 구동될 수 있다.
도 11은 도 9a의 제1 서브 화소를 다른 실시예에 따라 도시한 개략적인 평면도이며, 도 12는 도 11의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 11에 도시된 제1 서브 화소는, 제1-2 연결 배선과 브릿지 패턴 하부에 도전 패턴이 배치된다는 점을 제외하고는 도 9a의 제1 서브 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 11 및 도 12의 제1 서브 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다.
도 11에 있어서, 편의를 위하여 제1 서브 화소 내에 제공된 복수의 발광 소자들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 발광 소자들의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 발광 소자들 중 적어도 일부는 상기 수평 방향과 교차하는 방향으로 정렬될 수도 있다.
또한, 도 11에서는 편의를 위하여 상기 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
이에 더하여, 도 11 및 도 12에서는 각각의 전극을 단일의 전극층으로만 도시하는 등 상기 제1 서브 화소의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 1a, 도 9a, 도 11, 및 도 12를 참조하면, 제1 서브 화소(SP1)는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 서브 화소(SP1)는 광을 출사하는 단위 발광 영역(EMA, 이하 '발광 영역'이라 함)과 상기 발광 영역(EMA)의 주변에 제공된 주변 영역(PPA)을 포함할 수 있다. 상기 발광 영역(EMA)은 상기 제1 서브 화소(SP1)의 화소 영역을 포함할 수 있다. 상기 주변 영역(PPA)은 상기 발광 영역(EMA)의 적어도 일측을 둘러싸며 상기 광이 출사되지 않는 비발광 영역일 수 있다.
상기 제1 서브 화소(SP1)의 주변 영역(PPA)에는 상기 표시 소자층(DPL)에 구비된 제1 및 제2 연결 배선(CNL1, CNL2)이 제공될 수 있다. 상기 제1 연결 배선(CNL1)은 제1-1 연결 배선(CNL1_1)과 상기 제1-1 연결 배선(CNL1_1) 상에 제공된 제1-2 연결 배선(CNL1_2)을 포함할 수 있다.
상기 제1 서브 화소(SP1)는 상기 발광 영역(EMA)과 상기 주변 영역(PPA) 사이에 배치된 제1 영역(FA)을 포함할 수 있다. 상기 제1 영역(FA)은 평면 및/또는 단면 상에서 볼 때, 상기 표시 소자층(DPL)에 구비된 제1 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1) 사이에 이격된 영역을 의미한다. 상기 제1 영역(FA)에는 브릿지 패턴(BRP)이 제공될 수 있다.
상기 브릿지 패턴(BRP)은 상기 제1-2 연결 배선(CNL1_2)과 일체로 제공되며 상기 제1-2 연결 배선(CNL1_2)과 전기적 및/또는 물리적으로 연결될 수 있다.
한편, 상기 제1 서브 화소(SP1)의 주변 영역(PPA)에는 도전 패턴(CP)이 더 형성 및/또는 제공될 수 있다. 상기 도전 패턴(CP)은 상기 주변 영역(PPA)에서 상기 기판(SUB)과 상기 제1-1 연결 배선(CNL1_1) 사이 및 상기 제1 영역(FA)에서 상기 기판(SUB)과 상기 브릿지 패턴(BRP) 사이에 제공될 수 있다.
상기 도전 패턴(CP)은 상기 제1 전극(REL1)과 일정 간격 이격되어, 상기 제1 전극(ERL1)과 전기적 및/또는 물리적으로 분리될 수 있다. 상기 도전 패턴(CP)은 상기 표시 소자층(DPL)의 제2 전극(REL2)과도 일정 간격 이격되어, 상기 제2 전극(REL2)과 전기적 및/또는 물리적으로 분리될 수 있다.
평면 및 단면 상에서 볼 때, 상기 도전 패턴(CP)은 상기 제1 연결 배선(CNL1)과 상기 브릿지 패턴(BRP)에 각각 중첩될 수 있다.
상기 제1 영역(FA)에서, 상기 도전 패턴(CP) 상에는 상기 브릿지 패턴(BRP)이 제공될 수 있다. 상기 제1 영역(FA)을 제외한 상기 주변 영역(PPA)의 나머지 영역(이하, '제2 영역'이라 함)에서, 상기 도전 패턴(CP) 상에는 상기 제1-1 연결 배선(CNL1_1)이 제공되고, 상기 제1-1 연결 배선(CNL1_1) 상에는 상기 제1-2 연결 배선이 제공될 수 있다.
이로 인해, 상기 제1 영역(FA)에서 상기 브릿지 패턴(BRP)과 상기 도전 패턴(CP)은 저저항을 위한 이중 레이어를 구성할 수 있다. 또한, 상기 제2 영역에서 상기 제1-2 연결 배선(CNL1_2)과 상기 도전 패턴(CP)은 저저항을 위한 이중 레이어를 구성할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 CL: 화소 회로부
LD: 발광 소자 DPL: 표시 소자층
REL1, REL2: 제1 및 제2 전극 PW: 격벽
CNL1, CNL2: 제1 및 제2 연결 배선 CP: 도전 패턴
AUP: 보조 패턴 BRP: 브릿지 패턴
CNE1, CNE2: 제1 및 제2 컨택 전극
INS1 ~ INS4: 제1 내지 제4 절연층

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판; 및
    상기 기판의 표시 영역에 제공되며, 복수의 서브 화소들을 각각 구비한 복수의 화소들을 포함하고,
    각 서브 화소는, 적어도 하나의 트랜지스터를 포함한 화소 회로부 및 광을 방출하는 단위 발광 영역과 상기 단위 발광 영역의 주변에 제공되는 주변 영역을 구비한 표시 소자층을 포함하고,
    상기 표시 소자층은,
    상기 단위 발광 영역에 제공된 제1 전극 및 상기 제1 전극과 이격되는 제2 전극;
    상기 단위 발광 영역에 제공되며, 상기 제1 전극에 연결되는 제1 단부와 상기 제2 전극에 연결되는 제2 단부를 구비한 적어도 하나의 발광 소자;
    상기 주변 영역에 제공되며, 일 방향으로 연장된 제1 연결 배선;
    상기 주변 영역에 제공되며, 상기 제1 연결 배선으로부터 상기 일 방향으로 교차하는 방향으로 분기된 브릿지 패턴을 포함하고,
    상기 브릿지 패턴은 상기 제1 및 제2 전극 각각과 전기적으로 분리된 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 연결 배선은,
    상기 제1 전극과 동일한 평면 상에 제공된 제1-1 연결 배선; 및
    상기 제1-1 연결 배선 상에 제공된 제1-2 연결 배선을 포함하고,
    상기 브릿지 패턴은 상기 제1-2 연결 배선과 일체로 제공되는 표시 장치.
  3. 제2 항에 있어서,
    평면 상에서 볼 때, 상기 브릿지 패턴은 상기 제1-2 연결 배선으로부터 상기 단위 발광 영역을 향하여 돌출된 형상을 갖는 표시 장치.
  4. 제3 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 상에 제공되어, 상기 제1 전극을 커버하는 제1 캡핑층; 및
    상기 제2 전극 상에 제공되어, 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함하고,
    상기 제1 캡핑층은 상기 제1-2 연결 배선과 동일한 평면 상에 제공되는 표시 장치.
  5. 제4 항에 있어서,
    상기 브릿지 패턴은 상기 제1 캡핑층과 일정 간격으로 이격된 표시 장치.
  6. 제4 항에 있어서,
    상기 표시 소자층은, 상기 주변 영역에서 상기 제1 연결 배선의 연장 방향과 평행하게 연장되며 상기 제2 전극과 전기적으로 연결된 제2 연결 배선을 더 포함하고,
    상기 제2 연결 배선은, 상기 제1-1 연결 배선과 동일한 평면 상에 제공된 제2-1 연결 배선 및 상기 제2-1 연결 배선 상에 제공된 제2-2 연결 배선을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 브릿지 패턴, 상기 제1 및 제2 캡핑층, 상기 제1-2 연결 배선, 및 상기 제2-2 연결 배선은 동일한 평면 상에 제공되며, 동일한 물질을 포함하는 표시 장치.
  8. 제4 항에 있어서,
    상기 화소 회로부는,
    상기 기판 상에 제공되며, 구동 전압을 전달하는 구동 전압 배선; 및
    상기 트랜지스터와 상기 구동 전압 배선 상에 제공되어 상기 트랜지스터의 일부를 노출하는 제1 컨택 홀과 상기 구동 전압 배선의 일부를 노출하는 제2 컨택 홀을 구비한 보호층을 포함하고,
    상기 제1 컨택 홀은 상기 제1 전극의 일부에 대응되도록 상기 단위 발광 영역 내에 제공되는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극은 상기 제1 컨택 홀을 통해 상기 트랜지스터에 전기적으로 연결되고, 상기 제2 전극은 상기 제2 컨택 홀을 통해 상기 구동 전압 배선에 전기적으로 연결되는 표시 장치.
  10. 제8 항에 있어서,
    상기 제1 전극은 상기 제2 전극을 사이에 두고 일정 간격으로 이격된 제1-1 전극 및 제1-2 전극을 포함하고,
    상기 제1-1 전극과 상기 제1-2 전극 각각은 상기 화소 회로부에 제공된 동일한 트랜지스터에 전기적으로 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 표시 소자층은, 상기 단위 발광 영역에 제공되며, 상기 제1-1 전극의 일단과 상기 제1-2 전극의 일단을 연결하는 보조 패턴을 더 포함하고,
    상기 보조 패턴은 상기 제1-1 및 제1-2 전극과 일체로 제공되는 표시 장치.
  12. 제11 항에 있어서,
    상기 컨택 홀은 상기 보조 패턴의 일부에 대응되도록 상기 단위 발광 영역 내에 제공되는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 소자층은 상기 주변 영역에서 상기 보호층과 상기 브릿지 패턴 사이에 배치된 도전 패턴을 더 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 도전 패턴은, 평면 상에서 볼 때, 상기 브릿지 패턴과 중첩되며 상기 제1 및 제2 전극 각각과 전기적으로 분리된 표시 장치.
  15. 제8 항에 있어서,
    상기 표시 소자층은,
    상기 제1 전극 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 제1 단부를 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 전기적으로 연결하는 제2 컨택 전극을 포함하는 표시 장치.
  16. 제15 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 표시 장치.
  17. 기판 상에 적어도 하나의 트랜지스터를 구비한 화소 회로부를 형성하는 단계; 및
    상기 화소 회로부 상에 광을 방출하는 복수의 단위 발광 영역들 및 상기 단위 발광 영역들 각각의 주변에 제공된 주변 영역을 포함한 표시 소자층을 형성하는 단계를 포함하고,
    상기 표시 소자층을 형성하는 단계는,
    각 단위 발광 영역 내에 일정 간격으로 이격된 제1 및 제2 전극을 형성하고, 상기 주변 영역 내에 일 방향으로 연장된 제1-1 연결 배선 및 상기 제1-1 연결 배선의 연장 방향과 평행한 제2-1 연결 배선을 형성하는 단계;
    상기 제1 및 제2 전극과 상기 제1-1 연결 배선 상에 금속층을 형성하고, 상기 제2-1 연결 배선 상에 상기 금속층과 동일한 물질을 포함한 제2-2 연결 배선을 형성하는 단계;
    상기 제1 및 제2 전극 사이에 전계를 형성하여, 복수의 발광 소자들을 상기 제1 및 제2 전극 사이에 정렬하는 단계; 및
    상기 발광 소자들을 포함한 상기 기판 상에, 상기 금속층의 일부를 제거하여 상기 제1 및 제2 전극 각각과 중첩된 캡핑층, 상기 제1-1 연결 배선과 중첩된 제1-2 연결 배선, 및 상기 캡핑층과 전기적으로 분리된 브릿지 패턴을 형성하는 단계를 포함하고,
    상기 제1-1 연결 배선과 상기 브릿지 패턴은 상기 주변 영역에 제공되며 상기 제1 및 제2 전극 각각과 전기적으로 분리되는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1-2 연결 배선과 상기 브릿지 패턴은 일체로 제공되는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 화소 회로부를 형성하는 단계는, 상기 트랜지스터의 일부를 노출하는 컨택 홀을 구비한 보호층을 형성하는 단계를 포함하고,
    상기 컨택 홀은 상기 제1 전극의 일부에 대응되도록 상기 각 단위 발광 영역 내에 제공되는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 제1 전극 상에, 상기 제1 전극과 상기 발광 소자들 각각의 양 단부 중 하나의 단부를 전기적으로 연결하는 제1 컨택 전극을 형성하는 단계; 및
    상기 제2 전극 상에, 상기 제2 전극과 상기 발광 소자들 각각의 양 단부 중 나머지 단부를 전기적으로 연결하는 제2 컨택 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
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