KR20220145992A - 표시 장치 및 표시 장치의 제조 방법 - Google Patents

표시 장치 및 표시 장치의 제조 방법 Download PDF

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박장순
이정현
정다솔
허원형
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Abstract

표시 장치는, 제1 패턴 및 제2 패턴 사이에 정렬되는 제1 발광 소자; 제1 패턴 상에 위치하며 제1 발광 소자와 마주하는 제1 경사면을 가지는 제1 정렬 전극; 제1 정렬 전극과 동일한 층에 배치되는 제1 연결 전극; 및 제1 발광 소자의 양 단부들에 각각 연결되는 제1 전극 및 제2 전극을 포함한다. 제1 정렬 전극 및 제1 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하며, 제1 연결 전극의 제2 전극층에는 제1 전극층을 노출시키는 컨택홀이 형성되고, 제1 전극은 컨택홀을 통해 제1 연결 전극의 제1 전극층과 제1 연결 전극의 제2 전극층의 측면과 접촉한다.

Description

표시 장치 및 표시 장치의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING DISPLAY DEVICE}
본 발명의 실시예는 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
최근, 정보 디스플레이에 대한 관심이 고조되고 있다. 이에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 이루고자 하는 과제는, 전극들의 접촉 저항 및 저항-커패시턴스(resistive-capacitive; RC) 지연을 감소시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는, 발광 영역 및 상기 발광 영역을 둘러싸는 비발광 영역; 상기 발광 영역에서 상호 이격되어 배치되는 제1 패턴 및 제2 패턴; 상기 제1 패턴 및 상기 제2 패턴 사이에 정렬되는 제1 발광 소자; 상기 제1 패턴 상에 위치하며 상기 제1 발광 소자의 제1 단부와 마주하는 제1 경사면을 가지는 제1 정렬 전극; 상기 제1 정렬 전극과 동일한 층에 배치되는 제1 연결 전극; 상기 제1 발광 소자의 상기 제1 단부에 전기적으로 연결되는 제1 전극; 상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극; 및 상기 비발광 영역에 제공되며 상기 발광 영역을 정의하는 뱅크를 포함한다. 상기 제1 정렬 전극 및 상기 제1 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하며, 상기 제1 연결 전극의 상기 제2 전극층에는 상기 제1 전극층을 노출시키는 컨택홀이 형성되고, 상기 제1 전극은 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉한다.
일 실시예에서, 상기 제1 전극은 상기 제1 연결 전극을 통해 트랜지스터 또는 전원선과 전기적으로 연결될 수 있다.
일 실시예에서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고, 상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 클 수 있다.
일 실시예에서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함할 수 있다.
일 실시예에서, 상기 제1 정렬 전극의 상기 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 정렬 전극 및 상기 제1 전극 사이에 배치되는 제1 절연막을 더 포함하고, 상기 제1 패턴 상에서, 상기 제1 절연막의 측면은 상기 제1 정렬 전극의 상기 제2 전극층의 측면과 동일한 선 상에 위치할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 패턴 상에 위치하며 상기 제1 발광 소자의 상기 제2 단부와 마주하는 제2 경사면을 가지는 제2 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 비발광 영역을 사이에 두고 상기 발광 영역으로부터 이격된 분리 영역을 더 포함하고, 상기 분리 영역은 상기 뱅크에 의해 정의되며, 상기 제1 연결 전극은 상기 분리 영역에 위치할 수 있다.
일 실시예에서, 상기 제2 전극은 절연막을 사이에 두고 상기 제1 전극과 다른 층에 배치될 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제1 패턴과 상기 제2 패턴의 사이에 정렬된 제2 발광 소자; 상기 제1 전극과 상기 제2 전극의 사이에 위치하며 상기 제1 및 제2 발광 소자들을 통해 상기 제1 및 제2 전극들의 사이에 전기적으로 연결되는 제3 전극; 및 상기 제2 패턴의 일 영역과 중첩하는 제3 정렬 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 상기 제2 패턴을 사이에 개재하고 상기 제1 패턴과 마주하는 제3 패턴; 상기 제3 패턴 상에 위치하는 제4 정렬 전극; 각각이 상기 제2 패턴과 상기 제3 패턴의 사이에 정렬되는 제3 발광 소자 및 제4 발광 소자; 상기 제2 및 제3 전극들의 사이에 전기적으로 연결되는 제4 전극; 및 상기 제2 및 제4 전극들의 사이에 전기적으로 연결되는 제5 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 장치는, 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역, 및 상기 비표시 영역에 형성되는 패드를 더 포함하고, 상기 표시 영역은 상기 발광 영역 및 상기 비발광 영역을 포함하며, 상기 패드는 상기 제1 정렬 전극과 동일한 공정을 통해 형성되는 제3 연결 전극, 및 상기 제1 전극과 동일한 공정을 통해 형성되는 패드 전극을 포함하고, 상기 제3 연결 전극의 제2 전극층에는 제1 전극층을 노출시키는 개구가 형성되며, 상기 패드 전극은 상기 개구를 통해 상기 패드 전극의 상기 제1 전극층과 상기 패드 전극의 상기 제2 전극층의 측면과 접촉할 수 있다.
일 실시예에서, 상기 제2 전극층의 반사율은 상기 제1 전극층의 반사율보다 크고, 상기 제1 전극층의 전기전도도는 상기 제2 전극층의 전기전도도보다 클 수 있다.
일 실시예에서, 상기 제2 전극층은 알루미늄을 포함하고, 상기 제1 전극층은 몰리브덴을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계; 상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -; 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 상에 제1 절연막을 형성하는 단계; 상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연막 상에 제1 발광 소자를 정렬하는 단계; 상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계; 상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및 상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함한다. 상기 제2 절연 패턴을 형성하는 단계는, 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 절연 패턴 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함한다. 상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉한다.
일 실시예에서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고, 상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 클 수 있다.
일 실시예에서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함할 수 있다.
일 실시예에서, 상기 제2 절연 패턴을 형성하는 단계는, 제1 발광 소자를 커버하는 제2 절연막을 형성하는 단계; 및 상기 제1 절연막, 상기 제2 절연막, 및 상기 제1 정렬 전극의 상기 제2 전극층을 일괄 식각하는 단계를 포함할 수 있다.
일 실시예에서, 상기 제1 발광 소자의 상기 제1 단부와 마주하는 상기 제1 정렬 전극의 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출될 수 있다.
본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계; 상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -; 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 제1 절연 패턴을 형성하는 단계; 상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연 패턴 상에 제1 발광 소자를 정렬하는 단계; 상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계; 상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계; 및 상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계를 포함한다. 상기 제2 전극을 형성하는 단계는, 전극층을 형성하는 단계; 및 상기 전극층 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 전극 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함한다. 상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 정렬 전극들 및 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하는 다중막 구조를 가지고, 화소 전극은 연결 전극을 통해 트랜지스터(또는, 전원선)에 연결된다. 화소 전극은 연결 전극의 제2 전극층에 형성된 컨택부(또는, 컨택홀)를 통해 연결 전극의 제1 전극층 및 제2 전극층(제2 전극층의 측면)과 접촉할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 전기전도도(또는, 도전율, conductivity)를 가지며, 제1 및 제2 전극층들이 컨택부에서 화소 전극과 직접적으로 접촉할 수 있다. 따라서, 화소 전극 및 연결 전극 간의 접촉 저항 및 저항-커패시턴스가 감소될 수 있다.
제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 반사율을 가지며, 제1 전극층 및 제2 전극층 중 다른 하나에 의해 발광 소자로부터 발산된 광이 표시 장치의 전면으로 반사될 수 있다. 따라서, 발광 소자로부터 발산되어 표시 장치의 전면으로 진행하는 광의 비율, 즉, 화소의 출광율이 소정의 비율로 유지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다.
도 1b 내지 도 1d는 도 1a의 발광 소자를 나타내는 단면도들이다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 3a 내지 도 3c는 도 2의 표시 장치에 포함된 화소를 나타내는 회로도들이다.
도 4는 도 2의 표시 장치에 포함된 화소의 일 실시예를 나타내는 평면도이다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 5b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 5c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 6a는 도 2의 표시 장치에 포함된 패드의 일 실시예를 나타내는 평면도이다.
도 6b는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 일 실시예를 나타내는 단면도이다.
도 7a 내지 도 7g는 도 2의 표시 장치를 제조하는 방법의 일 실시예를 설명하기 위한 단면도들이다.
도 8a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 8b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 8c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
도 8d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 다른 실시예를 나타내는 단면도이다.
도 8e는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 또 다른 실시예를 나타내는 단면도이다.
도 9a 내지 도 9g는 도 2의 표시 장치를 제조하는 방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 10a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다.
도 10b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다.
도 10c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다.
도 10d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 또 다른 실시예를 나타내는 단면도이다.
도 11a 내지 도 11e는 도 2의 표시 장치를 제조하는 방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
한편, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다. 또한, 이하에서 개시되는 각각의 실시예는 단독으로 실시되거나, 또는 적어도 하나의 다른 실시예와 결합되어 복합적으로 실시될 수 있을 것이다.
도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 의한 발광 소자를 나타내는 사시도이다. 도 1b 내지 도 1d는 도 1a의 발광 소자를 나타내는 단면도들이다. 예를 들어, 도 1b 내지 도 1d는 도 1a의 발광 소자(LD)의 구성에 대한 서로 다른 실시예들을 나타낸다. 도 1a 내지 도 1d에서는 원 기둥 형상의 막대형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1a 내지 도 1d를 참조하면, 발광 소자(LD)는, 제1 반도체층(SCL1) 및 제2 반도체층(SCL2)과, 상기 제1 및 제2 반도체층들(SCL1, SCL2)의 사이에 개재된 활성층(ACT)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 순차적으로 적층된 제1 반도체층(SCL1), 활성층(ACT) 및 제2 반도체층(SCL2)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다.
발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(SCL1, SCL2) 중 어느 하나가 배치될 수 있다. 그리고, 발광 소자(LD)의 제2 단부(EP2)에는 상기 제1 및 제2 반도체층들(SCL1, SCL2) 중 나머지 하나가 배치될 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(SCL2)이 배치되고, 제2 단부(EP2)에는 제1 반도체층(SCL1)이 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 막대 형상으로 제조된 막대형 발광 소자("막대형 발광 다이오드"라고도 함)일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노 스케일 내지 마이크로 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 변경될 수 있다.
제1 반도체층(SCL1)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(SCL1)은 N형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(SCL1)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 물질을 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 N형 반도체층을 포함할 수 있다. 또한, 이외에도 다양한 물질로 제1 반도체층(SCL1)을 형성할 수 있다.
활성층(ACT)은 제1 반도체층(SCL1) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(ACT)의 위치는 발광 소자(LD)의 종류에 따라 다양하게 변경될 수 있다. 활성층(ACT)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero-structure)를 사용할 수 있다.
활성층(ACT)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(ACT)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질로 활성층(ACT)을 형성할 수 있다.
제2 반도체층(SCL2)은 활성층(ACT) 상에 배치되며, 제1 반도체층(SCL1)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(SCL2)은 P형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(SCL2)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 물질을 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 P형 반도체층을 포함할 수 있다. 또한, 이 외에도 다양한 물질로 제2 반도체층(SCL2)을 형성할 수 있다.
일 실시예에서, 제1 반도체층(SCL1)과 제2 반도체층(SCL2)은 발광 소자(LD)의 길이(L) 방향 상에서 서로 다른 길이(또는 두께)를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(SCL1)이 제2 반도체층(SCL2)보다 긴 길이(또는, 보다 두꺼운 두께)를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(ACT)은 제2 단부(EP2)보다 제1 단부(EP1)에 더 가깝게 위치할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(ACT)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로서 이용할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT), 제2 반도체층(SCL2) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(SCL1), 활성층(ACT) 및/또는 제2 반도체층(SCL2)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 1c에 도시된 바와 같이 제2 반도체층(SCL2)의 일단 측에 배치되는 전극층(ETL1)을 더 포함할 수 있다. 이 경우, 전극층(ETL1)은 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있다.
또한, 발광 소자(LD)는 도 1d에 도시된 바와 같이 제1 반도체층(SCL1)의 일단 측에 배치되는 다른 전극층(ETL2)을 더 포함할 수도 있다. 일 예로, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에는 전극층들(ETL1, ETL2)이 배치될 수 있다.
전극층들(ETL1, ETL2)은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 예를 들어, 상기 전극층들(ETL1, ETL2)은 쇼트키(Schottky) 컨택 전극일 수도 있다.
전극층들(ETL1, ETL2)은 금속 또는 도전성 산화물을 포함할 수 있다. 일 예로, 전극층들(ETL1, ETL2)은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 이들의 산화물 또는 합금, ITO 등을 단독 또는 혼합하여 형성될 수 있다. 전극층들(ETL1, ETL2) 각각에 포함된 물질은 서로 동일하거나 상이할 수 있다.
전극층들(ETL1, ETL2)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 빛이 전극층들(ETL1, ETL2)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 다른 실시예에서, 발광 소자(LD)에서 생성된 빛이 전극층들(ETL1, ETL2)을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 전극층들(ETL1, ETL2)은 불투명할 수도 있다.
일 실시예에서, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(ACT)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 반도체층들(SCL1, SCL2)의 일 영역을 더 둘러쌀 수 있다.
발광 소자(LD)가 전극층들(ETL1, ETL2)을 포함할 경우, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 전극층들(ETL1, ETL2)의 표면에 선택적으로 형성될 수 있다.
절연성 피막(INF)은 발광 소자(LD)의 길이(L) 방향 상에서 상기 발광 소자(LD)의 양 단부들을 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서, 제1 및 제2 반도체층들(SCL1, SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나를 노출할 수 있다. 또는, 다른 실시예에서는, 발광 소자(LD)에 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(ACT)의 외주면을 커버하도록 절연성 피막(INF)이 제공되면, 상기 활성층(ACT)이 도시되지 않은 적어도 하나의 전극(일 예로, 후술할 정렬 전극 및/또는 화소 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은, SiO2 또는 이로 확정되지 않은 실리콘 산화물(SiOx), Si3N4 또는 이로 확정되지 않은 실리콘 질화물(SiNx), Al2O3 또는 이로 확정되지 않은 산화 알루미늄(AlxOy), 및 TiO2 또는 이로 확정되지 않은 산화 티타늄(TiOx) 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않는다.
발광 소자(LD)의 표면에 절연성 피막(INF)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
본 발명의 일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는, 용매)에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다. 이와 관련한 비제한적인 실시예로서, 소수성 물질을 이용하여 절연성 피막(INF) 자체를 소수성막으로 형성하거나, 절연성 피막(INF) 상에 소수성 물질로 이루어진 소수성 피막을 추가적으로 형성할 수 있다.
절연성 피막(INF)은 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 절연성 피막(INF)은 이중막으로 이루어질 수 있다.
절연성 피막(INF)은 적어도 일 영역, 일 예로 상부 영역 및 하부 영역 중 적어도 하나의 영역에서 일부 식각될 수 있다. 이 경우, 절연성 피막(INF)은 상기 적어도 하나의 영역에서 라운드진 형태를 가질 수 있으나, 이에 한정되지는 않는다.
예를 들어, 절연성 피막(INF)의 상부 영역 및 하부 영역 중 적어도 하나의 영역에서, 상기 절연성 피막(INF)이 부분적으로 또는 전체적으로 제거될 수 있다. 이에 따라, 제1 반도체층(SCL1), 제2 반도체층(SCL2) 및 전극층들(ETL1, ETL2) 중 적어도 하나가 일부 노출될 수 있다.
발광 소자(LD)는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자들(LD)을 배치하고, 상기 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 2는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 도 2에서는 도 1a 내지 도 1d의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서 표시 장치(DD)를 개시하며, 특히 표시 패널(DP)을 중심으로 표시 장치(DD)의 구조를 개시하기로 한다. 예를 들어, 표시 패널(DP)의 각 화소(PXL)는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
편의상, 도 2에서는 표시 영역(DA)을 중심으로 표시 패널(DP)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부 및 배선들이 표시 패널(DP)에 더 제공될 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(DP)은, 베이스 층(BSL)과, 상기 베이스 층(BSL) 상에 제공된 화소(PXL)들을 포함할 수 있다.
표시 패널(DP)은 다양한 형상을 가질 수 있다. 일 예로, 표시 패널(DP)은 직사각형의 판상으로 제공될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 표시 패널(DP)은 원형 또는 타원형 등의 형상을 가질 수도 있다. 또한, 표시 패널(DP)은 각진 모서리 및/또는 곡선형의 모서리를 포함할 수 있다. 편의상, 도 2에서는 표시 패널(DP)이 직사각형의 판 형상을 가지는 것으로 도시하기로 한다. 또한, 도 2에서는 표시 패널(DP)의 장변의 연장 방향(일 예로, 가로 방향)을 제1 방향(DR1)으로, 단변의 연장 방향(일 예로, 세로 방향)을 제2 방향(DR2)으로 표시하기로 한다.
표시 패널(DP) 및 이를 형성하기 위한 베이스 층(BSL)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
베이스 층(BSL) 상의 표시 영역(DA)에는 화소(PXL)들이 배치될 수 있다. 일 예로, 표시 영역(DA)은 각각의 화소(PXL)가 배치되는 복수의 화소 영역들을 포함할 수 있다.
표시 영역(DA)의 주변에는 비표시 영역(NA)이 배치될 수 있다. 비표시 영역(NA)에는 표시 영역(DA)의 화소(PXL)들에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 비표시 영역(NA)은 패드 영역(PDA)을 포함하며, 패드 영역(PDA)에는 패드(PAD)들이 배치될 수 있다. 예를 들어, 패드들(PAD)은 연성 회로 기판에 실장된 소스 드라이버, 타이밍 제어부와 같은 구동 회로에 연결될 수 있다. 표시 패널(DP)이 복수의 소스 드라이버들과 연결되는 경우, 패드 영역들(PDA)은 소스 드라이버들에 각각 대응할 수 있다.
화소(PXL)는 데이터선(DL)을 통해 패드(PAD)에 연결되며, 소스 드라이버로부터 데이터 신호를 수신할 수 있다. 표시 패널(DP)에 내장 회로부(예를 들어, 게이트 드라이버)가 구비되는 경우, 내장 회로부는 패드(PAD)에 연결될 수도 있다. 도 2에서, 패드(PAD)(또는, 패드 영역(PDA))가 표시 패널(DP)의 하측에만 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 예를 들어, 패드(PAD)는 표시 패널(DP)의 상측 및 하측에 각각 배치될 수도 있다.
본 발명의 실시예들을 설명함에 있어서, "연결(또는, 접속)"이라 함은 물리적 및/또는 전기적인 연결(또는, 접속)을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결(또는, 접속)과, 일체형 또는 비일체형 연결(또는, 접속)을 포괄적으로 의미할 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 빛을 방출하는 적어도 두 종류의 화소(PXL)들이 배치될 수 있다. 그리고, 서로 인접하게 배치된 서로 다른 색의 화소(PXL)들로 구성된 각각의 화소 유닛은 다양한 색을 표현할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 소정 색의 화소로 설정되고, 상기 소정 색의 빛을 생성하는 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 적어도 일부의 화소(PXL)들은 제1 색의 빛을 생성하는 발광 소자(LD)를 포함하고, 상기 화소(PXL)의 상부에 상기 제1 색의 빛을 제2 색의 빛으로 변환하는 광 변환층이 배치될 수 있다. 이에 따라, 상기 적어도 일부의 화소(PXL)들을 이용하여 제2 색의 빛을 생성할 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은, 도 1a 내지 도 1d의 실시예들에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 막대형 발광 소자(LD)를 포함할 수 있다. 이외에도, 다양한 종류의 발광 소자가 화소(PXL)의 광원으로 이용될 수 있다. 예를 들어, 다른 실시예에서는 코어-쉘 구조의 발광 소자를 이용하여 각 화소(PXL)의 광원을 구성할 수도 있다.
또한, 화소(PXL)는 이하에서 설명할 실시예들 중 적어도 하나의 실시예에 의한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)는 후술할 실시예들 중 어느 하나의 실시예가 적용된 구조를 가지거나, 적어도 두 개의 실시예들이 복합적으로 적용된 구조를 가질 수 있다.
일 실시예에서, 화소(PXL)는 능동형 화소로 구성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 다양한 구조 및/또는 구동 방식의 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 3a 내지 도 3c는 도 2의 표시 장치(DD)에 포함된 화소(PXL)를 나타내는 회로도들이다. 예를 들어, 도 3a 내지 도 3c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 대한 실시예들을 나타내는 것으로서, 발광부(EMU)의 구조와 관련하여 서로 다른 실시예들을 나타낸다.
실시예에 따라, 도 3a 내지 도 3c에 도시된 각각의 화소(PXL)는 도 2의 표시 영역(DA)에 배치된 화소(PXL)들 중 어느 하나일 수 있다. 또한, 표시 영역(DA)에 배치된 화소(PXL)들은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 3a 내지 도 3c를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광부(EMU)를 포함한다. 또한, 화소(PXL)는 상기 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 전기적으로 연결될 수 있다. 또한, 화소 회로(PXC)는 해당 화소(PXL)의 주사선(SL) 및 데이터선(DL)에 전기적으로 연결되어, 상기 주사선(SL) 및 데이터선(DL)으로부터 공급되는 주사 신호 및 데이터 신호에 대응하여 발광부(EMU)의 동작을 제어할 수 있다. 또한, 화소 회로(PXC)는 센싱 신호선(SSL) 및 센싱선(SENL)에 선택적으로 더 연결될 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터 및 커패시터를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제1 화소 전극(ELT1) 사이에 전기적으로 연결된다. 그리고, 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결된다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어한다. 즉, 제1 트랜지스터(M1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
일 실시예에서, 제1 트랜지스터(M1)는 하부 금속층(BML: Bottom Metal Layer)("하부 전극", "백 게이트 전극" 또는 "하부 차광층"이라고도 함)을 선택적으로 포함할 수 있다. 제1 트랜지스터(M1)의 게이트 전극과 하부 금속층(BML)은 절연막을 사이에 두고 서로 중첩될 수 있다. 일 실시예에서, 하부 금속층(BML)은 제1 트랜지스터(M1)의 일 전극, 일 예로 소스 또는 드레인 전극에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)가 하부 금속층(BML)을 포함하는 실시예에서, 화소(PXL)의 구동 시에 제1 트랜지스터(M1)의 하부 금속층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 일 예로, 하부 금속층(BML)을 제1 트랜지스터(M1)의 소스 전극에 연결하여 소스-싱크 기술을 적용함으로써, 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다. 또한, 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴의 하부에 하부 금속층(BML)을 배치할 경우, 하부 금속층(BML)이 차광 패턴의 역할을 하면서 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다. 다만, 하부 금속층(BML)의 기능 및/또는 활용 방식이 이에 한정되지는 않는다.
제2 트랜지스터(M2)는 데이터선(DL)과 제1 노드(N1)의 사이에 전기적으로 연결된다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 주사선(SL)에 전기적으로 연결된다. 제2 트랜지스터(M2)는, 주사선(SL)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(DL)과 제1 노드(N1)를 전기적으로 연결한다.
각각의 프레임 기간마다 데이터선(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 게이트-온 전압의 주사 신호가 공급되는 기간 동안 턴-온된 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달된다. 즉, 제2 트랜지스터(M2)는 각각의 데이터 신호를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 노드(N1)에 전기적으로 연결되고, 다른 전극은 제1 트랜지스터(M1)의 제2 전극에 전기적으로 연결된다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전한다.
제3 트랜지스터(M3)는 제1 화소 전극(ELT1)(또는, 제1 트랜지스터(M1)의 제2 전극)과 센싱선(SENL)의 사이에 전기적으로 연결된다. 제3 트랜지스터(M3)의 게이트 전극은 센싱 신호선(SSL)에 전기적으로 연결된다. 제3 트랜지스터(M3)는 센싱 신호선(SSL)에 공급되는 센싱 신호에 따라 제1 화소 전극(ELT1)에 인가된 전압 값을 센싱선(SENL)으로 전달할 수 있다. 센싱선(SENL)을 통해 전달된 전압 값은 외부 회로(일 예로, 타이밍 제어부)에 제공될 수 있고, 상기 외부 회로는 제공된 전압 값에 기초하여 각 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)들 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 3a 내지 도 3c에서는 화소 회로(PXC)에 포함되는 트랜지스터들을 모두 N형 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1, 제2 및 제3 트랜지스터들(M1, M2, M3) 중 적어도 하나는 P형 트랜지스터로 변경될 수도 있다.
또한, 화소(PXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 3a 내지 도 3c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(M3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(M1)의 문턱 전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 화소 전극(ELT1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
또 다른 실시예에서, 화소(PXL)가 수동형 발광 표시 장치의 화소일 경우, 화소 회로(PXC)는 생략될 수 있다. 이 경우, 발광부(EMU)는 주사선(SL), 데이터선(DL), 제1 전원선(PL1), 제2 전원선(PL2), 및/또는 이외의 다른 신호선이나 전원선 등에 직접 연결될 수 있다.
발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD), 일 예로, 복수의 발광 소자들(LD)을 포함할 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 화소 전극(ELT1)("제1 전극" 또는 "제1 컨택 전극"이라고도 함), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 화소 전극(ELT2)("제2 전극" 또는 "제2 컨택 전극"이라고도 함), 및 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다.
일 실시예에서, 발광부(EMU)는, 도 3a의 실시예에서와 같이 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에서 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 각각의 발광 소자(LD)는, 제1 화소 전극(ELT1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 제2 화소 전극(ELT2)을 통해 제2 전원(VSS)에 전기적으로 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 순방향으로 병렬 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광부(EMU)를 구성할 수 있다.
발광 소자들(LD)의 제1 단부들(EP1)은 발광부(EMU)의 일 전극(일 예로, 제1 화소 전극(ELT1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 전기적으로 연결될 수 있다. 그리고, 상기 발광 소자들(LD)의 제2 단부들(EP2)은 발광부(EMU)의 다른 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
한편, 도 3a에서는 화소(PXL)가 병렬 구조의 발광부(EMU)를 포함하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소(PXL)는 직렬 구조 또는 직/병렬 구조의 발광부(EMU)를 포함할 수도 있다. 일 예로, 발광부(EMU)는, 도 3b 및 도 3c의 실시예들에서와 같이 복수의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 3b를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 및 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)("제3 전극" 또는 "제3 컨택 전극"이라고도 함)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다. 제3 화소 전극(ELT3)은 제1 직렬 단과 제2 직렬 단을 연결하는 제1 중간 전극(IET1)을 구성할 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제2 화소 전극(ELT2)과, 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제2 및 제3 화소 전극들(ELT2, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
한편, 각각의 발광부(EMU)를 구성하는 직렬 단의 개수는 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 발광부(EMU)는, 도 3c의 실시예에서와 같이 네 개의 직렬 단들에 나뉘어 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다.
도 3c를 참조하면, 발광부(EMU)는, 적어도 하나의 제1 발광 소자(LD1)를 포함한 제1 직렬 단, 적어도 하나의 제2 발광 소자(LD2)를 포함한 제2 직렬 단, 적어도 하나의 제3 발광 소자(LD3)를 포함한 제3 직렬 단, 및 적어도 하나의 제4 발광 소자(LD4)를 포함한 제4 직렬 단을 포함할 수 있다.
제1 직렬 단은 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)과, 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 각각의 제1 발광 소자(LD1)는 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제1 발광 소자(LD1)의 제1 단부(EP1)는 제1 화소 전극(ELT1)에 전기적으로 연결되고, 제1 발광 소자(LD1)의 제2 단부(EP2)는 제3 화소 전극(ELT3)에 전기적으로 연결될 수 있다.
제2 직렬 단은 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)("제4 전극" 또는 "제4 컨택 전극"이라고도 함)과, 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 각각의 제2 발광 소자(LD2)는 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제2 발광 소자(LD2)의 제1 단부(EP1)는 제3 화소 전극(ELT3)에 전기적으로 연결되고, 제2 발광 소자(LD2)의 제2 단부(EP2)는 제4 화소 전극(ELT4)에 전기적으로 연결될 수 있다.
제3 직렬 단은 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)("제5 전극" 또는 "제5 컨택 전극"이라고도 함)과, 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 각각의 제3 발광 소자(LD3)는 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제3 발광 소자(LD3)의 제1 단부(EP1)는 제4 화소 전극(ELT4)에 전기적으로 연결되고, 제3 발광 소자(LD3)의 제2 단부(EP2)는 제5 화소 전극(ELT5)에 전기적으로 연결될 수 있다.
제4 직렬 단은 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)과, 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 각각의 제4 발광 소자(LD4)는 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 순방향으로 연결될 수 있다. 예를 들어, 제4 발광 소자(LD4)의 제1 단부(EP1)는 제5 화소 전극(ELT5)에 전기적으로 연결되고, 제4 발광 소자(LD4)의 제2 단부(EP2)는 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
즉, 도 3a 내지 도 3c의 실시예들에서, 발광부(EMU)는 적어도 하나의 직렬 단을 포함할 수 있다. 각각의 직렬 단은, 한 쌍의 화소 전극들(일 예로, 두 개의 화소 전극들)과, 상기 한 쌍의 화소 전극들의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 여기서, 발광부(EMU)를 구성하는 직렬 단의 개수, 및 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다. 일 예로, 각각의 직렬 단을 구성하는 발광 소자들(LD)의 개수는 서로 동일하거나 상이할 수 있으며, 상기 발광 소자들(LD)의 개수가 특별히 한정되지는 않는다.
발광부(EMU)의 첫 번째 전극, 일 예로 제1 화소 전극(ELT1)은 상기 발광부(EMU)의 애노드 전극일 수 있다. 발광부(EMU)의 마지막 전극, 일 예로 제2 화소 전극(ELT2)은 상기 발광부(EMU)의 캐소드 전극일 수 있다.
발광부(EMU)의 나머지 전극, 일 예로, 도 3b 및 도 3c의 제3 화소 전극(ELT3), 제4 화소 전극(ELT4) 및/또는 제5 화소 전극(ELT5)은, 각각의 중간 전극을 구성할 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 제1 중간 전극(IET1)을 구성하고, 제4 화소 전극(ELT4)은 제2 중간 전극(IET2)을 구성하며, 제5 화소 전극(ELT5)은 제3 중간 전극(IET3)을 구성할 수 있다.
도 3a의 실시예에서와 같이 발광 소자들(LD)을 병렬로만 연결할 경우, 화소(PXL)의 구조를 단순화할 수 있다. 도 3b 및 도 3c의 실시예들에서와 같이 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결할 경우, 동일 개수의 발광 소자들(LD)을 병렬로만 연결하는 실시예(일 예로, 도 3a의 실시예)에 비해 전력 효율을 향상시킬 수 있다. 또한, 발광 소자들(LD)을 직렬 또는 직/병렬 구조로 연결한 화소(PXL)에서는, 일부의 직렬 단에서 쇼트 결함 등이 발생하더라도 나머지 직렬 단의 발광 소자들(LD)을 통해 어느 정도의 휘도를 표현할 수 있기 때문에, 화소(PXL)의 암점 불량 가능성을 낮출 수 있다.
한편, 도 3a 내지 도 3c에서는 발광 소자들(LD)을 병렬 또는 직/병렬 구조로 연결한 실시예들을 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 발광 소자들(LD)을 직렬로만 연결하여 발광부(EMU)를 구성할 수도 있다.
발광 소자들(LD) 각각은, 적어도 하나의 화소 전극(일 예로, 제1 화소 전극(ELT1)), 화소 회로(PXC) 및/또는 제1 전원선(PL1) 등을 경유하여 제1 전원(VDD)에 연결되는 제1 단부(EP1)(일 예로, P형 단부)와, 적어도 하나의 다른 화소 전극(일 예로, 제2 화소 전극(ELT2)) 및 제2 전원선(PL2) 등을 경유하여 제2 전원(VSS)에 연결되는 제2 단부(EP2)(일 예로, N형 단부)를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결될 수 있다. 순방향으로 연결된 발광 소자들(LD)은 발광부(EMU)의 유효 광원들을 구성할 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 구동 전류가 공급될 때 상기 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 이에 따라, 발광 소자들(LD)이 구동 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도를 표현할 수 있게 된다.
일 실시예에서, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원을 더 포함할 수도 있다. 일 예로, 적어도 하나의 직렬 단에는, 역방향으로 배열되거나, 적어도 일 단부가 플로우팅된 적어도 하나의 비유효 발광 소자가 더 연결되어 있을 수 있다. 비유효 발광 소자는, 화소 전극들의 사이에 순방향의 구동 전압이 인가되더라도 비활성화된 상태를 유지하게 되고, 이에 따라 실질적으로 비발광 상태를 유지할 수 있다.
도 4는 도 2의 표시 장치에 포함된 화소(PXL)의 일 실시예를 나타내는 평면도이다. 예를 들어, 도 4는 도 3c의 실시예에서와 같이 4개의 직렬 단들을 포함한 화소(PXL)의 발광부(EMU)를 중심으로, 상기 화소(PXL)의 화소 영역(PXA)에 대한 실시예를 나타낸다.
도 2, 도 3c, 및 도 4를 참조하면, 화소(PXL)는, 발광 영역(EA), 비발광 영역(NEA) 및 분리 영역(SPA)을 포함할 수 있다. 예를 들어, 각각의 화소(PXL)가 제공되는 화소 영역(PXA)은, 발광 소자들(LD)이 제공 및/또는 정렬되는 발광 영역(EA), 상기 발광 영역(EA)을 둘러싸는 비발광 영역(NEA), 및 상기 비발광 영역(NEA)을 사이에 개재하고 발광 영역(EA)으로부터 이격되는 분리 영역(SPA)을 포함할 수 있다.
발광 영역(EA)은 발광 소자들(LD)을 포함함으로써 빛을 방출할 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EA)을 둘러싸는 뱅크(BNK)가 제공되는 영역일 수 있다. 발광 영역(EA)은 뱅크(BNK)의 제1 개구부(OPA1)에 위치할 수 있다. 분리 영역(SPA)은 발광 영역(EA)을 제외한 나머지 화소 영역(PXA) 중 뱅크(BNK)의 제2 개구부(OPA2)에 위치하며 적어도 하나의 정렬 전극(ALE)이 끊어지는 영역일 수 있다.
화소(PXL)는, 적어도 발광 영역(EA)에 제공되는 화소 전극들(ELT), 상기 화소 전극들(ELT)의 사이에 전기적으로 연결되는 발광 소자들(LD), 상기 화소 전극들(ELT)과 대응하는 위치에 제공되는 정렬 전극들(ALE), 및 각각 적어도 하나의 정렬 전극(ALE)과 중첩하도록 정렬 전극들(ALE)의 하부에 제공되는 패턴들(BNP)(또는, 뱅크 패턴들)을 포함할 수 있다. 예를 들어, 화소(PXL)는, 적어도 발광 영역(EA)에 제공된 제1 내지 제5 화소 전극들(ELT1~ELT5), 상기 제1 내지 제5 화소 전극들(ELT1~ELT5)의 사이에 전기적으로 연결된 제1 내지 제4 발광 소자들(LD1~LD4), 각각 적어도 하나의 화소 전극(ELT)과 중첩하도록 제1 내지 제5 화소 전극들(ELT1~ELT5)의 하부에 제공된 제1 내지 제4 정렬 전극들(ALE1~ALE4), 및 각각 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩하도록 제1 내지 제4 정렬 전극들(ALE1~ALE4)의 하부에 제공된 제1 내지 제3 패턴들(BNP1~BNP3)을 포함할 수 있다. 또한, 화소(PXL)는 제1 화소 전극(ELT1)을 화소 회로(PXC, 도 3c 참고)에 전기적으로 연결하는 제1 연결 전극(ALE5)(또는, 제5 정렬 전극)과, 제2 화소 전극(ELT2)을 제2 전원선(PL2, 도 3c 참고)에 전기적으로 연결하는 제2 연결 전극(ALE6)(또는, 제6 정렬 전극)을 더 포함할 수 있다. 제1 및 제2 연결 전극들(ALE5, ALE6)은 정렬 전극들(ALE)과 동일한 공정을 통해 동일한 물질을 포함하도록 구성될 수 있다. 실시예에 따라, 제1 연결 전극(ALE5)은 제1 정렬 전극(ALE1)과 일체로 형성되며 제1 정렬 전극(ALE1)의 일 부분일 수 있으며, 유사하게, 제2 연결 전극(ALE6)은 제2 정렬 전극(ALE2)과 일체로 형성되며 제2 정렬 전극(ALE2)의 일 부분일 수도 있다.
화소(PXL)는 각각 적어도 한 쌍의 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP)을 포함할 수 있으며, 화소 전극들(ELT), 정렬 전극들(ALE) 및/또는 패턴들(BNP) 각각의 개수, 형상, 크기 및 배열 구조 등은 화소(PXL)(특히, 도 3a 내지 도 3c를 참조하여 설명한 발광부(EMU))의 구조에 따라 다양하게 변경될 수 있다.
일 실시예에서, 상기 화소(PXL)가 형성되는 베이스 층(BSL)의 일면을 기준으로, 패턴들(BNP), 정렬 전극들(ALE), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 다른 실시예에서, 상기 화소(PXL)가 형성되는 베이스 층(BSL, 도 2 참고)의 일면을 기준으로, 정렬 전극들(ALE), 패턴들(BNP), 발광 소자들(LD) 및 화소 전극들(ELT)이 기재된 순서로 순차적으로 제공될 수 있다. 이외에도 화소(PXL)를 구성하는 전극 패턴들 및/또는 절연 패턴들의 위치 및 형성 순서는 실시예에 따라 다양하게 변경될 수 있다. 화소(PXL)의 단면 구조에 대한 상세한 설명은 후술하기로 한다.
패턴들(BNP)은, 적어도 발광 영역(EA)에 제공되며, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장할 수 있다. 일 실시예에서, 제1 방향(DR1)은 가로 방향 또는 행 방향이고, 제2 방향(DR2)은 세로 방향 또는 열 방향일 수 있으나, 이에 한정되지는 않는다.
각각의 패턴(BNP)("월(wall) 패턴" 또는 "돌출 패턴"이라고도 함)은 발광 영역(EA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상을 가질 수 있다.
패턴들(BNP)은 서로 동일하거나 상이한 폭을 가질 수 있다. 예를 들어, 제1 및 제3 패턴들(BNP1, BNP3)은 적어도 발광 영역(EA)에서 서로 동일한 폭을 가지며, 제2 패턴(BNP2)을 사이에 개재하고 서로 마주할 수 있다. 일 예로, 제1 및 제3 패턴들(BNP1, BNP3)은, 발광 영역(EA)에서 제2 패턴(BNP2)을 중심으로 서로 대칭으로 형성될 수 있다.
패턴들(BNP)은 발광 영역(EA)에서 균일한 간격으로 배열될 수 있다. 예를 들어, 제1, 제2 및 제3 패턴들(BNP1, BNP2, BNP3)은, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 거리만큼 일정한 간격을 두고 순차적으로 배열될 수 있다.
각각의 패턴(BNP)은 적어도 발광 영역(EA)에서 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩될 수 있다. 예를 들어, 제1 패턴(BNP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩하도록 제1 정렬 전극(ALE1)의 하부에 제공되고, 제2 패턴(BNP2)은 제2 및 제3 정렬 전극들(ALE2, ALE3) 각각의 일 영역들과 중첩하도록 제2 및 제3 정렬 전극들(ALE2, ALE3)의 하부에 제공되며, 제3 패턴(BNP3)은 제4 정렬 전극(ALE4)의 일 영역과 중첩하도록 제4 정렬 전극(ALE4)의 하부에 제공될 수 있다.
패턴들(BNP)이 정렬 전극들(ALE) 각각의 일 영역 하부에 제공됨에 따라, 상기 패턴들(BNP)이 형성된 영역에서 정렬 전극들(ALE) 각각의 일 영역이 화소(PXL)의 상부 방향으로 돌출될 수 있다. 이에 따라, 발광 소자들(LD)의 주변에 벽 구조물이 형성될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 마주하도록 발광 영역(EA) 내에 벽 구조물이 형성될 수 있다.
일 실시예에서, 패턴들(BNP) 및/또는 정렬 전극들(ALE)이 반사성 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 빛이 보다 화소(PXL)의 상부 방향(일 예로, 소정의 시야각 범위를 포함한 표시 패널(DP)의 정면 방향)으로 향하게 되면서 화소(PXL)의 광 효율이 개선될 수 있다.
일 실시예에서, 적어도 하나의 패턴(BNP)은 발광 영역(EA)으로부터 비발광 영역(NEA)까지 연장할 수 있다. 상기 적어도 하나의 패턴(BNP)은, 비발광 영역(NEA)과 분리 영역(SPA)의 경계에서 뱅크(BNK)의 가장자리 영역, 일 예로, 발광 영역(EA)을 기준으로 하단 가장자리 영역 및/또는 상단 가장자리 영역과 중첩할 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장할 수 있다. 예를 들어, 제2 패턴(BNP2)은 발광 영역(EA)을 중심으로 상하 대칭인 형상을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 패턴(BNP2)은 분리 영역(SPA)까지 연장할 수도 있다. 제2 패턴(BNP2)과 유사하게, 제1 패턴(BNP1) 및 제3 패턴(BNP3)은 발광 영역(EA)으로부터 비발광 영역(NEA)으로 연장할 수 있다. 이 경우, 화소(PXL)의 제조 과정에서, 제1 내지 제3 패턴들(BNP1, BNP2, BNP3) 상에 배치되는 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 사이에서 전계(및 전계에 따른 전기적 삼투(electric-osmosis, 또는 alternating current electric-osmosis; ACEO) 현상)가 발광 영역(EA) 내에서 균일하게 발생하며, 특히, 비발광 영역(NEA)과 인접한 발광 영역(EA)의 가장자리에서도 전계가 균일하게 발생하며, 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 사이에서 발광 소자들(LD)이 보다 균일하게 정렬될 수 있다.
정렬 전극들(ALE)은, 적어도 발광 영역(EA)에 제공되며, 상기 발광 영역(EA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장할 수 있다. 또한, 정렬 전극들(ALE)은 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장되며, 상기 분리 영역(SPA)에서 끊길 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 발광 영역(EA)으로부터 분리 영역(SPA)으로 연장되고, 분리 영역(SPA)(또는, 분리 영역(SPA) 내 제거 영역(RA))에서 끊어짐으로써 인접 화소(PXL)의 정렬 전극들(ALE)로부터 분리될 수 있다. 한편, 다른 실시예에서는 정렬 전극들(ALE) 중 적어도 하나, 일 예로 제2 정렬 전극(ALE2)은, 분리 영역(SPA)에서 끊기지 않고 인접 화소(PXL)의 제2 정렬 전극(ALE2)에 일체로 연결될 수도 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 적어도 분리 영역(SPA)에 제공되며, 정렬 전극들(ALE)로부터 이격되어 배치될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제1 정렬 전극(ALE1)의 좌측 일 지점으로부터 비발광 영역(NEA)까지 연장할 수 있다. 제2 연결 전극(ALE6)은 제4 정렬 전극(ALE4)의 우측에 배치될 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 각각의 컨택부(또는, 컨택홀)를 통해 화소 회로(PXC) 및/또는 소정의 전원선에 전기적으로 연결될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제1 컨택부(CNT1)를 통해 화소 회로(PXC, 도 3c 참고) 및/또는 제1 전원선(PL1, 도 3c 참고)에 전기적으로 연결되고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 제2 전원선(PL2, 도 3c 참고)에 전기적으로 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)은 화소 회로(PXC, 도 3c 참고)를 덮는 적어도 한 층의 절연막(일 예로, 도 5b의 패시베이션막(PSV))에 형성될 수 있다.
제1 및 제2 컨택부들(CNT1, CNT2)은 분리 영역(SPA) 내에 또는 비발광 영역(NEA)에 형성될 수 있다. 예를 들어, 제1 컨택부(CNT1)는 비발광 영역(NEA)에 형성되고, 제2 컨택부(CNT2)는 분리 영역(SPA)에 형성될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들이 이에 한정되는 것은 아니며, 화소 회로(PXC)(또는, 제1 트랜지스터(M1, 도 3c 참고)), 제1 전원선(PL1), 및 제2 전원선(PL2)의 배치에 대응하여 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들이 다양하게 변경될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2)의 위치들에 따라, 제1 및 제2 연결 전극들(ALE5, ALE6)의 형상도 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 연결 전극들(ALE5, ALE6)은 컨택부를 통해 어느 하나의 화소 전극(ELT)에 연결될 수 있다. 예를 들어, 제1 연결 전극(ALE5)은 제5 컨택부(CNT5)(또는, 제1 컨택홀)를 통해 제1 화소 전극(ELT1)에 연결되고, 제2 연결 전극(ALE6)은 제6 컨택부(CNT6)(또는, 제2 컨택홀)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다. 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 분리 영역(SPA)에 제공될 수 있다. 예를 들어, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 제1 및 제2 연결 전극들(ALE5, ALE6)(및 정렬 전극들(ALE))을 덮는 적어도 한 층의 절연막(일 예로, 도 5b의 제2 절연막(INS2))에 형성될 수 있다. 또한, 도 5b를 참조하여 후술하겠지만, 제1 및 제2 연결 전극들(ALE5, ALE6)(및 정렬 전극들(ALE))이 복수의 전극층들을 포함하는 다중막 구조(예를 들어, 이중막 구조)를 가지는 경우, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 복수의 전극층들 중 하나의 전극층에 형성될 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5, ALE6)이 순차 적층된 제1 전극층 및 제2 전극층을 포함하는 경우, 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)는 제2 전극층에도 형성될 수 있다. 이 경우, 제1 화소 전극(ELT1)은 제1 연결 전극(ALE5)의 제1 전극층(또는, 제5 컨택부(CNT5)에 의해 노출된 제1 전극층의 상면)과 제2 전극층의 측면과 접촉하며, 제2 화소 전극(ELT2)은 제2 연결 전극(ALE6)의 제1 전극층과 제2 전극층의 측면과 접촉할 수 있다. 제1 및 제2 화소 전극들(ELT1, ELT2)과 제1 및 제2 연결 전극들(ALE5, ALE6) 간의 접촉 면적이 상대적으로 증가하므로, 제1 및 제2 화소 전극들(ELT1, ELT2)와 제1 및 제2 연결 전극들(ALE5, ALE6)간의 접촉 저항이 감소하며, 접촉 저항(또는, 접촉 저항에 기인한 신호 감쇠, 저항-커패시턴스 지연)에 기인한 불량이 완화되거나 방지될 수 있다. 또한, 제1 및 제2 전극층들 중 하나가 상대적으로 큰 전기전도도(또는, 도전율)을 가지는 경우, 접촉 저항 및 저항-커패시턴스 지연이 보다 감소할 수 있다.
정렬 전극들(ALE) 중 적어도 일부는, 컨택부를 통해 화소 회로(PXC) 및/또는 소정의 전원선에 연결될 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 더미 정렬 정극(ALE_D1) 및 제3 컨택부(CNT3)를 통해 제1 전원선(PL1, 도 3c 참고)에 연결되고, 제4 정렬 전극(ALE4)은 제2 더미 정렬 전극(ALE_D2) 및 제4 컨택부(CNT4)를 통해 제1 전원선(PL1)에 연결될 수 있다. 제2 정렬 전극(ALE2) 및 제3 정렬 전극(ALE3)은 제3 더미 정렬 전극(ALE_D3) 및 더미 컨택부(CNT_D)를 통해 제2 전원선(PL2, 도 3c 참고)에 연결될 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은, 분리 영역(SPA)(또는, 분리 영역(SPA) 내 제거 영역(RA))에서 끊어짐으로써 제1 및 제2 전원선들(PL1, PL2)로부터 분리될 수 있다. 즉, 발광 소자들(LD)을 정렬 전극들(ALE) 사이에 정렬하는 공정에서 배선 저항을 감소시키기 위하여 제1 및 제2 전원선들(PL1, PL2)이 활용될 수 있으며, 발광 소자들(LD)이 정렬된 이후에 정렬 전극들(ALE) 및 제1 및 제2 전원선들(PL1, PL2)간의 연결이 끊어질 수 있다.
각각의 정렬 전극(ALE)은 어느 하나의 패턴(BNP) 상에 위치할 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)의 일 영역 상에 위치하고, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 패턴(BNP2)의 서로 다른 일 영역들 상에 위치하며, 제4 정렬 전극(ALE4)은 제3 패턴(BNP3)의 일 영역 상에 위치할 수 있다. 일 실시예에서, 제3 정렬 전극(ALE3)이 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 위치할 경우, 제3 정렬 전극(ALE3)은 제2 패턴(BNP2)의 좌측 영역에 위치하고, 제2 정렬 전극(ALE2)은 제2 패턴(BNP2)의 우측 영역에 위치할 수 있다. 도 4에서 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)과 부분적으로 중첩하고 제4 정렬 전극(ALE4)은 제2 패턴(BNP2)과 부분적으로 중첩하는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 패턴(BNP1)을 커버하고, 제4 정렬 전극(ALE4)은 제2 패턴(BNP2)을 커버할 수도 있다.
각각의 정렬 전극(ALE)은 발광 영역(EA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1, 제2, 제3, 및 제4 정렬 전극들(ALE1, ALE2, ALE3, ALE4) 각각은, 평면 상에서 보았을 때 발광 영역(EA) 내에서 일정한 폭을 가지는 일자형의 패턴 형상을 가질 수 있다. 정렬 전극들(ALE)은 서로 동일하거나 상이한 폭을 가질 수 있다.
또한, 각각의 정렬 전극(ALE)은 발광 영역(EA)에서 제2 방향(DR2)을 따라 연속적으로 형성될 수 있다. 예를 들어, 각각의 정렬 전극(ALE)은 발광 영역(EA) 내에서 끊기지 않도록 제2 방향(DR2)을 따라 연장할 수 있다.
서로 인접한 한 쌍의 정렬 전극들(ALE)은 발광 소자들(LD)의 정렬 단계에서 서로 다른 신호들을 공급받으며, 발광 영역(EA)에서 균일한 간격으로 서로 이격될 수 있다. 또한, 발광 영역(EA)에 적어도 두 쌍의 정렬 전극들(ALE)이 제공된다고 할 때, 각 쌍의 정렬 전극들(ALE)은 동일한 간격으로 서로 이격될 수 있다.
예를 들어, 발광 영역(EA)에서 제1 방향(DR1)을 따라 제1 정렬 전극(ALE1), 제3 정렬 전극(ALE3), 제2 정렬 전극(ALE2) 및 제4 정렬 전극(ALE4)이 순차적으로 배열되고, 제1 및 제3 정렬 전극들(ALE1, ALE3)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받고, 제2 및 제4 정렬 전극들(ALE2, ALE4)이 쌍을 이뤄 서로 다른 정렬 신호들을 공급받는다고 가정하기로 한다. 이 경우, 발광 영역(EA)에서, 제1 및 제3 정렬 전극들(ALE1, ALE3)은 제1 방향(DR1)을 따라 제2 거리만큼 일정한 간격을 두고 서로 이격되고, 제2 및 제4 정렬 전극들(ALE2, ALE4)도 제1 방향(DR1)을 따라 제2 거리만큼 일정한 간격을 두고 서로 이격될 수 있다.
일 실시예에서, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 화소(PXL)의 제조 과정 중 발광 소자들(LD)의 정렬 단계에서 서로 동일한 신호를 공급받을 수 있다. 이 경우, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 제2 거리와 동일하거나 상이한 간격을 두고 이격될 수 있다. 또한, 제2 및 제3 정렬 전극들(ALE2, ALE3)은 발광 소자들(LD)의 정렬 단계에서 서로 일체 또는 비일체로 연결될 수 있다.
한편, 각각의 정렬 전극(ALE)은 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서 굴곡부를 가지거나 가지지 않을 수 있으며, 발광 영역(EA)을 제외한 나머지 영역에서의 형상 및/또는 크기가 특별히 한정되지는 않는다. 예를 들어, 비발광 영역(NEA) 및/또는 분리 영역(SPA)에서는 정렬 전극들(ALE)의 형상 및/또는 크기를 다양하게 변경할 수 있다.
발광 소자들(LD)은 각각 한 쌍의 패턴들(BNP)의 사이에 정렬되며, 각각 한 쌍의 화소 전극들(ELT)의 사이에 연결될 수 있다.
예를 들어, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제1 및 제3 화소 전극들(ELT1, ELT3)의 사이에 전기적으로 연결되고, 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2)의 사이에 정렬되어 제3 및 제4 화소 전극들(ELT3, ELT4)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제1 발광 소자(LD1)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 하단 영역에 정렬되며, 제1 발광 소자(LD1)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제1 화소 전극(ELT1) 및 제3 화소 전극(ELT3)에 연결될 수 있다. 그리고, 각각의 제2 발광 소자(LD2)는 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역 중 상단 영역에 정렬되며, 제2 발광 소자(LD2)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제3 화소 전극(ELT3) 및 제4 화소 전극(ELT4)에 연결될 수 있다.
유사하게, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제4 및 제5 화소 전극들(ELT4, ELT5)의 사이에 전기적으로 연결되고, 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3)의 사이에 정렬되어 제2 및 제5 화소 전극들(ELT2, ELT5)의 사이에 전기적으로 연결될 수 있다. 일 예로, 각각의 제3 발광 소자(LD3)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 상단 영역에 정렬되며, 제3 발광 소자(LD3)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제4 화소 전극(ELT4) 및 제5 화소 전극(ELT5)에 연결될 수 있다. 그리고, 각각의 제4 발광 소자(LD4)는 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역 중 하단 영역에 정렬되며, 제4 발광 소자(LD4)의 제1 단부(EP1) 및 제2 단부(EP2)는 각각 제5 화소 전극(ELT5) 및 제2 화소 전극(ELT2)에 연결될 수 있다.
일 예로, 발광 영역(EA)의 좌측 하단 영역에는 복수의 제1 발광 소자들(LD1)이 위치하고, 발광 영역(EA)의 좌측 상단 영역에는 제2 발광 소자들(LD2)이 위치할 수 있다. 발광 영역(EA)의 우측 상단 영역에는 제3 발광 소자들(LD3)이 위치하고, 발광 영역(EA)의 우측 하단 영역에는 제4 발광 소자들(LD4)이 위치할 수 있다. 다만, 발광 소자들(LD)의 배열 및/또는 연결 구조 등은 발광부(EMU)의 구조 및/또는 직렬 단의 개수 등에 따라 다양하게 변경될 수 있다.
화소 전극들(ELT)은 적어도 발광 영역(EA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 화소 전극(ELT)은 각각의 정렬 전극(ALE) 및 각각의 발광 소자(LD)와 중첩하도록 상기 정렬 전극(ALE) 및 발광 소자(LD) 상에 형성되어, 적어도 상기 발광 소자(LD)에 전기적으로 연결될 수 있다. 일 예로, 각각의 화소 전극(ELT)은 발광 영역(EA)에서 적어도 하나의 발광 소자(LD)의 일 단부에 연결될 수 있다.
제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제1 단부들(EP1) 상에 형성되어, 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소 전극(ELT1)은 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제1 단부들(EP1)에 연결될 수 있다.
제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2)의 제1 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제2 단부들(EP2) 상에 형성되어, 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 예를 들어, 제2 화소 전극(ELT2)은 발광 영역(EA)에서 제4 발광 소자들(LD4)의 제2 단부들(EP2)에 연결될 수 있다.
또한, 제2 화소 전극(ELT2)은 적어도 하나의 다른 화소 전극(ELT) 및/또는 발광 소자(LD)를 경유하여 제1, 제2 및 제3 발광 소자들(LD1, LD2, LD3)에 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극(ELT2)은 제3 화소 전극(ELT3), 제2 발광 소자(LD2), 제4 화소 전극(ELT4), 제3 발광 소자(LD3), 제5 화소 전극(ELT5) 및 제4 발광 소자(LD4)를 경유하여 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다.
제3 화소 전극(ELT3)은 제3 정렬 전극(ALE3)의 제1 영역(일 예로, 하단 영역) 및 제1 발광 소자들(LD1)의 제2 단부들(EP2) 상에 형성되어, 제1 발광 소자들(LD1)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제3 화소 전극(ELT3)은 제1 정렬 전극(ALE1)의 제2 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1) 상에 형성되어, 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 발광 영역(EA)에서 제1 발광 소자들(LD1)의 제2 단부들(EP2) 및 제2 발광 소자들(LD2)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제3 화소 전극(ELT3)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제3 화소 전극(ELT3)은, 적어도 하나의 제1 발광 소자(LD1)가 배열되는 영역과 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
또한, 제3 화소 전극(ELT3)은 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 위치하며, 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제3 화소 전극(ELT3)은 적어도 하나의 제1 발광 소자(LD1)를 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제2, 제3, 및/또는 제4 발광 소자들(LD2, LD3, LD4)을 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
제4 화소 전극(ELT4)은 제3 정렬 전극(ALE3)의 제2 영역(일 예로, 상단 영역) 및 제2 발광 소자들(LD2)의 제2 단부들(EP2) 상에 형성되어, 제2 발광 소자들(LD2)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제4 화소 전극(ELT4)은 제4 정렬 전극(ALE4)의 제2 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1) 상에 형성되어, 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 발광 영역(EA)에서 제2 발광 소자들(LD2)의 제2 단부들(EP2) 및 제3 발광 소자들(LD3)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제4 화소 전극(ELT4)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제4 화소 전극(ELT4)은, 적어도 하나의 제2 발광 소자(LD2)가 배열되는 영역과 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역의 경계 또는 그 주변에서, 꺾이거나 구부러진 구조를 가질 수 있다. 일 실시예에서, 제4 화소 전극(ELT4)은 비발광 영역(NEA)으로는 연장되지 않고, 발광 영역(EA)의 내부에만 형성될 수 있으나, 이에 한정되지는 않는다.
또한, 제4 화소 전극(ELT4)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제4 화소 전극(ELT4)은 적어도 하나의 제1 및/또는 제2 발광 소자들(LD1, LD2)을 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제3 및/또는 제4 발광 소자들(LD3, LD4)을 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
제5 화소 전극(ELT5)은 제2 정렬 전극(ALE2)의 제2 영역(일 예로, 상단 영역) 및 제3 발광 소자들(LD3)의 제2 단부들(EP2) 상에 형성되어, 제3 발광 소자들(LD3)의 제2 단부들(EP2)에 전기적으로 연결될 수 있다. 또한, 제5 화소 전극(ELT5)은 제4 정렬 전극(ALE4)의 제1 영역(일 예로, 하단 영역) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1) 상에 형성되어, 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 발광 영역(EA)에서 제3 발광 소자들(LD3)의 제2 단부들(EP2) 및 제4 발광 소자들(LD4)의 제1 단부들(EP1)에 연결될 수 있다.
이를 위해, 제5 화소 전극(ELT5)은 굴곡된 형상을 가질 수 있다. 예를 들어, 제5 화소 전극(ELT5)은, 적어도 하나의 제3 발광 소자(LD3)가 배열되는 영역과 적어도 하나의 제4 발광 소자(LD4)가 배열되는 영역의 경계에서, 꺾이거나 구부러진 구조를 가질 수 있다.
또한, 제5 화소 전극(ELT5)은 발광 소자들(LD)을 통해 제1 및 제2 화소 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다. 예를 들어, 제5 화소 전극(ELT5)은 적어도 하나의 제1, 제2 및/또는 제3 발광 소자들(LD1, LD2, LD3)을 통해 제1 화소 전극(ELT1)에 연결되고, 적어도 하나의 제4 발광 소자(LD4)를 통해 제2 화소 전극(ELT2)에 연결될 수 있다.
본 발명의 실시예에서, 적어도 하나의 화소 전극(ELT)은, 발광 영역(EA)으로부터 비발광 영역(NEA)을 지나 분리 영역(SPA)으로 연장되고, 상기 분리 영역(SPA)에서 각각의 컨택부를 통해 각각 어느 하나의 정렬 전극(ALE)에 연결될 수 있다. 예를 들어, 제1 및 제2 화소 전극들(ELT1, ELT2)은 발광 영역(EA)으로부터 분리 영역(SPA)으로 연장할 수 있다. 분리 영역(SPA)에서, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)에 연결되고, 제2 화소 전극(ELT2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)에 연결될 수 있다.
상술한 방식으로, 화소 전극들(ELT)을 이용하여 정렬 전극들(ALE) 및/또는 이에 대응하는 패턴들(BNP)의 사이에 정렬된 발광 소자들(LD)을 원하는 형태로 연결할 수 있다. 예를 들어, 화소 전극들(ELT)을 이용하여 제1 발광 소자들(LD1), 제2 발광 소자들(LD2), 제3 발광 소자들(LD3) 및 제4 발광 소자들(LD4)을 순차적으로 직렬 연결할 수 있다.
또한, 각각의 발광 영역(EA)에 공급된 발광 소자들(LD)의 활용률을 높이기 위하여 상기 발광 소자들(LD)을 정렬하기 위한 정렬 신호들을 조정하거나 자계를 형성하는 등에 의해, 각각의 발광 영역(EA)에서 보다 많은 개수(또는 비율)의 발광 소자들(LD)이 특정 방향으로 정렬되도록 상기 발광 소자들(LD)을 정렬할 수 있다. 이 경우, 화소 전극들(ELT)을 이용하여, 보다 다수인 발광 소자들(LD)의 정렬 방향에 맞춰 상기 발광 소자들(LD)을 연결할 수 있게 된다. 이에 따라, 발광 소자들(LD)의 활용률을 높이고, 화소(PXL)의 광 효율을 향상시킬 수 있다.
일 실시예에서, 각각의 화소 전극(ELT)은, 인접한 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2) 상에 직접 형성됨으로써 상기 발광 소자들(LD)의 제1 또는 제2 단부들(EP1, EP2)에 연결될 수 있다.
한편, 화소 전극들(ELT)과 제1 및 제2 연결 전극들(ALE5, ALE6)은 발광 영역(EA)의 외부(일 예로, 분리 영역(SPA))에서 각각의 컨택부를 통해 연결될 수 있다. 이 경우, 발광 소자들(LD)이 공급 및 정렬되는 발광 영역(EA)을 피해 컨택부를 형성함으로써, 발광 소자들(LD)의 정렬 단계에서 발광 영역(EA)에 보다 균일한 전계를 형성하고, 발광 소자들(LD)의 이탈을 방지할 수 있다.
뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다. 또한, 뱅크(BNK)는 화소(PXL)들의 발광 영역들(EA) 및 분리 영역들(SPA)에 대응하는 다수의 개구부들(OPA)을 포함하도록 각 화소 영역(PXA)의 외곽부 및/또는 인접한 화소 영역들(PXA)의 사이에 제공될 수 있다. 일 예로, 뱅크(BNK)는, 각각의 화소 영역(PXA)에서, 발광 영역(EA)에 대응하는 제1 개구부(OPA1), 및 분리 영역(SPA)에 대응하는 제2 개구부(OPA2)를 포함할 수 있다.
뱅크(BNK)는, 각각의 화소(PXL)에 발광 소자들(LD)을 공급하는 단계에서 상기 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EA)을 규정하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 각각의 발광 영역(EA)이 구획됨으로써, 상기 발광 영역(EA)에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있고, 이에 따라 인접한 화소(PXL)들의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는, 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 반사막 등이 형성될 수도 있다.
뱅크(BNK)는, 패턴들(BNP)을 형성하는 공정과는 별개의 공정을 통해, 상기 패턴들(BNP)과 상이한 층에 형성될 수 있다. 일 예로, 뱅크(BNK)는, 패턴들(BNP) 및 정렬 전극들(ALE) 상에 제공된 절연막(일 예로, 도 5a 및 도 5b의 제2 절연막(INS2))의 상부에 형성될 수 있다.
뱅크(BNK)는 패턴들(BNP)과 동일한 층에 제공되거나 상이한 층에 제공될 수 있으며, 패턴들(BNP)과 동시에 형성되거나 순차적으로 형성될 수 있다. 뱅크(BNK)와 패턴들(BNP)이 순차적으로 형성될 경우, 상기 뱅크(BNK)와 패턴들(BNP)의 위치 및/또는 형성 순서가 특별히 한정되지는 않는다. 또한, 뱅크(BNK)는 패턴들(BNP)과 일체로 형성되거나, 패턴들(BNP)과 분리되어 형성될 수 있다.
일 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP)이 먼저 형성될 수 있다. 이후, 상기 패턴들(BNP)이 형성된 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE) 및 뱅크(BNK)가 순차적으로 형성될 수 있다. 다른 실시예에서, 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 먼저 형성될 수 있다. 이후, 상기 정렬 전극들(ALE)이 형성된 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 동시에 또는 순차적으로 형성될 수도 있다. 또 다른 실시예에서, 베이스 층(BSL)의 일면 상에 패턴들(BNP) 및 뱅크(BNK)가 먼저 형성될 수 있다. 이후, 상기 패턴들(BNP) 및 뱅크(BNK)가 형성된 베이스 층(BSL)의 일면 상에 정렬 전극들(ALE)이 형성될 수도 있다.
패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되는 경우, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되거나 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 하부면 등이 서로 연결되도록 일체로 형성될 수 있다. 또는, 패턴들(BNP) 및 뱅크(BNK)가 동시에 형성되더라도, 상기 패턴들(BNP) 및 뱅크(BNK)는 서로 연결되지 않도록 형성될 수 있다. 일 예로, 패턴들(BNP) 및 뱅크(BNK)는 동일 층에 동시에 형성되되, 각각이 독립된 패턴을 가지면서 서로 분리될 수도 있다.
도 5a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다. 도 5a에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 하부 금속층(BML)을 포함하지 않는 임의의 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제2 트랜지스터(M2))가 도시되었다. 도 5b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 일 실시예를 나타내는 단면도이다. 도 5b에는 컨택부를 포함한 화소(PXL)의 단면이 도시되었다. 또한, 도 5b에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 연결 전극(ALE5)에 연결되며 하부 금속층(BML)을 포함하는 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제1 트랜지스터(M1))가 도시되었으며, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 정렬 전극(ALE2)에 연결되는 제2 전원선(PL2)이 도시되었다. 도 5c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 2, 도 3a 내지 도 3c, 도 4, 도 5a, 도 5b, 및 도 5c를 참조하면, 화소(PXL) 및 이를 구비한 표시 장치(DD, 도 2 참고)는, 베이스 층(BSL)의 일면 상에 서로 중첩하도록 배치된 회로층(PCL)(또는, 화소 회로층) 및 표시층(DPL)(또는, 표시 소자층)을 포함할 수 있다. 예를 들어, 표시 영역(DA)은, 베이스 층(BSL)의 일면 상에 배치된 회로층(PCL)과, 상기 회로층(PCL) 상에 배치된 표시층(DPL)을 포함할 수 있다. 다만, 베이스 층(BSL) 상에서의 회로층(PCL)과 표시층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 회로층(PCL)과 표시층(DPL)을 서로 다른 층에 나누어 중첩시킬 경우, 평면 상에서 화소 회로(도 3a 내지 도 3c의 "PXC" 참고) 및 발광부(도 3a 내지 도 3c의 "EMU" 참고)를 형성하기 위한 각각의 레이아웃 공간을 충분히 확보할 수 있다.
회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(M)) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 그리고, 표시층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광부(EMU)를 구성하는 정렬 전극들(ALE), 발광 소자들(LD) 및/또는 화소 전극들(ELT)이 배치될 수 있다.
회로층(PCL)은 회로 소자들 및 배선들 외에도 복수의 절연막들(또는, 절연층들)을 포함할 수 있다. 예를 들어, 회로층(PCL)은 베이스 층(BSL)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD), 및/또는 패시베이션막(PSV)을 포함할 수 있다.
또한, 회로층(PCL)은 적어도 일부의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 하부에 배치된 하부 금속층(BML) 등을 포함한 제1 도전층을 선택적으로 더 포함할 수 있다.
일 예로, 제1 도전층은, 베이스 층(BSL)과 버퍼층(BFL)의 사이에 배치되며, 적어도 하나의 트랜지스터(M)(일 예로, 제1 트랜지스터(M1))의 게이트 전극(GE) 및/또는 반도체 패턴(SCP)과 중첩하는 하부 금속층(BML)을 포함할 수 있다.
일 실시예에서, 하부 금속층(BML)은 해당 트랜지스터(M)의 일 전극에 연결될 수 있다. 일 예로, 제1 트랜지스터(M1)가 하부 금속층(BML)을 포함할 때, 상기 하부 금속층(BML)은 제1 트랜지스터(M1)의 소스 전극(또는 드레인 전극)에 연결될 수 있다.
제1 도전층이 선택적으로 형성된 베이스 층(BSL)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다.
버퍼층(BFL) 상에는 반도체층이 배치될 수 있다. 반도체층은 각 트랜지스터(M)의 반도체 패턴(SCP) 등을 포함할 수 있다. 반도체 패턴(SCP)은 게이트 전극(GE)과 중첩하는 채널 영역과, 상기 채널 영역의 양측에 배치된 제1 및 제2 도전 영역들(일 예로, 소스 및 드레인 영역들)을 포함할 수 있다.
반도체층 상에는 게이트 절연막(GI)이 배치될 수 있다. 그리고, 게이트 절연막(GI) 상에는 제2 도전층이 배치될 수 있다.
제2 도전층은 각 트랜지스터(M)의 게이트 전극(GE)을 포함할 수 있다. 또한, 제2 도전층은 스토리지 커패시터(Cst)의 일 전극 및/또는 소정의 배선을 더 포함할 수 있다.
제2 도전층 상에는 층간 절연막(ILD)이 배치될 수 있다. 그리고, 층간 절연막(ILD) 상에는 제3 도전층이 배치될 수 있다.
제3 도전층은 각 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 여기서, 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 소스 및 드레인 전극들일 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 하나는, 예를 들어, 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)은 제1 컨택부(CNT1)를 통해, 각 발광부(EMU)의 제1 연결 전극(ALE5)에 직접 연결될 수 있다.
또한, 제3 도전층은 소정의 배선(일 예로, 제2 전원선(PL2) 및/또는 제1 전원선(도 3a 내지 도 3c의 "PL1" 참고)을 포함할 수 있다.
제2 전원선(PL2)은, 제2 컨택부(CNT2)를 통해, 각 발광부(EMU)의 제2 연결 전극(ALE6)에 직접 연결될 수 있다. 제1 및 제2 컨택부들(CNT1, CNT2) 각각은 패시베이션막(PSV)에 형성된 비아홀 및/또는 컨택홀로 구성될 수 있다.
다른 실시예에서, 제3 도전층 상에는 추가 층간 절연막이 배치되고, 추가 층간 절연막 상에는 제4 도전층이 배치될 수도 있다. 이 경우, 소정의 배선은 제4 도전층에 배치될 수도 있다. 또한, 제4 도전층에 브릿지 패턴이 제공되고, 제1 연결 전극(ALE5)은 제1 컨택부(CNT1) 및 브릿지 패턴을 통해 제1 트랜지스터(M1)의 제1 트랜지스터 전극(TE1)(또는, 제2 트랜지스터 전극(TE2))에 연결될 수도 있다.
제1 및/또는 제2 전원선들(PL1, PL2)의 위치는 실시예에 따라 다양하게 변경될 수 있다. 일 예로, 제1 및 제2 전원선들(PL1, PL2) 각각은 제1 도전층, 제2 도전층 또는 제3 도전층에 제공될 수 있다. 또한, 제1 및/또는 제2 전원선들(PL1, PL2)이 다중층 구조를 가지는 경우, 상기 제1 및/또는 제2 전원선들(PL1, PL2)은 제1 내지 제3 도전층들 중 적어도 두 개의 층에 제공된 다중층의 배선들을 포함할 수 있다.
제3 도전층 상에는 패시베이션막(PSV)이 배치될 수 있다. 실시예에 따라, 패시베이션막(PSV)은 적어도 유기 절연막을 포함하며 회로층(PCL)의 표면을 실질적으로 평탄화할 수 있다. 일 실시예에서, 패시베이션막(PSV)은 무기 절연막 및 유기 절연막을 포함하는 다중층으로 구성될 수도 있다. 상기 패시베이션막(PSV)의 상부에는 표시층(DPL)이 배치될 수 있다.
표시층(DPL)은, 각 화소(PXL)의 발광부(도 3a 내지 도 3c의 "EMU" 참고)를 포함할 수 있다. 예를 들어, 표시층(DPL)은, 각 화소(PXL)의 정렬 전극들(ALE), 제1 및 제2 연결 전극들(ALE5, ALE6), 상기 정렬 전극들(ALE)의 사이에 정렬된 발광 소자들(LD), 및 상기 발광 소자들(LD)에 연결된 화소 전극들(ELT)을 포함할 수 있다. 일 실시예에서, 적어도 일부의 화소 전극들(ELT)은 제1 및 제2 절연막들(INS1, INS2)에 형성된 컨택부(또는, 개구부)를 통해 서로 다른 정렬 전극들(ALE)에 연결될 수 있다.
또한, 표시층(DPL)은, 정렬 전극들(ALE)의 하부에 배치된 패턴들(BNP), 및 정렬 전극들(ALE)의 상부에 배치된 제1 절연막(INS1)을 포함할 수 있다. 일 예로, 표시층(DPL)은, 정렬 전극들(ALE) 각각의 일 영역을 상부 방향으로 돌출시키기 위하여 상기 정렬 전극들(ALE)의 일 영역 하부에 배치되는 패턴들(BNP)과, 적어도 발광 영역(EA)에서 정렬 전극들(ALE)을 덮을 수 있도록 상기 정렬 전극들(ALE)의 상부에 배치되는 제1 절연막(INS1)을 포함할 수 있다. 이 외에도, 표시층(DPL)은 적어도 하나의 도전층 및/또는 절연막을 더 포함할 수 있다.
예를 들어, 표시층(DPL)은, 회로층(PCL)의 상부에 순차적으로 배치 및/또는 형성된, 패턴들(BNP), 정렬 전극들(ALE), 제1 절연막(INS1), 발광 소자들(LD), 제2 절연막(INS2), 제1, 제2, 및 제4 화소 전극들(ELT1, ELT2, ELT4), 및 제3 절연막(INS3), 및 제3 및 제5 화소 전극들(ELT3, ELT5)을 포함할 수 있다.
패턴들(BNP)은 회로층(PCL)이 형성된 베이스 층(BSL)의 일면 상에 배치될 수 있다. 예를 들어, 패턴들(BNP)은 패시베이션막(PSV)의 상부에 제공될 수 있다. 이러한 패턴들(BNP)은 베이스 층(BSL)의 일면 상에서 화소(PXL)의 높이 방향(일 예로, 제3 방향(DR3))으로 돌출될 수 있다. 이에 따라, 패턴들(BNP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 상부로 돌출되며, 정렬 전극들(ALE)은 경사면을 가질 수 있다.
패턴들(BNP)은 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 예로, 패턴들(BNP)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx) 또는 실리콘 산질화물(SiOxNy) 등을 비롯한 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 패턴들(BNP)은 포토레지스트 물질 등을 비롯한 다양한 종류의 유기 절연 물질을 포함하는 적어도 한 층의 유기막을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다.
패턴들(BNP) 및 그 상부에 배치되는 정렬 전극들(ALE)에 의해, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 일 예로, 정렬 전극들(ALE)이 반사 전극층을 포함할 경우, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 통해 방출된 빛이 상기 반사 전극층에서 반사되어, 각 화소(PXL)의 상부 방향으로 출광될 수 있다.
패턴들(BNP)은 다양한 형상을 가질 수 있다. 일 실시예에서, 패턴들(BNP)은 도 5a 및 도 5b에 도시된 바와 같이 베이스 층(BSL)에 대하여 곡면 형상의 측면 또는 반원(또는, 반타원) 형상의 단면을 가질 수 있다. 다른 실시예에서, 패턴들(BNP)은 소정 범위의 각도로 기울어진 경사면 또는 계단 형상의 측면을 가질 수도 있다. 패턴들(BNP)의 상부에 배치되는 도전층들(또는, 전극들) 및/또는 절연막들은 패턴들(BNP)에 대응하는 표면 프로파일을 가질 수 있다.
패턴들(BNP)의 상부에는 정렬 전극들(ALE)이 배치될 수 있다. 정렬 전극들(ALE)은 각각의 발광 영역(EA)에서 서로 이격되도록 배치될 수 있다. 실시예에 따라, 각각의 정렬 전극(ALE)은 화소(PXL)별로 분리된 패턴을 가질 수 있다. 예를 들어, 제1 내지 제4 정렬 전극들(ALE1~ALE4) 각각은 해당 화소 영역(PXA)의 외곽부에 위치한 분리 영역(SPA)(또는, 도 5c에 도시된 제거 영역(RA))에서 또는 인접한 화소 영역들(PXA)의 사이에서 양단이 끊긴 독립된 패턴을 가질 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6)은 정렬 전극들(ALE)과 동일한 공정을 통해 형성될 수 있다.
실시예들에서, 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE) 각각은 복수의 전극층들을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE) 각각은 제1 전극층 및 제2 전극층을 포함할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 반사율을 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가질 수 있다. 즉, 제1 전극층 및 제2 전극층 중 하나는 발광 소자들(LD)로부터 방출되는 광을 제3 방향(DR3)(또는, 표시 장치의 화상 표시 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질로 이루어지고, 제1 전극층 및 제2 전극층 중 다른 하나는 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질을 포함할 수 있다.
실시예들에서, 제1 전극층들(RMTL1~RMTL6)(또는, 제1 도전층들)은 상대적으로 큰 반사율을 가지고, 제2 전극층들(CMTL1~CMTL6)(또는, 제2 도전층들)은 상대적으로 큰 전기전도도를 가질 수 있다.
일 실시예에서, 제1 전극층들(RMTL1~RMTL6)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함하되, 제2 전극층들(CTML1~CMTL6)보다 큰 반사율을 가지는 금속을 포함할 수 있다. 예를 들어, 제1 전극층들(RMTL1~RMTL6)은 알루미늄(Al)을 포함할 수 있다.
일 실시예에서, 제2 전극층들(CMTL1~CMTL6)은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 은(Ag) 및 이들의 합금과 같은 금속을 포함하되, 제1 전극층들(RMTL1~RMTL6)보다 큰 전기전도도를 가지는 금속을 포함할 수 있다. 예를 들어, 제2 전극층들(CMTL1~CMTL6)은 몰리브덴(Mo)을 포함할 수 있다.
일 실시예에서, 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)에는 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)을 노출시키는 제5 컨택부(CNT5)가 형성될 수 있다. 이 경우, 도 5b에 도시된 바와 같이, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)의 상면과 접촉하며, 또한 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)의 측면과 접촉할 수 있다. 제1 화소 전극(ELT1)과 제1 연결 전극(ALE5) 간의 접촉 면적의 증가와 제2 전극층(CMTL5)의 상대적으로 큰 전기전도도에 의해, 제1 화소 전극(ELT1)과 제1 연결 전극(ALE5) 간의 접촉 저항 및 저항-커패시턴스가 감소할 수 있다.
알루미늄만을 포함하는 연결 전극의 접촉 저항(예를 들어, 약 800KΩ 내지 약 1200KΩ)과 비교하여, 알루미늄 및 몰리브덴을 포함하는 제1 연결 전극(ALE5)의 접촉 저항(예를 들어, 약 51Ω)이 약 1/104 수준으로 감소될 수 있다. 또한, 알루미늄 및 인듐 아연 산화물(indium zinc oxide, IZO)을 포함하는 연결 전극의 접촉 저항(예를 들어, 약 420Ω)과 비교하여, 상기 제1 연결 전극(ALE5)의 접촉 저항이 약 1/8 수준으로 감소될 수 있다.
유사하게, 제2 연결 전극(ALE6)의 제2 전극층(CMTL6)에는 제2 연결 전극(ALE6)의 제1 전극층(RMTL6)을 노출시키는 제6 컨택부(CNT6)가 형성될 수 있다. 이 경우, 도 5b에 도시된 바와 같이, 제2 화소 전극(ELT2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)의 제1 전극층(RMTL6)의 상면과 접촉하며, 또한 제2 연결 전극(ALE6)의 제2 전극층(CMTL6)의 측면과 접촉할 수 있다.
실시예들에서, 발광 소자들(LD)과 마주하는 정렬 전극들(ALE) 각각의 경사면에서 제2 전극층에 의해 제1 전극층이 노출될 수 있다. 즉, 발광 소자들(LD)과 마주하는 정렬 전극들(ALE) 각각의 경사면에서 제2 전극층만이 선택적으로 제거(예를 들어, 식각)될 수 있다.
도 5a에 도시된 바와 같이, 발광 소자들(LD)과 마주하는 제1 정렬 전극(ALE1)의 경사면에서, 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)만이 배치되고, 제1 정렬 전극(ALE1)의 제2 전극층(CMTL1)은 배치되지 않을 수 있다. 이 경우, 발광 소자들(LD)로부터 방출된 광이, 상대적으로 큰 반사율을 가지는 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)에 의해 제3 방향(DR3)으로 반사되고, 화소의 출광율이 유지될 수 있다. 즉, 제1 정렬 전극(ALE1)의 경사면에서, 제1 정렬 전극(ALE1)의 제2 전극층(CMTL1)이 배치되는 경우 화소의 출광율이 저하되므로, 제1 정렬 전극(ALE1)의 경사면에서 제1 정렬 전극(ALE1)의 제2 전극층(CMTL1)은 배치되지 않을 수 있다.
유사하게, 발광 소자들(LD)과 마주하는 제2 정렬 전극(ALE2)의 경사면에서, 제2 정렬 전극(ALE2)의 제1 전극층(RMTL2)만이 배치되고, 제2 정렬 전극(ALE2)의 제2 전극층(CMTL2)은 배치되지 않을 수 있다. 발광 소자들(LD)과 마주하는 제3 정렬 전극(ALE3)의 경사면에서, 제3 정렬 전극(ALE3)의 제1 전극층(RMTL3)만이 배치되고, 제3 정렬 전극(ALE3)의 제2 전극층(CMTL3)은 배치되지 않을 수 있다. 발광 소자들(LD)과 마주하는 제4 정렬 전극(ALE4)의 경사면에서, 제4 정렬 전극(ALE4)의 제1 전극층(RMTL4)만이 배치되고, 제4 정렬 전극(ALE4)의 제2 전극층(CMTL4)은 배치되지 않을 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE)의 일 영역 상에는 제1 절연막(INS1)(또는, 제1 절연 패턴)이 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5, ALE6)을 커버하도록 형성될 수 있다. 또한, 제1 절연막(INS1)은 정렬 전극들(ALE)의 일 영역을 커버하도록 형성되며, 정렬 전극들(ALE)의 다른 일 영역을 노출하는 개구부를 포함할 수 있다. 도 5a에 도시된 바와 같이, 제1 절연막(INS1)은 발광 소자들(LD)과 마주하는 정렬 전극들(ALE)의 경사면을 노출시킬 수 있다.
일 실시예에서, 제1 절연막(INS1)은, 일차적으로 제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE)을 전면적으로 커버하도록 형성될 수 있다. 제1 절연막(INS1)은 후속 공정에서 정렬 전극들(ALE)이 손상되거나 금속이 석출되는 것을 방지할 수 있다. 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬된 이후, 제1 절연막(INS1)은 정렬 전극들(ALE)을 노출하도록 부분적으로 개구될 수 있다. 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5, ALE6)의 일 영역들을 노출시키는 제5 및 제6 컨택부들(CNT5, CNT6)을 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 제1 절연막(INS1)은, 발광 소자들(LD)이 공급 및 정렬이 완료된 이후, 발광 소자들(LD)의 하부에 국부적으로 배치되는 개별 패턴의 형태로 패터닝될 수도 있다.
또한, 제1 절연막(INS1)은, 발광 소자들(LD) 하부에 배치되어 발광 소자들(LD)을 안정적으로 지지할 수 있다.
일 실시예에서, 패턴들(BNP) 상에서, 제1 절연막(INS1)의 측면은 정렬 전극들(ALE)의 제2 전극층의 측면과 동일한 선 상에 위치할 수 있다. 예를 들어, 제1 패턴(BNP1) 상에서 제1 절연막(INS1)의 측면은 제1 정렬 전극(ALE1)의 제2 전극층(CMTL2)의 측면과 동일한 선 상에 위치할 수 있다. 도 7c를 참조하여 후술하겠지만, 제조 공정을 단순화시키기 위해 정렬 전극들(ALE)의 제2 전극층과 제1 절연막(INS1)은 일괄 패터닝(또는, 일괄 식각)될 수 있고, 이 경우, 정렬 전극들(ALE)의 제2 전극층의 측면과 제1 절연막(INS1)의 측면은 상호 일치하거나 정렬(align)될 수 있다.
제1 절연막(INS1)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연막(INS1)은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제1 절연막(INS1)의 구성 물질이 특별히 한정되지는 않는다.
제1 절연막(INS1)을 포함한 베이스 층(BSL)의 일면 상에는 뱅크(BNK)가 배치될 수 있다. 예를 들어, 뱅크(BNK)는 발광 영역(EA) 및 분리 영역(SPA)을 둘러싸도록 비발광 영역(NEA)에 제공될 수 있다.
뱅크(BNK)는 제5 및 제6 컨택부들(CNT5, CNT6)과 중첩하지 않도록 제공될 수 있다. 이 경우, 뱅크(BNK)의 형성 이후에 제1 및 제2 연결 전극들(ALE5, ALE6)이 제1 및 제2 화소 전극들(ELT1, ELT2)에 용이하게 연결될 수 있다.
뱅크(BNK)는 적어도 하나의 무기 물질 및/또는 유기 물질을 포함하는 절연 물질을 포함할 수 있다. 일 실시예에서, 뱅크(BNK)는 차광성 물질이나 컬러 필터 물질 등을 포함함으로써, 인접한 화소(PXL)들의 사이에서 빛샘이 발생하는 것을 차단할 수 있다. 또한, 뱅크(BNK)는 패턴들(BNP)을 구성하는 물질 중 적어도 하나의 물질을 포함하거나, 패턴들(BNP)과 상이한 물질을 포함할 수 있다.
일 실시예에서, 뱅크(BNK)는 소수성의 표면을 가질 수 있다. 예를 들어, 소수성 물질을 이용하여 뱅크(BNK) 자체를 소수성의 패턴으로 형성하거나, 뱅크(BNK) 상에 소수성 물질로 이루어진 소수성 피막을 형성함으로써, 뱅크(BNK)가 소수성의 표면을 가지도록 형성할 수 있다. 일 예로, 폴리아크릴레이트(Polyacrylate) 등과 같이 접촉각이 큰 소수성의 유기 절연 물질을 이용하여 뱅크(BNK)를 형성할 수 있다. 이 경우, 발광 소자들(LD)을 공급하는 과정에서 상기 발광 소자들(LD)을 포함한 발광 소자 잉크가 발광 영역(EA)의 주변으로 흘러 넘치는 것을 방지하고, 발광 소자 잉크의 공급 영역을 용이하게 제어할 수 있다.
각각의 발광 영역(EA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 실시예에 따라, 잉크젯 방식, 슬릿 코팅 방식, 또는 이외의 다양한 방식을 통해 각 화소(PXL)의 발광 영역(EA)에 다수의 발광 소자들(LD)을 공급하고, 정렬 전극들(ALE)(또는, 상기 정렬 전극들(ALE)로 분리되기 이전의 정렬 배선들) 각각에 소정의 정렬 신호(또는, 정렬 전압)를 인가함에 의해 상기 발광 소자들(LD)을 정렬 전극들(ALE)의 사이에 정렬할 수 있다. 일 예로, 발광 소자들(LD)은 서로 다른 정렬 신호들을 공급받는 한 쌍의 정렬 전극들(ALE)의 하부에 위치한 한 쌍의 패턴들(BNP) 사이의 영역(일 예로, 제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역, 및 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역)에 정렬될 수 있다.
일 실시예에서, 발광 소자들(LD) 중 적어도 일부는, 그 길이 방향의 양 단부들(즉, 제1 및 제2 단부들(EP1, EP2), 도 4 참고)이 이웃한 한 쌍의 정렬 전극들(ALE)과 중첩하거나 중첩하지 않도록 상기 한 쌍의 정렬 전극들(ALE)의 사이에 가로 방향(또는, 제1 방향(DR1)) 또는 사선 방향(예를 들어, 제1 방향(DR1)과 제2 방향(DR2) 사이의 방향) 등으로 정렬될 수 있다. 또한, 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 연결될 수 있다.
발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)(또는, 제2 절연 패턴)이 배치될 수 있다. 제2 절연막(INS2)은, 발광 소자들(LD) 각각의 양 단부들을 노출하도록 상기 발광 소자들(LD) 각각의 일 영역 상에 국부적으로 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은 제1 발광 소자(LD1)의 양 단부들을 노출하도록 제1 발광 소자(LD1)의 일 영역 상에 국부적으로 배치되며, 제4 발광 소자(LD4)의 양 단부들을 노출하도록 제4 발광 소자(LD4)의 일 영역 상에 국부적으로 배치될 수 있다. 제2 절연막(INS2)에 의해 커버되지 않은 발광 소자들(LD)의 양 단부들은 각각의 화소 전극들(ELT)에 연결될 수 있다. 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연막(INS2)을 형성하게 되면, 상기 발광 소자들(LD)을 안정적으로 고정할 수 있다.
제2 절연막(INS2)의 형성 이전에 제1 절연막(INS1)과 발광 소자들(LD)의 사이에 이격 공간이 존재하였을 경우, 공간은 제2 절연막(INS2)에 의해 채워질 수 있다. 이에 따라, 발광 소자들(LD)은 보다 안정적으로 지지될 수 있다.
제2 절연막(INS2)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제2 절연막(INS2)은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제2 절연막(INS2)의 구성 물질이 특별히 한정되지는 않는다.
제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5) 상에 배치될 수 있다. 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 접촉하고, 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)과 접촉할 수 있다. 즉, 제1 화소 전극(ELT1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5)을 전기적으로 연결할 수 있다.
또한, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)과 접촉할 수도 있다. 도 5a 및 도 5b에 도시된 바와 같이, 발광 소자들(LD)과 마주하는 제1 정렬 전극(ALE1)의 경사면 또는 이에 인접한 영역에서, 제1 화소 전극(ELT1)은 제1 정렬 전극(ALE1)의 제1 전극층(RMTL1)과 접촉할 수 있다.
도 5a에서 제1 화소 전극(ELT1)은 제2 절연막(INS2)과 중첩하지 않는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제1 화소 전극(ELT1)은 제2 절연막(INS2)의 일 영역 상에도 배치될 수 있다.
제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6) 상에 배치될 수 있다. 제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 접촉하고, 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6)과 접촉할 수 있다. 즉, 제2 화소 전극(ELT2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6)을 전기적으로 연결할 수 있다. 또한, 제2 화소 전극(ELT2)은 제2 정렬 전극(ALE2)의 제1 전극층(RMTL2)과 접촉할 수도 있다.
도 4를 참조하여 설명한 바와 같이, 제4 화소 전극(ELT4)은 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부를 전기적으로 연결할 수 있다.
제3 절연막(INS3)(또는, 제3 절연 패턴)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4)) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))을 커버하며, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))이 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)과 직접적으로 연결되는 것(즉, 단락(short) 회로가 발생하는 것)을 방지할 수 있다. 즉, 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))은 제3 절연막(INS3)을 통해 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)으로부터 이격될 수 있다.
제3 절연막(INS3)은 적어도 하나의 무기 절연 물질 및/또는 유기 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연막(INS3)은, 실리콘 질화물(SiNx)을 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 제3 절연막(INS3)의 구성 물질이 특별히 한정되지는 않는다.
또한, 제1, 제2, 및 제3 절연막들(INS1, INS2, INS3)은 서로 다른 절연 물질을 포함하거나, 또는 제1, 제2, 및 제3 절연막들(INS1, INS2, INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 즉, 제3 화소 전극(ELT3)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제3 화소 전극(ELT3)은 제1 절연막(INS1)에 의해 제3 정렬 전극(ALE3)으로부터 이격되며 제3 정렬 전극(ALE3)에 전기적으로 연결되지 않을 수 있다.
도 5a에서 제3 화소 전극(ELT3)은 제3 절연막(INS3)과 중첩하지 않는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 제3 화소 전극(ELT3)은 제3 절연막(INS3)의 일 영역 상에도 배치될 수 있다.
제5 화소 전극(ELT5)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 즉, 제5 화소 전극(ELT5)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다.
제5 화소 전극(ELT5)은 제1 절연막(INS1)에 의해 제4 정렬 전극(ALE4)으로부터 이격되며 제4 정렬 전극(ALE4)에 전기적으로 연결되지 않을 수 있다.
제1 내지 제5 화소 전극들(ELT1~ELT5)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 화소 전극들(ELT)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 양 단부들로부터 방출되는 광이, 제1 내지 제5 화소 전극들(ELT1~ELT5)을 투과하여 화소(PXL)의 외부로 방출될 수 있게 된다.
일 실시예에서, 화소 전극들(ELT) 상에는 적어도 하나의 절연막 및/또는 광 변환층이 제공될 수 있다.
예를 들어, 패턴들(BNP), 화소 전극들(ELT), 제1 내지 제3 절연막들(INS1, INS2, INS3), 발광 소자들(LD), 화소 전극들(ELT) 및 뱅크(BNK)의 상부를 덮도록, 표시 영역(DA) 상에 절연막이 전면적으로 형성될 수 있다. 일 실시예에서, 상기 절연막은 단일층 또는 다중층의 봉지막을 포함할 수 있다. 또한, 실시예에 따라서는, 상기 절연막의 상부에 적어도 한 층의 오버 코트막, 충진재 및/또는 상부 기판 등이 더 배치될 수도 있다.
또한, 각 화소(PXL)의 발광 영역(EA)에는 광 변환층이 선택적으로 제공될 수 있다. 상기 광 변환층은 소정 색에 대응하는 컬러 변환층(또는, 파장 변환층) 및/또는 컬러 필터층을 포함할 수 있다. 상기 광 변환층은 각 화소(PXL)의 화소 전극들(ELT) 상에 바로 형성되거나, 상기 화소 전극들(ELT)을 덮는 절연막 상에 형성될 수 있으며, 광 변환층의 위치 및 형성 방법 등이 특별히 한정되지는 않는다.
예를 들어, 각각의 화소 영역(PXA)에서, 표시층(DPL)의 상부에는, 발광 소자들(LD)로부터 방출되는 빛의 색(또는, 파장)을 변환하기 위한 광 변환 입자들(일 예로, 소정 색의 퀀텀 닷), 상기 발광 소자들(LD)로부터 방출되는 빛의 활용률을 높이기 위한 광 산란 입자들, 및/또는 소정 색의 컬러 필터 물질 등을 포함한 광 변환층이 선택적으로 더 제공될 수 있다.
상술한 바와 같이, 정렬 전극들(ALE) 및 제1 및 제2 연결 전극들(ALE5, ALE6) 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하는 다중막 구조를 가지고, 제1 전극층은 상대적으로 큰 반사율을 가지거나 일정한 반사율을 갖는 물질을 포함하고, 제2 전극층은 상대적으로 큰 전기전도도를 가지거나 저저항 물질을 포함할 수 있다. 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)에는 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)을 노출시키는 제5 컨택부(CNT5)가 형성되며, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)과 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)의 측면과 접촉할 수 있다. 따라서, 제1 화소 전극(ELT1) 및 제1 연결 전극(ALE5) 사이의 접촉 저항이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
또한, 발광 소자들(LD)과 마주하는 정렬 전극들(ALE)의 경사면에서, 제1 전극층만이 배치되고 제2 전극층은 배치되지 않을 수 있다. 따라서, 발광 소자들(LD)로부터 방출된 광이, 상대적으로 큰 반사율을 가지는 정렬 전극들(ALE)의 제1 전극층에 의해 영상 표시 방향으로 반사되고, 화소의 출광율이 유지될 수 있다.
나아가, 정렬 전극들(ALE)의 제2 전극층과 제1 절연막(및 제2 절연막)은 제조 과정에서 일괄 패터닝(또는, 일괄 식각)되고, 이에 따라, 패턴들(BNP) 상에서 정렬 전극들(ALE)의 제2 전극층의 측면과 제1 절연막(INS1)(및 제2 절연막(INS2))의 측면과 일치하거나 정렬(align)될 수 있다. 즉, 표시 장치의 제조 공정이 보다 단순화될 수 있다.
도 6a는 도 2의 표시 장치에 포함된 패드의 일 실시예를 나타내는 평면도이다. 도 6a에는 데이터선(DL)에 연결된 패드(PAD)가 예시적으로 도시되었다. 도 6b는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 일 실시예를 나타내는 단면도이다.
도 2, 도 5b, 도 6a, 및 도 6b를 참조하면, 패드(PAD)는 패드 영역(PDA)에 배치되며, 데이터선(DL)과 연결될 수 있다.
베이스 층(BSL), 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD), 패시베이션막(PSV), 제1 절연막(INS1), 및 제2 절연막(INS2)은 도 5a 내지 도 5c를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
데이터선(DL)은 층간 절연막(ILD)상에 순차 적층된 제1 금속층(MTL1) 및 제2 금속층(MTL2)을 포함할 수 있다. 데이터선(DL)은, 배선 저항을 줄이기 위해, 제1 금속층(MTL1) 및 제2 금속층(MTL2)을 포함하는 이중막 구조 또는 다중막 구조를 형성하며, 제1 금속층(MTL1) 및 제2 금속층(MTL2) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금 중에서 선택된 물질을 포함할 수 있다. 예를 들어, 제1 금속층(MTL1)은 티타늄(Ti)을 포함하고, 제2 금속층(MTL2)은 구리(Cu)를 포함할 수 있다.
한편, 데이터선(DL), 즉, 비표시 영역(NA)을 거쳐 패드 영역(PDA)까지 연장하는 데이터선(DL)의 제1 및 제2 금속층들(MTL1, MTL2)은 패시베이션막(PSV) 하부에 배치될 수 있다.
패드(PAD)는 패드 연결 전극(ALEP) 및 패드 전극(ELTP)을 포함할 수 있다. 패드 연결 전극(ALEP)은 제1 전극층(RMTLP) 및 제2 전극층(CMTLP)을 포함할 수 있다.
제1 전극층(RMTLP)은 패시베이션막(PSV) 및 제2 금속층(MTL2) 상에 배치되고, 제2 전극층(CMTLP)은 제1 전극층(RMTLP) 상에 배치되며, 패드 전극(ELTP)은 제2 절연막(INS2) 및 패드 연결 전극(ALEP) 상에 배치될 수 있다.
제1 전극층(RMTLP), 제2 전극층(CMTLP), 및 패드 전극(ELTP)은 도 5a 내지 도 5c를 참조하여 설명한 제1 연결 전극(ALE5)의 제1 전극층(RMTL5), 제1 연결 전극(ALE5)의 제2 전극층(CMTL5), 및 제1 화소 전극(ELT1)과 각각 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다. 제1 전극층(RMTLP)은 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)과 동일한 공정을 통해 형성되며, 예를 들어, 제1 전극층(RMTLP)은 알루미늄(Al)을 포함할 수 있다. 제2 전극층(CMTLP)은 제1 연결 전극(ALE5)의 제2 전극층(CMTL5)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP)은 몰리브덴(Mo)을 포함할 수 있다. 패드 전극(ELTP)은 제1 화소 전극(ELT1)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 5b를 참조하여 설명한 제5 컨택부(CNT5)와 유사하게, 제2 전극층(CMTLP)에는 제1 전극층(RMTLP)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 도 6b에 도시된 바와 같이, 패드 전극(ELTP)은 상기 개구(또는, 상기 컨택부)를 통해 제1 전극층(RMTLP)의 상면과 접촉하며, 또한 제2 전극층(CMTLP)의 측면과 접촉할 수 있다. 이 경우, 도 5b를 참조하여 설명한 바와 같이, 패드 전극(ELTP)과 제1 및 제2 전극층들(RMTLP, CMTLP) 간의 접촉 저항(및 저항-커패시턴스 지연)이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
도 7a 내지 도 7g는 도 2의 표시 장치를 제조하는 방법의 일 실시예를 설명하기 위한 단면도들이다. 도 7a 내지 도 7g 각각에는 도 5a, 도 5b, 도 5c, 및 도 6b에 대응하는 단면이 도시되었다. 도 7a 내지 도 7g 각각에는 표시층(DPL, 도 5a 참고)을 중심으로 표시 장치(DD, 도 2 참고)가 간략하게 도시되었다.
먼저 도 2, 도 4, 도 5a, 도 5b, 도 5c, 도 6a, 도 6b, 및 도 7a를 참조하면, 패시베이션막(PSV) 상에 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3)이 형성되고, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 및 패시베이션막(PSV) 상에 제1 전극층 및 제2 전극층이 순차적으로 형성되거나 패터닝될 수 있다.
예를 들어, 패시베이션막(PSV) 상에 제1 및 제2 전극층이 전면적으로 형성되고, 패터닝을 통해 상호 분리된 제1 내지 제4 정렬 전극들(ALE1~ALE4), 제1 연결 전극(ALE5), 및 패드(PAD)의 제1 및 제2 전극층들(RMTLP, CMTLP)이 형성될 수 있다. 제1 전극층 및 제2 전극층은 일괄 패터닝되므로, 제1 및 제2 전극층들을 형성하는 단계에서 제2 전극층은 제1 전극층과 완전 중첩할 수 있다.
제1 내지 제4 정렬 전극들(ALE1~ALE4), 제1 연결 전극(ALE5), 및 패드(PAD)의 제1 및 제2 전극층들(RMTLP, CMTLP)의 배치 위치는 도 4 및 도 6a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
이후, 도 7b에 도시된 바와 같이, 패터닝된 제1 및 제2 전극층들을 커버하도록 패시베이션막(PSV) 상에 제1 절연막(INS1)이 전면적으로 형성되고, 제1 절연막(INS1) 상에 뱅크(BNK)가 형성되며, 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬되고, 발광 소자들(LD)을 커버하도록 패시베이션막(PSV) 상에 제2 절연막(INS2)이 전면적으로 형성될 수 있다.
발광 소자들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식이나 슬릿 코팅 방식 등을 통해 화소 영역(PXA)의 발광 영역(EA)에 공급될 수 있다. 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이에 소정의 전압이 걸리면, 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이에 전계가 형성되면서, 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이에 제1 발광 소자(LD1)(및 제2 발광 소자(LD2, 도 4 참고))가 자가 정렬하게 된다. 유사하게, 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 소정의 전압이 걸리면, 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 전계가 형성되면서, 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 제4 발광 소자(LD4)(및 제3 발광 소자(LD3, 도 4 참고))가 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써, 제1 및 제3 정렬 전극들(ALE1, ALE3) 사이와 제2 및 제4 정렬 전극들(ALE2, ALE4) 사이에 발광 소자들(LD)이 안정적으로 배열될 수 있다.
이후, 도 7c에 도시된 바와 같이, 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층이 부분적으로 패터닝 될 수 있다.
예를 들어, 도 7c에 도시된 제2 절연막(INS2)과 중첩하도록 마스크(예를 들어, 포토레지스트)가 형성되고, 마스크에 의해 노출된 제2 절연막(INS2) 및 하부 구성이 식각될 수 있다. 예를 들어, 제1 절연막(INS1)과 제2 절연막(INS2)이 동일한 종류의 유/무기 절연 물질을 포함하는 경우, 한 번의 식각 공정을 통해 제1 절연막(INS1)과 제2 절연막(INS2)이 동시에 식각될 수 있다. 따라서, 제2 절연막(INS2)은 제1 절연막(INS1)은 실질적으로 완전 중첩할 수 있다. 제1 절연막(INS1)과 제2 절연막(INS2)이 무기 절연 물질을 포함하고 제2 전극층(예를 들어, 제1 정렬 전극(ALE1)의 제2 전극층(CMTL2))이 몰리브덴을 포함하는 경우, 불소계 기체을 이용한 하나의 식각 공정을 통해 제1 및 제2 절연막들(INS1, INS2)과 함께 제2 전극층이 식각될 수 있다. 다른 예로, 동일한 마스크를 이용하여 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층이 다른 식각 공정을 통해 식각될 수도 있다. 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층은 동일한 마스크를 이용하여 형성되므로, 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층의 측면들은 상호 일치하거나 정렬(align)될 수 있다. 실시예에 따라, 발광 소자들(LD)의 하부에 위치하는 제1 절연막(INS1)의 일 영역은 발광 소자들(LD)에 의해 식각되지 않을 수 있으며, 발광 소자들(LD)과 중첩하는 영역에 한해서, 제1 절연막(INS1)의 측면은 제2 절연막(INS2)의 측면과 일치하지 않을 수도 있다.
발광 영역(EA)에서, 발광 소자들(LD)과 마주하는 제1 내지 제4 정렬 전극들(ALE1~ALE4)의 경사면에 대응하는 제2 전극층들(CMTL1~CMTL4)이 선택적으로 식각될 수 있다. 유사하게, 분리 영역(SPA)(또는, 제거 영역(RA))에서 제3 정렬 전극(ALE3)의 제2 전극층(CMTL3)이 식각될 수 있다. 또한, 분리 영역(SPA)에서, 제1 정렬 전극(ALE5)의 제2 전극층(CMTL5)이 식각되어 제5 컨택부(CNT5)가 형성될 수 있다. 유사하게, 패드 영역(PDA)에서 패드 연결 전극(ALEP)의 제2 전극층(CMTLP)에 개구(또는, 컨택홀)이 형성될 수 있다.
이후, 도 7d에 도시된 바와 같이, 제2 절연막(INS2)을 커버하도록, 패시베이션막(PSV) 상에 전극층(ELT0)이 전면적으로 형성되고, 도 7e에 도시된 제1 화소 전극(ELT1), 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4, 도 4 참고))을 형성하기 위한 마스크(PR)(또는, 포토레지스트 패턴)가 전극층(ELT0) 상에 형성될 수 있다. 또한, 분리 영역(SPA)에서 제1 화소 전극(ELT1, 도 7e 참고)을 위한 마스크(PR)와, 패드 영역(PDA)에서 패드 전극(ELTP, 도 7e 참고)을 위한 마스크(PR)도 형성될 수 있다.
이후, 마스크(PR)를 기준으로 전극층(ELT0)을 식각하여, 도 7e에 도시된 바와 같이, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4, 도 4 참고)), 및 패드 전극(ELTP)이 형성될 수 있다. 앞서 설명한 바와 같이, 제1 화소 전극(ELT1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5)의 제1 전극층(RMTL5)의 상면 및 제2 전극층(CMTL5)의 측면과 접촉하며, 제1 화소 전극(ELT1)의 접촉 저항이 감소될 수 있다. 유사하게, 패드 전극(ELTP)은 제1 및 제2 절연막들(INS1, INS2) 및 패드 연결 전극(ALEP)의 제2 전극층(CMTLP)을 관통하는 개구(또는, 컨택홀)를 통해 패드 연결 전극(ALEP)의 제1 전극층(RMTLP)의 상면과 제2 전극층(CMTLP)의 측면과 접촉하며, 패드 전극(ELTP)의 접촉 저항이 감소될 수 있다.
이후, 도 7f에 도시된 바와 같이, 제1 화소 전극(ELT1), 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4, 도 4 참고))을 커버하도록 제3 절연막(INS3)이 형성될 수 있다. 앞서 설명한 바와 같이, 제3 절연막(INS3)은 발광 영역(EA) 내에서 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))이 제3 및 제5 화소 전극들(ELT3, ELT5)과 직접적으로 연결되는 것(즉, 단락 회로가 발생하는 것)을 방지하기 위한 구성으로, 제3 절연막(INS3)은 제1 화소 전극(ELT1) 및 제2 화소 전극(ELT2)(및 제4 화소 전극(ELT4))을 커버할 수 있다.
상호 다른 투명 도전층들 간의 단락 회로의 이슈가 없는 분리 영역(SPA)에서, 제3 절연막(INS3)은 제1 화소 전극(ELT1)을 커버하지 않거나 배치되지 않을 수 있으며, 유사하게, 패드 영역(PDA)에서 제3 절연막(INS3)은 패드 연결 전극(ELTP)을 커버하지 않을 수도 있다.
이후, 도 7g에 도시된 바와 같이, 제3 화소 전극(ELT3) 및 제5 화소 전극(ELT5)이 형성될 수 있다. 도 7d를 참조하여 설명한 방식과 유사하게, 패시베이션막(PSV) 상에 전극층이 전면적으로 형성되고, 제3 화소 전극(ELT3), 및 제5 화소 전극(ELT5)에 대응하는 마스크가 형성되며, 상기 마스크를 이용하여 상기 전극층을 식각함으로써, 제3 화소 전극(ELT3), 및 제5 화소 전극(ELT5)이 형성될 수 있다.
한편, 제3 화소 전극(ELT3)을 형성하기 위해 상기 전극층을 식각하는 과정에서, 제거 영역(RA) 내 제3 정렬 전극(ALE3)의 제1 전극층(RMTL3)이 제거될 수 있다. 이 경우, 도 4를 참조하여 설명한 바와 같이, 제3 정렬 전극(ALE3)은 분리 영역(SPA)에서 인접 화소(PXL)의 제3 정렬 전극(ALE3)으로부터 완전히 분리될 수 있다. 즉, 제3 화소 전극(ELT3)의 형성과 동시에 제1 내지 제4 정렬 전극들(ALE1~ALE4)에 대한 분리가 이루어질 수 있다.
제3 정렬 전극(ALE3)과 유사하게, 상기 전극층을 식각하는 과정에서, 제1, 제2, 및 제4 정렬 전극들(ALE1, ALE2, ALE4, 도 4 참고)은 인접 화소(PXL)의 제1, 제2, 및 제4 정렬 전극들(ALE1, ALE2, ALE4)로부터 완전히 분리될 수 있다.
상술한 바와 같이, 제1 및 제2 절연막들(INS1, INS2)과 제2 전극층을 하나의 마스크를 이용하여 일괄 식각함으로써, 표시 장치의 제조 공정에서 이용되는 마스크의 개수가 감소되고, 제조 공정이 보다 단순화될 수 있다.
도 8a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다. 도 8a에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 하부 금속층(BML)을 포함하지 않는 임의의 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제2 트랜지스터(M2))가 도시되었다. 도 8b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다. 도 8b에는 컨택부를 포함한 화소(PXL_1)의 단면이 도시되었다. 또한, 도 8b에는 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 컨택부(CNT1)를 통해 제1 연결 전극(ALE5_1)에 연결되며 하부 금속층(BML)을 포함하는 트랜지스터(M)(일 예로, 도 3a 내지 도 3c의 제1 트랜지스터(M1))가 도시되었으며, 상기 회로층(PCL)에 배치될 수 있는 배선의 일 예로서, 제2 컨택부(CNT2)를 통해 제2 정렬 전극(ALE2)에 연결되는 제2 전원선(PL2)이 도시되었다. 도 8c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 다른 실시예를 나타내는 단면도이다.
먼저, 도 2, 도 3a 내지 도 3c, 도 4, 도 5a 내지 도 5c, 및 도 8a 내지 도 8c를 참조하면, 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 및 제1 및 제2 연결 전극들(ALE5_1, ALE6_1)을 제외하고, 도 8a 내지 도 8c의 화소(PXL_1)는 도 5a 내지 도 5c의 화소(PXL)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
패턴들(BNP)의 상부에는 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)이 배치될 수 있다. 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)은 각각의 발광 영역(EA)에서 서로 이격되도록 배치될 수 있다. 제1 및 제2 연결 전극들(ALE5_1, ALE6_1)은 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)과 동일한 공정을 통해 형성될 수 있다.
실시예들에서, 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 각각은 복수의 전극층들을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 각각은 제1 전극층 및 제2 전극층을 포함할 수 있다. 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 반사율을 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가질 수 있다. 즉, 제1 전극층 및 제2 전극층 중 하나는 발광 소자들(LD)로부터 방출되는 광을 제3 방향(DR3)(또는, 표시 장치의 화상 표시 방향)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질로 이루어지고, 제1 전극층 및 제2 전극층 중 다른 하나는 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질을 포함할 수 있다.
실시예들에서, 제1 전극층들(RMTL1_1~RMTL6_1)은 상대적으로 큰 반사율을 가지며, 제2 전극층들(CMTL1_1~CMTL6_1)은 상대적으로 큰 전기전도도를 가질 수 있다. 도 5a 내지 도 5c에서 제1 전극층들(RMTL1~RMTL6) 상에 제2 전극층들(CMTL1~CMTL6)이 배치되나, 도 8a 내지 도 8c에서는 제2 전극층들(CMTL1_1~CMTL6_1) 상에 제1 전극층들(RMTL1_1~RMTL6_1)이 배치될 수 있다. 예를 들어, 제1 전극층들(RMTL1_1~RMTL6_1)은 알루미늄(Al)을 포함하고, 제2 전극층들(CMTL1_1~CMTL6_1)은 티타늄(Ti) 또는 몰리브덴(Mo)을 포함할 수 있다.
일 실시예에서, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에는 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)을 노출시키는 제5 컨택부(CNT5)가 형성될 수 있다. 이 경우, 도 8b에 도시된 바와 같이, 제1 화소 전극(ELT1_1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)의 상면과 접촉하며, 또한 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)의 측면과 접촉할 수 있다. 제1 화소 전극(ELT1_1)과 제1 연결 전극(ALE5_1) 간의 접촉 면적의 증가와 제2 전극층(CMTL5_1)의 상대적으로 큰 전기전도도에 의해, 제1 화소 전극(ELT1_1)과 제1 연결 전극(ALE5_1) 간의 접촉 저항 및 저항-커패시턴스가 감소할 수 있다.
유사하게, 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)에는 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)을 노출시키는 제6 컨택부(CNT6)가 형성될 수 있다. 이 경우, 도 8b에 도시된 바와 같이, 제2 화소 전극(ELT2_1)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)의 상면과 접촉하며, 또한 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)의 측면과 접촉할 수 있다.
일 실시예에서, 제1 전극층들(RMTL1_1~RMTL6_1)은 제2 전극층들(CMTL1_1~CMTL6_1)과 실질적으로 완전 중첩할 수 있다. 도 5a 내지 도 5c를 참조하여 설명한 제2 전극층들(CMTL1~CMTL6)의 일부는 제1 전극층들(RMTL1~RMTL6) 중 일부를 노출시키도록 선택적으로 식각되나, 도 8a 내지 도 8c에서 제1 전극층들(RMTL1_1~RMTL6_1)은 제5 및 제6 컨택부들(CNT5, CNT6)을 제외하고 제2 전극층들(CMTL1_1~CMTL6_1)과 중첩할 수 있다. 상대적으로 큰 반사율을 가지는 제1 전극층들(RMTL1_1~RMTL6_1)이 제2 전극층들(CMTL1_1~CMTL6_1) 상에 배치되므로, 제1 전극층들(RMTL1_1~RMTL6_1)(또는 제2 전극층들(CMTL1_1~CMTL6_1))에 대한 선택적인 식각이 요구되지 않을 수 있다.
제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 정렬 전극들(ALE)의 상에는 제1 절연막(INS1)이 배치될 수 있다. 제1 절연막(INS1)은 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 정렬 전극들(ALE)을 커버하도록 패시베이션막(PSV) 상에 전면적으로 배치될 수 있다. 제1 절연막(INS1) 상에는 뱅크(BNK)가 배치될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역과 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역에서, 제1 절연막(INS1) 상에 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)이 배치될 수 있다.
제3 화소 전극(ELT3_1)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3_1)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 즉, 제3 화소 전극(ELT3_1)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제5 화소 전극(ELT5_1)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5_1)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 즉, 제5 화소 전극(ELT5_1)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다. 제5 화소 전극(ELT5_1)은 제4 정렬 전극(ALE4_1)과 전기적으로 연결되지 않을 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 제5 화소 전극(ELT5_1)은 제1 절연막(INS1)을 관통하는 컨택홀을 통해 제4 정렬 전극(ALE4_1)과 접촉할 수도 있다.
제3 절연막(INS3)은 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1) 상에 배치될 수 있다. 제3 절연막(INS3)은 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)을 커버하며, 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)이 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4, 도 4 참고))과 직접적으로 연결되는 것(즉, 단락 회로가 발생하는 것)을 방지할 수 있다. 즉, 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)은 제3 절연막(INS3)을 통해 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4))으로부터 이격될 수 있다.
도 8c에 도시된 바와 같이, 제3 절연막(INS3)(및 제2 절연막(INS2))은 분리 영역(SPA) 내에 배치되지 않을 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 도 5c에 도시된 바와 같이, 제3 절연막(INS3)(및/또는, 제2 절연막(INS2))은 분리 영역(SPA) 내에 배치될 수도 있다.
제3 절연막(INS3) 상에 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4, 도 4 참고))이 배치될 수 있다.
제1 화소 전극(ELT1_1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1) 상에 배치될 수 있다. 제1 화소 전극(ELT1_1)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1)을 전기적으로 연결할 수 있다. 제1 화소 전극(ELT1_1)은 제1 절연막(INS1) 및 제3 절연막(INS3)에 의해 제1 정렬 전극(ALE1_1)으로부터 이격되며 제1 정렬 전극(ALE1_1)에 전기적으로 연결되지 않을 수 있다.
제2 화소 전극(ELT2_1)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1) 상에 배치될 수 있다. 제2 화소 전극(ELT2_1)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1)을 전기적으로 연결할 수 있다. 제2 화소 전극(ELT2_1)은 제1 절연막(INS1) 및 제3 절연막(INS3)에 의해 제2 정렬 전극(ALE2_1)으로부터 이격되며 제2 정렬 전극(ALE2_1)에 전기적으로 연결되지 않을 수 있다.
상술한 바와 같이, 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1) 및 제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 각각은 순차 적층된 제2 전극층 및 제1 전극층을 포함하는 다중막 구조를 가지고, 제2 전극층은 상대적으로 큰 전기전도도를 가지거나 저저항 물질을 포함하며, 제1 전극층 상대적으로 큰 반사율을 가지거나 일정한 반사율을 갖는 물질을 포함할 수 있다. 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에는 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)을 노출시키는 제5 컨택부(CNT5)가 형성되며, 제1 화소 전극(ELT1_1)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)과 제1 연결 전극(ALE5)의 제1 전극층(RMTL5_1)의 측면과 접촉할 수 있다. 따라서, 제1 화소 전극(ELT1_1) 및 제1 연결 전극(ALE5_1) 사이의 접촉 저항이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
도 8d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 다른 실시예를 나타내는 단면도이다. 도 8d에는 도 6b에 대응하는 도면이 도시되었다.
도 6a, 도 6b, 및 도 8d를 참조하면, 패드 연결 전극(ALEP_1)을 제외하고, 도 8d의 패드(PAD_1)는 도 6b의 패드(PAD)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
패드(PAD_1)는 패드 연결 전극(ALEP_1) 및 패드 전극(ELTP_1)을 포함할 수 있다. 패드 연결 전극(ALEP_1)은 순차 적층된 제2 전극층(CMTLP_1) 및 제1 전극층(RMTLP_1)을 포함할 수 있다.
제2 전극층(CMTLP_1)은 패시베이션막(PSV) 및 제2 금속층(MTL2) 상에 배치되고, 제1 전극층(RMTLP_1)은 제2 전극층(CMTLP_1) 상에 배치되며, 패드 전극(ELTP_1)은 제1 절연막(INS1) 및 패드 연결 전극(ALEP_1) 상에 배치될 수 있다.
제1 전극층(RMTLP_1)은 제1 연결 전극(ALE5_1, 도 8b 참고)의 제1 전극층(RMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제1 전극층(RMTLP_1)은 알루미늄(Al)을 포함할 수 있다. 제2 전극층(CMTLP_1)은 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP_1)은 티타늄(Ti) 또는 몰리브덴(Mo)을 포함할 수 있다. 패드 전극(ELTP_1)은 제1 화소 전극(ELT1_1, 도 8b 참고)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP_1)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 8b를 참조하여 설명한 제5 컨택부(CNT5)와 유사하게, 제1 전극층(RMTLP_1)에는 제2 전극층(CMTLP_1)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 도 8d에 도시된 바와 같이, 패드 전극(ELTP_1)은 상기 개구(또는, 상기 컨택부)를 통해 제2 전극층(CMTLP_1)의 상면과 접촉하며, 또한 제1 전극층(RMTLP_1)의 측면과 접촉할 수 있다. 이 경우, 도 8b를 참조하여 설명한 바와 같이, 패드 전극(ELTP_1)과 패드 연결 전극(ALEP_1) 간의 접촉 저항(및 저항-커패시턴스 지연)이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
한편, 도 8d에서 패드 전극(ELTP_1) 및 패드 연결 전극(ALEP_1) 사이에 제1 절연막(INS1) 만이 배치되는 것으로 도시되었으나, 이에 한정되는 것은 아니며, 패드 전극(ELTP_1) 및 패드 연결 전극(ALEP_1) 사이에는 제1 절연막(INS1) 이외에 적어도 하나의 절연막(예를 들어, 도 6b에 도시된 제2 절연막(INS2))이 더 배치될 수도 있다.
도 8e는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 또 다른 실시예를 나타내는 단면도이다. 도 8e에는 도 8d에 대응하는 도면이 도시되었다.
도 8d 및 도 8e를 참조하면, 패드 연결 전극(ALEP_2)이 제2 전극층(CMTLP_1)만을 포함한다는 점을 제외하고, 도 8e의 패드(PAD_2)는 도 8d의 패드(PAD_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제2 전극층(CMTLP_1)은 제2 금속층(MTL2)(및 패시베이션막(PSV)) 상에 배치되고, 패드 전극(ELTP_1)은 제2 전극층(CMTLP_1) 상에 배치될 수 있다. 제2 전극층(CMTLP_1)은 제1 연결 전극(ALE5_1, 도 8b 참고)의 제2 전극층(CMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP_1)은 몰리브덴(Mo)을 포함할 수 있다. 패드 전극(ELTP_1)은 제1 화소 전극(ELT1_1, 도 8b 참고)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP_1)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 8d에서는 제1 절연층(INS1)이 패드 연결 전극(ALEP_2)을 부분적으로 커버하면서, 제1 절연층(INS1)과 중첩하는 제1 전극층(RMTLP_1)이 존재할 수 있다. 이와 달리, 도 8e에 도시된 바와 같이, 제1 절연층(INS1_1)이 패드 연결 전극(ALEP_2)을 커버하지 않는 경우, 화소 전극을 형성하는 과정에서(도 9d 및 도 9e 참고) 제1 절연층(INS1_1)에 의해 노출된 제1 전극층이 모두 제거되고, 패드 연결 전극(ALEP_2)는 제2 전극층(CMTLP_1)만을 포함할 수 있다.
실시예에 따라, 제3 절연층(INS3)은 제2 전극층(CMTLP_1) 상에 배치될 수 있으며, 제3 절연층(INS3)에는 제2 전극층(CMTLP_1)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 패드 전극(ELTP_1)은 제3 절연층(INS3)의 개구를 통해 제2 전극층(CMTLP_1)과 접촉할 수 있다. 패드 전극(ELTP_1)이 제2 전극층(CMTLP_1)과 접촉하므로, 패드 전극(ELTP_1)과 패드 연결 전극(ALEP_2) 간의 접촉 저항(및 저항-커패시턴스 지연)이 감소되고, 접촉 저항에 기인한 불량이 완화되거나 방지될 수 있다.
도 9a 내지 도 9g는 도 2의 표시 장치를 제조하는 방법의 다른 실시예를 설명하기 위한 단면도들이다. 도 9a 내지 도 9g 각각에는 도 8a, 도 8c, 및 도 8d에 대응하는 단면이 도시되었다. 도 9a 내지 도 9g 각각에는 표시층(DPL, 도 8a 참고)을 중심으로 표시 장치(DD, 도 2 참고)가 간략하게 도시되었다.
먼저 도 2, 도 4, 도 6a, 도 8a, 도 8b, 도 8c, 도 8d, 및 도 9a를 참조하면, 패시베이션막(PSV) 상에 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3)이 형성되고, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 및 패시베이션막(PSV) 상에 제1 전극층 및 제2 전극층이 순차적으로 형성되거나 패터닝될 수 있다.
제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1), 제1 연결 전극(ALE5_1), 및 패드(PAD_1)의 제1 및 제2 전극층들(RMTLP_1, CMTLP_1)의 배치 위치는 도 4 및 도 8a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
이후, 도 9b에 도시된 바와 같이, 제1 내지 제3 패턴들(BNP1~BNP3) 사이에 제1 절연막(INS1)이 형성되거나 패터닝될 수 있다. 제1 절연막(INS1)은 발광 영역(EA) 전체를 커버하도록 형성될 수 있다. 분리 영역(SPA)에서는 제거 영역(RA) 및 컨택부에 대응하는 절연막(INS1)의 부분들이 제거되고, 패드 영역(PDA)에서도 컨택부에 대응하는 절연막(INS1)의 일부가 제거될 수 있다.
도 9c에 도시된 바와 같이, 제1 절연막(INS1)(또는, 패시베이션막(PSV)) 상에 뱅크(BNK)가 형성되고, 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬되며, 발광 소자들(LD) 상에 제2 절연막(INS2)이 형성되거나 패터닝 될 수 있다.
발광 소자들(LD)은 제1 및 제3 정렬 전극들(ALE1_1, ALE3_1) 사이와 제2 및 제4 정렬 전극들(ALE2_1, ALE4_1) 사이에 배열될 수 있다.
이후, 도 9d에 도시된 바와 같이, 제2 절연막(INS2)을 커버하도록, 패시베이션막(PSV) 상에 전극층(ELT0)이 전면적으로 형성되고, 도 9e에 도시된 제3 화소 전극(ELT3_1), 제5 화소 전극(ELT5_1)을 형성하기 위한 마스크(PR)(또는, 포토레지스트 패턴)가 전극층(ELT0) 상에 형성될 수 있다. 분리 영역(SPA)과 패드 영역(PDA)에서는 별도의 마스크가 형성되지 않을 수 있다.
이후, 마스크(PR)를 기준으로 전극층(ELT0)을 식각하여, 도 9e에 도시된 바와 같이, 제3 화소 전극(ELT3_1), 제5 화소 전극(ELT5_1)이 형성될 수 있다. 실시예에 따라, 제1 절연막(INS1)에 제3 정렬 전극(ALE3_1)을 노출시키는 컨택홀이 형성된 경우, 제3 화소 전극(ELT3_1)은 상기 컨택홀을 통해 제3 정렬 전극(ALE3_1)에 접촉할 수 있다. 유사하게, 제5 화소 전극(ELT5_1)도 컨택홀을 통해 제4 정렬 전극(ALE4_1)에 접촉할 수도 있다.
일 실시예에서, 전극층(ELT0)을 식각하는 과정에서, 분리 영역(SPA)에서 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)이 부분적으로 식각될 수 있다. 유사하게, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)이 부분적으로 식각되어 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에 제5 컨택부(CNT5)가 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
다른 실시예에서, 제1 절연막(INS1), 뱅크(BNK), 및 제2 절연막(INS2)을 형성하기 위한 현상 및 세정 공정들을 거치면서, 외부로 노출된 전극층이 단계적으로 식각될 수 있다. 예를 들어, 상기 현상 및 세정 공정들을 거치면서, 분리 영역(SPA)에서 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)의 일 부분(즉, 제거 영역(RA)에 대응하는 부분)이 단계적으로 식각될 수 있다. 유사하게, 상기 현상 및 세정 공정들을 거치면서, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)(즉, 제5 컨택부(CNT5)에 대응하는 부분)이 단계적으로 식각될 수 있다. 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)과 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)을 제외한 나머지 전극층이 식각되지 않도록, 도 9b에 도시된 바와 같이, 제1 절연막(INS1)은 발광 영역(EA) 내에 실질적으로 전면적으로 배치될 수도 있다.
이후, 도 9f에 도시된 바와 같이, 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)을 커버하도록 제3 절연막(INS3)이 형성될 수 있다.
이후, 도 9g에 도시된 바와 같이, 제1 화소 전극(ELT1_1), 제2 화소 전극(ELT2_1)(및 제4 화소 전극(ELT4, 도 4 참고)), 및 패드 전극(ELTP_1)이 형성될 수 있다. 도 9d를 참조하여 설명한 방식과 동일하게, 패시베이션막(PSV) 상에 전극층이 전면적으로 형성되고, 제1 화소 전극(ELT1_1), 제2 화소 전극(ELT2_1), 및 패드 전극(ELTP_1)에 대응하는 마스크가 형성되며, 상기 마스크를 이용하여 상기 전극층을 식각함으로써, 제1 화소 전극(ELT1_1), 제2 화소 전극(ELT2_1), 및 패드 전극(ELTP_1)이 형성될 수 있다. 앞서 설명한 바와 같이, 제5 컨택부(CNT5)를 통해 제1 화소 전극(ELT1_1)은 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)의 상면 및 제1 전극층(RMTL5_1)의 측면과 접촉하며, 제1 화소 전극(ELT1_1)의 접촉 저항이 감소될 수 있다. 유사하게, 패드 전극(ELTP_1)은 제1 절연막들(INS1) 및 패드 연결 전극(ALEP_1)의 제1 전극층(RMTLP_1)을 관통하는 개구(또는, 컨택홀)를 통해 패드 연결 전극(ALEP_1)의 제2 전극층(CMTLP_1)의 상면과 제1 전극층(RMTLP_1)의 측면과 접촉하며, 패드 전극(ELTP_1)의 접촉 저항이 감소될 수 있다.
한편, 제1 화소 전극(ELT1_1)을 형성하기 위해 상기 전극층을 식각하는 과정에서, 제거 영역(RA) 내 제3 정렬 전극(ALE3_1)의 제2 전극층(CMTL3_1)이 제거될 수 있다. 이 경우, 도 8c를 참조하여 설명한 바와 같이, 제3 정렬 전극(ALE3_1)은 분리 영역(SPA)에서 인접 화소(PXL)의 제3 정렬 전극(ALE3_1)으로부터 완전히 분리될 수 있다. 즉, 제1 화소 전극(ELT1_1)의 형성과 동시에 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)에 대한 분리가 이루어질 수 있다.
도 10a는 도 4의 Ⅰ-Ⅰ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다. 도 10a에는 도 8a에 대응하는 도면이 도시되었다. 도 10b는 도 4의 Ⅱ-Ⅱ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다. 도 10b에는 도 8b에 대응하는 도면이 도시되었다. 도 10c는 도 4의 Ⅲ-Ⅲ'선에 따른 화소의 또 다른 실시예를 나타내는 단면도이다.
먼저, 도 2, 도 3a 내지 도 3c, 도 4, 도 8a 내지 도 8c, 및 도 10a 내지 도 10c를 참조하면, 제1, 제2, 제4, 및 제5 화소 전극들(ELT1_2~ELT5_2)을 제외하고, 도 10a 내지 도 10c의 화소(PXL_2)는 도 8a 내지 도 8c의 화소(PXL_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제1 내지 제3 패턴들(BNP1~BNP3)의 상부에는 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)이 배치될 수 있다. 제1 및 제2 연결 전극들(ALE5_1, ALE6_1)은 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)과 동일한 공정을 통해 형성될 수 있다.
제1 및 제2 연결 전극들(ALE5_1, ALE6_1) 및 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1)은 순차 적층된 제2 전극층들(CMTL1_1~CMTL6_1) 및 제1 전극층들(RMTL1_1~RMTL6_1)을 포함할 수 있다. 제1 전극층들(RMTL1_1~RMTL6_1)은 상대적으로 큰 반사율을 가지며, 제2 전극층들(CMTL1_1~CMTL6_1)은 상대적으로 큰 전기전도도를 가질 수 있다. 예를 들어, 제1 전극층들(RMTL1_1~RMTL6_1)은 알루미늄(Al)을 포함하고, 제2 전극층들(CMTL1_1~CMTL6_1)은 몰리브덴(Mo)을 포함할 수 있다.
제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)에는 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)을 노출시키는 제5 컨택부(CNT5)가 형성될 수 있다. 이 경우, 도 10b에 도시된 바와 같이, 제1 화소 전극(ELT1_2)은 제5 컨택부(CNT5)를 통해 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)의 상면과 접촉하며, 또한 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)의 측면과 접촉할 수 있다.
유사하게, 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)에는 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)을 노출시키는 제6 컨택부(CNT6)가 형성될 수 있다. 이 경우, 도 10b에 도시된 바와 같이, 제2 화소 전극(ELT2_2)은 제6 컨택부(CNT6)를 통해 제2 연결 전극(ALE6_1)의 제2 전극층(CMTL6_1)의 상면과 접촉하며, 또한 제2 연결 전극(ALE6_1)의 제1 전극층(RMTL6_1)의 측면과 접촉할 수 있다.
제1 및 제2 연결 전극들(ALE5, ALE6) 및 정렬 전극들(ALE)의 상에는 제1 절연막(INS1)이 배치될 수 있다. 제1 절연막(INS1) 상에는 뱅크(BNK)가 배치될 수 있다.
제1 및 제2 패턴들(BNP1, BNP2) 사이의 영역과 제2 및 제3 패턴들(BNP2, BNP3) 사이의 영역에서, 제1 절연막(INS1) 상에 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)의 일 영역 상에는, 제2 절연막(INS2)이 배치될 수 있다.
제1 화소 전극(ELT1_2)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1) 상에 배치될 수 있다. 제1 화소 전극(ELT1_2)은 제1 발광 소자(LD1)의 제1 단부와 제1 연결 전극(ALE5_1)을 전기적으로 연결할 수 있다.
제2 화소 전극(ELT2_2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1) 상에 배치될 수 있다. 제2 화소 전극(ELT2_2)은 제4 발광 소자(LD4)의 제2 단부와 제2 연결 전극(ALE6_1)을 전기적으로 연결할 수 있다.
제3 절연막(INS3)은 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)(및 제4 화소 전극(ELT4, 도 4 참고)) 상에 배치될 수 있다. 제3 절연막(INS3)은 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)을 커버하며, 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 제3 화소 전극(ELT3_1) 및 제5 화소 전극(ELT5_1)과 직접적으로 연결되는 것(즉, 단락 회로가 발생하는 것)을 방지할 수 있다.
도 10c에 도시된 바와 같이, 제3 절연막(INS3)은 분리 영역(SPA) 내에 배치되지 않을 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 도 5c에 도시된 바와 같이, 제3 절연막(INS3)은 분리 영역(SPA) 내에 배치될 수도 있다.
제3 절연막(INS3) 상에 제3 화소 전극(ELT3_2) 및 제5 화소 전극(ELT5_2)이 배치될 수 있다.
제3 화소 전극(ELT3_2)은 제1 발광 소자(LD1)의 제2 단부 상에 배치되며, 제1 발광 소자(LD1)의 제2 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제3 화소 전극(ELT3_2)은 제2 발광 소자(LD2)의 제1 단부 상에 배치되며, 제2 발광 소자(LD2)의 제1 단부와 접촉할 수 있다. 즉, 제3 화소 전극(ELT3_2)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 전기적으로 연결할 수 있다.
제5 화소 전극(ELT5_2)은 제4 발광 소자(LD4)의 제1 단부 상에 배치되며, 제4 발광 소자(LD4)의 제1 단부와 접촉할 수 있다. 또한, 도 4를 참조하여 설명한 바와 같이, 제5 화소 전극(ELT5_2)은 제3 발광 소자(LD3)의 제2 단부 상에 배치되며, 제3 발광 소자(LD3)의 제2 단부와 접촉할 수 있다. 즉, 제5 화소 전극(ELT5_1)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 전기적으로 연결할 수 있다.
도 8a 내지 도 8c에서는 제3 절연층(INS3) 상에 배치되는 제1 화소 전극(ELT1_1) 및 제2 화소 전극(ELT2_1)이 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)를 통해 제1 연결 전극(ALE5_1) 및 제2 연결 전극(ALE6_1)에 접촉하고, 도 10a 내지 도 10c에서는 제3 절연층(INS3) 하부에 배치되는 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)를 통해 제1 연결 전극(ALE5_1) 및 제2 연결 전극(ALE6_1)에 접촉할 수 있다.
도 10d는 도 6a의 Ⅴ-Ⅴ'선에 따른 패드의 또 다른 실시예를 나타내는 단면도이다. 도 10d에는 도 8d에 대응하는 도면이 도시되었다.
도 8d 및 도 10d를 참조하면, 패드 전극(ELTP_1)을 제외하고, 도 10d의 패드(PAD_2)는 도 8d의 패드(PAD_1)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
패드(PAD_1)는 패드 연결 전극(ALEP_1) 및 패드 전극(ELTP_1)을 포함할 수 있다. 패드 연결 전극(ALEP_1)은 순차 적층된 제2 전극층(CMTLP_1) 및 제1 전극층(RMTLP_1)을 포함할 수 있다.
패드(PAD_2)는 패드 연결 전극(ALEP_1) 및 패드 전극(ELTP_2)을 포함할 수 있다. 패드 연결 전극(ALEP_1)은 순차 적층된 제2 전극층(CMTLP_1) 및 제1 전극층(RMTLP_1)을 포함할 수 있다.
제2 전극층(CMTLP_1)은 패시베이션막(PSV) 및 제2 금속층(MTL2) 상에 배치되고, 제1 전극층(RMTLP_1)은 제2 전극층(CMTLP_1) 상에 배치되며, 패드 전극(ELTP_2)은 제1 절연막(INS1) 및 패드 연결 전극(ALEP_1) 상에 배치될 수 있다.
제1 전극층(RMTLP_1)은 제1 연결 전극(ALE5_1, 도 10b 참고)의 제1 전극층(RMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제1 전극층(RMTLP_1)은 알루미늄(Al)을 포함할 수 있다. 제2 전극층(CMTLP_1)은 제1 연결 전극(ALE5_1)의 제2 전극층(CMTL5_1)과 동일한 공정을 통해 형성되며, 예를 들어, 제2 전극층(CMTLP_1)은 몰리브덴(Mo)을 포함할 수 있다.
패드 전극(ELTP_2)은 제1 화소 전극(ELT1_2, 도 10b 참고)과 동일한 공정을 통해 형성되며, 예를 들어, 패드 전극(ELTP_2)은 인듐 주석 산화물(indium tin oxide, ITO)과 같은 투명 도전 물질을 포함할 수 있다.
도 10b를 참조하여 설명한 제5 컨택부(CNT5)와 유사하게, 제1 전극층(RMTLP_1)에는 제2 전극층(CMTLP_1)을 노출시키는 개구 또는 컨택부가 형성될 수 있다. 이 경우, 도 10d에 도시된 바와 같이, 패드 전극(ELTP_2)은 상기 개구(또는, 상기 컨택부)를 통해 제2 전극층(CMTLP_1)의 상면과 접촉하며, 또한 제1 전극층(RMTLP_1)의 측면과 접촉할 수 있다.
도 11a 내지 도 11e는 도 2의 표시 장치를 제조하는 방법의 또 다른 실시예를 설명하기 위한 단면도들이다. 도 11a 내지 도 11e 각각에는 도 10a 내지 도 10d에 대응하는 단면이 도시되었다. 도 11a 내지 도 11e 각각에는 표시층(DPL, 도 10a 참고)을 중심으로 표시 장치(DD, 도 2 참고)가 간략하게 도시되었다.
먼저 도 2, 도 4, 도 6a, 도 9a, 도 9b, 도 10a 내지 도 10d, 및 도 11a를 참조하면, 패시베이션막(PSV) 상에 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3)이 형성되고, 제1, 제2, 및 제3 패턴들(BNP1, BNP2, BNP3) 및 패시베이션막(PSV) 상에 제1 전극층 및 제2 전극층이 순차적으로 형성되거나 패터닝될 수 있다. 제1 내지 제4 정렬 전극들(ALE1_1~ALE4_1), 제1 연결 전극(ALE5_1), 및 패드(PAD_2)의 제1 및 제2 전극층들(RMTLP_1, CMTLP_1)의 배치 위치는 도 4 및 도 10a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
제1 내지 제3 패턴들(BNP1~BNP3) 사이에 제1 절연막(INS1)이 형성되거나 패터닝될 수 있다. 제1 절연막(INS1)은 발광 영역(EA) 전체를 커버하도록 형성될 수 있다. 분리 영역(SPA)에서는 제거 영역(RA) 및 컨택부에 대응하는 절연막(INS1)의 부분들이 제거되고, 패드 영역(PDA)에서도 컨택부에 대응하는 절연막(INS1)의 일부가 제거될 수 있다.
실시예들에서, 제1 절연막(INS1)의 일부를 제거하는 과정에서, 제1 절연막(INS1)에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)(즉, 분리 영역(SPA)에서의 제거 영역(RA) 및 컨택부와, 패드 영역(PDA)에서의 컨택부에 대응하는 부분)이 부분적으로 제거될 수 있다. 예를 들어, 제1 절연막(INS1)의 식각에 이용되는 화학용액이나 가스에 노출되는 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수 있고, 또한, 식각 후 세정 과정에서(예를 들어, 유기 세정에 의해) 제1 절연막(INS1)에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수도 있다.
이후, 도 11b에 도시된 바와 같이, 제1 절연막(INS1)(또는, 패시베이션막(PSV)) 상에 뱅크(BNK)가 형성될 수 있다.
일 실시예에서, 뱅크(BNK)를 형성하는 과정에서, 제1 절연막(INS1)의 일부를 제거하는 과정에서와 유사하게, 제1 절연막(INS1)에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수 있다.
이후, 도 11c에 도시된 바와 같이, 제1 절연막(INS1) 상에 발광 소자들(LD)이 공급 및 정렬되며, 발광 소자들(LD) 상에 제2 절연막(INS2)이 형성되거나 패터닝 될 수 있다.
일 실시예에서, 제2 절연막(INS2)을 패터닝하는 과정에서, 제1 절연막(INS1)의 일부를 제거하는 과정에서와 유사하게, 제2 절연막(INS2)(및 제1 절연막(INS1))에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 부분적으로 제거될 수 있다.
일 실시예에서, 제1 절연막(INS1), 뱅크(BNK), 및 제2 절연막(INS2)을 형성하기 위한 현상 및 세정 공정들을 거치면서, 제1 절연막(INS1)(및 제2 절연막(INS2))에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)이 단계적으로 제거되고, 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)에 제2 전극층들(CMTL3_1, CMTL5_1, CMTLP_1)을 노출시키는 컨택부 또는 개구가 형성될 수 있다. 예를 들어, 상기 현상 및 세정 공정들을 거치면서, 분리 영역(SPA)에서 제3 정렬 전극(ALE3_1)의 제1 전극층(RMTL3_1)의 일 부분(즉, 제거 영역(RA)에 대응하는 부분)이 단계적으로 식각될 수 있다. 유사하게, 상기 현상 및 세정 공정들을 거치면서, 제1 연결 전극(ALE5_1)의 제1 전극층(RMTL5_1)(즉, 제5 컨택부(CNT5)에 대응하는 부분)이 단계적으로 식각될 수 있다.
이후, 도 11d에 도시된 바와 같이, 제2 절연막(INS2)을 커버하도록, 패시베이션막(PSV) 상에 전극층(ELT0)이 전면적으로 형성되고, 도 10e에 도시된 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)(및 제4 화소 전극(ELT4, 도 4 참고))을 형성하기 위한 마스크(PR)(또는, 포토레지스트 패턴)가 전극층(ELT0) 상에 형성될 수 있다. 분리 영역(SPA)에서는 별도의 마스크가 형성되지 않을 수 있다.
이후, 마스크(PR)를 기준으로 전극층(ELT0)을 식각하여, 도 11e에 도시된 바와 같이, 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 형성될 수 있다.
이후, 도 7f를 참조하여 설명한 바와 같이, 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)을 커버하도록 제3 절연막(INS3)이 형성되고, 이후, 도 7g를 참조하여 설명한 바와 같이, 제3 절연막(INS3) 상에 제3 화소 전극(ELT3_2) 및 제5 화소 전극(ELT5_2)이 형성되며, 이에 따라, 도 10a 내지 도 10c의 화소(PXL_2) 및 도 10d의 패드(PAD_2)가 형성될 수 있다.
상술한 바와 같이, 제1 절연막(INS1), 뱅크(BNK), 및 제2 절연막(INS2)을 형성하기 위한 현상 및 세정 공정들을 통해 제1 절연막(INS1)(및 제2 절연막(INS2))에 의해 노출된 제1 전극층들(RMTL3_1, RMTL5_1, RMTLP_1)을 제거함으로써, 도 10b에 도시된 바와 같이, 제3 절연층(INS3) 하부에 배치되는 제1 화소 전극(ELT1_2) 및 제2 화소 전극(ELT2_2)이 제5 컨택부(CNT5) 및 제6 컨택부(CNT6)를 통해 제1 연결 전극(ALE5_1) 및 제2 연결 전극(ALE6_1)에 접촉하며, 도 10d에 도시된 바와 같이, 제1 화소 전극(ELT1_2)과 동일한 공정을 통해 형성되는 패드 전극(ELTP_2)이 제2 전극층(CMTLP_1)의 상면 및 제1 전극층(RMTLP_1)의 측면과 접촉할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
ALE: 정렬 전극
ALE1~ALE4: 제1 내지 제4 정렬 전극들
ALE5, ALE6: 제1 및 제2 연결 전극들
ALEP: 패드 연결 전극 BNK: 뱅크
BNP: 패턴 BSL: 베이스 층
CNT: 컨택부 CMTL, CMTLP: 제2 전극층
DA: 표시 영역 DD: 표시 장치
DP: 표시 패널 EA: 발광 영역
ELT: 화소 전극들 EMU: 발광부
EP1: 제1 단부 EP2: 제2 단부
INS: 절연막 LD: 발광 소자
M: 트랜지스터 NA: 비표시 영역
NEA: 비발광 영역 PAD: 패드
PDA: 패드 영역 PL: 전원선
PXA: 화소 영역 PXC: 화소 회로
PXL: 화소 RMTL, RMTLP: 제1 전극층
SPA: 분리 영역

Claims (20)

  1. 발광 영역 및 상기 발광 영역을 둘러싸는 비발광 영역;
    상기 발광 영역에서 상호 이격되어 배치되는 제1 패턴 및 제2 패턴;
    상기 제1 패턴 및 상기 제2 패턴 사이에 정렬되는 제1 발광 소자;
    상기 제1 패턴 상에 위치하며 상기 제1 발광 소자의 제1 단부와 마주하는 제1 경사면을 가지는 제1 정렬 전극;
    상기 제1 정렬 전극과 동일한 층에 배치되는 제1 연결 전극;
    상기 제1 발광 소자의 상기 제1 단부에 전기적으로 연결되는 제1 전극;
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극; 및
    상기 비발광 영역에 제공되며 상기 발광 영역을 정의하는 뱅크를 포함하고,
    상기 제1 정렬 전극 및 상기 제1 연결 전극 각각은 순차 적층된 제1 전극층 및 제2 전극층을 포함하며,
    상기 제1 연결 전극의 상기 제2 전극층에는 상기 제1 전극층을 노출시키는 컨택홀이 형성되고,
    상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 전극은 상기 제1 연결 전극을 통해 트랜지스터 또는 전원선과 전기적으로 연결되는, 표시 장치.
  3. 제1 항에 있어서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고,
    상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 큰, 표시 장치.
  4. 제3 항에 있어서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함하는, 표시 장치.
  5. 제3 항에 있어서, 상기 제1 정렬 전극의 상기 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 정렬 전극 및 상기 제1 전극 사이에 배치되는 제1 절연막을 더 포함하고,
    상기 제1 패턴 상에서, 상기 제1 절연막의 측면은 상기 제1 정렬 전극의 상기 제2 전극층의 측면과 동일한 선 상에 위치하는, 표시 장치.
  7. 제3 항에 있어서,
    상기 제2 패턴 상에 위치하며 상기 제1 발광 소자의 상기 제2 단부와 마주하는 제2 경사면을 가지는 제2 정렬 전극을 더 포함하는, 표시 장치.
  8. 제1 항에 있어서,
    상기 비발광 영역을 사이에 두고 상기 발광 영역으로부터 이격된 분리 영역을 더 포함하고,
    상기 분리 영역은 상기 뱅크에 의해 정의되며,
    상기 제1 연결 전극은 상기 분리 영역에 위치하는, 표시 장치.
  9. 제1 항에 있어서, 상기 제2 전극은 절연막을 사이에 두고 상기 제1 전극과 다른 층에 배치되는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 패턴과 상기 제2 패턴의 사이에 정렬된 제2 발광 소자;
    상기 제1 전극과 상기 제2 전극의 사이에 위치하며 상기 제1 및 제2 발광 소자들을 통해 상기 제1 및 제2 전극들의 사이에 전기적으로 연결되는 제3 전극; 및
    상기 제2 패턴의 일 영역과 중첩하는 제3 정렬 전극을 더 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 패턴을 사이에 개재하고 상기 제1 패턴과 마주하는 제3 패턴;
    상기 제3 패턴 상에 위치하는 제4 정렬 전극;
    각각이 상기 제2 패턴과 상기 제3 패턴의 사이에 정렬되는 제3 발광 소자 및 제4 발광 소자;
    상기 제2 및 제3 전극들의 사이에 전기적으로 연결되는 제4 전극; 및
    상기 제2 및 제4 전극들의 사이에 전기적으로 연결되는 제5 전극을 더 포함하는, 표시 장치.
  12. 제1 항에 있어서,
    표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역, 및
    상기 비표시 영역에 형성되는 패드를 더 포함하고,
    상기 표시 영역은 상기 발광 영역 및 상기 비발광 영역을 포함하며,
    상기 패드는 상기 제1 정렬 전극과 동일한 공정을 통해 형성되는 제3 연결 전극, 및 상기 제1 전극과 동일한 공정을 통해 형성되는 패드 전극을 포함하고,
    상기 제3 연결 전극의 제2 전극층에는 제1 전극층을 노출시키는 개구가 형성되며,
    상기 패드 전극은, 상기 개구를 통해 상기 패드 전극의 상기 제1 전극층과, 상기 패드 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치.
  13. 제1 항에 있어서, 상기 제2 전극층의 반사율은 상기 제1 전극층의 반사율보다 크고,
    상기 제1 전극층의 전기전도도는 상기 제2 전극층의 전기전도도보다 큰, 표시 장치.
  14. 제13 항에 있어서, 상기 제2 전극층은 알루미늄을 포함하고, 상기 제1 전극층은 몰리브덴을 포함하는, 표시 장치.
  15. 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계;
    상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -;
    상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 상에 제1 절연막을 형성하는 단계;
    상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연막 상에 제1 발광 소자를 정렬하는 단계;
    상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계;
    상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계; 및
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계를 포함하고,
    상기 제2 절연 패턴을 형성하는 단계는,
    제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 절연 패턴 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함하고,
    상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 제1 전극층의 반사율은 상기 제2 전극층의 반사율보다 크고,
    상기 제2 전극층의 전기전도도는 상기 제1 전극층의 전기전도도보다 큰, 표시 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 제1 전극층은 알루미늄을 포함하고, 상기 제2 전극층은 몰리브덴을 포함하는, 표시 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 제2 절연 패턴을 형성하는 단계는,
    제1 발광 소자를 커버하는 제2 절연막을 형성하는 단계; 및
    상기 제1 절연막, 상기 제2 절연막, 및 상기 제1 정렬 전극의 상기 제2 전극층을 일괄 식각하는 단계를 포함하는, 표시 장치의 제조 방법.
  19. 제18 항에 있어서, 상기 제1 발광 소자의 상기 제1 단부와 마주하는 상기 제1 정렬 전극의 제1 경사면에서, 상기 제2 전극층에 의해 상기 제1 전극층이 노출되는, 표시 장치의 제조 방법.
  20. 베이스층 상에 제1 패턴 및 제2 패턴을 형성하는 단계;
    상기 제1 패턴과 중첩하는 제1 정렬 전극, 상기 제2 패턴과 중첩하는 제2 정렬 전극, 및 제1 연결 전극을 형성하는 단계 - 상기 제1 정렬 전극, 상기 제2 정렬 전극, 및 상기 제1 연결 전극 각각은 제1 전극층 및 상기 제1 전극층 상에 형성되는 제2 전극층을 포함함 -;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 제1 절연 패턴을 형성하는 단계;
    상기 제1 패턴 및 상기 제2 패턴 사이에서, 상기 제1 절연 패턴 상에 제1 발광 소자를 정렬하는 단계;
    상기 제1 발광 소자와 부분적으로 중첩하는 제2 절연 패턴을 형성하는 단계;
    상기 제1 발광 소자의 제2 단부에 전기적으로 연결되는 제2 전극을 형성하는 단계; 및
    상기 제1 발광 소자의 제1 단부에 전기적으로 연결되는 제1 전극을 형성하는 단계를 포함하고,
    상기 제2 전극을 형성하는 단계는,
    전극층을 형성하는 단계; 및
    상기 전극층 및 상기 제1 연결 전극의 상기 제2 전극층을 부분적으로 식각하여 상기 제2 전극 및 상기 제2 전극층의 컨택홀을 형성하는 단계를 포함하고,
    상기 제1 전극은, 상기 컨택홀을 통해 상기 제1 연결 전극의 상기 제1 전극층과, 상기 제1 연결 전극의 상기 제2 전극층의 측면과 접촉하는, 표시 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR101319096B1 (ko) * 2009-02-24 2013-10-17 엘지디스플레이 주식회사 탑 에미션 인버티드형 유기발광 다이오드 표시장치 및 그의제조방법
US9159700B2 (en) * 2012-12-10 2015-10-13 LuxVue Technology Corporation Active matrix emissive micro LED display
KR102299992B1 (ko) * 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR102605335B1 (ko) * 2018-06-27 2023-11-27 삼성디스플레이 주식회사 발광 표시 장치 및 그의 제조 방법
KR102652769B1 (ko) * 2018-10-01 2024-04-02 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200070493A (ko) * 2018-12-07 2020-06-18 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102580167B1 (ko) * 2019-01-09 2023-09-21 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20200088962A (ko) * 2019-01-15 2020-07-24 삼성디스플레이 주식회사 발광 장치 및 이를 포함하는 표시 장치
KR20200103925A (ko) * 2019-02-25 2020-09-03 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

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