KR102299992B1 - 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법 - Google Patents

발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법 Download PDF

Info

Publication number
KR102299992B1
KR102299992B1 KR1020180048079A KR20180048079A KR102299992B1 KR 102299992 B1 KR102299992 B1 KR 102299992B1 KR 1020180048079 A KR1020180048079 A KR 1020180048079A KR 20180048079 A KR20180048079 A KR 20180048079A KR 102299992 B1 KR102299992 B1 KR 102299992B1
Authority
KR
South Korea
Prior art keywords
electrode
light emitting
insulating layer
layer
reflective electrode
Prior art date
Application number
KR1020180048079A
Other languages
English (en)
Other versions
KR20190124359A (ko
Inventor
김대현
조현민
임현덕
강종혁
송근규
이주열
임백현
조성찬
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180048079A priority Critical patent/KR102299992B1/ko
Priority to US17/049,950 priority patent/US11367823B2/en
Priority to JP2020559534A priority patent/JP7089059B2/ja
Priority to CN201880092640.6A priority patent/CN112041989A/zh
Priority to PCT/KR2018/011446 priority patent/WO2019208880A1/ko
Priority to EP18916060.9A priority patent/EP3787027A4/en
Priority to TW108114516A priority patent/TW201946270A/zh
Publication of KR20190124359A publication Critical patent/KR20190124359A/ko
Priority to KR1020210117056A priority patent/KR102471241B1/ko
Application granted granted Critical
Publication of KR102299992B1 publication Critical patent/KR102299992B1/ko
Priority to JP2022093973A priority patent/JP2022123014A/ja
Priority to US17/843,314 priority patent/US11811012B2/en
Priority to KR1020220157717A priority patent/KR102517560B1/ko
Priority to US18/497,954 priority patent/US20240063359A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0095—Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Abstract

발광 장치는, 복수의 단위 발광 영역을 포함한 기판; 및 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층을 포함할 수 있다. 여기서, 각 단위 발광 영역은, 상기 제1 절연층 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나 이상의 발광 소자; 상기 기판 상에 제공되며, 일정 간격 이격된 제1 및 제2 격벽; 상기 제1 격벽 상에 제공된 제1 반사 전극 및 상기 제2 격벽 상에 제공된 제2 반사 전극; 상기 제1 반사 전극 상에 제공되며, 상기 제1 반사 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극; 상기 제2 반사 전극 상에 제공되며, 상기 제2 반사 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극; 및 상기 제1 절연층과 상기 제1 컨택 전극 사이에 제공되며, 평면 상에서 볼 때 상기 제1 및 제2 반사 전극을 둘러싸는 도전 패턴을 포함할 수 있다.

Description

발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법{LIGHT EMITTING DEVICE, DISPLAY DEVICE HAVING THE SAME, AND FABRICATING METHOD THEREOF}
본 발명은 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode, 이하 LED라 함)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 LED를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형의 막대형 LED를 제작하는 기술이 개발되고 있다. 일예로, 막대형 LED는 자발광 표시 장치의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
본 발명은 막대형 LED를 포함하는 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 발광 장치는 복수의 단위 발광 영역을 포함하는 기판; 및 상기 기판 상에 순차적으로 제공된 제1 내지 제4 절연층을 포함할 수 있다. 여기서, 각 단위 발광 영역은, 상기 제1 절연층 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나 이상의 발광 소자; 상기 기판 상에 제공되며, 서로 일정 간격 이격된 제1 및 제2 격벽; 상기 제1 격벽 상에 제공된 제1 반사 전극 및 상기 제2 격벽 상에 제공된 제2 반사 전극; 상기 제1 반사 전극 상에 제공되며, 상기 제1 반사 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극; 상기 제2 반사 전극 상에 제공되며, 상기 제2 반사 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극; 및 상기 제1 절연층과 상기 제1 컨택 전극 사이에 제공되며, 평면 상에서 볼 때 상기 제1 및 제2 반사 전극을 둘러싸는 도전 패턴을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴은 상기 발광 소자를 대응하는 단위 발광 영역 내에 배치되게 할 수 있다.
본 발명의 일 실시예에 있어서, 상기 단위 발광 영역 각각은, 상기 제1 반사 전극에 연결되어 상기 기판의 제1 방향으로 연장된 제1 연결 배선; 및 상기 제2 반사 전극에 연결되어 상기 제1 방향으로 연장된 제2 연결 배선을 더 포함할 수 있다. 여기서, 상기 제1 반사 전극은 상기 제1 연결 배선으로부터 분기되어 상기 제2 반사 전극을 사이에 두고 일정 간격 이격된 제1-1 반사 전극 및 제1-2 반사 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴은, 평면 상에서 볼 때, 상기 제1-1 반사 전극과 상기 제1-2 반사 전극에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층은 상기 기판과 상기 발광 소자 사이, 및 상기 도전 패턴과 상기 제1 반사 전극 사이에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판과 상기 발광 소자 사이에 배치된 상기 제1 절연층은 상기 발광 소자를 지지하고, 상기 도전 패턴과 상기 제1 반사 전극 사이에 배치된 상기 제1 절연층은 상기 제1 반사 전극을 보호할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 장치는 상기 제1 반사 전극 상에 제공되어 상기 제1 반사 전극을 커버하는 제1 캡핑층; 및 상기 제2 반사 전극 상에 제공되어 상기 제2 반사 전극을 커버하는 제2 캡핑층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 절연층은 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 외부로 노출하고, 상기 제3 절연층은 상기 제1 컨택 전극 상에 제공되어 상기 제1 컨택 전극을 보호하며, 상기 제4 절연층은 상기 제2 컨택 전극 상에 제공되어 상기 제2 컨택 전극을 보호할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는, 제1 도전성 도펀트가 도핑된 제1 도전성 반도체층; 제2 도전성 도펀트가 도핑된 제2 도전성 반도체층; 및 상기 제1 도전성 반도체층과 상기 제2 도전성 반도체층 사이에 제공된 활성층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함할 수 있다.
본 발명의 일 실시예에 따른 발광 장치를 구비한 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 표시 영역에 제공되며, 적어도 하나 이상의 트랜지스터들을 포함하는 화소 회로부; 및 상기 화소 회로부 상에 순차적으로 제공된 제1 내지 제4 절연층과, 광이 출사되는 복수의 단위 발광 영역을 포함한 표시 소자층을 포함할 수 있다. 여기서, 각 단위 발광 영역은, 상기 제1 절연층 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나 이상의 발광 소자; 상기 화소 회로부 상에 제공되며, 서로 일정 간격 이격된 제1 및 제2 격벽; 상기 제1 격벽 상에 제공된 제1 반사 전극 및 상기 제2 격벽 상에 제공된 제2 반사 전극; 상기 제1 반사 전극 상에 제공되며, 상기 제1 반사 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극; 상기 제2 반사 전극 상에 제공되며, 상기 제2 반사 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극; 및 상기 제1 절연층과 상기 제1 컨택 전극 사이에 제공되며, 평면 상에서 볼 때, 상기 제1 및 제2 반사 전극을 둘러싸는 도전 패턴을 포함할 수 있다.
상술한 표시 장치는 복수의 단위 발광 영역을 구비한 기판을 제공하는 단계; 상기 단위 발광 영역들 각각에 서로 일정 간격 이격된 제1 및 제2 격벽을 형성하는 단계; 상기 제1 및 제2 격벽을 포함한 상기 기판 상에 제1 반사 전극, 상기 제1 반사 전극과 동일 평면 상에 이격된 제2 반사 전극, 상기 제1 반사 전극에 연결된 제1 정렬 배선, 및 상기 제2 반사 전극에 연결된 제2 정렬 배선을 형성하는 단계; 상기 제1 및 제2 반사 전극 상에 제1 절연 물질층을 형성하는 단계; 상기 제1 반사 전극에 중첩되도록 상기 제1 절연 물질층 상에 도전 패턴을 형성하는 단계; 상기 제1 절연 물질층 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전압을 인가하여 상기 제1 및 제2 반사 전극 사이에 상기 발광 소자들을 자가 정렬시키는 단계; 상기 제1 절연 물질층을 패터닝하여 상기 제1 반사 전극의 일부를 노출하는 제1 절연 물질 패턴을 형성하는 단계; 상기 제1 절연 물질 패턴 상에 제2 절연 물질층을 도포한 후 패터닝하여 각 발광 소자의 제1 단부와, 상기 제1 반사 전극의 일부, 및 상기 도전 패턴을 노출하는 제2 절연 물질 패턴을 형성하는 단계; 상기 기판 상에서 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계; 상기 노출된 각 발광 소자의 제1 단부와 상기 제1 반사 전극을 연결하는 제1 컨택 전극을 형성하는 단계; 상기 제1 컨택 전극 상에 상기 제1 컨택 전극을 커버하는 제3 절연층을 형성하고, 상기 제1 및 제2 절연 물질 패턴을 패터닝하여 각 발광 소자의 제2 단부와 상기 제2 반사 전극을 노출하는 제1 절연층과 제2 절연층을 형성하는 단계; 상기 노출된 각 발광 소자의 제2 단부와 상기 제2 반사 전극을 연결하는 제2 컨택 전극을 형성하는 단계; 및 상기 제2 컨택 전극 상에 상기 제2 컨택 전극을 커버하는 제4 절연층을 형성하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 따르면, 광의 효율을 향상시키면서 불량을 최소화한 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
도 3은 도 1의 막대형 발광 다이오드를 포함한 발광 장치의 단위 발광 영역을 나타내는 평면도이다.
도 4는 도 3의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 막대형 LED(LD)를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 6은 도 5에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다.
도 7은 도 5의 EA1 영역을 확대한 평면도이다.
도 8은 도 7의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 9a 내지 도 9h는 복수의 단위 발광 영역을 포함한 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 10a 내지 도 10m은 도 8에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 11은 도 8에 도시된 제1 및 제2 격벽을 다른 형태로 도시한 도면으로, 도 7의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 막대형 발광 다이오드를 나타내는 사시도이다. 도 1에 있어서, 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명이 이에 한정되지는 않는다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 막대형 발광 다이오드(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다.
일 예로, 상기 막대형 발광 다이오드(LD)는 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다. 이하의 실시예에 있어서, 설명의 편의를 위해 상기 막대형 발광 다이오드(LD)를 "막대형 LED(LD)"로 지칭한다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 상기 막대형 LED(LD)의 연장 방향을 길이 방향이라고 하면, 상기 막대형 LED(LD)는 상기 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 일측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 타측 단부에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED(LD)는 원 기둥 형상으로 제공될 수 있다. 그러나, 여기서 "막대형"이라고 함은 원기둥, 다각 기둥 등과 같이, 상기 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예컨대, 상기 막대형 LED(LD)의 길이는 그 직경보다 클 수 있다.
이러한 막대형 LED(LD)는 일 예로 마이크로 스케일 혹은 나노 스케일 정도의 직경 및/또는 길이를 가질 정도로 작게 제작될 수 있다.
다만, 본 발명의 일 실시예에 의한 상기 막대형 LED(LD)의 크기가 이에 한정되는 것은 아니며, 상기 막대형 LED(LD)가 적용되는 표시 장치의 요구 조건에 부합되도록 상기 막대형 LED(LD)의 크기가 변경될 수도 있다.
상기 제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예컨대, 상기 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 상기 제1 도전성 반도체층(11)을 구성할 수 있다.
상기 활성층(12)은 상기 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 상기 활성층(12)으로 이용될 수 있음을 물론이다.
상기 막대형 LED(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 막대형 LED(LD)가 발광하게 된다.
상기 제2 도전성 반도체층(13)은 상기 활성층(12) 상에 제공되며, 상기 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 상기 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예컨대, 상기 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다.
상기 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 상기 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 상기 막대형 LED(LD)는 상술한 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
또한, 상기 막대형 LED(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시예에 따르면 상기 절연성 피막(14)은 생략될 수도 있으며, 상기 제1 도전성 반도체층(11), 상기 활성층(12), 및 상기 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
예를 들어, 상기 절연성 피막(14)은 상기 막대형 LED(LD)의 양 단부를 제외한 부분에 제공됨으로써 상기 막대형 LED(LD)의 양 단부가 노출될 수도 있다.
설명의 편의를 위해, 도 1에서는 상기 절연성 피막(14)의 일부를 삭제한 모습을 도시한 것으로서, 실제 막대형 LED(LD)는 원 기둥의 측면이 모두 상기 절연성 피막(14)으로 둘러싸일 수 있다.
상기 절연성 피막(14)은 상기 제1 도전성 반도체층(11), 상기 활성층(12) 및/또는 상기 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 상기 절연성 피막(14)은 적어도 상기 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시예에 따르면, 상기 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 상기 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
상기 절연성 피막(14)이 상기 막대형 LED(LD)에 제공되면, 상기 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다.
또한, 상기 절연성 피막(14)을 형성함에 의해 상기 막대형 LED(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 막대형 LED들(LD)이 밀접하여 배치되는 경우, 상기 절연성 피막(14)은 막대형 LED들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 막대형 LED(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 상기 막대형 LED(LD)는, 조명 장치나 자발광 표시 장치로 이용될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 발광 장치의 단위 발광 영역을 나타내는 회로도이다.
특히, 도 2a 및 도 2b는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 본 발명의 일 실시예에 있어서, 상기 단위 발광 영역은 하나의 화소를 포함할 수 있다.
도 2a를 참조하면, 화소(PXL)는 하나 이상의 막대형 LED(LD)와, 이에 접속되어 상기 막대형 LED(LD)를 구동하는 구동 회로(144)를 포함할 수 있다.
상기 막대형 LED(LD)의 제1 전극(예컨대, 애노드 전극)은 상기 구동 회로(144)를 경유하여 제1 구동 전압(VDD)에 접속되고, 제2 전극(예컨대, 캐소드 전극)은 제2 구동 전압(VSS)에 접속된다.
상기 제1 구동 전압(VDD) 및 상기 제2 구동 전압(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 상기 제2 구동 전압(VSS)은 상기 제1 구동 전압(VDD)의 전위보다 상기 막대형 LED(LD)의 문턱전압 이상 낮은 전위를 가질 수 있다.
상기 막대형 LED(LD)은 상기 구동 회로(144)에 의해 제어되는 구동 전류에 상응하는 휘도로 발광할 수 있다.
한편, 도 2a에서는 상기 화소(PXL)에 하나의 상기 막대형 LED(LD)만이 포함되는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예컨대, 상기 화소(PXL)는 서로 병렬 연결되는 복수의 상기 막대형 LED들(LD)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 구동 회로(144)는 제1 및 제2 트랜지스터(M1, M2)와 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 상기 구동 회로(144)의 구조가 도 2a에 도시된 실시예에 한정되지는 않는다.
상기 제1 트랜지스터(M1, 스위칭 트랜지스터)의 제1 전극은 데이터선(Dj)에 접속되고, 제2 전극은 제1 노드(N1)에 접속된다. 여기서, 상기 제1 트랜지스터(M1)의 상기 제1 전극과 상기 제2 전극은 서로 다른 전극으로, 예컨대 상기 제1 전극이 소스 전극이면 상기 제2 전극은 드레인 전극일 수 있다. 그리고, 상기 제1 트랜지스터(M1)의 게이트 전극은 주사선(Si)에 접속된다.
이와 같은 상기 제1 트랜지스터(M1)는, 상기 주사선(Si)으로부터 상기 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 로우 전압)의 주사신호가 공급될 때 턴-온되어, 상기 데이터선(Dj)과 상기 제1 노드(N1)를 전기적으로 연결한다. 이때, 상기 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 상기 제1 노드(N1)로 상기 데이터 신호가 전달된다. 상기 제1 노드(N1)로 전달된 상기 데이터 신호는 상기 스토리지 커패시터(Cst)에 충전된다.
상기 제2 트랜지스터(M2, 구동 트랜지스터)의 제1 전극은 상기 제1 구동 전압(VDD)에 접속되고, 제2 전극은 상기 막대형 LED(LD)의 상기 제1 전극에 접속된다. 상기 제2 트랜지스터(M2)의 게이트 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 제2 트랜지스터(M2)는 상기 제1 노드(N1)의 전압에 대응하여 상기 막대형 LED(LD)로 공급되는 구동 전류의 양을 제어한다.
상기 스토리지 커패시터(Cst)의 일 전극은 상기 제1 구동 전압(VDD)에 접속되고, 다른 전극은 상기 제1 노드(N1)에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 제1 노드(N1)로 공급되는 상기 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
편의상, 도 2a에서는 상기 데이터 신호를 상기 화소(PXL) 내부로 전달하기 위한 상기 제1 트랜지스터(M1)와, 상기 데이터 신호의 저장을 위한 상기 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 상기 막대형 LED(LD)로 공급하기 위한 상기 제2 트랜지스터(M2)를 포함한 비교적 단순한 구조의 상기 구동 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 상기 구동 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 상기 구동 회로(144)는 상기 제2 트랜지스터(M2)의 문턱전압을 보상하기 위한 트랜지스터 소자, 상기 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 상기 막대형 LED(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 상기 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로소자들을 추가적으로 더 포함할 수 있음을 물론이다.
또한, 도 2a에서는 상기 구동 회로(144)에 포함되는 트랜지스터들, 예컨대 상기 제1 및 제2 트랜지스터들(M1, M2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 상기 구동 회로(144)에 포함되는 상기 제1 및 제2 트랜지스터들(M1, M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(M1, M2)은 N타입의 트랜지스터로 구현될 수 있다. 도 2b에 도시된 구동 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 2a의 구동 회로(144)와 유사하다. 따라서, 이에 대한 상세한 설명은 생략하기로 한다.
도 3은 도 1의 막대형 발광 다이오드를 포함한 발광 장치의 단위 발광 영역을 나타내는 평면도이며, 도 4는 도 3의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 3에 있어서, 도시의 편의를 위하여 막대형 LED가 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED의 배열이 이에 한정되지는 않는다. 예를 들어, 상기 막대형 LED는 제1 및 제2 전극 사이에 사선 방향으로 정렬되어 있을 수도 있다. 또한, 도 3에 있어서, 단위 발광 영역은 발광 표시 패널에 포함된 복수의 화소들 각각의 화소 영역일 수 있다.
이와 더불어, 도 3에 있어서, 단위 발광 영역에 하나의 막대형 LED가 구비되는 실시예를 도시하였으나, 본 발명이 이에 한정되지 않는다. 예를 들어, 상기 단위 발광 영역에는 복수 개의 막대형 LED들이 제공될 수 있다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 발광 장치는 기판(SUB), 배리어층(BRL), 복수의 막대형 LED들(LD), 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
예를 들어, 상기 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 상기 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
상기 배리어층(BRL)은 상기 막대형 LED들(LD)에 불순물이 확산되는 것을 방지할 수 있다.
상기 막대형 LED들(LD) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 상기 막대형 LED(LD)는 상기 제2 도전성 반도체층(13) 상부에 제공된 전극층(미도시)을 더 포함할 수 있다.
상기 전극층은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
상기 전극층을 포함하는 경우, 상기 막대형 LED(LD)는 상기 제2 도전성 반도체층(130)과 상기 제2 전극(EL2)의 연결 부위의 상기 제2 컨택 전극(CNE2)을 형성하는 공정에서 요구되는 온도보다 낮은 온도로 접합 시킬 수 있는 이점이 있다.
상기 막대형 LED(LD)는 제1 방향(DR1)을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 상기 제1 단부(EP1)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 상기 제2 단부(EP2)에는 상기 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다. 본 발명의 일 실시예에 있어서, 각 막대형 LED(LD)는 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 출사할 수 있다.
상기 막대형 LED(LD) 상에는 상기 막대형 LED(LD)의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 이로 인해, 각 막대형 LED(LD)의 양단부(EP1, EP2)는 외부로 노출될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED들(LD)은 상기 제2 반사 전극(REL2)을 기준으로 상기 제2 반사 전극(REL2)의 일측에 배치된 제1 막대형 LED(LD1)와 상기 제2 반사 전극(REL2)의 타측에 배치된 제2 막대형 LED(LD2)를 포함할 수 있다. 평면 상에서 볼 때, 상기 제1 막대형 LED(LD1)와 상기 제2 막대형 LED(LD2)는 상기 제2 반사 전극(REL2)을 사이에 두고 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 하나의 화소(PXL) 내에서 단위 발광 영역을 구획할 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB)상에서 서로 일정 간격 이격되도록 제공될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 하나의 막대형 LED(LD)의 길이 이상으로 상기 기판(SUB) 상에 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 격벽(PW1, PW2)은 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있으나, 이에 한정되는 것은 아니며, 반타원, 원형, 사각형 등 다양한 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 격벽(PW1)은 상기 제2 격벽(PW2)을 기준으로 상기 제2 격벽(PW2)의 일측에 배치된 제1-1 격벽(PW1_1)과 상기 제2 격벽(PW2)의 타측에 배치된 제1-2 격벽(PW1_2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 격벽(PW1_1)과 상기 제1-2 격벽(PW1_2)은 상기 제2 격벽(PW2)을 사이에 두고 이격될 수 있다.
상기 제1-1 격벽(PW1_1), 상기 제2 격벽(PW2), 및 상기 제1-2 격벽(PW1_2)은 상기 기판(SUB) 상의 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공될 수 있다. 상기 제1 반사 전극(REL1)은 각 막대형 LED(LD)의 상기 제1 및 제2 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 상기 제1 컨택 전극(CNE1)을 통해 대응하는 막대형 LED(LD)에 전기적으로 연결될 수 있다.
상기 제1 반사 전극(REL1)은, 평면 상에서 볼 때, 상기 제2 반사 전극(REL2)의 일측 및 타측으로 각각 분기된 제1-1 반사 전극(REL1_1)과 제1-2 반사 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2) 사이에 상기 제2 반사 전극(REL2)이 배치될 수 있다.
상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2)은 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있다. 상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2)은 상기 제1 방향(DR1)을 따라 연장된 제1-1 연결 배선(CNL1_1)에 연결될 수 있다.
상기 제2 반사 전극(REL2)은 상기 기판(SUB) 상에서 상기 제1 막대형 LED(LD1)와 상기 제2 막대형 LED(LD2) 사이에 제공될 수 있다. 상기 제2 반사 전극(REL2)은 상기 제1 방향(DR1)을 따라 연장된 제2-1 연결 배선(CNL2-1)에 전기적으로 연결될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 따라서, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 경사도에 대응되는 경사를 가질 수 있고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 경사도에 대응되는 경사를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 반사 전극(REL1, REL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 막대형 LED(LD)의 양 단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다.
특히, 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 상기 막대형 LED들(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 상기 제1 및 제2 반사 전극(REL1, REL2)에 의해 반사되어 상기 정면 방향으로 더욱 진행될 수 있다. 따라서, 상기 막대형 LED(LD)에서 출사된 광의 효율이 향상될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 상기 제1 및 제2 반사 전극(REL1, REL2)과 함께 상기 막대형 LED들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 반사 전극은 애노드 전극일 수 있으며, 나머지 하나의 반사 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)이 애노드 전극이고, 상기 제2 반사 전극(REL2)이 애노드 전극일 수 있다.
상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2)이 동일한 높이를 가지면, 상기 막대형 LED(LD)가 상기 제1 및 제2 반사 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
설명의 편의를 위해, 상기 제1 및 제2 반사 전극(REL1, REL2)이 상기 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 상기 발광 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
상기 발광 장치가 상기 액티브 매트릭스로 구동되는 경우, 상기 제1 및 제2 반사 전극(REL1, REL2)과 상기 기판(SUB) 사이에는 신호 배선들, 절연층 및/또는 트랜지스터 등이 제공될 수 있다.
상기 신호 배선들은 스캔 배선, 데이터 배선, 전원 배선 등을 포함할 수 있으며 상기 트랜지스터는 상기 신호 배선들에 연결되며 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다.
상기 트랜지스터의 소스 및 드레인 전극 중 하나의 전극은 상기 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 전극에 연결될 수 있으며, 상기 트랜지스터를 통해 상기 데이터 배선의 데이터 신호가 상기 어느 하나의 전극에 인가될 수 있다. 여기서, 신호 배선들, 상기 절연층 및/또는 상기 트랜지스터 등은 다양한 개수와 형태로 제공될 수 있음은 물론이다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 상기 제1-1 연결 배선(CNL1_1)에 연결될 수 있다. 상기 제1-1 연결 배선(CNL1_1)은 상기 제1 반사 전극(REL1)과 일체로 제공될 수 있다.
상기 제1-1 연결 배선(CNL1_1)은 컨택홀(미도시)을 통해 상기 트랜지스터에 전기적으로 연결될 수 있다. 이로 인해, 상기 트랜지스터에 제공된 신호가 상기 제1-1 연결 배선(CNL1_1)을 통해 상기 제1 반사 전극(REL)으로 인가될 수 있다.
상기 제2 반사 전극(REL2)은 상기 제2-1 연결 배선(CNL2_1)에 연결될 수 있다. 상기 제2-1 연결 배선(CNL2_1)은 상기 제2 반사 전극(REL2)과 일체로 제공될 수 있고, 상기 제1 방향(DR1)을 따라 연장될 수 있다.
상기 제2-1 연결 배선(CNL2_1)은 상기 발광 장치가 액티브 매트릭스로 구동될 경우, 컨택 홀(미도시)을 통해 상기 신호 배선에 전기적으로 연결될 수 있다. 이로 인해, 상기 신호 배선의 전압이 상기 제2-1 연결 배선(CNL2_1)을 통해 상기 제2 반사 전극(REL2)으로 인가될 수 있다. 예를 들어, 제2 구동 전압(VSS)이 상기 신호 배선에 인가되는 경우, 상기 제2 구동 전압(VSS)이 상기 제2-1 연결 배선(CNL2_1)을 통해 상기 제2 반사 전극(REL2)으로 인가될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 도전성 재료로 이루어질 수 있다. 상기 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다.
또한, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다.
여기서, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
상기 제1 반사 전극(REL1) 상에는 상기 제1 반사 전극(REL1)과 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2) 중 어느 하나를 전기적 및/또는 물리적으로 안정되게 연결하는 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 막대형 LED들(LD) 각각으로부터 출사되어 상기 제1 반사 전극(REL1)에 의해 상기 정면 방향으로 반사된 광이 손실 없이 상기 전면 방향으로 진행될 수 있도록 투명 도전성 재료로 구성될 수 있다. 예를 들어, 상기 투명 도전성 재료는 ITO, IZO, ITZO 등을 포함할 수 있다. 상기 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
상기 제1 컨택 전극(CNE1)은 평면 상에서 볼 때 상기 제1 반사 전극(REL1)을 커버하며 상기 제1 반사 전극(REL1)에 중첩될 수 있다. 또한, 상기 제1 컨택 전극(CNE1)은 각 막대형 LED(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극(CNE1)은 상기 제1-1 반사 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 반사 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
평면 상에서 볼 때, 상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)와 상기 제1-1 반사 전극(REL1_1)에 중첩될 수 있다. 또한, 상기 제1-2 컨택 전극(CNE1_2)은 평면 상에서 볼 때 상기 제2 막대형 LED(LD2)의 제2 단부(EP2)와 상기 제1-2 반사 전극(REL1_2)에 중첩될 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 상기 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 상기 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다.
상기 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 상기 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다.
상기 제3 절연층(INS3)이 다중층으로 이루어진 경우, 상기 제3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 상기 제3 절연층(INS3)은 제1 무기 절연막, 유기 절연막, 및 제2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
상기 제2 반사 전극(REL2) 상에는 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제2 반사 전극(REL2)을 커버하며 상기 제2 반사 전극(REL2)에 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제1 막대형 LED(LD1)의 제2 단부(EP2) 및 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)에 각각 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 컨택 전극(CNE2) 상에는 상기 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다.
상기 제4 절연층(INS4)은 상기 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 상기 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 상기 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
상기 제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다.
상기 오버 코트층(OC)은 그 하부에 배치된 상기 제1 및 제2 격벽(PW1, PW2), 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 상기 오버 코트층(OC)은 상기 막대형 LED들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다.
실시예에 따라, 상기 오버 코트층(OC)이 생략될 수 있다. 상기 오버 코트층(OC)이 생략된 경우, 상기 제4 절연층(INS4)이 상기 막대형 LED들(LD)로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)는 상기 제1-1 반사 전극(REL1_1)에 연결되고, 상기 제2 단부(EP2)는 상기 제2 반사 전극(REL2)의 일측에 연결될 수 있다. 예를 들어, 상기 제1 막대형 LED(LD1)의 제1 도전성 반도체층(11)은 상기 제1-1 반사 전극(REL1_1)에 연결되고, 상기 제1 막대형 LED(LD1)의 제2 도전성 반도체층(13)은 상기 제2 반사 전극(REL2)의 일측에 연결될 수 있다.
이에 따라, 상기 제1 막대형 LED(LD1)의 제1 및 제2 도전성 반도체층(11, 13)은 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2)을 통해 소정 전압을 인가받을 수 있다. 상기 제1 막대형 LED(LD1)의 양측 단부(EP1, EP2)에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제1 막대형 LED(LD1)가 발광하게 된다.
또한, 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)는 상기 제2 반사 전극(REL2)의 타측에 연결되고, 상기 제2 단부(EP2)는 상기 제1-2 반사 전극(REL1_2)에 연결될 수 있다. 예를 들어, 상기 제2 막대형 LED(LD2)의 제1 도전성 반도체층(11)은 상기 제1-2 반사 전극(REL1_2)에 연결되고, 상기 제2 막대형 LED(LD2)의 제2 도전성 반도체층(13)은 상기 제2 반사 전극(REL2)의 타측에 연결될 수 있다.
이에 따라, 상기 제2 막대형 LED(LD2)의 제1 및 제2 도전성 반도체층(11, 13)은 상기 제1-2 반사 전극(REL1_2)과 상기 제2 반사 전극(REL2)을 통해 소정 전압을 인가받을 수 있다. 상기 제2 막대형 LED(LD2)의 양측 단부(EP1, EP2)에 소정 전압 이상의 전계를 인가하게 되면, 상기 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 제2 막대형 LED(LD2)가 발광하게 된다.
한편, 상기 발광 장치의 각 단위 발광 영역은 제1 캡핑층(CPL1), 제2 캡핑층(CP2), 및 도전 패턴(CP)을 더 포함할 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 반사 전극(REL1) 상에 제공될 수 있다. 상기 제1 캡핑층(CPL1)은 상기 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제1 반사 전극(REL1)의 손상을 방지하며, 상기 제1 반사 전극(REL1)과 상기 기판(SUB)의 접착력을 더욱 강화시킬 수 있다.
상기 제1 캡핑층(CPL1)은 상기 막대형 LED들(LD) 각각에서 출사되어 상기 제1 반사 전극(REL1)에 의해 상기 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO와 같은 투명한 도전성 재료로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 캡핑층(CPL1)은 제1-1 캡핑층(CPL1_1)과 제1-2 캡핑층(CPL1_2)을 포함할 수 있다. 상기 제1-1 캡핑층(CPL1_1)은 상기 제1-1 반사 전극(REL1_1) 상에 제공되고, 상기 제1-2 캡핑층(CL1_2)은 상기 제1-2 반사 전극(REL1_2) 상에 제공될 수 있다.
상기 제1-1 캡핑층(CPL1_1)과 상기 제1-2 캡핑층(CPL1_2)은 상기 제1 방향(DR1)으로 연장된 제1-2 연결 배선(CNL1_2)에 연결될 수 있다. 상기 제1-2 연결 배선(CNL1_2)은 상기 제1-1 캡핑층(CPL1_1)과 상기 제1-2 캡핑층(CPL1_2)과 일체로 제공되며, 상기 제1-1 캡핑층(CPL1_1)과 상기 제1-2 캡핑층(CPL1_2)과 동일한 물질을 포함할 수 있다.
상기 제1-2 연결 배선(CNL1_2)은 상기 제1-1 연결 배선(CNL1_1) 상에 제공되고, 평면 상에서 볼 때 상기 제1-1 연결배선(CNL1_1)에 중첩될 수 있다. 상기 제1-1 연결 배선(CNL1_1)과 상기 제1-2 연결 배선(CNL1_2)은 상기 단위 발광 영역 내에서 제1 연결 배선(CNL1)을 구성할 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제2 반사 전극(REL2) 상에 제공될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 발광 장치의 제조 공정 시 발생하는 불량 등으로 인해 상기 제2 반사 전극(REL2)의 손상을 방지하며, 상기 제2 반사 전극(REL2)과 상기 기판(SUB)의 접착력을 더욱 강화시킬 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제1 캡핑층(CPL1)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제1 방향(DR1)으로 연장된 제2-2 연결 배선(CNL2_2)에 연결될 수 있다. 상기 제2-2 연결 배선(CNL2_2)은 상기 제2 캡핑층(CPL2)과 일체로 제공되며, 상기 제2 캡핑층(CPL2)과 동일한 물질을 포함할 수 있다.
상기 제2-2 연결 배선(CNL2_2)은 상기 제2-1 연결 배선(CNL2_1) 상에 제공되고, 평면 상에서 볼 때 상기 제2-1 연결 배선(CNL2_1)에 중첩될 수 있다. 상기 제2-1 연결 배선(CNL2_1)과 상기 제2-2 연결 배선(CNL2_2)은 상기 단위 발광 영역 내에서 제2 연결 배선(CNL2)을 구성할 수 있다.
상기 도전 패턴(CP)은 상기 단위 발광 영역 내에서 상기 제1 및 제2 반사 전극(REL1, REL2)을 둘러싸는 형태로 제공될 수 있다. 상기 도전 패턴(CP)은, 평면 상에서 볼 때, 상기 제1 반사 전극(REL1)과 상기 제1 컨택 전극(CNE1)에 부분적으로 중첩될 수 있다.
상기 도전 패턴(CP)은 상기 막대형 LED들(LD)을 상기 단위 발광 영역 내에 정렬되게 하는 역할을 한다. 즉, 상기 도전 패턴(CP)은 상기 막대형 LED들(LD)을 원하지 않는 영역, 예를 들어, 상기 단위 발광 영역 외곽에 정렬되지 않게 할 수 있다.
상기 도전 패턴(CP)은 인접한 두 개의 단위 발광 영역 사이에서 발생하는 전계를 상쇄시켜, 대응하는 단위 발광 영역 외곽에 상기 막대형 LED들(LD)이 정렬되지 않게 할 수 있다.
상기 도전 패턴(CP)은 전기적으로 고립된 플로팅(floating) 상태일 수 있으나, 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴(CP)은 제1 절연층(INS1)을 사이에 두고 상기 제1 반사 전극(REL1) 상에 제공될 수 있다. 이때, 상기 제1 컨택 전극(CNE1)은 상기 제1 도전 패턴(CP) 상에 제공될 수 있다.
하기에서는, 도 3 및 도 4를 참조하여 본 발명의 일 실시예에 따른 발광 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 배리어층(BRL)이 제공된 상기 기판(SUB) 상에 상기 제 및 제2 격벽(PW1, PW2)이 제공될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 배리어층(BRL) 상에서 일정 간격 이격되어 배치될 수 있다.
상기 제1 격벽(PW1) 상에 상기 제1 반사 전극(REL1)이 제공되고, 상기 제2 격벽(PW2) 상에 상기 제2 반사 전극(REL2)이 제공될 수 있다. 상기 제1 및 제2 반사 전극(REL1, REL2)은 대응하는 격벽 상의 동일 평면 상에 제공되어, 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 반사 전극(REL1) 상에 상기 제1 캡핑층 (CPL1)이 제공되고, 상기 제2 반사 전극(REL2) 상에 상기 제2 캡핑층(CPL2)이 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2)을 포함한 상기 기판(SUB) 상에 상기 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 캡핑층(CPL1)의 일부와 중첩되고, 상기 기판(SUB)과 하나의 막대형 LED(LD) 사이에 배치될 수 있다.
하기에서는, 설명의 편의를 위해, 상기 기판(SUB)과 상기 하나의 막대형 LED(LD) 사이에 배치된 상기 제1 절연층(INS1)을 “절연 패턴”으로 지칭한다.
상기 절연 패턴(INS1)은, 상기 기판(SUB)과 상기 하나의 막대형 LED(LD) 사이의 공간을 메우며 상기 하나의 막대형 LED(LD)를 안정적으로 지지하며 상기 하나의 막대형 LED(LD)의 이탈을 방지할 수 있다.
상기 절연 패턴(INS1)은 상기 제1 캡핑층(CPL1)의 일측 단부를 커버하고 상기 제1 반사 전극(REL1)에 이격될 수 있다. 또한, 상기 절연 패턴(INS1)은 상기 제2 캡핑층(CPL2)의 일측 단부를 커버하고 상기 제2 반사 전극(REL2)에 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 절연층(INS1)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막을 포함할 수 있다.
상기 제1 절연층(INS1)은 상기 제1 및 제2 캡핑층(CPL1, CPL2)과 함께 상기 제1 및 제2 반사 전극(REL1, REL2)을 커버하여 상기 제1 및 제2 반사 전극(REL1, REL2)을 보호할 수 있다. 상기 제1 절연층(INS1)은 상기 발광 장치의 제조 공정 중에 발생할 수 있는 불량으로 인해 상기 제1 및 제2 반사 전극(REL1, REL2)의 손상을 방지할 수 있다.
상기 제1 절연층(INS1)을 포함한 상기 기판(SUB) 상에 상기 도전 패턴(CP)이 제공될 수 있다. 상기 도전 패턴(CP)은 상기 제1 절연층(INS1)을 사이에 두고 상기 제1 캡핑층(CPL1) 및 상기 제1 반사 전극(REL1) 상에 제공될 수 있다.
상기 도전 패턴(CP)을 포함한 상기 기판(SUB) 상에 상기 막대형 LED들(LD)이 정렬될 수 있다. 상기 막대형 LED들(LD)은 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 형성되는 상기 전계를 통해 자가 정렬이 유도되어 상기 제1 및 제2 반사 전극(REL1, REL2) 사이의 상기 절연 패턴(INS1) 상에 제공될 수 있다.
상기 막대형 LED들(LD) 상에 상기 막대형 LED들(LD)의 상면 일부를 커버하는 상기 제2 절연층(INS2)이 제공될 수 있다. 상기 제2 절연층(INS2)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다.
상기 제2 절연층(INS2)이 제공된 상기 기판(SUB) 상에 상기 제1 컨택 전극(CNE1)이 제공될 수 있다. 상기 제1 컨택 전극(CNE1)은 상기 제1 캡핑층(CPL1)을 커버하며 상기 제1 캡핑층(CPL1)을 통해 상기 제1 반사 전극(REL1)에 전기적으로 연결될 수 있다.
실시예에 따라, 상기 제1 캡핑층(CPL1)이 생략되는 경우, 상기 제1 컨택 전극(CNE1)은 상기 제1 반사 전극(REL1) 상에 직접 제공되어 상기 제1 반사 전극(REL1)에 바로 연결될 수 있다.
상기 제1 컨택 전극(CNE1)이 제공된 상기 기판(SUB) 상에 상기 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 상기 제1 컨택 전극(CNE1) 및 상기 제2 절연층(INS2)을 커버하도록 상기 기판(SUB) 상에 제공될 수 있다.
상기 제3 절연층(INS3)이 제공된 상기 기판(SUB) 상에 상기 제2 컨택 전극(CNE2)이 제공될 수 있다. 상기 제2 컨택 전극(CNE2)은 상기 제2 캡핑층(CPL2)을 커버하며 상기 제2 캡핑층(CPL2)을 통해 상기 제2 반사 전극(REL2)에 연결될 수 있다.
실시예에 따라, 상기 제2 캡핑층(CPL2)이 생략되는 경우, 상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2) 상에 직접 제공되어 상기 제2 반사 전극(REL2)에 바로 연결될 수 있다.
상기 제2 컨택 전극(CNE2)이 제공된 상기 기판(SUB) 상에 상기 제4 절연층(INS4)이 제공될 수 있다.
상기 제4 절연층(INS4) 상에 상기 오버 코트층(OC)이 제공될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1에 도시된 막대형 LED(LD)를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 1 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소들(PXL), 상기 기판(SUB) 상에 제공되며 상기 화소들(PXL)을 구동하는 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)를 포함할 수 있다.
상기 기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
상기 표시 영역(DA)은 영상을 표시하는 상기 화소들(PXL)이 제공되는 영역일 수 있다. 상기 비표시 영역(NDA)은 상기 화소들(PXL)을 구동하기 위한 구동부, 및 상기 화소들(PXL)과 상기 구동부를 연결하는 배선부(미도시)의 일부가 제공되는 영역일 수 있다.
상기 표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 상기 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
상기 표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 직선의 변을 포함하는 닫힌 형태의 다각형, 곡선의 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다. 또한, 상기 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다.
본 발명의 일 실시예에서는, 상기 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 상기 비표시 영역(NDA)은 상기 표시 영역(DA)의 둘레를 둘러쌀 수 있다.
상기 화소들(PXL)은 상기 기판(SUB) 상의 상기 표시 영역(DA) 내에 제공될 수 있다. 상기 화소들(PXL) 각각은 영상을 표시하는 최소 단위로서 복수 개로 제공될 수 있다.
상기 화소들(PXL)은 백색 광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 각 화소(PXL)는 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 각 화소(PXL)는 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
상기 화소들(PXL)은 복수 개로 제공되어 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 상기 화소들(PXL)의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
상기 구동부는 상기 배선부를 통해 각 화소(PXL)에 신호를 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 도 5에는 설명의 편의를 위해 상기 배선부가 생략되었다.
상기 구동부는 스캔 라인을 통해 상기 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부(SDV), 발광 제어 라인을 통해 상기 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부(EDV), 및 데이터 라인을 통해 상기 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부(DDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 상기 타이밍 제어부는 상기 스캔 구동부(SDV), 상기 발광 구동부(EDV), 및 상기 데이터 구동부(DDV)를 제어할 수 있다.
도 6은 도 5에 도시된 화소들 중 하나의 화소를 나타내는 등가회로도이다. 도 6에서는, 설명의 편의를 위해, j번째 데이터 라인(Dj), i-1번째 스캔 라인(Si-1), i번째 스캔 라인(Si), 및 i+1번째 스캔 라인(Si+1)에 접속된 하나의 화소를 도시하였다.
도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 화소(PXL)는 막대형 LED(LD), 제1 내지 제7 트랜지스터(T1 ~ T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
상기 막대형 LED(LD)의 일측 단부는 상기 제6 트랜지스터(T6)를 경유하여 상기 제1 트랜지스터(T1)에 접속되고, 상기 막대형 LED(LD)의 타측 단부는 제2 구동 전압(VSS)에 접속될 수 있다. 상기 막대형 LED(LD)는 상기 제1 트랜지스터(T1)로부터 공급되는 전류 량에 대응하여 소정의 휘도의 광을 생성할 수 있다.
상기 제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 상기 제5 트랜지스터(T5)를 경유하여 제1 구동 전압(VDD)에 접속되고, 드레인 전극은 상기 제6 트랜지스터(T6)를 경유하여 막대형 LED(LD)의 상기 일측 단부에 접속된다. 이와 같은 상기 제1 트랜지스터(T1)는 자신의 게이트 전극인 제1 노드(N1)의 전압에 대응하여 상기 제1 구동 전압(VDD)으로부터 상기 막대형 LED(LD)를 경유하여 상기 제2 구동 전압(VSS)으로 흐르는 전류량을 제어한다.
상기 제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제2 트랜지스터(T2)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 j번째 데이터 라인(Dj)과 상기 제1 트랜지스터(T1)의 소스 전극을 전기적으로 접속시킨다.
상기 제3 트랜지스터(T3)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1) 사이에 접속된다. 그리고, 상기 제3 트랜지스터(T3)의 게이트 전극은 상기 i번째 스캔 라인(Si)에 접속된다. 이와 같은 상기 제3 트랜지스터(T3)는 상기 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 제1 노드(N1)를 전기적으로 접속시킨다. 따라서, 상기 제3 트랜지스터(T3)가 턴-온될 때 상기 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
상기 제4 트랜지스터(T4)는 상기 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 상기 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속된다. 이와 같은 상기 제4 트랜지스터(T4)는 상기 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온되어 상기 제1 노드(N1)로 상기 초기화 전원(Vint)의 전압을 공급한다. 여기서, 상기 초기화 전원(Vint)은 상기 데이터 신호보다 낮은 전압으로 설정된다.
상기 제5 트랜지스터(T5)는 상기 제1 구동 전압(VDD)과 상기 제1 트랜지스터(T1)의 소스 전극 사이에 접속된다. 그리고, 상기 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 상기 제5 트랜지스터(T5)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제6 트랜지스터(T6)는 상기 제1 트랜지스터(T1)의 드레인 전극과 상기 막대형 LED(LD)의 일측 단부 사이에 접속된다. 그리고, 상기 제6 트랜지스터(T6)의 게이트 전극은 상기 i번째 발광 제어 라인(Ei)에 접속된다. 이와 같은 상기 제6 트랜지스터(T6)는 상기 i번째 발광 제어 라인(Ei)으로 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
상기 제7 트랜지스터(T7)는 상기 초기화 전원(Vint)과 상기 막대형 LED(LD)의 일측 단부 사이에 접속된다. 그리고, 상기 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속된다. 이와 같은 상기 제7 트랜지스터(T7)는 상기 i+1번째 스캔 라인(Si+1)으로 스캔 신호가 공급될 때 턴-온되어 상기 초기화 전원(Vint)의 전압을 상기 막대형 LED(LD)의 일측 단부로 공급한다.
상기 스토리지 커패시터(Cst)는 상기 제1 구동 전압(VDD)과 상기 제1 노드(N1) 사이에 접속된다. 이와 같은 상기 스토리지 커패시터(Cst)는 상기 데이터 신호 및 상기 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 상기 하나의 화소(PXL) 내에 상기 막대형 LED(LD)를 정렬할 때, 제2 노드(N2)에는 제1 정렬 배선(미도시)이 연결되고, 상기 막대형 LED(LD)의 타측 단부에는 제2 정렬 배선(미도시)이 연결된다.
상기 제1 정렬 배선에는 그라운드 전압(GND)이 인가되고, 상기 제2 정렬 배선에는 교류 전압이 인가될 수 있다. 상기 제1 및 제2 정렬 배선 각각에 서로 상이한 전압 레벨을 갖는 소정의 전압이 인가됨에 따라, 상기 제2 노드(N2)와 상기 막대형 LED(LD)의 타측 단부 사이에 전계가 형성될 수 있다. 상기 전계에 의해 상기 막대형 LED(LD)는 상기 화소(PXL) 내에서 원하는 영역에 정렬될 수 있다.
도 7은 도 5의 EA1 영역을 확대한 평면도이며, 도 8은 도 7의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 7에 있어서, 도시의 편의를 위하여 복수의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다.
또한, 도 7에 있어서, 도시의 편의를 위하여 상기 막대형 LED들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결된 신호 배선들의 도시를 생략하였다.
본 발명의 일 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성요소를 나타낸다. 도 7 및 도 8에 있어서, 단위 발광 영역은 하나의 화소에 구비된 화소 영역일 수 있다.
도 1 내지 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 제1 내지 제3 화소(PXL1 ~ PXL3)가 제공된 기판(SUB)을 포함할 수 있다. 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각은 영상을 표시하는 화소 영역이며, 광이 출사되는 단위 발광 영역일 수 있다.
상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각은 상기 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL) 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 상기 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다.
상기 버퍼층(BFL)은 상기 제1 및 제2 트랜지스터(T1, T2)에 불순물이 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 2중층 이상의 다중층으로 제공될 수도 있다.
상기 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 상기 버퍼층(BFL)은 상기 기판(SUB)의 재료 및 공정 조건에 따라 생략될 수도 있다.
상기 제1 트랜지스터(T1)는 상기 표시 소자층(DPL)에 구비된 복수의 막대형 LED들(LD) 중 일부에 전기적으로 연결되어 대응하는 막대형 LED(LD)를 구동하는 구동 트랜지스터이고, 상기 제2 트랜지스터(T2)는 상기 제1 트랜지스터(T1)를 스위칭하는 스위칭 트랜지스터일 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 전극(EL1, EL2)을 포함할 수 있다.
상기 반도체층(SCL)은 상기 버퍼층(BFL) 상에 배치될 수 있다. 상기 반도체층(SCL)은 상기 제1 전극(EL1)에 접촉되는 제1 영역과 상기 제2 전극(EL2)에 접촉되는 제2 영역을 포함할 수 있다. 상기 제1 영역과 상기 제2 영역 사이의 영역은 채널 영역일 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 영역은 소스 영역 및 드레인 영역 중 하나의 영역일 수 있고, 상기 제2 영역은 나머지 하나의 영역일 수 있다.
상기 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 상기 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 상기 제1 영역 및 상기 제2 영역은 상기 불순물이 도핑된 반도체 패턴일 수 있다.
상기 게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 상기 반도체층(SCL) 상에 제공될 수 있다.
상기 제1 전극(EL1)과 상기 제2 전극(EL2) 각각은 층간 절연층(ILD)과 상기 게이트 절연층(GI)을 관통하는 컨택 홀을 통해 상기 반도체층(SCL)의 제1 영역 및 제2 영역에 접촉될 수 있다.
상기 구동 전압 배선(DVL)은 상기 게이트 절연층(GI) 상에 제공되어 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 브릿지 패턴(BRP)에 연결될 수 있다.
상기 제1 및 제2 트랜지스터(T1, T2)와 상기 구동 전압 배선(DVL) 상에는 보호층(PSV)이 제공될 수 있다.
상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 표시 소자층(DPL)은 상기 보호층(PSV) 상에 제공된 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 상기 막대형 LED들(LD), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 막대형 LED들(LD)은 제1 막대형 LED(LD1)와 제2 막대형 LED(LD2)를 포함할 수 있다. 상기 제1 및 제2 막대형 LED(LD1, LD2) 각각은 제1 도전성 반도체층(11), 제2 도전성 반도체층(13), 및 상기 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 또한, 상기 제1 및 제2 막대형 LED(LD1, LD2) 각각은 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다.
상기 제1 및 제2 막대형 LED(LD1, LD2) 각각의 제1 및 제2 단부(EP1, EP2)는 상기 제1 및 제2 막대형 LED(LD1, LD2) 각각의 상면 일부를 커버하는 제2 절연층(INS2)에 의해 외부로 노출될 수 있다.
상기 제1 및 제2 막대형 LED(LD1, LD2) 각각은 컬러 광 및/또는 백색 광을 출사할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 서로 일정 간격 이격될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 측면이 소정 각도로 경사진 사다리꼴 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 격벽(PW1)은, 평면 상에서 볼 때, 상기 제2 격벽(PW2)을 사이에 두고 일정 간격 이격된 제1-1 격벽(PW1_1)과 제1-2 격벽(PW1_2)을 포함할 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 제공되고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공될 수 있다. 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응되는 형상을 가지며, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 형상에 대응되는 형상을 가질 수 있다.
상기 제1 반사 전극(REL1)은 상기 제1-1 격벽(PW1_1) 상에 제공된 제1-1 반사 전극(REL1_1)과 상기 제1-2 격벽(PW1_2) 상에 제공된 제1-2 반사 전극(REL1_2)을 포함할 수 있다. 상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2)은 제1 방향(DR1)으로 연장된 제1-1 연결 배선(CNL1_1)에 연결될 수 있다.
상기 제1-1 반사 전극(REL1_1)은 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)에 인접하게 배치되고, 상기 제1-2 반사 전극(REL1_2)은 상기 제1 막대형 LED(LD2)의 제2 단부(EP2)에 인접하게 배치될 수 있다. 평면 상에서 볼 때, 상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2)은 상기 제2 반사 전극(REL2)을 사이에 두고 일정 간격 이격될 수 있다.
상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 제공되며, 평면 상에서 볼 때, 상기 제1 막대형 LED(LD1)와 상기 제2 막대형 LED(LD2) 사이에 배치될 수 있다.
상기 제2 반사 전극(REL2)의 일측은 상기 제1 막대형 LED(LD1)의 제2 단부(EP2)에 인접하게 배치되고, 상기 제2 반사 전극(REL2)의 타측은 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)에 인접하게 배치될 수 있다.
상기 제2 반사 전극(REL2)은 상기 제1 방향(DR1)으로 연장된 제2-1 연결 배선(CNL2_1)에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 연결 배선(CNL1_1)은 대응하는 막대형 LED(LD)의 정렬 시에 상기 제1 반사 전극(REL1)으로 전압을 인가하는 배선일 수 있다. 상기 제2-1 연결 배선(CNL2_1)은 대응하는 막대형 LED(LD)의 정렬 시에 상기 제2 반사 전극(REL2)으로 전압을 인가하는 배선일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)과 상기 제1-1 연결 배선(CNL1_1)은 일체로 제공될 수 있고, 상기 제2 반사 전극(REL2)과 상기 제2-1 연결 배선(CNL2_1)은 일체로 제공될 수 있다.
상기 제1 반사 전극(REL1) 상에는 상기 제1 반사 전극(REL1)과 상기 막대형 LED(LD)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제1 컨택 전극(CNE1)이 제공될 수 있다.
상기 제1 컨택 전극(CNE1)은 상기 제1-1 반사 전극(REL1_1) 상에 제공된 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 반사 전극(REL1_2) 상에 제공된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)와 상기 제1-1 반사 전극(REL1_1) 각각에 저항성(Ohmic) 접촉할 수 있다. 상기 제1-2 컨택 전극(CNE1_2)은 상기 제2 막대형 LED(LD2)의 제2 단부(EP2)과 상기 제1-2 반사 전극(REL1_2) 각각에 저항성(Ohmic) 접촉할 수 있다.
상기 제1 컨택 전극(CNE1) 상에는 제3 절연층(INS3)이 제공될 수 있다. 상기 제3 절연층(INS3)은 그 하부에 배치된 상기 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 커버할 수 있다.
상기 제2 반사 전극(REL2) 상에는 상기 제2 반사 전극(REL2)과 상기 제1 및 제2 막대형 LED(LD1, LD2)를 전기적 및/또는 물리적으로 안정되게 연결하기 위한 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
상기 제2 컨택 전극(CNE2)의 일측은 상기 제2 반사 전극(REL2)의 일측과 상기 제1 막대형 LED(LD1)의 제2 단부(EP2) 각각에 저항성(Ohmic) 접촉할 수 있다. 상기 제2 컨택 전극(CNE2)의 타측은 상기 제2 반사 전극(REL2)의 타측과 상기 제2 막대형 LED(LD2)이 제1 단부(EP1) 각각에 저항성(Ohmic) 접촉할 수 있다.
상기 제2 컨택 전극(CNE2) 상에는 제4 절연층(INS4)이 제공될 수 있다. 상기 제4 절연층(INS4)은 그 하부에 배치되는 상기 제2 컨택 전극(CNE2)을 외부로 노출되지 않게 커버할 수 있다.
상기 제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다.
한편, 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 표시 소자층(DPL)은 제1 캡핑층(CPL1), 제2 캡핑층(CPL2), 및 도전 패턴(CP)을 더 포함할 수 있다.
상기 제1 캡핑층(CPL1)은 상기 제1 반사 전극(REL1) 상에 제공될 수 있다. 상기 제1 캡핑층(CPL1)은 상기 제1-1 반사 전극(REL1_1) 상에 제공된 제1-1 캡핑층(CPL_1)과 상기 제1-2 반사 전극(REL1_2) 상에 제공된 제1-2 캡핑층(CPL1_2)을 포함할 수 있다.
상기 제1-1 캡핑층(CPL1_1)과 상기 제1-2 캡핑층(CPL1_2)은 상기 제1 방향(DR1)으로 연장된 제1-2 연결 배선(CNL1_2)에 연결될 수 있다.
상기 제1-2 연결 배선(CNL1_2)은 상기 제1-1 연결 배선(CNL1_1) 상에 제공되고, 평면 상에서 볼 때 상기 제1-1 연결배선(CNL1_1)에 중첩되어 상기 제1-1 연결 배선(CNL1_1)과 함께 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 제1 연결 배선(CNL1)을 구성할 수 있다.
상기 제1 연결 배선(CNL1)은 컨택 홀(CH)을 통해 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 화소 회로부(PCL)에 전기적으로 연결될 수 있다.
상기 제2 캡핑층(CPL2)은 상기 제2 반사 전극(REL2) 상에 제공될 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제1 방향(DR1)으로 연장된 제2-2 연결 배선(CNL2_2)에 연결될 수 있다.
상기 제2-2 연결 배선(CNL2_2)은 상기 제2-1 연결 배선(CNL2_1) 상에 제공되고, 평면 상에서 볼 때 상기 제2-1 연결 배선(CNL2_1)에 중첩되어 상기 제2-1 연결 배선(CNL2_1)과 함께 제2 연결 배선(CNL2)을 구성할 수 있다.
상기 도전 패턴(CP)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 단위 발광 영역 내에서 상기 제1 및 제2 반사 전극(REL1, REL2)을 둘러싸는 형태로 제공될 수 있다.
상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 도전 패턴(CP)은 상기 막대형 LED들(LD)을 대응하는 화소(PXL)의 단위 발광 영역 내에 정렬되게 하는 역할을 한다. 즉, 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 도전 패턴(CP)은 상기 막대형 LED들(LD)을 대응하는 화소(PXL)의 단위 발광 영역 외곽에 정렬되지 않게 할 수 있다.
예를 들어, 상기 제2 화소(PXL2)의 도전 패턴(CP)은 상기 제2 화소(PXL2)의 제1-1 반사 전극(REL1_1)과 상기 제2 화소(PXL2)에 인접한 상기 제1 화소(PXL1)의 제1-2 반사 전극(REL1_2) 사이에서 발생하는 전계를 상쇄시킬 수 있다. 이로 인해, 상기 제1 화소(PXL1)와 상기 제2 화소(PXL2) 사이에는 상기 막대형 LED들(LD)이 정렬되지 않을 수 있다.
또한, 상기 제2 화소(PXL2)의 도전 패턴(CP)은 상기 제2 화소(PXL2)의 제1-2 반사 전극(REL1_2)과 상기 제2 화소(PXL2)에 인접한 상기 제3 화소(PXL3)의 제1-1 반사 전극(REL1_1) 사이에서 발생하는 전계를 상쇄시킬 수 있다. 이로 인해, 상기 제2 화소(PXL2)와 상기 제3 화소(PXL3) 사이에는 상기 막대형 LED들(LD)이 정렬되지 않을 수 있다.
상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 도전 패턴(CP)은 전기적으로 고립된 플로팅(floating) 상태일 수 있으나, 이에 한정되는 것은 아니다.
하기에서는, 도 7 및 도 8을 참조하여, 본 발명의 일 실시예에 따른 표시 장치의 구조에 대해 적층 순서에 따라 설명한다.
상기 기판(SUB) 상에 상기 버퍼층(BFL)이 제공될 수 있다.
상기 버퍼층(BFL) 상에 상기 제1 및 제2 트랜지스터(T1, T2) 각각의 상기 반도체층(SCL)이 제공될 수 있다.
상기 반도체층(SCL)이 제공된 상기 기판(SUB) 상에 상기 게이트 절연층(GI)이 제공될 수 있다.
상기 게이트 절연층(GI) 상에는 상기 제1 및 제2 트랜지스터(T1, T2) 각각의 상기 게이트 전극(GE) 및 상기 구동 전압 배선(DVL)이 제공될 수 있다. 여기서, 상기 구동 전압 배선(DVL)에는 제2 구동 전압(VSS)이 인가될 수 있다.
상기 게이트 전극(GE) 등이 제공된 상기 기판(SUB) 상에 상기 층간 절연층(ILD)이 제공될 수 있다.
상기 층간 절연층(ILD) 상에는 상기 제1 및 제2 트랜지스터(T1, T2) 각각의 상기 제1 및 제2 전극(EL1, EL2)과 브릿지 패턴(BRP)이 제공될 수 있다.
상기 제1 및 제2 전극(EL1, EL2)은 서로 다른 전극으로, 예컨대 상기 제1 전극(EL1)이 드레인 전극이면 상기 제2 전극(EL2)은 소스 전극일 수 있다.
상기 브릿지 패턴(BRP)은 상기 층간 절연층(ILD)을 관통하는 컨택 홀을 통해 상기 구동 전압 배선(DVL)에 전기적으로 연결될 수 있다.
상기 브릿지 패턴(BRP) 등이 제공된 상기 기판(SUB) 상에 상기 보호층(PSV)이 제공될 수 있다. 상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 상기 제1 전극(EL1)을 노출하는 컨택 홀 및 상기 브릿지 패턴(BRP)을 노출하는 컨택 홀을 포함할 수 있다.
상기 보호층(PSV) 상에는 상기 제1 및 제2 격벽(PW1, PW2)이 제공될 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 서로 일정 간격 이격될 수 있다.
상기 제1 및 제2 격벽(PW1, PW2) 등이 제공된 상기 기판(SUB) 상에는 상기 제1-1 반사 전극(REL1_1), 상기 제1-2 반사 전극(REL1_2), 상기 제2 반사 전극(REL2), 상기 제1-1 연결 배선(CNL1_1), 및 상기 제2-1 연결 배선(CNL2_1)이 제공될 수 있다.
상기 제1-1 반사 전극(REL1_1), 상기 제1-2 반사 전극(REL1_2), 및 상기 제2 반사 전극(REL2)은 상기 기판(SUB) 상에서 일정 간격 이격되어 배치될 수 있다.
상기 제1-1 반사 전극(REL1_1)은 상기 제1 트랜지스터(T1)의 제1 전극(EL1)을 노출시키는 상기 보호층(PSV)의 컨택 홀을 통해 상기 제1 트랜지스터(T1)의 제1 전극(EL1)에 연결될 수 있다. 이로 인해, 상기 제1-1 반사 전극(REL1_1)에는 상기 제1 트랜지스터(T1)의 상기 제1 전극(EL1)에 인가된 전압이 인가될 수 있다.
상기 제2 반사 전극(REL2)은 상기 브릿지 패턴(BRP)을 노출시키는 상기 보호층(PSV)의 컨택 홀을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다. 이로 인해, 상기 제2 반사 전극(REL2)에는 상기 브릿지 패턴(BRP)을 통해 상기 구동 전압 배선(DVL)의 상기 제2 구동 전압(VDD)이 인가될 수 있다.
상기 제1-1 반사 전극(REL1_1) 등이 제공된 상기 기판(SUB) 상에 상기 제1-1 캡핑층(CPL1_1), 상기 제1-2 캡핑층(CPL1_2), 상기 제2 캡핑층(CPL2), 상기 제1-2 연결 배선(CNL1_2), 및 상기 제2-2 연결 배선(CNL2_2)이 제공될 수 있다.
상기 제1-1 캡핑층(CPL1_1) 등이 제공된 상기 기판(SUB) 상에 제1 절연층(INS1)이 제공될 수 있다. 상기 제1 절연층(INS1)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 제1 캡핑층(CPL1)의 일부와 중첩되어 상기 제1 캡핑층(CPL1)의 일부를 커버할 수 있다. 또한, 상기 제1 절연층(INS1)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각에서 상기 기판(SUB)과 하나의 막대형 LED(LD) 사이에 배치될 수 있다.
상기 기판(SUB)과 상기 하나의 막대형 LED(LD) 사이에 배치된 상기 제1 절연층(INS1)은 상기 하나의 막대형 LED(LD)를 안정적으로 지지하며 상기 하나의 막대형 LED(LD)의 이탈을 방지할 수 있다.
상기 제1 절연층(INS1)이 제공된 상기 기판(SUB) 상에 상기 도전 패턴(CP)이 제공될 수 있다. 상기 도전 패턴(CP)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 제1 반사 전극(REL1)과 부분적으로 중첩될 수 있다.
상기 도전 패턴(CP)이 제공된 상기 기판(SUB) 상에 상기 막대형 LED들(LD)이 정렬될 수 있다. 상기 막대형 LED들(LD)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에서 형성된 전계를 통해 자가 정렬이 유도되어 대응하는 화소(PXL)의 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 제공될 수 있다.
상기 막대형 LED들(LD)이 제공된 상기 기판(SUB) 상에 상기 막대형 LED들(LD) 각각의 상면 일부를 커버하는 상기 제2 절연층(INS2)이 제공될 수 있다.
상기 제2 절연층(INS2)이 제공된 상기 기판(SUB) 상에 상기 제1-1 컨택 전극(CNE1_1) 및 상기 제1-2 컨택 전극(CNE_2)이 제공될 수 있다.
상기 제1-1 컨택 전극(CNE1_1)은 상기 제1-1 반사 전극(REL1_1) 및 상기 제1 막대형 LED(LD1)의 제1 단부(EP1) 상에 제공되어 상기 제1-1 반사 전극(REL1_1)과 상기 제1 막대형 LED(LD1)의 제1 단부(EP1) 각각에 전기적으로 연결될 수 있다.
이로 인해, 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)는 상기 제1-1 반사 전극(REL1_1)에 연결될 수 있다. 상기 제1-1 반사 전극(REL1_1)은 상기 제1 내지 제3 화소(PXL1 ~ PXL1) 각각의 상기 제1 트랜지스터(T1)에 연결되므로, 상기 제1 트랜지스터(T1)에 인가된 전압은 최종적으로 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)에 인가될 수 있다.
상기 제1-2 컨택 전극(CNE1_2)은 상기 제1-2 반사 전극(REL1_2) 및 상기 제2 막대형 LED(LD2)의 제2 단부(EP2) 상에 제공되어 상기 제1-2 반사 전극(REL1_2)과 상기 제2 막대형 LED(LD2)의 제2 단부(EP2) 각각에 전기적으로 연결될 수 있다.
이로 인해, 상기 제2 막대형 LED(LD2)의 제2 단부(EP2)는 상기 제1-2 반사 전극(REL1_2)에 연결될 수 있다. 상기 제1-2 반사 전극(REL1_2)은 도면에 도시하지 않았으나 대응하는 화소(PXL)의 상기 화소 회로부(PCL)에 구비된 신호 배선에 전기적으로 연결될 수 있다. 따라서, 상기 신호 배선으로 인가된 전압이 상기 제1-2 반사 전극(REL1_2)을 통해 상기 제2 막대형 LED(LD2)의 제2 단부(EP2)에 인가될 수 있다.
상기 제1-1 컨택 전극(CNE1_1)과 상기 제1-2 컨택 전극(CNE1_2)이 제공된 상기 기판(SUB) 상에 상기 제3 절연층(INS3)이 제공될 수 있다.
상기 제3 절연층(INS3)이 제공된 상기 기판(SUB) 상에 상기 제2 컨택 전극(CNE2)이 제공될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2), 상기 제1 막대형 LED(LD1)의 제2 단부(EP2), 및 상기 제2 막대형 LED(LD2)의 제1 단부(EP1) 상에 제공될 수 있다.
상기 제2 컨택 전극(CNE2)의 일측은 상기 제2 반사 전극(REL2)의 일측과 상기 제1 막대형 LED(LD1)의 제2 단부(EP2) 각각에 전기적으로 연결될 수 있다.
이로 인해, 상기 제1 막대형 LED(LD1)의 제2 단부(EP2)는 상기 제2 반사 전극(REL2)의 일측에 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 구동 전압 배선(DVL)에 연결되므로, 상기 구동 전압 배선(DVL)에 인가된 상기 제2 구동 전압(VDD)은 최종적으로 상기 제1 막대형 LED(LD1)의 제2 단부(EP2)에 인가될 수 있다.
결국, 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)와 상기 제2 단부(EP2) 각각에 소정 전압 이상의 전계가 인가되어, 상기 제1 막대형 LED(LD1)가 발광하게 된다.
또한, 상기 제2 컨택 전극(CNE2)의 타측은 상기 제2 반사 전극(REL2)의 타측과 상기 제2 막대형 LED(LD2)의 제1 단부(EP1) 각각에 전기적으로 연결될 수 있다.
이로 인해, 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)는 상기 제2 반사 전극(REL2)의 타측에 전기적으로 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 구동 전압 배선(DVL)에 연결되므로, 상기 구동 전압 배선(DVL)에 인가된 상기 제2 구동 전압(VDD)은 최종적으로 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)에 인가될 수 있다.
결국, 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)와 상기 제2 단부(EP2) 각각에 소정 전압 이상의 전계가 인가되어, 상기 제2 막대형 LED(LD2)가 발광하게 된다.
상기 제2 컨택 전극(CNE2)이 제공된 상기 기판(SUB) 상에 상기 제4 절연층(INS4) 및 상기 오버 코트층(OC)이 제공될 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치는 상기 도전 패턴(CP)을 이용하여 대응하는 화소(PXL)의 단위 발광 영역 내에만 상기 막대형 LED들(LD)을 정렬함으로써 원하지 않는 영역에 상기 막대형 LED들(LD)이 정렬되는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 대응하는 화소(PXL)의 단위 발광 영역 내에서 상기 기판(SUB)과 하나의 막대형 LED(LD) 사이에 상기 제1 절연층(INS1)을 배치하여 상기 하나의 막대형 LED(LD)를 안정적으로 지지하여 상기 하나의 막대형 LED(LD)의 이탈을 방지할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 대응하는 화소(PXL)의 단위 발광 영역 내에서 상기 제1 및 제2 반사 전극(REL1, REL2) 상부에 각각 상기 제1 및 제2 캡핑층(CPL1, CPL2)을 배치하여 상기 제1 및 제2 반사 전극(REL1, REL2)을 보호하며 상기 제1 및 제2 반사 전극(REL1, REL2)과 상기 기판(SUB)의 접착력을 더욱 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치는 대응하는 화소(PXL)의 단위 발광 영역 내에서 상기 제1 컨택 전극(CNE1)과 상기 제2 컨택 전극(CNE2)을 서로 상이한 레이어에 배치할 수 있다.
따라서, 상기 막대형 LED들(LD) 각각의 양측 단부(EP1, EP2) 중 하나의 단부를 상기 제1 반사 전극(REL1)에 연결하는 공정이 먼저 진행되고, 그 이후에 나머지 단부를 상기 제2 반사 전극(REL2)에 연결하는 공정이 순차적으로 진행될 수 있다. 즉, 각 막대형 LED(LD)의 양측 단부(EP1, EP2) 각각에 대응하는 반사 전극을 전기적으로 연결하는 공정이 분리될 수 있다.
이로 인해, 본 발명의 일 실시예에 따른 표시 장치는 상기 막대형 LED들(LD)의 양단부(EP1, EP2)와 그에 대응하는 반사 전극을 안정적으로 컨택하여 상기 막대형 LED들(LD)의 컨택 불량을 최소화할 수 있다.
도 9a 내지 도 9h는 복수의 단위 발광 영역을 포함한 표시 장치의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 9a 내지 도 9h에 있어서, 편의를 위해 화소 회로부 및 상기 화소 회로부에 연결된 신호 배선들의 도시를 생략하였다. 또한, 도 9a 내지 도 9h에 있어서, 편의를 위하여 복수 개의 막대형 LED들이 수평 방향으로 정렬된 것으로 도시하였으나, 상기 막대형 LED들의 배열이 이에 한정되지는 않는다.
이에 더해, 도 9a 내지 도 9h에서는, 편의를 위하여 기판의 표시 영역에 3개의 화소가 제공되는 것으로 도시하였으나, 실제로 상기 기판의 표시 영역에는 3개 이상의 복수개의 화소가 제공된다.
도 1 내지 도 9a를 참조하면, 기판(SUB) 상에 제2 방향(DR2)으로 연장된 제1 및 제2 격벽(PW1, PW2)을 형성한다.
상기 기판(SUB)은 표시 영역(DA)과 비표시 영역(NDA)을 포함할 수 있다. 상기 제1 및 제2 격벽(PW1, PW2)은 상기 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
상기 제1 격벽(PW1)은 상기 제2 격벽(PW2)을 사이에 두고 상기 기판(SUB) 상에서 일정 간격 이격된 제1-1 격벽(PW1_1)과 제1-2 격벽(PW1_2)을 포함할 수 있다.
상기 기판(SUB)의 하부에는 화소 회로부(PCL)가 제공될 수 있다. 상기 기판(SUB)의 표시 영역(DA)에는 상기 화소 회로부(PCL)와의 전기적 연결을 위한 컨택 홀(CH)이 제공될 수 있다.
이어, 도 1 내지 도 9b를 참조하면, 상기 제1 및 제2 격벽(PW1, PW2)이 제공된 상기 기판(SUB) 상에 제1 및 제2 반사 전극(REL1, REL2), 제1-1 금속층(MTL1_1), 제2-1 금속층(MTL2_1), 제1 정렬 배선(ARL1), 및 제2 정렬 배선(ARL2)을 형성한다.
상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 금속층(MTL1_1), 및 상기 제2-1 금속층(MTL2_1)은 상기 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 상기 기판(SUB)의 비표시 영역(NDA)에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 금속층(MTL1_1, MTL2_1), 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 동일 평면 상에 제공될 수 있다. 즉, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 금속층(MTL1_1, MTL2_1), 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 동일한 층에 제공될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 금속층(MTL1_1, MTL2_1), 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 반사 전극(REL1, REL2), 상기 제1-1 및 제2-1 금속층(MTL1_1, MTL2_1), 상기 제1 및 제2 정렬 배선(ARL1, ARL2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다.
상기 제1 반사 전극(REL1), 상기 제1-1 금속층(MTL1_1), 및 상기 제1 정렬 배선(ARL1)은 일체로 제공되어 전기적 및 물리적으로 연결될 수 있다. 또한, 상기 제2 반사 전극(REL2), 상기 제2-1 금속층(MTL2_1), 및 상기 제2 정렬 배선(ARL2)은 일체로 제공되어 전기적 및 물리적으로 연결될 수 있다.
평면 상에서 볼 때, 상기 제1-1 금속층(MTL1_1) 및 상기 제2-1 금속층(MTL2_1)은 상기 제2 방향(DR2)과 교차하는 제1 방향(DR1)을 따라 연장될 수 있다. 상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2)은 상기 제2 방향(DR2)을 따라 연장될 수 있다.
상기 제1-1 금속층(MTL1_1)에 연결된 상기 제1 반사 전극(REL1)은 상기 제2 반사 전극(REL2)을 기준으로 그 일측 및 타측으로 분기된 제1-1 반사 전극(REL1_1)과 제1-2 반사 전극(REL1_2)을 포함할 수 있다.
이로 인해, 상기 제1-1 및 제1-2 반사 전극(REL1_1,REL1_2)과 상기 제2 반사 전극(REL2)은 상기 기판(SUB) 상에서 교번하여 배치될 수 있다. 특히, 상기 제2 반사 전극(REL2)은, 평면 상에서 볼 때, 상기 제1-1 반사 전극(REL1_1)과 상기 제1-2 반사 전극(REL1_2) 사이에 배치될 수 있다.
상기 제1-1 반사 전극(REL1_1)은 상기 제1-1 격벽(PW1_1)에 중첩되고, 상기 제1-2 반사 전극(REL1_2)은 상기 제1-2 격벽(PW1_2)에 중첩되며, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)에 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 하나의 제1-1 반사 전극(REL1_1), 하나의 제1-2 반사 전극(REL1_2), 및 상기 제1-1 및 제1-2 반사 전극(REL1_1, REL1_2) 사이에 제공된 하나의 제2 반사 전극(REL2)은 상기 기판(SUB) 상에서 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 단위 발광 영역을 구현할 수 있다. 즉, 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각은 상기 단위 발광 영역을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 반사 전극(REL1)은 애노드 전극일 수 있고, 상기 제2 반사 전극(REL2)은 캐소드 전극일 수 있다. 상기 애노드 전극인 상기 제1 반사 전극(REL1)은 상기 제1 정렬 배선(ARL1)에 전기적 및 물리적으로 연결되고, 상기 캐소드 전극인 상기 제2 반사 전극(REL2)은 상기 제2 정렬 배선(ARL2)에 전기적 및 물리적으로 연결될 수 있다.
상기 제1-1 금속층(MTL1_1)과 상기 제2-1 금속층(MTL2_1)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3)에 공통으로 제공될 수 있다.
이로 인해, 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 단위 발광 영역에 제공된 상기 제1 반사 전극(REL1)은 상기 제1-1 금속층(MTL1_1)을 통해 인접한 화소의 단위 발광 영역에 제공된 제1 반사 전극(REL1)에 연결될 수 있다. 또한, 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 단위 발광 영역에 제공된 상기 제2 반사 전극(REL2)은 상기 제2-1 금속층(MTL2_1)을 통해 인접한 화소의 단위 발광 영역에 제공된 제2 반사 전극(REL2)에 연결될 수 있다.
이어, 도 1 내지 도 9c를 참조하면, 상기 제1 반사 전극(REL1) 등이 제공된 상기 기판(SUB)의 표시 영역(DA)에 제1 캡핑층(CPL1), 제2 캡핑층(CPL2), 제1-2 금속층(MTL1_2), 및 제2-2 금속층(MTL2_2)을 형성한다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 캡핑층(CPL1, CPL2), 상기 제1-2 및 제2-2 금속층(MTL1_2, MTL2_2)은 동일한 층에 제공될 수 있다.
상기 제1 및 제2 캡핑층(CPL1, CPL2), 상기 제1-2 및 제2-2 금속층(MTL1_2, MTL2_2)은 동일한 물질을 포함할 수 있다. 예를 들어, 상기 제1 및 제2 캡핑층(CPL1, CPL2), 상기 제1-2 및 제2-2 금속층(MTL1_2, MTL2_2)은 투명한 도전성 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 캡핑층(CPL1) 및 상기 제1-2 금속층(MTL1_2)은 일체로 제공되어 전기적 및 물리적으로 연결될 수 있다. 또한, 상기 제2 캡핑층(CPL2) 및 상기 제2-2 금속층(MTL2_2)은 일체로 제공되어 전기적 및 물리적으로 연결될 수 있다.
상기 제1-2 금속층(MTL1_2)에 연결된 상기 제1 캡핑층(CPL1)은 상기 제2 캡핑층(CPL2)을 기준으로 그 일측 및 타측으로 분기된 제1-1 캡핑층(CPL1_1)과 제1-2 캡핑층(CPL1_2)을 포함할 수 있다. 상기 제2 캡핑층(CPL2)은 상기 제1-1 캡핑층(CPL1_1)과 상기 제1-2 캡핑층(CPL1_2) 사이에 배치될 수 있다.
평면 상에서 볼 때, 상기 제1-1 캡핑층(CPL1_1)은 상기 제1-1 반사 전극(REL1_1)에 중첩되고, 상기 제1-2 캡핑층(CPL1_2)은 상기 제1-2 반사 전극(REL1_2)에 중첩되며, 상기 제2 캡핑층(CPL2)은 상기 제2 반사 전극(REL2)에 중첩될 수 있다.
상기 제1-2 금속층(MTL1_2)은 상기 제1 방향(DR1)으로 연장되어 상기 제1-1 금속층(MTL1_1)에 중첩되고, 상기 제2-2 금속층(MTL1_2)은 상기 제1 방향(DR1)으로 연장되어 상기 제2-1 금속층(MTL2_1)에 중첩될 수 있다.
상기 제1 캡핑층(CPL1) 등이 제공된 상기 기판(SUB)에 제1 절연 물질층(미도시)을 형성한다.
도 1 내지 도 9d를 참조하면, 상기 제1 절연 물질층이 제공된 상기 기판(SUB) 상에 도전 패턴(CP)을 형성한다.
평면 상에서 볼 때, 상기 도전 패턴(CP)은 대응하는 화소의 단위 발광 영역에서 상기 제1 및 제2 반사 전극(REL1, REL2)의 가장자리를 둘러싸는 형태로 제공될 수 있다.
상기 도전 패턴(CP)은 대응하는 화소의 단위 발광 영역에서 상기 제1 반사 전극(REL1)과 부분적으로 중첩될 수 있다. 구체적으로, 상기 도전 패턴(CP)은 대응하는 화소의 단위 발광 영역에서 상기 제1-1 반사 전극(REL1_1)과 부분적으로 중첩하되 상기 제1-2 반사 전극(REL1_2)에도 부분적으로 중첩될 수 있다.
본 발명의 일 실시예에 있어서, 상기 도전 패턴(CP)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 상기 단위 발광 영역 내에서 후술할 막대형 LED들(LD)의 정렬 영역을 정의할 수 있다. 구체적으로, 상기 도전 패턴(CP)은 상기 막대형 LED들의 정렬 공정 시에 상기 막대형 LED들(LD)을 원하는 영역, 예를 들어, 대응하는 화소의 단위 발광 영역 내에만 정렬되게 하는 역할을 할 수 있다.
상기 도전 패턴(CP)은 몰리브덴(Mo)과 같은 도전성 재료로 이루어질 수 있으며, 전기적으로 고립된 플로팅(floating) 상태일 수 있다.
도 1 내지 도 9e를 참조하면, 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 전계가 형성되도록 상기 제1 및 제2 정렬 배선(ARL1, ARL2)에 전압을 인가한다.
본 발명의 일 실시예에 있어서, 상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2) 각각에는 서로 상이한 레벨의 전압이 인가될 수 있다. 예를 들어, 상기 제1 정렬 배선(ARL1)에는 그라운드 전압(GND)이 인가될 수 있고, 상기 제2 정렬 배선(ARL2)에는 교류 전압이 인가될 수 있다.
상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2) 각각에 서로 상이한 레벨을 갖는 소정의 전압이 인가됨에 따라 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 사이에 상기 전계가 형성될 수 있다.
상기 제1 반사 전극(REL1)에 상기 그라운드 전압(GND)을 인가하는 것은 상기 제1 반사 전극(REL1)에 연결된 화소 회로부(PCL)에 포함된 트랜지스터들(도 6의 T1 내지 T7 참고)의 전기적 특성에 영향을 미치지 않게 하기 위함이다.
구체적으로, 상기 제1 반사 전극(REL1)은 상기 화소 회로부(PCL)에 전기적으로 연결되는 애노드 전극이므로, 상기 그라운드 전압(GND)이 아닌 소정의 전압 레벨을 갖는 교류 또는 직류 전압이 상기 제1 반사 전극(REL1)에 인가될 경우, 상기 제1 반사 전극(REL1)에 인가되는 전압에 의해 상기 트랜지스터들(T1 ~ T7)이 영향을 받아 상기 트랜지스터들(T1 ~ T7)의 문턱 전압이 변할 수 있다. 이로 인해, 상기 트랜지스터들(T1 ~ T7)의 전기적 특성이 변하여 상기 화소 회로부(PCL)가 오동작을 할 수 있다.
이에, 본 발명의 일 실시예에서는 상기 화소 회로부(PCL)의 오동작을 방지하지 위해, 상기 제1 반사 전극(REL1)에 상기 그라운드 전압(GND)을 인가하고, 상기 제2 반사 전극(REL2)에 소정의 전압 레벨을 갖는 전압을 인가할 수 있다.
상술한 바와 같이, 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 전계가 인가된 상태에서 상기 기판(SUB) 상에 상기 막대형 LED들(LD)이 산포될 수 있다.
상기 막대형 LED들(LD)을 산포하는 방식의 비제한적인 예로서, 잉크젯 프린팅 방식이 이용될 수 있다. 일 예로, 해당 기판(SUB) 상에 노즐을 배치하고, 상기 노즐을 통해 상기 막대형 LED들(LD)이 포함된 용액을 투하하여 상기 막대형 LED들(LD)을 상기 표시 영역(DA)에 산포할 수 있다. 상기 막대형 LED들(LD)을 상기 기판(SUB) 상에 산포하는 방식은 이에 한정되는 것은 아니다.
상기 막대형 LED들(LD)이 투입되는 경우, 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 사이에는 전계가 형성되어 있기 때문에 상기 막대형 LED들(LD)의 자가 정렬이 유도될 수 있다. 상기 제1 및 제2 반사 전극(REL1, REL2) 각각에 전압을 인가하면, 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 형성되는 전계에 의해 상기 막대형 LED들(LD)이 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 자가 정렬될 수 있다.
상기 막대형 LED들(LD)은 상기 도전 패턴(CP)에 의해 대응하는 화소의 단위 발광 영역에 내에 정렬될 수 있다. 구체적으로, 상기 막대형 LED들(LD)은 상기 제1 내지 제3 화소(PXL1 ~ PXL3) 각각의 단위 발광 영역 내에서 상기 제1 반사 전극(REL1)과 상기 제2 반사 전극(REL2) 사이에 정렬될 수 있다.
상기 막대형 LED들(LD)은 대응하는 화소의 단위 발광 영역 내에서 상기 제1-1 및 제2 반사 전극(REL1_1, REL2) 사이에 정렬된 제1 막대형 LED(LD1)와 상기 제2 및 제1-2 반사 전극(REL2, REL1_2) 사이에 정렬된 제2 막대형 LED(LD2)를 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예는 상기 제1 및 제2 정렬 배선(ARL1, ARL2)으로 각각 서로 상이한 레벨의 전압을 인가하여 상기 기판(SUB) 상에 상기 막대형 LED들(LD)을 용이하게 정렬할 수 있다.
상기 막대형 LED들(LD)을 정렬한 후, 상기 제1 절연 물질층을 패터닝하여 상기 제1 캡핑층(CPL1)의 일부를 외부로 노출시키는 제1 절연 패턴(미도시)이 형성될 수 있다.
도 1 내지 도 9f를 참조하면, 상기 막대형 LED들(LD)이 정렬된 상기 기판(SUB) 상에서, 상기 제1 정렬 배선(ARL1)과 상기 제2 정렬 배선(ARL2)을 제거한다.
이와 동시에, 상기 기판(SUB)의 표시 영역(DA)에서 상기 제1 정렬 배선(ARL1)에 전기적으로 연결된 상기 제1-1 금속층(MTL1_1)의 일부를 제거하여 제1-1 연결 배선(CNL1_1)을 형성한다.
이때, 상기 제1-2 금속층(MTL1_2)의 일부도 함께 제거되어 제1-2 연결 배선(CNL1_2)이 형성될 수 있다. 상기 제1-1 연결 배선(CNL1_1)은 상기 제1-2 연결 배선(CNL1_2)과 함께 제1 연결 배선(CNL1)을 구성할 수 있다.
또한, 상기 제2 정렬 배선(ARL2)이 제거됨에 따라, 상기 제2 정렬 배선(ARL2)에 전기적 및 물리적으로 연결된 상기 제2-1 금속층(MTL2_1)은 제2-1 연결 배선(CNL2_1)이 될 수 있다.
이때, 상기 제2-2 금속층(MTL2_2)은 제2-2 연결 배선(CNL2_2)이 될 수 있다. 상기 제2-1 연결 배선(CNL2_1)은 상기 제2-2 연결 배선(CNL2_2)과 함께 제2 연결 배선(CNL2)을 구성할 수 있다.
상기 제1 및 제2 연결 배선(CNL1, CNL2)이 제공된 상기 기판(SUB) 상에 제2 절연 물질층(미도시)을 형성하고 패터닝하여 상기 제1 캡핑층(CPL1)의 일부와 상기 막대형 LED들(LD)의 일측 단부를 노출시키는 제2 절연 패턴(미도시)이 형성될 수 있다.
도 1 내지 도 9g를 참조하면, 상기 제2 절연 패턴 등이 제공된 상기 기판(SUB) 상에 제1 컨택 전극(CNE1)을 형성한다.
평면 상에서 볼 때, 상기 제1 컨택 전극(CNE1)은 상기 제1 반사 전극(REL1)에 중첩될 수 있다. 상기 제1 컨택 전극(CNE1)은 상기 제1-1 반사 전극(REL1_1) 상에 형성된 제1-1 컨택 전극(CNE1_1)과 상기 제1-2 반사 전극(REL1_2) 상에 형성된 제1-2 컨택 전극(CNE1_2)을 포함할 수 있다.
상기 제1-1 컨택 전극(CNE1_1)은 상기 제1 막대형 LED(LD1)의 일측 단부(EP1)와 상기 제1-1 반사 전극(REL1_1)을 전기적 및/또는 물리적으로 연결할 수 있다. 또한, 상기 제1-2 컨택 전극(CNE1_2)은 상기 제2 막대형 LED(LD2)의 타측 단부(EP2)와 상기 제1-2 반사 전극(REL1_2)을 전기적 및/또는 물리적으로 연결할 수 있다.
이어, 상기 제1 컨택 전극(CNE1)이 형성된 상기 기판(SUB) 상에 제3 절연 물질층(미도시)을 형성한 후 패터닝하여 상기 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)을 형성한다.
이와 동시에, 상기 제1 및 제2 절연 패턴을 패터닝하여 상기 막대형 LED들(LD) 각각의 타측 단부 및 상기 제2 캡핑층(CPL2)을 외부로 노출하는 제1 및 제2 절연층(INS1, INS2)을 형성한다.
도 1 내지 도 9h를 참조하면, 상기 제1 컨택 전극(CNE1) 등이 제공된 상기 기판(SUB) 상에 제2 컨택 전극(CNE2)을 형성한다.
평면 상에서 볼 때, 상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2)에 중첩될 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 상기 제1 막대형 LED(LD1)의 타측 단부(EP2)와 상기 제2 막대형 LED(LD2)의 일측 단부(EP1)에 중첩될 수 있다.
상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2)의 일측과 상기 제1 막대형 LED(LD1)의 타측 단부(EP2)를 전기적 및/또는 물리적으로 연결할 수 있다. 또한, 상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2)의 타측과 상기 제2 막대형 LED(LD2)의 일측 단부(EP1)를 전기적 및/또는 물리적으로 연결할 수 있다.
도 10a 내지 도 10m은 도 8에 도시된 표시 장치의 제조 방법을 순차적으로 도시한 단면도들이다.
도 1 내지 도 10a를 참조하면, 기판(SUB) 상에 화소 회로부(PCL)를 형성한다. 상기 화소 회로부(PCL)는 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL), 상기 구동 전압 배선(DVL)에 연결된 브릿지 패턴(BRP), 및 보호층(PSV)을 포함할 수 있다.
이때, 상기 보호층(PSV)은 상기 제1 트랜지스터(T1)의 제1 전극(EL1)을 노출하는 컨택 홀(이하, '제1 컨택 홀' 이라 함)과 상기 브릿지 패턴(BRP)을 노출하는 컨택 홀(이하, '제2 컨택 홀' 이라 함)을 포함할 수 있다.
도 1 내지 도 10b를 참조하면, 상기 화소 회로부(PCL) 상에 제1 및 제2 격벽(PW1, PW2)을 형성한다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 보호층(PSV) 상에서 서로 일정 간격 이격될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 및 제2 격벽(PW1, PW2)은 유기 절연막일 수 있다.
상기 제1 격벽(PW1)은 상기 제2 격벽(PW2)을 사이에 두고 서로 일정 간격 이격된 제1-1 격벽(PW1_1)과 제1-2 격벽(PW1_2)을 포함할 수 있다.
도 1 내지 도 10c를 참조하면, 상기 제1 및 제2 격벽(PW1, PW2)이 제공된 상기 보호층(PSV) 상에 반사율이 높은 도전성 재료를 포함한 제1 및 제2 반사 전극(REL1, REL2)을 형성한다.
상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1) 상에 형성되고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2) 상에 형성될 수 있다. 상기 제1 반사 전극(REL1)은 상기 제1-1 격벽(PW1_1) 상에 형성된 제1-1 반사 전극(REL1_1)과 상기 제1-2 격벽(PW1_2) 상에 형성된 제1-2 반사 전극(REL1_2)을 포함할 수 있다.
상기 제1-1 반사 전극(REL1_1)은 상기 보호층(PSV)을 관통하는 상기 제1 컨택 홀을 통해 상기 제1 트랜지스터(T1)의 제1 전극(EL1)에 연결될 수 있다. 상기 제2 반사 전극(REL2)은 상기 보호층(PSV)을 관통하는 상기 제2 컨택 홀을 통해 상기 브릿지 패턴(BRP)에 연결될 수 있다.
상기 제1 및 제2 반사 전극(REL1, REL2)은 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다. 즉, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응하는 형상을 가질 수 있고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW1)의 형상에 대응하는 형상을 가질 수 있다.
도 1 내지 도 10d를 참조하면, 상기 제1 및 제2 반사 전극(REL1, REL2)이 형성된 상기 보호층(PSV) 상에 투명한 도전성 재료를 포함한 제1 및 제2 캡핑층(CPL1, CPL2)을 형성한다.
도 1 내지 도 10e를 참조하면, 상기 제1 및 제2 캡핑층(CPL1, CPL2)이 제공된 상기 보호층(PSV) 전면에 제1 절연 물질층(INS1')을 증착한다.
상기 제1 절연 물질층(INS1')은 무기 재료를 포함하는 무기 절연막일 수 있다. 상기 제1 절연 물질층(INS1')은 상기 제1 및 제2 캡핑층(CPL1, CPL2)과 함께 상기 제1 및 제2 반사 전극(REL1, REL2)을 커버하며 상기 제1 및 제2 반사 전극(REL1, REL2)을 보호할 수 있다.
도 1 내지 도 10f를 참조하면, 상기 제1 절연 물질층(INS1') 상에 도전성 재료로 이루어진 도전 패턴(CP)을 형성한다.
상기 도전 패턴(CP)은 상기 제1 캡핑층(CPL1)과 그 하부에 배치된 상기 제1 반사 전극(REL1)에 부분적으로 중첩할 수 있다. 상기 도전 패턴(CP)은 후술한 막대형 LED들(LD)을 대응하는 화소의 단위 발광 영역 내에 정렬되게 하는 역할을 한다.
도 1 내지 도 10g를 참조하면, 제1 및 제2 정렬 배선(ARL1, ARL2)을 통해 상기 제1 및 제2 반사 전극(REL1, REL2) 각각에 소정 전압을 인가하여 상기 제1 및 제2 반사 전극(REL1, REL2) 사이에 전계를 형성한 후, 상기 막대형 LED들(LD)을 상기 제1 절연 물질층(INS1') 상에 산포한다.
상기 막대형 LED들(LD)이 투입되는 경우, 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2) 사이 및 상기 제2 반사 전극(REL2)과 상기 제1-2 반사 전극(REL1_2) 사이에 상기 전계가 형성되어 있기 때문에, 상기 막대형 LED들(LD)의 자가 정렬이 유도될 수 있다.
본 발명의 일 실시예에 있어서, 상기 막대형 LED들(LD)은 상기 제1-1 반사 전극(REL1_1)과 상기 제2 반사 전극(REL2) 사이에 정렬된 제1 막대형 LED(LD1)와 상기 제2 반사 전극(REL2)과 상기 제1-2 반사 전극(REL1_2) 사이에 정렬된 제2 막대형 LED(LD2)를 포함할 수 있다.
상기 제1 및 제2 막대형 LED(LD1, LD2) 각각은 제1 및 제2 단부(EP1, EP2)를 포함할 수 있다.
도 1 내지 도 10h를 참조하면, 마스크 공정 등을 통해 상기 제1 절연 물질층(INS1')을 패터닝하여 상기 제1 캡핑층(CPL1)의 일부를 노출하는 제1 절연 패턴(INS1")을 형성한다.
도 1 내지 도 10i를 참조하면, 상기 제1 절연 패턴(INS1") 등이 제공된 상기 보호층(PSV) 상에 제2 절연 물질층(미도시)을 도포한다. 이어, 마스크 공정 등을 통해 상기 제1 캡핑층(CPL1)의 일부, 상기 제1 막대형 LED(LD1)의 제1 단부(EP1), 및 상기 제2 막대형 LED(LD2)의 제2 단부(EP2)를 노출하는 제2 절연 패턴(INS2')을 형성한다.
이와 동시에, 상기 제1 및 제2 정렬 배선(ARL1, ARL2)을 제거하고, 제1 및 제2 연결 배선(CNL1, CNL2)을 형성한다.
도 1 내지 도 10j를 참조하면, 상기 제2 절연 패턴(INS2')을 포함한 상기 보호층(PSV) 상에 제1-1 및 제1-2 컨택 전극(CNE1_1, CNE1_2)을 포함한 제1 컨택 전극(CNE1)을 형성한다.
상기 제1-1 컨택 전극(CNE1_1)은 상기 제1-1 반사 전극(REL1_1)과 상기 제1 막대형 LED(LD1)의 제1 단부(EP1)를 커버하고, 상기 제1-2 컨택 전극(CNE1_2)은 상기 제1-2 반사 전극(REL1_2)과 상기 제2 막대형 LED(LD2)의 제2 단부(EP2)를 커버할 수 있다.
도 1 내지 도 10k를 참조하면, 상기 제1 컨택 전극(CNE1)이 제공된 상기 보호층(PSV) 상에 제3 절연 물질층(미도시)을 도포한다. 이어, 마스크 공정 등을 이용하여 상기 제1 컨택 전극(CNE1)을 커버하고 상기 제2 반사 전극(REL2)을 외부로 노출하는 제3 절연층(INS3)을 형성한다.
상기 제3 절연층(INS3)이 복수의 절연막들을 포함하는 다중층으로 이루어진 경우, 상기 복수의 절연막들은 상기 마스크 공정에 의해 동시에 패터닝되거나 개별적으로 패터닝되어 상기 제2 반사 전극(REL2)을 외부로 노출시킬 수 있다.
상기 제2 절연 패턴(INS2')은 상기 마스크 공정에 의해 함께 패터닝되어 상기 제2 캡핑층(CPL2), 상기 제1 막대형 LED(LD1)의 제2 단부(EP2), 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)를 노출하는 제2 절연층(INS2)이 될 수 있다. 상기 제2 절연층(INS2)은 상기 제1 및 제2 막대형 LED(LD1, LD2) 각각의 상면 일부에만 제공되어 상기 제1 및 제2 막대형 LED(LD1, LD2) 각각의 양단부(EP1, EP2)를 외부로 노출시킨다.
또한, 상기 제1 절연 패턴(INS1")도 상기 마스크 공정에 의해 함께 패터닝되어 상기 제1 및 제2 막대형 LED(LD1, LD2) 각각의 하부 및 상기 제1 캡핑층(CPL1)의 일부 상에만 제공된 제1 절연층(INS1)이 될 수 있다.
상기 제1 및 제2 막대형 LED(LD1, LD2) 각각의 하부에 배치된 상기 제1 절연층(INS1)은 상기 제1 및 제2 막대형 LED(LD1, LD2)를 지지하며 상기 제1 및 제2 막대형 LED(LD1, LD2)의 이탈을 방지하는 역할을 할 수 있다.
도 1 내지 도 10l을 참조하면, 상기 제3 절연층(INS3)을 포함한 상기 보호층(PSV) 상에 제2 컨택 전극(CNE2)을 형성한다.
상기 제2 컨택 전극(CNE2)은 상기 제2 반사 전극(REL2), 상기 제1 막대형 LED(LD1)의 제2 단부(EP2), 및 상기 제2 막대형 LED(LD2)의 제1 단부(EP1)를 커버할 수 있다.
도 1 내지 도 10m을 참조하면, 상기 제2 컨택 전극(CNE2)을 포함하는 상기 보호층(PSV) 전면에 제4 절연층(INS4)을 형성한다. 이어, 상기 제4 절연층(INS4) 상에 오버 코트층(OC)을 형성한다.
도 11은 도 8에 도시된 제1 및 제2 격벽을 다른 형태로 도시한 도면으로, 도 7의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다. 본 실시예에 있어서, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 11에 도시된 표시 장치는, 제1 및 제2 격벽이 반원 형상을 갖는다는 점을 제외하면 도 7 및 도 8의 표시 장치와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
도 7 및 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 상기 기판(SUB) 상에 제공된 화소 회로부(PCL), 및 상기 화소 회로부(PCL) 상에 제공된 표시 소자층(DPL)을 포함할 수 있다.
상기 화소 회로부(PCL)는 상기 기판(SUB) 상에 배치된 버퍼층(BFL), 상기 버퍼층(BFL) 상에 배치된 제1 및 제2 트랜지스터(T1, T2), 구동 전압 배선(DVL)을 포함할 수 있다.
상기 표시 소자층(DPL)은 상기 화소 회로부(PCL) 상에 제공된 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 상기 막대형 LED들(LD), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
상기 제1 및 제2 격벽(PW1, PW2)은 상기 화소 회로부(PCL)의 보호층(PSV)으로부터 돌출된 형상을 가지며, 표면이 소정 곡률을 갖는 반타원 형상으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 격벽(PW1, PW2)은 유기 재료를 포함하는 유기 절연막으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 반사 전극(REL1, RLE2)은 상기 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 즉, 상기 제1 반사 전극(REL1)은 상기 제1 격벽(PW1)의 형상에 대응되는 곡률을 가질 수 있고, 상기 제2 반사 전극(REL2)은 상기 제2 격벽(PW2)의 형상에 대응되는 곡률을 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 반사 전극(REL1, REL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 상기 제1 및 제2 반사 전극(REL1, REL2)은 상기 막대형 LED들(LD) 각각의 양단부(EP1, EP2)에서 출사된 광을 화상이 표시되는 방향(일예로, 정면 방향)으로 진행되게 할 수 있다.
상술한 바와 같이, 상기 제1 및 제2 반사 전극(REL1, REL2)은 곡률을 갖는 형상을 가지므로, 각 막대형 LED(LD)에서 출사되어 상기 제1 및 제2 반사 전극(REL1, REL2)에 의해 반사된 광을 상기 정면 방향으로 더욱 진행되게 할 수 있다. 따라서, 각 막대형 LED(LD)에서 출사된 광의 효율이 더욱 향상될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 다양한 전자 기기에 채용될 수 있다. 예를 들어, 표시 장치는 텔레비젼, 노트북, 휴대폰, 스마트폰, 스마트패드(PD), 피엠피(PMP), 피디에이(PDA), 내비게이션, 스마트 워치와 같은 각종 웨어러블 기기, 등에 적용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
LD1, LD2: 제1 및 제2 막대형 LED
PXL1 ~ PXL3: 제1 내지 제3 화소 SUB: 기판
PCL: 화소 회로부 DPL: 표시 소자층
PW1, PW2: 제1 및 제2 격벽 CPL1, CPL2: 제1 및 제2 캡핑층
REL1, REL2: 제1 및 제2 반사 전극 CP: 도전 패턴
CNE1, CNE2: 제1 및 제2 컨택 전극

Claims (26)

  1. 화소가 각각 배치되는 복수의 단위 발광 영역을 포함한 기판을 포함하고,
    상기 복수의 단위 발광 영역 각각은,
    상기 기판 상에 제공되며, 서로 일정 간격 이격된 제1 및 제2 격벽;
    상기 제1 격벽 상에 제공된 제1 전극 및 상기 제2 격벽 상에 제공된 제2 전극;
    상기 제1 및 제2 전극들 상에 제공된 제1 절연층;
    상기 제1 절연층 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 적어도 하나 이상의 발광 소자;
    상기 발광 소자 상에 제공되는 제2 절연층;
    상기 제1 전극 상의 상기 제1 절연층 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극;
    상기 제1 절연층과 상기 제1 컨택 전극 사이에 제공되며, 평면 상에서 볼 때 상기 제1 및 제2 전극을 둘러싸는 도전 패턴;
    상기 제1 컨택 전극 상에 제공된 제3 절연층;
    상기 제3 절연층 및 상기 제2 전극 상의 상기 제1 절연층 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극; 및
    상기 제2 컨택 전극 상에 제공된 제4 절연층을 포함하는 발광 장치.
  2. 제1 항에 있어서,
    상기 도전 패턴은 상기 발광 소자를 대응하는 단위 발광 영역 내에 배치되게 하는 발광 장치.
  3. 제2 항에 있어서,
    상기 복수의 단위 발광 영역 각각은,
    상기 제1 전극에 연결되어 상기 기판의 제1 방향으로 연장된 제1 연결 배선; 및
    상기 제2 전극에 연결되어 상기 제1 방향으로 연장된 제2 연결 배선을 더 포함하고,
    상기 제1 전극은 상기 제1 연결 배선으로부터 분기되어 상기 제2 전극을 사이에 두고 일정 간격 이격된 제1-1 전극 및 제1-2 전극을 포함하는 발광 장치.
  4. 제3 항에 있어서,
    상기 도전 패턴은, 평면 상에서 볼 때 상기 제1-1 전극과 상기 제1-2 전극에 중첩되는 발광 장치.
  5. 제3 항에 있어서,
    상기 제1 절연층은 상기 기판과 상기 발광 소자 사이, 및 상기 도전 패턴과 상기 제1 전극 사이에 배치되는 발광 장치.
  6. 제5 항에 있어서,
    상기 기판과 상기 발광 소자 사이에 배치된 상기 제1 절연층은 상기 발광 소자를 지지하고, 상기 도전 패턴과 상기 제1 전극 사이에 배치된 상기 제1 절연층은 상기 제1 전극을 보호하는 발광 장치.
  7. 제6 항에 있어서,
    상기 제1 전극 상에 제공되어 상기 제1 전극을 커버하는 제1 캡핑층; 및
    상기 제2 전극 상에 제공되어 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함하는 발광 장치.
  8. 제2 항에 있어서,
    상기 제2 절연층은 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 외부로 노출하고,
    상기 제3 절연층은 상기 제1 컨택 전극 상에 제공되어 상기 제1 컨택 전극을 보호하며,
    상기 제4 절연층은 상기 제2 컨택 전극 상에 제공되어 상기 제2 컨택 전극을 보호하는 발광 장치.
  9. 제2 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 반도체층;
    제2 도전성 도펀트가 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함하는 발광 장치.
  10. 제9 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 발광 장치.
  11. 각각의 화소가 배치되는 복수의 단위 발광 영역을 포함하는 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싼 비표시 영역을 포함한 기판;
    상기 표시 영역의 상기 기판 상에 제공되며, 적어도 하나 이상의 트랜지스터들을 포함하는 화소 회로부; 및
    상기 화소 회로부 상에 위치하며, 광이 출사되는 적어도 하나의 발광 소자를 포함한 표시 소자층을 포함하고,
    상기 복수의 단위 발광 영역 각각은,
    상기 화소 회로부 상에 제공되며, 서로 일정 간격 이격된 제1 및 제2 격벽;
    상기 제1 격벽 상에 제공된 제1 전극 및 상기 제2 격벽 상에 제공된 제2 전극;
    상기 제1 및 제2 전극들 상에 제공된 제1 절연층;
    상기 제1 절연층 상에 제공되고, 길이 방향으로 제1 단부와 제2 단부를 갖는 상기 발광 소자;
    상기 발광 소자 상에 제공된 제2 절연층;
    상기 제1 전극 상의 상기 제1 절연층 상에 제공되며, 상기 제1 전극과 상기 발광 소자의 제1 단부를 연결하는 제1 컨택 전극;
    상기 제1 절연층과 상기 제1 컨택 전극 사이에 제공되며, 평면 상에서 볼 때, 상기 제1 및 제2 전극을 둘러싸는 도전 패턴;
    상기 제1 컨택 전극 상에 제공된 제3 절연층; 및
    상기 제3 절연층 및 상기 제2 전극 상의 상기 제1 절연층 상에 제공되며, 상기 제2 전극과 상기 발광 소자의 제2 단부를 연결하는 제2 컨택 전극; 및
    상기 제2 컨택 전극 상에 제공된 제4 절연층을 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 도전 패턴은 상기 발광 소자를 대응하는 단위 발광 영역 내에 배치되게 하는 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 단위 발광 영역 각각은,
    상기 제1 전극에 연결되어 상기 기판의 제1 방향으로 연장된 제1 연결 배선; 및
    상기 제2 전극에 연결되어 상기 제1 방향으로 연장된 제2 연결 배선을 더 포함하고,
    상기 제1 전극은 상기 제1 연결 배선으로부터 분기되어 상기 제2 전극을 사이에 두고 일정 간격 이격된 제1-1 전극 및 제1-2 전극을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 도전 패턴은 평면 상에서 볼 때 상기 제1-1 전극과 상기 제1-2 전극에 부분적으로 중첩되는 표시 장치.
  15. 제13 항에 있어서,
    상기 제1 절연층은 상기 기판과 상기 발광 소자 사이, 및 상기 도전 패턴과 상기 제1 전극 사이에 배치되는 표시 장치.
  16. 제15 항에 있어서,
    상기 기판과 상기 발광 소자 사이에 배치된 상기 제1 절연층은 상기 발광 소자를 지지하고, 상기 도전 패턴과 상기 제1 전극 사이에 배치된 상기 제1 절연층은 상기 제1 전극을 보호하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 전극 상에 제공되어 상기 제1 전극을 커버하는 제1 캡핑층; 및
    상기 제2 전극 상에 제공되어 상기 제2 전극을 커버하는 제2 캡핑층을 더 포함하는 표시 장치.
  18. 제12 항에 있어서,
    상기 제2 절연층은 상기 발광 소자 상에 제공되어 상기 발광 소자의 제1 및 제2 단부를 외부로 노출하고,
    상기 제3 절연층은 상기 제1 컨택 전극 상에 제공되어 상기 제1 컨택 전극을 보호하며,
    상기 제4 절연층은 상기 제2 컨택 전극 상에 제공되어 상기 제2 컨택 전극을 보호하는 표시 장치.
  19. 제12 항에 있어서,
    상기 발광 소자는,
    제1 도전성 도펀트가 도핑된 제1 반도체층;
    제2 도전성 도펀트가 도핑된 제2 반도체층; 및
    상기 제1 반도체층과 상기 제2 반도체층 사이에 제공된 활성층을 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 발광 소자는 마이크로 스케일 혹은 나노 스케일을 갖는 원 기둥 형상 혹은 다각 기둥 형상의 발광 다이오드를 포함하는 표시 장치.
  21. 복수의 단위 발광 영역을 구비한 기판을 제공하는 단계;
    상기 복수의 단위 발광 영역들 각각의 상기 기판 상에 서로 일정 간격 이격된 제1 및 제2 격벽을 형성하는 단계;
    상기 제1 격벽 상에 제1 전극을 형성하고, 상기 제1 전극과 이격되는 제2 전극을 상기 제2 격벽 상에 형성하고, 상기 제1 전극과 연결된 제1 정렬 배선을 형성하며, 상기 제2 전극과 연결된 제2 정렬 배선을 형성하는 단계;
    상기 제1 및 제2 전극 상에 제1 절연 물질층을 형성하는 단계;
    상기 제1 전극에 중첩되도록 상기 제1 절연 물질층 상에 도전 패턴을 형성하는 단계;
    상기 제1 절연 물질층 상에 복수 개의 발광 소자들을 포함한 용액을 투입하고, 상기 제1 정렬 배선과 상기 제2 정렬 배선 각각에 전압을 인가하여 상기 제1 및 제2 전극 사이에 상기 발광 소자들을 자가 정렬시키는 단계;
    상기 제1 절연 물질층을 패터닝하여 상기 제1 전극의 일부를 노출하는 제1 절연 물질 패턴을 형성하는 단계;
    상기 제1 절연 물질 패턴 상에 제2 절연 물질층을 도포한 후 패터닝하여 각 발광 소자의 제1 단부와, 상기 제1 전극의 일부, 및 상기 도전 패턴을 노출하는 제2 절연 물질 패턴을 형성하는 단계;
    상기 기판 상에서 상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계;
    상기 노출된 각 발광 소자의 제1 단부와 상기 제1 전극을 연결하는 제1 컨택 전극을 형성하는 단계;
    상기 제1 컨택 전극 상에 상기 제1 컨택 전극을 커버하는 제3 절연층을 형성하고, 상기 제1 및 제2 절연 물질 패턴을 패터닝하여 각 발광 소자의 제2 단부와 상기 제2 전극을 노출하는 제1 절연층과 제2 절연층을 형성하는 단계;
    상기 노출된 각 발광 소자의 제2 단부와 상기 제2 전극을 연결하는 제2 컨택 전극을 형성하는 단계; 및
    상기 제2 컨택 전극 상에 상기 제2 컨택 전극을 커버하는 제4 절연층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 제1 및 제2 전극과 상기 제1 및 제2 정렬 배선을 형성하는 단계는,
    상기 제1 전극과 일체로 제공되어 상기 제1 전극을 상기 제1 정렬 배선에 연결하는 제1 연결 배선 및 상기 제2 전극과 일체로 제공되어 상기 제2 전극을 상기 제2 정렬 배선에 연결하는 제2 연결 배선을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  23. 제22 항에 있어서,
    상기 제1 정렬 배선과 상기 제2 정렬 배선을 제거하는 단계에서, 서로 인접한 두 개의 단위 발광 영역 사이에 배치된 상기 제1 연결 배선의 일부가 제거되는 표시 장치의 제조 방법.
  24. 제21 항에 있어서,
    상기 발광 소자들을 자기 정렬시키는 단계에서, 상기 제1 정렬 배선에 인가되는 전압과 상기 제2 정렬 배선에 인가되는 전압은 서로 상이한 레벨을 가지며,
    상기 제1 정렬 배선에는 그라운드 전압이 인가되는 표시 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 제1 전극 상에 상기 제1 전극을 커버하는 제1 캡핑층을 형성함과 동시에, 상기 제2 전극 상에 상기 제2 전극을 커버하는 제2 캡핑층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  26. 제21 항에 있어서,
    상기 기판을 제공하는 단계는,
    상기 기판 상에 상기 발광 소자들을 구동하는 적어도 하나 이상의 트랜지스터를 형성하는 단계; 및
    상기 트랜지스터 상에 보호층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
KR1020180048079A 2018-04-25 2018-04-25 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법 KR102299992B1 (ko)

Priority Applications (12)

Application Number Priority Date Filing Date Title
KR1020180048079A KR102299992B1 (ko) 2018-04-25 2018-04-25 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
JP2020559534A JP7089059B2 (ja) 2018-04-25 2018-09-27 発光装置、これを備えた表示装置、及びその製造方法
CN201880092640.6A CN112041989A (zh) 2018-04-25 2018-09-27 发光器件、具有该发光器件的显示装置及制造其的方法
PCT/KR2018/011446 WO2019208880A1 (ko) 2018-04-25 2018-09-27 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
EP18916060.9A EP3787027A4 (en) 2018-04-25 2018-09-27 LIGHT EMITTING DEVICE, DISPLAY DEVICE THEREOF AND METHOD OF MANUFACTURE THEREOF
US17/049,950 US11367823B2 (en) 2018-04-25 2018-09-27 Light-emitting device, display device having same, and method for manufacturing same
TW108114516A TW201946270A (zh) 2018-04-25 2019-04-25 發光裝置
KR1020210117056A KR102471241B1 (ko) 2018-04-25 2021-09-02 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
JP2022093973A JP2022123014A (ja) 2018-04-25 2022-06-09 発光装置、これを備えた表示装置
US17/843,314 US11811012B2 (en) 2018-04-25 2022-06-17 Light-emitting device, display device having same, and method for manufacturing same
KR1020220157717A KR102517560B1 (ko) 2018-04-25 2022-11-22 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
US18/497,954 US20240063359A1 (en) 2018-04-25 2023-10-30 Light-emitting device, display device having same, and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180048079A KR102299992B1 (ko) 2018-04-25 2018-04-25 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210117056A Division KR102471241B1 (ko) 2018-04-25 2021-09-02 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Publications (2)

Publication Number Publication Date
KR20190124359A KR20190124359A (ko) 2019-11-05
KR102299992B1 true KR102299992B1 (ko) 2021-09-10

Family

ID=68295616

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020180048079A KR102299992B1 (ko) 2018-04-25 2018-04-25 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR1020210117056A KR102471241B1 (ko) 2018-04-25 2021-09-02 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR1020220157717A KR102517560B1 (ko) 2018-04-25 2022-11-22 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020210117056A KR102471241B1 (ko) 2018-04-25 2021-09-02 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR1020220157717A KR102517560B1 (ko) 2018-04-25 2022-11-22 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법

Country Status (7)

Country Link
US (3) US11367823B2 (ko)
EP (1) EP3787027A4 (ko)
JP (2) JP7089059B2 (ko)
KR (3) KR102299992B1 (ko)
CN (1) CN112041989A (ko)
TW (1) TW201946270A (ko)
WO (1) WO2019208880A1 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110473890A (zh) * 2018-05-09 2019-11-19 三星显示有限公司 发光设备及包括发光设备的显示设备
KR102600602B1 (ko) * 2018-07-09 2023-11-10 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102605339B1 (ko) * 2018-07-18 2023-11-27 삼성디스플레이 주식회사 표시 장치 및 표시 장치 제조 방법
KR20200063386A (ko) 2018-11-27 2020-06-05 삼성디스플레이 주식회사 표시 장치
KR102541260B1 (ko) 2018-12-13 2023-06-12 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200124799A (ko) * 2019-04-24 2020-11-04 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210055852A (ko) * 2019-11-07 2021-05-18 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210055829A (ko) * 2019-11-07 2021-05-18 삼성디스플레이 주식회사 표시 장치
KR20210056481A (ko) * 2019-11-08 2021-05-20 삼성디스플레이 주식회사 표시 장치
KR20210056483A (ko) * 2019-11-08 2021-05-20 삼성디스플레이 주식회사 표시 장치
KR20210059075A (ko) 2019-11-13 2021-05-25 삼성디스플레이 주식회사 표시 장치
KR20210065239A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
CN114846613A (zh) * 2019-12-12 2022-08-02 三星显示有限公司 显示装置和用于制造该显示装置的方法
KR20210075289A (ko) * 2019-12-12 2021-06-23 삼성디스플레이 주식회사 표시 장치
KR20210078627A (ko) * 2019-12-18 2021-06-29 삼성디스플레이 주식회사 표시장치 및 이의 제조방법
KR20210095774A (ko) * 2020-01-23 2021-08-03 삼성디스플레이 주식회사 표시 장치
KR20210103602A (ko) * 2020-02-13 2021-08-24 삼성디스플레이 주식회사 표시 장치
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
KR20210132259A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
KR20210138834A (ko) 2020-05-12 2021-11-22 삼성디스플레이 주식회사 타일형 표시 장치
KR20210143969A (ko) * 2020-05-20 2021-11-30 삼성디스플레이 주식회사 표시 장치
KR20230022943A (ko) * 2020-06-03 2023-02-16 제이드 버드 디스플레이(상하이) 리미티드 수평 광 방출을 갖는 다색 led 픽셀 유닛을 위한 시스템들 및 방법들
KR20210150631A (ko) * 2020-06-03 2021-12-13 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
CN113299680B (zh) * 2020-06-05 2023-05-12 友达光电股份有限公司 显示装置
KR20210157949A (ko) * 2020-06-22 2021-12-30 삼성디스플레이 주식회사 표시 장치
KR20220054507A (ko) * 2020-10-23 2022-05-03 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR20220058756A (ko) * 2020-10-30 2022-05-10 삼성디스플레이 주식회사 표시 장치
KR20220145992A (ko) * 2021-04-22 2022-11-01 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220146725A (ko) * 2021-04-23 2022-11-02 삼성디스플레이 주식회사 표시 장치
KR20230073406A (ko) * 2021-11-18 2023-05-26 삼성디스플레이 주식회사 표시 장치
US11692678B1 (en) * 2022-03-01 2023-07-04 Dialight Corporation Polymeric materials for use with high power industrial luminaires

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101281081B1 (ko) 2010-10-25 2013-07-09 일진엘이디(주) 수직형 발광 다이오드 셀 어레이 및 그의 제조 방법

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005290A (ja) * 2004-06-21 2006-01-05 Citizen Electronics Co Ltd 発光ダイオード
TWI363437B (en) * 2008-05-21 2012-05-01 Ind Tech Res Inst Light emitting diode package capable of providing electrostatic discharge circuit protection and process of making the same
KR20110041401A (ko) 2009-10-15 2011-04-21 샤프 가부시키가이샤 발광 장치 및 그 제조 방법
US8872214B2 (en) 2009-10-19 2014-10-28 Sharp Kabushiki Kaisha Rod-like light-emitting device, method of manufacturing rod-like light-emitting device, backlight, illuminating device, and display device
KR101244926B1 (ko) 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법
JP2013004792A (ja) * 2011-06-17 2013-01-07 Sharp Corp 発光装置および自発光ディスプレイ装置、並びに、上記発光装置を備えた照明装置およびバックライト
US8987765B2 (en) 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
KR101490758B1 (ko) 2013-07-09 2015-02-06 피에스아이 주식회사 초소형 led 전극어셈블리 및 이의 제조방법
KR101436123B1 (ko) 2013-07-09 2014-11-03 피에스아이 주식회사 초소형 led를 포함하는 디스플레이 및 이의 제조방법
KR101546929B1 (ko) 2013-09-24 2015-08-25 서울바이오시스 주식회사 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
KR102610028B1 (ko) * 2016-04-12 2023-12-06 삼성디스플레이 주식회사 디스플레이 장치
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR102608419B1 (ko) * 2016-07-12 2023-12-01 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR102592276B1 (ko) * 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR102568252B1 (ko) * 2016-07-21 2023-08-22 삼성디스플레이 주식회사 발광 장치 및 그의 제조방법
KR20180030363A (ko) * 2016-09-13 2018-03-22 삼성디스플레이 주식회사 표시 장치
KR102587215B1 (ko) 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
CN107393940B (zh) 2017-09-06 2020-02-21 严光能 Led显示设备及其制造方法
KR102493479B1 (ko) 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR102593430B1 (ko) * 2018-07-09 2023-10-26 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102536489B1 (ko) * 2018-09-18 2023-05-25 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR102616602B1 (ko) * 2018-10-01 2023-12-21 삼성디스플레이 주식회사 발광 장치 및 이의 제조 방법
KR102590984B1 (ko) * 2018-10-30 2023-10-18 삼성디스플레이 주식회사 발광 소자 구조물 및 발광 소자의 제조방법
KR20210065238A (ko) * 2019-11-26 2021-06-04 삼성디스플레이 주식회사 표시 장치
KR20210107208A (ko) * 2020-02-21 2021-09-01 삼성디스플레이 주식회사 표시 장치
KR20210111919A (ko) * 2020-03-03 2021-09-14 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210145049A (ko) * 2020-05-22 2021-12-01 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
CN115699323A (zh) * 2020-05-26 2023-02-03 三星显示有限公司 显示装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101281081B1 (ko) 2010-10-25 2013-07-09 일진엘이디(주) 수직형 발광 다이오드 셀 어레이 및 그의 제조 방법

Also Published As

Publication number Publication date
KR20210113577A (ko) 2021-09-16
US11367823B2 (en) 2022-06-21
JP2021520072A (ja) 2021-08-12
US11811012B2 (en) 2023-11-07
EP3787027A4 (en) 2022-01-26
JP7089059B2 (ja) 2022-06-21
EP3787027A1 (en) 2021-03-03
US20240063359A1 (en) 2024-02-22
KR20220163319A (ko) 2022-12-09
TW201946270A (zh) 2019-12-01
US20210242380A1 (en) 2021-08-05
CN112041989A (zh) 2020-12-04
KR102517560B1 (ko) 2023-04-06
US20220328742A1 (en) 2022-10-13
KR20190124359A (ko) 2019-11-05
JP2022123014A (ja) 2022-08-23
WO2019208880A1 (ko) 2019-10-31
KR102471241B1 (ko) 2022-11-29

Similar Documents

Publication Publication Date Title
KR102299992B1 (ko) 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR102493479B1 (ko) 표시 장치의 제조 방법
KR102593430B1 (ko) 발광 장치 및 이를 구비한 표시 장치
KR102503172B1 (ko) 표시 장치
KR102524569B1 (ko) 표시 장치 및 그의 제조 방법
KR102600602B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20200010704A (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR20200034904A (ko) 표시 장치 및 그의 제조 방법
KR102552602B1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR102574913B1 (ko) 표시 장치 및 그의 제조 방법
KR20200078398A (ko) 표시 장치
KR102553231B1 (ko) 표시 장치 및 그의 제조 방법
KR20200037911A (ko) 표시 장치 및 그의 제조 방법
KR20200129244A (ko) 화소 및 이를 구비한 표시 장치
KR20210086816A (ko) 표시 장치 및 표시 장치의 제조 방법
CN112420763A (zh) 显示装置
CN113994472A (zh) 显示装置及其制造方法
KR20210074456A (ko) 표시 장치 및 이의 제조 방법
KR20200121438A (ko) 표시 장치 및 그의 제조 방법
KR20200010706A (ko) 발광 장치 및 이를 구비한 표시 장치
KR20210075291A (ko) 표시 장치 및 그의 제조 방법
KR20210084789A (ko) 표시 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right