KR20210145049A - 표시 장치 및 그의 제조 방법 - Google Patents

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임백현
김진택
이승민
이정환
이희근
채경태
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 제공되고, 동일층 상에 서로 이격하여 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치된 발광 소자를 포함하되, 상기 제1 절연층은 상기 기판 측으로 오목한 홈(groove)을 포함하고, 상기 발광 소자는 상기 홈 내에 배치된다.

Description

표시 장치 및 그의 제조 방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 표시 장치의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명이 해결하려는 과제는, 제조 비용이 절감되고 신뢰성이 향상된 표시 장치 및 그의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 제공되고, 동일층 상에 서로 이격하여 배치된 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층, 및 상기 제1 절연층 상에 배치된 발광 소자를 포함하되, 상기 제1 절연층은 상기 기판 측으로 오목한 홈(groove)을 포함하고, 상기 발광 소자는 상기 홈 내에 배치된다.
상기 발광 소자는 서로 대향하는 제1 단부 및 제2 단부를 포함하고, 상기 제1 절연층의 상기 홈의 측면은 상기 제1 단부의 적어도 일부 및 상기 제2 단부의 적어도 일부에 접촉할 수 있다.
상기 표시 장치는 상기 제1 전극 및 상기 발광 소자의 상기 제1 단부를 전기적으로 연결하는 제3 전극, 및 상기 제2 전극 및 상기 발광 소자의 상기 제2 단부를 전기적으로 연결하는 제4 전극을 더 포함할 수 있다.
상기 제1 절연층은 상기 제1 전극의 일부를 노출하는 제1 개구부 및 상기 제2 전극의 일부를 노출하는 제2 개구부를 포함하고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하고, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉할 수 있다.
상기 표시 장치는 상기 제3 전극 및 상기 제4 전극 상에 배치된 제2 절연층을 더 포함할 수 있다.
상기 표시 장치는 상기 제2 절연층 상에 배치되는 파장 변환층을 더 포함하되, 상기 파장 변환층은 파장 변환 입자 및 산란 입자를 포함하고, 상기 파장 변환 입자는 양자점(Quantum dot)일 수 있다.
상기 발광 소자의 외주면의 적어도 일부를 둘러싸는 고정층을 더 포함하고, 상기 고정층은 상기 제3 전극 및 상기 제4 전극 사이에 배치될 수 있다.
상기 홈의 깊이는 상기 발광 소자의 직경 보다 작을 수 있다.
상기 홈의 제1 방향의 폭은 상기 발광 소자의 길이와 동일할 수 있다.
상기 표시 장치는 상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크, 및 상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하고, 상기 발광 소자는 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치될 수 있다.
상기 제1 절연층은 유기 물질을 포함할 수 있다.
상기 표시 장치는 상기 기판 및 상기 발광 소자 사이에 배치된 화소 회로층을 더 포함하고, 상기 화소 회로층은 적어도 하나의 트랜지스터를 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 전극 및 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극 상에 유기 물질을 포함하는 절연 물질층을 형성하는 단계, 상기 절연 물질층 상에 발광 소자를 정렬하는 단계, 및 상기 절연 물질층을 큐어링(curing)하여 제1 절연층을 형성하는 단계를 포함하되, 상기 제1 절연층을 형성하는 단계에서, 상기 절연 물질층은 리플로우(reflow)되고 상기 발광 소자의 일부는 상기 절연 물질층 내에 매립되어 고정된다.
상기 발광 소자가 상기 절연 물질층 내에 매립되는 깊이는 상기 발광 소자의 직경보다 작을 수 있다.
상기 발광 소자는 서로 대향하는 제1 단부 및 제2 단부를 포함하고, 상기 제1 절연층의 적어도 일부는 상기 제1 단부의 일부 및 상기 제2 단부의 일부에 접촉할 수 있다.
상기 표시 장치의 제조 방법은 상기 제1 절연층을 관통하는 제1 개구부 및 제2 개구부를 형성하는 단계를 더 포함하되, 상기 제1 개구부는 상기 제1 전극의 일부를 노출하고, 상기 제2 개구부는 상기 제2 전극의 일부를 노출할 수 있다.
상기 표시 장치의 제조 방법은 상기 제1 절연층 상에 도전 물질층을 형성하는 단계, 및 상기 도전 물질층의 일부를 패터닝하여 상기 제1 전극 및 상기 발광 소자의 상기 제1 단부를 전기적으로 연결하는 제3 전극 및 상기 제2 전극 및 상기 발광 소자의 상기 제2 단부를 전기적으로 연결하는 제4 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제3 전극 및 상기 제4 전극은 서로 분리되고, 상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극에 접촉하며, 상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극에 접촉할 수 있다.
상기 표시 장치의 제조 방법은 상기 제3 전극 및 상기 제4 전극 상에, 상기 발광 소자, 상기 제3 전극, 및 상기 제4 전극을 덮는 제2 절연층을 형성하는 단계를 더 포함할 수 있다.
상기 표시 장치의 제조 방법은 상기 제1 전극 및 상기 제2 전극을 형성하는 단계 전, 상기 기판 상에 제1 뱅크 및 제2 뱅크를 형성하는 단계를 더 포함하고, 상기 제1 전극은 상기 제1 뱅크 상에 형성되고, 상기 제2 전극은 상기 제2 뱅크 상에 형성되며, 상기 발광 소자를 정렬하는 단계에서, 상기 발광 소자는 상기 제1 뱅크 및 상기 제2 뱅크의 사이에 정렬될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 별도의 고정 부재 없이 발광 소자를 하부에 배치된 유기층에 매립하여 고정시키므로, 제조 비용이 절감되고 신뢰성이 향상된 표시 장치 및 그의 제조 방법이 제공될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 4는 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 6 및 도 7은 또 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 9a 내지 도 9c는 각각 일 실시예에 따른 화소를 나타내는 회로도들이다.
도 10은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 11은 도 8의 표시 장치가 포함하는 화소의 일 예를 나타내는 평면도이다.
도 12는 도 11의 A-A' 선을 따라 자른 화소의 단면도이다.
도 13은 도 12의 EA 영역을 확대한 단면도이다.
도 14는 도 8의 표시 장치가 포함하는 화소의 다른 예를 나타내는 평면도이다.
도 15는 도 8의 표시 장치가 포함하는 화소의 또 다른 예를 나타내는 평면도이다.
도 16 내지 도 22는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략되거나 간소하게 표현될 수 있다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서 원기둥 형상의 막대형 발광 소자(LD)가 도시되었으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되는 것은 아니다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 반도체층(11) 및 제2 반도체층(13)의 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 일 방향을 따라 제1 반도체층(11), 활성층(12) 및 제2 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)는 일 방향을 따라 서로 대향하는 제1 단부(EP1) 및 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1) 및 제2 단부(EP2)는 외부로 노출되는 면일 수 있다.
일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있으나, 이와 반대일 수도 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 여기서, 막대 형상은 원기둥 또는 다각기둥 등과 같이 폭 방향보다 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 발광 소자(LD)의 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일(nano-scale) 내지 마이크로 스케일(micro-scale) 정도로 작은 크기, 일 예로 100nm 내지 10㎛ 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 적어도 하나의 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 활성층(12)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있다. 일 예로, 활성층(12)이 청색 또는 녹색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 질소를 포함하는 무기 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 무기 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(12)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있다. 또한, 활성층(12)은 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(12)이 방출하는 광은 청색 또는 녹색 파장대의 광으로 제한되지 않고, 포함하는 물질에 따라 적색 파장대의 광일 수도 있다.
한편, 활성층(12)에서 방출되는 광은 발광 소자(LD)의 길이 방향을 따라 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로 방출될 수 있다. 또한, 활성층(12)에서 방출되는 광은 활성층(12)의 측면(또는, 외주면)으로 방출될 수 있다. 활성층(12)에서 방출되는 광의 방향성은 하나의 방향으로 제한되지 않는다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)의 타입과 상이한 타입의 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
한편, 도면에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 반도체층(11) 및 제2 반도체층(13)은 활성층(12)의 물질에 따라 더 많은 수의 층을 포함할 수 있다. 일 예로, 제1 반도체층(11) 및 제2 반도체층(13)은 클래드층(clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
실시예에 따라, 제1 반도체층(11)의 제1 길이(L1)는 제2 반도체층(13)의 제2 길이(L2)보다 길 수 있다.
실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 반도체층(11) 및 제2 반도체층(13)을 더 둘러쌀 수 있다.
실시예에 따라, 절연성 피막(INF)은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 반도체층(11) 및 제2 반도체층(13) 각각의 일단, 일 예로 원기둥의 두 평면(즉, 상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나 이상의 절연 물질을 포함할 수 있으나, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 현재 공지된 다양한 절연 물질로 구성될 수 있다.
절연성 피막(INF)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연성 피막(INF)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연성 피막(INF)은 각 발광 소자(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수도 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13) 및/또는 절연성 피막(INF) 외에도 각 층의 상부 및/또는 하부에 배치되는 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체 물질층 및/또는 전극층을 더 포함할 수 있다.
도 3은 다른 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 3에서는 설명의 편의를 위해 절연성 피막(INF)의 일부가 생략되어 도시되었다.
도 1 및 도 2에 결부하여 도 3을 더 참조하면, 발광 소자(LD)는 제2 반도체층(13) 상에 배치된 전극층(14)을 더 포함할 수 있다.
전극층(14)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 접촉 전극일 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 전극층(14)은 쇼트키(Schottky) 접촉 전극일 수 있다. 전극층(14)은 금속 또는 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 Cr, Ti, Al, Au, Ni, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 및 이들의 산화물 또는 합금 등을 포함할 수 있다.
실시예에 따라, 전극층(14)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)에서 생성되는 빛이 전극층(14)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 소자를 나타내는 단면도이다.
도 3에 결부하여 도 4를 더 참조하면, 절연성 피막(INF')은 전극층(14)과 인접한 모서리 영역에서 적어도 일부의 곡면 형상을 가질 수 있다. 실시예에 따라, 곡면 형상은 발광 소자(LD)가 제조될 때, 식각(etching) 공정으로 인하여 형성된 것일 수 있다.
한편, 도 1 및 도 2에 도시된 발광 소자(LD)와 같이 전극층(14)을 포함하지 않는 경우에도, 절연성 피막(INF')은 모서리 영역에서 적어도 일부의 곡면 형상을 가질 수 있다.
도 5는 또 다른 실시예에 따른 발광 소자를 나타내는 개략적인 사시도이다. 도 5에서는 설명의 편의를 위해 절연성 피막(INF)의 일부가 생략되어 도시되었다.
도 1 및 도 2에 결부하여 도 5를 더 참조하면, 발광 소자(LD)는 제1 반도체층(11)과 활성층(12) 사이에 배치된 제3 반도체층(15), 활성층(12)과 제2 반도체층(13) 사이에 배치된 제4 반도체층(16) 및 제5 반도체층(17)을 더 포함할 수 있다. 또한, 발광 소자(LD)는 제2 반도체층(13)의 상부면에 형성된 제1 전극층(14a) 및 제1 반도체층(11)의 하부면에 형성된 제2 전극층(14b)을 더 포함할 수 있다.
도 5의 발광 소자(LD)는 복수의 반도체층들(15, 16, 17) 및 전극층들(14a, 14b)이 더 배치되고, 활성층(12)이 다른 원소를 함유하는 점에서 도 1의 실시예와 차이가 있다. 그 외에 절연성 피막(INF)의 배치 및 구조는 도 1과 실질적으로 동일하다.
상술한 바와 같이, 도 1의 발광 소자(LD)는 활성층(12)이 질소(N)를 포함하여 청색 또는 녹색의 광을 방출할 수 있다. 도 5의 발광 소자(LD)는 활성층(12) 및 다른 반도체층들(11, 13, 15, 16, 17)이 각각 인(P)을 포함하는 반도체일 수 있다. 즉, 도 5의 실시예에 따른 발광 소자(LD)는 중심 파장 대역이 620nm 내지 750nm의 범위를 갖는 적색의 광을 방출할 수 있다. 다만, 적색광의 중심 파장대역이 상술한 범위에 제한되는 것은 아니며, 본 기술분야에서 적색으로 인식될 수 있는 파장 범위를 모두 포함하는 것으로 이해되어야 한다.
구체적으로, 도 5의 실시예에 따른 발광 소자(LD)에서, 제1 반도체층(11)은 n형 반도체 물질을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaP, GaP, AlGaP, InGaP, AlP 및 InP 중 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 제1 반도체층(11)은 n형 Si로 도핑된 n-AlGaInP일 수 있다.
제2 반도체층(13)은 p형 반도체 물질을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaP, GaP, AlGaNP, InGaP, AlP 및 InP 중 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Se, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 제2 반도체층(13)은 p형 Mg로 도핑된 p-GaP일 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 도 1의 활성층(12)과 같이 도 5의 활성층(12)은 단일 또는 다중 양자 우물 구조의 물질을 포함하여 특정 파장대의 광을 방출할 수 있다. 일 예로, 활성층(12)은 AlGaP, AlInGaP 등의 물질을 포함할 수 있다. 특히, 활성층(12)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaP 또는 AlInGaP, 우물층은 GaP 또는 AlInP 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(12)은 양자층으로 AlGaInP를, 우물층으로 AlInP를 포함하여 620nm 내지 750nm의 중심 파장대역을 갖는 적색광을 방출할 수 있다.
도 5의 발광 소자(LD)는 활성층(12)과 인접하여 배치되는 클래드층(clad layer)을 포함할 수 있다. 예를 들어, 활성층(12)의 상부 및 하부에서 제1 반도체층(11) 및 제2 반도체층(13) 사이에 배치된 제3 반도체층(15)과 제4 반도체층(16)은 클래드층일 수 있다.
제3 반도체층(15)은 제1 반도체층(11)과 활성층(12) 사이에 배치될 수 있다. 제3 반도체층(15)은 제1 반도체층(11)과 같이 n형 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 제3 반도체층(15)은 n-AlInP일 수 있으나, 이에 제한되는 것은 아니다.
제4 반도체층(16)은 활성층(12)과 제2 반도체층(13) 사이에 배치될 수 있다. 제4 반도체층(16)은 제2 반도체층(13)과 같이 p형 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 제4 반도체층(16)은 p-AlInP 일 수 있다.
제5 반도체층(17)은 제4 반도체층(16)과 제2 반도체층(13) 사이에 배치될 수 있다. 제5 반도체층(17)은 제2 반도체층(13) 및 제4 반도체층(16)과 같이 p형 반도체 물질을 포함할 수 있다. 실시예에 따라, 제5 반도체층(17)은 제4 반도체층(16)과 제2 반도체층(13) 사이의 격자 상수(Lattice constant) 차이를 줄여주는 기능을 수행할 수 있다. 예컨대, 제5 반도체층(17)은 TSBR(Tensile Strain Barrier Reducing)층일 수 있다. 예시적인 실시예에서, 제5 반도체층(17)은 p-GaInP, p-AlInP, p-AlGaInP 등을 포함할 수 있으나, 이에 제한되지 않는다.
제1 전극층(14a)과 제2 전극층(14b)은 각각 제1 반도체층(11) 및 제2 반도체층(13) 상에 배치될 수 있다. 제1 전극층(14a)은 제2 반도체층(13)의 상면에 배치되고, 제2 전극층(14b)은 제1 반도체층(11)의 하면에 배치될 수 있다. 실시예에 따라, 제1 전극층(14a) 및 제2 전극층(14b) 중 적어도 어느 하나는 생략될 수 있다. 제1 전극층(14a)과 제2 전극층(14b)은 각각 도 3의 전극층(14)에서 예시된 재료들 중 적어도 하나를 포함할 수 있다.
도 6 및 도 7은 또 다른 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 6 및 도 7을 참조하면, 일 실시예에 의한 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 제1 반도체층(11) 및 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함한다. 실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 중앙 영역에 배치되고, 활성층(12)은 제1 반도체층(11)의 적어도 일 영역을 감싸도록 제1 반도체층(11)의 표면에 배치될 수 있다. 그리고, 제2 반도체층(13)은, 활성층(12)의 적어도 일 영역을 감싸도록 활성층(12)의 표면에 배치될 수 있다.
또한, 발광 소자(LD)는, 제2 반도체층(13)의 적어도 일 영역을 감싸는 전극층(14) 및/또는 절연성 피막(INF)을 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제2 반도체층(13)의 일 영역을 감싸도록 제2 반도체층(13)의 표면에 배치되는 전극층(14)과, 전극층(14)의 적어도 일 영역을 감싸도록 전극층(14)의 표면에 배치되는 절연성 피막(INF)을 더 포함할 수 있다. 즉, 상술한 실시예에 의한 발광 소자(LD)는, 중앙으로부터 외곽 방향으로 순차적으로 배치된 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 전극층(14) 및 절연성 피막(INF)을 포함하는 코어-쉘 구조로 구현될 수 있다. 실시예에 따라, 전극층(14) 및/또는 절연성 피막(INF)은 생략될 수도 있다.
일 실시예에서, 발광 소자(LD)는 일 방향(예컨대, 길이(L) 방향)을 따라 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 육각 뿔 형상을 가질 수 있다. 다만, 발광 소자(LD)의 형상이 이에 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)의 양측 단부는 돌출된 형상을 가질 수 있다. 제1 반도체층(11)의 양측 단부의 형상은 서로 상이할 수 있다. 일 예로, 제1 반도체층(11)의 양측 단부 중 상측에 배치된 일 단부는 상부로 향할수록 폭이 좁아지면서 하나의 꼭지점에 접하는 뿔 형상을 가질 수 있다. 또한, 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타 단부는 일정한 폭의 다각 기둥 형상을 가질 수 있다.
실시예에 따라, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉, 중심(또는, 중앙 영역)에 위치할 수 있다. 또한, 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD)는 육각 뿔 형상을 가질 수 있다.
이하의 실시예들은 도 1 및 도 2에 도시된 발광 소자(LD)가 적용된 것을 예로서 설명되나, 통상의 기술자라면 도 3 내지 도 7에 도시된 발광 소자(LD)를 포함한 다양한 형상의 발광 소자들을 실시예들에 적용할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타내는 평면도이다.
도 1, 도 2, 및 도 8을 참조하면, 표시 장치(1000)는, 기판(SUB)과, 기판(SUB) 상에 제공된 복수의 화소(PXL)들을 포함할 수 있다. 또한, 기판(SUB)은 복수의 화소(PLX)들이 배치되어 영상이 표시되는 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 화소(PXL)들이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소(PXL)들을 구동하기 위한 구동부들(SDV, DDV, EDV), 및 화소(PXL)들과 상기 구동부들(SDV, DDV, EDV)을 연결하는 각종 배선들이 제공되는 영역일 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형, 곡선으로 이루어진 변을 포함하는 원, 타원 등, 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수 있다.
표시 영역(DA)이 복수 개의 영역을 포함하는 경우, 각 영역 또한 상술한 다양한 형상으로 제공될 수 있다. 또한, 복수의 영역들의 면적은 서로 동일하거나 서로 다를 수 있다. 본 발명의 일 실시예에서는, 표시 영역(DA)이 직선의 변을 포함하는 사각 형상을 가지는 하나의 영역으로 제공된 경우를 예로서 설명한다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일 측에 제공될 수 있다. 일 실시예로, 비표시 영역(NDA)은 표시 영역(DA)을 둘러쌀 수 있다.
화소(PXL)들은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 화소(PXL)들 각각은 스캔 라인 및 데이터 라인과 연결되어 해당 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다.
화소(PXL)들 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 화소(PXL)들 각각은 시안, 마젠타, 옐로우, 및 백색 중 하나의 색을 출사할 수도 있다.
구체적으로, 화소(PXL)들은 제1 색의 광을 출사하는 제1 화소(PXL1)(또는, 제1 서브 화소), 제1 색과 상이한 제2 색의 광을 출사하는 제2 화소(PXL2)(또는, 제2 서브 화소), 및 제1 색 및 제2 색과 상이한 제3 색의 광을 출사하는 제3 화소(PXL3)(또는, 제3 서브 화소)를 포함할 수 있다. 서로 인접하도록 배치된 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 다양한 색상의 빛을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다.
실시예에 따라, 제1 화소(PXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 빛을 방출하는 청색 화소일 수 있다.
일 실시예에서, 각 화소(PXL)들은 서로 동일한 색의 광을 방출하는 발광 소자(LD)를 구비하되, 각 발광 소자(LD)들 상에 배치된 서로 다른 색 변환층들을 포함하여 서로 다른 색의 광을 방출할 수 있다. 다른 실시예에서, 각 화소(PXL)들은 서로 다른 색의 광을 방출하는 발광 소자(LD)를 구비할 수도 있다.
화소(PXL)들은 복수 개로 제공되어 제1 방향(DR1) 및 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 다만, 화소(PXL)들의 배열 형태는 특별히 한정된 것은 아니며, 다양한 형태로 배열될 수 있다.
구동부들(SDV, DDV, EDV)은 각각의 배선부(미도시)를 통해 각 화소(PXL)들에 신호를 제공하며, 이에 따라 각 화소(PXL)들의 구동을 제어할 수 있다. 도 8에는 설명의 편의를 위해 배선부가 생략되었다.
구동부들(SDV, DDV, EDV)은 스캔 라인을 통해 화소(PXL)들에 스캔 신호를 제공하는 스캔 구동부(SDV), 데이터 라인을 통해 화소(PXL)들에 데이터 신호를 제공하는 데이터 구동부(DDV), 발광 제어 라인을 통해 화소(PXL)들에 발광 제어 신호를 제공하는 발광 제어 구동부(EDV), 및 타이밍 제어부(미도시)를 포함할 수 있다. 타이밍 제어부는 스캔 구동부(SDV), 데이터 구동부(DDV), 및 발광 제어 구동부(EDV)를 제어할 수 있다. 실시예에 따라, 발광 제어 구동부(EDV)는 생략될 수 있다.
스캔 구동부(SDV)는 기판(SUB)의 일 측에 배치될 수 있고, 일 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 스캔 구동부(SDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 스캔 구동부(SDV)는 기판(SUB) 상에 직접 형성될 수 있다. 또한, 스캔 구동부(SDV)는 기판(SUB)의 외부에 위치하고, 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
데이터 구동부(DDV)는 기판(SUB)의 일 측에 배치될 수 있고, 스캔 구동부(SDV)와 교차하는 방향(예컨대, 제1 방향(DR1))을 따라 배치될 수 있다. 데이터 구동부(DDV)는 별도의 부품으로 기판(SUB) 상에 장착되거나, 기판(SUB)의 외부에 위치하고 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
발광 제어 구동부(EDV)는 기판(SUB)의 일 측에 배치될 수 있고, 스캔 구동부(SDV)와 동일한 방향(예컨대, 제2 방향(DR2))을 따라 배치될 수 있다. 도 2에 도시된 바와 같이, 발광 제어 구동부(EDV)는 스캔 구동부(SDV)와 동일한 측에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 제어 구동부(EDV)는 스캔 구동부(SDV)와 다른 측에 배치될 수도 있다. 발광 제어 구동부(EDV)는 별도의 부품으로 기판(SUB) 상에 장착될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 제어 구동부(EDV)는 기판(SUB) 상에 직접 형성되거나, 기판(SUB)의 외부에 위치하고 연결 부재를 통해 각 화소(PXL)들에 연결될 수도 있다.
일 실시예에서, 화소(PXL)들 각각은 능동형 화소로 구성될 수 있다. 다만, 본 발명에 적용될 수 있는 화소(PXL)들의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 9a 내지 도 9c 각각 일 실시예에 따른 화소를 나타내는 회로도들이다. 특히, 도 9a 내지 도 9c는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다.
도 1, 도 2 및 도 9a를 참조하면, 화소(PXL)는 적어도 하나의 발광 소자(LD)와, 이에 연결되어 발광 소자(LD)를 구동하는 구동 회로(DC)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드)은 구동 회로(DC)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 구동 회로(DC)에 의해 제어되는 구동 전류량에 상응하는 휘도로 발광할 수 있다.
도 9a에서는 하나의 발광 소자(LD)만을 도시하고 있으나 이는 예시적인 구성을 나타내는 것이며, 실시예에 따라, 하나의 화소(PXL)는 복수의 발광 소자(LD)들을 포함할 수 있다. 화소(PXL)에 포함되는 복수의 발광 소자(LD)들은 서로 병렬 및/또는 직렬 연결될 수 있다.
제1 구동 전원(VDD) 및 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 제2 구동 전원(VSS)의 전위보다 발광 소자(LD)의 문턱전압 이상 높은 전위를 가질 수 있다. 즉, 제1 구동 전원(VDD)을 통해 인가되는 전압은 제2 구동 전원(VSS)을 통해 인가되는 전압보다 클 수 있다.
본 발명의 일 실시예에 따르면, 구동 회로(DC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1, 구동 트랜지스터)의 제1 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 제2 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드)에 전기적으로 연결될 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(M1)는 제1 노드(N1)의 전압에 대응하여 발광 소자(LD)들로 공급되는 구동 전류량을 제어할 수 있다.
제2 트랜지스터(M2, 스위칭 트랜지스터)의 제1 전극은 데이터 라인(DL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다. 여기서, 제2 트랜지스터(M2)의 제1 전극과 제2 전극은 서로 다른 전극으로, 예컨대 제1 전극이 소스 전극이면 제2 전극은 드레인 전극일 수 있다. 제2 트랜지스터(M2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다.
제2 트랜지스터(M2)는 스캔 라인(SL)으로부터 제1 트랜지스터(M1)가 턴-온될 수 있는 전압(예컨대, 게이트 온 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 이때, 데이터 라인(DL)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달될 수 있다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 저장될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 연결될 수 있고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압으로 충전될 수 있고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
설명의 편의상, 도 9a에서는 데이터 신호를 각 화소(PXL)들의 내부로 전달하기 위한 제2 트랜지스터(M2), 데이터 신호의 저장을 위한 스토리지 커패시터(Cst), 및 데이터 신호에 대응하는 구동 전류를 발광 소자(LD)로 공급하기 위한 제1 트랜지스터(M1)를 포함하는 비교적 단순한 구조의 구동 회로(DC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 구동 회로(DC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 구동 회로(DC)는 제1 트랜지스터(M1)의 문턱전압을 보상하기 위한 보상 트랜지스터, 제1 노드(N1)를 초기화하기 위한 초기화 트랜지스터, 및/또는 발광 소자(LD)의 발광 시간을 제어하기 위한 발광 제어 트랜지스터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수도 있다.
또한, 도 9a에서는 구동 회로(DC)에 포함되는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)가 모두 P타입의 트랜지스터들인 것으로 도시되었으나, 이에 한정되지는 않는다. 즉, 구동 회로(DC)에 포함되는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들어, 도 9b에 도시된 바와 같이, 구동 회로(DC)의 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 N타입의 트랜지스터로 구현될 수 있다. 도 9b에 도시된 구동 회로(DC)는 트랜지스터 타입 변경으로 인한 일부 구성요소(예컨대, 스토리지 커패시터(Cst))의 연결 위치 변경을 제외하고는 그 구성이나 동작이 도 9a의 구동 회로(DC)와 유사할 수 있다.
또한, 다른 예로, 도 9c를 참조하면, 화소(PXL)는 제3 트랜지스터(M3, 센싱 트랜지스터)를 더 포함할 수 있다.
제3 트랜지스터(M3)의 게이트 전극은 센싱 신호 라인(SSL)에 연결될 수 있다. 제3 트랜지스터(M3)의 일 전극은 센싱 라인(SENL)에 연결되고, 제3 트랜지스터(M3)의 타 전극은 발광 소자(LD)의 제1 전극(예컨대, 애노드)과 연결될 수 있다. 제3 트랜지스터(M3)는 센싱 기간에 센싱 신호 라인(SSL)에 공급되는 센싱 신호에 따라 발광 소자(LD)의 제1 전극의 전압 값을 센싱 라인(SENL)으로 전달할 수 있다. 센싱 라인(SENL)을 통해 전달된 전압 값은 외부 회로(예컨대, 타이밍 제어부)에 제공될 수 있고, 외부 회로는 제공된 전압 값을 기초로 화소(PXL)의 특성 정보(예컨대, 제1 트랜지스터(M1)의 문턱 전압 등)를 추출할 수 있다. 추출된 특성 정보는 화소(PXL)의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
도 10은 다른 실시예에 따른 화소를 나타내는 회로도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 화소(PXL)는 발광 소자(LD), 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
발광 소자(LD)의 제1 전극(예컨대, 애노드)은 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 연결되고, 발광 소자(LD)의 제2 전극(예컨대, 캐소드)은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
제1 트랜지스터(T1, 구동 트랜지스터)의 일 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 연결될 수 있고, 제1 트랜지스터(T1)의 다른 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)의 제1 전극에 연결될 수 있다. 제1 트랜지스터(T1)는 게이트 전극인 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제2 트랜지스터(T2)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 일 전극을 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 라인(SL)에 연결될 수 있다. 제3 트랜지스터(T3)는 스캔 라인(SL)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 스캔 라인(SL-1)에 연결될 수 있다. 제4 트랜지스터(T4)는 스캔 라인(SL-1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 스캔 라인(SL-1)에 공급되는 스캔 신호는 이전단 화소의 스캔 라인에 공급되는 스캔 신호와 동일한 파형을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1)의 일 전극 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 제5 트랜지스터(T5)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 다른 전극과 발광 소자(LD)의 제1 전극 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어 라인(EL)에 연결될 수 있다. 제6 트랜지스터(T6)는 발광 제어 라인(EL)으로 게이트 온 전압의 발광 제어 신호가 공급될 때 턴-온될 수 있고, 그 외의 경우에 턴-오프될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)과 발광 소자(LD)의 제1 전극(예컨대, 애노드) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL+1)에 연결될 수 있다. 제7 트랜지스터(T7)는 스캔 라인(SL+1)으로 게이트 온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(LD)의 제1 전극으로 공급할 수 있다. 스캔 라인(SL+1)에 공급되는 스캔 신호는 스캔 라인(SL)에 공급되는 스캔 신호와 동일한 파형을 가질 수 있으나, 이에 한정되지 않는다.
도 10에는 제7 트랜지스터(T7)의 게이트 전극이 스캔 라인(SL+1)에 연결된 경우가 도시된다. 그러나 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 본 발명의 다른 실시예에서, 제7 트랜지스터(T7)의 게이트 전극은 스캔 라인(SL) 또는 스캔 라인(SL-1)에 연결될 수도 있다. 이 경우, 초기화 전원(Vint)의 전압은 스캔 라인(SL) 또는 스캔 라인(SL-1)으로 게이트-온 전압의 스캔 신호가 공급될 때, 제7 트랜지스터(T7)를 경유하여 발광 소자(LD)의 제1 전극으로 공급될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 연결될 수 있다. 이와 같은 스토리지 커패시터(Cst)에는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압이 저장될 수 있다.
한편, 도 10에서는 구동 회로(DC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
도 11은 도 8의 표시 장치가 포함하는 화소의 일 예를 나타내는 평면도이다. 도 12는 도 11의 A-A' 선을 따라 자른 화소의 단면도이다. 도 13은 도 12의 EA 영역을 확대한 단면도이다.
설명의 편의상, 이하에서는 각각의 전극들을 단일의 전극층으로 단순화하여 도시하였으나 본 발명이 이에 한정되지 않으며, 각각의 전극들은 복수의 전극층으로 구성될 수도 있다. 또한, 본 발명의 일 실시예에 있어서, “동일한 층에 형성 및/또는 배치된다" 함은 동일한 공정에서 동시에 형성되고, 동일한 물질로 형성됨을 의미할 수 있다.
또한, 도 11에 있어서, 설명의 편의상 발광 소자(LD)들이 제1 방향(DR1)으로 정렬된 것으로 도시하였으나, 발광 소자(LD)의 정렬 방향이 이에 한정되지는 않는다. 예를 들어, 일부의 발광 소자(LD)는 제1 방향(DR1)에 대한 사선 방향으로 정렬되어 있을 수도 있다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 화소(PXL)는 기판(SUB) 상에 배치된 화소 회로층(PCL) 및 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 복수의 층들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB) 상에 순차적으로 배치된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(IL), 및 비아층(VIAL)을 포함할 수 있다. 상술한 층들은 각각 유기 절연 물질 또는 무기 절연 물질을 포함하는 절연층들일 수 있다.
또한, 화소 회로층(PCL)은 화소(PXL)의 구동 회로(도 9a의 DC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 트랜지스터(T)를 포함할 수 있다. 여기서, 트랜지스터(T)는 도 9a의 제1 트랜지스터(M1)일 수 있으나, 이에 한정되지 않는다.
버퍼층(BFL)은 화소 회로층(PCL)이 포함하는 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층 또는 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 층들은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BFL) 상에는 트랜지스터(T)가 배치될 수 있다. 트랜지스터(T)는 액티브층(ACT), 게이트 전극(GE), 제1 트랜지스터 전극(TET1), 및 제2 트랜지스터 전극(TET2)을 포함할 수 있다.
액티브층(ACT)은 버퍼층(BFL) 및 게이트 절연층(GI) 사이에 배치될 수 있다. 화소 회로층(PCL)이 버퍼층(BFL)을 포함하지 않는 경우, 액티브층(ACT)은 기판(SUB) 및 게이트 절연층(GI) 사이에 배치될 수 있다. 액티브층(ACT)은 제1 트랜지스터 전극(TET1)이 접촉되는 제1 영역과, 제2 트랜지스터 전극(TET2)이 연결되는 제2 영역과, 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
액티브층(ACT)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 액티브층(ACT)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 액티브층(ACT)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI) 및 층간 절연층(IL) 사이에 배치될 수 있고, 액티브층(ACT)의 적어도 일부와 중첩할 수 있다. 게이트 전극(GE)은 게이트 절연층(GI)에 의해 액티브층(ACT)과 절연될 수 있다.
제1 및 제2 트랜지스터 전극들(TET1, TET2)은 층간 절연층(IL) 상에 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TET1, TET2)은 액티브층(ACT)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(TET1, TET2)은 게이트 절연층(GI) 및 층간 절연층(IL)을 관통하는 컨택홀을 통해 각각 액티브층(ACT)의 제1 영역 및 제2 영역에 접촉할 수 있다. 실시예에 따라, 액티브층(ACT)의 제1 영역 및 제2 영역 중 적어도 하나는 제1 및 제2 트랜지스터 전극들(TET1, TET2) 중 하나의 역할을 대신할 수 있다. 일 예로, 액티브층(ACT)의 제1 영역은 제1 트랜지스터 전극(TET1)의 역할을 대신할 수 있으며, 액티브층(ACT)의 제2 영역은 제2 트랜지스터 전극(TET2)의 역할을 대신할 수 있다.
도면상 도시되진 않았으나, 제1 트랜지스터 전극(TET1) 및 제2 트랜지스터 전극(TET2) 중 하나는 컨택홀 또는 별도의 연결부재를 통해 후술할 제1 전극(RFE1)과 전기적으로 연결되어 구동 전류를 제공할 수 있다.
한편, 상술한 실시예에서는, 화소(PXL)에 포함된 화소 회로층(PCL)이 단면 상에서 볼 때 표시 소자층(DPL) 하부에 배치되어 표시 소자층(DPL)과 중첩되는 것으로 예시되었으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소 회로층(PCL)은 표시 소자층(DPL)의 하부에 배치되되 표시 소자층(DPL)과 중첩되지 않는 영역에 마련되거나, 표시 소자층(DPL)과 동일층 상에 배치될 수도 있다.
다음으로, 화소(PXL)의 표시 소자층(DPL)은 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 전극(RFE1), 제2 전극(RFE2), 제1 절연층(INS1), 발광 소자(LD), 제3 전극(CTE1), 제4 전극(CTE2), 및 제2 절연층(INS2)을 포함할 수 있다.
표시 소자층(DPL)은 화소 회로층(PCL) 상에 배치될 수 있다. 일 예로, 표시 소자층(DPL)은 화소 회로층(PCL)의 최상층에 대응하는 비아층(VIAL) 상에 배치될 수 있다. 실시예에 따라, 표시 소자층(DPL)과 비아층(VIAL) 사이에 유기 절연층 또는 무기 절연층이 더 배치될 수 있다.
비아층(VIAL)(또는, 기판(SUB)) 상에는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 배치될 수 있다. 제1 뱅크(BNK1)와 제2 뱅크(BNK2)의 사이에는 발광 소자(LD)가 배치되는 공간이 마련될 수 있다. 일 실시예로 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 발광 소자(LD)의 길이 이상으로 제1 방향(DR1)을 따라 이격될 수 있다. 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 서로 동일층 상에 배치될 수 있으며, 서로 동일한 높이(또는, 두께)를 가질 수 있으나 이에 한정되는 것은 아니다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료 또는 무기 재료를 포함하는 절연 물질일 수 있으나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 재료가 이에 한정되지 않는다. 또한, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 단일층으로 형성될 수 있으나, 이에 한정되지 않으며, 다중층으로 형성될 수도 있다. 이 경우, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 적어도 하나의 유기 절연막 및 적어도 하나의 무기 절연막이 적층된 구조일 수 있다.
실시예에 따라, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 단면들은 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있다. 그러나, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 단면의 형상이 이에 한정되는 것은 아니며, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 단면은 반타원형, 원형, 사각형 등의 다양한 형상을 가질 수 있다.
실시예에 따라, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 생략될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 대응하는 제1 뱅크(BNK1) 및 제2 뱅크(BNK2) 상에 배치될 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 제공되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 제공될 수 있다. 실시예에 따라, 화소(PXL)가 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)를 포함하지 않는 경우, 제1 전극(RFE1) 및 제2 전극(RFE2)은 비아층(VIAL) 상에 직접 제공될 수 있다.
제1 전극(RFE1)과 제2 전극(RFE2)은 서로 이격되어 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 방향(DR1)을 따라 소정의 거리만큼 서로 이격될 수 있다. 일 실시예로, 제1 전극(RFE1) 및 제2 전극(RFE2)의 이격 거리는 발광 소자(LD)의 길이보다 작을 수 있다. 발광 소자(LD)가 제1 전극(RFE1) 및 제2 전극(RFE2) 사이의 중심부에 배치될 경우, 제1 전극(RFE1)의 적어도 일부 및 제2 전극(RFE2)의 적어도 일부는 각각 발광 소자(LD)와 제3 방향(DR3)으로 중첩할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 평면상 제2 방향(DR2)을 따라 연장될 수 있다.
다른 실시예로, 제1 전극(RFE1) 및 제2 전극(RFE2)의 이격 거리는 발광 소자(LD)의 길이보다 클 수 있다. 이 경우, 발광 소자(LD)는 제1 전극(RFE1) 및 제2 전극(RFE2)과 제3 방향(DR3)으로 중첩하지 않을 수 있다.
실시예에 따라, 제1 전극(RFE1) 또는 제2 전극(RFE2)은 하부에 배치된 화소 회로층(PCL)이 포함하는 회로 소자들과 전기적으로 연결될 수 있다. 예를 들어, 도면상 도시되진 않았으나, 제1 전극(RFE1)은 화소 회로층(PCL)의 트랜지스터(T)와 별도의 컨택홀 또는 연결 부재를 통해 전기적으로 연결될 수 있고, 구동 전류를 제공받을 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 표면을 따라 대체적으로 균일한 두께로 배치될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응할 수 있다. 예를 들어, 제1 전극(RFE1)은 제1 뱅크(BNK1)의 경사도에 대응하는 형상을 가질 수 있고, 제2 전극(RFE2)은 제2 뱅크(BNK2)의 경사도에 대응하는 형상을 가질 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 동시에 형성될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 도전성 재료로 이루어질 수 있다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등을 포함할 수 있다. 다른 예로, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide)와 같은 투명한 도전성 재료를 포함할 수 있다.
여기서, 제1 전극(RFE1) 및 제2 전극(RFE2)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 전극(RFE1) 및 제2 전극(RFE2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)이 일정한 반사율을 갖는 도전성 재료로 이루어질 경우, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)로부터 출사되는 광이 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 표시 방향(예컨대, 제3 방향(DR3))으로 진행될 수 있다.
특히, 제1 전극(RFE1) 및 제2 전극(RFE2)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 형상에 대응되는 형상을 가질 수 있고, 비아층(VIAL)(또는, 기판(SUB))을 기준으로 일정한 각도를 가질 수 있다. 발광 소자(LD)들 각각의 제1 단부(EP1) 및 제2 단부(EP2)로부터 출사된 광은 제1 전극(RFE1) 및 제2 전극(RFE2)에 의해 반사되어 제3 방향(DR3)으로 더욱 진행될 수 있다. 이에 따라, 표시 장치의 출광 효율이 개선될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 중 하나는 애노드일 수 있으며, 제1 전극(RFE1) 및 제2 전극(RFE2) 중 다른 하나는 캐소드일 수 있다. 예를 들어, 제1 전극(RFE1)이 애노드이고, 제2 전극(RFE2)이 캐소드일 수 있다. 다만, 이에 제한되는 것은 아니고, 그 반대일 수도 있다.
제1 전극(RFE1) 및 제2 전극(RFE2)은 스캔 신호 및 데이터 신호에 대응하여 발광 소자(LD)에 구동 신호(또는, 구동 전류)를 제공할 수 있고, 발광 소자(LD)는 제공된 구동 신호에 대응하는 휘도의 빛을 방출할 수 있다.
도 9a를 더 결부하여 설명하면, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 별도의 연결 배선 또는 연결 부재를 통해 구동 회로(DC) 및 제2 구동 전원(VSS) 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들어, 제1 전극(RFE1)은 구동 회로(DC)와 전기적으로 연결될 수 있고, 제2 전극(RFE2)은 제2 구동 전원(VSS)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2)은 발광 소자(LD)에 구동 신호를 제공할 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 상에는 제1 절연층(INS1)이 제공될 수 있고, 제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다.
제1 절연층(INS1)은 비아층(VIAL) 상에 전면적으로 제공되어, 상술한 제1 전극(RFE1) 및 제2 전극(RFE2)을 커버할 수 있다. 또한, 제1 절연층(INS1)은 제1 전극(RFE1) 및 제2 전극(RFE2)이 배치되지 않은 비아층(VIAL)의 표면을 더 커버할 수 있다. 일 실시예로, 제1 절연층(INS1)은 유기 재료로 이루어진 유기 절연층일 수 있으나, 이에 한정되는 것은 아니다.
본 실시예에서, 제1 절연층(INS1)에는 홈(GRV)이 형성될 수 있다. 홈(GRV)은 발광 소자(LD)가 배치되는 공간을 제공할 수 있다.
도 13을 더 참조하여, 제1 절연층(INS1)의 홈(GRV)에 대해 더욱 구체적으로 설명하면, 제1 절연층(INS1)에는 제1 절연층(INS1)의 상부면(INS1a)으로부터 비아층(VIAL)(또는, 기판(SUB)) 방향(예컨대, 제3 방향(DR3)의 반대 방향)으로 오목한 홈(GRV)이 형성될 수 있다.
홈(GRV)은 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 사이에 형성될 수 있으며, 홈(GRV)의 제1 방향(DR1)의 폭(GW)은 발광 소자(LD)의 길이(예컨대, 도 1의 L)와 동일할 수 있다.
발광 소자(LD)는 제1 절연층(INS1)에 형성된 홈(GRV) 내에 배치될 수 있으며, 홈(GRV)의 바닥면(INS1b)에 완전히 접촉될 수 있다. 여기서, 홈(GRV)의 깊이(GD)는 발광 소자(LD)의 직경(D)보다 작을 수 있다. 이에 따라, 발광 소자(LD)의 일부만이 홈(GRV) 내에 배치될 수 있다.
실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)의 적어도 일부 및 제2 단부(EP2)의 적어도 일부는 제1 절연층(INS1)에 접촉할 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 발광 소자(LD)의 제1 단부(EP1)의 일부는 제1 절연층(INS1)의 홈(GRV)의 측면(INS1c)에 접촉할 수 있다. 제1 절연층(INS1)과 접촉하지 않는 제1 단부(EP1)의 다른 일부 및 제2 단부(EP2)의 다른 일부는 외부로 노출될 수 있으며, 후술할 제3 전극(CTE1) 및 제4 전극(CTE2)에 각각 접촉될 수 있다. 실시예에 따라, 제1 단부(EP1)의 전면 및 제2 단부(EP2)의 전면은 홈(GRV)의 측면(INS1c)에 접촉할 수도 있다.
발광 소자(LD)가 제1 절연층(INS1)의 홈(GRV) 내에 배치됨에 따라, 발광 소자(LD) 정렬(또는, 배치) 공정 후, 후속 공정을 진행하는 과정에서 발광 소자(LD)가 외부로 이탈하거나, 의도하지 않은 위치로 이동되는 불량이 최소화될 수 있다. 즉, 표시 장치의 공정 신뢰성이 향상될 수 있다. 또한, 발광 소자(LD)를 고정하기 위한 별도의 고정 부재를 형성하지 않으므로, 표시 장치의 제조 비용이 절감될 수 있다.
한편, 제1 절연층(INS1)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 포함할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 전극(RFE1) 및 제2 전극(RFE2)의 적어도 일부를 노출할 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 대응하는 각각의 제1 전극(RFE1) 및 제2 전극(RFE2)과 중첩하여 형성될 수 있다. 예를 들어, 제1 개구부(OP1)는 제1 전극(RFE1)과 중첩하여 형성될 수 있고, 제2 개구부(OP2)는 제2 전극(RFE2)과 중첩하여 형성될 수 있다.
제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 절연층(INS1)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 즉, 제1 개구부(OP1) 및 제2 개구부(OP2)는 해당 영역에서 제1 절연층(INS1)을 완전히 관통할 수 있다. 이에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2)의 일부는 외부로 노출되어 후술할 제3 전극(CTE1) 및 제4 전극(CTE2)과 접촉할 수 있다.
제1 절연층(INS1) 및 발광 소자(LD) 상에는 제3 전극(CTE1)(또는, 제1 컨택 전극) 및 제4 전극(CTE2)(또는, 제2 컨택 전극)이 제공될 수 있다.
제3 전극(CTE1) 및 제4 전극(CTE2) 각각은 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2) 중 하나의 단부에 접촉할 수 있다. 예를 들어, 제3 전극(CTE1)은 각 발광 소자(LD)의 제1 단부(EP1)에 접촉할 수 있고, 제4 전극(CTE2)은 각 발광 소자(LD)의 제2 단부(EP2)에 접촉할 수 있다.
실시예에 따라, 제3 전극(CTE1)은 제1 절연층(INS1)에 접촉되지 않고 노출된 제1 단부(EP1)의 일부에 접촉되고, 제4 전극(CTE2)은 제1 절연층(INS2)에 접촉되지 않고 노출된 제2 단부(EP2)의 일부에 접촉될 수 있다.
제3 전극(CTE1)은, 평면 상에서 볼 때, 제1 전극(RFE1)의 적어도 일부를 커버할 수 있다. 제3 전극(CTE1)은 제1 절연층(INS1)의 제1 개구부(OP1)를 통해 제1 전극(RFE1)에 전기적으로 연결될 수 있다. 즉, 제3 전극(CTE1)은 발광 소자(LD)의 제1 단부(EP1) 및 제1 전극(RFE1)에 접촉할 수 있다.
제4 전극(CTE2)은, 평면 상에서 볼 때, 제2 전극(RFE2)의 적어도 일부를 커버할 수 있다. 제4 전극(CTE2)은 제1 절연층(INS1)의 제2 개구부(OP2)를 통해 제2 전극(RFE2)에 전기적으로 연결될 수 있다. 즉, 제4 전극(CTE2)은 발광 소자(LD)의 제2 단부(EP2) 및 제2 전극(RFE2)에 접촉할 수 있다.
제3 전극(CTE1) 및 제4 전극(CTE2) 각각은 투명한 도전성 재료로 구성될 수 있다. 예를 들어, 투명한 도전성 재료는 ITO, IZO 및 ITZO 등을 포함할 수 있다. 제3 전극(CTE1) 및 제4 전극(CTE2)이 투명한 도전성 재료로 구성될 경우, 발광 소자(LD)로부터 출사된 광이 제3 방향(DR3)으로 진행될 때, 광 손실이 저감될 수 있다. 다만, 제3 전극(CTE1) 및 제4 전극(CTE2)의 재료는 상술한 재료들에 한정되는 것은 아니다.
실시예에 따라, 제3 전극(CTE1) 및 제4 전극(CTE2)은 동일한 공정에서 동시에 형성될 수 있다. 이에 따라, 표시 장치의 제조 공정이 단순화되고 표시 장치의 제조 비용이 절감될 수 있으나, 이에 한정되지 않는다.
발광 소자(LD), 제3 전극(CTE1) 및 제4 전극(CTE2) 상에는 제2 절연층(INS2)이 배치될 수 있다. 구체적으로, 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 단일층으로 형성될 수 있으나, 이에 한정되는 것은 아니고 다중층 구조를 포함할 수 있다. 제2 절연층(INS2)이 다중층 구조를 포함하는 경우, 유기 재료를 포함하는 유기 절연막을 더 포함할 수 있으며 유기 절연막과 무기 절연막이 교번 배치된 다중층 구조를 포함할 수 있다.
제2 절연층(INS2)은 표시 장치의 제조 과정에서 제3 전극(CTE1), 제4 전극(CTE2) 및 발광 소자(LD)가 손상되는 것을 방지하고, 산소 및/또는 수분이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수 있다.
도면상 도시되진 않았으나, 화소(PXL)는 각각의 화소(PXL)들을 둘러싸도록 배치된 격벽을 더 포함할 수 있다. 격벽은 화소(PXL)의 발광 영역을 정의하는 화소 정의막일 수 있다. 이러한 격벽은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어, 인접한 화소들 사이에서 빛이 새는 빛샘 불량이 발생하는 것을 방지할 수 있다. 또한, 격벽은 발광 소자(LD)를 정렬하는 과정에서, 발광 소자(LD)를 포함하는 용액이 인접 화소에 누설되는 것을 방지할 수 있다. 격벽은 표시 장치의 공정 조건 등에 따라 생략될 수도 있다.
이하, 표시 장치의 다른 실시예들에 대해 설명한다. 이하의 실시예에서 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하고, 그 설명을 생략하거나 간략화하며, 차이점을 위주로 설명한다.
도 14는 도 8의 표시 장치가 포함하는 화소의 다른 예를 나타내는 평면도이다. 도 14의 실시예는 표시 소자층(DPL)이 파장 변환층(WCL) 및 컬러 필터층(CFL)을 더 포함하는 점에서 차이가 있으며, 이 외의 구성들은 도 12의 실시예와 실질적으로 동일하거나 유사하다.
도 12 및 도 14를 참조하면, 화소(PXL_1)는 파장 변환층(WCL) 및 컬러 필터층(CFL)을 더 포함할 수 있다.
파장 변환층(WCL)은 제2 절연층(INS2) 상에 배치될 수 있다. 파장 변환층(WCL)은 베이스층(BR) 및 베이스층(BR) 내에 분산된 파장 변환 입자(QD) 및 산란 입자(SCT)를 포함할 수 있다. 베이스층(BR)은 광 투과율이 높고, 파장 변환 입자(QD) 및 산란 입자(SCT)에 대한 분산 특성이 우수한 재료이면 특별히 한정되지 않는다. 예를 들어, 베이스층(BR)은 에폭시계 수지, 아크릴계 수지, 카도계 수지, 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 변환 입자(QD)는 입사광의 피크 파장을 다른 특정 피크 파장으로 변환할 수 있다. 즉, 파장 변환 입자(QD)는 입사광의 색을 다른 색으로 변환할 수 있다.
예를 들어, 발광 소자(LD)가 청색광을 방출하는 경우, 파장 변환 입자(QD)는 발광 소자(LD)로부터 제공된 청색광을 다른 색의 광으로 변환하여 방출할 수 있다. 예를 들어, 파장 변환 입자(QD)는 발광 소자(LD)로부터 제공된 청색광을 적색광 또는 녹색광으로 변환하여 방출할 수 있다.
파장 변환 입자(QD)의 예로는 양자점(Quantum dot), 양자 막대(Quantum rod) 또는 형광체 등을 들 수 있다. 양자점은 전자가 전도대에서 가전자대로 전이하면서 특정 파장의 광을 방출하는 입자상 물질일 수 있다. 이하, 파장 변환 입자(QD)는 양자점인 것으로 설명하되, 이에 한정되는 것은 아니다.
양자점은 반도체 나노 결정 물질일 수 있다. 양자점은 조성 및 크기에 따라 특정 밴드갭을 가지며 입사 광을 흡수한 후 고유의 파장을 갖는 광을 방출할 수 있다. 양자점의 반도체 나노 결정의 예로는 IV족계 나노 결정, II-VI족계 화합물 나노 결정, III-V족계 화합물 나노 결정, IV-VI족계 나노 결정 또는 이들의 조합 등을 들 수 있다.
예를 들어, IV족계 나노 결정은 실리콘(Si), 게르마늄(Ge), 또는 탄화규소(silicon carbide, SiC), 규소-게르마늄(SiGe) 등의 이원소 화합물 등을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또, II-VI족계 화합물 나노 결정은 CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, HgS, HgSe, HgTe, MgSe, MgS 및 이들의 혼합물 등의 이원소 화합물, CdSeS, CdSeTe, CdSTe, ZnSeS, ZnSeTe, ZnSTe, HgSeS, HgSeTe, HgSTe, CdZnS, CdZnSe, CdZnTe, CdHgS, CdHgSe, CdHgTe, HgZnS, HgZnSe, HgZnTe, MgZnSe, MgZnS 및 이들의 혼합물 등의 삼원소 화합물, 또는 HgZnTeS, CdZnSeS, CdZnSeTe, CdZnSTe, CdHgSeS, CdHgSeTe, CdHgSTe, HgZnSeS, HgZnSeTe, HgZnSTe 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또한, III-V족계 화합물 나노 결정은 GaN, GaP, GaAs, GaSb, AlN, AlP, AlAs, AlSb, InN, InP, InAs, InSb 및 이들의 혼합물 등의 이원소 화합물, GaNP, GaNAs, GaNSb, GaPAs, GaPSb, AlNP, AlNAs, AlNSb, AlPAs, AlPSb, InGaP, InNP, InNAs, InNSb, InPAs, InPSb 및 이들의 혼합물 등의 삼원소 화합물, 또는 GaAlNP, GaAlNAs, GaAlNSb, GaAlPAs, GaAlPSb, GaInNP, GaInNAs, GaInNSb, GaInPAs, GaInPSb, InAlNP, InAlNAs, InAlNSb, InAlPAs, InAlPSb 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
IV-VI족계 나노 결정은 SnS, SnSe, SnTe, PbS, PbSe, PbTe 및 이들의 혼합물 등의 이원소 화합물, SnSeS, SnSeTe, SnSTe, PbSeS, PbSeTe, PbSTe, SnPbS, SnPbSe, SnPbTe 및 이들의 혼합물 등의 삼원소 화합물, 또는 SnPbSSe, SnPbSeTe, SnPbSTe 및 이들의 혼합물 등의 사원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
양자점의 형태는 당 분야에서 일반적으로 사용하는 형태의 것으로 특별히 한정되지 않으나, 예를 들어 구형, 피라미드형, 다중 가지형(multi-arm) 또는 큐빅 형태의 나노 입자, 나노 튜브, 나노 와이어, 나노 섬유, 나노 판상 입자 등을 들 수 있다. 전술한 이원소 화합물, 삼원소 화합물 또는 사원소 화합물은 균일한 농도로 입자 내에 존재하거나, 농도 분포가 부분적으로 다른 상태로 나누어져 동일 입자 내에 존재할 수 있다.
양자점은 상술한 나노 결정을 포함하는 코어 및 코어를 둘러싸는 쉘을 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다. 코어와 쉘의 계면은 쉘에 존재하는 원소의 농도가 중심으로 갈수록 낮아지는 농도 구배(gradient)를 가질 수 있다. 양자점의 쉘은 코어의 화학적 변성을 방지하여 반도체 특성을 유지하기 위한 보호층의 역할 및/또는 양자점에 전기 영동 특성을 부여하기 위한 챠징층(charging layer)의 역할을 수행할 수 있다. 쉘은 단일층 또는 다중층일 수 있다. 양자점의 쉘의 예로는 금속 또는 비금속의 산화물, 반도체 화합물 또는 이들의 조합 등을 들 수 있다.
예를 들어, 금속 또는 비금속의 산화물은 SiO2, Al2O3, TiO2, ZnO, MnO, Mn2O3, Mn3O4, CuO, FeO, Fe2O3, Fe3O4, CoO, Co3O4, NiO 등의 이원소 화합물, 또는 MgAl2O4, CoFe2O4, NiFe2O4, CoMn2O4 등의 삼원소 화합물을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
또, 반도체 화합물은 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnSeS, GaAs, GaP, GaSb, HgS, HgSe, HgTe, InAs, InP, InSb, AlAs, AlP, AlSb 등을 예시할 수 있으나 본 발명이 이에 한정되는 것은 아니다.
상술한 양자점이 방출하는 광은 약 45nm 이하의 발광 파장 스펙트럼 반치폭(full width of half maximum, FWHM)을 가질 수 있으며 이를 통해 표시 장치가 표시하는 색의 색 순도와 색 재현성을 개선할 수 있다. 또한, 양자점에 의해 방출되는 광은 입사광의 입사 방향과 무관하게 여러 방향을 향하여 방출될 수 있다. 이를 통해 표시 장치의 측면 시인성이 개선될 수 있다.
산란 입자(SCT)는 파장 변환층(WCL)과 상이한 굴절률을 가지고 파장 변환층(WCL)과 광학 계면을 형성할 수 있다. 산란 입자(SCT)는 투과광의 적어도 일부를 산란 시킬 수 있는 재료이면 특별히 한정되지 않으나, 예를 들어, 산화 티타늄(TiO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 산화 주석(SnO2), 실리카(Silica)와 같은 재료로 이루어진 입자일 수 있다.
산란 입자(SCT)는 파장 변환층(WCL)을 투과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광의 입사 방향과 무관하게 무작위한 방향으로 광을 산란 시킬 수 있다. 이를 통해 표시 장치의 측면 시인성이 개선될 수 있다.
파장 변환층(WCL) 상에는 제1 캡핑층(CPL1)이 배치될 수 있다. 제1 캡핑층(CPL1)은 무기 재료로 이루어진 무기 절연층일 수 있다. 제1 캡핑층(CPL1)은 파장 변환층(WCL)을 전체적으로 커버하여 외부로부터 산소 및/또는 수분이 파장 변환층(WCL)에 침투하는 것을 방지하는 봉지층의 역할을 수행할 수 있다. 이에 따라, 파장 변환층(WCL)은 제2 절연층(INS2) 및 제1 캡핑층(CPL1)에 의해 봉지될 수 있다.
제1 캡핑층(CPL1) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 컬러 필터층(CFL)은 특정 색의 광을 선택적으로 투과하되, 다른 색의 광을 흡수하여 진행을 차단할 수 있는 흡수형 필터일 수 있다.
컬러 필터층(CFL) 상에는 제2 캡핑층(CPL2)이 배치될 수 있다. 제2 캡핑층(CPL2)은 무기 재료로 이루어진 무기 절연층일 수 있다. 제2 캡핑층(CPL2)은 컬러 필터층(CFL)을 전체적으로 커버하여 외부로부터 산소 및/또는 수분이 컬러 필터층(CFL)에 침투하는 것을 방지하는 봉지층의 역할을 수행할 수 있다. 이에 따라, 컬러 필터층(CFL)은 제1 캡핑층(CPL1) 및 제2 캡핑층(CPL2)에 의해 봉지될 수 있다.
실시예에 따라, 파장 변환층(WCL), 제1 캡핑층(CPL1), 컬러 필터층(CFL) 및 제2 캡핑층(CPL2) 중 적어도 하나는 생략될 수 있다.
한편, 도 14의 실시예는 파장 변환층(WCL) 및 컬러 필터층(CFL)이 기판(SUB) 상에 직접 형성되는 구조를 예시하고 있으나, 이에 한정되지 않는다. 실시예에 따라, 파장 변환층(WCL) 및 컬러 필터층(CFL)은 발광 소자(LD)가 배치된 기판(SUB)과 다른 별도의 기판 상에 형성될 수 있다. 이 경우, 파장 변환층(WCL) 및 컬러 필터층(CFL)이 형성된 기판은 발광 소자(LD)가 배치된 기판(SUB)과 서로 대향할 수 있다.
도 15는 도 8의 표시 장치가 포함하는 화소의 또 다른 예를 나타내는 평면도이다. 도 15의 실시예는 표시 소자층(DPL)이 발광 소자(LD) 상에 배치된 고정층(ANCL)을 더 포함하는 점에서 차이가 있으며, 이 외의 구성들은 도 12의 실시예와 실질적으로 동일하거나 유사하다.
도 12 및 도 15를 참조하면, 화소(PXL_2)는 고정층(ANCL)을 더 포함할 수 있다.
고정층(ANCL)은 발광 소자(LD) 상에 배치되며, 발광 소자(LD)를 안정적으로 지지하며 고정할 수 있다. 고정층(ANCL)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다. 고정층(ANCL)은 발광 소자(LD)의 외주면의 적어도 일부를 덮을 수 있고, 발광 소자(LD)의 제1 단부(EP1) 및 제2 단부(EP2)를 노출하도록 형성될 수 있다. 이에 따라, 고정층(ANCL)은 발광 소자(LD)가 제1 절연층(INS1)으로부터 이탈되는 것을 방지할 수 있다.
도 16 내지 도 22는 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 설명하기 위한 단면도들이다. 특히, 도 16 내지 도 22는 도 11 및 도 12에 예시된 구조를 설명하기 위한 도면일 수 있다.
도 11 및 도 12에서 설명한 실시예에 결부하여 도 16 내지 도 22를 더 참조하여 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 설명한다. 도 16 내지 도 22에서는 설명의 편의상 화소 회로층(PCL)을 간략히 도시하였으나, 도 12에 도시된 화소 회로층(PCL)과 동일할 수 있다.
먼저, 도 16에 도시된 바와 같이, 기판(SUB)(또는, 화소 회로층(PCL)) 상에 제1 뱅크(BNK1), 제2 뱅크(BNK2), 제1 전극(RFE1), 및 제2 전극(RFE2)을 형성하고, 제1 전극(RFE1) 및 제2 전극(RFE2) 상에 절연 물질층(INSL)을 형성할 수 있다.
제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 유기 재료 또는 무기 재료를 포함하는 절연 물질일 수 있으며, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)의 단면들은 각각 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있다. 실시예에 따라, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)는 생략될 수 있다.
제1 전극(RFE1)은 제1 뱅크(BNK1) 상에 형성되고, 제2 전극(RFE2)은 제2 뱅크(BNK2) 상에 형성될 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2)은 동시에 형성될 수 있고, 동일 물질로 형성될 수 있다.
일 예로, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 Al, Mg, Ag, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속 등으로 형성될 수 있다. 다른 예로, 제1 전극(RFE1) 및 제2 전극(RFE2)은 각각 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide) 및 ITZO(indium tin zinc oxide)와 같은 투명한 도전성 재료로 형성될 수 있다.
절연 물질층(INSL)은 제1 전극(RFE1) 및 제2 전극(RFE2) 상에 형성될 수 있다. 일 실시예로, 절연 물질층(INSL)은 유기 재료로 이루어진 유기 절연층일 수 있으나, 이에 한정되는 것은 아니다. 절연 물질층(INSL)은 기판(SUB) 상에 전면적으로 제공되어, 상술한 제1 전극(RFE1) 및 제2 전극(RFE2)을 커버하고, 제1 전극(RFE1) 및 제2 전극(RFE2)에 산소 및 수분이 침투하는 것을 방지할 수 있다.
다음으로, 도 17에 도시된 바와 같이, 절연 물질층(INSL) 상에 발광 소자(LD)가 정렬될 수 있다. 발광 소자(LD)는 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 정렬될 수 있다.
구체적으로, 발광 소자(LD)가 배치되기 전, 제1 전극(RFE1) 및 제2 전극(RFE2)에는 정렬 전압이 인가될 수 있다. 예를 들어, 제1 전극(RFE1)에는 소정의 교류 전압이 인가되고, 제2 전극(RFE2)에는 그라운드 전압이 인가될 수 있다. 이에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에는 전계가 형성될 수 있다.
제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 전계가 형성된 상태에서, 잉크젯 프린팅 방식 등을 이용하여 절연 물질층(INSL) 상에 발광 소자(LD)들을 투입할 수 있다. 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 형성된 전계로 인해 발광 소자(LD)들의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(RFE1) 및 제2 전극(RFE2) 사이에 발광 소자(LD)들이 일 방향으로 정렬될 수 있다. 예컨대, 발광 소자(LD)의 길이 방향이 제1 방향(DR1)을 향하도록 정렬될 수 있다.
다음으로, 도 18에 도시된 바와 같이, 절연 물질층(INSL)을 큐어링(Curing)하여 제1 절연층(INS1)을 형성할 수 있다.
큐어링 공정은 절연 물질층(INSL)을 경화 및 안정화시키는 공정일 수 있다. 예를 들어, 큐어링 공정은 절연 물질층(INSL)에 일정 온도 이상으로 일정 시간 이상 열을 가하는 공정일 수 있다.
큐어링 공정에 의해 절연 물질층(INSL)의 형상은 일부 변화할 수 있다. 예를 들어, 큐어링 공정으로 인해 절연 물질층(INSL)은 리플로우(reflow)될 수 있고, 절연 물질층(INSL)의 리플로우에 따라 적어도 일부의 절연 물질층(INSL)의 형상이 변화될 수 있다.
절연 물질층(INSL)이 리플로우됨에 따라, 절연 물질층(INSL) 상에 배치된 발광 소자(LD)는 발광 소자(LD)의 무게로 인해 기판(SUB) 방향(예컨대, 제3 방향(DR3)의 반대 방향)으로 이동될 수 있다. 즉, 발광 소자(LD)의 일부는 절연 물질층(INSL) 내에 매립될 수 있다.
이에 따라, 큐어링 공정에 의해 형성된 제1 절연층(INS1)에는 홈(GRV)이 형성될 수 있고, 홈(GRV) 내에는 발광 소자(LD)가 배치될 수 있다. 여기서 홈(GRV)의 깊이(GD)는 발광 소자(LD)의 직경(D)보다 작을 수 있으며, 발광 소자(LD)의 일부만이 제1 절연층(INS1) 내에 매립될 수 있다.
발광 소자(LD)의 외주면은 홈(GRV)의 바닥면에 접촉할 수 있고, 발광 소자(LD)의 제1 단부의 일부 및 제2 단부의 일부는 홈(GRV)의 측면에 접촉할 수 있다. 이에 따라, 발광 소자(LD)는 제1 절연층(INS1)에 의해 고정될 수 있다.
다음으로, 도 19에 도시된 바와 같이, 제1 절연층(INS1)을 관통하는 제1 개구부(OP1) 및 제2 개구부(OP2)를 형성할 수 있다.
제1 개구부(OP1)는 제1 절연층(INS1)을 관통하여 제1 전극(RFE1)의 일부를 노출할 수 있고, 제2 개구부(OP2)는 제1 절연층(INS1)을 관통하여 제2 전극(RFE2)의 일부를 노출할 수 있다. 제1 개구부(OP1) 및 제2 개구부(OP2)는 제1 절연층(INS1)의 두께에 상응하는 두께 및/또는 깊이를 가질 수 있다. 실시예에 따라, 제1 개구부(OP1) 및 제2 개구부(OP2)를 형성하는 단계는 발광 소자(LD)의 정렬 후, 큐어링 공정 전에 수행될 수도 있다.
다음으로, 도 20 및 도 21에 도시된 바와 같이, 제1 절연층(INS1) 상에 도전 물질층(CTEL)을 형성하고, 도전 물질층(CTEL)의 일부를 패터닝하여 제3 전극(CTE1) 및 제4 전극(CTE2)을 형성할 수 있다.
도전 물질층(CTEL)은 제1 절연층(INS1) 및 발광 소자(LD) 상에 전체적으로 형성될 수 있다. 도전 물질층(CTEL)은 발광 소자(LD)로부터 출사된 광의 손실을 최소화하기 위해 투명한 도전성 재료로 이루어질 수 있다. 예를 들어, 도전 물질층(CTEL)은 투명한 도전성 재료인 ITO, IZO 및 ITZO 등으로 형성될 수 있으나, 이에 한정되지 않는다.
도전 물질층(CTEL)이 패터닝되어 제거되는 영역은 발광 소자(LD)와 중첩하는 영역일 수 있다. 도면상 도시되진 않았으나, 제거되는 도전 물질층(CTEL)의 영역은 제1 방향(DR1) 및 제3 방향(DR3)에 교차하는 제2 방향을 따라 연장될 수 있다. 이에 따라, 도전 물질층(CTEL)을 패터닝하여 서로 물리적으로 이격된 제3 전극(CTE1) 및 제4 전극(CTE2)이 형성될 수 있다.
제3 전극(CTE1)은 제1 개구부(OP1)를 통해 제1 전극(RFE1)에 접촉할 수 있다. 또한, 제3 전극(CTE1)은 발광 소자(LD)의 제1 단부의 일부에 접촉할 수 있다. 이에 따라, 제3 전극(CTE1)은 발광 소자(LD)의 제1 단부 및 제1 전극(RFE1)을 전기적으로 연결할 수 있다.
제4 전극(CTE2)은 제2 개구부(OP2)를 통해 제2 전극(RFE2)에 접촉할 수 있다. 또한, 제4 전극(CTE2)은 발광 소자(LD)의 제2 단부의 일부에 접촉할 수 있다. 이에 따라, 제4 전극(CTE2)은 발광 소자(LD)의 제2 단부 및 제2 전극(RFE2)을 전기적으로 연결할 수 있다.
다음으로, 도 22에 도시된 바와 같이, 발광 소자(LD), 제3 전극(CTE1), 및 제4 전극(CTE2) 상에 제2 절연층(INS2)을 형성할 수 있다. 제2 절연층(INS2)은 무기 재료로 이루어진 무기 절연막으로 형성될 수 있으며, 발광 소자(LD), 제3 전극(CTE1), 및 제4 전극(CTE2)을 덮을 수 있다. 이에 따라, 제2 절연층(INS2)은 표시 장치의 제조 과정에서 제3 전극(CTE1), 제4 전극(CTE2) 및 발광 소자(LD)가 손상되는 것을 방지하고, 산소 및/또는 수분이 침투하는 것을 방지하는 봉지층의 역할을 수행할 수 있다.
상술한 바와 같이, 발광 소자(LD)의 일부를 제1 절연층(INS1)에 매립하여 고정할 경우, 제1 절연층(INS1) 상에 발광 소자(LD)를 고정하기 위한 별도의 고정 부재를 형성하지 않으므로, 표시 장치의 제조 비용이 절감될 수 있으며, 발광 소자(LD)를 원하는 위치에 배치시킬 수 있으므로, 표시 장치의 신뢰성이 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
11: 제1 반도체층
12: 활성층
13: 제2 반도체층
14: 절연 피막
15: 전극층
1000: 표시 장치
SUB: 기판
DPL: 표시 소자층
PCL: 화소 회로층
PXL: 화소
RFE1: 제1 전극
RFE2: 제2 전극
CTE1: 제3 전극
CTE2: 제4 전극
LD: 발광 소자
EP1: 제1 단부
EP2: 제2 단부
INS1: 제1 절연층
OP1: 제1 개구부
OP2: 제2 개구부
INS2: 제2 절연층
BNK1: 제1 뱅크
BNK2: 제2 뱅크
GRV: 홈

Claims (20)

  1. 기판;
    상기 기판 상에 제공되고, 동일층 상에 서로 이격하여 배치된 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극 상에 배치된 제1 절연층; 및
    상기 제1 절연층 상에 배치된 발광 소자를 포함하되,
    상기 제1 절연층은 상기 기판 측으로 오목한 홈(groove)을 포함하고,
    상기 발광 소자는 상기 홈 내에 배치되는 표시 장치.
  2. 제1 항에 있어서,
    상기 발광 소자는 서로 대향하는 제1 단부 및 제2 단부를 포함하고,
    상기 제1 절연층의 상기 홈의 측면은 상기 제1 단부의 적어도 일부 및 상기 제2 단부의 적어도 일부에 접촉하는 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 전극 및 상기 발광 소자의 상기 제1 단부를 전기적으로 연결하는 제3 전극; 및
    상기 제2 전극 및 상기 발광 소자의 상기 제2 단부를 전기적으로 연결하는 제4 전극을 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 절연층은 상기 제1 전극의 일부를 노출하는 제1 개구부 및 상기 제2 전극의 일부를 노출하는 제2 개구부를 포함하고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극과 접촉하고,
    상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극과 접촉하는 표시 장치.
  5. 제3 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 상에 배치된 제2 절연층을 더 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제2 절연층 상에 배치되는 파장 변환층을 더 포함하되,
    상기 파장 변환층은 파장 변환 입자 및 산란 입자를 포함하고,
    상기 파장 변환 입자는 양자점(Quantum dot)인 표시 장치.
  7. 제3 항에 있어서,
    상기 발광 소자의 외주면의 적어도 일부를 둘러싸는 고정층을 더 포함하고,
    상기 고정층은 상기 제3 전극 및 상기 제4 전극 사이에 배치되는 표시 장치.
  8. 제1 항에 있어서,
    상기 홈의 깊이는 상기 발광 소자의 직경 보다 작은 표시 장치.
  9. 제8 항에 있어서,
    상기 홈의 제1 방향의 폭은 상기 발광 소자의 길이와 동일한 표시 장치.
  10. 제1 항에 있어서,
    상기 기판 및 상기 제1 전극 사이에 배치된 제1 뱅크; 및
    상기 기판 및 상기 제2 전극 사이에 배치된 제2 뱅크를 더 포함하고,
    상기 발광 소자는 상기 제1 뱅크 및 상기 제2 뱅크 사이에 배치되는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 절연층은 유기 물질을 포함하는 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 및 상기 발광 소자 사이에 배치된 화소 회로층을 더 포함하고,
    상기 화소 회로층은 적어도 하나의 트랜지스터를 포함하는 표시 장치.
  13. 기판 상에 제1 전극 및 제2 전극을 형성하는 단계;
    상기 제1 전극 및 상기 제2 전극 상에 유기 물질을 포함하는 절연 물질층을 형성하는 단계;
    상기 절연 물질층 상에 발광 소자를 정렬하는 단계; 및
    상기 절연 물질층을 큐어링(curing)하여 제1 절연층을 형성하는 단계를 포함하되,
    상기 제1 절연층을 형성하는 단계에서, 상기 절연 물질층은 리플로우(reflow)되고 상기 발광 소자의 일부는 상기 절연 물질층 내에 매립되어 고정되는 표시 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 발광 소자가 상기 절연 물질층 내에 매립되는 깊이는 상기 발광 소자의 직경보다 작은 표시 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 발광 소자는 서로 대향하는 제1 단부 및 제2 단부를 포함하고,
    상기 제1 절연층의 적어도 일부는 상기 제1 단부의 일부 및 상기 제2 단부의 일부에 접촉하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서,
    상기 제1 절연층을 관통하는 제1 개구부 및 제2 개구부를 형성하는 단계를 더 포함하되,
    상기 제1 개구부는 상기 제1 전극의 일부를 노출하고,
    상기 제2 개구부는 상기 제2 전극의 일부를 노출하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 절연층 상에 도전 물질층을 형성하는 단계; 및
    상기 도전 물질층의 일부를 패터닝하여 상기 제1 전극 및 상기 발광 소자의 상기 제1 단부를 전기적으로 연결하는 제3 전극 및 상기 제2 전극 및 상기 발광 소자의 상기 제2 단부를 전기적으로 연결하는 제4 전극을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제3 전극 및 상기 제4 전극은 서로 분리되고,
    상기 제3 전극은 상기 제1 개구부를 통해 상기 제1 전극에 접촉하며,
    상기 제4 전극은 상기 제2 개구부를 통해 상기 제2 전극에 접촉하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 제3 전극 및 상기 제4 전극 상에, 상기 발광 소자, 상기 제3 전극, 및 상기 제4 전극을 덮는 제2 절연층을 형성하는 단계를 더 포함하는 표시 장치의 제조 방법.
  20. 제13 항에 있어서,
    상기 제1 전극 및 상기 제2 전극을 형성하는 단계 전, 상기 기판 상에 제1 뱅크 및 제2 뱅크를 형성하는 단계를 더 포함하고,
    상기 제1 전극은 상기 제1 뱅크 상에 형성되고,
    상기 제2 전극은 상기 제2 뱅크 상에 형성되며,
    상기 발광 소자를 정렬하는 단계에서, 상기 발광 소자는 상기 제1 뱅크 및 상기 제2 뱅크의 사이에 정렬되는 표시 장치의 제조 방법.
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