KR102568713B1 - 화소 및 이를 구비한 표시 장치 - Google Patents

화소 및 이를 구비한 표시 장치 Download PDF

Info

Publication number
KR102568713B1
KR102568713B1 KR1020180122088A KR20180122088A KR102568713B1 KR 102568713 B1 KR102568713 B1 KR 102568713B1 KR 1020180122088 A KR1020180122088 A KR 1020180122088A KR 20180122088 A KR20180122088 A KR 20180122088A KR 102568713 B1 KR102568713 B1 KR 102568713B1
Authority
KR
South Korea
Prior art keywords
data
pixel
light emitting
electrode
light source
Prior art date
Application number
KR1020180122088A
Other languages
English (en)
Other versions
KR20200042075A (ko
Inventor
곽진오
오원식
송근규
조성찬
조현민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020180122088A priority Critical patent/KR102568713B1/ko
Priority to CN201980067085.6A priority patent/CN112889104A/zh
Priority to EP19871143.4A priority patent/EP3866152A4/en
Priority to US17/284,337 priority patent/US11403997B2/en
Priority to PCT/KR2019/004387 priority patent/WO2020075937A1/ko
Publication of KR20200042075A publication Critical patent/KR20200042075A/ko
Priority to US17/878,515 priority patent/US11790837B2/en
Application granted granted Critical
Publication of KR102568713B1 publication Critical patent/KR102568713B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0804—Sub-multiplexed active matrix panel, i.e. wherein one active driving circuit is used at pixel level for multiple image producing elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0673—Adjustment of display parameters for control of gamma adjustment, e.g. selecting another gamma curve

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명의 일 실시예에 의한 화소는, 뱅크에 의해 한 번에 둘러싸인 제1 및 제2 서브 발광 영역; 상기 제1 서브 발광 영역에 배치되며, 적어도 하나의 제1 분할 전극과 제2 전원의 사이에 연결된 적어도 하나의 제1 발광 소자를 포함하는 제1 광원 유닛; 상기 제2 서브 발광 영역에 배치되며, 상기 제1 분할 전극으로부터 분리된 적어도 하나의 제2 분할 전극과 상기 제2 전원의 사이에 연결된 적어도 하나의 제2 발광 소자를 포함하는 제2 광원 유닛; 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 제1 데이터선으로 공급되는 제1 데이터 신호에 대응하여 상기 제1 광원 유닛으로 제1 구동 전류를 공급하는 제1 구동 회로; 및 상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 제2 데이터선으로 공급되는 제2 데이터 신호에 대응하여 상기 제2 광원 유닛으로 제2 구동 전류를 공급하는 제2 구동 회로를 포함한다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 화소 및 이를 구비한 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 소자를 제조하고, 상기 발광 소자를 이용하여 표시 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 다수의 초소형 발광 소자들을 제조하고, 상기 발광 소자들을 이용하여 각 화소의 광원을 구성하는 기술이 개발되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 복수의 발광 소자들을 포함한 화소 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 화소는, 뱅크에 의해 한 번에 둘러싸인 제1 및 제2 서브 발광 영역; 상기 제1 서브 발광 영역에 배치되며, 적어도 하나의 제1 분할 전극과 제2 전원의 사이에 연결된 적어도 하나의 제1 발광 소자를 포함하는 제1 광원 유닛; 상기 제2 서브 발광 영역에 배치되며, 상기 제1 분할 전극으로부터 분리된 적어도 하나의 제2 분할 전극과 상기 제2 전원의 사이에 연결된 적어도 하나의 제2 발광 소자를 포함하는 제2 광원 유닛; 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 제1 데이터선으로 공급되는 제1 데이터 신호에 대응하여 상기 제1 광원 유닛으로 제1 구동 전류를 공급하는 제1 구동 회로; 및 상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 제2 데이터선으로 공급되는 제2 데이터 신호에 대응하여 상기 제2 광원 유닛으로 제2 구동 전류를 공급하는 제2 구동 회로를 포함한다.
실시예에 따라, 상기 제1 데이터 신호는, 각각의 화소 데이터에 제1 감마 값이 적용된 데이터 신호이고, 상기 제2 데이터 신호는, 상기 각각의 화소 데이터에 제2 감마 값이 적용된 데이터 신호일 수 있다.
실시예에 따라, 상기 제1 구동 회로는, 상기 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 게이트 전극이 제1 노드에 연결되는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터의 일 전극과 상기 제1 데이터선의 사이에 연결되며, 게이트 전극이 주사선에 연결되는 제1 스위칭 트랜지스터; 및 상기 제1 전원과 상기 제1 노드 사이에 연결되는 제1 커패시터를 포함할 수 있다.
실시예에 따라, 상기 제2 구동 회로는, 상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 게이트 전극이 제2 노드에 연결되는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터의 일 전극과 상기 제2 데이터선의 사이에 연결되며, 게이트 전극이 상기 주사선에 연결되는 제2 스위칭 트랜지스터; 및 상기 제1 전원과 상기 제2 노드 사이에 연결되는 제2 커패시터를 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 서브 발광 영역은 서로 동일한 면적을 가지며, 상기 제1 및 제2 분할 전극은 서로 동일한 개수 및 크기를 가질 수 있다.
실시예에 따라, 상기 제1 및 제2 서브 발광 영역은 서로 다른 면적을 가지며, 상기 제1 및 제2 분할 전극은 서로 다른 개수 또는 크기를 가질 수 있다.
실시예에 따라, 상기 화소는, 상기 제1 데이터선과 상기 제2 데이터선의 사이에 어느 일 방향으로 연결된 다이오드를 더 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 데이터 신호는 서로 다른 전압 레벨을 가질 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 입력 영상 데이터에 대응하여 프레임 데이터를 출력하는 타이밍 제어부; 상기 프레임 데이터에 대응하여 각각의 화소에 대한 적어도 하나의 데이터 신호를 생성하고, 상기 데이터 신호를 데이터선들로 출력하는 데이터 구동부; 및 각각 적어도 하나의 데이터선에 연결되어, 상기 적어도 하나의 데이터선으로 공급되는 각각의 데이터 신호에 대응하는 휘도로 발광하는 복수의 화소들을 구비한다. 상기 각각의 화소는, 뱅크에 의해 한 번에 둘러싸인 제1 및 제2 서브 발광 영역; 상기 제1 서브 발광 영역에 배치되며, 적어도 하나의 제1 분할 전극과 제2 전원의 사이에 연결된 적어도 하나의 제1 발광 소자를 포함하는 제1 광원 유닛; 상기 제2 서브 발광 영역에 배치되며, 상기 제1 분할 전극으로부터 분리된 적어도 하나의 제2 분할 전극과 상기 제2 전원의 사이에 연결된 적어도 하나의 제2 발광 소자를 포함하는 제2 광원 유닛; 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 제1 데이터선으로 공급되는 제1 데이터 신호에 대응하여 상기 제1 광원 유닛으로 제1 구동 전류를 공급하는 제1 구동 회로; 및 상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 제2 데이터선으로 공급되는 제2 데이터 신호에 대응하여 상기 제2 광원 유닛으로 제2 구동 전류를 공급하는 제2 구동 회로를 포함한다.
실시예에 따라, 상기 각각의 화소는, 상기 제1 및 제2 데이터선을 통해 상기 데이터 구동부의 서로 다른 두 개의 채널에 연결될 수 있다.
실시예에 따라, 상기 타이밍 제어부는, 상기 각각의 화소에 대하여 서로 다른 제1 및 제2 감마 값을 저장하는 감마 저장부; 및 상기 각각의 화소에 대응하는 화소 데이터에 각각 상기 제1 및 제2 감마 값을 적용하여 제1 및 제2 변환 데이터를 생성하는 데이터 변환부를 포함할 수 있다.
실시예에 따라, 상기 데이터 구동부는, 각각 상기 제1 및 제2 변환 데이터에 대응하여 상기 제1 및 제2 데이터 신호를 생성하고, 상기 제1 및 제2 데이터 신호를 각각 상기 제1 및 제2 데이터선으로 출력할 수 있다.
실시예에 따라, 상기 데이터 구동부는, 상기 각각의 화소에 대응하는 화소 데이터에 각각 제1 및 제2 감마 값을 적용하여 상기 제1 및 제2 데이터 신호를 생성하고, 상기 제1 및 제2 데이터 신호를 각각 상기 제1 및 제2 데이터선으로 출력할 수 있다.
실시예에 따라, 상기 각각의 화소는, 상기 제1 데이터선과 상기 제2 데이터선의 사이에 어느 일 방향으로 연결된 다이오드를 더 포함할 수 있다.
실시예에 따라, 상기 각각의 화소는, 상기 제1 및 제2 데이터선 중 어느 하나를 통해 상기 데이터 구동부의 각 채널에 연결될 수 있다.
실시예에 따라, 상기 제1 데이터선은, 상기 각각의 화소에 대응하는 화소 데이터에 제1 감마 값이 적용된 상기 제1 데이터 신호를 공급받고, 상기 제2 데이터선은, 상기 각각의 화소에 대응하는 화소 데이터에 제2 감마 값이 적용된 상기 제2 데이터 신호를 공급받을 수 있다.
실시예에 따라, 상기 제1 구동 회로는, 상기 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 게이트 전극이 제1 노드에 연결되는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터의 일 전극과 상기 제1 데이터선의 사이에 연결되며, 게이트 전극이 주사선에 연결되는 제1 스위칭 트랜지스터; 및 상기 제1 전원과 상기 제1 노드 사이에 연결되는 제1 커패시터를 포함할 수 있다.
실시예에 따라, 상기 제2 구동 회로는, 상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 게이트 전극이 제2 노드에 연결되는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터의 일 전극과 상기 제2 데이터선의 사이에 연결되며, 게이트 전극이 상기 주사선에 연결되는 제2 스위칭 트랜지스터; 및 상기 제1 전원과 상기 제2 노드 사이에 연결되는 제2 커패시터를 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 서브 발광 영역은 서로 동일한 면적을 가지며, 상기 제1 및 제2 분할 전극은 서로 동일한 개수 및 크기를 가질 수 있다.
실시예에 따라, 상기 제1 및 제2 서브 발광 영역은 서로 다른 면적을 가지며, 상기 제1 및 제2 분할 전극은 서로 다른 개수 또는 크기를 가질 수 있다.
본 발명의 다양한 실시예들에 의하면, 복수의 발광 소자들을 포함한 화소 및 이를 구비한 표시 장치의 저계조 표현력을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 소자를 나타낸다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 소자를 나타낸다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 소자를 나타낸다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 5는 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 6은 도 5에 도시된 화소의 구동 방법에 대한 일 실시예를 나타낸다.
도 7은 도 5에 도시된 화소의 광원 유닛에 대한 일 실시예를 나타낸다.
도 8은 도 7의 Ⅰ~Ⅰ'선에 대응하는 단면의 일 실시예를 나타낸다.
도 9는 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 10은 도 9에 도시된 화소의 광원 유닛에 대한 일 실시예를 나타낸다.
도 11은 본 발명의 일 실시예에 의한 타이밍 제어부를 나타낸다.
도 12는 도 11에 도시된 감마 저장부에 대한 일 실시예를 나타낸다.
도 13은 본 발명의 일 실시예에 의한 데이터 구동부를 나타낸다.
도 14 및 도 15는 각각 본 발명의 일 실시예에 의한 감마 설정 방법을 나타낸다.
도 16은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 17은 본 발명의 일 실시예에 의한 데이터 구동부를 나타낸다.
도 18은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 19는 본 발명의 일 실시예에 의한 화소를 나타낸다.
도 20은 도 19의 다이오드에 대한 일 실시예를 나타낸다.
도 21은 본 발명의 일 실시예에 의한 데이터 구동부를 나타낸다.
도 22는 본 발명의 일 실시예에 의한 감마 설정 방법을 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분에 "연결" 또는 "접속"되었다고 할 경우, 이는 상기 다른 요소 또는 부분에 "직접적으로 연결" 또는 "직접적으로 접속"되어 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 연결 또는 접속되어 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 소자(LD)를 나타낸다. 구체적으로, 도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 본 발명의 서로 다른 실시예들에 의한 발광 소자(LD)의 사시도 및 단면도를 나타낸다. 실시예에 따라, 도 1a 내지 도 3b에서는 각각의 발광 소자(LD)를 원 기둥 형상의 막대형 발광 다이오드로 도시하였으나, 본 발명에 의한 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 소자(LD)(일 예로, 발광 다이오드)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 소자(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 소자(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층(11, 13) 중 하나가 배치되고, 상기 발광 소자(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 소자(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 화소 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 상기 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 소자(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들어, 발광 소자(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 소자(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 소자(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성되는 광이 전극층들(14, 15)을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 소자(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 소자(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 상기 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 소자(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 소자들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 소자들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 소자(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 소자(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 소자들(LD)을 배치하고, 이를 통해 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 소자(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타낸다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 화소부(100), 주사 구동부(110), 발광 제어 구동부(120), 데이터 구동부(130), 타이밍 제어부(140), 호스트 시스템(150) 및 감마전압 생성부(160)를 포함한다.
화소부(100)는 영상이 표시되는 표시 영역으로서, 입력 영상 데이터(RGB)에 대응하는 영상을 표시하기 위하여 다수의 화소들(PXL)을 포함한다. 예를 들어, 화소부(100)는 주사선들(S), 발광 제어선들(E) 및 데이터선들(D)과, 상기 주사선들(S), 발광 제어선들(E) 및 데이터선들(D)에 연결되는 다수의 화소들(PXL)을 포함한다. 본 명세서에서 "연결"이라 함은, 물리적 및/또는 전기적인 연결을 포괄적으로 의미할 수 있다. 일 예로, 상기 화소들(PXL)은, 주사선들(S), 발광 제어선들(E) 및 데이터선들(D)에 전기적으로 연결(또는, 접속)될 수 있다. 한편, 발광 제어선들(E)은 화소들(PXL)의 구조 및/또는 구동 방식에 따라 화소부(100)에 선택적으로 형성될 수 있다.
실시예에 따라, 각각의 화소(PXL)는, 각각 적어도 하나의 주사선(S) 및 발광 제어선(E)과, 복수의 데이터선들(D)에 연결될 수 있다. 예를 들어, 화소부(100)의 i(i는 자연수)번째 수평 라인(즉, i번째 수평 화소열) 및 j(j는 자연수)번째 수직 라인(즉, j번째 수직 화소열)에 배치된 화소(PXL)는, i번째 주사선(S[i]), i번째 발광 제어선(E[i]), j번째 제1 데이터선(D1[j]) 및 j번째 제2 데이터선(D2[j])에 접속될 수 있다. 이 경우, 각각의 화소(PXL)는, j번째 제1 및 제2 데이터선(D1[j], D2[j])을 통해 데이터 구동부(130)의 서로 다른 두 개의 채널에 연결될 수 있다.
또한, 각각의 화소(PXL)는, 적어도 하나의 제어선, 일 예로 초기화 제어선 등에 더 연결될 수도 있다. 실시예에 따라, 상기 초기화 제어선은 이전 수평 라인의 주사선들(S) 중 어느 하나일 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 화소들(PXL)은 자체 발광을 위한 복수의 광원 유닛들을 포함할 수 있다. 실시예에 따라, 각각의 광원 유닛은 적어도 하나의 발광 소자, 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 즉, 본 발명의 일 실시예에 의한 각각의 화소(PXL)는 적어도 두 개의 그룹으로 나뉜 복수의 발광 소자들(LD)을 포함할 수 있다. 실시예에 따라, 각각의 화소(PXL)에 구비되는 발광 소자들(LD)은 나노 스케일 내지 마이크로 스케일 정도의 크기를 가지는 막대형 발광 다이오드들일 수 있으나, 이에 한정되지는 않는다.
각각의 화소(PXL)는, 해당 수평 라인의 주사선(S)으로 주사 신호가 공급될 때, 각각의 제1 및 제2 데이터선(D1, D2)으로부터 제1 및 제2 데이터 신호를 공급받고, 상기 제1 및 제2 데이터 신호에 대응하는 휘도로 발광한다. 실시예에 따라, 상기 제1 및 제2 데이터 신호는, 해당 화소 데이터에 서로 다른 감마 값이 적용된 데이터 신호일 수 있다. 일 예로, 제1 데이터 신호는 각각의 화소 데이터에 제1 감마 값이 적용된 데이터 신호일 수 있고, 제2 데이터 신호는 상기 각각의 화소 데이터에 제2 감마 값이 적용된 데이터 신호일 수 있다. 실시예에 따라, 제1 및 제2 감마 값은, 각각의 화소(PXL)가 소정의 기준 계조 값 이하(또는, 미만)의 저계조를 표현하는 경우에는 상기 화소(PXL)에 구비된 제1 및 제2 광원 유닛 중 적어도 하나의 광원 유닛으로 구동 전류가 공급되는 것을 차단하고, 그 외의 경우에는 상기 제1 및 제2 광원 유닛 모두에 소정의 구동 전류가 흐르도록 설정될 수 있다.
주사 구동부(110)는 타이밍 제어부(140)로부터 공급되는 제1 게이트 제어 신호에 대응하여, 주사선들(S)로 주사 신호를 공급한다. 일 예로, 주사 구동부(110)는, 타이밍 제어부(140)로부터 제1 게이트 스타트 펄스(GSP1) 및 제1 게이트 쉬프트 클럭(GSC1)을 공급받고, 이에 대응하여 주사선들(S)로 주사 신호를 순차적으로 출력할 수 있다. 상기 주사 신호에 의해 화소들(PXL)이 수평 라인 단위로 선택되고, 선택된 화소들(PXL)은 제1 및 제2 데이터선(D1, D2)으로부터 각각 제1 및 제2 데이터 신호를 공급받는다. 실시예에 따라, 주사 구동부(110)는 화소부(100)를 포함한 표시 패널 상에 형성 또는 실장되거나, 또는 별도의 회로 기판 등에 실장되어 패드부를 통해 표시 패널에 연결될 수 있다.
발광 제어 구동부(120)는 타이밍 제어부(140)로부터 공급되는 제2 게이트 제어 신호에 대응하여, 발광 제어선들(S)로 발광 제어 신호를 공급한다. 일 예로, 발광 제어 구동부(120)는 타이밍 제어부(140)로부터 제2 게이트 스타트 펄스(GSP2) 및 제2 게이트 쉬프트 클럭(GSC2)을 공급받고, 이에 대응하여 발광 제어선들(S)로 발광 제어 신호를 순차적으로 출력할 수 있다.
실시예에 따라, 발광 제어 신호는 소정의 게이트 오프 전압을 가질 수 있다. 따라서, 상기 발광 제어 신호를 공급받은 화소들(PXL)은 수평 라인 단위로 비발광하도록 제어되고, 상기 발광 제어 신호의 공급이 중단되는 나머지 기간(즉, 발광 제어 신호가 소정의 게이트 온 전압을 가지는 기간) 동안 발광할 수 있는 상태로 설정될 수 있다. 실시예에 따라, 발광 제어 구동부(120)는 표시 패널 상에 형성 또는 실장되거나, 또는 별도의 회로 기판 등에 실장되어 패드부를 통해 표시 패널에 연결될 수 있다. 또한, 실시예에 따라, 발광 제어 구동부(120)는 주사 구동부(110)와 함께 집적되거나, 또는 상기 주사 구동부(110)로부터 분리되어 형성 또는 실장될 수 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 공급되는 프레임 데이터(DATA) 및 데이터 제어 신호에 대응하여, 각각의 화소(PXL)에 대한 적어도 하나의 데이터 신호를 생성할 수 있다. 일 예로, 데이터 구동부(130)는 j번째 열에 배치된 화소(PXL)의 제1 및 제2 데이터선(D1[j], D2[j])에 연결되는 j번째 제1 및 제2 채널을 구비할 수 있다. 이에 따라, 데이터 구동부(130)는 각각의 제1 데이터선(D1)으로 각각의 제1 데이터 신호를 공급하고, 각각의 제2 데이터선(D2)으로 각각의 제2 데이터 신호를 공급할 수 있다. 일 예로, 데이터 구동부(130)는, 각각의 프레임 기간마다 타이밍 제어부(140)로부터 공급되는 프레임 데이터(DATA)와, 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC) 및 소스 출력 인에이블 신호(SOE)에 대응하여, 제1 및 제2 데이터선(D1, D2)으로 각각 제1 및 제2 데이터 신호를 공급할 수 있다.
실시예에 따라, 상기 프레임 데이터(DATA)는, 입력 영상 데이터(RGB)에 포함된 각각의 화소 데이터에 대하여 서로 다른 감마 값이 적용된 두 종류 이상의 변환 데이터를 포함할 수 있다. 일 예로, 상기 프레임 데이터(DATA)는, 각각의 화소(PXL)에 대응하는 화소 데이터에 각각 제1 및 제2 감마 값을 적용하여 변환된 제1 및 제2 변환 데이터(DATA1, DATA2)를 포함할 수 있다. 그리고, 데이터 구동부(130)는 제1 및 제2 변환 데이터(DATA1, DATA2)에 대응하여 각각 제1 및 제2 데이터 신호를 생성하고, 상기 제1 및 제2 데이터 신호를 각각 해당 화소(PXL)의 제1 및 제2 데이터선(D1, D2)으로 출력할 수 있다.
타이밍 제어부(140)는 호스트 시스템(150)으로부터 공급되는 입력 영상 데이터(RGB) 및 타이밍 신호들에 대응하여, 주사 구동부(110), 발광 제어 구동부(120) 및 데이터 구동부(130)를 제어한다. 일 예로, 타이밍 제어부(140)는, 입력 영상 데이터(RGB)와, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE) 및 클럭 신호(CLK) 등의 타이밍 신호들에 기초하여, 제1 및 제2 게이트 제어신호를 각각 주사 구동부(110) 및 발광 제어 구동부(120)로 공급하고, 프레임 데이터(DATA)와 데이터 제어 신호를 데이터 구동부(130)로 공급할 수 있다.
본 발명의 일 실시예에서, 타이밍 제어부(140)는 입력 영상 데이터(RGB)에 포함된 각각의 화소 데이터에 대하여 서로 다른 감마 값이 적용된 복수의 변환 데이터를 출력할 수 있다. 예를 들어, 타이밍 제어부(140)는, 각각의 화소 데이터에 대하여 각각 제1 및 제2 디지털 감마 값을 적용하여 제1 및 제2 변환 데이터(DATA1, DATA2)를 생성하고, 화소들(PXL) 각각에 대한 제1 및 제2 변환 데이터(DATA1, DATA2)를 포함한 프레임 데이터(DATA)를 데이터 구동부(130)로 출력할 수 있다.
제1 게이트 제어 신호는 제1 게이트 스타트 펄스(GSP1) 및 하나 이상의 제1 게이트 쉬프트 클럭(GSC1)을 포함할 수 있다. 제1 게이트 스타트 펄스(GSP1)는 첫 번째 주사 신호의 공급 타이밍을 제어한다. 제1 게이트 쉬프트 클럭(GSC1)은 제1 게이트 스타트 펄스(GSP1)를 쉬프트시키기 위한 하나 이상의 클럭 신호를 의미한다.
제2 게이트 제어 신호는 제2 게이트 스타트 펄스(GSP2) 및 하나 이상의 제2 게이트 쉬프트 클럭(GSC2)을 포함한다. 제2 게이트 스타트 펄스(GSP2)는 첫 번째 발광 제어 신호의 공급 타이밍을 제어한다. 제2 게이트 쉬프트 클럭(GSC2)은 제2 게이트 스타트 펄스(GSP2)를 쉬프트시키기 위한 하나 이상의 클럭 신호를 의미한다.
데이터 제어 신호는, 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC) 및 소스 출력 인에이블 신호(SOE) 등을 포함할 수 있다. 소스 스타트 펄스(SSP)는 데이터 구동부(130)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(130)의 샘플링 동작을 제어한다. 소스 출력 인에이블 신호(SOE)는 데이터 구동부(130)의 출력 타이밍을 제어한다.
호스트 시스템(150)은 소정의 인터페이스를 통해 타이밍 제어부(140)로 입력 영상 데이터(RGB)를 공급한다. 또한, 호스트 시스템(150)은 각종 타이밍 신호들(일 예로, Vsync, Hsync, DE, CLK)을 타이밍 제어부(140)로 공급한다.
감마전압 생성부(160)는 디지털 형태의 프레임 데이터(DATA)를 아날로그 형태의 데이터 전압(즉, 데이터 신호)으로 변환하기 위한 감마 전압(Vgam)을 생성한다. 일 예로, 표시 장치가 0 내지 255 계조를 표현한다고 할 때, 감마전압 생성부(160)는 소정의 감마 값(또는, 감마 커브), 일 예로, 2.2 감마에 맞춰 각각의 계조에 대응하는 계조 전압들(V0 내지 V255)을 생성하고, 이를 데이터 구동부(130)로 공급할 수 있다.
상술한 실시예에 의한 표시 장치에서, 각각의 화소(PXL)는, 복수의 광원 유닛들을 포함한다. 일 예로, 각각의 화소(PXL)는 제1 및 제2 광원 유닛들을 포함하며, 상기 화소(PXL)는 한 쌍의 제1 및 제2 데이터선(D1, D2)에 연결될 수 있다. 이에 따라, 화소부(100)는 수직 라인들의 두 배에 해당하는 개수의 데이터선들(D)을 포함하고, 데이터 구동부(130)는 상기 데이터선들(D) 각각에 대응하는 데이터 채널들을 구비할 수 있다. 일 예로, 화소부(100)가 n(n은 2 이상의 자연수)개의 수평 라인들 및 m(m은 2 이상의 자연수)개의 수직 라인들에 배치된 다수의 화소들(PXL)을 구비한다고 할 때, 상기 화소부(100)에는 적어도 각 수평 라인에 배치된 화소들(PXL)에 연결되는 n개의 주사선들(S), 각 수직 라인에 배치된 화소들(PXL)에 연결되는 각각 m개의 제1 및 제2 데이터선들(D1, D2)이 배치될 수 있다.
이 경우, 데이터 구동부(130)는 m개의 제1 데이터선들(D1)과 m개의 제2 데이터선들(D2) 중 각각 서로 다른 데이터선(D)에 연결되는 2m개의 데이터 채널들을 구비할 수 있다. 이러한 데이터 구동부(130)는 각각의 제1 데이터선(D1)으로 제1 데이터 신호를 공급하여 각 화소(PXL)의 제1 광원 유닛을 구동하고, 각각의 제2 데이터선(D2)으로 제2 데이터 신호를 공급하여 각 화소(PXL)의 제2 광원 유닛을 구동할 수 있다.
또한, 상술한 실시예에 의한 표시 장치에서, 데이터 구동부(130) 및/또는 타이밍 제어부(140)는, 소정의 기준 계조 값 이하(또는, 상기 기준 계조 값 미만)의 저계조 영역에서는 각 화소(PXL)의 광원 유닛들 중 적어도 일부가 비발광하도록 제어하고, 상기 기준 계조 값 이상의 고계조 영역에서는 각 화소(PXL)의 광원 유닛들 모두가 발광하도록 제어할 수 있다. 일 예로, 데이터 구동부(130) 및/또는 타이밍 제어부(140)는, 각각의 프레임 기간 동안 적어도 하나의 화소(PXL)가 기준 계조 값 이하의 저계조를 표현해야할 경우, 상기 화소(PXL)의 제2 광원 유닛으로 구동 전류가 공급되는 것을 차단하는 제2 데이터 신호가 생성되도록 할 수 있다. 이 경우, 제1 및 제2 광원 유닛들을 모두 구동하여 동일한 계조를 표현하는 경우에 비해, 제1 광원 유닛의 각 발광 소자(LD)에 보다 큰 구동 전류가 흐르게 된다. 이러한 본 발명의 실시예에 의하면, 저계조 영역에서도 보다 정확하게 계조를 표현할 수 있게 된다.
한편, 적어도 하나의 화소(PXL)가 소정 계조보다 높은(또는, 소정 계조 이상의) 고계조를 표현하는 각각의 프레임 기간 동안에는, 상기 화소(PXL)의 제1 및 제2 데이터선(D1[j], D2[j])으로 각각 해당 계조에 대응하는 레벨의 게이트 온 전압을 가지는 제1 및 제2 데이터 신호를 공급함으로써, 제1 및 제2 광원 유닛(LSU1, LSU2)을 모두 구동할 수 있다. 이에 따라, 각각의 화소(PXL)에 배치된 발광 소자들(LD)을 효율적으로 활용하여 상기 화소(PXL)를 원하는 휘도로 발광시킬 수 있게 된다.
전술한 본 발명의 실시예에 의하면, 저계조 영역에서도 보다 정확하게 계조를 표현할 수 있게 되며, 이에 따라 복수의 발광 소자들(LD)을 포함한 화소(PXL) 및 이를 구비한 표시 장치의 저계조 표현력을 향상시킬 수 있다. 이를 위한 각각의 화소(PXL), 데이터 구동부(130) 및 타이밍 제어부(140)의 구조 및 구동 방식에 대한 상세한 설명은 후술하기로 한다.
도 5는 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 일 예로, 도 5는 도 4의 표시 장치에 구비될 수 있는 화소(PXL)에 대한 실시예를 나타낸다. 편의상, 도 5에서는 도 4에 도시된 화소부(100)의 i번째 행 및 j번째 열에 배치된 화소(PXL)를 나타내기로 한다. 실시예에 따라, 화소부(100)에 배치된 화소들(PXL)은 실질적으로 동일한 구조를 가질 수 있으나, 본 발명이 이에 한정되지는 않는다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 적어도 하나의 화소 전극이 서로 분리된 제1 및 제2 광원 유닛(LSU1, LSU2)과, 각각 제1 및 제2 광원 유닛(LSU1, LSU2)을 구동하기 위한 제1 및 제2 구동 회로(PXC1, PXC2)를 포함한다. 일 예로, 각 화소(PXL)의 제1 화소 전극(ELT1)은, 제1 광원 유닛(LSU1)에 배치된 적어도 하나의 제1 분할 전극(ELT11)과, 상기 제1 분할 전극(ELT11)으로부터 분리되어 제2 광원 유닛(LSU2)에 배치된 적어도 하나의 제2 분할 전극(ELT12)을 포함할 수 있다. 실시예에 따라, 각 화소(PXL)의 제2 화소 전극(ELT2)은 제1 및 제2 광원 유닛(LSU1, LSU2)에 공통으로 형성될 수 있으나, 이에 한정되지는 않는다. 예를 들어, 제2 화소 전극(ELT2)은 각 화소(PXL)의 제1 및 제2 발광 소자들(LD1, LD2)의 일 단부와 제2 전원(VSS)의 사이에 공통으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 광원 유닛(LSU1, LSU2)은 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다. 그리고, 제1 및 제2 구동 회로(PXC1, PXC2)는 해당 화소(PXL)의 화소 회로(PXC)를 구성할 수 있다.
제1 광원 유닛(LSU1)은, 제1 구동 회로(PXC1) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되는 적어도 하나의 제1 분할 전극(ELT11), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 화소 전극(ELT2), 및 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에 연결되는 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 일 예로, 제1 광원 유닛(LSU1)은, 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에 서로 직렬 및/또는 병렬로 연결되는 복수의 제1 발광 소자들(LD1)을 포함할 수 있다.
실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 화소 전원이고, 제2 전원(VSS)은 저전위 화소 전원일 수 있다. 이러한 제1 및 제2 전원(VDD, VSS)의 전위 차는, 제1 및 제2 발광 소자들(LD1, LD2) 각각의 문턱 전압 이상일 수 있다.
실시예에 따라, 제1 광원 유닛(LSU1)에 구비된 적어도 하나의 제1 발광 소자(LD1)는, 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에, 넓게는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 순방향으로 연결될 수 있다. 상기 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)는 제1 구동 회로(PXC1)로부터 제1 구동 전류가 공급될 때, 상기 제1 구동 전류에 대응하는 휘도로 발광한다.
제2 광원 유닛(LSU2)은, 제2 구동 회로(PXC2) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결되는 적어도 하나의 제2 분할 전극(ELT12), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 화소 전극(ELT2), 및 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 일 예로, 제2 광원 유닛(LSU2)은, 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에 서로 직렬 및/또는 병렬로 연결되는 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
실시예에 따라, 제2 광원 유닛(LSU2)에 구비된 적어도 하나의 제2 발광 소자(LD2)는, 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에, 넓게는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 순방향으로 연결될 수 있다. 상기 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)는 제2 구동 회로(PXC2)로부터 제2 구동 전류가 공급될 때, 상기 제2 구동 전류에 대응하는 휘도로 발광한다.
실시예에 따라, 제1 및 제2 발광 소자들(LD1, LD2)은 서로 동일한 색상의 발광 소자들일 수 있다. 일 예로, 제1 및 제2 발광 소자들(LD1, LD2)은 해당 화소(PXL)(또는, 해당 서브 화소)의 색상에 대응하는 소정 색상의 발광 소자들일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 퀀텀 닷 등을 포함한 색 변환층 및/또는 컬러 필터 등이 각 화소(PXL)의 상부에 배치되는 경우, 제1 및 제2 발광 소자들(LD1, LD2)은 해당 화소(PXL)(또는, 해당 서브 화소)의 색상과 상이한 색상의 발광 소자들 또는 백색의 발광 소자들로 구성될 수도 있다.
또한, 제1 및 제2 발광 소자들(LD1, LD2)은 서로 동일한 종류의 발광 소자일 수 있으나, 이에 한정되지는 않는다. 이러한 제1 및 제2 발광 소자들(LD1, LD2)은 실질적으로 동일 또는 유사한 크기 및/또는 형상을 가질 수 있으나, 이에 한정되지는 않는다. 편의상, 이하에서는 제1 및 제2 발광 소자들(LD1, LD2) 중 임의의 제1 및/또는 제2 발광 소자(LD1, LD2)를 지칭하거나, 또는 제1 및 제2 발광 소자들(LD1, LD2)을 포괄하여 지칭할 때, "발광 소자(LD)" 또는 "발광 소자들(LD)"이라 하기로 한다.
실시예에 따라, 각각의 발광 소자(LD)는 초소형의 발광 다이오드일 수 있다. 일 예로, 각각의 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 범위의 크기를 가진 막대형 발광 다이오드일 수 있다. 다만, 본 발명에서 발광 소자들(LD)의 종류 및/또는 형상이 특별히 한정되지는 않으며, 발광 소자들(LD) 각각은 다양한 종류 및/또는 형상의 자발광 소자일 수 있다.
제1 구동 회로(PXC1)는, 제1 전원(VDD)과 제1 분할 전극(ELT11)의 사이에 연결된다. 또한, 제1 구동 회로(PXC1)는 해당 수평 라인의 주사선(S), 일 예로 i번째 주사선(이하, "주사선" 또는 "현재 주사선"이라 함)(S[i])을 포함한 적어도 하나의 주사선 및 해당 수직 라인의 제1 데이터선(D1), 일 예로, j번째 제1 데이터선(이하, "제1 데이터선"이라 함)(D1[j])에 연결된다. 이러한 제1 구동 회로(PXC1)는 제1 데이터선(D1[j])으로 공급되는 제1 데이터 신호에 대응하여 제1 구동 전류를 생성하고, 상기 제1 구동 전류를 제1 광원 유닛(LSU1)으로 공급한다.
실시예에 따라, 제1 구동 회로(PXC1)는, 제1 내지 제6 트랜지스터(T1 내지 T6)와, 제1 커패시터(C1)를 포함할 수 있다. 실시예에 따라, 제1 내지 제6 트랜지스터(T1 내지 T6)는 모두 동일한 타입의 트랜지스터들일 수 있다. 일 예로, 제1 내지 제6 트랜지스터(T1 내지 T6)는 모두 P 타입의 트랜지스터들일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제1 내지 제6 트랜지스터(T1 내지 T6)가 모두 N 타입의 트랜지스터이거나, 또는 제1 내지 제6 트랜지스터(T1 내지 T6) 중 일부는 P 타입의 트랜지스터이고 나머지는 N 타입의 트랜지스터일 수 있다.
제1 트랜지스터(T1)는 제1 구동 전류를 생성하기 위한 구동 트랜지스터("제1 구동 트랜지스터(DT1)"라고도 함)로서, 제1 전원(VDD)과 제1 분할 전극(ELT11)의 사이에 연결된다. 일 예로, 제1 트랜지스터(T1)는, 제5 트랜지스터(T5) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(일 예로, 소스 전극), 제6 트랜지스터(T6)를 통해 제1 광원 유닛(LSU1)의 제1 분할 전극(ELT11)에 연결되는 제2 전극(일 예로, 드레인 전극), 및 제1 노드(N1)("제1 게이트 노드(GN1)"라고도 함)에 연결되는 게이트 전극을 포함할 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 데이터선(D1[j])을 경유하여 제1 노드(N1)로 공급되는 제1 데이터 신호에 대응하여, 제1 구동 전류를 생성한다.
제2 트랜지스터(T2)는, 제1 데이터선(D1[j])과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 주사선(S[i])에 연결된다. 이러한 제2 트랜지스터(T2)는, 주사선(S[i])으로부터 게이트 온 전압의 주사 신호("현재 주사 신호"라고도 함)가 공급될 때 턴-온된다. 제2 트랜지스터(T2)가 턴-온되면, 제1 데이터선(D1[j])으로 공급되는 제1 데이터 신호가 제1 트랜지스터(T1)의 제1 전극으로 전달된다. 제1 트랜지스터(T1)의 제1 전극으로 전달된 제1 데이터 신호는 제1 및 제3 트랜지스터(T1, T3)를 경유하여 제1 노드(N1)로 전달되어, 제1 커패시터(C1)에 저장된다. 즉, 제2 트랜지스터(T2)는 제1 구동 회로(PXC1)의 내부에 제1 데이터 신호를 기입하기 위한 스위칭 트랜지스터("제1 스위칭 트랜지스터(ST1)"라고도 함)일 수 있다.
제3 트랜지스터(T3)는, 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 주사선(S[i])에 연결된다. 이러한 제3 트랜지스터(T3)는, 주사선(S[i])으로부터 게이트 온 전압의 주사 신호가 공급될 때 턴-온된다. 제3 트랜지스터(T3)가 턴-온되면, 제1 트랜지스터(T1)가 다이오드 형태로 연결된다.
제4 트랜지스터(T4)는, 제1 노드(N1)와 초기화 전원(VINIT) 사이에 연결되며, 제4 트랜지스터(T4)의 게이트 전극은 해당 수평 라인의 초기화 제어선, 일 예로 i번째 초기화 제어선(CL[i])(이하, "초기화 제어선"이라 함)에 연결된다. 실시예에 따라, 상기 초기화 제어선(CL[i])은, 이전 수평 라인의 주사선들(S) 중 어느 하나일 수 있다. 일 예로, 상기 i번째 초기화 제어선(CL[i])은, 직전 수평 라인의 현재 주사선, 즉 i-1번째 주사선("이전 주사선"이라고도 함)(S[i-1])일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 주사선들(S)과 별개의 초기화 제어선들이 구비될 수도 있다. 이러한 제4 트랜지스터(T4)는, 초기화 제어선(CL[i])으로 게이트 온 전압의 초기화 제어 신호(일 예로, 게이트 온 전압의 이전 주사 신호)가 공급될 때, 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면, 제1 노드(N1)가 초기화 전원(VINIT)의 전압으로 초기화된다. 실시예에 따라, 초기화 전원(VINIT)의 전압은 제1 데이터 신호의 최저 전압 이하의 전압일 수 있다. 일 예로, 초기화 전원(VINIT)의 전압은 제1 데이터 신호의 최저 전압보다 제1 트랜지스터(T1)의 문턱 전압 이상 낮은 전압일 수 있다. 이에 따라, 각각의 프레임 기간 동안, 이전 프레임 기간에 공급된 제1 데이터 신호의 전압과 무관하게, 제1 노드(N1)로 제1 데이터 신호가 안정적으로 전달될 수 있다.
제5 트랜지스터(T5)는, 제1 전원(VDD)과 제1 트랜지스터(T1)의 제1 전극 사이에 연결되며, 제5 트랜지스터(T5)의 게이트 전극은 해당 수평 라인의 발광 제어선, 일 예로 i번째 발광 제어선(E[i])(이하, "발광 제어선"이라 함)에 연결된다. 이러한 제5 트랜지스터(T5)는, 발광 제어선(E[i])으로 게이트 오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우(즉, 발광 제어 신호의 전압이 게이트 온 전압일 경우)에 턴-온된다. 제5 트랜지스터(T5)가 턴-오프되면 제1 전원(VDD)과 제1 트랜지스터(T1) 사이의 연결이 차단되고, 제5 트랜지스터(T5)가 턴-온되면 제1 트랜지스터(T1)가 제1 전원(VDD)에 연결된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 제1 분할 전극(ELT11) 사이에 연결되며, 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(E[i])에 연결된다. 이러한 제6 트랜지스터(T6)는 발광 제어선(E[i])으로 게이트 오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다. 제6 트랜지스터(T6)가 턴-오프되면, 제1 트랜지스터(T1)와 제1 광원 유닛(LSU1)(일 예로, 상기 제1 광원 유닛(LSU1)의 제1 분할 전극(ELT11)) 사이의 연결이 차단된다. 그리고, 제6 트랜지스터(T6)가 턴-온되면, 제1 광원 유닛(LSU1)이 제1 트랜지스터(T1)에 연결되면서 제1 트랜지스터(T1)로부터의 제1 구동 전류가 제1 광원 유닛(LSU1)으로 공급된다.
제1 커패시터(C1)는, 제1 전원(VDD)과 제1 노드(N1) 사이에 연결된다. 이러한 제1 커패시터(C1)는 각각의 프레임 기간(특히, 각 프레임의 데이터 기입 기간)마다 제1 노드(N1)로 전달되는 제1 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 충전한다.
한편, 제1 구동 회로(PXC1)의 구성이 도 5에 도시된 실시예에 한정되지는 않는다. 예를 들어, 제1 구동 회로(PXC1)는 현재 공지된 다양한 구조의 화소 회로에 대응하는 구성을 가질 수 있다.
제2 구동 회로(PXC2)는 제1 전원(VDD)과 제2 분할 전극(ELT12)의 사이에 연결된다. 또한, 제2 구동 회로(PXC2)는 해당 수평 라인의 주사선(S), 일 예로 i번째 주사선(이하, "주사선" 또는 "현재 주사선"이라 함)(S[i])을 포함한 적어도 하나의 주사선 및 해당 수직 라인의 제2 데이터선(D2), 일 예로, j번째 제2 데이터선(이하, "제2 데이터선"이라 함)(D2[j])에 연결된다. 이러한 제2 구동 회로(PXC2)는 제2 데이터선(D2[j])으로 공급되는 제2 데이터 신호에 대응하여 제2 구동 전류를 생성하고, 상기 제2 구동 전류를 제2 광원 유닛(LSU2)으로 공급한다.
실시예에 따라, 제2 구동 회로(PXC2)는, 제7 내지 제12 트랜지스터(T7 내지 T12)와, 제2 커패시터(C2)를 포함할 수 있다. 실시예에 따라, 제7 내지 제12 트랜지스터(T7 내지 T12)는 모두 동일한 타입의 트랜지스터들일 수 있다. 일 예로, 제7 내지 제12 트랜지스터(T7 내지 T12)는 모두 P 타입의 트랜지스터들일 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 제7 내지 제12 트랜지스터(T7 내지 T12) 모두 N 타입의 트랜지스터이거나, 또는 제7 내지 제12 트랜지스터(T7 내지 T12) 중 일부는 P 타입의 트랜지스터이고 나머지는 N 타입의 트랜지스터일 수 있다.
제7 트랜지스터(T7)는 제2 구동 전류를 생성하기 위한 구동 트랜지스터("제2 구동 트랜지스터(DT2)"라고도 함)로서, 제1 전원(VDD)과 제2 분할 전극(ELT12)의 사이에 연결된다. 일 예로, 제7 트랜지스터(T7)는, 제11 트랜지스터(T11) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(일 예로, 소스 전극), 제12 트랜지스터(T12)를 통해 제2 광원 유닛(LSU2)의 제2 분할 전극(ELT12)에 연결되는 제2 전극(일 예로, 드레인 전극), 및 제2 노드(N2)("제2 게이트 노드(GN2)"라고도 함)에 연결되는 게이트 전극을 포함할 수 있다. 이러한 제7 트랜지스터(T7)는, 제2 데이터선(D2[j])을 경유하여 제2 노드(N2)로 공급되는 제2 데이터 신호에 대응하여, 제2 구동 전류를 생성한다.
제8 트랜지스터(T8)는 제2 데이터선(D2[j])과 제7 트랜지스터(T7)의 제1 전극 사이에 연결되며, 제8 트랜지스터(T8)의 게이트 전극은 주사선(S[i])에 연결된다. 이러한 제8 트랜지스터(T8)는, 주사선(S[i])으로부터 게이트 온 전압의 주사 신호가 공급될 때 턴-온된다. 제8 트랜지스터(T8)가 턴-온되면, 제2 데이터선(D2[j])으로 공급되는 제2 데이터 신호가 제7 트랜지스터(T7)의 제1 전극으로 전달된다. 제7 트랜지스터(T7)의 제1 전극으로 전달된 제2 데이터 신호는 제7 및 제9 트랜지스터(T7, T9)를 경유하여 제2 노드(N2)로 전달되어, 제2 커패시터(C2)에 저장된다. 즉, 제8 트랜지스터(T8)는 제2 구동 회로(PXC2)의 내부에 제2 데이터 신호를 기입하기 위한 스위칭 트랜지스터("제2 스위칭 트랜지스터(ST2)"라고도 함)일 수 있다.
제9 트랜지스터(T9)는 제7 트랜지스터(T7)의 제2 전극과 제2 노드(N2) 사이에 연결되며, 제9 트랜지스터(T9)의 게이트 전극은 주사선(S[i])에 연결된다. 이러한 제9 트랜지스터(T9)는, 주사선(S[i])으로부터 게이트 온 전압의 주사 신호가 공급될 때 턴-온된다. 제9 트랜지스터(T9)가 턴-온되면, 제7 트랜지스터(T7)가 다이오드 형태로 연결된다.
제10 트랜지스터(T10)는 제2 노드(N2)와 초기화 전원(VINIT) 사이에 연결되며, 제10 트랜지스터(T10)의 게이트 전극은 초기화 제어선(CL[i])에 연결된다. 이러한 제10 트랜지스터(T10)는, 초기화 제어선(CL[i])으로 게이트 온 전압의 초기화 제어 신호가 공급될 때, 턴-온된다. 제10 트랜지스터(T10)가 턴-온되면, 제2 노드(N2)가 초기화 전원(VINIT)의 전압으로 초기화된다. 실시예에 따라, 초기화 전원(VINIT)의 전압은 제2 데이터 신호의 최저 전압 이하의 전압일 수 있다. 일 예로, 초기화 전원(VINIT)의 전압은 제2 데이터 신호의 최저 전압보다 제7 트랜지스터(T7)의 문턱 전압 이상 낮은 전압일 수 있다. 이에 따라, 각각의 프레임 기간 동안, 이전 프레임 기간에 공급된 제2 데이터 신호의 전압과 무관하게, 제2 노드(N2)로 제2 데이터 신호가 안정적으로 전달될 수 있다.
제11 트랜지스터(T11)는 제1 전원(VDD)과 제7 트랜지스터(T7)의 제1 전극 사이에 연결되며, 제11 트랜지스터(T11)의 게이트 전극은 발광 제어선(E[i])에 연결된다. 이러한 제11 트랜지스터(T11)는, 발광 제어선(E[i])으로 게이트 오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다. 제11 트랜지스터(T11)가 턴-오프되면 제1 전원(VDD)과 제7 트랜지스터(T7) 사이의 연결이 차단되고, 제11 트랜지스터(T11)가 턴-온되면 제7 트랜지스터(T7)가 제1 전원(VDD)에 연결된다.
제12 트랜지스터(T12)는 제7 트랜지스터(T7)의 제2 전극과 제2 분할 전극(ELT12) 사이에 연결되며, 제12 트랜지스터(T12)의 게이트 전극은 발광 제어선(E[i])에 연결된다. 이러한 제12 트랜지스터(T12)는 발광 제어선(E[i])으로 게이트 오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다. 제12 트랜지스터(T12)가 턴-오프되면, 제7 트랜지스터(T7)와 제2 광원 유닛(LSU2)(일 예로, 상기 제2 광원 유닛(LSU2)의 제2 분할 전극(ELT12)) 사이의 연결이 차단된다. 그리고, 제12 트랜지스터(T12)가 턴-온되면, 제2 광원 유닛(LSU2)이 제7 트랜지스터(T7)에 연결되면서 제7 트랜지스터(T7)로부터의 제2 구동 전류가 제2 광원 유닛(LSU2)으로 공급된다.
제2 커패시터(C2)는 제1 전원(VDD)과 제2 노드(N2) 사이에 연결된다. 이러한 제2 커패시터(C2)는 각각의 프레임 기간(특히, 각 프레임의 데이터 기입 기간)마다 제2 노드(N2)로 전달되는 제2 데이터 신호 및 제7 트랜지스터(T7)의 문턱 전압에 대응하는 전압을 충전한다.
한편, 제2 구동 회로(PXC2)의 구성이 도 5에 도시된 실시예에 한정되지는 않는다. 예를 들어, 제2 구동 회로(PXC2)는 현재 공지된 다양한 구조의 화소 회로에 대응하는 구성을 가질 수 있다.
상술한 실시예에 의한 화소(PXL)는, 서로 다른 분할 전극에 연결된 복수의 광원 유닛들(LSU)을 포함한다. 일 예로, 화소(PXL)는, 각각 제1 및 제2 분할 전극(ELT11, ELT12)에 나뉘어 연결된 제1 및 제2 광원 유닛(LSU1, LSU2)을 포함할 수 있다. 또한, 상기 화소(PXL)는, 각각 제1 및 제2 데이터선(D1[j], D2[j])에 연결되어, 상기 제1 및 제2 데이터선(D1[j], D2[j])으로부터 공급되는 제1 및 제2 데이터 신호에 대응하여 각각 제1 및 제2 광원 유닛(LSU1, LSU2)을 구동하기 위한 제1 및 제2 구동 회로(PXC1, PXC2)를 더 포함한다.
전술한 실시예에 의하면, 제1 및 제2 데이터선(D1[j], D2[j])으로 공급되는 제1 및 제2 데이터 신호를 제어함으로써, 각각의 프레임 기간마다 제1 및 제2 광원 유닛(LSU1, LSU2)을 개별적으로 구동할 수 있다. 일 실시예에서, 각각의 프레임 기간에 소정 계조 이하의 저계조를 표현해야 하는 화소(PXL)에 대해서는, 해당 프레임 기간 동안 게이트 오프 전압의 제2 데이터 신호를 공급함에 의해 제2 광원 유닛(LSU2)에 제2 구동 전류가 흐르는 것을 차단하고, 해당 계조를 표현하기 위한 소정의 게이트 온 전압(또는, 블랙 계조인 경우에는 게이트 오프 전압)의 제1 데이터 신호를 공급함에 의해 제1 광원 유닛(LSU1)만을 발광시켜 해당 계조를 표현할 수 있다. 이 경우, 제1 및 제2 광원 유닛(LSU1, LSU2)을 모두 구동하여 동일한 계조를 표현하는 실시예에 비해, 각각의 제1 발광 소자(LD1)(특히, 제1 분할 전극(ELT11) 및 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 각각의 유효 발광 소자)에 보다 큰 구동 전류가 흐르게 된다.
이러한 본 발명의 실시예에 의하면, 각각의 화소(PXL)에 구비된 복수의 발광 소자들(LD)을 적어도 두 개의 그룹(일 예로, 제1 및 제2 발광 유닛(LSU1, LSU2))으로 구분하고, 소정 계조 이하의 저계조 영역에서는 상기 발광 소자들(LD) 중 일부(일 예로, 제1 광원 유닛(LSU1) 내에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1))만을 선택적으로 구동할 수 있다. 이에 따라, 각각의 제1 발광 소자(LD1)에 흐르는 전류량을 높일 수 있다. 따라서, 상기 실시예에 의하면, 복수의 발광 소자들(LD)을 포함한 화소(PXL) 및 이를 구비한 표시 장치에 있어서, 각 화소(PXL)의 발광 소자들(LD)을 그룹별로 분할하여 구동함에 따라, 미세 전류 제어의 어려움을 극복하고, 저계조 영역에서도 보다 정확하게 계조를 표현할 수 있게 된다.
도 6은 도 5에 도시된 화소(PXL)의 구동 방법에 대한 일 실시예를 나타낸다. 이하에서는 도 6을 도 5와 결부하여, 도 5에 도시된 화소(PXL)의 구동 방법을 설명하기로 한다.
도 5 및 도 6을 참조하면, 한 프레임 기간(1F) 동안, 먼저 발광 제어선(E[i])으로 게이트 오프 전압의 발광 제어 신호(EMIi)가 공급된다. 상기 발광 제어 신호(EMIi)가 공급되는 기간 동안, 제5, 제6, 제11 및 제12 트랜지스터(T5, T6, T11, T12)가 턴-오프 상태를 유지한다.
또한, 게이트 오프 전압의 발광 제어 신호(EMIi)가 공급되는 기간 중에, 초기화 제어선(CL[i]), 일 예로 상기 초기화 제어선(CL[i])으로서의 이전 주사선(S[i-1])과, 현재 주사선(S[i])으로 각각 이전 주사 신호(SSi-1) 및 현재 주사 신호(SSi)가 순차적으로 공급된다. 이전 주사 신호(SSi-1) 및 현재 주사 신호(SSi)는 각각 게이트 온 전압을 가질 수 있다.
게이트 온 전압의 이전 주사 신호(SSi-1)가 공급되는 제1 기간(PI1) 동안, 화소(PXL)는 초기화된다. 예를 들어, 이전 주사 신호(SSi-1)가 공급되면, 제4 및 제10 트랜지스터(T4, T10)가 턴-온되면서 제1 및 제2 노드(N1, N2)로 초기화 전원(VINIT)의 전압이 전달된다. 이에 따라, 이전 프레임 기간에 제1 및 제2 커패시터(C1, C2)에 저장된 전압과, 제1 및 제7 트랜지스터(T1, T7)의 게이트 전압이 초기화 전원(VINIT)의 전압에 의해 초기화된다. 또한, 초기화 전원(VINIT)의 전압은 제1 및 제2 데이터 신호의 최저 전압 이하로 설정되고, 따라서 제1 및 제2 노드(N1, N2)로 초기화 전원(VINIT)의 전압이 전달되면, 제1 및 제7 트랜지스터(T1, T7)가 턴-온된다.
게이트 온 전압의 현재 주사 신호(SSi)가 공급되는 제2 기간(PI2) 동안에는, 각각 제1 및 제2 데이터선(D1[j], D2[j])을 통해 공급되는 제1 및 제2 데이터 신호(DS1, DS2)가 화소(PXL)의 내부로 전달된다. 예를 들어, 현재 주사 신호(SSi)가 공급되면, 제2, 제3, 제8 및 제9 트랜지스터(T2, T3, T8, T9)가 턴-온된다.
제2 및 제3 트랜지스터(T2, T3)가 턴-온되면, 제1 데이터선(D1[j])으로 공급되는 제1 데이터 신호(DS1)가, 제2, 제1 및 제3 트랜지스터(T2, T1, T3)를 차례로 경유하여 제1 노드(N1)로 전달된다. 이때, 제1 트랜지스터(T1)는 제3 트랜지스터(T3)에 의해 다이오드 형태로 연결되었으므로, 제1 노드(N1)에는 제1 데이터 신호(DS1)와 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압(일 예로, 제1 데이터 신호(DS1)와 제1 트랜지스터(T1)의 문턱 전압의 차 전압)이 전달된다. 이때, 제1 노드(N1)로 전달된 전압은 제1 커패시터(C1)에 충전된다. 예를 들어, 제1 커패시터(C1)에는 제1 전원(VDD)과 제1 노드(N1)의 전압 차에 대응하는 전압이 충전될 수 있다.
제8 및 제9 트랜지스터(T8, T9)가 턴-온되면, 제2 데이터선(D2[j])으로 공급되는 제2 데이터 신호(DS2)가, 제8, 제7 및 제9 트랜지스터(T8, T7, T9)를 차례로 경유하여 제2 노드(N2)로 전달된다. 이때, 제7 트랜지스터(T7)는 제9 트랜지스터(T9)에 의해 다이오드 형태로 연결되었으므로, 제2 노드(N2)에는 제2 데이터 신호(DS2)와 제7 트랜지스터(T7)의 문턱 전압에 대응하는 전압(일 예로, 제2 데이터 신호(DS2)와 제7 트랜지스터(T7)의 문턱 전압의 차 전압)이 전달된다. 이때, 제2 노드(N2)로 전달된 전압은 제2 커패시터(C2)에 충전된다. 예를 들어, 제2 커패시터(C2)에는 제1 전원(VDD)과 제2 노드(N2)의 전압 차에 대응하는 전압이 충전될 수 있다.
초기화 단계 및 제1 및 제2 데이터 신호(DS1, DS2)의 충전이 완료된 이후, 게이트 오프 전압의 발광 제어 신호(EMIi)의 공급이 중단된다. 그리고, 제3 기간(PI3) 동안 발광 제어 신호(EMIi)의 전압이 게이트 온 전압을 유지한다. 이에 따라, 제5, 제6, 제11 및 제12 트랜지스터(T5, T6, T11, T12)가 턴-온되면서, 화소(PXL)가 제1 및 제2 데이터 신호(DS1, DS2)에 대응하는 휘도로 발광(단, 블랙 계조에 대응하는 제1 및 제2 데이터 신호(DS1, DS2)가 공급된 경우에는 비발광)한다.
구체적으로, 제5 및 제6 트랜지스터(T5, T6)가 턴-온되면, 제1 전원(VDD)으로부터 제5, 제1 및 제6 트랜지스터(T5, T1, T6)와 제1 광원 유닛(LSU1)을 경유하여 제2 전원(VSS)으로 향하는 경로의 전류 패스가 형성된다. 제3 기간(PI3) 동안 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하는 제1 구동 전류를 생성한다. 이때, 제2 기간(PI2) 동안 제1 데이터 신호(DS1)의 전압과 함께 제1 트랜지스터(T1)의 문턱 전압을 저장하였기 때문에, 제3 기간(PI3) 동안 제1 트랜지스터(T1)의 문턱 전압이 상쇄되어, 상기 제1 트랜지스터(T1)의 문턱 전압과 무관하게 제1 광원 유닛(LSU1)에는 제1 데이터 신호(DS1)의 전압에 대응하는 제1 구동 전류가 흐르게 된다.
제11 및 제12 트랜지스터(T11, T12)가 턴-온되면, 제1 전원(VDD)으로부터 제11, 제7 및 제12 트랜지스터(T11, T7, T12)와 제2 광원 유닛(LSU2)을 경유하여 제2 전원(VSS)으로 향하는 경로의 전류 패스가 형성된다. 제3 기간(PI3) 동안 제7 트랜지스터(T7)는 제2 노드(N2)의 전압에 대응하는 제2 구동 전류를 생성한다. 이때, 제2 기간(PI2) 동안 제2 데이터 신호(DS2)의 전압과 함께 제7 트랜지스터(T7)의 문턱 전압을 저장하였기 때문에, 제3 기간(PI3) 동안 제7 트랜지스터(T7)의 문턱 전압이 상쇄되어, 상기 제7 트랜지스터(T7)의 문턱 전압과 무관하게 제2 광원 유닛(LSU2)에는 제2 데이터 신호(DS2)의 전압에 대응하는 제2 구동 전류가 흐르게 된다. 즉, 제1 및 제7 트랜지스터(T1, T7)의 문턱 전압이 상쇄되면서, 각각의 화소(PXL)는 제1 및 제2 데이터 신호(DS1, DS2)에 대응하여 균일한 휘도로 발광하게 된다. 이에 따라, 화소부(100)에서 균일한 화질의 영상을 표시할 수 있게 된다.
상술한 실시예에 의한 화소(PXL)는, 각각 제1 및 제2 데이터 신호(DS1, DS2)에 대응하여 제1 및 제2 광원 유닛(LSU1, LSU2)에서 방출되는 광의 합에 대응하는 휘도로 발광한다. 본 발명의 일 실시예에서, 제1 및 제2 데이터 신호(DS1, DS2)는 서로 다른 감마 값이 적용된 데이터 신호일 수 있다. 일 예로, 제1 및 제2 데이터 신호(DS1, DS2)는 서로 다른 디지털 감마 값, 및/또는 서로 다른 감마 전압이 적용된 데이터 신호일 수 있다. 이에 따라, 제1 및 제2 광원 유닛(LSU1, LSU2)은 각각의 화소 데이터(일 예로, 각각의 계조 데이터)에 대응하여 서로 다른 휘도 특성을 나타낼 수 있다. 그리고, 화소(PXL)는 제1 및 제2 광원 유닛(LSU1, LSU2)의 휘도 특성이 결합된 휘도 특성을 나타낼 수 있다.
상기 실시예에서, 제1 감마 값(또는, 제1 감마 커브)을 적용하여 제1 데이터 신호(DS1)를 생성하고, 제2 감마 값(또는, 제2 감마 커브)을 적용하여 제2 데이터 신호(DS2)를 생성한다고 할 때, 제1 및 제2 감마 값의 조절을 통해 소정 계조 이하의 저계조 영역에서는 일부의 광원 유닛, 일 예로 제1 광원 유닛(LSU1)만이 구동되도록 제어할 수 있다. 또한, 최종적으로 화소(PXL)에서 나타내고자 하는 감마 특성에 부합되도록 제1 및 제2 감마 값을 제어할 수 있다.
전술한 본 발명의 일 실시예에 의하면, 원하는 감마 특성을 나타내도록 화소(PXL)를 구성하면서도, 소정 계조 이하의 저계조 영역에서는 일부의 광원 유닛, 일 예로 제1 광원 유닛(LSU1)만이 구동되도록 제어할 수 있다. 이에 따라, 복수의 발광 소자들(LD)을 포함한 화소(PXL) 및 이를 구비한 표시 장치의 저계조 표현력을 향상시킬 수 있다.
도 7은 도 5에 도시된 화소(PXL)의 광원 유닛(LSU)에 대한 일 실시예를 나타낸다. 편의상, 도 7에서는 제1 및 제2 광원 유닛(LSU1, LSU2)이 배치되는 표시 소자층만을 도시하였으나, 각각의 화소(PXL)는 상기 제1 및 제2 광원 유닛(LSU1, LSU2)을 제어하기 위한 회로 소자들(일 예로, 도 5의 제1 및 제2 구동 회로(PXC1, PXC2)를 구성하는 회로 소자들)을 더 포함할 수 있다. 상기 회로 소자들은 표시 소자층의 하부에 배치된 화소 회로층 등에 배치될 수 있으나, 상기 회로 소자들의 위치가 이에 한정되지는 않는다.
도 5 및 도 7을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 제1 및 제2 서브 발광 영역(SEA1, SEA2)을 포함하는 발광 영역(EA)과, 각각 제1 및 제2 서브 발광 영역(SEA1, SEA1)에 배치되는 제1 및 제2 발광 소자(LD1, LD2)를 포함하는 제1 및 제2 광원 유닛(LSU1, LSU2)을 포함한다.
제1 및 제2 서브 발광 영역(SEA1, SEA2)은, 각 화소(PXL)의 발광 영역(EA)을 분할하여 구성한 각각의 분할 영역으로서, 뱅크(BNK)에 의해 한 번에 둘러싸일 수 있다. 실시예에 따라, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)을 규정하는 구조물로서, 적어도 하나의 불투명한 물질을 포함하도록 구성되어 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 일 예로, 뱅크(BNK)는 각 화소(PXL)의 발광 영역(EA)을 둘러싸도록 화소들(PXL)의 사이에 배치되는 화소 정의막일 수 있다. 즉, 뱅크(BNK)는 각각의 발광 영역(EA)의 주변에 배치될 수 있다. 또한, 실시예에 따라, 뱅크(BNK)는 각 발광 영역(EA)의 주변 영역에서 제1 및/또는 제2 화소 전극(ELT1, ELT2)의 일 영역을 노출하는 개구부(OPN)를 가질 수 있다. 이에 따라, 표시 장치의 제조 단계에서, 제1 및 제2 화소 전극(ELT1, ELT2)을 통해 소정의 정렬 신호를 인가하여 제1 및 제2 발광 소자들(LD1, LD2)을 정렬한 이후, 화소들(PXL) 사이의 경계 영역에서 상기 제1 및 제2 화소 전극(ELT1, ELT2) 중 적어도 하나(일 예로, 제1 화소 전극(ELT1))를 단선시켜, 개별 구동이 가능하도록 화소들(PXL)을 분리할 수 있다.
제1 광원 유닛(LSU1)은 제1 서브 발광 영역(SEA1)에 배치 및/또는 구성될 수 있다. 이러한 제1 광원 유닛(LSU1)은, 제1 서브 발광 영역(SEA1)에 배치되는 적어도 하나의 제1 분할 전극(ELT11) 및 제2 화소 전극(ELT2)과, 상기 제1 분할 전극(ELT11) 및 제2 화소 전극(ELT2)의 사이에 연결되는 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 일 예로, 제1 광원 유닛(LSU1)은, 각각의 제1 서브 발광 영역(SEA1) 내에 서로 이격되어 배치된 적어도 하나의 제1 분할 전극(ELT11) 및 제2 화소 전극(ELT2)과, 상기 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에 병렬로 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다. 상기 제1 발광 소자들(LD1) 중 적어도 하나는 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 유효 발광 소자일 수 있다.
일 실시예에서, 제1 서브 발광 영역(SEA1)에는 서로 이격된 복수의 제1 분할 전극들(ELT11)이 배치될 수 있다. 일 예로, 제1 서브 발광 영역(SEA1)에는, 제1 방향(DR1)을 따라 소정 간격으로 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장되는 바 형상의 제1 분할 전극들(ELT11)이 배치될 수 있다. 실시예에 따라, 제1 분할 전극들(ELT11)은 서로 전기적으로 연결될 수 있다. 일 예로, 제1 분할 전극들(ELT11)은, 상기 제1 분할 전극들(ELT11)과 교차하도록 제1 방향(DR1)을 따라 연장되는 제1 연결 전극(CNL1) 및 적어도 하나의 제1 컨택홀(CH1)에 의해 서로 전기적으로 연결될 수 있다. 다만, 제1 분할 전극들(ELT11)의 형상 및/또는 연결 관계가 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 분할 전극들(ELT11)이 별도의 제1 연결 전극(CNL1) 등을 통하지 않고 서로 일체로 연결될 수도 있다. 이 경우, 제1 분할 전극들(ELT11)은 단일의 제1 분할 전극(ELT11)으로 간주될 수도 있다. 또한, 물리적으로 분리된 제1 분할 전극들(ELT11)이 서로 전기적으로 연결될 경우, 상기 제1 분할 전극들(ELT11)을 단일의 제1 분할 전극(ELT11)으로 간주할 수도 있다.
실시예에 따라, 제1 분할 전극들(ELT11)은, 제1 발광 소자들(LD1)의 일 단부(이하, "제1 단부(EP1)"라 함)에 연결될 수 있다. 일 예로, 제1 분할 전극들(ELT11)은, 제1 발광 소자들(LD1)의 제1 단부(EP1)에 직접적으로 접촉 및/또는 연결되거나, 적어도 하나의 제1 컨택 전극(CNE1)을 통해 제1 발광 소자들(LD1)의 제1 단부(EP1)에 연결될 수 있다.
또한, 제1 분할 전극들(ELT11)은, 해당 화소(PXL)의 제1 구동 회로(PXC1)를 구성하는 적어도 하나의 회로 소자에 연결될 수 있다. 일 예로, 제1 분할 전극들(ELT11)은, 제2 컨택홀(CH2)을 통해 제6 트랜지스터(T6)에 연결될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 분할 전극들(ELT11)이 제2 컨택홀(CH2)을 통해 제2 전원(VSS)에 연결되고, 적어도 하나의 제2 화소 전극(ELT2)이 제3 컨택홀(CH3)을 통해 제6 트랜지스터(T6) 등에 연결될 수도 있다. 또는, 본 발명의 또 다른 실시예에서는, 제1 분할 전극들(ELT11) 및 제2 화소 전극(ELT2) 중 어느 하나가 컨택홀이나 회로 소자 등을 경유하지 않고, 제1 전원선(PL1), 제2 전원선(PL2), 주사선(S[i]) 또는 제1 데이터선(D1[j])에 바로 연결될 수도 있다.
각각의 제1 분할 전극(ELT11)은 적어도 하나의 제2 화소 전극(ELT2)과 대향되도록 배치될 수 있다. 그리고, 각각의 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에는 적어도 하나의 제1 발광 소자(LD1)가 연결될 수 있다. 본 발명의 실시예에서, 제1 발광 소자들(LD1) 각각의 배열 방향이 특별히 한정되지는 않는다. 또한, 제1 발광 소자들(LD1)은 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에 직렬 및/또는 병렬로 연결될 수 있다.
실시예에 따라, 제1 서브 발광 영역(SEA1)에는 제1 분할 전극들(ELT11)로부터 이격된 적어도 하나의 제2 화소 전극(ELT2)이 배치될 수 있다. 일 예로, 제1 서브 발광 영역(SEA1)에는, 제1 방향(DR1)을 따라 소정 간격으로 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장된 바 형상을 가진 복수의 제2 화소 전극들(ELT2)이 배치될 수 있다. 실시예에 따라, 제2 화소 전극들(ELT2)은 서로 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극들(ELT2)은, 그 하부에 배치된 제2 전원선(PL2)과 적어도 하나의 제3 컨택홀(CH3)을 통해 서로 전기적으로 연결될 수 있다. 일 예로, 제2 화소 전극들(ELT2)은 복수의 제3 컨택홀들(CH3)을 통해 그 하부의 화소 회로층에 메쉬 형태로 배치된 제2 전원선(PL2)에 전기적으로 연결될 수 있다. 일 실시예에서, 제2 전원선(PL2)은, 각각 제1 및 제2 방향(DR1, DR2)을 따라 연장되는 제1 방향 배선부(P21) 및 제2 방향 배선부(P22)를 포함하며, 상기 제1 방향 배선부(P21)는 제2 화소 전극들(ELT2)과 교차할 수 있다.
다만, 제2 화소 전극들(ELT2)의 형상 및/또는 연결 관계가 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 각 화소(PXL)의 제2 화소 전극들(ELT2)이 서로 일체로 연결될 수도 있다. 이 경우, 제2 화소 전극들(ELT2)은 단일의 제2 화소 전극(ELT2)으로 간주될 수도 있다.
실시예에 따라, 적어도 하나의 제2 화소 전극(ELT2)은 제1 및 제2 서브 발광 영역(SEA1, SEA2)에서 공통으로 형성될 수 있다. 일 예로, 각각의 제2 화소 전극(ELT2)은 제1 및 제2 서브 발광 영역(SEA1, SEA2)의 경계에서 끊기지 않고 제2 방향(DR2)을 따라 일체로 연결될 수 있다.
실시예에 따라, 제2 화소 전극들(ELT2)은, 제1 발광 소자들(LD1)의 다른 일 단부(이하, "제2 단부(EP2)"라 함)에 연결될 수 있다. 일 예로, 제2 화소 전극들(ELT2)은, 제1 발광 소자들(LD1)의 제2 단부(EP2)에 직접적으로 접촉 및/또는 연결되거나, 적어도 하나의 제2 컨택 전극(CNE2)을 통해 제1 발광 소자들(LD1)의 제2 단부(EP2)에 연결될 수 있다.
또한, 제2 화소 전극들(ELT2)은, 제2 전원(VSS)에 연결될 수 있다. 일 예로, 제2 화소 전극들(ELT2)은, 제3 컨택홀(CH3) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결될 수 있다.
각각의 제1 발광 소자(LD1)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은, 발광 다이오드일 수 있다. 예를 들어, 각각의 제1 발광 소자(LD1)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 제1 발광 소자들(LD1)의 양단에는 각각 적어도 하나의 컨택 전극이 연결될 수 있다. 예를 들어, 제1 발광 소자들(LD1)의 제1 단부(EP1)에는 적어도 하나의 제1 컨택 전극(CNE1)이 연결되고, 상기 제1 발광 소자들(LD1)의 제2 단부(EP2)에는 적어도 하나의 제2 컨택 전극(CNE2)이 연결될 수 있다.
제2 광원 유닛(LSU2)은 제2 서브 발광 영역(SEA2)에 배치 및/또는 구성될 수 있다. 이러한 제2 광원 유닛(LSU2)은, 제2 서브 발광 영역(SEA2)에 배치되는 적어도 하나의 제2 분할 전극(ELT12) 및 제2 화소 전극(ELT2)과, 상기 제2 분할 전극(ELT12) 및 제2 화소 전극(ELT2)의 사이에 연결되는 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 일 예로, 제2 광원 유닛(LSU2)은, 각각의 제2 서브 발광 영역(SEA2) 내에 서로 이격되어 배치된 제2 분할 전극(ELT12) 및 제2 화소 전극(ELT2)과, 상기 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에 병렬로 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 상기 제2 발광 소자들(LD2) 중 적어도 하나는 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 유효 발광 소자일 수 있다.
일 실시예에서, 제2 서브 발광 영역(SEA2)에는 서로 이격된 복수의 제2 분할 전극들(ELT12)이 배치될 수 있다. 일 예로, 제2 서브 발광 영역(SEA2)에는, 제1 방향(DR1)을 따라 소정 간격으로 서로 이격되며, 각각 제2 방향(DR2)을 따라 연장된 바 형상의 제2 분할 전극들(ELT12)이 배치될 수 있다. 실시예에 따라, 제2 분할 전극들(ELT12)은 서로 전기적으로 연결될 수 있다. 일 예로, 제2 분할 전극들(ELT12)은, 상기 제2 분할 전극들(ELT12)과 교차하도록 제1 방향(DR1)을 따라 연장되는 제2 연결 전극(CNL2) 및 적어도 하나의 제4 컨택홀(CH4)에 의해 서로 전기적으로 연결될 수 있다. 다만, 제2 분할 전극들(ELT12)의 형상 및/또는 연결 관계가 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제2 분할 전극들(ELT12)이 별도의 제2 연결 전극(CNL2) 등을 통하지 않고 서로 일체로 연결될 수도 있다. 이 경우, 제2 분할 전극들(ELT12)은 단일의 제2 분할 전극(ELT12)으로 간주될 수도 있다. 또한, 물리적으로 분리된 제2 분할 전극들(ELT12)이 서로 전기적으로 연결될 경우, 상기 제2 분할 전극들(ELT12)을 단일의 제2 분할 전극(ELT12)으로 간주할 수도 있다.
실시예에 따라, 제2 분할 전극들(ELT12)은, 제2 발광 소자들(LD2)의 일 단부(이하, "제1 단부(EP1)"라 함)에 연결될 수 있다. 일 예로, 제2 분할 전극들(ELT12)은, 제2 발광 소자들(LD2)의 제1 단부(EP1)에 직접적으로 접촉 및/또는 연결되거나, 적어도 하나의 제1 컨택 전극(CNE1)을 통해 제2 발광 소자들(LD2)의 제1 단부(EP1)에 연결될 수 있다.
또한, 제2 분할 전극들(ELT12)은, 해당 화소(PXL)의 제2 구동 회로(PXC2)를 구성하는 적어도 하나의 회로 소자에 연결될 수 있다. 일 예로, 제2 분할 전극들(ELT12)은, 제5 컨택홀(CH5)을 통해 제12 트랜지스터(T12)에 연결될 수 있다.
다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제2 분할 전극들(ELT12)이 제5 컨택홀(CH5)을 통해 제2 전원(VSS)에 연결되고, 적어도 하나의 제2 화소 전극(ELT2)이 적어도 하나의 컨택홀을 통해 제12 트랜지스터(T12) 등에 연결될 수도 있다. 또는, 본 발명의 또 다른 실시예에서는, 제2 분할 전극들(ELT12) 및 제2 화소 전극(ELT2) 중 어느 하나가 컨택홀이나 회로 소자 등을 경유하지 않고, 제1 전원선(PL1), 제2 전원선(PL2), 주사선(S[i]) 또는 제2 데이터선(D2[j])에 바로 연결될 수도 있다.
각각의 제2 분할 전극(ELT12)은 적어도 하나의 제2 화소 전극(ELT2)과 대향되도록 배치될 수 있다. 그리고, 각각의 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에는 적어도 하나의 제2 발광 소자(LD2)가 연결될 수 있다. 본 발명의 실시예에서, 제2 발광 소자들(LD2) 각각의 배열 방향이 특별히 한정되지는 않는다. 또한, 제2 발광 소자들(LD2)은 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에 직렬 및/또는 병렬로 연결될 수 있다.
실시예에 따라, 제2 서브 발광 영역(SEA2)에는 제2 분할 전극들(ELT12)로부터 이격된 적어도 하나의 제2 화소 전극(ELT2)이 배치될 수 있다. 일 예로, 제2 서브 발광 영역(SEA2)에는, 제1 서브 발광 영역(SEA1)에 배치된 각각의 제2 화소 전극(ELT2)에 일체로 연결된 바 형상의 제2 화소 전극들(ELT2)이 배치될 수 있다.
실시예에 따라, 제2 화소 전극들(ELT2)은, 제2 발광 소자들(LD2)의 다른 일 단부(이하, "제2 단부(EP2)"라 함)에 연결될 수 있다. 일 예로, 제2 화소 전극들(ELT2)은, 제2 발광 소자들(LD2)의 제2 단부(EP2)에 직접적으로 접촉 및/또는 연결되거나, 적어도 하나의 제2 컨택 전극(CNE2)을 통해 제2 발광 소자들(LD2)의 제2 단부(EP2)에 연결될 수 있다.
각각의 제2 발광 소자(LD2)는 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일 내지 마이크로 스케일 정도로 작은, 발광 다이오드일 수 있다. 예를 들어, 각각의 제2 발광 소자(LD2)는 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 초소형의 막대형 발광 다이오드일 수 있다.
실시예에 따라, 제2 발광 소자들(LD2)의 양단에는 각각 적어도 하나의 컨택 전극이 연결될 수 있다. 예를 들어, 제2 발광 소자들(LD2)의 제1 단부(EP1)에는 적어도 하나의 제1 컨택 전극(CNE1)이 연결되고, 상기 제2 발광 소자들(LD2)의 제2 단부(EP2)에는 적어도 하나의 제2 컨택 전극(CNE2)이 연결될 수 있다.
실시예에 따라, 제1 및 제2 발광 소자들(LD1, LD2)(이하, 이들을 포괄하여 "발광 소자들(LD)"이라 함)은 소정의 용액(이하, "LED 용액" 또는 "LED 잉크"라 함) 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 각각의 화소 영역에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 섞여 각 화소(PXL)의 발광 영역에 공급될 수 있다. 이때, 제1 및 제2 분할 전극(ELT11, ELT12)을 포괄한 제1 화소 전극(ELT1)(또는, 상기 제1 및 제2 분할 전극(ELT11, ELT12)이 분리되기 이전에 일체로 연결된 상태의 제1 화소 전극(ELT1)) 및 제2 화소 전극(ELT2)으로 소정의 전압(또는, "정렬 전압"이라고도 함)을 인가하게 되면, 제1 화소 전극(ELT1)과 제2 화소 전극(ELT2)의 사이에 전계가 형성되면서, 이들의 사이에 발광 소자들(LD)이 자가 정렬하게 된다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 또는 그 외의 방식으로 제거함으로써, 제1 및 제2 화소 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
실시예에 따라, 제1 및 제2 분할 전극들(ELT11, ELT12) 각각의 하부에는 적어도 하나의 제1 격벽(PW1)이 배치될 수 있다. 실시예에 따라, 제1 격벽들(PW1)은 제1 및 제2 분할 전극들(ELT11, ELT12)의 일 영역과 중첩되도록 배치되어, 상기 제1 및 제2 분할 전극들(ELT11, ELT12)의 일 영역이 상부 방향으로 돌출되도록 할 수 있다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)의 제1 단부(EP1)에서 방출되는 광이 표시 장치의 정면 방향으로 방출되도록 유도할 수 있다.
유사하게, 제2 화소 전극들(ELT2) 각각의 하부에는 적어도 하나의 제2 격벽(PW2)이 배치될 수 있다. 실시예에 따라, 제2 격벽들(PW2)은 제2 화소 전극들(ELT2)의 일 영역과 중첩되도록 배치되어, 상기 제2 화소 전극들(ELT2)의 일 영역이 상부 방향으로 돌출되도록 할 수 있다. 이에 따라, 제1 및 제2 발광 소자들(LD1, LD2)의 제2 단부(EP2)에서 방출되는 광이 표시 장치의 정면 방향으로 방출되도록 유도할 수 있다.
실시예에 따라, 제1 및 제2 분할 전극들(ELT11, ELT12) 각각의 상부 및 제1 및 제2 발광 소자들(LD1, LD2)의 제1 단부(EP1) 상에는 적어도 하나의 제1 컨택 전극(CNE1)이 배치될 수 있다. 유사하게, 제2 화소 전극들(ELT2) 각각의 상부 및 제1 및 제2 발광 소자들(LD1, LD2)의 제2 단부(EP2) 상에는 적어도 하나의 제2 컨택 전극(CNE2)이 배치될 수 있다.
각각의 제1 및 제2 컨택 전극(CNE1, CNE2)은, 제1 및 제2 화소 전극(ELT1, ELT2) 중 어느 하나와, 발광 소자들(LD) 중 적어도 하나의 일단에 접촉 및/또는 전기적으로 연결될 수 있다. 예를 들어, 각각의 제1 컨택 전극(CNE1)은 적어도 하나의 제1 또는 제2 발광 소자(LD1, LD2)의 제1 단부(EP1)와, 상기 제1 단부(EP1)에 대응하는 제1 또는 제2 분할 전극(ELT11, ELT12)의 적어도 일 영역을 커버할 수 있다. 상기 제1 컨택 전극(CNE1)에 의해, 적어도 하나의 제1 또는 제2 발광 소자(LD1, LD2)의 제1 단부(EP1)가, 이에 대응하는 제1 또는 제2 분할 전극(ELT11, ELT12)에 연결될 수 있다. 유사하게, 각각의 제2 컨택 전극(CNE2)은 적어도 하나의 제1 또는 제2 발광 소자(LD1, LD2)의 제2 단부(EP2)와, 상기 제2 단부(EP2)에 대응하는 제2 화소 전극(ELT2)의 적어도 일 영역을 커버할 수 있다. 상기 제2 컨택 전극(CNE2)에 의해, 적어도 하나의 제1 또는 제2 발광 소자(LD1, LD2)의 제2 단부(EP2)가, 이에 대응하는 제2 화소 전극(ELT2)에 연결될 수 있다.
각각의 제1 또는 제2 분할 전극(ELT11, ELT12)과 제2 화소 전극(ELT2)의 사이에 연결된 발광 소자들(LD)이 모여 해당 화소(PXL)의 광원 유닛(LSU)을 구성할 수 있다. 일 예로, 제1 분할 전극(ELT11)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제1 발광 소자(LD1)가 제1 광원 유닛(LSU1)을 구성하고, 제2 분할 전극(ELT12)과 제2 화소 전극(ELT2)의 사이에 순방향으로 연결된 적어도 하나의 제2 발광 소자(LD2)가 제2 광원 유닛(LSU2)을 구성할 수 있다.
실시예에 따라, 제1 및 제2 광원 유닛(LSU1, LSU2)은 서로 동일 또는 상이한 면적의 영역에 형성될 수 있다. 예를 들어, 제1 및 제2 서브 발광 영역(SEA1, SEA2)은 실질적으로 동일 또는 유사한 면적을 가질 수 있다. 또한, 제1 및 제2 분할 전극(ELT11, ELT12)은 서로 동일한 개수 및 크기(일 예로, 길이 등)를 가질 수 있다. 일 예로, 제1 및 제2 분할 전극들(ELT11, ELT12)은 각각 제1 및 제2 서브 발광 영역(SEA1, SEA2)에 동일한 개수만큼 구비되며, 실질적으로 서로 동일한 형상 및 크기를 가질 수 있다. 예를 들어, 각 화소(PXL)의 제1 및 제2 화소 전극(ELT1, ELT2)은, 제1 및 제2 서브 발광 영역(SEA1, SEA2)에서 실질적으로 동일 또는 유사하게 구성될 수 있다. 이 경우, 제1 광원 유닛(LSU1)에 구비되는 제1 발광 소자들(LD1)(특히, 제1 서브 발광 영역(SEA1)에 배치되는 유효 발광 소자들)과, 제2 광원 유닛(LSU2)에 구비되는 제2 발광 소자들(LD2)(특히, 제2 서브 발광 영역(SEA2)에 배치되는 유효 발광 소자들)의 개수는 실질적으로 동일 또는 유사할 수 있다.
도 8은 도 7의 Ⅰ~Ⅰ'선에 대응하는 단면의 일 실시예를 나타낸다. 실시예에 따라, 도 8에서는 어느 하나의 제1 발광 소자(LD)가 배치된 제1 서브 발광 영역(SEA1)의 일 영역을 중심으로, 화소(PXL)의 단면을 도시하기로 한다. 다만, 실시예에 따라, 제1 및 제2 서브 발광 영역(SEA1, SEA2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 따라서, 도 8에서는 도 7의 Ⅰ~Ⅰ'선에 대응되는 제1 서브 발광 영역(SEA1)의 단면을 통해, 각 화소(PXL)의 단면 구조를 포괄적으로 설명하기로 한다.
도 4 내지 도 8을 참조하면, 본 발명의 일 실시예에 의한 표시 장치는, 기판(SUB)과, 상기 기판(SUB)의 일면 상에 순차적으로 배치된 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 형성되고, 표시 소자층(DPL)은 화소 회로층(PCL)이 형성된 기판(SUB)의 일면 상에 형성될 수 있다.
기판(SUB)은 표시 패널의 베이스 부재를 구성할 수 있다. 실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다. 또한, 실시예에 따라서는, 기판(SUB)을 대신하여 적어도 한 층의 절연막 등이 표시 패널의 베이스 부재를 구성할 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(영상이 표시되는 영역으로서, 화소부(100)에 대응하는 영역)으로 규정되고, 상기 표시 영역에는 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역의 각 화소 영역에는 각각의 제1 및 제2 구동 회로(PXC1, PXC2)와, 이에 연결되는 제1 및 제2 광원 유닛(LSU1, LSU2)이 배치될 수 있다.
실시예에 따라, 화소 회로층(PCL)은 각각의 화소 회로(PXC)(일 예로, 제1 및 제2 구동 회로(PXC1, PXC2)) 및/또는 이에 연결되는 배선들을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은, 각 화소(PXL)의 제1 및 제2 구동 회로(PXC1, PXC2)를 구성하는 복수의 회로 소자들, 일 예로 제1 내지 제12 트랜지스터들(T1 내지 T12)와 제1 및 제2 커패시터(C1, C2)를 포함할 수 있다. 또한, 화소 회로층(PCL)은, 각각의 화소 회로(PXC)에 연결되는 각종 신호선들(일 예로, 주사선(S) 및 데이터선(D))과, 화소 회로(PXC) 및/또는 제1 및 제2 발광 소자들(LD1, LD2)에 연결되는 각종 전원선들(일 예로, 제1 및 제2 전원선(PL1, PL2))을 더 포함할 수 있다. 추가적으로, 도 7의 실시예와 같이 복수의 제1 분할 전극들(ELT11)이 그 하부의 제1 연결 전극(CNL1)에 의해 연결되고, 복수의 제2 분할 전극들(ELT12)이 그 하부의 제2 연결 전극(CNL2)에 의해 연결되는 경우, 화소 회로층(PCL)은 제1 및 제2 연결 전극들(CNL1, CNL2)을 더 포함할 수 있다.
실시예에 따라, 각각의 화소 회로(PXC)에 구비된 복수의 트랜지스터들은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 복수의 트랜지스터들 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다. 편의상, 이하에서는 화소 회로(PXC)에 구비된 트랜지스터들 중 적어도 하나의 트랜지스터를 임의로 지칭하거나, 또는 상기 트랜지스터들을 포괄하여 지칭할 때, "트랜지스터(T)" 또는 "트랜지스터들(T)"이라 하기로 한다.
추가적으로, 화소 회로층(PCL)은 복수의 절연막들을 포함한다. 일 예로, 화소 회로층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
또한, 화소 회로층(PCL)은 적어도 일부의 트랜지스터들(T)의 하부에 배치되는 적어도 하나의 차광 패턴(BML)을 선택적으로 더 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 기판(SUB)과 버퍼층(BFL)의 사이에 트랜지스터들(T)과 중첩되도록 배치되는 복수의 차광 패턴들(BML)을 포함할 수 있다. 일 예로, 각각의 차광 패턴(BML)은, 각각의 트랜지스터(T)를 구성하는 반도체층(SCL)의 하부에 위치되도록 기판(SUB) 상에 배치될 수 있다.
실시예에 따라, 차광 패턴(BML)은 차광성을 가지는 불투명의 도전성 물질 또는 절연 물질로 이루어질 수 있으며, 기판(SUB)의 배면으로부터 화소 회로층(PCL), 특히 트랜지스터들(T)로 광이 유입되는 것을 차단할 수 있다. 실시예에 따라, 차광 패턴(BML)은 블랙 매트릭스 물질 및/또는 금속 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 실시예에 따라, 차광 패턴(BML)이 도전성 물질, 일 예로 금속으로 이루어질 경우, 상기 차광 패턴(BML)은 각각의 트랜지스터(T)의 어느 일 전극에 연결될 수도 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 각각의 트랜지스터(T)는, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 8에서는 각각의 트랜지스터(T)가, 반도체층(SCL)과 별개로 형성된 제1 및 제2 트랜지스터 전극(ET1, ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 영역에 배치되는 적어도 하나의 트랜지스터(T)에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 한 층의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(T)는 어느 하나의 화소 전극에 연결될 수 있다. 일 예로, 제1 트랜지스터(T1)의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제2 컨택홀(CH2)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 제1 광원 유닛(LSU1)의 제1 분할 전극(ELT11)에 전기적으로 연결될 수 있다. 유사하게, 제2 서브 발광 영역(SEA2)에서는, 제12 트랜지스터(T12)의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나가 패시베이션막(PSV)을 관통하는 제5 컨택홀(CH5)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 제2 광원 유닛(LSU2)의 제2 분할 전극(ELT12)에 전기적으로 연결될 수 있다.
실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층 상에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 트랜지스터들(T)의 게이트 전극들(GE)과 동일한 층 상에 배치되어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층 상에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제3 컨택홀(CH3)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 제1 및/또는 제2 광원 유닛(LSU1, LSU2)의 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 상기 제2 전원선(PL2) 등의 구조 및/또는 위치는 다양하게 변경될 수 있다.
실시예에 따라, 표시 소자층(DPL)은 화소들(PXL) 각각의 광원 유닛(LSU)(일 예로, 제1 및 제2 광원 유닛(LSU1, LSU2))을 포함할 수 있다. 예를 들어, 표시 소자층(DPL)은, 각 화소(PXL)의 제1 화소 전극(ELT1)을 구성하는 제1 및 제2 분할 전극(ELT11, ELT12), 제2 화소 전극(ELT2), 및 상기 제1 및 제2 화소 전극(ELT1, ELT2)의 사이에 연결되는 제1 및 제2 발광 소자들(LD1, LD2)을 포함할 수 있다.
예를 들면, 표시 소자층(DPL)은 각각의 발광 영역(EA)에 배치된 적어도 한 쌍의 제1 및 제2 화소 전극(ELT1, ELT2)과, 상기 제1 및 제2 화소 전극(ELT1, ELT2)의 사이에 배치된 복수의 발광 소자들(LD)과, 상기 발광 소자들(LD) 각각의 제1 및 제2 단부(EP1, EP2) 상에 배치된 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 적어도 하나의 도전막 및/또는 절연막(또는, 절연 패턴) 등을 추가적으로 포함할 수 있다. 일 예로, 표시 소자층(DPL)은 적어도 한 쌍의 제1 및 제2 격벽(PW1, PW2), 및 제1 내지 제3 절연막(INS1, INS2, INS3) 중 적어도 하나를 더 포함할 수 있다.
화소 회로층(PCL) 상에는, 제1 및 제2 격벽(PW1, PW2)이 배치될 수 있다. 일 예로, 각 화소(PXL)의 발광 영역(EA)에는 적어도 한 쌍의 제1 및 제2 격벽(PW1, PW2)이 배치될 수 있다.
실시예에 따라, 제1 및 제2 격벽(PW1, PW2) 각각은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 제1 및 제2 격벽(PW1, PW2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 즉, 제1 및 제2 격벽(PW1, PW2)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 격벽(PW1, PW2) 각각은 다양한 형상을 가질 수 있다. 일 예로, 제1 및 제2 격벽(PW1, PW2) 각각은 도 8에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 제1 및 제2 격벽(PW1, PW2) 각각은, 적어도 일 측면에서 경사면을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 및 제2 격벽(PW1, PW2) 각각이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원 등의 단면을 가질 수 있다. 이 경우, 제1 및 제2 격벽(PW1, PW2) 각각은, 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 제1 및 제2 격벽(PW1, PW2)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
실시예에 따라, 제1 및 제2 격벽(PW1, PW2)이 형성된 각각의 발광 영역(EA)에는 제1 및 제2 화소 전극(ELT1, ELT2)이 배치될 수 있다. 실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2)은 화소 회로층(PCL) 및/또는 제1 및 제2 격벽(PW1, PW2)이 형성된 기판(SUB) 상에 소정 간격 이격되어 배치될 수 있다.
실시예에 따라, 각각의 제1 화소 전극(ELT1)은 각각의 제1 격벽(PW1) 상에 배치되고, 각각의 제2 화소 전극(ELT2)은 각각의 제2 격벽(PW2) 상에 배치될 수 있다. 실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2) 중 어느 하나는 애노드 전극일 수 있으며, 나머지 하나는 캐소드 전극일 수 있다.
이러한 제1 및 제2 화소 전극(ELT1, ELT2)은 각각 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 가질 수 있다. 예를 들어, 각각의 제1 화소 전극(ELT1)은 각각의 제1 격벽(PW1)에 의해 기판(SUB)의 높이 방향으로 돌출되어 상기 제1 격벽(PW1)의 단면에 대응하는 곡면 또는 경사면을 가질 수 있다. 일 예로, 각각의 제1 화소 전극(ELT1)은, 그 하부의 제1 격벽(PW1)에 의해 기판(SUB)의 높이 방향으로 돌출되어 인접한 발광 소자(LD)의 제1 단부(EP1)와 마주하는 곡면 또는 경사면을 가질 수 있다. 유사하게, 각각의 제2 화소 전극(ELT2)은 각각의 제2 격벽(PW2)에 의해 기판(SUB)의 높이 방향으로 돌출되어 상기 제2 격벽(PW2)의 단면에 대응하는 곡면 또는 경사면을 가질 수 있다. 일 예로, 각각의 제2 화소 전극(ELT2)은, 그 하부의 제2 격벽(PW2)에 의해 기판(SUB)의 높이 방향으로 돌출되어 인접한 발광 소자(LD)의 제2 단부(EP2)와 마주하는 곡면 또는 경사면을 가질 수 있다.
실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은 적어도 하나의 도전성 물질을 포함할 수 있다. 일 예로, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Ti, 이들의 합금과 같은 금속, ITO, IZO, ZnO, ITZO와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은, 적어도 한 층의 반사 전극층을 포함할 수 있다. 또한, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은, 상기 반사 전극층의 상부 및/또는 하부에 배치된 적어도 한 층의 투명 전극층 등을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2) 각각의 반사 전극층은, 일정한 반사율을 갖는 도전 물질로 구성될 수 있다. 일 예로, 상기 반사 전극층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 반사 전극층은 다양한 반사성 도전 물질로 구성될 수 있다.
실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2) 각각의 투명 전극층은, 다양한 투명 전극 물질로 구성될 수 있다. 일 예로, 상기 투명 전극층은 ITO, IZO 또는 ITZO를 포함할 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은, ITO/Ag/ITO의 적층 구조를 가지는 3중층으로 구성될 수 있다. 이와 같이, 제1 및 제2 화소 전극(ELT1, ELT2)이 적어도 2중층 이상의 다중층으로 구성되면, 신호 지연에 의한 전압 강하를 최소화할 수 있다.
또한, 제1 및 제2 화소 전극(ELT1, ELT2) 각각이 적어도 한 층의 반사 전극층을 포함하게 되면, 발광 소자들(LD) 각각의 양단, 즉 상기 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광이 화상이 표시되는 방향(일 예로, 표시 패널의 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 화소 전극(ELT1, ELT2)이 각각 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 곡면 또는 경사면을 가지면서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)에 마주하도록 배치되면, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광은 제1 및 제2 화소 전극(ELT1, ELT2)에 의해 반사되어 더욱 표시 패널의 정면 방향(일 예로, 기판(SUB)의 상부 방향)으로 진행될 수 있다. 이에 따라, 발광 소자들(LD)에서 출사되는 광의 효율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에서, 제1 및 제2 격벽(PW1, PW2)도 반사 부재로 기능할 수 있다. 일 예로, 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 제1 및 제2 화소 전극(ELT1, ELT2)과 함께 발광 소자들(LD) 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
실시예에 따라, 제1 및 제2 격벽(PW1, PW2)은 서로 동일한 높이로 형성될 수 있고, 이에 따라 제1 및 제2 화소 전극(ELT1, ELT2)은 동일한 높이를 가질 수 있다. 이와 같이, 제1 및 제2 화소 전극(ELT1, ELT2)이 동일한 높이를 가지게 되면, 상기 제1 및 제2 화소 전극(ELT1, ELT2)의 사이에 발광 소자들(LD)을 보다 안정적으로 연결할 수 있게 된다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 화소 전극(ELT1, ELT2)의 형상, 구조, 높이 및/또는 상호 배치 관계 등은 다양하게 변경될 수 있다.
또한, 제1 및 제2 화소 전극(ELT1, ELT2) 각각의 상부에는 적어도 한 층의 도전성 캡핑층이 선택적으로 배치될 수 있다. 일 예로, 각각의 제1 화소 전극(ELT1)의 상부에는 상기 제1 화소 전극(ELT1)을 커버하는 제1 도전성 캡핑층이 형성되고, 각각의 제2 화소 전극(ELT2)의 상부에는 상기 제2 화소 전극(ELT2)을 커버하는 제2 도전성 캡핑층이 형성될 수 있다.
제1 및 제2 도전성 캡핑층 각각은, 발광 소자들(LD)에서 방출되는 광의 손실을 최소화하기 위하여 ITO나 IZO를 비롯한 투명 도전성 재료로 이루어질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 이외에도 제1 및 제2 도전성 캡핑층의 구성 물질은 다양하게 변경될 수 있다.
제1 및 제2 화소 전극(ELT1, ELT2) 각각의 상부에 적어도 한 층의 도전성 캡핑층이 형성될 경우, 표시 패널의 제조 공정 시 발생하는 불량 등으로 인해 제1 및 제2 화소 전극(ELT1, ELT2)이 손상되는 것을 방지할 수 있다. 또한, 제1 및 제2 도전성 캡핑층은, 화소 회로층(PCL) 등이 형성된 기판(SUB)과 제1 및 제2 화소 전극(ELT1, ELT2) 사이의 접착력을 강화할 수 있다. 다만, 실시예에 따라서는 제1 및 제2 도전성 캡핑층 중 적어도 하나가 생략될 수도 있다. 또는, 실시예에 따라서는 제1 및 제2 도전성 캡핍층을 각각 제1 및 제2 화소 전극(ELT1, ELT2)의 구성 요소로도 간주할 수 있다. 일 예로, 제1 및 제2 화소 전극(ELT1, ELT2) 각각은, 반사 전극층과 도전성 캡핑층을 포함한 다중층으로 구성될 수 있다.
실시예에 따라, 적어도 한 쌍의 제1 및 제2 화소 전극(ELT1, ELT2)이 배치된 각각의 발광 영역(EA)에는 제1 절연막(INS1)이 배치될 수 있다. 실시예에 따라, 제1 절연막(INS1)은 화소 회로층(PCL)과 발광 소자들(LD)의 사이에 배치될 수 있다. 이러한 제1 절연막(INS1)은 발광 소자들(LD)을 안정적으로 지지하며 상기 발광 소자들(LD)의 이탈을 방지할 수 있다.
또한, 제1 절연막(INS1)은 제1 및 제2 화소 전극(ELT1, ELT2) 각각을 부분적으로 커버할 수 있다. 예를 들어, 제1 절연막(INS1)은 제1 및 제2 화소 전극(ELT1, ELT2) 각각의 일 영역을 커버하되, 상기 제1 및 제2 화소 전극(ELT1, ELT2) 각각의 다른 일 영역을 노출하는 개구부를 가질 수 있다. 이 경우, 제1 절연막(INS1)의 개구부에 대응하는 영역에서, 제1 및 제2 화소 전극(ELT1, ELT2)이 각각 그 상부의 제1 및 제2 컨택 전극(CNE1, CNE2)과 접촉될 수 있다. 이에 의해, 제1 및 제2 화소 전극(ELT1, ELT2)이 각각 제1 및 제2 컨택 전극(CNE1, CNE2)에 전기적으로 연결될 수 있다. 한편, 다른 실시예에서, 제1 절연막(INS1)은 각각의 발광 영역(EA) 상에 독립된 패턴으로 형성될 수도 있다. 일 예로, 다른 실시예에서는 제1 절연막(INS1)이 발광 소자들(LD) 각각의 하부에만 국부적으로 배치된 개별 패턴들로 구성될 수도 있다.
실시예에 따라, 제1 절연막(INS1)이 배치된 각각의 발광 영역(EA)에는 복수의 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 제1 서브 발광 영역(SEA1)에는 적어도 하나의 제1 발광 소자(LD1)가 공급 및 정렬되고, 제2 서브 발광 영역(SEA2)에는 적어도 하나의 제2 발광 소자(LD2)가 공급 및 정렬될 수 있다.
실시예에 따라, 발광 소자들(LD)은, 제1 및 제2 화소 전극(ELT1, ELT2)에 소정의 전압이 인가될 때 상기 제1 및 제2 화소 전극(ELT1, ELT2)의 사이에 형성되는 전계에 의해 자가 정렬할 수 있다. 이에 따라, 각각의 발광 소자(LD)가 제1 및 제2 화소 전극(ELT1, ELT2)의 사이에 배치될 수 있다.
한편, 발광 소자들(LD) 각각의 형상 및/또는 구조가 도 8 등에 도시된 실시예에 한정되지는 않는다. 예를 들어, 각각의 발광 소자(LD)는 현재 공지된 다양한 형상, 단면 구조 및/또는 연결 구조를 가질 수 있다.
실시예에 따라, 발광 소자들(LD)이 배치된 각각의 발광 영역(EA)에는 상기 발광 소자들(LD) 각각의 상면 일부를 덮는 제2 절연막(INS2)이 배치될 수 있다. 실시예에 따라, 제2 절연막(INS2)은 적어도 발광 소자들(LD)의 양단, 즉, 제1 및 제2 단부(EP1, EP2)는 커버하지 않고, 상기 발광 소자들(LD)의 일 영역 상부에만 선택적으로 배치될 수 있다. 이러한 제2 절연막(INS2)은 각각의 발광 영역(EA) 상에 독립된 패턴으로 형성될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제2 절연막(INS2)이 배치된 각각의 발광 영역(EA)에는 제1 및 제2 컨택 전극(CNE1, CNE2)이 배치될 수 있다. 일 실시예에서, 제1 및 제2 컨택 전극(CNE1, CNE2)은 동일 공정을 통해 동일한 층 상에 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 및 제2 컨택 전극(CNE1, CNE2)이 서로 다른 공정을 통해 서로 다른 층 상에 형성될 수도 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 해당 발광 영역(EA)에 배치된 제1 화소 전극(ELT1)과 접촉되도록 상기 제1 화소 전극(ELT1) 상에 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 제1 절연막(INS1)에 의해 커버되지 않은 제1 화소 전극(ELT1)의 일 영역 상에서 상기 제1 화소 전극(ELT1)과 접촉되도록 배치될 수 있다. 또한, 제1 컨택 전극(CNE1)은 해당 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 단부(EP1) 상에 배치될 수 있다. 즉, 제1 컨택 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 제1 화소 전극(ELT1)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이러한 제1 컨택 전극(CNE1)에 의해, 각각의 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)의 제1 단부(EP1)가, 해당 발광 영역(EA)에 배치된 제1 화소 전극(ELT1)에 전기적으로 연결될 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)은 해당 발광 영역(EA)에 배치된 제2 화소 전극(ELT2)과 접촉되도록 상기 제2 화소 전극(ELT2) 상에 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 제1 절연막(INS1)에 의해 커버되지 않은 제2 화소 전극(ELT2)의 일 영역 상에서 상기 제2 화소 전극(ELT2)과 접촉되도록 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 해당 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)와 접촉되도록 상기 제2 단부(EP2) 상에 배치될 수 있다. 즉, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 제2 화소 전극(ELT2)의 적어도 일 영역을 커버하도록 배치될 수 있다. 이러한 제2 컨택 전극(CNE2)에 의해, 각각의 발광 영역(EA)에 배치된 적어도 하나의 발광 소자(LD)의 제2 단부(EP2)가, 해당 발광 영역(EA)에 배치된 제2 화소 전극(ELT2)에 전기적으로 연결될 수 있다.
실시예에 따라, 제1 및 제2 컨택 전극(CNE1, CNE2)이 배치된 각각의 발광 영역(EA)에는 제3 절연막(INS3)이 배치될 수 있다. 실시예에 따라, 제3 절연막(INS3)은 해당 발광 영역(EA)에 배치된 제1 및 제2 화소 전극(ELT1, ELT2), 발광 소자들(LD), 및 제1 및 제2 컨택 전극(CNE1, CNE2)을 커버하도록 형성될 수 있다.
실시예에 따라, 제1 내지 제3 절연막(INS1 내지 INS3) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 적어도 하나의 무기 절연 재료 및/또는 유기 절연 재료를 포함할 수 있다. 예를 들어, 제1 내지 제3 절연막(INS1 내지 INS3) 각각은, SiNx를 비롯하여 현재 공지된 다양한 종류의 유/무기 절연 물질을 포함할 수 있으며, 상기 제1 내지 제3 절연막(INS1 내지 INS3) 각각의 구성 물질이 특별히 한정되지는 않는다. 또한, 상기 제1 내지 제3 절연막(INS1 내지 INS3)은 서로 다른 절연 물질을 포함하거나, 또는 상기 제1 내지 제3 절연막(INS1 내지 INS3) 중 적어도 일부는 서로 동일한 절연 물질을 포함할 수 있다.
한편, 발광 영역(EA)의 주변에는 뱅크(BNK)가 배치될 수 있다. 일 예로, 뱅크(BNK)는 각각의 발광 영역(EA)을 둘러싸도록 화소들(PXL)의 사이에 배치될 수 있다. 실시예에 따라, 뱅크(BNK)는 화소 회로층(PCL)과 제3 절연막(INS3) 사이의 임의의 층 상에 배치될 수 있으나, 이에 한정되지는 않는다. 일 예로, 뱅크(BNK)는 도 8에 도시된 바와 같이 제1 절연막(INS1) 상에 배치될 수 있다. 또는, 다른 실시예에서, 뱅크(BNK)는 제1 및 제2 격벽(PW1, PW2)과 동일 층에 배치될 수도 있다. 이 경우, 뱅크(BNK)는 제1 및 제2 격벽(PW1, PW2)과 동시에 형성될 수도 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 불투명한 물질을 포함함으로써, 차광성을 가질 수 있다. 일 예로, 뱅크(BNK)는 블랙 매트릭스 계열의 물질을 포함할 수 있으나, 이에 한정되지는 않는다.
즉, 본 발명에서 뱅크(BNK)의 위치 및 구성 물질 등은 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 뱅크(BNK)의 적어도 일 표면 상에 도시되지 않은 반사막 등이 추가적으로 더 형성될 수도 있다. 일 예로, 뱅크(BNK)의 측면 상에는 도시되지 않은 반사막이 배치될 수도 있다. 이 경우, 각각의 화소(PXL)로부터 방출되는 광의 효율을 향상시킬 수 있다.
실시예에 따라, 제1 및 제2 화소 전극(ELT1, ELT2), 발광 소자들(LD), 제1 및 제2 컨택 전극(CNE1, CNE2), 제1 내지 제3 절연막(INS1 내지 INS3), 및 뱅크(BNK) 등이 배치된 기판(SUB) 상에는 오버 코트층(OC)이 배치될 수 있다. 일 예로, 오버 코트층(OC)은, 화소부(100) 상에 전면적으로 형성되어, 표시 소자층(DPL)이 형성된 기판(SUB)의 상면을 커버할 수 있다. 실시예에 따라, 오버 코트층(OC)은 표시 소자층(DPL)의 각 구성 요소들을 보호하기 위한 적어도 한 층의 무기막 및/또는 유기막을 포함할 수 있으며, 이외에도 다양한 기능막 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 의한 화소(PXL)를 나타낸다. 그리고, 도 10은 도 9에 도시된 화소(PXL)의 광원 유닛(LSU)에 대한 일 실시예를 나타낸다. 도 9 및 도 10은, 도 5 및 도 7의 실시예에 의한 화소(PXL)의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 9 및 도 10을 참조하면, 제1 및 제2 서브 발광 영역(SEA1, SEA2)은 서로 다른 면적을 가질 수도 있다. 일 예로, 제2 서브 발광 영역(SEA2)은 제1 서브 발광 영역(SEA1)에 비해 대략 2배에 해당하는 면적을 가질 수 있으나, 이에 한정되지는 않는다.
또한, 제1 및 제2 분할 전극(ELT11, ELT12)은 서로 다른 개수 및/또는 크기(일 예로, 길이 등)를 가질 수 있다. 일 예로, 제1 및 제2 분할 전극들(ELT11, ELT12)은 각각 제1 및 제2 서브 발광 영역(SEA1, SEA2)에 동일한 개수만큼 구비되며 실질적으로 동일한 폭을 가지되, 각각의 제2 분할 전극(ELT12)은 각각의 제1 분할 전극(ELT11)에 비해 대략 2배에 해당하는 길이를 가질 수 있다.
상술한 실시예의 경우, 제2 광원 유닛(LSU2)에 구비되는 제2 발광 소자들(LD2)(특히, 제2 서브 발광 영역(SEA2)에 배치되는 유효 발광 소자들)의 개수는, 제1 광원 유닛(LSU1)에 구비되는 제1 발광 소자들(LD1)(특히, 제1 서브 발광 영역(SEA1)에 배치되는 유효 발광 소자들)보다 많을 수 있다. 일 예로, 제2 서브 발광 영역(SEA2)에는, 제1 서브 발광 영역(SEA1)에 배치되는 제1 발광 소자들(LD1) 대비 대략 2배에 해당하는 만큼의 제2 발광 소자들(LD2)이 배치될 수 있다. 이 경우, 제1 및 제2 광원 유닛(LSU1, LSU2)은 서로 다른 휘도 특성을 나타낼 수 있다. 이에, 본 발명의 일 실시예에서는, 제1 및 제2 서브 발광 영역(SEA1, SEA2)의 면적, 및/또는 제1 및 제2 광원 유닛(LSU1, LSU2)에 배치되는 발광 소자들(LD)의 개수 등을 고려하여, 제1 및 제2 데이터 신호에 적용되는 감마 값을 조절함으로써, 각 화소(PXL)의 휘도 및 감마 특성을 제어할 수 있다.
도 11은 본 발명의 일 실시예에 의한 타이밍 제어부(140)를 나타낸다. 일 예로, 도 11은 도 4의 표시 장치에 구비될 수 있는 타이밍 제어부(140)에 대한 일 실시예를 나타낸다. 그리고, 도 12는 도 11에 도시된 감마 저장부(141)에 대한 일 실시예를 나타낸다.
도 4 내지 도 12를 참조하면, 본 발명의 일 실시예에 의한 타이밍 제어부(140)는, 입력 영상 데이터(RGB)를 공급받고, 상기 입력 영상 데이터(RGB)를 이용해 제1 및 제2 변환 데이터(DATA1, DATA2)를 생성할 수 있다. 일 예로, 타이밍 제어부(140)는 각각의 화소 데이터에 대응하는 제1 및 제2 변환 데이터(DATA1, DATA2)를 생성하고, 화소들(PXL) 각각의 제1 및 제2 변환 데이터(DATA1, DATA2)를 포함하는 프레임 데이터(DATA)를 출력할 수 있다. 이를 위해, 타이밍 제어부(140)는, 감마 저장부(141) 및 데이터 변환부(142)를 포함할 수 있다.
감마 저장부(141)는, 각각의 화소(일 예로, 색상 별로 각각의 서브 화소)(PXL)에 대하여 서로 다르게 설정된 제1 및 제2 감마 값을 저장할 수 있다. 일 예로, 감마 저장부(141)는, 적색 화소들(또는, "제1 서브 화소들"이라고도 함)에 대응하는 제1 적색 디지털 감마 값(GAMr1)이 저장된 제1 룩업 테이블(LUT1), 상기 적색 화소들에 대응하는 제2 적색 디지털 감마 값(GAMr2)이 저장된 제2 룩업 테이블(LUT2), 녹색 화소들(또는, "제2 서브 화소들"이라고도 함)에 대응하는 제1 녹색 디지털 감마 값(GAMg1)이 저장된 제3 룩업 테이블(LUT3), 상기 녹색 화소들에 대응하는 제2 녹색 디지털 감마 값(GAMg2)이 저장된 제4 룩업 테이블(LUT4), 청색 화소들(또는, "제3 서브 화소들"이라고도 함)에 대응하는 제1 청색 디지털 감마 값(GAMb1)이 저장된 제5 룩업 테이블(LUT5), 및 상기 청색 화소들에 대응하는 제2 청색 디지털 감마 값(GAMb2)이 저장된 제6 룩업 테이블(LUT6)을 포함할 수 있다.
데이터 변환부(142)는, 감마 저장부(141)를 참조하여, 각각의 화소(PXL)에 대응하는 영상 데이터(즉, 각 화소(PXL)의 화소 데이터)에 각각 제1 및 제2 감마 값을 적용하여 서로 다른 제1 및 제2 변환 데이터(DATA1, DATA2)를 생성할 수 있다. 일 예로, 데이터 변환부(142)는, 각각의 적색 화소에 대응하는 화소 데이터에 각각 제1 및 제2 적색 디지털 감마 값(GAMr1, GAMr2)이 적용된 제1 및 제2 적색 변환 데이터(DATAr1, DATAr2), 각각의 녹색 화소에 대응하는 화소 데이터에 각각 제1 및 제2 녹색 디지털 감마 값(GAMg1, GAMg2)이 적용된 제1 및 제2 녹색 변환 데이터(DATAg1, DATAg2), 및 각각의 청색 화소에 대응하는 화소 데이터에 각각 제1 및 제2 청색 디지털 감마 값(GAMb1, GAMb2)이 적용된 제1 및 제2 청색 변환 데이터(DATAb1, DATAb2)를 생성할 수 있다.
데이터 변환부(142)에서 생성된 제1 및 제2 변환 데이터(DATA1, DATA2)는 데이터 구동부(130)로 공급된다. 실시예에 따라, 데이터 변환부(142)는 각각의 화소(PXL)에 대응하는 제1 및 제2 변환 데이터(DATA1, DATA2)를 교번적으로 배치하여 프레임 데이터(DATA)를 출력할 수 있다. 일 예로, 타이밍 제어부(140)는 제1 및 제2 변환 데이터(DATA1, DATA2)를 교번적으로 출력할 수 있다. 예를 들어, 데이터 변환부(142)는 각각의 프레임 데이터(DATA)를 출력함에 있어, 첫 번째 화소(이하, "제1 화소"라 함)에 대한 제1 및 제2 변환 데이터(DATA1, DATA2)를 순차적으로 출력한 이후, 두 번째 화소(이하, "제2 화소"라 함)에 대한 제1 및 제2 변환 데이터(DATA1, DATA2)를 순차적으로 출력할 수 있다. 이러한 방식으로, 데이터 변환부(142)는 매 프레임마다 화소들(PXL)에 대응하는 제1 및 제2 변환 데이터(DATA1, DATA2)를 출력할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는, 데이터 변환부(142)가 각각의 화소(PXL)에 대응하는 제1 및 제2 변환 데이터(DATA1, DATA2)를 동시에 출력할 수도 있다.
도 13은 본 발명의 일 실시예에 의한 데이터 구동부(130)를 나타낸다. 일 예로, 도 13은 도 4의 표시 장치에 구비될 수 있는 데이터 구동부(130)에 대한 일 실시예를 나타낸다.
도 4 내지 도 13을 참조하면, 본 발명의 일 실시예에 의한 데이터 구동부(130)는, 각각의 제1 및 제2 변환 데이터(DATA1, DATA2)에 대응하는 제1 및 제2 데이터 신호(DS1, DS2)를 생성하고, 이를 해당 화소(PXL)의 제1 및 제2 데이터선(D1, D2)으로 공급한다. 예를 들어, 데이터 구동부(130)는, 타이밍 제어부(140)로부터 공급된 각각의 제1 변환 데이터(DATA1)에 대응하여 제1 데이터 신호(DS1)를 생성하고, 상기 제1 데이터 신호(DS1)를 각각의 제1 데이터선(D1)으로 출력한다. 또한, 데이터 구동부(130)는, 타이밍 제어부(140)로부터 공급된 각각의 제2 변환 데이터(DATA2)에 대응하여 제2 데이터 신호(DS2)를 생성하고, 상기 제2 데이터 신호(DS2)를 각각의 제2 데이터선(D2)으로 출력한다.
일 예로, 데이터 구동부(130)는 j번째 열에 배치된 화소(PXL)의 제1 및 제2 데이터선(D1[j], D2[j])에 연결되는 j번째 제1 및 제2 채널(CH1[j], CH2[j])을 구비할 수 있다. 실시예에 따라, j번째 제1 채널(CH1[j])은, 각 수평 라인의 j번째 화소(PXL)의 제1 변환 데이터(DATA1)를 공급받고, 이에 대응하는 제1 데이터 신호(DS1)를 생성할 수 있다. 그리고, j번째 제2 채널(CH2[j])은, 각 수평 라인의 j번째 화소(PXL)의 제2 변환 데이터(DATA2)를 공급받고, 이에 대응하는 제2 데이터 신호(DS2)를 생성할 수 있다.
실시예에 따라, 데이터 구동부(130)는, 쉬프트 레지스터부(131), 샘플링 래치부(132), 홀딩 래치부(133), 데이터 신호 생성부(134) 및 버퍼부(135)를 포함할 수 있다. 여기서, 쉬프트 레지스터부(131), 샘플링 래치부(132) 및 홀딩 래치부(133)는 데이터 구동부(130)의 입력부를 구성하고, 버퍼부(135)는 데이터 구동부(130)의 출력부를 구성할 수 있다.
쉬프트 레지스터부(131)는, 타이밍 제어부(140)로부터 소스 스타트 펄스(SSP) 및 소스 샘플링 클럭(SSC)을 공급받을 수 있다. 이러한 쉬프트 레지스터부(131)는, 소스 샘플링 클럭(SSC)의 1주기마다 소스 스타트 펄스(SSP)를 쉬프트시키면서 순차적으로 샘플링 펄스를 생성할 수 있다. 이를 위하여, 쉬프트 레지스터부(131)는 복수의 쉬프트 레지스터들을 구비할 수 있다. 예를 들어, 쉬프트 레지스터부(131)는 제1 및 제2 데이터선들(D1, D2)의 개수에 대응하는 쉬프트 레지스터들을 구비할 수 있다. 일 예로, 화소부(100)에 m(m은 자연수)개의 수직 화소열이 배치되는 경우, 쉬프트 레지스터부(131)는 각각의 화소(PXL)로 제1 및 제2 데이터 신호(DS1, DS2)를 공급하기 위하여 적어도 2m개의 쉬프트 레지스터들을 구비할 수 있다.
샘플링 래치부(132)는, 쉬프트 레지스터부(131)로부터 순차적으로 공급되는 샘플링 펄스에 대응하여, 타이밍 제어부(140)로부터 공급되는 제1 및 제2 변환 데이터(DATA1, DATA2)를 순차적으로 저장할 수 있다. 이를 위하여, 샘플링 래치부(132)는, 복수의 샘플링 래치들을 구비할 수 있다. 일 예로, 샘플링 래치부(132)는, 제1 및 제2 데이터선들(D1, D2)의 개수에 대응하는 샘플링 래치들, 일 예로 2m개의 샘플링 래치들을 구비할 수 있다. 실시예에 따라, 첫 번째 채널의 샘플링 래치에는 제1 화소에 대응하는 제1 변환 데이터(DATA1)가 저장되고, 두 번째 채널의 샘플링 래치에는 상기 제1 화소에 대응하는 제2 변환 데이터(DATA2)가 저장될 수 있다. 또한, 세 번째 채널의 샘플링 래치에는 제2 화소에 대응하는 제1 변환 데이터(DATA1)가 저장되고, 네 번째 채널의 샘플링 래치에는 상기 제2 화소에 대응하는 제2 변환 데이터(DATA2)가 저장될 수 있다. 이러한 방식으로, 각각의 샘플링 래치에는 어느 하나의 화소(PXL)에 대응하는 제1 또는 제2 변환 데이터(DATA1, DATA2)가 저장될 수 있다.
홀딩 래치부(133)는, 타이밍 제어부(140)로부터 소스 출력 인에이블 신호(SOE)를 공급받을 수 있다. 이러한 홀딩 래치부(133)는, 상기 소스 출력 인에이블 신호(SOE)가 입력될 때, 샘플링 래치부(132)로부터 제1 및 제2 변환 데이터(DATA1, DATA2)를 공급받아 저장할 수 있다. 일 예로, 홀딩 래치부(133)는 소스 출력 인에이블 신호(SOE)에 대응하여, 샘플링 래치부(132)로부터 제1 및 제2 변환 데이터(DATA1, DATA2)를 동시에 공급받을 수 있다. 또한, 홀딩 래치부(133)는, 소스 출력 인에이블 신호(SOE)가 입력될 때, 내부에 저장된 제1 및 제2 변환 데이터(DATA1, DATA2)를 데이터 신호 생성부(134)로 공급할 수 있다. 이를 위하여, 홀딩 래치부(133)는, 복수의 홀딩 래치들을 구비할 수 있다. 일 예로, 홀딩 래치부(133)는, 제1 및 제2 데이터선들(D1, D2)의 개수에 대응하는 홀딩 래치들, 일 예로 2m개의 홀딩 래치들을 구비할 수 있다.
한편, 도 13에서는 쉬프트 레지스터부(131), 샘플링 래치부(132) 및 홀딩 래치부(133)로 데이터 구동부(130)의 입력부를 구성하였지만, 본 발명이 이에 한정되지는 않는다. 일 예로, 입력부에는 현재 공지된 다양한 구성이 추가적으로 포함될 수 있다.
데이터 신호 생성부(134)는, 입력부로부터 공급된 제1 및 제2 변환 데이터(DATA1, DATA2)를 이용하여 각각 제1 및 제2 데이터 신호(DS1, DS2)를 생성할 수 있다. 이를 위하여, 데이터 신호 생성부(134)는 각각의 채널에 배치된 복수의 디지털-아날로그 변환기들을 포함할 수 있다. 각각의 디지털-아날로그 변환기(이하, "DAC"라 함)는, 자신에게 공급된 제1 또는 제2 변환 데이터(DATA1, DATA2)에 대응하여 각 계조에 대응하는 감마 전압들(Vgam) 중 어느 하나를 선택하고, 선택된 감마 전압(Vgam)을 제1 또는 제2 데이터 신호(DS1, DS2)로서 버퍼부(135)의 각 채널로 공급할 수 있다. 일 예로, 데이터 신호 생성부(134)의 첫 번째 채널에 위치된 첫 번째 DAC는 제1 화소의 제1 변환 데이터(DATA1)에 대응하는 제1 데이터 신호(DS1)를 생성하고, 상기 제1 데이터 신호(DS1)를 버퍼부(135)의 첫 번째 채널에 배치된 첫 번째 버퍼로 공급할 수 있다. 또한, 데이터 신호 생성부(134)의 두 번째 채널에 위치된 두 번째 DAC는 제1 화소의 제2 변환 데이터(DATA2)에 대응하는 제2 데이터 신호(DS2)를 생성하고, 상기 제2 데이터 신호(DS2)를 버퍼부(135)의 두 번째 채널에 배치된 두 번째 버퍼로 공급할 수 있다. 유사하게, 데이터 신호 생성부(134)의 세 번째 채널에 위치된 세 번째 DAC는 제2 화소의 제1 변환 데이터(DATA1)에 대응하는 제1 데이터 신호(DS1)를 생성하고, 상기 제1 데이터 신호(DS1)를 버퍼부(135)의 세 번째 채널에 배치된 세 번째 버퍼로 공급할 수 있다. 또한, 데이터 신호 생성부(134)의 네 번째 채널에 위치된 네 번째 DAC는 제2 화소의 제2 변환 데이터(DATA2)에 대응하는 제2 데이터 신호(DS2)를 생성하고, 상기 제2 데이터 신호(DS2)를 버퍼부(135)의 네 번째 채널에 배치된 네 번째 버퍼로 공급할 수 있다. 이와 같은 방식으로, 데이터 신호 생성부(134)는 각 화소(PXL)의 제1 및 제2 변환 데이터(DATA1, DATA2)에 대응하는 제1 및 제2 데이터 신호(DS1, DS2)를 생성하고, 상기 제1 및 제2 데이터 신호(DS1, DS2)를 버퍼부(135)의 각 채널로 출력할 수 있다.
버퍼부(135)는, 데이터 구동부(130)의 각 채널마다 배치되는 복수의 버퍼들을 포함한다. 이러한 버퍼부(135)는, 데이터 신호 생성부(134)로부터 공급되는 제1 및 제2 데이터 신호(DS1, DS2)를 각각의 제1 및 제2 데이터선(D1, D2)으로 공급한다. 일 예로, 버퍼부(135)는, 데이터 신호 생성부(134)의 첫 번째 채널로부터 공급되는 제1 화소의 제1 데이터 신호(DS1)를 첫 번째 제1 데이터선(D1[1])로 공급하고, 상기 데이터 신호 생성부(134)의 두 번째 채널로부터 공급되는 제1 화소의 제2 데이터 신호(DS2)를 첫 번째 제2 데이터선(D2[1])로 공급할 수 있다. 이러한 방식으로, 버퍼부(135)는, 데이터 신호 생성부(134)로부터 공급되는 제1 및 제2 데이터 신호(DS1, DS2)를 각각의 제1 및 제2 데이터선(D1, D2)으로 공급할 수 있다.
상술한 실시예에 의한 데이터 구동부(130)는 제1 및 제2 데이터선들(D1, D2)의 개수에 대응하는 개수의 데이터 채널들을 구비할 수 있다. 예를 들어, 데이터 구동부(130)는, 각각의 제1 데이터선(D1)에 대응하는 홀수 번째 데이터 채널들(이하, "제1 데이터 채널들"이라 함)과, 각각의 제2 데이터선(D2)에 대응하는 짝수 번째 데이터 채널들(이하, "제2 데이터 채널들"이라 함)을 포함할 수 있다. 일 예로, 데이터 구동부(130)는 각각 j(j는 1 이상 m 이하의 자연수)번째 수직 라인에 배치된 화소들(PXL)에 연결되는 j번째 제1 데이터 채널(CH1[j]) 및 j번째 제2 데이터 채널(CH2[j])을 포함하는 m개의 j번째 데이터 채널 쌍(CH[j])을 구비할 수 있다.
이러한 데이터 구동부(130)는 각 화소(PXL)의 제1 및 제2 변환 데이터(DATA1, DATA2)에 대응하는 제1 및 제2 데이터 신호(DS1, DS2)를 생성할 수 있다. 데이터 구동부(130)에서 생성된 제1 및 제2 데이터 신호(DS1, DS2)는 각각의 제1 및 제2 데이터선(D1, D2)을 통해 각각의 화소(PXL)로 공급된다.
도 14 및 도 15는 각각 본 발명의 일 실시예에 의한 감마 설정 방법을 나타낸다. 일 예로, 도 14 및 도 15는 서로 다른 구조를 가지는 각각의 화소(PXL)에 대한 제1 및 제2 감마 값의 실시예를 나타낸다.
구체적으로, 도 14는, 도 5 및 도 7에 도시된 실시예와 같이 제1 및 제2 서브 발광 영역(SEA1, SEA2)이 1:1의 크기를 가지며, 상기 제1 및 제2 서브 발광 영역(SEA1, SEA2)에 실질적으로 동일 또는 유사한 개수의 제1 및 제2 발광 소자들(LD1, LD2)이 배치되는 화소(PXL)에 대한 제1 및 제2 감마 값의 실시예를 나타낸다. 그리고, 도 15는 도 9 및 도 10의 실시예와 같이 제1 및 제2 서브 발광 영역(SEA1, SEA2)이 1:2의 크기를 가지며, 상기 제1 및 제2 서브 발광 영역(SEA1, SEA2)에 서로 다른 개수(일 예로, 대략 1:2에 해당하는 개수)의 제1 및 제2 발광 소자들(LD1, LD2)이 배치되는 화소(PXL)에 대한 제1 및 제2 감마 값의 실시예를 나타낸다.
도 4 내지 도 15를 참조하면, 제1 및 제2 감마 값(또는, 제1 및 제2 감마 커브)(GAM1, GAM2)은 서로 다르게 설정된다. 이에 따라, 제1 감마 값(GAM1)이 적용된 제1 데이터 신호(DS1)에 의해 구동되는 제1 광원 유닛(LSU1)은 제1 감마 특성을 나타내고, 제2 감마 값(GAM2)이 적용된 제2 데이터 신호(DS2)에 의해 구동되는 제2 광원 유닛(LSU2)은 제2 감마 특성을 나타낸다. 그리고, 각각의 화소(PXL)는 제1 및 제2 광원 유닛(LSU1, LSU2)에서 방출되는 광량을 합한 만큼의 광을 방출하며, 제1 및 제2 감마 특성이 결합된 감마 특성을 나타낸다. 일 예로, 각각의 화소(PXL)는 제1 및 제2 감마 값(GAM1, GAM2)이 복합적으로 반영된 제3 감마 값(GAM3)에 대응하는 감마 특성을 나타낼 수 있다.
실시예에 따라, 제3 감마 값(GAM3)은 화소(PXL)에서 최종적으로 표현하고자 하는 감마 특성에 부합되는 감마 값, 즉 목표 감마 값일 수 있다. 일 예로, 제3 감마 값(GAM3)은 사람의 시각 특성에 최적화된 2.2 감마로 설정될 수 있다. 그리고, 제1 및 제2 감마 값(GAM1, GAM2)은 화소(PXL)의 구조(일 예로, 각각 제1 및 제2 서브 발광 영역(SEA1, SEA2)에 배치되는 유효 발광 소자의 개수 비율 등)를 고려하여, 최종적으로 원하는 제3 감마 값(GAM3)을 얻을 수 있도록 서로 다르게 설정된 값일 수 있다.
본 발명의 일 실시예에서, 제1 및 제2 감마 값(GAM1, GAM2)은 소정의 기준 계조 값 이하의 저계조 영역에서는 제1 광원 유닛(LSU1)만이 구동되고, 그 외의 고계조 영역에서는 제1 및 제2 광원 유닛(LSU1, LSU2)이 모두 구동되도록 설정될 수 있다. 일 예로, 제2 감마 값(GAM2)은 기준 계조 값 이하의 저계조 영역에서는 제2 광원 유닛(LSU2)으로 제2 구동 전류가 공급되지 않도록 설정된 감마 값일 수 있다.
이러한 본 발명의 실시예에 따르면, 기준 계조 값 이하의 저계조 영역에서는, 각각의 화소(PXL)에 구비된 발광 소자들(LD) 중 일부의 발광 소자(일 예로, 제1 광원 유닛(LSU1)에 구비된 적어도 하나의 제1 발광 소자(LD1))만을 구동함으로써, 미세 전류 제어의 어려움을 극복하고, 화소(PXL) 및 이를 구비한 표시 장치의 저계조 표현력을 향상시킬 수 있다. 또한, 이외의 고계조 영역에서는 제1 및 제2 광원 유닛(LSU1, LSU2)을 모두 구동하여 원하는 휘도를 효과적으로 표현할 수 있다.
도 16은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다. 일 예로, 도 16은 도 4의 실시예에 의한 표시 장치의 변경 실시예를 나타내는 것으로서, 앞서 설명한 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 16을 참조하면, 타이밍 제어부(140')는 입력 영상 데이터(RGB)를 재정렬하여 프레임 데이터(DATA)를 생성하고, 상기 프레임 데이터(DATA)를 데이터 구동부(130')로 출력할 수 있다. 일 예로, 타이밍 제어부(140')는 각 표시 패널의 사양에 맞춰 입력 영상 데이터(RGB)를 재정렬하여 프레임 데이터(DATA)를 생성할 수 있다.
데이터 구동부(130')는 프레임 데이터(DATA)에 대응하여 각각의 화소(PXL)에 대한 제1 및 제2 데이터 신호(DS1, DS2)를 생성하고, 이를 각각 제1 및 제2 데이터선(D1, D2)으로 출력할 수 있다. 실시예에 따라, 데이터 구동부(130')는 각각의 화소(PXL)에 대응하는 화소 데이터에 각각 제1 및 제2 감마 값(GAM1, GAM2)을 적용하여 제1 및 제2 데이터 신호(DS1, DS2)를 생성할 수 있다. 일 예로, 데이터 구동부(130')는, 각각의 계조에 대응하여 서로 다른 제1 및 제2 감마 전압(Vgam1, Vgam2)을 공급받고, 프레임 데이터(DATA)에 포함된 각각의 화소 데이터에 대하여 각각 제1 및 제2 감마 전압(Vgam1, Vgam2)을 적용하여 제1 및 제2 데이터 신호(DS1, DS2)를 생성할 수 있다.
실시예에 따라, 감마 전압 생성부(160')는, 각각의 계조에 대응하여 서로 다른 감마 특성을 가지는 제1 및 제2 감마 전압(Vgam1, Vgam2)을 생성하는 제1 및 제2 감마 전압 생성부(161, 162)를 포함할 수 있다. 일 예로, 제1 감마 전압 생성부(161)는 제1 감마 값(GAM1)에 따른 제1 감마 특성을 나타내기 위한 계조 전압들(Va0 내지 Va255)을 생성하고, 제2 감마 전압 생성부(162)는 제2 감마 값(GAM2)에 따른 제2 감마 특성을 나타내기 위한 계조 전압들(Vb0 내지 Vb255)을 생성할 수 있다. 제1 및 제2 감마 전압 생성부(161, 162)에서 생성된 제1 및 제2 감마 전압(Vgam1, Vgam2)은 데이터 구동부(130')로 공급되어, 각각 제1 및 제2 데이터 신호(DS1, DS2)의 생성에 이용될 수 있다.
도 17은 본 발명의 일 실시예에 의한 데이터 구동부(130')를 나타낸다. 일 예로, 도 17은 도 16의 실시예에 의한 표시 장치에 적용될 수 있는 데이터 구동부(130')에 대한 실시예를 나타내는 도면으로서, 도 13의 데이터 구동부(130)에 대한 변경 실시예를 나타낸다. 도 17에서, 앞서 설명한 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 16 및 도 17을 참조하면, 쉬프트 레지스터부(131)에 구비된 각각의 쉬프트 레지스터는, 샘플링 래치부(132)에 구비된 한 쌍의 샘플링 래치들로 동시에 샘플링 펄스를 공급할 수 있다. 그러면, 프레임 데이터(DATA)에 포함된 각각의 화소 데이터는, 각각의 화소(PXL)에 대응하는 한 쌍의 샘플링 래치들에 동시에 저장된 후, 홀딩 래치부(133)에 의해 데이터 신호 생성부(134)에 구비된 한 쌍의 DAC들에 동시에 공급될 수 있다.
실시예에 따라, 데이터 신호 생성부(134)는 각각 제1 및 제2 감마 값(VGAM1, VGAM2)에 대응하는 제1 및 제2 감마 전압(Vgam1, Vgam2)을 공급받는다. 일 예로, 홀수 번째 DAC들은 제1 감마 전압(Vgam1)을 공급받아 각각의 화소 데이터에 대응하는 제1 데이터 신호(DS1)를 생성하고, 짝수 번째 DAC들은 제2 감마 전압(Vgam2)을 공급받아 상기 각각의 화소 데이터에 대응하는 제2 데이터 신호(DS2)를 생성할 수 있다.
상술한 방식으로, 데이터 구동부(130')는 각각의 화소(PXL)에 대응하는 화소 데이터에 각각 제1 및 제2 감마 값(VGAM1, VGAM2)을 적용하여 제1 및 제2 데이터 신호(DS1, DS2)를 생성할 수 있다. 데이터 구동부(130')에서 생성된 제1 및 제2 데이터 신호(DS1, DS2)는, 각각 제1 및 제2 데이터선(D1, D2)으로 출력된다.
도 18은 본 발명의 일 실시예에 의한 표시 장치를 나타낸다. 일 예로, 도 18은 도 4 및 도 16의 실시예들에 대한 또 다른 변경 실시예를 나타내는 도면으로서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 18을 참조하면, 타이밍 제어부(140')는 입력 영상 데이터(RGB)를 재정렬하여 프레임 데이터(DATA)를 생성하고, 상기 프레임 데이터(DATA)를 데이터 구동부(130)로 출력할 수 있다. 일 예로, 타이밍 제어부(140')는 각 표시 패널의 사양에 맞춰 입력 영상 데이터(RGB)를 재정렬하여 프레임 데이터(DATA)를 생성할 수 있다.
데이터 구동부(130")는 프레임 데이터(DATA)에 대응하여 각각의 화소(PXL')에 대한 데이터 신호를 생성하고, 이를 해당 화소(PXL')의 데이터선(D)으로 출력할 수 있다. 실시예에 따라, 화소부(100)의 각 수평 라인에 m개의 화소들(PXL')이 배치된다고 할 때, 데이터 구동부(130")는 각각의 화소(PXL')에 연결되는 m개의 데이터 채널들을 구비할 수 있다. 이러한 데이터 구동부(130")는 각각의 수평 기간마다 해당 수평 라인의 화소들(PXL')로 각각의 데이터 신호를 공급한다. 실시예에 따라, 데이터 구동부(130")에서 출력되는 데이터 신호에 적용되는 감마 값은, 화소(PXL')에서 최종적으로 나타내고자 하는 감마 특성에 부합되는 목표 감마 값에 대응할 수 있다.
실시예에 따라, 데이터 신호의 생성에 이용되는 감마 값은, 타이밍 제어부(140') 및/또는 감마 전압 생성부(160)에 의해 제어될 수 있다. 일 예로, 타이밍 제어부(140')가 데이터 신호에 적용될 감마 값에 맞춰 소정의 디지털 감마 값을 적용한 프레임 데이터(DATA)를 생성하고, 이를 데이터 구동부(130")로 출력할 수 있다. 또는, 다른 실시예에서, 감마 전압 생성부(160)가 데이터 신호에 적용될 감마 값에 맞춰 소정의 감마 전압(Vgam)을 생성하고, 이를 데이터 구동부(130")로 출력할 수도 있다.
도 19는 본 발명의 일 실시예에 의한 화소(PXL')를 나타내고, 도 20은 도 19의 다이오드(DI)에 대한 일 실시예를 나타낸다. 일 예로, 도 19는 도 18의 실시예에 의한 표시 장치에 적용될 수 있는 화소(PXL')에 대한 실시예를 나타내는 도면으로서, 도 5의 화소(PXL)에 대한 변경 실시예를 나타낸다. 도 19에서, 앞서 설명한 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 18 내지 도 20을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL')는, 제1 데이터선(D1[j])과 제2 데이터선(D2[j])의 사이에 어느 일 방향으로 연결된 다이오드(DI)를 더 포함할 수 있다. 그리고, 각각의 화소(PXL')는 제1 및 제2 데이터선(D1[j], D2[j]) 중 어느 하나를 통해 데이터 구동부(130")의 각 채널에 연결될 수 있다.
예를 들어, 다이오드(DI)는 제2 데이터선(D2[j])으로부터 제1 데이터선(D1[j])을 향하는 방향으로 연결될 수 있다. 이 경우, 제1 데이터선(D1[j])은 다이오드(DI)를 경유하여 해당 화소(PXL')의 데이터선(D[j])에 연결되고, 제2 데이터선(D2[j])은 해당 화소(PXL')의 데이터선(D[j])에 바로 연결될 수 있다.
이에 따라, 제1 데이터선(D1[j])으로 공급되는 제1 데이터 신호(DS1)와, 제2 데이터선(D2[j])으로 공급되는 제2 데이터 신호(DS2)는 서로 다른 전압 레벨을 가질 수 있다. 일 예로, 제1 데이터선(D1[j])으로는, 제2 데이터선(D2[j])으로 공급되는 제2 데이터 신호(DS2)의 전압에 비해 다이오드(DI)의 문턱 전압만큼 낮은 전압을 가지는 제1 데이터 신호(DS1)가 공급될 수 있다.
실시예에 따라, 화소 회로(PXC)를 구성하는 각각의 트랜지스터(T), 일 예로 제1 및 제7 트랜지스터(T1, T7)는 P 타입의 트랜지스터일 수 있다. 이 경우, 제1 데이터 신호(DS1)의 전압 레벨이 제2 데이터 신호(DS2)의 전압 레벨보다 낮게 되면, 제1 광원 유닛(LSU1)에 흐르는 제1 구동 전류가 제2 광원 유닛(LSU2)에 흐르는 제2 구동 전류보다 크게 된다. 이에 따라, 제1 광원 유닛(LSU1)이 제2 광원 유닛(LSU2)에 비해 높은 휘도로 발광할 수 있다.
실시예에 따라, 다이오드(DI)는, 게이트 전극이 소스 또는 드레인 전극에 연결된 트랜지스터(TR)로 구성될 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다이오드(DI)의 종류 및/또는 구조 등은 다양하게 변경될 수 있다.
도 21은 본 발명의 일 실시예에 의한 데이터 구동부(130")를 나타낸다. 일 예로, 도 21은 도 18의 실시예에 의한 표시 장치에 적용될 수 있는 데이터 구동부(130")에 대한 실시예를 나타내는 도면으로서, 도 13의 데이터 구동부(130)에 대한 변경 실시예를 나타낸다. 도 21에서, 앞서 설명한 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 18 내지 도 21을 참조하면, 데이터 구동부(130")는 각 화소(PXL')의 데이터선(D[j])에 연결되는 m개의 데이터 채널들을 구비할 수 있다. 이러한 데이터 구동부(130")는, 타이밍 제어부(140')로부터 공급되는 프레임 데이터(DATA) 및 데이터 제어 신호와, 감마전압 생성부(160)로부터 공급되는 감마 전압(Vgam)을 이용하여 각 수평 라인에 배치된 화소들(PXL')의 데이터 신호(일 예로, 각 화소(PXL)의 제2 데이터 신호(DS2))를 생성하고, 각각의 수평 기간마다 해당 수평 라인의 화소들(PXL')로 데이터 신호를 공급한다.
이를 위해, 데이터 구동부(130")는 쉬프트 레지스터부(131), 샘플링 래치부(132), 홀딩 래치부(133), 데이터 신호 생성부(134) 및 버퍼부(135)를 포함할 수 있다. 상술한 실시예에 의한 데이터 구동부(130")는 도 13의 실시예 등에 의한 데이터 구동부(130)에 비해 대략 절반에 해당하는 데이터 채널들을 구비할 뿐, 그 구조 및 구동 방식은 도 13의 실시예에 의한 데이터 구동부(130)와 실질적으로 유사할 수 있다. 따라서, 본 실시예에 의한 데이터 구동부(130")의 구조 및 구동 방식에 대한 상세한 설명은 생략하기로 한다.
도 22는 본 발명의 일 실시예에 의한 감마 설정 방법을 나타낸다. 일 예로, 도 22는 도 18 및 도 19의 실시예에 의한 화소(PXL') 및 이를 구비한 표시 장치에 적용될 수 있는 제1 및 제2 감마 값의 실시예를 나타낸다.
도 18 내지 도 22를 참조하면, 각 화소(PXL')의 제1 및 제2 구동 회로(PXC1, PXC2)는 서로 다른 전압 레벨을 가지는 제1 및 제2 데이터 신호(DS1, DS2)를 공급받을 수 있다. 일 예로, 제2 구동 회로(PXC2)에는, 데이터 구동부(130")로부터 출력되는 데이터 신호, 일 예로, 제2 데이터 신호(DS2)가 공급되고, 제1 구동 회로(PXC1)에는, 제2 데이터 신호(DS2)의 전압에 비해 다이오드(DI)의 문턱 전압만큼 낮은 전압을 가지는 제1 데이터 신호(DS1)가 공급될 수 있다.
실시예에 따라, 제1 데이터 신호(DS1)에 의해 구동되는 제1 광원 유닛(LSU1)이 나타내는 제1 감마 특성(일 예로, 제1 감마 커브)과, 제2 데이터 신호(DS2)에 의해 구동되는 제2 광원 유닛(LSU2)이 나타내는 제2 감마 특성(일 예로, 제2 감마 커브)은 실질적으로 유사 또는 동일한 형태를 가질 수 있다. 다만, 제1 및 제2 데이터 신호(DS1, DS2)의 전압 레벨이 서로 다르므로, 데이터 구동부(130")로부터 각 화소(PXL')로 공급되는 각각의 데이터 신호에 대응하여 제1 및 제2 광원 유닛(LSU1, LSU2)에서 방출되는 광의 휘도는 서로 다를 수 있다. 일 예로, 제1 및 제7 트랜지스터(T1, T7)가 모두 P 타입의 트랜지스터인 경우, 상대적으로 낮은 전압 레벨을 가지는 제1 데이터 신호(DS1)를 공급받은 제1 광원 유닛(LSU1)이, 제2 광원 유닛(LSU2)에 비해 높은 휘도로 발광할 수 있다.
상술한 실시예에서도, 소정의 기준 계조 값 이하의 저계조 영역에서는, 각각의 화소(PXL')에 구비된 발광 소자들(LD) 중 일부의 발광 소자(일 예로, 제1 광원 유닛(LSU1)에 적어도 하나의 제1 발광 소자(LD1))만이 구동되도록 감마 값(일 예로, 제2 감마 값)을 제어할 수 있다. 이에 따라, 상기 화소(PXL') 및 이를 구비한 표시 장치의 저계조 표현력을 향상시킬 수 있다. 또한, 이외의 고계조 영역에서는 제1 및 제2 광원 유닛(LSU1, LSU2)을 모두 구동하여 원하는 휘도를 효과적으로 표현할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 화소부 110: 주사 구동부
120: 발광 제어 구동부 130, 130', 130": 데이터 구동부
131: 쉬프트 레지스터부 132: 샘플링 래치부
133: 홀딩 래치부 134: 데이터 신호 생성부
135: 버퍼부 140, 140': 타이밍 제어부
141: 감마 저장부 142: 데이터 변환부
150: 호스트 시스템 160, 160': 감마 전압 생성부
ELT1: 제1 화소 전극 ELT11: 제1 분할 전극
ELT12: 제2 분할 전극 ELT2: 제2 화소 전극
LD1: 제1 발광 소자 LD2: 제2 발광 소자
LSU1: 제1 광원 유닛 LSU2: 제2 광원 유닛
PXC: 화소 회로 PXC1: 제1 구동 회로
PXC2: 제2 구동 회로 PXL, PXL': 화소

Claims (20)

  1. 뱅크에 의해 한 번에 둘러싸인 제1 및 제2 서브 발광 영역;
    상기 제1 서브 발광 영역에 배치되며, 적어도 하나의 제1 분할 전극과 제2 전원의 사이에 연결된 적어도 하나의 제1 발광 소자를 포함하는 제1 광원 유닛;
    상기 제2 서브 발광 영역에 배치되며, 상기 제1 분할 전극으로부터 분리된 적어도 하나의 제2 분할 전극과 상기 제2 전원의 사이에 연결된 적어도 하나의 제2 발광 소자를 포함하는 제2 광원 유닛;
    제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 제1 데이터선으로 공급되는 제1 데이터 신호에 대응하여 상기 제1 광원 유닛으로 제1 구동 전류를 공급하는 제1 구동 회로; 및
    상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 제2 데이터선으로 공급되는 제2 데이터 신호에 대응하여 상기 제2 광원 유닛으로 제2 구동 전류를 공급하는 제2 구동 회로를 포함하고,
    상기 제1 데이터 신호는, 각각의 화소 데이터에 제1 감마 값이 적용된 데이터 신호이고,
    상기 제2 데이터 신호는, 상기 각각의 화소 데이터에 제2 감마 값이 적용된 데이터 신호이고,
    상기 각각의 화소 데이터가 기준 계조 값 이하인 경우, 상기 제1 감마 값은 상기 제1 광원 유닛으로 상기 제1 구동 전류가 공급되도록 설정되고,
    상기 각각의 화소 데이터가 기준 계조 값 이하인 경우, 상기 제2 감마 값은 상기 제2 광원 유닛으로 상기 제2 구동 전류가 공급되지 않도록 설정되는 화소.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 구동 회로는,
    상기 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 게이트 전극이 제1 노드에 연결되는 제1 구동 트랜지스터;
    상기 제1 구동 트랜지스터의 일 전극과 상기 제1 데이터선의 사이에 연결되며, 게이트 전극이 주사선에 연결되는 제1 스위칭 트랜지스터; 및
    상기 제1 전원과 상기 제1 노드 사이에 연결되는 제1 커패시터를 포함하는 화소.
  4. 제3항에 있어서,
    상기 제2 구동 회로는,
    상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 게이트 전극이 제2 노드에 연결되는 제2 구동 트랜지스터;
    상기 제2 구동 트랜지스터의 일 전극과 상기 제2 데이터선의 사이에 연결되며, 게이트 전극이 상기 주사선에 연결되는 제2 스위칭 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 연결되는 제2 커패시터를 포함하는 화소.
  5. 제1항에 있어서,
    상기 제1 및 제2 서브 발광 영역은 서로 동일한 면적을 가지며,
    상기 제1 및 제2 분할 전극은 서로 동일한 개수 및 크기를 가지는 화소.
  6. 제1항에 있어서,
    상기 제1 및 제2 서브 발광 영역은 서로 다른 면적을 가지며,
    상기 제1 및 제2 분할 전극은 서로 다른 개수 또는 크기를 가지는 화소.
  7. 제1항에 있어서,
    상기 제1 데이터선과 상기 제2 데이터선의 사이에 어느 일 방향으로 연결된 다이오드를 더 포함하는 화소.
  8. 제7항에 있어서,
    상기 제1 및 제2 데이터 신호는 서로 다른 전압 레벨을 가짐을 특징으로 하는 화소.
  9. 입력 영상 데이터에 대응하여 프레임 데이터를 출력하는 타이밍 제어부;
    상기 프레임 데이터에 대응하여 각각의 화소에 대한 적어도 하나의 데이터 신호를 생성하고, 상기 데이터 신호를 데이터선들로 출력하는 데이터 구동부; 및
    각각 적어도 하나의 데이터선에 연결되어, 상기 적어도 하나의 데이터선으로 공급되는 각각의 데이터 신호에 대응하는 휘도로 발광하는 복수의 화소들을 구비하며,
    상기 각각의 화소는,
    뱅크에 의해 한 번에 둘러싸인 제1 및 제2 서브 발광 영역;
    상기 제1 서브 발광 영역에 배치되며, 적어도 하나의 제1 분할 전극과 제2 전원의 사이에 연결된 적어도 하나의 제1 발광 소자를 포함하는 제1 광원 유닛;
    상기 제2 서브 발광 영역에 배치되며, 상기 제1 분할 전극으로부터 분리된 적어도 하나의 제2 분할 전극과 상기 제2 전원의 사이에 연결된 적어도 하나의 제2 발광 소자를 포함하는 제2 광원 유닛;
    제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 제1 데이터선으로 공급되는 제1 데이터 신호에 대응하여 상기 제1 광원 유닛으로 제1 구동 전류를 공급하는 제1 구동 회로; 및
    상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 제2 데이터선으로 공급되는 제2 데이터 신호에 대응하여 상기 제2 광원 유닛으로 제2 구동 전류를 공급하는 제2 구동 회로를 포함하고,
    상기 제1 데이터선은, 상기 각각의 화소에 대응하는 화소 데이터에 제1 감마 값이 적용된 상기 제1 데이터 신호를 공급받고,
    상기 제2 데이터선은, 상기 각각의 화소에 대응하는 화소 데이터에 제2 감마 값이 적용된 상기 제2 데이터 신호를 공급받고,
    상기 각각의 화소 데이터가 기준 계조 값 이하인 경우, 상기 제1 감마 값은 상기 제1 광원 유닛으로 상기 제1 구동 전류가 공급되도록 설정되고,
    상기 각각의 화소 데이터가 기준 계조 값 이하인 경우, 상기 제2 감마 값은 상기 제2 광원 유닛으로 상기 제2 구동 전류가 공급되지 않도록 설정됨을 특징으로 하는 표시 장치.
  10. 제9항에 있어서,
    상기 각각의 화소는, 상기 제1 및 제2 데이터선을 통해 상기 데이터 구동부의 서로 다른 두 개의 채널에 연결되는 표시 장치.
  11. 제9항에 있어서,
    상기 타이밍 제어부는,
    상기 각각의 화소에 대하여 서로 다른 제1 및 제2 감마 값을 저장하는 감마 저장부; 및
    상기 각각의 화소에 대응하는 화소 데이터에 각각 상기 제1 및 제2 감마 값을 적용하여 제1 및 제2 변환 데이터를 생성하는 데이터 변환부를 포함하는 표시 장치.
  12. 제11항에 있어서,
    상기 데이터 구동부는,
    각각 상기 제1 및 제2 변환 데이터에 대응하여 상기 제1 및 제2 데이터 신호를 생성하고,
    상기 제1 및 제2 데이터 신호를 각각 상기 제1 및 제2 데이터선으로 출력하는 표시 장치.
  13. 제9항에 있어서,
    상기 데이터 구동부는,
    상기 각각의 화소에 대응하는 화소 데이터에 각각 제1 및 제2 감마 값을 적용하여 상기 제1 및 제2 데이터 신호를 생성하고,
    상기 제1 및 제2 데이터 신호를 각각 상기 제1 및 제2 데이터선으로 출력하는 표시 장치.
  14. 제9항에 있어서,
    상기 각각의 화소는, 상기 제1 데이터선과 상기 제2 데이터선의 사이에 어느 일 방향으로 연결된 다이오드를 더 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 각각의 화소는, 상기 제1 및 제2 데이터선 중 어느 하나를 통해 상기 데이터 구동부의 각 채널에 연결되는 표시 장치.
  16. 삭제
  17. 제9항에 있어서,
    상기 제1 구동 회로는,
    상기 제1 전원과 상기 제1 분할 전극의 사이에 연결되며, 게이트 전극이 제1 노드에 연결되는 제1 구동 트랜지스터;
    상기 제1 구동 트랜지스터의 일 전극과 상기 제1 데이터선의 사이에 연결되며, 게이트 전극이 주사선에 연결되는 제1 스위칭 트랜지스터; 및
    상기 제1 전원과 상기 제1 노드 사이에 연결되는 제1 커패시터를 포함하는 표시 장치.
  18. 제17항에 있어서,
    상기 제2 구동 회로는,
    상기 제1 전원과 상기 제2 분할 전극의 사이에 연결되며, 게이트 전극이 제2 노드에 연결되는 제2 구동 트랜지스터;
    상기 제2 구동 트랜지스터의 일 전극과 상기 제2 데이터선의 사이에 연결되며, 게이트 전극이 상기 주사선에 연결되는 제2 스위칭 트랜지스터; 및
    상기 제1 전원과 상기 제2 노드 사이에 연결되는 제2 커패시터를 포함하는 표시 장치.
  19. 제9항에 있어서,
    상기 제1 및 제2 서브 발광 영역은 서로 동일한 면적을 가지며,
    상기 제1 및 제2 분할 전극은 서로 동일한 개수 및 크기를 가지는 표시 장치.
  20. 제9항에 있어서,
    상기 제1 및 제2 서브 발광 영역은 서로 다른 면적을 가지며,
    상기 제1 및 제2 분할 전극은 서로 다른 개수 또는 크기를 가지는 표시 장치.
KR1020180122088A 2018-10-12 2018-10-12 화소 및 이를 구비한 표시 장치 KR102568713B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020180122088A KR102568713B1 (ko) 2018-10-12 2018-10-12 화소 및 이를 구비한 표시 장치
CN201980067085.6A CN112889104A (zh) 2018-10-12 2019-04-11 像素及包括像素的显示装置
EP19871143.4A EP3866152A4 (en) 2018-10-12 2019-04-11 PIXELS AND DISPLAY WITH THEM
US17/284,337 US11403997B2 (en) 2018-10-12 2019-04-11 Pixel and display apparatus including same
PCT/KR2019/004387 WO2020075937A1 (ko) 2018-10-12 2019-04-11 화소 및 이를 구비한 표시 장치
US17/878,515 US11790837B2 (en) 2018-10-12 2022-08-01 Pixel and display apparatus including same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180122088A KR102568713B1 (ko) 2018-10-12 2018-10-12 화소 및 이를 구비한 표시 장치

Publications (2)

Publication Number Publication Date
KR20200042075A KR20200042075A (ko) 2020-04-23
KR102568713B1 true KR102568713B1 (ko) 2023-08-22

Family

ID=70164965

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180122088A KR102568713B1 (ko) 2018-10-12 2018-10-12 화소 및 이를 구비한 표시 장치

Country Status (5)

Country Link
US (2) US11403997B2 (ko)
EP (1) EP3866152A4 (ko)
KR (1) KR102568713B1 (ko)
CN (1) CN112889104A (ko)
WO (1) WO2020075937A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치
KR20210059075A (ko) * 2019-11-13 2021-05-25 삼성디스플레이 주식회사 표시 장치
KR20210124564A (ko) * 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
KR20210132786A (ko) * 2020-04-27 2021-11-05 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치
KR20210145049A (ko) * 2020-05-22 2021-12-01 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20220021949A (ko) 2020-08-13 2022-02-23 삼성디스플레이 주식회사 표시 장치
KR20220025986A (ko) * 2020-08-24 2022-03-04 삼성디스플레이 주식회사 표시 장치
KR20220034267A (ko) * 2020-09-10 2022-03-18 삼성디스플레이 주식회사 표시 장치
KR20220038229A (ko) 2020-09-18 2022-03-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR20220039914A (ko) 2020-09-21 2022-03-30 삼성디스플레이 주식회사 표시 장치
KR20220053714A (ko) * 2020-10-22 2022-05-02 삼성디스플레이 주식회사 표시 장치
KR20220145947A (ko) 2021-04-20 2022-10-31 삼성디스플레이 주식회사 표시 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150070252A1 (en) * 2013-09-06 2015-03-12 Boe Technology Group Co., Ltd. Pixel circuit and display

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2379317A (en) * 2001-08-30 2003-03-05 Cambridge Display Tech Ltd Optoelectronic display operating by photoluminescence quenching
KR101139527B1 (ko) 2005-06-27 2012-05-02 엘지디스플레이 주식회사 유기전계발광소자 및 유기전계발광 표시장치
KR101361983B1 (ko) 2007-01-31 2014-02-12 엘지디스플레이 주식회사 유기발광다이오드 표시장치 및 그의 구동 방법
KR100952814B1 (ko) * 2008-06-18 2010-04-14 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
US8717265B2 (en) * 2009-04-20 2014-05-06 Apple Inc. Staggered line inversion and power reduction system and method for LCD panels
KR20110041401A (ko) 2009-10-15 2011-04-21 샤프 가부시키가이샤 발광 장치 및 그 제조 방법
US8872214B2 (en) 2009-10-19 2014-10-28 Sharp Kabushiki Kaisha Rod-like light-emitting device, method of manufacturing rod-like light-emitting device, backlight, illuminating device, and display device
KR101244926B1 (ko) 2011-04-28 2013-03-18 피에스아이 주식회사 초소형 ｌｅｄ 소자 및 그 제조방법
US20130135324A1 (en) * 2011-11-29 2013-05-30 Qualcomm Mems Technologies, Inc. Systems, devices, and methods for driving an analog interferometric modulator
KR20140140968A (ko) * 2013-05-30 2014-12-10 삼성디스플레이 주식회사 화소, 화소의 구동 방법, 및 화소를 포함하는 표시 장치
US8987765B2 (en) * 2013-06-17 2015-03-24 LuxVue Technology Corporation Reflective bank structure and method for integrating a light emitting device
KR102218405B1 (ko) * 2014-12-24 2021-02-23 엘지디스플레이 주식회사 유기발광표시장치
KR102283919B1 (ko) * 2015-01-06 2021-07-30 삼성디스플레이 주식회사 액정 표시 장치
KR102305951B1 (ko) 2015-02-17 2021-09-28 엘지전자 주식회사 영상표시 장치
KR102364355B1 (ko) 2015-06-25 2022-02-18 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102424291B1 (ko) 2015-07-27 2022-07-25 삼성디스플레이 주식회사 표시 패널의 구동 방법 및 이를 수행하는 표시 장치
KR102416470B1 (ko) 2015-12-21 2022-07-04 엘지디스플레이 주식회사 광효율 향상을 위한 표시패널, 표시장치 및 표시패널을 제조하는 방법
CN107305761B (zh) 2016-04-25 2021-07-16 三星电子株式会社 数据驱动器、显示驱动电路和显示驱动电路的操作方法
KR102621755B1 (ko) 2016-04-25 2024-01-08 삼성전자주식회사 데이터 드라이버 및 디스플레이 구동 회로
KR102568250B1 (ko) 2018-10-08 2023-08-22 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치 및 그의 구동 방법
US11410620B2 (en) * 2020-02-18 2022-08-09 Nuclera Nucleics Ltd. Adaptive gate driving for high frequency AC driving of EWoD arrays
WO2021168162A1 (en) * 2020-02-19 2021-08-26 Nuclera Nucleics Ltd. Latched transistor driving for high frequency ac driving of ewod arrays

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150070252A1 (en) * 2013-09-06 2015-03-12 Boe Technology Group Co., Ltd. Pixel circuit and display

Also Published As

Publication number Publication date
EP3866152A1 (en) 2021-08-18
WO2020075937A1 (ko) 2020-04-16
KR20200042075A (ko) 2020-04-23
US11790837B2 (en) 2023-10-17
US20210375194A1 (en) 2021-12-02
CN112889104A (zh) 2021-06-01
US11403997B2 (en) 2022-08-02
US20220366840A1 (en) 2022-11-17
EP3866152A4 (en) 2022-07-06

Similar Documents

Publication Publication Date Title
KR102568713B1 (ko) 화소 및 이를 구비한 표시 장치
KR102568250B1 (ko) 화소, 이를 구비한 표시 장치 및 그의 구동 방법
US11869425B2 (en) Display device
EP3890020A1 (en) Display device
EP3273436A2 (en) Display device
TWI412003B (zh) 顯示裝置及顯示裝置驅動方法
EP3905331A1 (en) Display device and repair method therefor
KR102575551B1 (ko) 표시 장치
KR20220131507A (ko) 발광소자, 표시패널 및 표시장치
KR20210042219A (ko) 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
KR20200106576A (ko) 화소 및 화소의 구동 방법
EP4027390A1 (en) Display device
KR20220052432A (ko) 화소 및 이를 구비한 표시 장치
KR20210130311A (ko) 표시 장치
KR20200081968A (ko) 발광 표시장치
US20220343824A1 (en) Pixel and display device including the same
KR102646487B1 (ko) 유기발광 표시패널 및 이를 이용한 유기발광 표시장치
KR20230155635A (ko) 표시 장치
KR20230017974A (ko) 표시 장치
KR20210127845A (ko) 표시 장치 및 그 구동 방법
KR20220036420A (ko) 표시 장치 및 이의 구동 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant