KR20230017974A - 표시 장치 - Google Patents

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transistor
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이선화
이수진
장재용
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 화소를 포함한다. 제1 화소는 제1 전원 라인 및 제2 전원 라인 사이에 전기적으로 연결된 제1 발광 유닛을 포함한다. 제1 구동 트랜지스터는 제1 전원 라인과 제1 발광 유닛 사이에 전기적으로 연결되고 제1 데이터 라인으로부터 게이트 전극에 제공되는 제1 데이터 신호에 기초하여 제1 발광 유닛에 흐르는 전류를 제어한다. 제1 초기화 트랜지스터는 제1 구동 트랜지스터의 게이트 전극 및 제3 전원 라인 사이에 연결된다. 제1 스위칭 트랜지스터는 제1 발광 유닛의 제1 전극과 제1 서브 전원 라인 사이에 연결된다. 제1 발광 유닛은 복수의 발광 소자들을 포함한다. 제1 구동 트랜지스터는 제1 반도체 물질을 포함하고, 제1 초기화 트랜지스터는 제1 반도체 물질과 다른 제2 반도체 물질을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명의 실시예는 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
발광 유닛을 구성하는 발광 소자들이 화소 전극에 정상적으로 본딩되었지는 여부에 관한 검사가 용이하게 수행 가능한 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 표시 장치는 제1 화소를 포함하고, 상기 제1 화소는, 제1 전원 라인 및 제2 전원 라인 사이에 전기적으로 연결된 제1 발광 유닛; 상기 제1 전원 라인과 상기 제1 발광 유닛 사이에 전기적으로 연결되고 제1 데이터 라인으로부터 게이트 전극에 제공되는 제1 데이터 신호에 기초하여 상기 제1 발광 유닛에 흐르는 전류를 제어하는 제1 구동 트랜지스터; 상기 제1 구동 트랜지스터의 상기 게이트 전극 및 제3 전원 라인 사이에 연결되는 제1 초기화 트랜지스터; 및 상기 제1 발광 유닛의 제1 전극과 제1 서브 전원 라인 사이에 연결되는 제1 스위칭 트랜지스터를 포함한다. 상기 제1 발광 유닛은 복수의 발광 소자들을 포함한다. 상기 제1 구동 트랜지스터는 제1 반도체 물질을 포함하며, 상기 제1 초기화 트랜지스터는 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함한다.
일 실시예에 의하면, 상기 제1 구동 트랜지스터는 실리콘 반도체를 포함하고, 상기 제1 스위칭 트랜지스터는 산화물 반도체를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 서브 전원 라인은 상기 제3 전원 라인으로부터 전기적으로 분리될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 제2 화소를 더 포함하고, 상기 제2 화소는, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제2 발광 유닛; 상기 제1 전원 라인과 상기 제2 발광 유닛 사이에 전기적으로 연결되고 제2 데이터 라인으로부터 게이트 전극에 제공되는 제2 데이터 신호에 기초하여 상기 제2 발광 유닛에 흐르는 전류를 제어하는 제2 구동 트랜지스터; 상기 제2 구동 트랜지스터의 상기 게이트 전극 및 상기 제3 전원 라인 사이에 연결되는 제2 초기화 트랜지스터; 및 상기 제2 발광 유닛의 제1 전극과 제2 서브 전원 라인 사이에 연결되는 제2 스위칭 트랜지스터를 포함하며, 상기 제2 서브 전원 라인은 상기 제1 서브 전원 라인으로부터 전기적으로 분리될 수 있다.
일 실시예에 의하면, 상기 표시 장치는 전원 공급부를 더 포함하고, 상기 전원 공급부는, 제1 모드에서, 상기 제1 및 제2 서브 전원 라인들에 상호 동일한 전압을 인가하고, 상기 제1 모드와 다른 제2 모드에서, 상기 제1 및 제2 서브 전원 라인들에 상호 다른 테스트 신호들을 각각 인가할 수 있다.
일 실시예에 의하면, 상기 전원 공급부는, 상기 제2 모드에서, 상기 제1 및 제2 서브 전원 라인들에 상기 테스트 신호들을 순차적으로 인가할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 제3 화소를 더 포함하고, 상기 제3 화소는, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제3 발광 유닛; 상기 제1 전원 라인과 상기 제3 발광 유닛 사이에 전기적으로 연결되고 제3 데이터 라인으로부터 게이트 전극에 제공되는 제3 데이터 신호에 기초하여 상기 제3 발광 유닛에 흐르는 전류를 제어하는 제3 구동 트랜지스터; 상기 제3 구동 트랜지스터의 상기 게이트 전극 및 상기 제3 전원 라인 사이에 연결되는 제3 초기화 트랜지스터; 및 상기 제3 발광 유닛의 제1 전극과 제3 서브 전원 라인 사이에 연결되는 제3 스위칭 트랜지스터를 포함하며, 상기 제3 서브 전원 라인은 상기 제1 및 제2 서브 전원 라인들로부터 전기적으로 분리될 수 있다.
일 실시예에 의하면, 상기 제1 화소는 제1 색상으로 발광하고, 상기 제2 화소는 상기 제1 색상과 다른 제2 색상으로 발광하며, 상기 제3 화소는 상기 제1 및 제2 색상들과 다른 제3 색상으로 발광할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 제4 화소를 더 포함하고, 상기 제4 화소는, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제4 발광 유닛; 상기 제1 전원 라인과 상기 제4 발광 유닛 사이에 전기적으로 연결되고 제4 데이터 라인으로부터 게이트 전극에 제공되는 제4 데이터 신호에 기초하여 상기 제4 발광 유닛에 흐르는 전류를 제어하는 제4 구동 트랜지스터; 상기 제4 구동 트랜지스터의 상기 게이트 전극 및 상기 제3 전원 라인 사이에 연결되는 제4 초기화 트랜지스터; 및 상기 제4 발광 유닛의 제1 전극과 제4 서브 전원 라인 사이에 연결되는 제4 스위칭 트랜지스터를 포함하고, 상기 제4 데이터 라인은 상기 제1 및 제2 데이터 라인들로부터 전기적으로 분리되며, 상기 제4 서브 전원 라인은 상기 제1 서브 전원 라인과 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 제1 화소 및 상기 제4 화소는 제1 색상으로 발광할 수 있다.
일 실시예에 의하면, 평면도 상에서, 상기 제1 데이터 라인, 상기 제2 데이터 라인, 상기 제1 서브 전원 라인, 및 상기 제2 서브 전원 라인은 제1 방향으로 연장할 수 있다.
일 실시예에 의하면, 평면도 상에서, 상기 제2 데이터 라인은 상기 제1 서브 전원 라인과 부분적으로 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 발광 유닛은 상기 제1 발광 유닛의 상기 제1 전극 상에서 상호 등간격으로 이격되며 상호 병렬 연결된 제1 발광 소자들을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 발광 소자들 각각은, 상기 제1 발광 유닛의 상기 제1 전극 상에 순차 적층된 제2 반도체층; 활성층; 및 제1 반도체층을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 화소는, 상기 제1 발광 유닛의 상기 제1 전극 및 제4 전원 라인 사이에 연결되는 제1 바이패스 트랜지스터를 더 포함하며, 상기 제1 스위칭 트랜지스터의 게이트 전극은 상기 제1 서브 전원 라인에 연결될 수 있다.
일 실시예에 의하면, 상기 제1 바이패스 트랜지스터는 상기 제2 반도체 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 제1 화소를 포함하고, 상기 제1 화소는, 제1 전원 라인 및 제2 전원 라인 사이에 전기적으로 연결된 제1 발광 유닛; 상기 제1 전원 라인과 상기 제1 발광 유닛 사이에 전기적으로 연결되고 제1 데이터 라인으로부터 제공되는 제1 데이터 신호에 기초하여 상기 제1 발광 유닛에 흐르는 전류를 제어하는 제1 구동 트랜지스터; 및 상기 제1 발광 유닛의 제1 전극과 제1 서브 전원 라인 사이에 연결되며, 게이트 전극이 제1 서브 전원 라인에 연결되는, 제1 스위칭 트랜지스터를 포함한다. 상기 제1 구동 트랜지스터는 제1 반도체 물질을 포함하고, 상기 제1 스위칭 트랜지스터는 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함한다.
일 실시예에 의하면, 상기 제1 구동 트랜지스터는 실리콘 반도체를 포함하고, 상기 제1 스위칭 트랜지스터는 산화물 반도체를 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 제2 화소를 더 포함하고, 상기 제2 화소는, 상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제2 발광 유닛; 상기 제1 전원 라인과 상기 제2 발광 유닛 사이에 전기적으로 연결되고 제2 데이터 라인으로부터 제공되는 제2 데이터 신호에 기초하여 상기 제2 발광 유닛에 흐르는 전류를 제어하는 제2 구동 트랜지스터; 및 상기 제2 발광 유닛의 제1 전극과 제2 서브 전원 라인 사이에 연결되며, 게이트 전극이 제2 서브 전원 라인에 연결되는, 제2 스위칭 트랜지스터를 포함하며, 상기 제2 서브 전원 라인은 상기 제1 서브 전원 라인으로부터 전기적으로 분리될 수 있다.
일 실시예에 의하면, 평면도 상에서, 상기 제1 데이터 라인, 상기 제2 데이터 라인, 상기 제1 서브 전원 라인, 및 상기 제2 서브 전원 라인은 제1 방향으로 연장할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 표시 장치는, 발광 유닛(또는, 발광 소자)의 제1 전극(또는, 화소 전극)과 제1 서브 전원 라인 사이에 연결되어 전류 이동 경로를 형성하는 스위칭 트랜지스터를 포함할 수 있다. 따라서, 하나의 스위칭 트랜지스터만을 이용하여 발광 유닛에 대한 점등 검사(또는, 본딩 검사)가 용이하게 수행 가능할 수 있다.
또한, 제1 서브 전원 라인은 동일한 색상으로 발광하는 화소들에 전기적으로 연결되며, 다른 색상으로 발광하는 화소들에 연결된 제2 서브 전원 라인으로부터 전기적으로 분리될 수 있다. 따라서, 제1 및 제2 서브 전원 라인들을 이용하여 화소들에 대한 점등 검사(또는, 본딩 검사)가 색상별로 순차적으로 수행될 수 있으며, 화소들의 정상 발광 여부(또는, 정상 본딩 여부)가 보다 용이하게 확인될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 스캔 구동부의 일 실시예를 나타내는 도면이다.
도 3은 도 1의 표시 장치에 포함된 표시 패널의 일 실시예를 나타내는 회로도이다.
도 4는 도 3의 표시 패널에 포함된 화소의 일 실시예를 나타내는 회로도이다.
도 5는 제1 모드에서 도 4의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 6은 제2 모드에서 도 4의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 7은 제2 모드에서 도 4의 화소의 상태를 나타내는 회로도이다.
도 8a는 도 3의 표시 패널에 포함된 화소들을 개략적으로 나타내는 도면으로, 도 4에 도시된 화소 구동 회로를 기준으로 화소들을 상부에서 바라본 개략적인 평면도이다.
도 8b는 도 8a의 제11 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다.
도 9는 도 3의 표시 패널에 포함된 화소들을 개략적으로 나타내는 도면으로, 도 4에 도시된 발광 유닛을 기준으로 화소들을 상부에서 바라본 개략적인 평면도이다.
도 10은 도 8a 및 도 9의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 도면이다.
도 12는 도 9의 발광 유닛에 포함된 발광 소자들을 정렬하는 과정을 설명하는 도면이다.
도 13은 도 1의 표시 장치에 포함된 표시 패널의 다른 실시예를 나타내는 회로도이다.
도 14는 도 13의 표시 패널에 포함된 화소의 일 실시예를 나타내는 회로도이다.
도 15는 제2 모드에서 도 14의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 16은 도 13의 표시 패널에 포함된 화소들을 개략적으로 나타내는 도면으로, 도 14에 도시된 화소 구동 회로를 기준으로 화소들을 상부에서 바라본 개략적인 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
일부 실시예가 기능 블록, 유닛 및/또는 모듈과 관련하여 첨부된 도면에서 설명된다. 당업자는 이러한 블록, 유닛 및/또는 모듈이 논리 회로, 개별 구성 요소, 마이크로 프로세서, 하드 와이어 회로, 메모리 소자, 배선 연결, 및 기타 전자 회로에 의해 물리적으로 구현된다는 것을 이해할 것이다. 이는 반도체 기반 제조 기술 또는 기타 제조 기술을 사용하여 형성 될 수 있다. 마이크로 프로세서 또는 다른 유사한 하드웨어에 의해 구현되는 블록, 유닛 및/또는 모듈의 경우, 소프트웨어를 사용하여 프로그래밍 및 제어되어 본 발명에서 논의되는 다양한 기능을 수행할 수 있으며, 선택적으로 펌웨어 및/또는 또는 소프트웨어에 의해 구동될 수 있다. 또한, 각각의 블록, 유닛 및/또는 모듈은 전용 하드웨어에 의해 구현 될 수 있거나, 일부 기능을 수행하는 전용 하드웨어와 다른 기능을 수행하는 프로세서(예를 들어, 하나 이상의 프로그래밍된 마이크로 프로세서 및 관련 회로)의 조합으로 구현 될 수 있다. 또한, 일부 실시예에서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 상호 작용하는 둘 이상의 개별 블록, 유닛 및/또는 모듈로 물리적으로 분리 될 수도 있다. 또한, 일부 실시예서 블록, 유닛 및/또는 모듈은 본 발명의 개념의 범위를 벗어나지 않는 범주 내에서 물리적으로 더 복잡한 블록, 유닛 및/또는 모듈로 결합 될 수도 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 2는 도 1의 표시 장치에 포함된 스캔 구동부의 일 실시예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 표시 장치(1000)는 표시 패널(100), 스캔 구동부(200), 발광 구동부(300), 데이터 구동부(400), 및 전원 공급부(500), 타이밍 제어부(600)를 포함할 수 있다.
표시 패널(100)은 스캔 라인들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n), 발광 제어 라인들(E1 내지 En), 및 데이터 라인들(D1 내지 Dm)을 포함하고, 스캔 라인들(S11 내지 S1n, S21 내지 S2n, S31 내지 S3n, S41 내지 S4n), 발광 제어 라인들(E1 내지 En), 및 데이터 라인들(D1 내지 Dm)에 연결되는 화소(PX)를 포함할 수 있다(단, m, n은 1보다 큰 정수). 예를 들어, i번째 수평라인(또는, i번째 화소행) 및 제j 번째 수직라인(또는, j번째 화소열)에 위치하는 제1 화소(PX1)는 제1i 스캔 라인(S1i), 제2i 스캔 라인(S2i), 제3i 스캔 라인(S3i), 제4i 스캔 라인(S4i), 및 제j 데이터 라인(Dj)에 연결될 수 있다(단, i, j는 자연수). 또한, 제1 화소(PX1)는 제1 서브 전원 라인(PL_T1)(또는, 제1 테스트 전원 라인)에 연결될 수 있다. 예를 들어, i번째 수평라인(또는, i번째 화소행) 및 제j+1 번째 수직라인(또는, j+1번째 화소열)에 위치하는 제2 화소(PX2)는 제1i 스캔 라인(S1i), 제2i 스캔 라인(S2i), 제3i 스캔 라인(S3i), 제4i 스캔 라인(S4i), 및 제j+1 데이터 라인(Dj+1)에 연결될 수 있다. 또한, 제2 화소(PX2)는 제2 서브 전원 라인(PL_T2)(또는, 제2 테스트 전원 라인)에 연결될 수 있다. 제2 서브 전원 라인(PL_T2)은 제1 서브 전원 라인(PL_T1)으로부터 전기적으로 분리되거나 전기적으로 연결되지 않을 수 있다.
화소(PX)는 구동 트랜지스터와 복수의 스위칭 트랜지스터들을 포함할 수 있다. 화소(PX)는 전원 공급부(500)로부터 제1 구동 전원(VDD), 제2 구동 전원(VSS), 및 제1 초기화 전원(VINT1)의 전압들을 공급받을 수 있다. 제2 구동 전원(VSS)의 전압 레벨은 제1 구동 전원(VDD)의 전압 레벨보다 낮을 수 있다. 예를 들어, 제1 구동 전원(VDD)의 전압은 양(positive)의 전압이고, 제2 구동 전원(VSS)의 전압은 음(negative)의 전압일 수 있다. 제1 초기화 전원(VINT1)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 제1 초기화 전원(VINT1)의 전압에 의해 화소(PX)에 포함되는 구동 트랜지스터가 초기화될 수 있다. 제1 초기화 전원(VINT1)은 음의 전압일 수 있다.
또한, 화소(PX)는 전원 공급부(500)로부터 제1 및 제2 서브 전원 라인들(PL_T1, PL_T2)을 통해 제2 초기화 전원(VINT2)의 전압 또는 제1 및 제2 테스트 신호들(V_AINT1, V_AINT2)을 공급받을 수 있다. 제2 초기화 전원(VINT2)은 화소(PX)를 초기화하는 전원일 수 있다. 예를 들어, 제2 초기화 전원(VINT2)의 전압에 의해 화소(PX)에 포함되는 발광 소자가 초기화될 수 있다. 제2 초기화 전원(VINT2)은 음의 전압일 수 있다.
예를 들어, 제1 모드에서, 화소(PX)는 전원 공급부(500)로부터 제1 및 제2 서브 전원 라인들(PL_T1, PL_T2)을 통해 제2 초기화 전원(VINT2)의 전압을 공급받을 수 있다. 예를 들어, 제2 모드에서, 제1 화소(PX1)는 전원 공급부(500)로부터 제1 서브 전원 라인(PL_T1)을 통해 제1 테스트 신호(V_AINT1)를 공급받을 수 있다. 예를 들어, 제2 모드에서, 제2 화소(PX2)는 전원 공급부(500)로부터 제2 서브 전원 라인(PL_T2)을 통해 제2 테스트 신호(V_AINT2)를 공급받을 수 있다.
여기서, 제1 모드는 일반적인 영상을 표시하는 모드이며, 제2 모드는 화소(PX)가 정상적으로 발광하는지 여부를 검사하거나 화소(PX)의 특성을 측정하기 위한 모드(예를 들어, 점등 검사를 위한 모드)일 수 있다. 제1 및 제2 테스트 신호들(V_AINT1, V_AINT2) 각각은 화소(PX)를 주기적으로 발광 및 비발광시키는 신호일 수 있다. 예를 들어, 제1 및 제2 테스트 신호들(V_AINT1, V_AINT2) 각각은 구형파일 수 있으며, 화소(PX)를 발광시키는 전압과 화소(PX)를 비발광시키는 전압(또는, 화소(PX) 내 발광 소자의 문턱 전압보다 큰 전압과 작은 전압)을 교번하여 가질 수 있다.
본 발명의 실시예에서는 화소(PX)의 회로 구조에 대응하여 화소(PX)에 연결되는 신호선들은 다양하게 설정될 수 있다.
스캔 구동부(200)는 타이밍 제어부(600)로부터 제1 제어 신호(SCS)를 수신하고, 제1 제어 신호(SCS)에 기초하여 제1 스캔 라인들(S11 내지 S1n), 제2 스캔 라인들(S21 내지 S2n), 제3 스캔 라인들(S31 내지 S3n), 및 제4 스캔 라인들(S41 내지 S4n)로 각각 제1 스캔 신호, 제2 스캔 신호, 제3 스캔 신호, 및 제4 스캔 신호를 공급할 수 있다.
제1 내지 제4 스캔 신호들은 해당 스캔 신호들이 공급되는 트랜지스터의 타입에 상응하는 게이트-온 전압으로 설정될 수 있다. 트랜지스터는 게이트-온 전압에 응답하여 턴-온되거나 턴-온 상태로 설정될 수 있다. 예를 들어, PMOS(P-channel metal oxide semiconductor) 트랜지스터에 공급되는 스캔 신호의 게이트-온 전압은 논리 로우 레벨이고, NMOS(N-channel metal oxide semiconductor) 트랜지스터에 공급되는 스캔 신호의 게이트-온 전압은 논리 하이 레벨일 수 있다. 이하, "스캔 신호가 공급된다"는 의미는, 스캔 신호가 이에 의해 제어되는 트랜지스터를 턴-온시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
도 1에는 설명의 편의를 위해 스캔 구동부(200)는 단일 구성인 것으로 도시되었으나, 본 발명이 이에 한정되는 것은 아니다. 설계에 따라 스캔 구동부(200)는 제1 내지 제4 스캔 신호들 중 적어도 하나를 각각 공급하는 복수의 스캔 구동부들을 포함할 수 있다.
도 2를 참조하면, 스캔 구동부(200)는 제1 스캔 구동부(220), 제2 스캔 구동부(240), 제3 스캔 구동부(260), 및 제4 스캔 구동부(280)를 포함할 수 있다.
제1 제어 신호(SCS)는 제1 내지 제4 스캔 시작 신호들(FLM1 내지 FLM4) 및 클럭 신호들을 포함할 수 있다. 제1 내지 제4 스캔 시작 신호들(FLM1 내지 FLM4)은 제1 내지 제4 스캔 구동부들(220, 240, 260, 280)에 각각 공급될 수 있다. 제1 내지 제4 스캔 시작 신호들(FLM1 내지 FLM4) 각각의 펄스 폭, 및 공급 타이밍 등은 화소(PX)의 구동 조건 및 프레임 주파수에 따라 결정될 수 있다.
제1 내지 제4 스캔 구동부들(220 내지 280)은 제1 내지 제4 스캔 시작 신호들(FLM1 내지 FLM4)에 기초하여 제1 내지 제4 스캔 신호들을 각각 출력할 수 있다. 제1 스캔 구동부(220)는 제1 스캔 시작 신호(FLM1)에 응답하여 제1 스캔 라인들(S11 내지 S1n)로 제1 스캔 신호를 순차적으로 공급할 수 있다. 제2 스캔 구동부(240)는 제2 스캔 시작 신호(FLM2)에 응답하여 제2 스캔 라인들(S21 내지 S2n)로 제2 스캔 신호를 순차적으로 공급할 수 있다. 제3 스캔 구동부(260)는 제3 스캔 시작 신호(FLM3)에 응답하여 제3 스캔 라인들(S31 내지 S3n)로 제3 스캔 신호를 순차적으로 공급할 수 있다. 제4 스캔 구동부(280)는 제4 스캔 시작 신호(FLM4)에 응답하여 제4 스캔 라인들(S41 내지 S4n)로 제4 스캔 신호를 순차적으로 공급할 수 있다.
제1 내지 제4 스캔 구동부들(220, 240, 260, 280) 각각은 클럭 신호들을 이용하여 펄스 형태의 스캔 시작 신호(즉, 제1 내지 제4 스캔 시작 신호들(FLM1 내지 FLM4) 중 대응되는 스캔 시작 신호)를 순차적으로 쉬프트하여 펄스 형태의 스캔 신호를 순차적으로 생성 및 출력하는 쉬프트 레지스터(shift register)로 구현될 수 있다.
다시 도 1을 참조하면, 발광 구동부(300)는 제2 제어 신호(ECS)에 기초하여 발광 제어 라인들(E1 내지 En)로 발광 제어 신호를 공급할 수 있다. 예를 들어, 발광 제어 신호는 발광 제어 라인들(E1 내지 En)로 순차적으로 공급될 수 있다.
발광 제어 신호는 게이트 오프 전압(예를 들어, 논리 하이 레벨)으로 설정될 수 있다. 발광 제어 신호를 수신하는 트랜지스터는 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온 상태로 설정될 수 있다. 이하, "발광 제어 신호가 공급된다"는 의미는, 발광 제어 신호가 이에 의해 제어되는 트랜지스터를 턴-오프시키는 논리 레벨로 공급되는 것으로 이해될 수 있다.
제2 제어 신호(ECS)는 발광 시작 신호 및 클럭 신호들을 포함하고, 발광 구동부(300)는 클럭 신호들을 이용하여 펄스 형태의 발광 시작 신호를 순차적으로 쉬프트하여 펄스 형태의 발광 제어 신호를 순차적으로 생성 및 출력하는 쉬프트 레지스터로 구현될 수 있다.
데이터 구동부(400)는 타이밍 제어부(600)로부터 제3 제어 신호(DCS)및 영상 데이터(RGB)를 수신할 수 있다. 데이터 구동부(400)는 디지털 형식의 영상 데이터(RGB)를 아날로그 데이터 신호(즉, 데이터 신호)로 변환할 수 있다. 데이터 구동부(400)는 제3 제어 신호(DCS)에 대응하여 데이터 라인들(D1 내지 Dm)로 데이터 신호를 공급할 수 있다. 이때, 데이터 라인들(D1 내지 Dm)로 공급되는 데이터 신호는 제4 스캔 라인들(S41 내지 S4n)로 공급되는 제4 스캔 신호와 동기되도록 공급될 수 있다.
제3 제어 신호(DCS)는 유효 데이터 신호의 출력을 지시하는 로드 신호(또는, 데이터 인에이블 신호), 수평 시작 신호, 데이터 클럭 신호 등을 포함할 수 있다. 예를 들어, 데이터 구동부(400)는 데이터 클럭 신호에 동기하여 수평 시작 신호를 쉬프트시켜 샘플링 신호를 생성하는 쉬프트 레지스터, 샘플링 신호에 응답하여 영상 데이터(RGB)를 래치하는 래치, 래치된 영상 데이터(예를 들어, 디지털 형태의 데이터)를 아날로그 형태의 데이터 신호들로 변환하는 디지털-아날로그 컨버터(또는, 디코더), 및 데이터 신호들을 데이터 라인들(DL1 내지 DLm)에 출력하는 버퍼들(또는, 증폭기들)을 포함할 수 있다.
전원 공급부(500)는 화소(PX)의 구동을 위한 제1 구동 전원(VDD)의 전압 및 제2 구동 전원(VSS)의 전압을 표시 패널(100)에 공급할 수 있다. 또한, 전원 공급부(500)는 제1 초기화 전원(VINT1)의 전압을 표시 패널(100)에 공급할 수 있다. 전원 공급부(500)는 전원 관리 집적회로(Power management IC; PMIC)로 구현될 수 있다.
실시예들에서, 제1 모드에서, 전원 공급부(500)는 제1 및 제2 서브 전원 라인들(PL_T1, PL_T2)에 제2 초기화 전원(VINT2)의 전압을 공급할 수 있다. 또한, 제1 모드와 다른 제2 모드에서, 전원 공급부(500)는 제1 및 제2 서브 전원 라인들(PL_T1, PL_T2)에 제1 및 제2 테스트 신호들(V_AINT1, V_AINT2)을 각각 공급할 수 있다.
일 실시예에서, 제1 테스트 신호(V_AINT1)의 최대 전압 레벨(또는, 최소 전압 레벨)은 제2 테스트 신호(V_AINT2)의 최대 전압 레벨(또는, 최소 전압 레벨)과 다를 수 있다. 예를 들어, 제1 화소(PX1) 및 제2 화소(PX2)가 상호 다른 색상들로 발광하는 경우, 제1 테스트 신호(V_AINT1)는 제1 색으로 발광하는 제1 화소(PX1)의 최대 휘도 또는 제1 화소(PX1) 내 발광 소자의 문턱 전압에 대응하는 전압을 가지며, 제2 테스트 신호(V_AINT2)는 제2 색으로 발광하는 제2 화소(PX2)의 최대 휘도 또는 제2 화소(PX2) 내 발광 소자의 문턱 전압에 대응하는 전압을 가질 수 있다.
타이밍 제어부(600)는 소정의 인터페이스를 통해 AP(Application Processor)와 같은 호스트 시스템으로부터 입력 영상 데이터(IRGB) 및 제어 신호들(Sync, DE)을 공급받을 수 있다.
타이밍 제어부(600)는 입력 영상 데이터(IRGB), 동기 신호(Sync, 예를 들어, 수직 동기신호, 수평 동기신호, 등), 데이터 인에이블 신호(DE) 및 클럭 신호 등에 기초하여 제1 제어 신호(SCS), 제2 제어 신호(ECS), 제3 제어 신호(DCS), 및 제4 제어 신호(PCS)를 생성할 수 있다. 제1 제어 신호(SCS)는 스캔 구동부(200)로 공급되고, 제2 제어 신호(ECS)는 발광 구동부(300)로 공급되며, 제3 제어 신호(DCS)는 데이터 구동부(400)로 공급되고, 제4 제어 신호(PCS)는 전원 공급부(500)로 공급될 수 있다. 타이밍 제어부(600)는 표시 패널(100) 내 화소(PX)의 배열에 대응하여 입력 영상 데이터(IRGB)를 재정렬하여 영상 데이터(RGB)(또는, 프레임 데이터)를 생성할 수 있다.
한편, 스캔 구동부(200), 발광 구동부(300), 데이터 구동부(400), 전원 공급부(500), 및 타이밍 제어부(600) 중 적어도 하나는 표시 패널(100)에 형성되거나, 집적 회로로 구현되어 테이프 캐리어 패키지 형태로 표시 패널(100)에 연결될 수 있다. 또한, 스캔 구동부(200), 발광 구동부(300), 데이터 구동부(400), 전원 공급부(500), 및 타이밍 제어부(600) 중 적어도 2개는 하나의 집적회로로 구현될 수도 있다. 예를 들어, 데이터 구동부(400) 및 타이밍 제어부(600)는 하나의 집적 회로로 구현될 수도 있다.
도 3은 도 1의 표시 장치에 포함된 표시 패널의 일 실시예를 나타내는 회로도이다.
도 1 및 도 3을 참조하면, 표시 패널(100)은 데이터 라인들(D1 내지 Dm), 서브 전원 라인들(PL_T1 내지 PL_Tm), 공통 전원 라인들(PLC1 내지 PLC3), 및 화소들(PX11 내지 PXnm)을 포함할 수 있다. 데이터 라인들(D1 내지 Dm), 서브 전원 라인들(PL_T1 내지 PL_Tm), 및 화소들(PX11 내지 PXnm)은 영상이 표시되는 표시 영역에 위치할 수 있으며, 공통 전원 라인들(PLC1 내지 PLC3)은 영상이 표시되지 않는 비표시 영역에 위치할 수 있다.
데이터 라인들(D1 내지 Dm) 및 서브 전원 라인들(PL_T1 내지 PL_Tm)은 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 배열될 수 있다. 공통 전원 라인들(PLC1 내지 PLC3)은 제1 방향(DR1)으로 연장하며, 서브 전원 라인들(PL_T1 내지 PL_Tm) 중 적어도 하나와 연결(또는, 전기적으로 연결)될 수 있다.
달리 말해, 서브 전원 라인들(PL_T1 내지 PL_Tm)은 공통 전원 라인들(PLC1 내지 PCL3) 중 하나에 연결될 수 있다. 예를 들어, 제1 서브 전원 라인(PL_T1)은 제1 공통 전원 라인(PLC1)에 연결될 수 있다. 제2 서브 전원 라인(PL_T2)은 제2 공통 전원 라인(PLC2)에 연결될 수 있다. 제3 서브 전원 라인(PL_T3)은 제3 공통 전원 라인(PLC3)에 연결될 수 있다. 제m-2 서브 전원 라인(PL_Tm-2)은 제1 공통 전원 라인(PLC1)에 연결될 수 있다. 제m-1 서브 전원 라인(PL_Tm-1)은 제2 공통 전원 라인(PLC2)에 연결될 수 있다. 제m 서브 전원 라인(PL_Tm)은 제3 공통 전원 라인(PLC3)에 연결될 수 있다. 예를 들어, 3(x-1)+1번째 서브 전원 라인은 제1 공통 전원 라인(PLC1)에 연결되고(단, x는 양의 정수), 3(x-1)+2번째 서브 전원 라인은 제2 공통 전원 라인(PLC2)에 연결되며, 3x번째 서브 전원 라인은 제3 공통 전원 라인(PLC3)에 연결될 수 있다.
화소들(PX11 내지 PXnm)은 데이터 라인들(D1 내지 Dm) 중 하나와 서브 전원 라인들(PL_T1 내지 PL_Tm) 중 하나에 연결(또는, 전기적으로 연결)될 수 있다. 예를 들어, 첫번째 수직라인(또는, 첫번째 화소열)에 위치하는 제11 내지 제n1 화소들(PX11 내지 PXn1) 각각은 제1 데이터 라인(D1) 및 제1 서브 전원 라인(PL_T1)에 연결될 수 있다. 두번째 수직라인(또는, 두번째 화소열)에 위치하는 제12 내지 제n2 화소들(PX12 내지 PXn2) 각각은 제2 데이터 라인(D2) 및 제2 서브 전원 라인(PL_T2)에 연결될 수 있다. 세번째 수직라인(또는, 세번째 화소열)에 위치하는 제13 내지 제n3 화소들(PX13 내지 PXn3) 각각은 제3 데이터 라인(D3) 및 제3 서브 전원 라인(PL_T3)에 연결될 수 있다. m번째 수직라인(또는, m번째 화소열)에 위치하는 제1m 내지 제nm 화소들(PX1m 내지 PXnm) 각각은 제m 데이터 라인(Dm) 및 제m 서브 전원 라인(PL_Tm)에 연결될 수 있다.
실시예들에서, 첫번째 수직라인(또는, 첫번째 화소열)에 위치하는 제11 내지 제n1 화소들(PX11 내지 PXn1) 및 m-2번째 수직라인(또는, m-2번째 화소열)에 위치하는 제1m-2 내지 제nm-2 화소들(PX1m-2 내지 PXnm-2)은 제1 색으로 발광하고, 두번째 수직라인(또는, 두번째 화소열)에 위치하는 제12 내지 제n2 화소들(PX12 내지 PXn2) 및 m-1번째 수직라인(또는, m-1번째 화소열)에 위치하는 제1m-1 내지 제nm-1 화소들(PX1m-1 내지 PXnm-1)은 제2 색으로 발광하며, 세번째 수직라인(또는, 세번째 화소열)에 위치하는 제13 내지 제n3 화소들(PX13 내지 PXn3) 및 m번째 수직라인(또는, m번째 화소열)에 위치하는 제1m 내지 제nm 화소들(PX1m 내지 PXnm)은 제3 색으로 발광할 수 있다. 제1 색, 제2 색, 및 제3 색은 상호 다르며, 예를 들어, 제1 색은 적색이고, 제2 색은 녹색이며, 제3 색은 청색일 수 있다.
일 실시예에서, 공통 전원 라인들(PLC1 내지 PLC3)에는 제2 모드에서 테스트 신호들(V_AINT1 내지 V_AINT3)이 제공될 수 있다. 예를 들어, 제1 공통 전원 라인(PLC1)에는 제1 테스트 신호(V_AINT1)가 제공될 수 있다. 이 경우, 제1 색으로 발광하는 제1 색 화소들(예를 들어, 제11 내지 제n1 화소들(PX11 내지 PXn1) 및 제1m-2 내지 제nm-2 화소들(PX1m-2 내지 PXnm-2))에 제1 테스트 신호(V_AINT1)가 제공되고, 제1 색 화소들에 대한 점등 검사가 수행될 수 있다. 예를 들어, 제2 공통 전원 라인(PLC2)에는 제2 테스트 신호(V_AINT2)가 제공될 수 있다. 이 경우, 제2 색으로 발광하는 제2 색 화소들(예를 들어, 제12 내지 제n2 화소들(PX12 내지 PXn2) 및 제1m-1 내지 제nm-1 화소들(PX1m-1 내지 PXnm-1))에 제2 테스트 신호(V_AINT2)가 제공되고, 제2 색 화소들에 대한 점등 검사가 수행될 수 있다. 예를 들어, 제3 공통 전원 라인(PLC3)에는 제3 테스트 신호(V_AINT3)가 제공될 수 있다. 이 경우, 제3 색으로 발광하는 제3 색 화소들(예를 들어, 제13 내지 제n3 화소들(PX13 내지 PXn3) 및 제1m 내지 제nm 화소들(PX1m 내지 PXnm))에 제3 테스트 신호(V_AINT3)가 제공되고, 제3 색 화소들에 대한 점등 검사가 수행될 수 있다.
한편, 도 3에서 3개의 공통 전원 라인들(PLC1 내지 PLC3)만이 도시되었으나, 이는 예시적인 것으로, 공통 전원 라인들(PLC1 내지 PLC3)의 개수가 이에 한정되는 것은 아니다. 예를 들어, 화소들(PX11 내지 PXnm)이 4 종류의 화소들(예를 들어, 제1 내지 제4 색 화소들)을 포함하는 경우, 표시 패널(100)은 4개의 공통 전원 라인들(예를 들어, 제1 내지 제4 색 화소들을 위한 테스트 신호들이 각각 제공되는 공통 전원 라인들)을 포함할 수 있다. 이 경우, 4개의 공통 전원 라인들은 서브 전원 라인들(PL_T1 내지 PL_Tm)을 통해 대응되는 화소들(예를 들어, 테스트 신호에 대응되는 색상으로 발광하는 화소들)에 각각 연결될 수 있다.
도 4는 도 3의 표시 패널에 포함된 화소의 일 실시예를 나타내는 회로도이다. 도 3의 표시 패널(100)에 포함된 화소들(PX11 내지 PXnm)은 상호 실질적으로 동일하므로, 도 4에서는 설명의 편의를 위하여 i번째 수평라인(또는 i번째 화소행)에 위치되며 제j 데이터 라인(Dj)과 접속된 제ij 화소(PXij)가 도시되었다.
도 1 내지 도 4를 참조하면, 제ij 화소(PXij)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 제ij 화소(PXij)는 발광 유닛(EMU)을 구동하기 위한 화소 구동 회로(PXC)(또는, 화소 회로)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 구동 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 전기적으로 연결된 제1 전극(ELT1)(또는, 제1 화소 전극)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 전기적으로 연결된 제2 전극(ELT2)(또는, 제2 화소 전극)과, 상기 제1 및 제2 전극들(ELT1, ELT2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극일 수 있고, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
일 실시예에서, 발광 소자(LD)는 무기 물질로 형성되는 무기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자(LD)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 또 다른 실시예에서, 발광 소자(LD)는 무기 물질 및 유기 물질이 복합적으로 구성된 발광 소자일 수도 있다.
일 실시예에서, 발광 유닛(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 전극(ELT1)을 통해 제1 구동 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ELT2)을 통해 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위들(또는, 전압 레벨들)을 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 제ij 화소(PXij)의 발광 기간 동안 발광 소자(LD)들의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 제ij 화소(PXij)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자(LD)들은 해당 화소 구동 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 구동 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 동일한 방향으로 연결된 발광 소자(LD)들에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 구동 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는, 구동 트랜지스터)의 제1 전극은 제1 노드(N1)에 접속되고(또는, 전기적으로 연결되고), 제1 트랜지스터(T1)의 제2 전극은 제2 노드(N2)에 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제3 노드(N3)에 접속될 수 있다. 제1 트랜지스터(T1)는 제3 노드(N3)의 전압(또는, 제j 데이터 라인(Dj)으로부터 게이트 전극에 제공되는 데이터 신호)에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2)(또는, 기록 트랜지스터)는 제j 데이터 라인(Dj)과 제1 노드(N1) 사이에 접속될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 제4i 스캔 라인(S4i)에 접속될 수 있다. 제2 트랜지스터(T2)는 제4i 스캔 라인(S4i)으로 제4 스캔 신호가 공급될 때 턴-온되어 제j 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)(또는, 보상 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제2 노드)(N2))과 제1 트랜지스터(T1)의 게이트 전극(즉, 제3 노드(N3)) 사이에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2i 스캔 라인(S2i)에 접속될 수 있다. 제3 트랜지스터(T3)는 제2i 스캔 라인(S2i)으로 제2 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 게이트 전극(또는, 제2 노드(N2)와 제3 노드(N3))을 전기적으로 연결시킬 수 있다. 즉, 제2 스캔 신호에 의해 제1 트랜지스터(T1)의 제2 전극(예를 들어, 드레인 전극)과 제1 트랜지스터(T1)의 게이트 전극이 연결되는 타이밍이 제어될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)(또는, 초기화 트랜지스터)는 제3 노드(N3)와 제1 초기화 전원(VINT1)(또는, 제1 초기화 전원(VINT1)이 인가되는 제3 전원 라인(PL3)) 사이에 접속될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제3i 스캔 라인(S3i)에 접속될 수 있다. 제4 트랜지스터(T4)는 제3i 스캔 라인(S3i)으로 제3 스캔 신호가 공급될 때 턴-온되어 제1 초기화 전원(VINT1)의 전압을 제3 노드(N3)로 공급할 수 있다. 제4 트랜지스터(T4)의 턴-온에 의해 제1 트랜지스터(T1)의 게이트 전압이 제1 초기화 전원(VINT1) 의 전압으로 초기화될 수 있다. 제1 초기화 전원(VINT1)이 인가되는 제3 전원 라인(PL3)에 화소들(PX11 내지 PXnm)이 공통적으로 연결될 수 있다.
제5 트랜지스터(T5)(또는, 제1 발광 트랜지스터)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 제i 발광 제어 라인(Ei)에 접속될 수 있다. 제5 트랜지스터(T5)는 제i 발광 제어 라인(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)(또는, 제2 발광 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제2 노드(N2))과 발광 유닛(EMU)의 제1 전극(ELT1)(즉, 제4 노드(N4)) 사이에 접속될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 제i 발광 제어 라인(Ei)에 접속될 수 있다. 제6 트랜지스터(T6)는 제5 트랜지스터(T5)와 실질적으로 동일하게 동작할 수 있다.
도 3에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 동일한 제i 발광 제어 라인(Ei)에 접속된 것으로 도시되어 있으나, 이는 예시적인 것으로, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 서로 다른 발광 제어 신호가 공급되는 발광 제어 라인들에 각각 접속될 수도 있다.
제7 트랜지스터(T7)(또는, 스위칭 트랜지스터, 바이패스 트랜지스터)는 발광 유닛(EMU)의 제1 전극(ELT1)(즉, 제4 노드(N4))과 제j 서브 전원 라인(PL_Tj) 사이에 접속될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제1i 스캔 라인(S1i)에 접속될 수 있다. 제7 트랜지스터(T7)는 제1i 스캔 라인(S1i)으로 제1 스캔 신호가 공급될 때 턴-온되어 발광 유닛(EMU)의 제1 전극(ELT1)과 제j 서브 전원 라인(PL_Tj)을 연결시킬 수 있다.
일 실시예에서, 제j 서브 전원 라인(PL_Tj)에는 제k 테스트 신호(V_AINTk) 또는 제2 초기화 전원(VINT2)의 전압이 인가될 수 있다(단, k는 양의 정수). 여기서, 제k 테스트 신호(V_AINTk)는 도 3을 참조하여 설명한 테스트 신호들(V_AINT1 내지 V_AINT3) 중 하나일 수 있다.
예를 들어, 제1 모드에서, 제j 서브 전원 라인(PL_Tj)에는 제2 초기화 전원(VINT2)의 전압이 인가될 수 있다. 이 경우, 발광 유닛(EMU)의 제1 전극(ELT1)으로 제2 초기화 전원(VINT2)의 전압이 공급되고, 발광 소자(LD)의 기생 커패시터가 방전될 수 있다. 기생 커패시터에 충전된 잔류 전압이 방전(제거)됨에 따라 의도치 않은 미세 발광이 방지될 수 있다. 따라서, 화소(PX)의 블랙 표현 능력이 향상될 수 있다. 제2 초기화 전원(VINT2)의 전압이 발광 소자(LD)의 문턱 전압과 제2 구동 전원(VSS)의 전압을 합한 값보다 낮도록, 제2 초기화 전원(VINT2)의 전압이 설정될 수 있다. 다만, 이는 예시적인 것으로서, 제1 초기화 전원(VINT1)의 전압과 제2 초기화 전원(VINT2)의 전압은 다양하게 설정될 수 있으며, 일 예로 제1 초기화 전원(VINT1)의 전압과 제2 초기화 전원(VINT2)의 전압은 실질적으로 동일할 수도 있다.
예를 들어, 제2 모드에서, 제j 서브 전원 라인(PL_Tj)에는 제k 테스트 신호(V_AINTk)가 인가될 수 있다. 제7 트랜지스터(T7)가 턴-온된 경우, 또한, 제k 테스트 신호(V_AINTk)의 전압 레벨이 발광 소자(LD)의 문턱 전압보다 큰 경우, 제j 서브 전원 라인(PL_Tj), 제7 트랜지스터(T7), 발광 유닛(EMU), 및 제2 전원 라인(PL2)을 경유하는, 전류 이동 경로가 형성될 수 있다. 이 경우, 제k 테스트 신호(V_AINTk)에 응답하여 발광 유닛(EMU)(또는, 발광 소자(LD))은 발광 및/또는 비발광할 수 있으며, 발광 유닛(EMU)의 발광 상태 및/또는 비발광 상태에 기초하여 제ij 화소(PXij)의 정상 발광 여부 또는 제ij 화소(PXij)의 특성이 확인될 수 있다. 예를 들어, 제j 서브 전원 라인(PL_Tj)으로부터 제7 트랜지스터(T7)를 통해 발광 유닛(EMU)에 흐르는 전류의 변화에 기초하여 발광 유닛(EMU)(또는, 발광 소자(LD))의 정상 발광 여부 또는 발광 유닛(EMU) 내 발광 소자(LD)가 제1 전극(ELT1)에 정상적으로 본딩되었는지 여부가 확인될 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제3 노드(N3) 사이에 형성되거나 접속될 수 있다. 스토리지 커패시터(Cst)는 제3 노드(N3)에 인가된 전압을 저장할 수 있다.
한편, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 폴리실리콘 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 액티브층(또는, 채널)으로서 LTPS(low teTperature poly-silicon) 공정을 통해 형성된 폴리실리콘 반도체층을 포함할 수 있다. 또한, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 P형 트랜지스터(예를 들어, PMOS 트랜지스터)일 수 있다. 이에 따라, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 턴-온시키는 게이트-온 전압은 논리 로우 레벨일 수 있다. 폴리실리콘 반도체 트랜지스터는 빠른 응답 속도의 장점이 있으므로, 빠른 스위칭이 요구되는 스위칭 소자에 적용될 수 있다.
제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 N형 산화물 반도체 트랜지스터(예를 들어, NMOS 트랜지스터)일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있다. 이에 따라, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 턴-온시키는 게이트-온 전압은 논리 하이 레벨일 수 있다. 산화물 반도체 트랜지스터는 저온 공정이 가능하며, 폴리실리콘 반도체 트랜지스터에 비하여 낮은 전하 이동도를 갖는다. 즉, 산화물 반도체 트랜지스터는 오프 전류 특성이 우수하다. 따라서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 산화물 반도체 트랜지스터로 형성하면 저주파수 구동에 따른 누설전류를 최소화할 수 있고, 이에 따라 표시품질을 향상시킬 수 있다.
다만, 제1 내지 제7 트랜지스터들(T1 내지 T7)이 이에 제한되는 것은 아니며, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7) 중 적어도 하나가 산화물 반도체 트랜지스터로 형성되거나, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4) 중 적어도 하나가 폴리실리콘 반도체 트랜지스터로 형성될 수도 있다.
도 5는 제1 모드에서 도 4의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다. 도 5에는 한 프레임 기간 동안 도 4의 화소에 공급되는 신호들이 도시되었다.
도 1 내지 도 5를 참조하면, 프레임 주파수를 제어하는 가변 주파수 구동에서, 하나의 프레임 기간(FP)(또는, 프레임)은 비발광 기간(NEP) 및 발광 기간(EP)을 포함할 수 있다. 발광 제어 신호(EMi)가 논리 로우 레벨을 갖는 기간은 발광 기간(EP)일 수 있고, 발광 기간(EP) 이외의 기간은 비발광 기간(NEP)일 수 있다. 비발광 기간(NEP)은 출력 영상에 대응하는 데이터 신호가 제ij 화소(PXij)(또는, 화소들(PX11 내지 PXnm), 도 3 참고)에 기입되는 기간을 포함할 수 있다.
제1 스캔 신호(GBi)는 발광 소자(LD)를 초기화시키기 위한 신호일 수 있다. 예를 들어, 제1 스캔 신호(GBi)에 의해 제7 트랜지스터(T7)가 턴-온되면, 제2 초기화 전원(VINT2)의 전압이 제4 노드(N4)로 공급될 수 있다.
본 발명의 실시예들에 따른 표시 장치(1000, 도 1 참고)는, 제7 트랜지스터(T7)를 이용하여 주기적으로 발광 유닛(EMU)의 제1 전극(ELT1)(또는, 애노드 전극)에 제2 초기화 전원(VINT2)의 전압을 인가할 수 있다. 발광 유닛(EMU)의 제1 전극(ELT1)에 제2 초기화 전원(VINT2)의 전압이 공급되면, 발광 소자(LD)의 기생 커패시터에 충전된 잔류 전압이 방전(제거)되어, 의도치 않은 미세 발광이 방지될 수 있다.
N형 트랜지스터인 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 각각 공급되는 제2 스캔 신호(GCi) 및 제3 스캔 신호(GIi)의 게이트-온 전압은 논리 하이 레벨이다. P형 트랜지스터인 제2 트랜지스터(T2), 및 제7 트랜지스터(T7)로 각각 공급되는 제4 스캔 신호(GWi) 및 제1 스캔 신호(GBi)의 게이트-온 전압은 논리 로우 레벨이다. 제1 내지 제4 스캔 신호들(GBi, GCi, GIi, GWi)은 각각 도 2의 제1 내지 제4 스캔 구동부들(220, 240, 260, 280)로부터 공급될 수 있다.
비발광 기간(NEP) 동안 제i 발광 제어 라인(Ei)으로 제i 발광 제어 신호(EMi)가 공급될 수 있다. 이에 따라, 비발광 기간(NEP) 동안 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 턴-오프될 수 있다. 비발광 기간(NEP)은 제1 내지 제5 기간들(P1 내지 P5)을 포함할 수 있다.
제1 기간(P1)에 스캔 구동부(200)는 제2i 스캔 라인(S2i)으로 제2 스캔 신호(GCi)를 공급하고, 제1i 스캔 라인(S1i)으로 제1 스캔 신호(GBi)를 공급할 수 있다. 제1 스캔 신호(GBi)에 응답하여 제7 트랜지스터(T7)가 턴-온되고, 제j 서브 전원 라인(PL_Tj)에 인가되는 제2 초기화 전원(VINT2)의 전압에 의해 발광 소자(LD)의 기생 커패시터가 방전될 수 있다.
일 실시예에서, 제2 스캔 신호(GCi)가 공급된 후에 제1 스캔 신호(GBi)가 공급될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 제2 스캔 신호(GCi)와 제1 스캔 신호(GBi)는 동시에 공급될 수도 있다. 실시예에 따라, 제1 기간(P1)에서 제2 스캔 신호(GCi) 및 제1 스캔 신호(GBi)의 공급은 생략될 수도 있다.
이후, 제2 기간(P2)에 스캔 구동부(200)는 제3i 스캔 라인(S3i)으로 제3 스캔 신호(GIi)를 공급할 수 있다. 제3 스캔 신호(GIi)에 의해 제4 트랜지스터(T4)가 턴-온될 수 있다. 제4 트랜지스터(T4)가 턴-온되면 제1 트랜지스터(T1)의 게이트 전극으로 제1 초기화 전원(VINT1)의 전압이 공급될 수 있다. 즉, 제2 기간(P2)에는 제1 트랜지스터(T1)의 게이트 전압이 제1 초기화 전원(VINT1)의 전압에 기초하여 초기화될 수 있다.
이후, 제3 기간(P3)에 스캔 구동부(200)는 제2i 스캔 라인(S2i)으로 제2 스캔 신호(GCi)를 공급할 수 있다. 제2 스캔 신호(GCi)에 응답하여 제3 트랜지스터(T3)가 다시 턴-온될 수 있다. 제3 기간(P3)에서 스캔 구동부(200)는 제2 스캔 신호(GCi)의 일부에 중첩하여 제4i 스캔 라인(S4i)으로 제4 스캔 신호(GWi)를 공급할 수 있다. 제4 스캔 신호(GWi)에 의해 제2 트랜지스터(T2)가 턴-온되고, 데이터 신호가 제1 노드(N1)로 제공될 수 있다.
이때, 턴-온된 제3 트랜지스터(T3)에 의해 제1 트랜지스터(T1)는 다이오드 형태로 접속되며, 데이터 신호 기입 및 문턱 전압 보상이 수행될 수 있다. 제4 스캔 신호(GWi)의 공급이 중단된 후에도 제2 스캔 신호(GCi)의 공급이 유지되므로, 충분한 시간 동안 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다.
이후, 제4 기간(P4)에 스캔 구동부(200)는 제1i 스캔 라인(S1i)으로 제1 스캔 신호(GBi)를 다시 공급할 수 있다. 따라서, 제7 트랜지스터(T7)가 턴-온될 수 있다. 제3 기간(P3)에서의 문턱 전압 보상에 의해 제1 트랜지스터(T1)의 게이트 전압과 소스 전압(및 드레인 전압)의 전압차가 감소하고, 제1 트랜지스터(T1)의 특성이 변화하며, 발광 기간(EP)에서의 구동 전류가 증가하거나 블랙 계조의 들뜸이 시인될 수 있다. 이러한 특성 변화를 방지하기 위해, 제4 기간(P4)에 제7 트랜지스터(T7)가 턴-온될 수 있다.
제4 기간(P4)과 발광 기간(EP) 사이에 제1 내지 제4 스캔 신호들(GBi, GCi, GIi, GWi)이 공급되지 않는 제5 기간(P5)이 삽입될 수 있다.
도 6은 제2 모드에서 도 4의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다. 도 7은 제2 모드에서 도 4의 화소의 상태를 나타내는 회로도이다.
도 1 내지 도 7을 참조하면, 제2 모드에서 스캔 구동부(200)는 제i 발광 제어 라인(Ei)으로 제i 발광 제어 신호(EMi)(즉, 논리 하이 레벨(HIGH)의 제i 발광 제어 신호(EMi))를 공급할 수 있다. 이 경우, 논리 하이 레벨(HIGH)의 제i 발광 제어 신호(EMi)에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프될 수 있다.
또한, 제2 모드에서 스캔 구동부(200)는, 제2i 스캔 라인(S2i)으로 논리 로우 레벨(LOW)의 제2 스캔 신호(GCi)를 공급하고, 제3i 스캔 라인(S3i)으로 논리 로우 레벨(LOW)의 제3 스캔 신호(GIi)를 공급하며, 제4i 스캔 라인(S4i)으로 논리 하이 레벨(HIGH)의 제4 스캔 신호(GWi)를 공급할 수 있다. 이 경우, 논리 로우 레벨(LOW)의 제2i 스캔 라인(S2i)에 응답하여 제3 트랜지스터(T3)가 턴-오프되고, 논리 로우 레벨(LOW)의 제3 스캔 신호(GIi)에 응답하여 제4 트랜지스터(T4)가 턴-오프되며, 논리 하이 레벨(HIGH)의 제4 스캔 신호(GWi)에 응답하여 제2 트랜지스터(T2)가 턴-오프될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-오프됨에 따라, 제1 트랜지스터(T1)의 게이트 전극에는 데이터 신호가 인가되지 않으며, 제1 트랜지스터(T1)는 턴-오프 상태를 유지할 수 있다.
한편, 제2 모드에서 스캔 구동부(200)는 제1i 스캔 라인(S1i)으로 제1 스캔 신호(GBi)(즉, 논리 로우 레벨(LOW)의 제1 스캔 신호(GBi))를 공급할 수 있다. 이 경우, 논리 로우 레벨(LOW)의 제1 스캔 신호(GBi)에 응답하여 제7 트랜지스터(T7)가 턴-온될 수 있다. 제2 모드에서 스캔 구동부(200)가 논리 로우 레벨(LOW)의 제1 스캔 신호(GBi)를 출력하도록, 도 2에 도시된 제1 스캔 구동부(220)에 제공되는 제1 스캔 시작 신호(FLM1, 도 2 참고)는 제2 모드에서 논리 로우 레벨(LOW)을 가질 수 있다.
즉, 제2 모드에서, 제7 트랜지스터(T7)만이 턴-온되고, 제1 내지 제6 트랜지스터들(T1 내지 T6)은 턴-오프되거나 턴-오프 상태를 유지할 수 있다.
제7 트랜지스터(T7)의 턴-온 상태에 따라, 제2 모드에서 발광 유닛(EMU)의 제1 전극(ELT1)과 제j 서브 전원 라인(PL_Tj)은 연결되며, 제k 테스트 신호(V_AINTk)가 발광 유닛(EMU)의 제1 전극(ELT1)에 인가되며, 제k 테스트 신호(V_AINTk)의 전압 레벨에 따라 발광 유닛(EMU)은 발광 또는 비발광하며, 발광 유닛(EMU)의 정상 여부(또는, 발광 유닛(EMU) 내 발광 소자(LD)가 제1 전극(ELT1)에 정상적으로 본딩되었는지 여부)가 확인될 수 있다. 즉, 화소 구동 회로(PXC) 내 하나의 트랜지스터, 즉, 제7 트랜지스터(T7)만을 이용하여 발광 유닛(EMU)(또는, 발광 소자(LD))에 대한 점등 검사가 가능할 수 있다.
일 실시예에서, 전원 공급부(500)는, 제1 테스트 구간(P_T1)에서 제1 공통 전원 라인(PLC1)에 구형파 형태의 제1 테스트 신호(V_AINT1)를 제공하고, 제2 테스트 구간(P_T2)에서 제2 공통 전원 라인(PLC2)에 구형파 형태의 제2 테스트 신호(V_AINT2)를 제공하며, 제3 테스트 구간(P_T3)에서 제3 공통 전원 라인(PLC3)에 구형파 형태의 제3 테스트 신호(V_AINT3)를 제공할 수 있다.
제1 테스트 구간(P_T1)에서 제1 공통 전원 라인(PLC1)에만 구형파 형태의 제1 테스트 신호(V_AINT1)가 인가되므로, 제1 공통 전원 라인(PLC1)에 연결된 제1 색 화소들(예를 들어, 도 3에 도시된 제11 내지 제n1 화소들(PX11 내지 PXn1) 및 제1m-2 내지 제nm-2 화소들(PX1m-2 내지 PXnm-2))만이 발광할 수 있다. 즉, 제1 테스트 구간(P_T1)에서 제1 색 화소들에 대한 점등 검사가 수행될 수 있다.
유사하게, 제2 테스트 구간(P_T2)에서 제2 공통 전원 라인(PLC2)에만 구형파 형태의 제2 테스트 신호(V_AINT2)가 인가되므로, 제2 공통 전원 라인(PLC2)에 연결된 제2 색 화소들(예를 들어, 도 3에 도시된 제12 내지 제n2 화소들(PX12 내지 PXn2) 및 제1m-1 내지 제nm-1 화소들(PX1m-1 내지 PXnm-1))만이 발광할 수 있다. 즉, 제2 테스트 구간(P_T2)에서 제2 색 화소들에 대한 점등 검사가 수행될 수 있다.
또한, 제3 테스트 구간(P_T3)에서 제3 공통 전원 라인(PLC3)에만 구형파 형태의 제3 테스트 신호(V_AINT3)가 인가되므로, 제3 공통 전원 라인(PLC3)에 연결된 제3 색 화소들(예를 들어, 도 3에 도시된 제13 내지 제n3 화소들(PX13 내지 PXn3) 및 제1m 내지 제nm 화소들(PX1m 내지 PXnm))만이 발광할 수 있다. 즉, 제3 테스트 구간(P_T3)에서 제3 색 화소들에 대한 점등 검사가 수행될 수 있다.
화소들(PX11 내지 PXnm, 도 3 참고) 중 동일한 색상으로 발광하는 화소들은 상호 유사한 특성을 가지므로, 유사한 색상으로 발광하는(또는, 유사한 특성을 가지는) 화소들을 그룹지어 점등 검사가 수행되는 경우, 해당 화소들의 정상 발광 여부 및/또는 해당 화소들의 특성이 보다 용이하게 확인될 수 있다.
상술한 바와 같이, 화소 구동 회로(PXC) 내 하나의 트랜지스터, 즉, 제7 트랜지스터(T7)만을 이용하여 발광 유닛(EMU)(또는, 발광 소자(LD))에 대한 점등 검사가 가능할 수 있다. 즉, 점등 검사를 위한 공정이 간소화될 수 있다.
또한, 동일한 색상으로 발광하는 화소들끼리 그룹화되고, 그룹별로 점등 검사가 순차적으로 수행될 수 있으며, 이에 따라, 화소들의 정상 발광 여부(또는, 정상 본딩 여부) 및/또는 화소들의 특성이 보다 용이하게 확인될 수 있다.
도 8a는 도 3의 표시 패널에 포함된 화소들을 개략적으로 나타내는 도면으로, 도 4에 도시된 화소 구동 회로를 기준으로 화소들을 상부에서 바라본 개략적인 평면도이다. 도 3에 도시된 화소들(PX11 내지 PXnm)은 상호 실질적으로 동일하므로, 설명의 편의상, 도 8a에는 도 3의 제11 내지 제13 화소들(PX11 내지 PX13)이 도시되었다. 도 8b는 도 8a의 제11 화소에 포함된 반도체층의 일 예를 나타내는 평면도이다.
도 3, 도 4, 도 8a, 및 도 8b를 참조하면, 표시 패널(100)은 제11 화소(PX11)(또는, 제11 화소 영역(PXA11)), 제12 화소(PX12)(또는, 제12 화소 영역(PXA12)), 및 제13 화소(PX13)(또는, 제13 화소 영역(PXA13))을 포함할 수 있다. 제11 화소(PX11), 제12 화소(PX12), 및 제13 화소(PX13)는 하나의 단위 화소를 구성할 수 있다.
실시예에 따라, 제11 내지 제13 화소들(PX11 내지 PX13)은 서로 다른 색상들로 발광할 수 있다. 일 예로, 제11 화소(PX11)는 적색으로 발광하는 적색 화소일 수 있고, 제12 화소(PX12)는 녹색으로 발광하는 녹색 화소일 수 있으며, 제13 화소(PX13)는 청색으로 발광하는 청색 화소일 수 있다. 다만, 단위 화소를 구성하는 화소들의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소들이 발하는 광의 색상은 다양하게 변경될 수 있다. 실시예에 따라, 제11 내지 제13 화소들(PX11 내지 PX13)은 서로 동일한 색상으로 발광할 수 있다. 예를 들어, 제11 내지 제13 화소들(PX11 내지 PX13)은 청색으로 발광하는 청색 화소일 수 있다.
제11 내지 제13 화소들(PX11 내지 PX13)(또는, 제11 내지 제13 화소들(PX11 내지 PX13)의 화소 구동 회로들)은 상호 실질적으로 동일하거나 유사하므로, 이하에서는, 제11 내지 제13 화소들(PX11 내지 PX13)을 포괄하여, 제11 화소(PX11)를 설명한다.
제11 화소(PX11)는 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 및 제4 도전층(SD2)을 포함할 수 있다. 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 및 제4 도전층(SD2)은 상호 다른 공정을 통해 상호 다른 층들에 형성될 수 있다.
반도체층(ACT)은 제1 내지 제7 트랜지스터들(T1 내지 T7)의 채널을 이루는 액티브층일 수 있다. 반도체층(ACT)은 제1 내지 제7 트랜지스터들(T1 내지 T7) 각각의 제1 트랜지스터 전극(예를 들어, 소스 전극) 및 제2 트랜지스터 전극(예를 들어, 드레인 전극)에 접촉되는 소스 영역 및 드레인 영역을 포함할 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다. 반도체 패턴의 채널 영역은 불순물로 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 소스 영역 및 드레인 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
도 8b에 도시된 바와 같이, 반도체층(ACT)은 제1 반도체 패턴(ACT1) 및 제2 반도체 패턴(ACT2)을 포함할 수 있다.
일 실시예에서, 제1 반도체 패턴(ACT1)은 실리콘 반도체(또는, 폴리 실리콘 반도체)를 포함하고, 제2 반도체 패턴(ACT2)은 산화물 반도체를 포함할 수 있다.
제1 반도체 패턴(ACT1)은 제1 세로부(ACT_S1)(또는, 제1 서브 반도체 패턴), 가로부(ACT_S2)(또는, 제2 서브 반도체 패턴), 및 제2 세로부(ACT_S3)(또는, 제3 서브 반도체 패턴)를 포함할 수 있다. 제1 세로부(ACT_S1), 가로부(ACT_S2), 및 제2 세로부(ACT_S3)는 상호 연결되고 일체로 구성될 수 있다.
제1 세로부(ACT_S1)는 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 일변에 인접하여 위치할 수 있다. 제1 세로부(ACT_S1)는 제2 트랜지스터(T2)의 채널 및 제5 트랜지스터(T5)의 채널을 구성할 수 있다. 가로부(ACT_S2)를 기준으로, 제1 세로부(ACT_S1)의 상측 부분이 제2 트랜지스터(T2)의 채널을 구성하고, 제1 세로부(ACT_S1)의 하측 부분이 제5 트랜지스터(T5)의 채널을 구성할 수 있다.
가로부(ACT_S2)는 제1 세로부(ACT_S1)의 중앙 부분으로부터 제1 방향(DR1)으로 연장할 수 있다. 가로부(ACT_S2)는 제1 트랜지스터(T1)의 채널을 구성할 수 있다. 실시예에 따라, 가로부(ACT_S2)는 굴곡진 형상을 가질 수 있다. 굴곡진 형상에 의해 제1 트랜지스터(T1)의 채널 용량이 향상될 수도 있다.
제2 세로부(ACT_S3)는 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 타변에 인접하여 위치할 수 있다. 가로부(ACT_S2)를 기준으로, 제2 세로부(ACT_S3)의 하측 부분은 제6 트랜지스터(T6)의 채널 및 제7 트랜지스터(T7)의 채널을 구성할 수 있다.
제2 반도체 패턴(ACT2)은 가로부(ACT_S2)를 기준으로 제2 세로부(ACT_S3)의 상측에 위치할 수 있다. 제2 반도체 패턴(ACT2)은 제3 트랜지스터(T3)의 채널 및 제4 트랜지스터(T4)의 채널을 구성할 수 있다.
일 실시예에서, 제3 트랜지스터(T3)는 제3-1 및 제3-2 트랜지스터들(T3-1, T3-2)(또는, 제1 및 제2 서브 트랜지스터들)을 포함하고, 제2 반도체 패턴(ACT2)은 제3-1 및 제3-2 트랜지스터들(T3-1, T3-2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 유사하게, 제4 트랜지스터(T4)는 제4-1 및 제4-2 트랜지스터들(T4-1, T4-2)(또는, 제3 및 제4 서브 트랜지스터들)을 포함하고, 제2 반도체 패턴(ACT2)은 제4-1 및 제4-2 트랜지스터들(T4-1, T4-2)의 채널 영역들, 즉, 직렬 연결된 2개의 채널 영역들을 포함할 수 있다. 각각 2개의 트랜지스터들(또는, 서브 트랜지스터들)로 구현되는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 전류(예를 들어, 제1 트랜지스터(T1)로부터 제6 트랜지스터(T6)로 흐르는 구동 전류)의 누설을 방지할 수 있다.
다시 도 8a를 참조하면, 제1 도전층(GAT1)은 제1 커패시터 전극(Cst_E1), 제1 발광 제어 라인(E1), 제11 스캔 라인(S11), 제21 스캔 라인(S21), 제31 스캔 라인(S31), 및 제41 스캔 라인(S41)을 포함할 수 있다.
제1 커패시터 전극(Cst_E1)은 특정 면적을 가지고, 대체적으로 제11 화소 영역(PXA11)의 중앙에 위치하며, 제1 반도체 패턴(ACT1)의 가로부(ACT_S2)와 중첩할 수 있다. 제1 커패시터 전극(Cst_E1)은 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다.
제1 발광 제어 라인(E1)은 제1 방향(DR1)으로 연장하며, 제1 커패시터 전극(Cst_E1)의 하측에 위치할 수 있다. 제1 발광 제어 라인(E1)은 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1) 및 제2 세로부(ACT_S3)와 각각 중첩하며, 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극을 각각 구성하거나 연결될 수 있다.
제11 스캔 라인(S11)은 제1 방향(DR1)으로 연장하며, 제11 화소 영역(PXA11)의 최하측에 위치할 수 있다. 제11 스캔 라인(S11)은 제1 반도체 패턴(ACT1)의 제2 세로부(ACT_S3)와 중첩하며, 제7 트랜지스터(T7)의 게이트 전극을 구성하거나 제7 트랜지스터(T7)의 게이트 전극에 연결될 수 있다.
제21 스캔 라인(S21)은 제1 방향(DR1)으로 연장하며, 제1 커패시터 전극(Cst_E1)의 상측에 위치할 수 있다. 제21 스캔 라인(S21)은 제2 반도체 패턴(ACT2)과 중첩하며, 제3 트랜지스터(T3)의 게이트 전극을 구성하거나 제3 트랜지스터(T3)의 게이트 전극에 연결될 수 있다.
제31 스캔 라인(S31)은 제1 방향(DR1)으로 연장하며, 제11 화소 영역(PXA11)의 최상측에 인접하여 위치할 수 있다. 제31 스캔 라인(S31)은 제2 반도체 패턴(ACT2)과 중첩하며, 제4 트랜지스터(T4)의 게이트 전극을 구성하거나 제4 트랜지스터(T4)의 게이트 전극에 연결될 수 있다.
제41 스캔 라인(S41)은 제1 방향(DR1)으로 연장하며, 제1 반도체 패턴(ACT1)의 제1 세로부(ACT_S1)와 중첩하며, 제2 트랜지스터(T2)의 게이트 전극을 구성하거나 제2 트랜지스터(T2)의 게이트 전극에 연결될 수 있다.
제1 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제1 도전층(GAT1)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제1 도전층(GAT1)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
제2 도전층(GAT2)은 제2 커패시터 전극(Cst_E2) 및 제3 전원 라인(PL3)을 포함할 수 있다.
제3 전원 라인(PL3)은 제1 방향(DR1)으로 연장하며, 제11 화소 영역(PXA11)의 최상측에 배치될 수 있다.
제2 커패시터 전극(Cst_E2)은 제1 커패시터 전극(Cst_E1)과 중첩하며, 제1 커패시터 전극(Cst_E1)과 함께 스토리지 커패시터(Cst, 도 4 참고)를 구성할 수 있다. 제2 커패시터 전극(Cst_E2)의 면적은 제1 커패시터 전극(Cst_E1)의 면적보다 크며, 제1 커패시터 전극(Cst_E1)을 커버할 수 있다.
제2 도전층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제2 도전층(GAT2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제2 도전층(GAT2)은 몰리브덴(Mo)을 포함하는 단일막 구조일 수 있다.
제3 도전층(SD1)은 제1 내지 제5 브릿지 패턴들(BRP1 내지 BRP5)(또는, 제1 내지 제5 연결 패턴들) 및 제1 내지 제3 서브 전원 라인들(PL_T1 내지 PL_T3)을 포함할 수 있다.
제1 브릿지 패턴(BRP1)은 제2 트랜지스터(T2)의 제1 영역과 중첩하며, 컨택홀(CNT)을 통해 제2 트랜지스터(T2)의 제1 영역과 접속될 수 있다. 또한, 제1 브릿지 패턴(BRP1)은 제1 데이터 라인(D1)과 제2 트랜지스터(T2)의 제1 영역을 연결할 수 있다.
제1 브릿지 패턴(BRP1)은 제2 트랜지스터(T2)의 제1 영역과 중첩하며, 컨택홀(CNT)을 통해 제2 트랜지스터(T2)의 제1 영역과 접속될 수 있다. 제1 브릿지 패턴(BRP1)은 제2 트랜지스터(T2)의 제1 영역을 제1 데이터 라인(D1)에 연결할 수 있다.
제2 브릿지 패턴(BRP2)은 제2 반도체 패턴(ACT2)의 일부와 제1 커패시터 전극(Cst_E1)과 각각 중첩할 수 있다. 제2 브릿지 패턴(BRP2)은 제2 반도체 패턴(ACT2)의 일부를 노출시키는 컨택홀을 통해 제2 반도체 패턴(ACT2)의 일부와 접속되며, 제3 트랜지스터(T3)의 일 전극 및 제4 트랜지스터(T4)의 일 전극과 각각 연결될 수 있다. 또한, 제2 브릿지 패턴(BRP2)은 제2 커패시터 전극(Cst_E2)에 의해 노출된 제1 커패시터 전극(Cst_E1)에 접속될 수 있다.
제3 브릿지 패턴(BRP3)은 제5 트랜지스터(T5)의 제1 영역과 중첩하며, 컨택홀을 통해 제5 트랜지스터(T5)의 제1 영역과 접속될 수 있다. 제3 브릿지 패턴(BRP3)은 제5 트랜지스터(T5)의 제1 영역을 제1 전원 라인(PL1)에 연결할 수 있다.
제4 브릿지 패턴(BRP4)은 제6 트랜지스터(T6)의 제2 영역과 중첩하며, 컨택홀을 통해 제6 트랜지스터(T6)의 제2 영역과 접속될 수 있다. 제4 브릿지 패턴(BRP4)은 제6 트랜지스터(T6)의 제2 영역을 제5 브릿지 패턴(BRP5)을 통해 제1 전극(ELT1, 도 9 또는 도 4 참고)에 연결할 수 있다.
제5 브릿지 패턴(BRP5)은 제3 전원 라인(PL3) 및 제2 반도체 패턴(ACT2)의 일 단부와 각각 중첩할 수 있다. 제5 브릿지 패턴(BRP5)은 컨택홀을 통해 제3 전원 라인(PL3)과 접속되며, 또한, 컨택홀을 통해 제2 반도체 패턴(ACT2)의 일 단부(예를 들어, 제4 트랜지스터(T4)의 제2 전극)와 접속될 수 있다. 즉, 제5 브릿지 패턴(BRP5)은 제3 전원 라인(PL3) 및 제4 트랜지스터(T4)의 제2 전극을 연결할 수 있다.
제1 서브 전원 라인(PL_T1)은 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 제1 방향(DR1)으로의 일측에(또는, 제11 화소 영역(PXA11)과 제12 화소 영역(PXA12) 간의 인접 영역에) 위치할 수 있다. 제1 서브 전원 라인(PL_T1)은 제7 트랜지스터(T7)와 중첩하며, 컨택홀을 통해 제7 트랜지스터(T7)의 일 전극과 접속될 수 있다. 제1 서브 전원 라인(PL_T1)은 제1 브릿지 패턴(BPR1)(예를 들어, 제12 화소(PX12)의 제1 브릿지 패턴(BRP1))으로부터 이격되도록, 제1 브릿지 패턴(BPR1)을 우회하는 굴곡부를 포함할 수 있다.
제1 서브 전원 라인(PL_T1)과 유사하게, 제2 서브 전원 라인(PL_T2)은 제2 방향(DR2)으로 연장하며 제12 화소 영역(PXA12)의 제1 방향(DR1)으로의 일측에 위치하고, 제3 서브 전원 라인(PL_T3)은 제2 방향(DR2)으로 연장하며 제13 화소 영역(PXA13)의 제1 방향(DR1)으로의 일측에 위치할 수 있다. 제1 내지 제3 서브 전원 라인들(PL_T1 내지 PL_T3)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다.
제4 도전층(SD2)은 제6 브릿지 패턴(BRP6)(또는, 제6 연결 패턴), 제1 내지 제4 데이터 라인들(D1 내지 D4), 및 제1 전원 라인(PL1)을 포함할 수 있다.
제6 브릿지 패턴(BRP6)은 제4 브릿지 패턴(BRP4)과 중첩하며, 컨택홀을 통해 제4 브릿지 패턴(BRP4)과 접속될 수 있다. 제6 브릿지 패턴(BRP6)은 제5 브릿지 패턴(BRP5)을 통해 제6 트랜지스터(T6)의 제2 영역에 연결될 수 있다. 또한, 제6 브릿지 패턴(BRP6)은 컨택홀(CNT_2)을 통해 제1 전극(ELT1, 도 9 또는 도 4 참고)에 연결될 수 있다. 즉, 제6 브릿지 패턴(BRP6)은 제4 브릿지 패턴(BRP4)과 함께 제6 트랜지스터(T6)의 제2 영역을 제1 전극(ELT1)에 연결할 수 있다.
제1 데이터 라인(D1)은 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 제1 방향(DR1)으로의 타측에 위치하고, 제1 브릿지 패턴(BRP1)과 중첩할 수 있다. 제1 데이터 라인(D1)은 컨택홀(CNT_1)을 통해 제1 브릿지 패턴(BRP1)과 접속하며, 제1 브릿지 패턴(BRP1)을 통해 제2 트랜지스터(T2)의 제1 영역에 연결될 수 있다.
제1 데이터 라인(D1)과 유사하게, 제2 데이터 라인(D2)은 제2 방향(DR2)으로 연장하며, 제12 화소 영역(PXA12)의 제1 방향(DR1)으로의 타측에(또는, 제11 화소 영역(PXA11)과 제12 화소 영역(PXA12) 간의 인접 영역에) 위치할 수 있다. 실시예에 따라, 제2 데이터 라인(D2)은 제1 서브 전원 라인(PL_T1)과 중첩할 수 있다. 제3 데이터 라인(D3)은 제2 방향(DR2)으로 연장하며, 제13 화소 영역(PXA13)의 제1 방향(DR1)으로의 타측에(또는, 제12 화소 영역(PXA12)과 제13 화소 영역(PXA13) 간의 인접 영역에) 위치하고, 제2 서브 전원 라인(PL_T2)과 중첩할 수 있다. 제4 데이터 라인(D4)은 제2 방향(DR2)으로 연장하며, 제13 화소 영역(PXA13)의 제1 방향(DR1)으로의 일측에 위치하고, 제3 서브 전원 라인(PL_T3)과 중첩할 수 있다. 제1 내지 제4 데이터 라인들(D1 내지 D4)는 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다.
제1 전원 라인(PL1)은 제2 방향(DR2)으로 연장하고, 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이에 위치할 수 있다. 제1 전원 라인(PL1)은 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이의 하부 구성(예를 들어, 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제1 트랜지스터(T1))을 커버할 수 있다.
제3 도전층(SD1) 및 제4 도전층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제3 도전층(SD1) 및 제4 도전층(SD2)은 단일막 또는 다층막 구조일 수 있으며, 예를 들어, 제3 도전층(SD1) 및 제4 도전층(SD2)은 Ti/AL/Ti의 다층막 구조일 수 있다.
도 9는 도 3의 표시 패널에 포함된 화소들을 개략적으로 나타내는 도면으로, 도 4에 도시된 발광 유닛을 기준으로 화소들을 상부에서 바라본 개략적인 평면도이다. 도 9에는 도 8a에 대응하여 도 3의 제11 내지 제13 화소들(PX11 내지 PX13)이 도시되었다.
도 3, 도 4, 도 8a, 및 도 9를 참조하면, 제11 내지 제13 화소들(PX11 내지 PX13)(또는, 제11 내지 제13 화소들(PX11 내지 PX13)의 발광 유닛들)은 상호 실질적으로 동일하거나 유사하므로, 이하에서는, 제11 내지 제13 화소들(PX11 내지 PX13)을 포괄하여, 제11 화소(PX11)를 설명한다.
제11 화소(PX11)는 제1 전극(ELT1), 화소 정의막(PDL)(또는 뱅크), 및 발광 소자(LD)들을 포함할 수 있다.
제1 전극(ELT1)은 제11 화소 영역(PXA11)의 발광 영역(EA)에 위치할 수 있다. 제1 전극(ELT1)은 컨택홀(CNT_2, 도 8a 참고)을 통해 제6 브릿지 패턴(BRP6)과 접속하며, 제6 브릿지 패턴(BRP6) 및 제4 브릿지 패턴(BRP4)을 통해 제6 트랜지스터(T6)의 제2 영역에 연결될 수 있다.
제1 전극(ELT1)은 발광 영역(EA)으로부터 비발광 영역(NEA)까지 확장될 수도 있다. 제1 전극(ELT1)은 다른 화소의 제1 전극(ELT1)으로부터 이격될 수 있다.
제1 전극(ELT1)은 발광 소자(LD)들에서 방출된 광을 제3 방향(DR3)으로 유도할 수 있다. 이를 위하여 제1 전극(ELT1)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 이들의 합금과 같은 금속을 포함할 수 있다.
실시예들에서, 제1 전극(ELT1)은 복수의 전극층들을 포함하는 다중막 구조를 가질 수 있다. 제1 전극(ELT1)은 순차 적층된 제1 전극층 및 제2 전극층을 포함하고, 제1 전극층 및 제2 전극층 중 하나는 상대적으로 큰 전기전도도(또는, 도전율)를 가지고, 제1 전극층 및 제2 전극층 중 다른 하나는 상대적으로 큰 반사율을 가질 수 있다. 즉, 제1 전극층은 저항(또는, 접촉 저항)을 감소시키기 위해 저저항 물질로 이루어지고, 제2 전극층은 발광 소자(LD)들로부터 방출되는 광을 제3 방향(DR3)으로 진행되게 하기 위해 일정한 반사율을 갖는 물질을 포함할 수 있다. 예를 들어, 제1 전극층은 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al), 은(Ag) 및 이들의 합금과 같은 금속을 포함하되, 제2 전극층보다 큰 전기전도도를 가지는 금속(예를 들어, 몰리브덴(Mg))을 포함할 수 있다. 예를 들어, 제2 전극층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함하되, 제1 전극층보다 큰 반사율을 가지는 금속(예를 들어, 알루미늄(Al))을 포함할 수 있다.
실시예에 따라, 제1 전극(ELT1)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다.
화소 정의막(PDL)은 제11 화소 영역(PXA11)의 비발광 영역(NEA)에 위치할 수 있다. 화소 정의막(PDL)은 제1 전극(ELT1)의 가장자리와 부분적으로 중첩할 수 있으나, 이에 한정되는 것은 아니다. 화소 정의막(PDL)은 발광 영역(EA)을 둘러싸도록 인접한 화소들 사이에 형성되어, 각각의 화소의 발광 영역(EA)을 정의하거나 구획할 수 있다. 발광 영역(EA)은 화소 정의막(PDL)의 개구(OP)에 대응할 수 있다. 화소 정의막(PDL)은 발광 소자(LD)들을 배치하는 단계에서, 발광 소자(LD)들(예를 들어, 점선으로 도시된 발광 소자)이 비발광 영역(NEA)에 배치되는 것과, 또한, 비발광 영역(NEA)에 발광 소자(LD)들이 제1 전극(ELT1) 이외의 구성과 연결되어 발생하는 불량(예를 들어, short-circuit)을 방지할 수 있다.
화소 정의막(PDL)은 무기 재료 및/또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 일 예로, 화소 정의막(PDL)은 실리콘 질화물(SiNx) 또는 실리콘 산화물(SiOx) 등을 비롯하여 현재 공지된 다양한 무기 절연 물질을 포함하는 적어도 한 층의 무기막을 포함할 수 있다. 또는, 화소 정의막(PDL)은 현재 공지된 다양한 유기 절연 물질을 포함하는 적어도 한 층의 유기막 및/또는 포토레지스트막 등을 포함하거나, 유/무기 물질을 복합적으로 포함하는 단일층 또는 다중층의 절연체로 구성될 수도 있다. 즉, 화소 정의막(PDL)은 구성 물질은 다양하게 변경될 수 있다.
일 실시예에서, 화소 정의막(PDL)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 화소들 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 화소 정의막(PDL)은 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소에서 방출되는 광의 효율을 더욱 향상시키기 위해 화소 정의막(PDL) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
발광 소자(LD)들은 발광 영역(EA)에 제공될 수 있다. 발광 소자(LD)들은 제1 전극(ELT1) 상에서 상호 등간격으로 이격될 수 있다. 제11 화소(PX11)의 발광 영역(EA)에 제1 발광 소자(LD1)들이 제공되고, 제12 화소(PX12)의 발광 영역(EA)에 제2 발광 소자(LD2)들이 제공되며, 제13 화소(PX13)의 발광 영역(EA)에 제3 발광 소자(LD3)들이 제공될 수 있다.
도 10은 도 8a 및 도 9의 Ⅰ-Ⅰ'선에 따른 화소의 일 실시예를 나타내는 단면도이다.
도 10에서, 전극을 단일막의 전극으로, 복수의 절연층들을 단일막의 절연층으로만 도시하는 등 하나의 화소를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 본 발명의 일 실시예에 있어서, 다른 설명이 없는 한, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다" 함은 상이한 공정에서 형성됨을 의미할 수 있다.
도 8a, 도 9, 및 도 10을 참조하면, 베이스층(SUB)(또는, 기판) 상에 화소 회로층(PCL) 및 표시 소자층(DPL)이 순차적으로 배치될 수 있다.
화소 회로층(PCL)은, 버퍼층(BFL), 반도체층(ACT), 제1 절연층(GI1)(또는, 제1 게이트 절연층), 제1 도전층(GAT1), 제2 절연층(GI2)(또는, 제2 게이트 절연층), 제2 도전층(GAT2), 제3 절연층(ILD)(또는, 층간 절연층), 제3 도전층(SD1), 제1 보호층(PSV1)(또는, 제1 비아층, 제4 절연층), 제4 도전층(SD2), 및 제2 보호층(PSV2)(또는, 제2 비아층, 제5 절연층)을 포함할 수 있다.
버퍼층(BFL), 반도체층(ACT), 제1 절연층(GI1), 제1 도전층(GAT1), 제2 절연층(GI2), 제2 도전층(GAT2), 제3 절연층(ILD), 제3 도전층(SD1), 제1 보호층(PSV1), 제4 도전층(SD2), 및 제2 보호층(PSV2)은 베이스층(SUB) 상에 순차적으로 적층될 수 있다. 반도체층(ACT), 제1 도전층(GAT1), 제2 도전층(GAT2), 제3 도전층(SD1), 및 제4 도전층(SD2)은 도 8a를 참조하여 설명하였으므로, 중복되는 설명은 반복하지 않기로 한다.
베이스층(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 베이스층(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 베이스층(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
버퍼층(BFL)은 베이스층(SUB)의 전체 면 상에 배치될 수 있다. 버퍼층(BFL)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 베이스층(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
반도체층(ACT)은 버퍼층(BFL) 상에 배치될 수 있다. 반도체층(ACT)은 버퍼층(BFL) 및 제1 절연층(GI1) 사이에 배치될 수 있다. 반도체층(ACT)은 제7 트랜지스터(T7)를 구성하는 반도체 패턴(SCL)을 포함할 수 있다. 반도체 패턴(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 제7 트랜지스터(T7)의 반도체 패턴(SCL)은 비정질 실리콘, 폴리 실리콘, 저온 폴리 실리콘 등으로 이루어진 반도체 패턴일 수 있다. 다만, 이에 한정되는 것은 아니며, 제7 트랜지스터(T7)의 반도체 패턴(SCL)은 산화물 반도체를 포함하는 반도체 패턴일 수도 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
제1 절연층(GI1)은 반도체층(ACT) 상에 배치될 수 있다. 제1 절연층(GI1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 절연층(GI1)은 버퍼층(BFL)과 동일한 물질을 포함하거나 버퍼층(BFL)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 실시예에 따라, 제1 절연층(GI1)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제1 절연층(GI1)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 도전층(GAT1)은 제1 절연층(GI1) 상에 배치될 수 있다. 도 8a를 참조하여 설명한 바와 같이, 제1 도전층(GAT1)은 게이트 전극(GE)(또는, 제11 스캔 라인(S11)), 제1 발광 제어 라인(E1), 및 제1 커패시터 전극(Cst_E1)을 포함할 수 있다. 제11 스캔 라인(S11)은 제7 트랜지스터(T7)의 채널 영역과 중첩하며 제7 트랜지스터(T7)의 게이트 전극(GE)을 구성할 수 있다.
제2 절연층(GI2)은 제1 절연층(GI1) 및 제1 도전층(GAT1) 상에 배치될 수 있다. 제2 절연층(GI2)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 절연층(GI2)은 제1 절연층(GI1)과 동일한 물질을 포함하거나 제1 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 도전층(GAT2)은 제2 절연층(GI2) 상에 배치될 수 있다. 도 8a를 참조하여 설명한 바와 같이, 제2 도전층(GAT2)은 제2 커패시터 전극(Cst_E2)을 포함할 수 있다. 제2 커패시터 전극(Cst_E2)은 제1 커패시터 전극(Cst_E1)과 중첩하며, 제1 커패시터 전극(Cst_E1)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다.
제3 절연층(ILD)은 제2 절연층(GI2) 및 제2 도전층(GAT2) 상에 배치될 수 있다. 제3 절연층(ILD)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제3 절연층(ILD)은 실리콘 화합물, 금속 산화물 등의 무기 절연물질을 포함할 수 있다. 예를 들어, 제1 절연층(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 또는 이들의 조합을 포함할 수 있다. 제3 절연층(ILD)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다.
제3 도전층(SD1)은 제3 절연층(ILD) 상에 배치될 수 있다. 도 8a를 참조하여 설명한 바와 같이, 제3 도전층(SD1)은 제4 브릿지 패턴(BRP4) 및 제1 서브 전원 라인(PL_T1)을 포함할 수 있다.
제1 서브 전원 라인(PL_T1)은 반도체 패턴(SCL)의 일 영역과 중첩하며, 제1 절연층(GI1), 제2 절연층(GI2), 및 제3 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCL)의 일 영역과 접속되고, 제7 트랜지스터(T7)의 제1 트랜지스터 전극(ET1)을 구성할 수 있다.
제4 브릿지 패턴(BRP4)은 반도체 패턴(SCL)의 다른 영역과 중첩하며, 제1 절연층(GI1), 제2 절연층(GI2), 및 제3 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCL)의 다른 영역과 접속되고, 제7 트랜지스터(T7)의 제2 트랜지스터 전극(ET2)을 구성할 수 있다.
제1 보호층(PSV1)은 제3 절연층(ILD) 및 제3 도전층(SD1) 상에 배치될 수 있다. 제1 보호층(PSV1)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다.
제1 보호층(PSV1)은 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제4 도전층(SD2)은 제1 보호층(PSV1) 상에 배치될 수 있다. 제4 도전층(SD2)은 제6 브릿지 패턴(BRP6), 제2 데이터 라인(D2), 및 제1 전원 라인(PL1)을 포함할 수 있다.
제6 브릿지 패턴(BRP6)은 제4 브릿지 패턴(BRP4)과 중첩하며, 제1 보호층(PSV1)을 관통하는 컨택홀(CNT_1)을 통해 제4 브릿지 패턴(BRP4)과 접속될 수 있다.
제2 데이터 라인(D2)은 제1 서브 전원 라인(PL_T1)과 중첩할 수 있다.
제1 전원 라인(PL1)은 제6 브릿지 패턴(BRP6) 및 제2 데이터 라인(D2)으로부터 이격되어 배치될 수 있다. 제1 전원 라인(PL1)은 하부 구성(예를 들어, 스토리지 커패시터(Cst))을 커버하도록, 제6 브릿지 패턴(BRP6) 및 제2 데이터 라인(D2)을 제외한 나머지 영역의 대부분에 배치될 수 있다.
제2 보호층(PSV2)은 제1 보호층(PSV1) 및 제4 도전층(SD2) 상에 배치될 수 있다. 제2 보호층(PSV2)은 대체로 베이스층(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 보호층(PSV2)은 제1 보호층(PSV1)과 동일한 물질을 포함하거나 제1 보호층(PSV1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 보호층(PSV2) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 제1 전극(ELT1), 화소 정의막(PDL), 발광 소자(LD)(또는, 발광 소자들), 절연층(INS), 및 제2 전극(ELT2)을 포함할 수 있다. 제1 전극(ELT1), 화소 정의막(PDL), 발광 소자(LD), 절연층(INS), 및 제2 전극(ELT2)은 제2 보호층(PSV2)(또는, 화소 회로층(PCL)) 상에 순차적으로 배치 또는 형성될 수 있다.
제1 전극(ELT1)은 제2 보호층(PSV2) 상에 배치될 수 있다. 제1 전극(ELT1)은 각각의 화소의 발광 영역(EA, 도 9 참고)에 대응하여 배치될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 애노드 전극일 수 있다.
제1 전극(ELT1)은 제2 보호층(PSV2)을 관통하여 제6 브릿지 패턴(BRP6)을 노출시키는 컨택홀(CNT_2)을 통해 제6 브릿지 패턴(BRP6)에 접속될 수 있다. 제1 전극(ELT1)은 제6 브릿지 패턴(BRP6) 및 제4 브릿지 패턴(BRP4)을 통해 제7 트랜지스터(T7)의 제2 트랜지스터 전극(ET2)에 연결될 수 있다.
화소 정의막(PDL)은 비발광 영역(NEA, 도 9 참고)에서 제2 보호층(PSV2) 및 제1 전극(ELT1) 상에 배치 또는 형성될 수 있다. 화소 정의막(PDL)은 비발광 영역(NEA)에서 제1 전극(ELT1)의 가장자리와 부분적으로 중첩할 수 있다.
실시예에 따라, 화소 정의막(PDL)은 비발광 영역(NEA)에서 스페이서를 더 포함할 수 있다. 스페이서는 비발광 영역(NEA)에서 화소 정의막(PDL)으로부터 제3 방향(DR3)으로 돌출되며, 표시 패널(100, 도 3 참고)의 제조 과정에서 이용되는 마스크 등을 화소 회로층(PCL)(또는, 표시 소자층(DPL))으로부터 이격시킬 수 있다.
발광 소자(LD)는 발광 영역(EA)에서 제1 전극(ELT1) 상에 배치될 수 있다. 발광 소자(LD)는 제1 전극(ELT1)과 접촉하거나 전기적으로 연결되는 제2 반도체층(13), 상기 제2 반도체층(13) 상에 배치되는 활성층(12), 및 상기 활성층(12) 상에 배치되며 제2 전극(ELT2)과 전기적으로 연결되는 제1 반도체층(11)을 포함할 수 있다. 활성층(12)에서 전자-전공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 발광 소자(LD)의 구체적인 구성(즉, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13))에 대해서는 도 11을 참조하여 후술한다.
절연층(INS)(또는, 평탄화층)은 화소 정의막(PDL), 제1 전극(ELT1), 및 발광 소자(LD)를 커버하도록 베이스층(SUB) 상에 전면적으로 제공될 수 있다. 절연층(INS)은 화소 정의막(PDL)과 발광 소자(LD) 사이의 빈 공간과, 발광 소자(LD)와 인접한 발광 소자 사이의 빈 공간을 채우는 형태로 제공될 수 있다. 이러한 절연층(INS)은 발광 소자(LD)의 측면이 다른 도전성 물질(예를 들어, 제2 전극(ELT2))과 접촉하는 것을 방지할 수 있다. 또한, 절연층(INS)은 제1 전극(ELT1)을 커버하여 제1 전극(ELT1)과 제2 전극(ELT2) 간의 전기적 단락을 방지할 수도 있다. 이를 위해 절연층(INS)은 유기 재료를 포함하는 절연 물질을 포함할 수 있다.
절연층(INS)에는 발광 소자(LD)의 제1 반도체층(11)을 노출시키는 컨택홀이 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 예를 들어, 절연층(INS)의 두께는 발광 소자(LD)의 제3 방향(DR3)으로의 두께보다 작거나 같으며, 절연층(INS)은 제1 반도체층(11)을 노출시킬 수도 있다.
제2 전극(ELT2)(또는, 공통 전극)은 절연층(INS)(및 발광 소자(LD)) 상에 제공 및/또는 형성될 수 있다. 제2 전극(ELT2)은 컨택홀을 통해 발광 소자(LD)의 제1 반도체층(11)에 연결되거나, 발광 소자(LD)의 제1 반도체층(11)에 직접적으로 접속될 수 있다.
제2 전극(ELT2)은 화소 정의막(PDL) 상에도 제공되거나 배치될 수 있으며, 제2 전극(ELT2)은 베이스층(SUB) 상에 전면적으로 제공될 수 있다. 제2 전극(ELT2)은 화소와 그에 인접한 화소들(예를 들어, 도 9에 도시된 제11 내지 제13 화소들(PX11 내지 PX13))에 공통으로 제공되는 공통층일 수 있다. 일 실시예에서, 제2 전극(ELT2)은 캐소드 전극일 수 있다. 제2 전극(ELT2)이 제2 구동 전원(VSS, 도 4 참고)과 접속되어 상기 제2 구동 전원(VSS)의 전압이 상기 제2 전극(ELT2)으로 전달될 수 있다.
제2 전극(ELT2)은 발광 소자(LD)로부터 방출된 광이 손실없이 제3 방향(DR3)으로 진행되도록 하기 위하여 다양한 투명 도전성 물질(또는 재료)로 구성될 수 있다. 일 예로, 제2 전극(ELT2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 전극(ELT2)의 재료가 상술한 실시예에 한정되는 것은 아니다.
실시예에 따라, 제2 전극(ELT2) 상에는 박막 봉지층(또는, 인캡층)이 제공 및/또는 형성될 수 있다. 박막 봉지층은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 박막 봉지층은 제3 방향(DR3)으로 진행되는 광의 손실을 최소화하기 위하여 투명 절연 물질로 구성될 수 있다.
실시예에 따라, 표시 소자층(DPL) 상에는 광 변환 패턴층이 배치될 수 있다. 광 변환 패턴층은 양자점을 이용하여 표시 소자층(DPL)로부터 출사되는 광의 파장(또는, 색상)을 변화시키며, 또한, 컬러 필터를 이용하여 특정 파장(또는, 특정 색상)의 광을 선택적으로 투과시킬 수 있다. 광 변환 패턴층은 표시 소자층(DPL)이 제공하는 베이스면 상에 연속 공정을 통해 형성되거나, 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다.
예를 들어, 양자점은 발광 소자(LD) 상에 배치되며, 상기 발광 소자(LD)에서 방출되는 광을 특정 색의 광으로 변환할 수 있다. 일 예로, 화소(예를 들어, 제11 화소(PX11), 도 9 참고)가 적색 화소인 경우, 광 변환 패턴층은 발광 소자(LD)(예를 들어, 제1 발광 소자(LD1))에서 방출되는 광(또는 제1 색의 광)을 적색의 광(또는 제2 색의 광)으로 변환하는 적색 퀀텀 닷의 색 변환 입자들을 포함할 수 있다. 또한, 화소(예를 들어, 제12 화소(PX12))가 녹색 화소인 경우, 광 변환 패턴층은 발광 소자(LD)(예를 들어, 제2 발광 소자(LD2))에서 방출되는 광을 녹색의 광(또는 제3 색의 광)으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들을 포함할 수 있다. 추가적으로, 화소(예를 들어, 제13 화소(PX13))가 청색 화소인 경우, 광 변환 패턴층은 발광 소자(LD)(예를 들어, 제3 발광 소자(LD3))에서 방출되는 광을 청색의 광(또는 제4 색의 광)으로 변환하는 청색 퀀텀 닷의 색 변환 입자들을 포함할 수도 있다. 실시예에 따라, 광 변환 패턴층은 색 변환 입자들을 대신하여 광 산란 입자들을 포함할 수도 있다. 일 예로, 발광 소자(LD)(예를 들어, 제3 발광 소자(LD3))가 청색 계열의 광을 방출하는 경우, 상기 화소(예를 들어, 제13 화소(PX13))의 광 변환 패턴층은 광 산란 입자들을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다.
또한, 광 변환 패턴층은 컬러 필터를 포함할 수 있다. 컬러 필터는 색 변화 입자들에 의해 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 화소(예를 들어, 제11 화소(PX11))가 적색 화소인 경우, 컬러 필터는 적색 컬러 필터를 포함할 수 있다. 또한, 화소(예를 들어, 제12 화소(PX12))가 녹색 화소인 경우, 컬러 필터는 녹색 컬러 필터를 포함할 수 있다. 또한, 화소(예를 들어, 제13 화소(PX13))가 청색 화소인 경우, 컬러 필터는 청색 컬러 필터를 포함할 수 있다.
도 11은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 도면이다.
도 11을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 및 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 순차적으로 적층된 발광 적층체(10)를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 제1 단부(EP1)(또는 하 단부)와 제2 단부(EP2)(또는 상 단부)를 포함할 수 있다. 일 실시예에서, 길이(L) 방향은 제3 방향(DR3)과 평행할 수 있다. 발광 소자(LD)의 제1 단부(EP1)(또는 하 단부)에는 제1 반도체층(11)과 제2 반도체층(13) 중 어느 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)(또는 상단부)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)(또는 하 단부)에는 제2 반도체층(13)이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)(또는 상 단부)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 또한, 발광 소자(LD)는 길이(L) 방향으로 짧은(즉, 종횡비가 1보다 작은) 로드 형상, 또는 바 형상을 가질 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 단부(EP1)의 직경과 제2 단부(EP2)의 직경이 서로 상이한 기둥 형상을 가질 수 있다. 일 예로, 발광 소자(LD)는 제1 단부(EP1)의 직경이 제2 단부(EP2)의 직경보다 작은 기둥 형상을 가질 수 있다. 발광 소자(LD)는 길이(L) 방향(또는 제3 방향(DR3))을 따라 상부로 향할수록 직경이 증가하는 타원형의 기둥 형상을 가질 수 있다.
길이(L) 방향으로의 발광 소자(LD)의 길이(L)는 제1 단부(EP1)의 직경(또는, 제1 횡단면의 폭) 및 제2 단부(EP2)의 직경(또는, 제2 횡단면의 폭) 보다 클 수도 있고 작을 수도 있다. 일 예로, 발광 소자(LD)의 길이(L)는 제1 단부(EP1)의 직경보다 크고 제2 단부(EP2)의 직경보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 발광 소자(LD)의 길이(L)는 제1 단부(EP1)의 직경과 동일하거나 또는 제2 단부(EP2)의 직경과 동일할 수도 있다. 상술한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 크기는 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 다양하게 변경될 수 있다.
제2 반도체층(13)은 일 예로 적어도 하나의 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 일 실시예에서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다.
활성층(12)은 제2 반도체층(13) 상에 배치되며, 단일 또는 다중 양자 우물(quantum well) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제2 반도체층(13)과 접촉하는 제1 면과 제1 반도체층(11)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2) 각각에 대응하는 신호(또는 전압)이 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소(PXL)를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제1 반도체층(11)은 활성층(12) 상에 배치되며, 제2 반도체층(13)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 일 실시예에서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 제1 반도체층(11)의 상부 면은 발광 소자(LD)의 제2 단부(EP2)(또는 상 단부)일 수 있다.
일 실시예에서, 제2 반도체층(13)과 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향(또는 제3 방향(DR3))으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향(또는 제3 방향(DR3))을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 상부 면 보다 제2 반도체층(13)의 하부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로, 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13)의 하부에 배치되는 추가 전극(미도시, 이하 ‘제1 추가 전극’이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 발광 소자(LD)는 제1 반도체층(11)의 상부에 배치되는 하나의 다른 추가 전극(미도시, 이하 ‘제2 추가 전극’이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수도 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 발광 소자(LD)의 양 단부(EP1, EP2)를 제외한 영역을 통해 해당 발광 소자(LD)의 외부로 방출되는 경우 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
일 실시예에서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층체(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)을 포함한 발광 적층체(10)의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 추가 전극, 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11) 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 제1 단부(EP1)(또는 하 단부)에 제1 추가 전극이 배치되고, 발광 소자(LD)의 제2 단부(EP2)(또는 상 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 산화 하프늄(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnO), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 질화갈륨(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일막의 형태로 제공되거나 적어도 이중막을 포함한 다중막의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 레이어와 제2 레이어를 포함한 이중막으로 구성될 경우, 상기 제1 레이어와 상기 제2 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 레이어와 상기 제2 레이어는 동일한 물질을 포함할 수도 있다.
한편, 발광 소자(LD)는 절연막(14)의 외주면을 둘러싸는 반사 부재(15)를 더 포함할 수 있다.
반사 부재(15)는 발광 소자(LD)에서 방출된 광을 화상 표시 방향으로 진행되게 하면서 특정 영역으로 집중되게 하기 위하여 소정의 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 반사 부재(15)는 소정의 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 반사 부재(15)는 불투명 금속을 포함할 수 있다. 반사 부재(15)는 반사 패턴(RMTL) 또는 제1 전극(ELT1)과 동일한 물질을 포함하거나 상기 제1 전극(ELT1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
일 실시예에서, 반사 부재(15)는 발광 소자(LD)의 활성층(12)에서 방출된 광을 특정 영역으로 시준하기 위하여 제3 방향(DR3)에 경사진 사선 방향으로 일정한 기울기를 가질 수 있다. 상술한 바와 같이, 발광 소자(LD)가 길이(L) 방향(또는 제3 방향(DR3))을 따라 상부로 향할수록 직경이 증가하는 타원형의 기둥 형상을 가지므로, 발광 적층체(10)의 외주면을 둘러싸는 절연막(14) 및 상기 절연막(14)의 외주면을 둘러싸는 반사 부재(15)는 단면 상에서 볼 때 일정한 기울기를 가질 수 있다. 특히, 반사 부재(15)가 일정한 기울기를 갖는 경우, 발광 소자(LD)의 활성층(12)에서 방출된 광이 상기 반사 부재(15)에 의해 반사되어 특정 영역으로만 집중될 수 있다. 즉, 반사 부재(15)는 발광 소자(LD)의 활성층(12)으로부터 방사상(또는 방사형)으로 방출되는 광을 특정 영역으로 집중시킬 수 있다.
상술한 반사 부재(15)는 절연막(14)의 일부를 노출하도록 절연막(14)의 외주면을 부분적으로 둘러쌀 수 있다. 이때, 반사 부재(15)의 제3 방향(DR3)으로의 높이(h)는 발광 소자(LD)의 길이(L)보다 작을 수 있다. 반사 부재(15)의 일 단부(또는 하 단부)는 발광 소자(LD)의 제1 단부(EP1)와 동일 선상(또는 동일 면상)에 위치할 수 있고, 반사 부재(15)의 타 단부(또는 상 단부)는 제3 방향(DR3)으로 발광 소자(LD)의 제2 단부(EP2) 보다 아래에 위치할 수 있다.
발광 소자(LD)에서, 서로 상이한 타입의 반도체층으로 포함한 제2 반도체층(13)과 제1 반도체층(11)은 해당 발광 소자(LD)의 길이(L) 방향(또는 제3 방향(DR3))으로 서로 마주보도록 위치할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 제1 단부(EP1)(또는 하 단부)에 위치하고, 제1 반도체층(11)은 해당 발광 소자(LD)의 제2 단부(EP2)(또는 상 단부)에 위치할 수 있다. 발광 소자(LD)는 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)이 길이(L) 방향(또는 제3 방향(DR3))으로 순차적으로 적층된 버티컬 구조의 발광 소자일 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다.
도 12는 도 9의 발광 유닛에 포함된 발광 소자들을 정렬하는 과정을 설명하는 도면이다.
도 1, 도 9 내지 도 12를 참조하면, 발광 소자(LD)는 화소 회로층(PCL)(및 제1 전극(ELT1))과는 별개로 형성되며, 제2 기판(SUB2)(예를 들어, 전사 필름)을 이용한 전사 과정을 통해 발광 소자(LD)는 제1 전극(ELT1) 상에 배치될 수 있다. 화소 회로층(PCL) 상에 노출된 제1 전극(ELT1)과 발광 소자(LD)의 제1 단부(EP1, 도 11 참고)가 접촉되거나 연결된 상태에서, 제1 전극(ELT1)과 발광 소자(LD)가 접촉하는 영역에 레이저 광을 조사하거나 열을 가함으로써, 발광 소자(LD)는 제1 전극(ELT1)에 또는 제1 전극(ELT1) 상에 본딩될 수 있다. 이후, 제2 기판(SUB2)이 발광 소자(LD)로부터 분리되거나 제거되고, 화소들(예를 들어, 도 9의 제11 내지 제13 화소들(PX11 내지 PX13))이 형성될 수 있다.
상기와 같은 제조 과정에서, 발광 소자(LD)가 제1 전극(ELT1) 상에 정상적으로 정렬되고 또한 정상적으로 본딩되었는지 여부를 확인하기 위한 검사(예를 들어, 본딩 검사)가 요구될 수 있다. 본 발명의 실시예들에서 상기 검사는 도 6 및 도 7을 참조하여 설명한 바와 같이, 화소 구동 회로(PXC) 내 하나의 트랜지스터, 즉, 제7 트랜지스터(T7)를 이용하여 수행 가능할 수 있다.
도 13은 도 1의 표시 장치에 포함된 표시 패널의 다른 실시예를 나타내는 회로도이다. 도 14는 도 13의 표시 패널에 포함된 화소의 일 실시예를 나타내는 회로도이다. 도 13의 표시 패널(100_1)에 포함된 화소들(PX11_1 내지 PXnm_1)은 상호 실질적으로 동일하므로, 도 14에서는 설명의 편의를 위하여 i번째 수평라인(또는 i번째 화소행)에 위치되며 제j 데이터 라인(Dj)과 접속된 제ij 화소(PXij_1)가 도시되었다.
도 1, 도 3, 도 4, 도 13, 및 도 14를 참조하면, 화소들(PX11_1 내지 PXnm_1) 각각의 화소 회로(즉, 화소 구동 회로(PXC_1))를 제외하고, 도 13의 표시 패널(100_1)은 도 3의 표시 패널(100)과 실질적으로 동일하거나 유사할 수 있다. 또한, 제7 트랜지스터(T7_1) 및 제8 트랜지스터(T8)를 제외하고, 도 14의 제ij 화소(PXij_1)는 도 4의 제ij 화소(PXij)와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
제7 트랜지스터(T7_1)(또는, 바이패스 트랜지스터)는 발광 유닛(EMU)의 제1 전극(ELT1)(즉, 제4 노드(N4))과 제4 전원 라인(PL4) 사이에 접속될 수 있다. 제4 전원 라인(PL4)에는 제2 초기화 전원(VINT2)의 전압이 인가될 수 있다. 제7 트랜지스터(T7_1)의 게이트 전극은 제1i 스캔 라인(S1i)에 접속될 수 있다. 제7 트랜지스터(T7_1)는 제1i 스캔 라인(S1i)으로 제1 스캔 신호가 공급될 때 턴-온되어 발광 유닛(EMU)의 제1 전극(ELT1)과 제4 전원 라인(PL4)을 연결시킬 수 있다. 이 경우, 발광 유닛(EMU)의 제1 전극(ELT1)으로 제2 초기화 전원(VINT2)의 전압이 공급되고, 발광 소자(LD)의 기생 커패시터가 방전될 수 있다. 제2 초기화 전원(VINT2)이 인가되는 제4 전원 라인(PL4)에 화소들(PX11_1 내지 PXnm_1)이 공통적으로 연결될 수 있다.
제ij 화소(PXij_1)(또는, 화소 구동 회로(PXC_1))는 제8 트랜지스터(T8)를 더 포함할 수 있다.
제8 트랜지스터(T8)(또는, 스위칭 트랜지스터)는 발광 유닛(EMU)의 제1 전극(ELT1)(즉, 제4 노드(N4))과 제j 서브 전원 라인(PL_Tj) 사이에 접속될 수 있다. 제8 트랜지스터(T8)의 게이트 전극은 제j 서브 전원 라인(PL_Tj)에 접속될 수 있다.
일 실시예에서, 제8 트랜지스터(T8)는 산화물 반도체 트랜지스터로 형성될 수 있다. 예를 들어, 제8 트랜지스터(T8)는 N형 산화물 반도체 트랜지스터(예를 들어, NMOS 트랜지스터)일 수 있고, 액티브층으로서 산화물 반도체층을 포함할 수 있다. 이에 따라, 제8 트랜지스터(T8)를 턴-온시키는 게이트-온 전압은 논리 하이 레벨일 수 있다.
제j 서브 전원 라인(PL_Tj)에 논리 하이 레벨의 제k 테스트 신호(V_AINTk)가 공급될 때, 제8 트랜지스터(T8)는 턴-온되어 발광 유닛(EMU)의 제1 전극(ELT1)과 제j 서브 전원 라인(PL_Tj)을 전기적으로 연결시킬 수 있다. 여기서, 제k 테스트 신호(V_AINTk)는 도 3을 참조하여 설명한 테스트 신호들(V_AINT1 내지 V_AINT3) 중 하나일 수 있다. 이 경우, 발광 유닛(EMU)의 제1 전극(ELT1)에 논리 하이 레벨의 제k 테스트 신호(V_AINTk)가 공급되며, 제k 테스트 신호(V_AINTk)에 응답하여 발광 유닛(EMU)(또는, 발광 소자(LD))의 발광 및 또는 비발광할 수 있다. 발광 유닛(EMU)의 발광 상태 및/또는 비발광 상태에 기초하여 제ij 화소(PXij_1)의 정상 발광 여부 또는 제ij 화소(PXij_1)의 특성이 확인될 수 있다. 예를 들어, 제j 서브 전원 라인(PL_Tj)으로부터 제8 트랜지스터(T8)를 통해 발광 유닛(EMU)에 흐르는 전류의 변화에 기초하여 발광 유닛(EMU)(또는, 발광 소자(LD))의 정상 발광 여부 또는 발광 유닛(EMU) 내 발광 소자(LD)가 제1 전극(ELT1)에 정상적으로 본딩되었는지 여부가 확인될 수 있다.
한편, 제j 서브 전원 라인(PL_Tj)에 논리 로우 레벨의 제k 테스트 신호(V_AINTk)가 공급되거나 제k 테스트 신호(V_AINTk)가 공급되지 않는 경우, 제8 트랜지스터(T8)는 턴-오프 상태로 유지될 수 있다.
상술한 바와 같이, 제ij 화소(PXij_1)는 발광 유닛(EMU)의 제1 전극(ELT1)과 제j 서브 전원 라인(PL_Tj) 사이에 연결되되 게이트 전극이 제j 서브 전원 라인(PL_Tj)에 연결된 제8 트랜지스터(T8)를 포함하며, 제8 트랜지스터(T8)만을 이용하여 발광 유닛(EMU)(또는, 발광 소자(LD))에 대한 점등 검사가 가능할 수 있다. 즉, 점등 검사를 위한 공정이 간소화될 수 있다.
도 15는 제2 모드에서 도 14의 화소에 공급되는 신호들의 일 예를 나타내는 타이밍도이다.
도 1, 도 6, 및 도 13 내지 도 15를 참조하면, 제1 스캔 신호(GBi)를 제외하고, 도 15에 도시된 신호들(즉, 제i 발광 제어 신호(EMi), 제2 스캔 신호(GCi), 제3 스캔 신호(GIi), 제4 스캔 신호(GWi), 테스트 신호들(V_AINT1 내지 V_AINT3))은 도 14에 도시된 신호들과 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
제2 모드에서 스캔 구동부(200)는 제1i 스캔 라인(S1i)으로 논리 하이 레벨(HIGH)의 제1 스캔 신호(GBi)를 공급할 수 있다. 이 경우, 논리 하이 레벨(HIGH)의 제1 스캔 신호(GBi)에 응답하여 제7 트랜지스터(T7_1)가 턴-오프될 수 있다. 즉, 제2 모드에서, 제1 내지 제7 트랜지스터들(T1 내지 T7_1)가 턴-오프되거나 턴-오프 상태를 유지할 수 있다.
일 실시예에서, 전원 공급부(500)는, 제1 테스트 구간(P_T1)에서 제1 공통 전원 라인(PLC1)에 구형파 형태의 제1 테스트 신호(V_AINT1)를 제공하고, 제2 테스트 구간(P_T2)에서 제2 공통 전원 라인(PLC2)에 구형파 형태의 제2 테스트 신호(V_AINT2)를 제공하며, 제3 테스트 구간(P_T3)에서 제3 공통 전원 라인(PLC3)에 구형파 형태의 제3 테스트 신호(V_AINT3)를 제공할 수 있다.
제1 테스트 구간(P_T1)에서 제1 공통 전원 라인(PLC1)에 논리 하이 레벨(HIGH)의 펄스들을 가지는 제1 테스트 신호(V_AINT1)가 인가되는 경우, 제1 공통 전원 라인(PLC1)에 연결된 제1 색 화소들(예를 들어, 도 13에 도시된 제11 내지 제n1 화소들(PX11_1 내지 PXn1_1) 및 제1m-2 내지 제nm-2 화소들(PX1m-2_1 내지 PXnm-2_1)) 각각의 제8 트랜지스터(T8)가 턴-온되고, 제1 색 화소들만이 발광할 수 있다. 즉, 제1 테스트 구간(P_T1)에서 제1 색 화소들에 대한 점등 검사가 수행될 수 있다.
유사하게, 제2 테스트 구간(P_T2)에서 제2 공통 전원 라인(PLC2)에 논리 하이 레벨(HIGH)의 펄스들을 가지는 제2 테스트 신호(V_AINT2)가 인가되는 경우, 제2 공통 전원 라인(PLC2)에 연결된 제2 색 화소들(예를 들어, 도 13에 도시된 제12 내지 제n2 화소들(PX12_1 내지 PXn2_1) 및 제1m-1 내지 제nm-1 화소들(PX1m-1_1 내지 PXnm-1_1)) 각각의 제8 트랜지스터(T8)가 턴-온되고, 제2 색 화소들만이 발광할 수 있다. 즉, 제2 테스트 구간(P_T2)에서 제2 색 화소들에 대한 점등 검사가 수행될 수 있다.
또한, 제3 테스트 구간(P_T3)에서 제3 공통 전원 라인(PLC3)에 논리 하이 레벨(HIGH)의 펄스들을 가지는 제3 테스트 신호(V_AINT3)가 인가되는 경우, 제3 공통 전원 라인(PLC3)에 연결된 제3 색 화소들(예를 들어, 도 13에 도시된 제13 내지 제n3 화소들(PX13_1 내지 PXn3_1) 및 제1m 내지 제nm 화소들(PX1m_1 내지 PXnm_1))만이 발광할 수 있다. 즉, 제3 테스트 구간(P_T3)에서 제3 색 화소들에 대한 점등 검사가 수행될 수 있다.
한편, 제1 모드에서 제1 내지 제3 공통 전원 라인들(PLC1 내지 PLC3)에는 논리 로우 레벨의 신호가 공급되거나 별도의 신호가 공급되지 않을 수 있다. 이 경우, 화소들(PX11_1 내지 PXnm_1) 각각의 제8 트랜지스터(T8)는 턴-오프 상태로 유지될 수 있다.
상술한 바와 같이, 화소 구동 회로(PXC_1) 내 하나의 트랜지스터, 즉, 제8 트랜지스터(T8)만을 이용하여 발광 유닛(EMU)(또는, 발광 소자(LD))에 대한 점등 검사가 가능할 수 있다. 즉, 점등 검사를 위한 공정이 간소화될 수 있다.
또한, 동일한 색상으로 발광하는 화소들을 그룹지어, 그룹별로 점등 검사가 순차적으로 수행될 수 있으며, 이에 따라, 화소들의 정상 발광 여부 및/또는 화소들의 특성이 보다 용이하게 확인될 수 있다.
도 16은 도 13의 표시 패널에 포함된 화소들을 개략적으로 나타내는 도면으로, 도 14에 도시된 화소 구동 회로를 기준으로 화소들을 상부에서 바라본 개략적인 평면도이다. 도 13에 도시된 화소들(PX11_1 내지 PXnm_1)은 상호 실질적으로 동일하므로, 설명의 편의상, 도 8a에는 도 13의 제11 내지 제13 화소들(PX11_1 내지 PX13_1)이 도시되었다.
도 1, 도 3, 도 8a, 도 13, 도 14, 및 도 16를 참조하면, 표시 패널(100_1)은 제11 화소(PX11_1)(또는, 제11 화소 영역(PXA11_1)), 제12 화소(PX12_1)(또는, 제12 화소 영역(PXA12_1)), 및 제13 화소(PX13_1)(또는, 제13 화소 영역(PXA13_1))을 포함할 수 있다. 제11 내지 제13 화소들(PX11_1 내지 PX13_1)은 상호 실질적으로 동일하거나 유사하므로, 이하에서는, 제11 내지 제13 화소들(PX11_1 내지 PX13_1)을 포괄하여, 제11 화소(PX11_1)를 설명한다. 또한, 제8 트랜지스터(T8) 및 이와 직접적으로 연결된 구성을 제외하고, 도 16의 제11 화소(PX11_1)는 도 8a의 제11 화소(PX11)과 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
반도체층(ACT)은 제3 반도체 패턴(ACT3)을 더 포함할 수 있다. 일 실시예에서, 제3 반도체 패턴(ACT3)은 제2 반도체 패턴(ACT2, 도 8b 참고)과 동일한 물질을 포함할 수 있다. 예를 들어, 제3 반도체 패턴(ACT3)은 산화물 반도체를 포함할 수 있다.
제3 반도체 패턴(ACT3)은 제1 트랜지스터(T1)에 인접하여 위치할 수 있다. 예를 들어, 제3 반도체 패턴(ACT3)은 제4 전원 라인(PL4)과 제1 서브 전원 라인(PL_T1) 사이에 위치할 수 있다. 제3 반도체 패턴(ACT3)은 제8 트랜지스터(T8)의 채널을 구성할 수 있다.
일 실시예에서, 반도체층(ACT)(또는, 제1 반도체 패턴(ACT1, 도 8b 참고))은 제6 트랜지스터(T6)으로부터 제3 반도체 패턴(ACT3)을 향해(또는, 제1 방향(DR1)으로) 돌출된 돌출 패턴(ACT_P)을 더 포함할 수 있다. 돌출 패턴(ACT_P)은 불순물로 도핑된 반도체 패턴이며, 후술하는 제7 브릿지 패턴(BRP7)과 함께 제8 트랜지스터(T8)의 일 전극을 제4 노드(N4, 도 14 참고)(즉, 제6 트랜지스터(T6)의 타 전극이 연결된 노드)에 연결시킬 수 있다.
제1 도전층(GAT1)은 게이트 전극 패턴(GEP)을 더 포함할 수 있다. 게이트 전극 패턴(GEP)은 제8 트랜지스터(T8)의 채널 영역과 중첩하며, 제8 트랜지스터(T8)의 게이트 전극을 구성할 수 있다. 제1 도전층(GAT1)이 게이트 전극 패턴(GEP)을 포함하는 것으로 설명하였으나, 게이트 전극 패턴(GEP)이 이에 한정되는 것은 아니다. 예를 들어, 게이트 전극 패턴(GEP)은 제2 도전층(GAT2)에 포함되거나, 제1 및 제2 도전층들(GAT1, GAT2)과 다른 도전층에 포함될 수도 있다. 제3 반도체 패턴(ACT3)과 적어도 하나의 절연층을 사이에 두고 제8 트랜지스터(T8)의 게이트 전극을 구성할 수 있는 범위 내에서, 게이트 전극 패턴(GEP)의 위치는 다양하게 변경될 수 있다.
제3 도전층(SD1)은 제7 브릿지 패턴(BRP7)(또는, 제7 연결 패턴), 및 제4 전원 라인(PL4)을 더 포함할 수 있다.
제7 브릿지 패턴(BRP7)은 제8 트랜지스터(T8)의 제1 영역과 중첩하며, 컨택홀을 통해 제8 트랜지스터(T8)의 제1 영역과 접속될 수 있다. 또한, 제8 브릿지 패턴(BRP8)은 액티브층(ACT)의 돌출 패턴(ACT_P)과 중첩하며, 컨택홀을 통해 돌출 패턴(ACT_P)과 접속될 수 있다.
제4 전원 라인(PL4)은 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 제1 방향(DR1)으로의 일측에(또는, 제11 화소 영역(PXA11)과 제12 화소 영역(PXA12) 간의 인접 영역에) 위치할 수 있다. 제4 전원 라인(PL4)은 제7 트랜지스터(T7_1)와 중첩하며, 컨택홀을 통해 제7 트랜지스터(T7_1)의 일 전극과 접속될 수 있다. 제4 전원 라인(PL4)은 제3 및 제4 트랜지스터들(T3, T4)의 채널 영역과 부분적으로 중첩하도록 굴곡진 부분을 포함할 수 있다.
제1 서브 전원 라인(PL_T1)은 제2 방향(DR2)으로 연장하며, 제11 화소 영역(PXA11)의 제1 방향(DR1)으로의 일측에 위치할 수 있다. 예를 들어, 평면도 상에서, 제1 서브 전원 라인(PL_T1)은 제4 전원 라인(PL4)과 제2 데이터 라인(D2) 사이에 위치할 수 있다. 제1 서브 전원 라인(PL_T1)은 제3 액티브 패턴(ACT3)을 향해 돌출된 부분을 포함하며, 상기 돌출된 부분은 제8 트랜지스터(T8)의 제2 영역과 중첩하며 컨택홀을 통해 제8 트랜지스터(T8)의 제2 영역과 접속될 수 있다. 즉, 제1 서브 전원 라인(PL_T1)은 제8 트랜지스터(T8)의 제2 영역과 전기적으로 연결되며, 제8 트랜지스터(T8)의 일 전극을 구성할 수도 있다.
또한, 제1 서브 전원 라인(PL_T1)은 게이트 전극 패턴(GEP)과 중첩하며, 컨택홀을 통해 제8 트랜지스터(T8)의 게이트 전극 패턴(GEP)과 접속될 수 있다. 즉, 제1 서브 전원 라인(PL_T1)은 제8 트랜지스터(T8)의 게이트 전극에 전기적으로 연결될 수 있다.
상술한 바와 같이, 제11 화소(PX11_1)(또는, 화소들(PX11_1 내지 PXnm_1) 각각)는 제6 트랜지스터(T6)의 타 전극(또는, 제4 노드(N4, 도 14 참고))과 제1 서브 전원 라인(PL_T1) 사이에 연결되되 게이트 전극이 제1 서브 전원 라인(PL_T1)에 연결된 제8 트랜지스터(T8)를 포함할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널 200: 스캔 구동부
220: 제1 스캔 구동부 240: 제2 스캔 구동부
260: 제3 스캔 구동부 280: 제4 스캔 구동부
300: 발광 구동부 400: 데이터 구동부
500: 전원 공급부 600: 타이밍 제어부
1000: 표시 장치 Cst: 스토리지 커패시터
ELT1: 제1 전극 ELT2: 제2 전극
EMU: 발광 유닛 LD: 발광 소자
PL1, PL2, PL3: 제1, 제2, 및 제3 전원 라인들
PLC: 공통 전원 라인 PL_T: 서브 전원 라인
PX: 화소
T1 내지 T8: 제1 내지 제8 트랜지스터들

Claims (20)

  1. 제1 화소를 포함하고,
    상기 제1 화소는,
    제1 전원 라인 및 제2 전원 라인 사이에 전기적으로 연결된 제1 발광 유닛;
    상기 제1 전원 라인과 상기 제1 발광 유닛 사이에 전기적으로 연결되고 제1 데이터 라인으로부터 게이트 전극에 제공되는 제1 데이터 신호에 기초하여 상기 제1 발광 유닛에 흐르는 전류를 제어하는 제1 구동 트랜지스터;
    상기 제1 구동 트랜지스터의 상기 게이트 전극 및 제3 전원 라인 사이에 연결되는 제1 초기화 트랜지스터; 및
    상기 제1 발광 유닛의 제1 전극과 제1 서브 전원 라인 사이에 연결되는 제1 스위칭 트랜지스터를 포함하며,
    상기 제1 발광 유닛은 복수의 발광 소자들을 포함하고,
    상기 제1 구동 트랜지스터는 제1 반도체 물질을 포함하며, 상기 제1 초기화 트랜지스터는 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는, 표시 장치.
  2. 제1 항에 있어서, 상기 제1 구동 트랜지스터는 실리콘 반도체를 포함하고, 상기 제1 스위칭 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  3. 제1 항에 있어서, 상기 제1 서브 전원 라인은 상기 제3 전원 라인으로부터 전기적으로 분리된, 표시 장치.
  4. 제1 항에 있어서,
    제2 화소를 더 포함하고,
    상기 제2 화소는,
    상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제2 발광 유닛;
    상기 제1 전원 라인과 상기 제2 발광 유닛 사이에 전기적으로 연결되고 제2 데이터 라인으로부터 게이트 전극에 제공되는 제2 데이터 신호에 기초하여 상기 제2 발광 유닛에 흐르는 전류를 제어하는 제2 구동 트랜지스터;
    상기 제2 구동 트랜지스터의 상기 게이트 전극 및 상기 제3 전원 라인 사이에 연결되는 제2 초기화 트랜지스터; 및
    상기 제2 발광 유닛의 제1 전극과 제2 서브 전원 라인 사이에 연결되는 제2 스위칭 트랜지스터를 포함하며,
    상기 제2 서브 전원 라인은 상기 제1 서브 전원 라인으로부터 전기적으로 분리된, 표시 장치.
  5. 제4 항에 있어서,
    전원 공급부를 더 포함하고,
    상기 전원 공급부는,
    제1 모드에서, 상기 제1 및 제2 서브 전원 라인들에 상호 동일한 전압을 인가하고,
    상기 제1 모드와 다른 제2 모드에서, 상기 제1 및 제2 서브 전원 라인들에 상호 다른 테스트 신호들을 각각 인가하는, 표시 장치.
  6. 제5 항에 있어서, 상기 전원 공급부는, 상기 제2 모드에서, 상기 제1 및 제2 서브 전원 라인들에 상기 테스트 신호들을 순차적으로 인가하는, 표시 장치.
  7. 제4 항에 있어서,
    제3 화소를 더 포함하고,
    상기 제3 화소는,
    상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제3 발광 유닛;
    상기 제1 전원 라인과 상기 제3 발광 유닛 사이에 전기적으로 연결되고 제3 데이터 라인으로부터 게이트 전극에 제공되는 제3 데이터 신호에 기초하여 상기 제3 발광 유닛에 흐르는 전류를 제어하는 제3 구동 트랜지스터;
    상기 제3 구동 트랜지스터의 상기 게이트 전극 및 상기 제3 전원 라인 사이에 연결되는 제3 초기화 트랜지스터; 및
    상기 제3 발광 유닛의 제1 전극과 제3 서브 전원 라인 사이에 연결되는 제3 스위칭 트랜지스터를 포함하며,
    상기 제3 서브 전원 라인은 상기 제1 및 제2 서브 전원 라인들로부터 전기적으로 분리된, 표시 장치.
  8. 제7 항에 있어서, 상기 제1 화소는 제1 색상으로 발광하고,
    상기 제2 화소는 상기 제1 색상과 다른 제2 색상으로 발광하며,
    상기 제3 화소는 상기 제1 및 제2 색상들과 다른 제3 색상으로 발광하는, 표시 장치.
  9. 제4 항에 있어서,
    제4 화소를 더 포함하고,
    상기 제4 화소는,
    상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제4 발광 유닛;
    상기 제1 전원 라인과 상기 제4 발광 유닛 사이에 전기적으로 연결되고 제4 데이터 라인으로부터 게이트 전극에 제공되는 제4 데이터 신호에 기초하여 상기 제4 발광 유닛에 흐르는 전류를 제어하는 제4 구동 트랜지스터;
    상기 제4 구동 트랜지스터의 상기 게이트 전극 및 상기 제3 전원 라인 사이에 연결되는 제4 초기화 트랜지스터; 및
    상기 제4 발광 유닛의 제1 전극과 제4 서브 전원 라인 사이에 연결되는 제4 스위칭 트랜지스터를 포함하고,
    상기 제4 데이터 라인은 상기 제1 및 제2 데이터 라인들로부터 전기적으로 분리되며,
    상기 제4 서브 전원 라인은 상기 제1 서브 전원 라인과 전기적으로 연결된, 표시 장치.
  10. 제9 항에 있어서, 상기 제1 화소 및 상기 제4 화소는 제1 색상으로 발광하는, 표시 장치.
  11. 제4 항에 있어서, 평면도 상에서, 상기 제1 데이터 라인, 상기 제2 데이터 라인, 상기 제1 서브 전원 라인, 및 상기 제2 서브 전원 라인은 제1 방향으로 연장하는, 표시 장치.
  12. 제11 항에 있어서, 평면도 상에서, 상기 제2 데이터 라인은 상기 제1 서브 전원 라인과 부분적으로 중첩하는, 표시 장치.
  13. 제1 항에 있어서, 상기 제1 발광 유닛은 상기 제1 발광 유닛의 상기 제1 전극 상에서 상호 등간격으로 이격되며 상호 병렬 연결된 제1 발광 소자들을 포함하는, 표시 장치.
  14. 제13 항에 있어서, 상기 제1 발광 소자들 각각은, 상기 제1 발광 유닛의 상기 제1 전극 상에 순차 적층된 제2 반도체층; 활성층; 및 제1 반도체층을 포함하는, 표시 장치.
  15. 제1 항에 있어서, 상기 제1 화소는, 상기 제1 발광 유닛의 상기 제1 전극 및 제4 전원 라인 사이에 연결되는 제1 바이패스 트랜지스터를 더 포함하며,
    상기 제1 스위칭 트랜지스터의 게이트 전극은 상기 제1 서브 전원 라인에 연결되는, 표시 장치.
  16. 제15 항에 있어서, 상기 제1 바이패스 트랜지스터는 상기 제2 반도체 물질을 포함하는, 표시 장치.
  17. 제1 화소를 포함하고,
    상기 제1 화소는,
    제1 전원 라인 및 제2 전원 라인 사이에 전기적으로 연결된 제1 발광 유닛;
    상기 제1 전원 라인과 상기 제1 발광 유닛 사이에 전기적으로 연결되고 제1 데이터 라인으로부터 제공되는 제1 데이터 신호에 기초하여 상기 제1 발광 유닛에 흐르는 전류를 제어하는 제1 구동 트랜지스터; 및
    상기 제1 발광 유닛의 제1 전극과 제1 서브 전원 라인 사이에 연결되며, 게이트 전극이 제1 서브 전원 라인에 연결되는, 제1 스위칭 트랜지스터를 포함하며,
    상기 제1 구동 트랜지스터는 제1 반도체 물질을 포함하고, 상기 제1 스위칭 트랜지스터는 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는, 표시 장치.
  18. 제17 항에 있어서, 상기 제1 구동 트랜지스터는 실리콘 반도체를 포함하고, 상기 제1 스위칭 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  19. 제17 항에 있어서,
    제2 화소를 더 포함하고,
    상기 제2 화소는,
    상기 제1 전원 라인 및 상기 제2 전원 라인 사이에 전기적으로 연결된 제2 발광 유닛;
    상기 제1 전원 라인과 상기 제2 발광 유닛 사이에 전기적으로 연결되고 제2 데이터 라인으로부터 제공되는 제2 데이터 신호에 기초하여 상기 제2 발광 유닛에 흐르는 전류를 제어하는 제2 구동 트랜지스터; 및
    상기 제2 발광 유닛의 제1 전극과 제2 서브 전원 라인 사이에 연결되며, 게이트 전극이 제2 서브 전원 라인에 연결되는, 제2 스위칭 트랜지스터를 포함하며,
    상기 제2 서브 전원 라인은 상기 제1 서브 전원 라인으로부터 전기적으로 분리된, 표시 장치.
  20. 제19 항에 있어서, 평면도 상에서, 상기 제1 데이터 라인, 상기 제2 데이터 라인, 상기 제1 서브 전원 라인, 및 상기 제2 서브 전원 라인은 제1 방향으로 연장하는, 표시 장치.
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