KR20230050545A - 표시 장치 - Google Patents

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KR20230050545A
KR20230050545A KR1020210133440A KR20210133440A KR20230050545A KR 20230050545 A KR20230050545 A KR 20230050545A KR 1020210133440 A KR1020210133440 A KR 1020210133440A KR 20210133440 A KR20210133440 A KR 20210133440A KR 20230050545 A KR20230050545 A KR 20230050545A
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KR
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electrode
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insulating layer
conductive pattern
pattern
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KR1020210133440A
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장재용
이선화
구본용
이수진
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삼성디스플레이 주식회사
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Abstract

표시 장치는, 기판; 상기 기판 상에 배치되며, 하부 보조 배선 및 추가 도전 패턴을 포함한 제1 도전층; 상기 기판 및 상기 제1 도전층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 반도체 패턴; 상기 제1 절연층 및 상기 반도체 패턴 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치되며, 서로 이격되는 도전 패턴과 게이트 전극을 포함한 제2 도전층; 상기 제2 절연층 및 상기 제2 도전층 상에 배치된 제3 절연층; 상기 제3 절연층 상에 위치하여 상기 제3 절연층을 관통하는 컨택 홀을 통해 상기 도전 패턴과 전기적으로 연결된 연결 패턴; 상기 연결 패턴 상에 위치하여 상기 연결 패턴과 전기적으로 연결된 제1 전극; 및 상기 제1 전극 상에 제공되어 상기 제1 전극과 전기적으로 연결된 적어도 하나 이상의 발광 소자를 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명은, 누설 전류에 의한 발광 소자의 오동작 또는 오발광을 줄이거나 최소화하는 표시 장치를 제공하는 데 목적이 있다.
본 발명의 실시예에 따른 표시 장치는, 기판; 상기 기판 상에 배치되며, 하부 보조 배선 및 추가 도전 패턴을 포함한 제1 도전층; 상기 기판 및 상기 제1 도전층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 반도체 패턴; 상기 제1 절연층 및 상기 반도체 패턴 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치되며, 서로 이격되는 도전 패턴과 게이트 전극을 포함한 제2 도전층; 상기 제2 절연층 및 상기 제2 도전층 상에 배치된 제3 절연층; 상기 제3 절연층 상에 위치하여 상기 제3 절연층을 관통하는 컨택 홀을 통해 상기 도전 패턴과 전기적으로 연결된 연결 패턴; 상기 연결 패턴 상에 위치하여 상기 연결 패턴과 전기적으로 연결된 제1 전극; 및 상기 제1 전극 상에 제공되어 상기 제1 전극과 전기적으로 연결된 적어도 하나 이상의 발광 소자를 포함할 수 있다.
실시예에 있어서, 상기 도전 패턴은 상기 제1 및 제2 절연층들을 사이에 두고 상기 추가 도전 패턴과 부분적으로 중첩하여 상기 추가 도전 패턴과 함께 제1 커패시터를 구성할 수 있다.
실시예에 있어서, 상기 추가 도전 패턴은 상기 제1 커패시터의 제1 전극을 구성하고, 상기 추가 도전 패턴과 중첩하는 상기 도전 패턴의 중첩 영역은 상기 제1 커패시터의 제2 전극을 구성할 수 있다.
실시예에 있어서, 상기 추가 도전 패턴에는 고정 전압이 인가될 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 게이트 전극 상에 위치하도록 상기 제3 절연층 상에 배치된 상부 전극을 포함한 제3 도전층을 더 포함할 수 있다. 상기 상부 전극은 상기 제3 절연층을 사이에 두고 상기 게이트 전극과 부분적으로 중첩하여 상기 제2 게이트 전극과 함께 스토리지 커패시터를 구성할 수 있다.
실시예에 있어서, 상기 게이트 전극은 상기 스토리지 커패시터의 제1 전극을 구성하고, 상기 게이트 전극과 중첩하는 상기 상부 전극의 중첩 영역은 상기 스토리지 커패시터의 제2 전극을 구성할 수 있다.
실시예에 있어서, 상기 상부 전극은 상기 도전 패턴과 중첩하지 않을 수 있다.
실시예에 있어서, 상기 상부 전극은 상기 도전 패턴과 부분적으로 중첩할 수 있다.
실시예에 있어서, 상기 상부 전극은 상기 제3 절연층을 사이에 두고 상기 도전 패턴과 중첩하여 상기 도전 패턴과 함께 제2 커패시터를 구성할 수 있다.
실시예에 있어서, 상기 도전 패턴은 상기 제2 커패시터의 제1 전극을 구성하고, 상기 도전 패턴과 중첩하는 상기 상부 전극의 중첩 영역은 상기 제2 커패시터의 제2 전극을 구성할 수 있다.
실시예에 있어서, 상기 추가 도전 패턴과 상기 하부 보조 배선은 일체로 제공될 수 있다.
실시예에 있어서, 상기 추가 도전 패턴과 상기 하부 보조 배선은 상기 기판 상에서 이격되게 배치할 수 있다.
실시예에 있어서, 상기 도전 패턴은 상기 추가 도전 패턴과 대응하고, 상기 게이트 전극은 상기 하부 보조 배선과 대응할 수 있다.
실시예에 있어서, 상기 추가 도전 패턴과 상기 하부 보조 배선 각각에는 서로 상이한 고정 전압이 인가될 수 있다.
실시예에 있어서, 상기 표시 장치는, 상기 제1 전극 상에 배치하며 상기 제1 전극의 일부를 노출하는 개구부를 포함한 뱅크; 및 상기 발광 소자 상에 배치하여 상기 발광 소자와 전기적으로 연결된 제2 전극을 더 포함할 수 있다.
실시예에 있어서, 상기 표시 장치는 상기 뱅크와 상기 제2 전극 사이에 위치하여 상기 개구부를 채우는 중간층을 더 포함할 수 있다. 여기서, 상기 중간층은 유기막일 수 있다.
실시예에 있어서, 상기 발광 소자는 길이 방향으로 제1 단부와 제2 단부를 구비한 수직형 발광 다이오드일 수 있다. 상기 발광 소자는, 상기 제1 단부에 위치하며 상기 제1 전극과 전기적으로 연결되는 제1 반도체층; 상기 제2 단부에 위치하며 상기 제2 전극과 전기적으로 연결된 제2 반도체층; 상기 제1 반도체층과 상기 제2 반도체층 사이에 위치한 활성층을 포함할 수 있다. 상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층이고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 기판; 및 상기 기판 상에 제공된 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 상기 기판 상에 배치되고, 적어도 하나의 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 적어도 하나의 전원 라인을 포함한 화소 회로층; 및 상기 화소 회로층 상에 배치되고, 상기 트랜지스터 및 상기 전원 라인에 각각 전기적으로 연결되는 제1 전극 및 상기 제1 전극과 전기적으로 연결된 적어도 하나 이상의 발광 소자를 포함한 표시 소자층을 포함할 수 있다.
실시예에 있어서, 상기 화소 회로층은, 상기 기판과 상기 트랜지스터 사이에 배치되며, 상기 트랜지스터와 부분적으로 중첩하는 하부 보조 배선 및 추가 도전 패턴을 포함한 제1 도전층; 상기 기판과 상기 제1 도전층 상에 배치된 제1 절연층; 상기 제1 절연층 상에 배치된 상기 트랜지스터의 반도체 패턴; 상기 제1 절연층 및 상기 트랜지스터의 반도체 패턴 상에 배치된 제2 절연층; 상기 제2 절연층 상에 배치되며, 서로 이격되는 도전 패턴과 게이트 전극을 포함한 제2 도전층; 상기 제2 절연층 및 상기 제2 도전층 상에 배치된 제3 절연층; 상기 제3 절연층 상에 위치하여 상기 제3 절연층을 관통하는 컨택 홀을 통해 상기 도전 패턴과 전기적으로 연결된 연결 패턴; 및 상기 연결 패턴과 상기 제1 전극 사이에 위치하여 상기 연결 패턴과 상기 제1 전극을 전기적으로 연결하는 브릿지 패턴을 포함할 수 있다.
실시예에 있어서, 상기 도전 패턴은 상기 제1 및 제2 절연층들을 사이에 두고 상기 추가 도전 패턴과 부분적으로 중첩하여 상기 추가 도전 패턴과 함께 커패시터를 구성할 수 있다.
실시예에 있어서, 상기 추가 도전 패턴은 상기 커패시터의 제1 전극을 구성하고, 상기 추가 도전 패턴과 중첩하는 상기 도전 패턴의 중첩 영역은 상기 커패시터의 제2 전극을 구성할 수 있다.
본 발명의 또 다른 실시예에 따른 표시 장치는, 데이터 라인; 게이트 라인; 제1 구동 전압 배선 제2 구동 전압 배선; 발광 제어선; 하부 보조 배선; 제1 노드에 전기적으로 연결된 게이트 전극, 제2 노드에 전기적으로 연결된 제1 전극, 및 제3 노드에 전기적으로 연결된 제2 전극을 포함한 제1 트랜지스터; 상기 데이터 라인에 전기적으로 연결된 제1 전극, 상기 제2 노드에 전기적으로 연결된 제2 전극, 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 포함한 제2 트랜지스터; 상기 제1 노드와 상기 제1 구동 전원 배선 사이에 연결된 제1 커패시터; 상기 제3 노드에 전기적으로 연결된 제1 전극, 제4 노드에 전기적으로 연결된 제2 전극, 상기 발광 제어선에 전기적으로 연결된 게이트 전극을 포함한 제3 트랜지스터; 상기 제4 노드와 상기 제2 구동 전압 배선 사이에 전기적으로 연결된 적어도 하나 이상의 발광 소자; 및 상기 제4 노드와 상기 하부 보조 배선 사이에 연결된 제2 커패시터를 포함할 수 있다. 여기서, 상기 하부 보조 배선에는 고정 전압이 인가될 수 있다.
본 발명의 실시예에 따르면, 고정 전압이 인가되는 추가 도전 패턴 및 상기 추가 도전 패턴에 중첩하며 발광 소자와 전기적으로 연결된 도전 패턴으로 구성된 추가 커패시터를 구비하여 누설 전류에 의한 발광 소자의 오동작 및/또는 오발광을 줄이거나 최소화하여 신뢰성이 향상된 표시 장치가 제공될 수 있다.
본 발명의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 표시 장치를 개략적으로 나타낸 사시도이다.
도 2는 도 1의 표시 장치를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 단면도이다.
도 5는 도 3에 도시된 각 화소에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
도 6a 및 도 6b는 실시예에 따른 발광 소자를 개략적으로 도시한 사시도들이며, 도 6c는 도 6b의 발광 소자의 단면도이다.
도 7은 본 발명의 실시예에 따른 제1 화소 및 제1 화소에 인접한 제2 화소를 개략적으로 나타낸 평면도이다.
도 8은 도 7의 제1 도전층의 일 예를 나타낸 평면도이다.
도 9는 도 7의 제1 반도체 패턴 및 제2 도전층의 일 예를 나타낸 평면도이다.
도 10은 도 7의 제3 도전층, 제2 반도체 패턴, 및 제4 도전층의 일 예를 나타낸 평면도이다.
도 11은 도 7의 제5 도전층의 일 예를 나타낸 평면도이다.
도 12는 도 7의 제6 도전층 및 제7 도전층의 일 예를 나타낸 평면도이다.
도 13은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 14는 발광 소자를 포함한 도 7의 제2 화소를 개략적으로 도시한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응하는 단면도이다.
도 15는 본 발명의 실시예에 따른 제1 화소 및 제1 화소에 인접한 제2 화소를 개략적으로 나타낸 평면도이다.
도 16은 도 15의 제1 도전층의 일 예를 나타낸 평면도이다.
도 17은 도 15의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 18은 본 발명의 실시예에 따른 제1 화소 및 제1 화소에 인접한 제2 화소를 개략적으로 나타낸 평면도이다.
도 19는 도 18의 제3 도전층, 제2 반도체 패턴, 및 제4 도전층의 일 예를 나타낸 평면도이다.
도 20은 도 19의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소(일 예로 '제2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제1 구성요소')가 다른 구성요소 (일 예로 '제2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 실시예에 따른 표시 장치(DD)를 개략적으로 나타낸 사시도이고, 도 2는 도 1의 표시 장치(DD)를 개략적으로 나타낸 단면도이고, 도 3은 본 발명의 실시예에 따른 표시 패널(DP)을 개략적으로 나타낸 평면도이며, 도 4는 본 발명의 실시예에 따른 표시 패널(DP)을 개략적으로 나타낸 단면도이다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 표시 패널(DP) 및 윈도우(WD)를 포함할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 도면에서는 표시 장치(DD)가 직선으로 이루어진 각진 모서리부를 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 실시예에 따라, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드(round) 형상을 가질 수도 있다.
실시예에 있어서는 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향(또는 표시 장치(DD)의 두께 방향)을 제3 방향(DR3)으로 표시하였다.
실시예에 있어서, 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 상기 가요성을 가지는 부분에서 접힐 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 다만, 이에 한정되는 것은 아니며, 표시 영역(DD_DA)의 형상과 비표시 영역(DD_NDA)의 형상은 상대적으로 설계될 수 있다.
실시예에 따라, 표시 장치(DD)는 감지 영역 및 비감지 영역을 포함할 수 있다. 표시 장치(DD)는 감지 영역을 통해 영상을 표시할 뿐만 아니라, 표시 면(또는 입력 면)에서 이루어진 터치 입력을 감지하거나 전방에서 입사되는 광을 감지할 수도 있다. 비감지 영역은 감지 영역을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DD_DA)의 일부 영역이 감지 영역에 대응될 수도 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic Light Emitting display panel, OLED panel), 초소형 발광 다이오드를 발광 소자로 이용하는 초소형 발광 다이오드 표시 패널(micro-LED or nano-LED Display panel), 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 표시 패널(DP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
표시 패널(DP)은 기판(SUB) 및 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 대략적으로 직사각 형상을 갖는 하나의 영역으로 이루어질 수 있다. 그러나, 기판(SUB)에 제공되는 영역의 개수는 상술한 예와 다를 수 있으며, 기판(SUB)의 형상은 기판(SUB)에 제공되는 영역에 따라 다른 형상을 가질 수 있다.
기판(SUB)은 유리, 수지(resin)와 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 가요성을 갖는 재료로는 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료가 상술한 실시예들에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 화소들(PXL)이 제공되어 영상을 표시하는 영역이고, 비표시 영역(NDA)은 화소들(PXL)이 제공되지 않는 영역으로 영상이 표시되지 않는 영역일 수 있다.
기판(SUB)(또는 표시 패널(DP))의 표시 영역(DA)은 표시 장치(DD)의 표시 영역(DD_DA)에 대응되고, 기판(SUB)(또는 표시 패널(DP))의 비표시 영역(NDA)은 표시 장치(DD)의 비표시 영역(DD_NDA)에 대응될 수 있다. 비표시 영역(NDA)은 표시 장치(DD)의 베젤(bezel) 영역에 대응할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
화소들(PXL)은 기판(SUB)의 표시 영역(DA)에 제공될 수 있다. 화소들(PXL) 각각은 영상을 표시하는 최소 단위일 수 있다. 화소들(PXL)은 백색광 및/또는 컬러 광을 출사하는 발광 소자를 포함할 수 있다. 화소들(PXL) 각각은 적색, 녹색, 및 청색 중 어느 하나의 색을 출사할 수 있으나, 이에 한정되는 것은 아니며, 시안, 마젠타, 옐로우 등의 색을 출사할 수 있다.
화소들(PXL)은 제1 방향(DR1)으로 연장된 행과 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 열을 따라 매트릭스(matrix) 형태로 배열될 수 있다. 그러나, 화소들(PXL)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 도면에서는 화소들(PXL)이 직사각형 형상을 갖는 것으로 도시하였으나, 이에 한정되는 것은 아니며, 다양한 형상으로 변형될 수 있다. 또한, 화소들(PXL)이 복수 개로 제공될 때 서로 다른 면적(또는 크기)을 갖도록 제공될 수 있다. 예를 들어, 방출하는 광의 색상이 다른 화소들(PXL)의 경우, 각 색상 별로 화소들(PXL)이 다른 면적(또는 크기)이나 다른 형상으로 제공될 수 있다.
구동부는 배선부를 통하여 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하여 상기 화소(PXL)의 구동을 제어할 수 있다.
표시 패널(DP)은 기판(SUB) 상에 순차적으로 위치한 화소 회로층(PCL), 표시 소자층(DPL), 및 봉지층(ENL)을 포함할 수 있다.
화소 회로층(PCL)은 기판(SUB) 상에 제공되며, 복수의 트랜지스터 및 상기 트랜지스터에 접속된 신호 라인들을 포함할 수 있다. 예를 들어, 각 트랜지스터는 반도체층, 게이트 전극, 제1 단자, 및 제2 단자가 절연층을 사이에 두고 차례로 적층된 형태일 수 있다. 반도체층은 비정질 실리콘(amorphous silicon), 폴리 실리콘(poly silicon), 저온 폴리 실리콘(low temperature poly silicon), 유기 반도체, 및/또는 산화물 반도체를 포함할 수 있다. 게이트 전극, 제1 단자, 및 제2 단자는 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 중 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, 화소 회로층(PCL)은 적어도 하나 이상의 절연층들을 포함할 수 있다.
화소 회로층(PCL) 상에는 표시 소자층(DPL)이 배치될 수 있다. 표시 소자층(DPL)은 광을 방출하는 발광 소자를 포함할 수 있다. 발광 소자는 예를 들어 유기 발광 다이오드일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자는 무기 발광 재료를 포함하는 무기 발광 소자 또는 양자점을 이용하여 출사되는 광의 파장을 변화시켜 발광하는 발광 소자일 수도 있다.
표시 소자층(DPL) 상에는 봉지층(ENL)이 선택적으로 배치될 수 있다. 봉지층(ENL)은 봉지 기판이거나 다층막으로 이루어진 봉지막의 형태일 수 있다. 봉지층(ENL)이 상기 봉지막의 형태인 경우, 무기막 및/또는 유기막을 포함할 수 있다. 예를 들어, 봉지층(ENL)은 무기막, 유기막, 및 무기막이 차례로 적층된 형태일 수 있다. 봉지층(ENL)은 외부의 공기 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 침투되는 것을 방지할 수 있다.
실시예에 따라, 봉지층(ENL)은 열 및/또는 광 경화성 수지로 이루어져 액상 형태로 기판(SUB) 상에 코팅된 후, 열 및/또는 광을 이용한 경화 공정에 의해 경화될 수 있다. 이때, 봉지층(ENL)은 발광 소자를 보호함과 동시에 상기 발광 소자를 보다 안정적으로 고정시킬 수 있다.
표시 패널(DP) 상에는 표시 패널(DP)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(DP)을 보호하고, 사용자에게 입력 면 및/또는 표시 면을 제공할 수 있다. 윈도우(WD)는 광학 투명 점착(또는 접착) 부재(OCA)를 이용하여 표시 패널(DP)과 결합할 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
표시 패널(DP)과 윈도우(WD) 사이에는 터치 센서(미도시)가 배치될 수 있다. 터치 센서는 표시 패널(DP)에서 영상이 출사되는 면 상에 직접 배치되어 사용자의 터치 입력을 수신할 수 있다.
도 5는 도 3에 도시된 각 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 나타낸 회로도이다.
도 5에서는 편의를 위하여 i번째 화소행(또는 i번째 수평 라인)에 위치되며 j번째 데이터 라인(Dj)과 접속된 화소(PXL)를 도시하기로 한다(단, i, j는 자연수).
도 1 내지 도 5를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 구동 전압 배선(DVL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 구동 전압 배선(DVL2) 사이에 병렬로 연결된 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광 유닛(EMU)은 화소 회로(PXC) 및 제1 구동 전원 배선(DVL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 전극(EL1)과, 제2 구동 전압 배선(DVL2)을 통해 제2 구동 전원(VSS)에 접속된 제2 전극(EL2), 및 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 연결된 발광 소자(LD)를 포함할 수 있다. 실시예에서, 상기 제1 전극(EL1)은 애노드일 수 있고, 상기 제2 전극(EL2)은 캐소드일 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자(LD)의 문턱 전압 이상으로 설정될 수 있다.
발광 유닛(EMU)에 포함된 발광 소자(LD)는 제1 전극(EL1)에 연결된 일 단부 및 제2 전극(EL2)에 연결된 타 단부를 포함할 수 있다.
발광 소자(LD)의 일 단부는 제4 노드(N4)에 연결되고, 타 전극은 제2 구동 전원(VSS)에 연결될 수 있다. 발광 소자(LD)는 제1 트랜지스터(T1)로부터 공급되는 전류량(구동 전류)에 대응하여 소정 휘도의 빛을 생성할 수 있다. 발광 소자(LD)는 마이크로 미터 정도의 크기를 갖는 발광 다이오드일 수 있다. 발광 소자(LD)에 대해서는 도 6a 내지 도 6c를 참고하여 후술하기로 한다.
화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 ~ T7), 스토리지 커패시터(Cst), 및 추가 커패시터(Cad)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지 스터)의 게이트 전극은 제1 노드(N1)에 연결되고, 제1 트랜지스터(T1)의 제1 전극은 제2 노드(N2)에 연결되며, 제1 트랜지스터(T1)의 제2 전극은 제3 노드(N3)에 연결될 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 구동 전원(VDD)으로부터 발광 소자(LD)를 경유하여 제2 구동 전원(VSS)으로 흐르는 전류량을 제어할 수 있다. 이를 위하여, 제1 구동 전원(VDD)은 제2 구동 전원(VSS)보다 높은 전압으로 설정될 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj, 이하 '데이터 라인'이라 함)과 제2 노드(N2) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 제1 스캔 라인(S1i)에 접속될 수 있다. 제2 트랜지스터(T2)는 제1 스캔 라인(S1i)으로 제1 스캔 신호(SC1)가 공급될 때 턴-온되어 데이터 라인(Dj)과 제2 노드(N2)를 전기적으로 연결시킬 수 있다.
제3 트랜지스터(T3)(또는 보상 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 게이트 전극(즉, 제1 노드(N1)) 사이에 연결될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 제2 스캔 라인(S2i)에 연결될 수 있다. 제3 트랜지스터(T3)는 제2 스캔 라인(S2i)으로 제2 스캔 신호(SC2)가 공급될 때 턴-온되어, 제1 트랜지스터(T1)의 제2 전극과 게이트 전극(또는, 제1 노드(N1)와 제3 노드(N3))을 전기적으로 연결시킬 수 있다. 즉, 상기 제2 스캔 신호(SC2)에 의해 제1 트랜지스터(T1)의 제2 전극과 제1 트랜지스터(T1)의 게이트 전극이 연결되는 타이밍이 제어될 수 있다. 제3 트랜지스터(T3)가 턴-온되면 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4)(또는 제1 초기화 트랜지스터)는 제1 노드(N1)(또는 제1 트랜지스터(T1)의 게이트 전극)와 제1 초기화 전압선(VINTL1) 사이에 연결될 수 있다. 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔 라인(S3i)에 연결될 수 있다. 제4 트랜지스터(T4)는 제3 스캔 라인(S3i)으로 공급되는 제3 스캔 신호(SC3)에 응답하여 턴-온되어, 제1 노드(N1)에 제1 초기화 전압(VINT1)을 공급할 수 있다. 여기서, 제1 초기화 전압(VINT1)은 데이터 라인(Dj)으로 공급되는 데이터 전압(VDATA)보다 낮은 전압으로 설정될 수 있다. 이에 따라, 제4 트랜지스터(T4)의 턴-온에 의해 제1 트랜지스터(T1)의 게이트 전압(또는 제1 노드(N1))이 제1 초기화 전압(VINT1)으로 초기화될 수 있다.
제5 트랜지스터(T5)(또는 제2 발광 제어 트랜지스터)는 제1 구동 전압 배선(DVL1)과 제2 노드(N2) 사이에 연결될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei, 이하, 발광 제어선이라 함)에 접속될 수 있다. 제5 트랜지스터(T5)는 발광 제어선(Ei)으로 발광 제어 신호(EM)가 공급될 때 턴-온되고, 그 외의 경우에 턴-오프된다.
제6 트랜지스터(T6)(또는 제1 발광 제어 트랜지스터)는 제1 트랜지스터(T1)의 제2 전극(즉, 제3 노드(N3))과 제4 노드(N4) 사이에 연결될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(Ei)에 연결될 수 있다. 제6 트랜지스터(T6)는 제5 트랜지스터(T5)와 실질적으로 동일하게 제어될 수 있다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(Ei)을 통해 공급되는 발광 제어 신호(EM)에 응답하여 턴-온되고, 제1 구동 전압 배선(DVL1) 및 제4 노드(N4) 사이에(또는 제1 구동 전압 배선(DVL1) 및 제2 구동 전압 배선(DVL2) 사이에) 구동 전류의 이동 경로를 형성할 수 있다.
도 5에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 동일한 발광 제어선(Ei)에 연결된 것으로 도시되어 있으나, 이는 예시적인 것으로, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 서로 다른 발광 제어 신호가 공급되는 별도의 발광 제어선들에 각각 연결될 수도 있다.
제7 트랜지스터(T7)(또는 제2 초기화 트랜지스터)는 제4 노드(N4)와 제2 초기화 전압선(VINTL2) 사이에 연결될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은 제4 스캔 라인(S4i)에 연결될 수 있다. 제7 트랜지스터(T7)는 제4 스캔 라인(S4i)으로 제4 스캔 신호(SC4)가 공급될 때 턴-온되어, 제2 초기화 전압(VINT2)을 제4 노드(N4)로 공급할 수 있다. 여기서, 제1 초기화 전압선(VINTL1)과 제2 초기화 전압선(VINTL2)은 동일한 전압선(또는 전원 라인) 일 수 있다.
실시예에서, 제2 스캔 신호(SC2)는 제1 스캔 신호(SC1)와 동시에 공급될 수 있다.
제3 스캔 신호(SC3)는 이전 시점 또는 이전 화소 행의 제1 스캔 신호(SC1)와 같을 수 있다. 일 예로, i번째 화소 행의 화소 회로(PXC)에 제공되는 제3 스캔 신호(SC3)는 i-1번째 화소 행의 화소 회로(PXC)에 제공되는 제1 스캔 신호(SC1)와 같을 수 있다.
제4 스캔 신호(SC4)는 이후 시점 또는 이후 화소 행의 제3 스캔 신호(SC3)와 같을 수 있다. 일 예로, i번째 화소 행의 화소 회로(PXC)에 제공되는 제4 스캔 신호(SC4)는 i+1번째 화소 행의 화소 회로(PXC)에 제공되는 제3 스캔 신호(SC3)와 같을 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전압 배선(DVL1)과 제1 노드(N1) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 제1 구동 전압 배선(DVL1)에 의한 제1 구동 전원(VDD)의 전압과 제1 노드(N1)에 인가된 데이터 전압에서 제1 트랜지스터(T1)의 절대치 문턱 전압을 뺀 전압 사이의 차전압을 저장할 수 있다.
추가 커패시터(Cad)는 제4 노드(N4)와 하부 보조 배선(BML) 사이에 연결될 수 있다. 추가 커패시터(Cad)는 하부 보조 배선(BML)에 연결되는 제1 전극 및 제4 노드(N4)에 전기적으로 연결되는 제2 전극을 포함할 수 있다. 추가 커패시터(Cad)는 누설 전류가 발광 소자(LD)로 유입되는 것을 차단하여 상기 발광 소자(LD)의 오동작 및/또는 오발광을 방지할 수 있다.
하부 보조 배선(BML)에는 제3 구동 전원(DC)의 전압이 인가될 수 있다. 제3 구동 전원(DC)은 제1 구동 전원(VDD)과 동일한 전압 레벨을 갖거나 제2 구동 전원(VSS)과 동일한 전압 레벨을 가질 수 있다. 실시예에 따라, 제3 구동 전원(DC)은 제1 초기화 전압(VINT1)(또는 제2 초기화 전압(VINT2))과 동일한 전압 레벨을 가질 수도 있다. 즉, 제3 구동 전원(DC)은 고정 전압이 인가될 수 있다.
편의를 위하여 화소 회로(PXC)에 포함된 제1 내지 제7 트랜지스터들(T1 ~ T7)을 P형 트랜지스터(예를 들어, PMOS 트랜지스터)로 도시하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나는 N형 트랜지스터(NMOS 트랜지스터)로 구현될 수 있다. 다른 실시예에 따라, 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나 이상은 산화물 트랜지스터로 구현될 수도 있다.
이하에서는, 도 6a 내지 도 6c를 참고하여 실시예에 따른 발광 소자(LD)에 대하여 설명하기로 한다.
도 6a 및 도 6b는 실시예에 따른 발광 소자(LD)를 개략적으로 도시한 사시도들이며, 도 6c는 도 6b의 발광 소자(LD)의 단면도이다.
도 1 내지 도 6c를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 반도체층(11)과 제2 반도체층(13) 사이에 개재된 활성층(12)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 6b에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 도 6a에 도시된 바와 같이 일 단부의 직경이 길이보다 크고 다른 단부의 직경이 길이보다 작은 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 마이크로 미터(또는 마이크로 스케일) 정도의 직경(D) 및/또는 길이(L)를 갖는 발광 다이오드 (light emitting diode, LED)일 수 있다. 실시예에서, 발광 소자(LD)는 마이크로 미터 정도의 직경(D) 및/또는 길이(L)를 가지며 서로 마주보는 제1 단부(EP1)와 제2 단부(EP2)를 포함하는 수직형 발광 다이오드일 수 있다. 발광 소자(LD)의 크기, 형상, 및/또는 종류 등은 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 다양하게 변경될 수 있다.
제2 반도체층(13)은 일 예로 적어도 하나의 p형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 제1 면과 외부로 노출된 제2 면을 포함할 수 있다. 제2 반도체층(13)의 제2 면은 발광 소자(LD)의 제1 단부(EP1)(또는 하 단부)일 수 있다.
활성층(12)은 제2 반도체층(13) 상에 배치되며, 단일 또는 다중 양자 우물(quantum well) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 실시예에서, 각 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제2 반도체층(13)과 접촉하는 제1 면과 제1 반도체층(11)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2) 각각에 대응하는 신호(또는 전압)가 인가되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 각 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치(DD)의 화소(PXL)를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제1 반도체층(11)은 활성층(12) 상에 배치되며, 제2 반도체층(13)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 제1 면과 외부로 노출된 제2 면을 포함할 수 있다. 제1 반도체층(11)의 제2 면은 발광 소자(LD)의 제2 단부(EP2)(또는 상 단부)일 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하였으나, 이에 한정되는 것은 아니다. 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로, 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13)의 하부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극'이라 함)을 더 포함할 수도 있다. 실시예에 따라, 제1 컨택 전극은 도 5를 참고하여 설명한 제1 전극(EL1)과 본딩 결합하는 본딩 전극일 수도 있다.
다른 실시예에 따라, 발광 소자(LD)는 제1 반도체층(11)의 상부에 배치되는 하나의 다른 컨택 전극(미도시, 이하 '제2 컨택 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수도 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다.
발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 소자(LD)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 소자(LD)의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFX), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNX), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 절연 레이어와 제2 절연 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 서로 상이한 물질(또는 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 실시예에 따라, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
이하에서는, 상술한 발광 소자(LD)를 광원으로 사용하는 화소(PXL)의 구체적인 구성에 대하여 도 7 내지 도 13을 참고하여 설명하기로 한다.
도 7은 본 발명의 실시예에 따른 제1 화소(PXL1) 및 제1 화소(PXL1)에 인접한 제2 화소(PXL2)를 개략적으로 나타낸 평면도이고, 도 8은 도 7의 제1 도전층(CL1)의 일 예를 나타낸 평면도이고, 도 9는 도 7의 제1 반도체 패턴(SCP1) 및 제2 도전층(CL2)의 일 예를 나타낸 평면도이고, 도 10은 도 7의 제3 도전층(CL3), 제2 반도체 패턴(SCP2), 및 제4 도전층(CL4)의 일 예를 나타낸 평면도이고, 도 11은 도 7의 제5 도전층(CL5)의 일 예를 나타낸 평면도이고, 도 12는 도 7의 제 제6 도전층(CL6) 및 제7 도전층(CL7)의 일 예를 나타낸 평면도이며, 도 13은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 7 내지 도 13에서는, 도시의 편의를 위하여 발광 소자(LD)를 생략하였다.
도 7 내지 도 13에서는, 표시 영역(도 3의 "DA" 참고)에 배치된 i-1번째 화소 행 및 j번째 화소 열에 배치된 제1 화소(PXL1) 및 i번째 화소 행 및 j번째 화소 열에 배치되는 제2 화소(PXL2)를 기준으로, 상기 제1 화소(PXL1)와 상기 제2 화소(PXL2)에 연결된 신호 라인들을 도시하였다.
도 7 내지 도 12에 있어서, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로 표시하였다. 또한, 도 13에 있어서, 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다.
실시예에 있어서, 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 13에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 제2 화소(PXL2)를 단순화하여 도시하였으나, 이에 한정되는 것은 아니다.
실시예를 설명함에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있으나, 반드시 이에 한정되는 것은 아니다.
도 1 내지 도 13을 참조하면, 제1 화소(PXL1)는 기판(SUB) 상에 마련된(또는 제공된) 제1 화소 영역(PXA1)에 제공 및/또는 형성될 수 있고, 제2 화소(PXL2)는 기판(SUB) 상에 마련된(또는 제공된) 제2 화소 영역(PXA2)에 제공 및/또는 형성될 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있는 재료들이 선택될 수 있다. 기판(SUB)은 경성(Rigid) 기판 또는 가요성(Flexibility) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판 및 결정질 유리 기판을 포함할 수 있다.
가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다.
기판(SUB) 상에 제1 도전층(CL1), 제1 반도체 패턴(SCP1), 제2 도전층(CL2), 제3 도전층(CL3), 제2 반도체 패턴(SCP2), 제4 도전층(CL4), 제5 도전층(CL5), 제6 도전층(CL6), 및 제7 도전층(CL7)이 소정의 절연층들을 사이에 두고 순차적으로 배치될 수 있다. 상술한 제1 반도체 패턴(SCP1), 제2 도전층(CL2), 제3 도전층(CL3), 제2 반도체 패턴(SCP2), 제4 도전층(CL4), 제5 도전층(CL5), 제6 도전층(CL6), 및 제7 도전층(CL7)에 의해 제1 및 제2 화소들(PXL1, PXL2)의 화소 회로(PXC)가 형성될 수 있다.
기판(SUB) 상에 배치된 절연층들은, 도 13에 도시된 바와 같이, 제1 버퍼층(BFL1), 제1 게이트 절연층(GI1), 제1 층간 절연층(ILD1), 제2 버퍼층(BFL2), 제2 게이트 절연층(GI2), 제2 층간 절연층(ILD2), 제1 비아층(VIA1), 및 제2 비아층(VIA2)을 포함할 수 있다.
제1 버퍼층(BFL1)은 제1 도전층(CL1) 및 기판(SUB) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 버퍼층(BFL1)은 화소 회로(PXC)에 포함된 트랜지스터들(T1 ~ T7)에 불순물이 확산되는 것을 방지할 수 있다. 제1 버퍼층(BFL1)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 제1 버퍼층(BFL1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 버퍼층(BFL1)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 제1 버퍼층(BFL1)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 제1 버퍼층(BFL1)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제1 게이트 절연층(GI1)은 제1 반도체 패턴(SCP1) 및 버퍼층(BFL) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 게이트 절연층(GI1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 게이트 절연층(GI1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 제1 게이트 절연층(GI1)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 제1 게이트 절연층(GI1)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 제1 게이트 절연층(GI1)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
제1 층간 절연층(ILD1)은 제2 도전층(CL2) 및 제1 게이트 절연층(GI1) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 층간 절연층(ILD1)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나, 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 무기 절연막일 수 있다.
제2 버퍼층(BFL2)은 제3 도전층(CL3) 및 제1 층간 절연층(ILD1) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제2 버퍼층(BFL2)은 제1 버퍼층(BFL1)과 동일한 물질을 포함하거나, 제2 버퍼층(BFL2)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제2 반도체 패턴(SCP2) 및 제2 버퍼층(BFL2) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나, 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제2 게이트 절연층(GI2)은 무기 절연막일 수 있다.
제2 층간 절연층(ILD2)은 제4 도전층(CL4) 및 제2 게이트 절연층(GI2) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 제1 게이트 절연층(GI1)과 동일한 물질을 포함하거나, 제1 게이트 절연층(GI1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제2 층간 절연층(ILD2)은 무기 절연막일 수 있다.
제1 비아층(VIA1)은 제5 도전층(CL5) 및 제2 층간 절연층(ILD2) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제1 비아층(VIA1)은 유기 절연막을 포함함 단일층 또는 이중층 이상의 다중층으로 구성될 수 있다. 실시예에 따라, 제1 비아층(VIA1)은 무기 절연막 및 상기 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수도 있다. 제1 비아층(VIA1)이 다중층으로 제공될 경우, 제1 비아층(VIA1)을 구성하는 유기 절연막이 제1 비아층(VIA1)의 최상층에 위치할 수 있다. 제1 비아층(VIA1)은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 제1 비아층(VIA1)은 무기 절연막으로 구성될 수도 있다.
제2 비아층(VIA2)은 제6 도전층(CL6) 및 제1 비아층(VIA1) 상에 전면적으로 제공 및/또는 형성될 수 있다. 제2 비아층(VIA2)은 제1 비아층(VIA1)과 동일한 물질을 포함하거나, 제1 비아층(VIA1)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제2 비아층(VIA2) 상에는 제7 도전층(CL7)이 제공 및/또는 형성될 수 있다.
제1 화소(PXL1)와 제2 화소(PXL2) 각각은 기판(SUB) 상에 배치된 화소 회로(PXC) 및 화소 회로(PXC)에 연결된 각종 신호 라인들을 포함할 수 있다. 제1 화소(PXL1)와 제2 화소(PXL2)는 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 이하에서는 편의를 위하여 제2 화소(PXL2)를 대표로 설명하며 제1 화소(PXL1)에 대한 설명은 간략히 하기로 한다.
제2 화소(PXL2)는 화소 회로(PXC) 및 화소 회로(PXC)에 전기적으로 연결된 신호 라인들이 배치되는 화소 회로층(PCL)을 포함할 수 있다. 편의를 위하여, 화소 회로층(PCL)에 배치된 신호 라인들을 우선 설명한 후 화소 회로(PXC)에 대하여 설명하기로 한다.
신호 라인들은, 스캔 라인들(S1i, S2i, S3i, S4i), 발광 제어선(Ei), 데이터 라인(Dj), 제1 하부 보조 배선(BML1), 제2 전원 라인(PL2), 제1 초기화 전원 라인(IPL1), 및 제2 초기화 전원 라인(IPL2)를 포함할 수 있다.
스캔 라인들(S1i, S2i, S3i, S4i)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인들(S1i, S2i, S3i, S4i)은 제1 스캔 라인(S1i), 제2 스캔 라인(S2i), 제3 스캔 라인(S3i), 및 제4 스캔 라인(S4i)을 포함할 수 있다. 상기 제1 스캔 라인(S1i)은 도 5를 참고하여 설명한 제1 스캔 라인(S1i)일 수 있고, 상기 제2 스캔 라인(S2i)은 도 5를 참고하여 설명한 제2 스캔 라인(S2i)일 수 있고, 제3 스캔 라인(S3i)은 도 5를 참고하여 설명한 제3 스캔 라인(S3i)일 수 있으며, 제4 스캔 라인(S4i)은 도 5를 참고하여 설명한 제4 스캔 라인(S4i)일 수 있다. 여기서, 제1 스캔 라인(S1i)과 제4 스캔 라인(S4i)은 서로 일체로 제공될 수 있다. 이 경우, 제1 스캔 라인(S1i)이 제4 스캔 라인(S4i)이거나 제4 스캔 라인(S4i)이 제1 스캔 라인(S1i)일 수 있다.
제1 스캔 라인(S1i)(또는 제4 스캔 라인(S4i)), 제2 스캔 라인(S2i), 및 제3 스캔 라인(S3i) 각각에는 대응하는 스캔 신호가 인가될 수 있다. 일 예로, 제1 스캔 라인(S1i)(또는 제4 스캔 라인(S4i))에는 제1 스캔 신호가 인가될 수 있고, 제2 스캔 라인(S1i)에는 제2 스캔 신호가 인가될 수 있고, 제3 스캔 라인(S3i)에는 제3 스캔 신호가 인가될 수 있다.
제1 스캔 라인(S1i)은 제2 도전층(CL2)으로 구성될 수 있고, 제2 및 제3 스캔 라인들(S2i, S3i)은 제4 도전층(CL4)으로 구성될 수 있다. 제2 도전층(CL2)은 제1 게이트 절연층(GI1) 상에 제공 및/또는 형성될 수 있고, 제4 도전층(CL4)은 제2 게이트 절연층(GI2) 상에 제공 및/또는 형성될 수 있다.
발광 제어선(Ei)은 제1 방향(DR1)으로 연장되며 발광 제어 신호가 인가될 수 있다. 상기 발광 제어선(Ei)은 도 5를 참고하여 설명한 발광 제어선(Ei)일 수 있다. 발광 제어선(Ei)은 제2 도전층(CL2)으로 구성될 수 있다. 발광 제어선(Ei)은 제1 스캔 라인(S1i)과 동일한 물질을 포함하고, 제1 스캔 라인(S1i)과 동일 공정으로 형성될 수 있다.
데이터 라인(Dj)은 도 7 및 도 12에 도시된 바와 같이 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(Dj)은 도 5를 참고하여 설명한 데이터 라인(Dj)일 수 있다. 데이터 라인(Dj)은 제6 도전층(CL6)으로 구성될 수 있다. 제6 도전층(CL6)은 제1 비아층(VIA1) 상에 제공 및/또는 형성될 수 있다.
제1 하부 보조 배선(BML1)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)으로, 도 8에 도시된 바와 같이, 몸통부, 상기 몸통부로부터 제1 방향(DR1)으로 분기된 제1 연장부, 및 상기 몸통부로부터 제2 방향(DR2)으로 분기된 제2 연장부를 포함할 수 있다. 상기 제1 하부 보조 배선(BML1)은 도 5를 참고하여 설명한 하부 보조 배선(BML)일 수 있다. 제1 하부 보조 배선(BML1)은 제1 도전층(CL1)으로 구성될 수 있다. 제1 하부 보조 배선(BML1)은 기판(SUB)과 제1 버퍼층(BFL1) 사이에 배치될 수 있다. 제1 하부 보조 배선(BML1)은 제1 트랜지스터(T1)의 채널 영역과 중첩할 수 있다. 실시예에서, 제1 하부 보조 배선(BML1)은 제2 화소(PXL2) 및 제1 방향(DR1)으로 상기 제2 화소(PXL2)에 인접한 화소들(PXL)에 공통으로 제공되어, 표시 영역(DA)에서 메쉬 형상을 이룰 수 있다.
제1 하부 보조 배선(BML1)은 기판(SUB)의 배면을 통하여 유입되는 광을 차단하여 제1 트랜지스터(T1)의 채널 영역을 보호하는 광 차단 부재로도 활용될 수 있다. 이를 위해 제1 하부 보조 배선(BML1)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다.
제2 전원 라인(PL2)은 도 7 및 도 12에 도시된 바와 같이 제2 방향(DR2)으로 연장될 수 있다. 제2 전원 라인(PL2)은 도 5를 참고하여 설명한 제1 구동 전압 배선(DVL1)일 수 있다. 제2 전원 라인(PL2)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 제2 화소(PXL2) 및 제2 방향(DR2)으로 상기 제2 화소(PXL2)에 인접한 화소들(PXL)에 공통으로 제공될 수 있다. 제2 전원 라인(PL2)은 기판(SUB)의 비표시 영역(NDA)에서 제1 하부 보조 배선(BML1)과 전기적으로 연결될 수 있다. 이에 따라, 제2 전원 라인(PL2)과 제1 하부 보조 배선(BML1)에는 동일한 신호, 일 예로, 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 제2 전원 라인(PL2)은 제6 도전층(CL6)으로 구성될 수 있다. 제2 전원 라인(PL2)은 데이터 라인(Dj)과 동일한 물질을 포함하고, 데이터 라인(Dj)과 동일 공정으로 형성될 수 있다.
제1 초기화 전원 라인(IPL1)은 도 7 및 도 10에 도시된 바와 같이 제1 방향(DR1)으로 연장되며 제3 스캔 라인(S3i)과 이격되게 배치될 수 있다. 상기 제1 초기화 전원 라인(IPL1)은 도 5를 참고하여 설명한 제1 초기화 전압선(VINTL1)일 수 있다. 제1 초기화 전원 라인(IPL1)은 제3 도전층(CL3)으로 구성되어 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성될 수 있다. 제1 화소(PXL1)에 제공된 제1 초기화 전원 라인(IPL1)은 i-1번째 제3 스캔 라인(S3i_1)과 이격되게 배치될 수 있다. 여기서, 제1 화소(PXL1)의 i-1번째 제3 스캔 라인(S3i_1)은 제2 화소(PXL2)의 제3 스캔 라인(S3i)에 대응하는 구성으로, 제3 도전층(CL3)으로 구성되고 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성될 수 있다.
제2 초기화 전원 라인(IPL2)은 도 7 및 도 11에 도시된 바와 같이 제1 방향(DR1)으로 연장되며, 제1 스캔 라인(S1i)과 부분적으로 중첩하도록 배치될 수 있다. 상기 제2 초기화 전원 라인(IPL2)은 도 5를 참고하여 설명한 제2 초기화 전압선(VINTL2)일 수 있다. 제2 초기화 전원 라인(IPL2)은 제5 도전층(CL5)으로 구성되어 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성될 수 있다. 제1 화소(PXL1)에 제공된 제2 초기화 전원 라인(IPL2)은 i-1번째 제1 스캔 라인(S1i_1)과 부분적으로 중첩하도록 배치될 수 있다. 여기서, 제1 화소(PXL1)의 i-1번째 제1 스캔 라인(S1i_1)은 제2 화소(PXL2)의 제1 스캔 라인(S1i)에 대응하는 구성으로, 제2 도전층(CL2)으로 구성될 수 있다.
제2 화소(PXL2)는 제2 스캔 라인(S2i)과 부분적으로 중첩하는 제2 하부 보조 배선(BML2i) 및 제3 스캔 라인(S3i)과 부분적으로 중첩하는 제3 하부 보조 배선(BML3i)을 더 포함할 수 있다. 제2 하부 보조 배선(BML2i)은 기판(SUB)의 비표시 영역(NDA)에서 제2 스캔 라인(S2i)과 전기적으로 연결될 수 있다. 제3 하부 보조 배선(BML3i)은 기판(SUB)의 비표시 영역(NDA)에서 제3 스캔 라인(S3i)과 전기적으로 연결될 수 있다. 제2 및 제3 하부 보조 배선들(BML2i, BML3i)은 제3 도전층(CL3)으로 구성되어 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성될 수 있다. 제2 및 제3 하부 보조 배선들(BML2i, BML3i)은 제1 초기화 전원 라인(IPL1)과 동일한 물질을 포함하고, 동일 공정으로 형성될 수 있다.
실시예에서, 제2 하부 보조 배선(BML2i)은 제3 트랜지스터(T3)의 하부에 배치하여 상기 제3 트랜지스터(T3)의 채널 영역과 중첩하고, 제3 하부 보조 배선(BML3i)은 제4 트랜지스터(T4)의 하부에 배치하여 상기 제4 트랜지스터(T4)의 채널 영역과 중첩할 수 있다. 제2 및 제3 하부 보조 배선들(BML2i, BML3i)은 기판(SUB)의 배면을 통하여 유입되는 광을 차단하여 제3 및 제4 트랜지스터들(T3, T4) 각각의 채널 영역을 보호하는 광 차단 부재로도 활용될 수 있다. 이를 위해, 제2 및 제3 하부 보조 배선들(BML2i, BML3i)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다.
제1 화소(PXL1)에는 i-1번째 제3 스캔 라인(S3i_1)과 부분적으로 중첩하는 i-1번째 제3 하부 보조 배선(BML3i_1)이 배치될 수 있다. i-1번째 제3 하부 보조 배선(BML3i_1)은 제2 화소(PXL2)의 제3 하부 보조 배선(BML3i)에 대응되는 구성으로, 제3 도전층(CL3)으로 구성될 수 있다.
제2 화소(PXL2)의 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 ~ T7), 스토리지 커패시터(Cst), 및 추가 커패시터(Cad)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SA1), 및 제1 드레인 영역(DA1)을 포함할 수 있다. 제1 트랜지스터(T1)는 제1 하부 보조 배선(BML1)(또는 제1 전원 라인(PL1))과 중첩할 수 있다.
제1 게이트 전극(GE1)은 제1 하부 보조 배선 (BML1)의 몸통부와 중첩할 수 있다. 제1 게이트 전극(GE1)은 제2 도전층(CL2)으로 구성될 수 있다. 제2 도전층(CL2)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 이루어진 단일층을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 또는 다중층 구조로 형성할 수 있다.
실시예에 있어서, 제1 게이트 전극(GE1)은 스토리지 커패시터(Cst)의 제1 전극(LE)(또는 하부 전극)과 일체로 제공될 수 있다. 또한, 제1 게이트 전극(GE1)은 후술한 제2 도전 패턴(CP2)과 일체로 제공될 수 있다.
제1 게이트 전극(GE1)은 제5 연결 패턴(CNP5)을 통하여 제3 트랜지스터(T3)와 제4 트랜지스터(T4)에 전기적으로 연결될 수 있다.
제5 연결 패턴(CNP5)은 제8 컨택 홀(CH8)을 통해 제1 게이트 전극(GE1)에 전기적으로 연결되고, 제10 컨택 홀(CH10)을 통해 제3 드레인 영역(DA3)과 제4 소스 영역(SA4)에 전기적으로 연결될 수 있다. 제5 연결 패턴(CNP5)은 제5 도전층(CL5)으로 구성되며, 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SA1), 및 제1 드레인 영역(DA1)은 폴리 실리콘(poly silicon)으로 이루어진 제1 반도체 패턴(SCP1)으로 구성될 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SA1), 및 제1 드레인 영역(DA1)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SA1) 및 제1 드레인 영역(DA1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, p형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 게이트 전압(또는 게이트 신호)의 구동 범위가 넓어지게 될 수 있다.
제1 액티브 패턴(ACT1)의 일 단은 제1 소스 영역(SA1)과 연결되고, 그의 타 단은 제1 드레인 영역(DA1)과 연결될 수 있다.
제1 소스 영역(SA1)은 제1 액티브 패턴(ACT1), 제2 트랜지스터(T2)의 제2 드레인 영역(DA2), 및 제5 트랜지스터(T5)의 제5 드레인 영역(DA5)과 연결될 수 있다. 제2 드레인 영역(DA2) 및 제5 드레인 영역(DA5)은 제1 반도체 패턴(SCP1)으로 구성될 수 있다.
제1 드레인 영역(DA1)은 제1 액티브 패턴(ACT1)과 제6 트랜지스터(T6)의 제6 소스 영역(SA6)과 연결될 수 있다. 제6 소스 영역(SA6)은 제1 반도체 패턴(SCP1)으로 구성될 수 있다. 또한, 제1 드레인 영역(DA1)은 제4 연결 패턴(CNP4)을 통해 제3 트랜지스터(T3)와 전기적으로 연결될 수 있다.
제4 연결 패턴(CNP4)은 제9 컨택 홀(CH9)을 통해 제1 드레인 영역(DA1)(또는 제6 소스 영역(SA6))과 전기적으로 연결되고, 제2 컨택 홀(CH2)을 통해 제3 소스 영역(SA3)과 전기적으로 연결될 수 있다. 제4 연결 패턴(CNP4)는 제5 도전층(CL5)으로 구성되며, 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성될 수 있다.
제2 트랜지스터(T2)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SA2), 및 제2 드레인 영역(DA2)을 포함할 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SA2), 및 제2 드레인 영역(DA2)은 제1 반도체 패턴(SCP1)으로 구성될 수 있다.
제2 게이트 전극(GE2)은, 도 9에 도시된 바와 같이, 제1 스캔 라인(S1i)과 일체로 형성될 수 있다. 제2 게이트 전극(GE2)은 제2 도전층(CL2)으로 구성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로, 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 액티브 패턴(ACT2)의 일 단은 제2 소스 영역(SA2)과 연결되고, 그의 타 단은 제2 드레인 영역(DA2)과 연결될 수 있다.
제2 소스 영역(SA2)은 제2 액티브 패턴(ACT2)과 연결될 수 있다. 또한, 제2 소스 영역(SA2)은 제6 연결 패턴(CNP6)을 통해 데이터 라인(Dj)과 전기적으로 연결될 수 있다.
제6 연결 패턴(CNP6)은 제11 컨택 홀(CH11)을 통해 제2 소스 영역(SA2)과 전기적으로 연결될 수 있고, 제12 컨택 홀(CH12)을 통해 데이터 라인(Dj)과 전기적으로 연결될 수 있다. 제6 연결 패턴(CNP6)은 제5 도전층(CL5)으로 구성될 수 있다.
제2 드레인 영역(DA2)은 제2 액티브 패턴(ACT2), 제1 소스 영역(SA1), 및 제5 드레인 영역(DA5)과 연결될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SA3), 및 제3 드레인 영역(DA3)을 포함할 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SA3), 및 제3 드레인 영역(DA3)은 산화물 반도체로 이루어진 제2 반도체 패턴(SCP2)으로 구성될 수 있다. 이 경우, 제3 트랜지스터(T3)는 산화물 트랜지스터로 구성될 수 있다.
제3 게이트 전극(GE3)은, 도 10에 도시된 바와 같이, 제2 스캔 라인(S2i)과 일체로 제공될 수 있다. 제3 게이트 전극(GE3)은 제4 도전층(CL4)으로 구성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로, 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 액티브 패턴(ACT3)의 일 단은 제3 소스 영역(SA3)과 연결되고, 그의 타 단은 제3 드레인 영역(DA3)과 연결될 수 있다.
제3 소스 영역(SA3)은 제3 액티브 패턴(ACT3)과 연결될 수 있다. 또한, 제3 소스 영역(SA3)은 제1 드레인 영역(DA1) 및 제6 소스 영역(SA6)에 연결될 수 있다.
제3 드레인 영역(DA3)은 제3 액티브 패턴(ACT3)과 연결될 수 있다. 또한, 제3 드레인 영역(DA3)은 제1 게이트 전극(GE1) 및 제4 소스 영역(SA4)과 연결될 수 있다.
제4 트랜지스터(T4)는 제4 게이트 전극(GE4), 제4 액티브 패턴(ACT4), 제4 소스 영역(SA4), 및 제4 드레인 영역(DA4)을 포함할 수 있다. 제4 액티브 패턴(ACT4), 제4 소스 영역(SA4), 및 제4 드레인 영역(DA4)은 제2 반도체 패턴(SCP2)으로 구성될 수 있다. 제2 반도체 패턴(SCP2)은 산화물 반도체를 포함할 수 있다. 이 경우, 제4 트랜지스터(T4)는 산화물 트랜지스터로 구성될 수 있다.
제4 게이트 전극(GE4)은, 도 10에 도시된 바와 같이, 제4 스캔 라인(S3i)과 일체로 제공될 수 있다. 제4 게이트 전극(GE4)은 제4 도전층(CL4)으로 구성될 수 있다.
제4 액티브 패턴(ACT4)은 제4 게이트 전극(GE4)과 중첩되는 영역으로, 제4 트랜지스터(T4)의 채널 영역일 수 있다.
제4 액티브 패턴(ACT4)의 일 단은 제4 소스 영역(SA4)과 연결되고, 그의 타 단은 제4 드레인 영역(DA4)과 연결될 수 있다.
제4 소스 영역(SA4)은 제4 액티브 패턴(ACT4)과 연결될 수 있다. 또한, 제4 소스 영역(SA4)은 제1 게이트 전극(GE1) 및 제3 드레인 영역(DA3)과 연결될 수 있다.
제4 드레인 영역(DA4)은 제4 액티브 패턴(ACT4)과 연결될 수 있다. 또한, 제4 드레인 영역(DA4)은 제1 연결 패턴(CNP1)을 통해 제1 초기화 전원 라인(IPL1)과 전기적으로 연결될 수 있다.
제1 연결 패턴(CNP1)은 도 10 및 도 11에 도시된 바와 같이 제1 컨택 홀(CH1)을 통해 제4 드레인 영역(DA4)과 전기적으로 연결되고, 제4 컨택 홀(CH4)을 통해 제1 초기화 전원 라인(IPL1)과 전기적으로 연결될 수 있다. 제1 연결 패턴(CNP1)은 제5 도전층(CL5)으로 구성될 수 있다.
제3 및 제4 트랜지스터들(T3, T4)이 산화물 트랜지스터로 구성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제3 및 제4 트랜지스터들(T3, T4)은 폴리 실리콘 트랜지스터로 구성될 수도 있다.
제5 트랜지스터(T5)는 제5 게이트 전극(GE5), 제5 액티브 패턴(ACT5), 제5 소스 영역(SA5), 및 제5 드레인 영역(DA5)을 포함할 수 있다.
제5 게이트 전극(GE5)은, 도 9에 도시된 바와 같이, 발광 제어선(Ei)과 일체로 형성될 수 있다. 제5 게이트 전극(GE5)은 제2 도전층(CL2)으로 구성될 수 있다.
제5 액티브 패턴(ACT5), 제5 소스 영역(SA5), 및 제5 드레인 영역(DA5)은 폴리 실리콘으로 이루어진 제1 반도체 패턴(SCP1)으로 구성될 수 있다.
제5 액티브 패턴(ACT5)은 제5 게이트 전극(GE5)과 중첩되는 영역으로, 제5 트랜지스터(T5)의 채널 영역일 수 있다.
제5 액티브 패턴(ACT5)의 일 단은 제5 소스 영역(SA5)과 연결되고, 그의 타 단은 제5 드레인 영역(DA5)과 연결될 수 있다.
제5 소스 영역(SA5)은 제5 액티브 패턴(ACT5)과 연결될 수 있다. 또한, 제5 소스 영역(SA5)은 제2 연결 패턴(CNP2)을 통하여 제2 전원 라인(PL2)과 연결될 수 있다.
제2 연결 패턴(CNP2)은 도 11에 도시된 바와 같이 제6 컨택 홀(CH6)을 통해 제5 소스 영역(SA5)과 전기적으로 연결될 수 있다. 또한, 제2 연결 패턴(CNP2)은 도 12에 도시된 바와 같이 제13 컨택 홀(CH13)을 통해 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 제2 연결 패턴(CNP2)은 제5 도전층(CL5)으로 구성될 수 있다.
제6 트랜지스터(T6)은 제6 게이트 전극(GE6), 제6 액티브 패턴(ACT6), 제6 소스 영역(SA6), 및 제6 드레인 영역(DA6)을 포함할 수 있다.
제6 게이트 전극(GE6)은, 도 9에 도시된 바와 같이, 발광 제어선(Ei)과 일체로 형성될 수 있다. 제6 게이트 전극(GE6)은 제2 도전층(CL2)으로 구성될 수 있다.
제6 액티브 패턴(ACT6), 제6 소스 영역(SA6), 및 제6 드레인 영역(DA6)은 폴리 실리콘으로 이루어진 제1 반도체 패턴(SCP1)으로 구성될 수 있다.
제6 액티브 패턴(ACT6)은 제6 게이트 전극(GE6)과 중첩되는 영역으로, 제6 트랜지스터(T6)의 채널 영역일 수 있다.
제6 액티브 패턴(ACT6)의 일 단은 제6 소스 영역(SA6)과 연결되고, 그의 타 단은 제6 드레인 영역(DA6)과 연결될 수 있다.
제6 소스 영역(SA6)은 제6 액티브 패턴(ACT6)과 연결될 수 있다. 또한, 제6 소스 영역(SA6)은 제1 드레인 영역(DA1) 및 제3 소스 영역(SA3)에 연결될 수 있다.
제6 드레인 영역(DA6)은 제6 액티브 패턴(ACT6)과 연결될 수 있다. 또한, 제6 드레인 영역(DA6)은 제1 화소(PXL1)의 제7 트랜지스터(T7)의 제7 소스 영역(SA7)과 연결될 수 있다.
제7 트랜지스터(T7)는 제7 게이트 전극(GE7), 제7 액티브 패턴(ACT7), 제7 소스 영역(SA7), 및 제7 드레인 영역(DA7)을 포함할 수 있다.
제7 게이트 전극(GE7)은, 도 9에 도시된 바와 같이, 제1 스캔 라인(S1i)(또는 제4 스캔 라인(S4i))과 일체로 형성될 수 있다. 제7 게이트 전극(GE7)은 제2 도전층(CL2)으로 구성될 수 있다.
제7 액티브 패턴(ACT7), 제7 소스 영역(SA7), 및 제7 드레인 영역(DA7)은 폴리 실리콘으로 이루어진 제1 반도체 패턴(SCP1)으로 구성될 수 있다.
제7 액티브 패턴(ACT7)은 제7 게이트 전극(GE7)과 중첩되는 영역으로, 제7 트랜지스터(T7)의 채널 영역일 수 있다.
제7 액티브 패턴(ACT7)의 일 단은 제7 소스 영역(SA7)과 연결되고, 그의 타 단은 제7 드레인 영역(DA7)과 연결될 수 있다.
제7 소스 영역(SA7)은 제7 액티브 패턴(ACT7)과 연결될 수 있다. 또한, 제7 소스 영역(SA7)은 제2 화소(PXL2)의 이후 화소 행에 위치하는 인접 화소의 제6 트랜지스터(T6)의 제6 드레인 영역(DA6)과 연결될 수 있다.
제7 드레인 영역(DA7)은 제7 액티브 패턴(ACT7)과 연결될 수 있다. 또한, 제7 드레인 영역(DA7)은 제3 컨택 홀(CH3)을 통해 제2 초기화 전원 라인(IPL2)과 전기적으로 연결될 수 있다. 초기화 전원 라인(IPL2)은 제5 도전층(CL5)으로 구성될 수 있다.
스토리지 커패시터(Cst)는 상부 전극(UE)과 하부 전극(LE)을 포함할 수 있다.
하부 전극(LE)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 일체로 제공 및/또는 형성될 수 있다. 일 예로, 하부 전극(LE)은 제1 게이트 전극(GE1)의 일 영역으로 간주되거나 또는 상기 제1 게이트 전극(GE1)이 상기 하부 전극(LE)의 일 영역으로 간주될 수 있다.
상부 전극(UE)은 도 7 및 도 10에 도시된 바와 같이 제2 화소 영역(PXA2)의 가운데 영역(또는 중앙부)을 가로지르며, 평면 상에서 발광 제어선(Ei)과 제2 스캔 라인(S2i) 사이에 위치할 수 있다. 상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층(CL3)으로 구성될 수 있다. 상부 전극(UE)은 제2 및 제3 하부 보조 배선들(BML2i, BML3i)과 동일한 물질을 포함하고, 동일 공정으로 형성될 수 있다. 상부 전극(UE)은 도 13에 도시된 바와 같이 제1 층간 절연층(ILD1)을 사이에 두고 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 중첩하도록 배치될 수 있다. 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 상부 전극(UE) 사이에 개재된 제1 층간 절연층(ILD1)은 스토리지 커패시터(Cst)의 유전체가 될 수 있다. 상부 전극(UE)은 제2 화소(PXL2) 및 제1 방향(DR1)으로 상기 제2 화소(PXL2)에 인접한 인접 화소들(PXL)에 공통으로 제공될 수 있다. 상부 전극(UE)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있다. 일 예로, 상부 전극(UE)은 제1 하부 보조 배선(BML1)(또는 제1 전원 라인(PL1)) 및 제2 전원 라인(PL2)과 함께 제1 구동 전원(VDD)의 전압이 인가되는 추가 전원 라인(APL)일 수 있다.
상부 전극(UE)은 도 13에 도시된 바와 같이 도전 패턴(CP)과 중첩하지 않고 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 중첩하도록 제1 층간 절연층(ILD1) 상에 배치될 수 있다.
추가 커패시터(Cad)는 추가 도전 패턴(ACP)과 도전 패턴(CP)을 포함할 수 있다.
추가 도전 패턴(ACP)은 제1 하부 보조 배선(BML1)과 일체로 제공 및/또는 형성되며 제1 도전층(CL1)으로 구성될 수 있다. 일 예로, 추가 도전 패턴(ACP)은 제1 하부 보조 배선(BML1)의 일 영역으로 간주될 수 있다. 이에 따라, 추가 도전 패턴(ACP)에는 제1 하부 보조 배선(BML1)(또는 제1 전원 라인(PL1))으로 인가된 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
도전 패턴(CP)은 도 7 및 도 9에 도시된 바와 같이 제2 화소 영역(PXA2) 내에서 아일랜드 형태로 제공되며, 평면 상에서 볼 때 발광 제어선(Ei)과 제1 게이트 전극(GE1)(또는 하부 전극(LE)) 사이에 위치할 수 있다. 실시예에 있어서, 도전 패턴(CP)은 제1 게이트 전극(GE1)(또는 하부 전극(LE))과 이격되게 위치할 수 있다. 도전 패턴(CP)은 도 13에 도시된 바와 같이 제1 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)으로 구성될 수 있다. 도전 패턴(CP)은 제1 게이트 전극(GE1)(또는 하부 전극(LE))과 동일한 물질을 포함하고, 동일 공정으로 형성될 수 있다. 도전 패턴(CP)은 제1 게이트 절연층(GI1) 및 제1 버퍼층(BFL1)을 사이에 두고 추가 도전 패턴(ACP)과 중첩하도록 배치될 수 있다. 실시예에 있어서, 추가 도전 패턴(ACP)은 추가 커패시터(Cad)의 제1 전극이 되고, 도전 패턴(CP)은 추가 커패시터(Cad)의 제2 전극이 될 수 있다. 추가 도전 패턴(ACP)과 도전 패턴(CP) 사이에 개재된 제1 게이트 절연층(GI1) 및 제1 버퍼층(BFL1)은 추가 커패시터(Cad)의 유전체가 될 수 있다.
도전 패턴(CP)은 제3 연결 패턴(CNP3)을 통해 제1 전극(EL1)과 전기적으로 연결될 수 있다.
제3 연결 패턴(CNP3)은 제7 컨택 홀(CH7)을 통해 도전 패턴(CP)과 전기적으로 연결되고, 제 5 컨택 홀(CH5)을 통해 제6 드레인 전극(DA6)과 전기적으로 연결될 수 있다. 또한, 제3 연결 패턴(CNP3)은 제14 컨택 홀(CH14)을 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다. 제3 연결 패턴(CNP3)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되는 제5 도전층(CL5)으로 구성될 수 있다. 일 예로, 제3 연결 패턴(CNP3)은 제2 초기화 전원 라인(IPL2)과 동일한 물질을 포함하고, 동일 공정으로 형성될 수 있다.
브릿지 패턴(BRP)은 제1 비아층(VIA1) 상에 제공 및/또는 형성되는 제6 도전층(CL6)으로 구성될 수 있다. 일 예로, 브릿지 패턴(BRP)은 데이터 라인(Dj) 및 제2 전원 라인(PL2)과 동일한 물질을 포함하고, 동일 공정으로 형성될 수 있다. 브릿지 패턴(BRP)은 데이터 라인(Dj) 및 제2 전원 라인(PL2)과 이격되게 배치될 수 있다. 브릿지 패턴(BRP)은 도 12에 도시된 바와 같이 제15 컨택 홀(CH15)을 통하여 제1 전극(EL1)과 전기적으로 연결될 수 있다.
제1 전극(EL1)은 화소 회로층(PCL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 제1 전극(EL1)은 화소 회로층(PCL)의 제2 비아층(VIA2) 상에 제공 및/또는 형성되는 제7 도전층(CL7)으로 구성될 수 있다. 제1 전극(EL1)은 도 5를 참고하여 설명한 제1 전극(EL1)으로, 애노드일 수 있다. 실시예에 있어서, 제1 전극(EL1)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2) 중 하나의 단부와 전기적으로 연결될 수 있다.
제1 전극(EL1)은 발광 소자(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 정면 방향)으로 진행되도록 하기 위하여 반사율(일 예로, 소정의 반사율)을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질로는, 발광 소자(LD)에서 방출된 광을 표시 장치(DD)의 화상 표시 방향(또는 목적하는 방향)으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 구리(Cu), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 전극(EL1)은 투명 도전성 물질(또는 재료)을 포함할 수도 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(EL1)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자(LD)에서 방출되는 광을 표시 장치(DD)의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 전극(EL1)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 전극(EL1)은 단일층으로 제공 및/또는 형성될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중층으로 제공 및/또는 형성될 수 있다. 제1 전극(EL1)은 발광 소자(LD)로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위하여 적어도 이중층 이상의 다중층으로 형성될 수도 있다.
제1 전극(EL1)은 발광 소자(LD)와 본딩 결합하는 본딩 전극으로 활용될 수 있다. 제1 전극(EL1)은 발광 소자(LD)의 본딩 전극과 본딩 결합하여 화소 회로층(PCL)의 일부 구성과 발광 소자(LD)를 전기적으로 연결하는 매개체로 활용될 수 있다. 일 예로, 제1 전극(EL1)은 발광 소자(LD)와 제6 트랜지스터(T6)를 전기적으로 연결하는 매개체일 수 있다.
상술한 바와 같이, 도전 패턴(CP)은 제5 및 제7 컨택 홀들(CH5, CH7), 제3 연결 패턴(CNP3), 제 14 및 제15 컨택 홀들(CH14, CH15), 및 브릿지 패턴(BRP)을 통하여 제1 전극(EL1)과 전기적으로 연결될 수 있다. 이에 따라, 아일랜드 형태로 제공된 도전 패턴(CP)에는 제1 전극(EL1)으로 전달되는 소정의 신호(또는 소정의 전압)가 인가될 수 있다.
일정한 고정 전압(일 예로, 제1 구동 전원(VDD)의 전압)이 인가되는 추가 도전 패턴(ACP)과 제1 전극(EL1)의 소정의 신호가 인가되는 도전 패턴(CP)에 의해 형성된 추가 커패시터(Cad)가 발광 소자(LD)와 연결됨에 따라, 발광 소자(LD)로 누설 전류가 유입되는 것을 차단하여 발광 소자(LD)의 오동작 및/또는 오발광을 줄이거나 방지할 수 있다. 추가 도전 패턴(ACP)과 도전 패턴(CP)의 중첩 면적을 넓힘으로써 추가 커패시터(Cad)의 커패시턴스가 증가될 수 있다. 실시예에서, 추가 커패시터(Cad)의 형상 및/또는 면적(또는 크기) 등은 발광 소자(LD)의 구동에 영향을 주지 않으면서 인접한 회로 소자들(일 예로, 트랜지스터들, 신호 라인들)에 전기적 및/또는 물리적인 영향이 미치지 않는 범위 내에서 다양하게 변경될 수 있다.
이하에서는, 도 14를 참고하여 제1 전극(EL1)과 본딩 결합하는 발광 소자(LD), 발광 소자(LD)와 연결된 제2 전극(EL2)에 대하여 설명하기로 한다.
도 14는 발광 소자(LD)를 포함한 도 7의 제2 화소(PXL2)를 개략적으로 도시한 것으로, 도 7의 Ⅰ ~ Ⅰ'선에 대응하는 단면도이다.
도 14의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 위주로 설명한다.
도 5 내지 도 14를 참조하면, 제2 화소(PXL2)는 화소 회로층(PCL) 상에 위치한 표시 소자층(DPL)을 포함할 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 중간층(CTL), 적어도 하나 이상의 발광 소자(LD), 제2 전극(EL2)을 포함할 수 있다.
뱅크(BNK)는 제1 전극(EL1) 상에 제공 및/또는 형성될 수 있다.
뱅크(BNK)는 제2 화소(PXL2)의 발광 영역을 구획하는 화소 정의막을 구성할 수 있다. 뱅크(BNK)는 제1 전극(EL1)의 일 영역을 노출하는 개구부(OP)를 포함하도록 부분적으로 개구될 수 있다. 제2 화소(PXL2)의 발광 영역과 뱅크(BNK)의 개구부(OP)는 서로 대응할 수 있다.
뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 제2 화소(PXL2)와 그에 인접한 화소들 사이에서 광(또는 빛)이 새는 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 뱅크(BNK)는 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연막으로 이루어질 수 있다. 또한, 실시예에 따라, 뱅크(BNK)는 투명 물질을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 다른 실시예에 따라, 제2 화소(PXL2)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
중간층(CTL)은 스핀 코팅 등을 통해 뱅크(BNK) 및 노출된 제1 전극(EL1) 상에 전면적으로 도포될 수 있다. 실시예에 있어서, 중간층(CTL)은 개구부(OP)를 채우는 형태로 뱅크(BNK) 및 제1 전극(EL1) 상에 제공될 수 있다.
중간층(CTL)은 발광 소자(LD)를 안정적으로 고정하면서 발광 소자(LD)와 제1 전극(EL1) 사이의 접착력을 강화하는 유기물을 포함한 유기막일 수 있다. 일 예로, 중간층(CTL)은 투명 점착층(또는 접착층)일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 중간층(CTL)은 발광 소자(LD)에서 방출되어 화상 표시 방향으로 진행하는 광의 굴절률을 변환하여 제2 화소(PXL2)의 출광 휘도를 향상시키기 위한 굴절률 변환층일 수도 있다.
실시예에 있어서, 중간층(CTL)은 유기 물질로 이루어질 수 있다. 유기 물질은, 일 예로, UV 등과 같은 광에 의해 가교 및 경화되는 광중합 개시제를 포함한 광경화성 수지 또는 열에 의해 경화 반응을 개시하는 열중합 개시제를 포함한 열경화성 고분자 수지 중 적어도 하나를 포함할 수 있다. 예를 들어, 열 경화성 수지는 유기물로 구성된 에폭시 수지, 아미노 수지, 페놀 수지, 폴리에스테르 수지 등을 포함할 수 있다. 중간층(CTL)은 발광 소자(LD)와 제1 전극(EL1)이 본딩 결합하는 과정에서 광 또는 열에 의해 경화될 수 있다. 이로 인하여, 중간층(CTL)은 발광 소자(LD)를 안정적으로 고정하면서 발광 소자(LD)의 이탈을 방지할 수 있다.
중간층(CTL) 상에 발광 소자(LD)가 제공 및/또는 위치할 수 있다. 실시예에 있어서, 제2 화소(PXL2)는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 도 6b 및 도 6c를 참고하여 설명한 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제3 방향(DR3)으로 제2 반도체층(13), 활성층(12), 및 제1 반도체층(11)의 순으로 적층된 마이크로 미터 정도의 직경(D) 및/또는 길이(L)를 갖는 수직형 발광 다이오드일 수 있다. 제2 반도체층(13)이 발광 소자(LD)의 제1 단부(EP1)에 위치하며, 제1 반도체층(11)이 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다. 도면에 직접적으로 도시하지 않았으나, 발광 소자(LD)는 제2 반도체층(13) 상에 위치하여 제1 전극(EL1)과 접촉함으로써 상기 제1 전극(EL1)과 본딩 결합하는 본딩 전극을 더 포함할 수 있다.
발광 소자(LD)의 본딩 전극은 제1 전극(EL1)과 직접 접촉하여 상기 제1 전극(EL1)과 본딩 결합할 수 있고, 발광 소자(LD)의 제1 반도체층(11)은 제2 전극(EL2)과 직접 접촉하여 상기 제2 전극(EL2)과 전기적으로 연결될 수 있다.
반송 기구에 의해 전사 기재에 전사(transfer)된 발광 소자(LD)가 뱅크(BNK)의 개구부(OP)에 대응하도록 중간층(CTL) 상부로 이동된 후, 상기 개구부(OP) 내로 재전사될 수 있다. 이 과정에서, 개구부(OP) 내부를 채우는 유동성의 유기막으로 구성된 중간층(CTL)이 이동하면서 발광 소자(LD)의 본딩 전극(또는 제1 단부(EP1))이 제1 전극(EL1)과 직접 접촉할 수 있다.
발광 소자(LD)와 제1 전극(EL1)을 전기적으로 연결하기 위하여 본딩 방식이 이용될 수 있다. 본딩 방식으로는, AFC(anisotropic conductive film) 본딩 방식, 레이저를 이용한 LAB(Laser assist bonding) 방식, 초음파 본딩 방식, 범프-볼 표면 실장 방식(Ball Grid Array, BGA), 가압 및 가열 본딩 방식(TC, Thermo compression bonding) 등에서 적합한 본딩 방식이 선택될 수 있다. 가압 및 가열 본딩 방식은 발광 소자(LD)의 본딩 전극과 제1 전극(EL1)을 접촉시킨 후 본딩 전극과 제1 전극(EL1)의 녹는점(melting point) 보다 높은 온도로 가열한 후 압력을 가하여 본딩 전극과 제1 전극(EL1)을 전기적 및/또는 물리적으로 연결하는 방식을 의미할 수 있다.
상술한 바와 같이, 개구부(OP) 내에 위치한 발광 소자(LD)의 본딩 전극과 제1 전극(EL1)을 접촉시킨 후, 가압 및 가열 본딩 방식을 이용한 본딩 공정을 진행하여 상기 발광 소자(LD)와 제1 전극(EL1)을 전기적으로 연결할 수 있다. 발광 소자(LD)의 본딩 전극과 제1 전극(EL1)의 접합을 위하여 열과 압력을 가하면, 상기 본딩 전극과 상기 제1 전극(EL1) 사이에 금속간 화합물이 생성 및 성장될 수 있다. 이러한 금속간 화합물로 발광 소자(LD)와 제1 전극(EL1)은 전기적 및/또는 물리적으로 연결될 수 있다.
제1 전극(EL1)과 본딩 결합한 발광 소자(LD) 상에 제2 전극(EL2)이 제공 및/또는 형성될 수 있다.
제2 전극(EL2)은 발광 소자(LD)의 제2 단부(EP2) 및 중간층(CTL) 상에 전면적으로 형성될 수 있다. 제2 전극(CE)은 발광 소자(LD)의 제2 단부(EP2)와 접촉하여 발광 소자(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다. 일 예로, 제2 전극(CE)은 발광 소자(LD)의 제2 단부(EP2)에 위치하는 제1 반도체층(11)과 전기적으로 연결될 수 있다.
제2 전극(EL2)은 발광 소자(LD)로부터 방출된 광을 손실 없이 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질로 구성될 수 있다. 일 예로, 제2 전극(EL2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제2 전극(EL2)의 재료가 상술한 실시예에 한정되는 것은 아니다.
상술한 제2 전극(EL2)은 기판(SUB)의 비표시 영역(NDA)에서 제2 구동 전압 배선(DVL2)과 전기적으로 연결될 수 있다. 이에 따라, 제2 구동 전원(VSS)의 전압이 제2 전극(EL2)으로 인가될 수 있다. 실시예에서, 제2 전극(EL2)은 캐소드일 수 있다.
실시예에 따라, 제2 전극(EL2) 상에는 도 4에 도시된 바와 같이 봉지층(ENL)이 제공 및/또는 형성될 수 있다.
봉지층(ENL)은 봉지 기판이거나 다중층으로 이루어진 봉지막일 수 있다. 이 경우, 커버층 봉지층(ENL)은 외부의 산소 및 수분이 표시 소자층(DPL) 및 화소 회로층(PCL)으로 유입되는 것을 방지할 수 있다. 실시예에 따라, 커버층 봉지층(ENL)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화하는 평탄화층일 수도 있다.
도 15는 본 발명의 실시예에 따른 제1 화소(PXL1) 및 제1 화소(PXL1)에 인접한 제2 화소(PXL2)를 개략적으로 나타낸 평면도이고, 도 16은 도 15의 제1 도전층(CL1)의 일 예를 나타낸 평면도이며, 도 17은 도 15의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 15 내지 도 17에 도시된 제1 및 제2 화소들(PXL1, PXL2)은, 제2 화소(PXL2)에 제공된 추가 도전 패턴(ACP)과 제1 하부 보조 배선(BML1)이 비일체로 이격되어 배치되는 점을 제외하고는 도 7 내지 도 13의 제1 및 제2 화소들(PXL1, PXL2)과 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 15 내지 도 17에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 15 내지 도 17을 참조하면, 제2 화소(PXL2)는 제1 도전층(CL1)으로 구성된 추가 도전 패턴(ACP) 및 제1 하부 보조 배선(BML1)을 포함할 수 있다.
제1 하부 보조 배선(BML1)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층(CL1)으로 구성될 수 있다. 제1 하부 보조 배선(BML1)에는 제1 구동 전원(도 5의 "VDD" 참고)의 전압이 인가될 수 있다. 제1 하부 보조 배선(BML1)은 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 대응될 수 있다. 일 예로, 제1 하부 보조 배선(BML1)은 제1 게이트 절연층(GI1) 및 제1 버퍼층(BFL1)을 사이에 두고 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 중첩할 수 있다. 제1 하부 보조 배선(BML1)은 제2 화소(PXL2)와 제1 방향(DR1)으로 상기 제2 화소(PXL2)에 인접한 인접 화소들(도 3의 "PXL" 참고)에 공통으로 제공될 수 있다. 제1 하부 보조 배선(BML1)은 기판(SUB)의 비표시 영역(도 3의 "NDA" 참고)에서 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
추가 도전 패턴(ACP)은 도 16에 도시된 바와 같이 제1 하부 보조 배선(BML1)과 이격되게 배치될 수 있다. 제2 화소 영역(PXA2)에서 추가 도전 패턴(ACP)과 제1 하부 보조 배선(BML1)은 일정 간격을 사이에 두고 이격되게 배치될 수 있다. 평면 상에서 볼 때 추가 도전 패턴(ACP)은 상단부에 위치하고, 제1 하부 보조 배선(BML1)은 하단부에 위치할 수 있다.
추가 도전 패턴(ACP)은 제1 하부 보조 배선(BML1)과 동일한 물질을 포함하고, 동일 공정으로 형성될 수 있다. 일 예로, 추가 도전 패턴(ACP)은 제1 도전층(CL1)으로 구성될 수 있다. 추가 도전 패턴(ACP)은 도전 패턴(CP)과 대응될 수 있다. 일 예로, 추가 도전 패턴(ACP)은 제1 게이트 절연층(GI1) 및 제1 버퍼층(BFL1)을 사이에 두고 도전 패턴(CP)과 중첩할 수 있다.
추가 도전 패턴(ACP)은 추가 커패시터(Cad)의 제1 전극(또는 일 전극)일 수 있고, 도전 패턴(CP)은 상기 추가 커패시터(Cat)의 제2 전극(또는 타 전극)일 수 있다.
추가 도전 패턴(ACP)에는 제1 하부 보조 배선(BML1)과 상이한 레벨의 신호(또는 전압)가 인가될 수 있다. 일 예로, 추가 도전 패턴(ACP)에는 제2 구동 전원(도 5의 "VSS" 참고)의 전압이 인가되거나, 또는 제1 초기화 전압(도 5의 "VINT1" 참고)(또는 제2 초기화 전압(도 5의 "VINT2" 참고)이 인가될 수도 있다. 다만, 상술한 예에 한정되는 것은 아니며, 고정된 레벨의 다른 전압(또는 고정 전압)이 추가 도전 패턴(ACP)에 인가될 수도 있다.
일정한 고정 전압이 인가되는 추가 도전 패턴(ACP)과 제1 전극(EL1)의 소정의 신호가 인가되는 도전 패턴(CP)에 의해 형성된 추가 커패시터(Cad)가 발광 소자(LD)와 연결됨에 따라, 발광 소자(LD)로 누설 전류가 유입되는 것을 차단하여 발광 소자(LD)의 오동작 및/또는 오발광을 줄이거나 방지할 수 있다.
도 18은 본 발명의 실시예에 따른 제1 화소(PXL1) 및 제1 화소(PXL1)에 인접한 제2 화소(PXL2)를 개략적으로 나타낸 평면도이고, 도 19는 도 18의 제3 도전층(CL3), 제2 반도체 패턴(SCP2), 및 제4 도전층(CL4)의 일 예를 나타낸 평면도이며, 도 20은 도 19의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 18 내지 도 20에 도시된 제1 및 제2 화소들(PXL1, PXL2)은, 제2 화소(PXL2)에 제공된 상부 전극(UE)이 확장되어 도전 패턴(CP)과 중첩하는 점을 제외하고는 도 15 내지 도 17의 제1 및 제2 화소들(PXL1, PXL2)과 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 18 내지 도 20에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 18 내지 도 20을 참조하면, 제2 화소(PXL2)는 제3 도전층(CL3)으로 구성된 상부 전극(UE)을 포함할 수 있다.
상부 전극(UE)은 도 19에 도시된 바와 같이, 제2 화소 영역(PXA2)의 가운데 영역(또는 중앙부)에서 제2 방향(DR2)으로 연장된 연장부를 포함할 수 있다. 연장부는 추가 도전 패턴(ACP) 및 도전 패턴(CP)과 중첩할 수 있다. 상부 전극(UE)은 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성되는 제3 도전층(CL3)으로 구성될 수 있다.
실시예에서, 상부 전극(UE)은 제1 하부 보조 배선(BML1) 및 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 중첩하는 제1 영역 및 추가 도전 패턴(ACP) 및 도전 패턴(CP)과 중첩하는 제2 영역을 포함할 수 있다.
상부 전극(UE)의 제1 영역은 제1 층간 절연층(ILD1)을 사이에 두고 하부 전극(LE)(또는 제1 게이트 전극(GE1))과 중첩하여 상기 하부 전극(LE)과 함께 스토리지 커패시터(Cst)를 구성할 수 있다.
상부 전극(UE)의 제2 영역은 제1 층간 절연층(ILD1)을 사이에 두고 도전 패턴(CP)과 중첩하여 상기 도전 패턴(CP)과 함께 제2 추가 커패시터(Cad2)를 구성할 수 있다. 즉, 제2 추가 커패시터(Cad2)는 도전 패턴(CP) 및 상부 전극(UE)의 제2 영역으로 형성될 수 있다.
실시예에서, 도전 패턴(CP)은 제1 게이트 절연층(GI1) 및 제1 버퍼층(BFL1)을 사이에 두고 추가 도전 패턴(ACP)과 중첩하여 상기 추가 도전 패턴(CAP)과 함께 제1 추가 커패시터(Cad1)를 구성할 수 있다. 즉, 제1 추가 커패시터(Cad1)는 추가 도전 패턴(ACP) 및 도전 패턴(CP)으로 형성될 수 있다.
상술한 바와 같이, 상부 전극(UE)이 확장되어 추가 도전 패턴(ACP) 및 도전 패턴(CP)과 중첩함에 따라, 도전 패턴(CP)과 중첩하는 상부 전극(UE)의 제2 영역이 상기 도전 패턴(CP)과 함께 제2 추가 커패시터(Cad2)를 형성함으로써 발광 소자(LD)에 연결된 추가 커패시터(Cad)는 상대적으로 큰 커패시턴스를 가질 수 있다.
상술한 실시예에 따르면, 추가 커패시터(Cad)는 별도의 추가 공정 없이 용이하게 형성될 수 있으며, 추가 커패시터(Cad)의 도전 패턴(CP)에 상부 및/또는 하부에 위치하여 상기 도전 패턴(CP)과 중첩하는 전극들의 형상, 및/또는 배치 위치 등에 따라 추가 커패시터(Cad)의 커패시턴스를 조절하여 누설 전류가 발광 소자(LD)로 유입되는 것을 방지하여 신뢰성이 향상된 표시 장치(도 1의 "DD" 참고)가 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
SUB: 기판
LD: 발광 소자
PXL: 화소
PXA: 화소 영역
PCL: 화소 회로층
DPL: 표시 소자층
CL1 ~ CL7: 제1 내지 제7 도전층
SCP1, SPC2: 제1 및 제2 반도체 패턴
ACP: 추가 도전 패턴
CP: 도전 패턴
Cad: 추가 커패시터
UE: 상부 전극
LE: 하부 전극
Cst: 스토리지 커패시터

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 하부 보조 배선 및 추가 도전 패턴을 포함한 제1 도전층;
    상기 기판 및 상기 제1 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 반도체 패턴;
    상기 제1 절연층 및 상기 반도체 패턴 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치되며, 서로 이격되는 도전 패턴과 게이트 전극을 포함한 제2 도전층;
    상기 제2 절연층 및 상기 제2 도전층 상에 배치된 제3 절연층;
    상기 제3 절연층 상에 위치하여 상기 제3 절연층을 관통하는 컨택 홀을 통해 상기 도전 패턴과 전기적으로 연결된 연결 패턴;
    상기 연결 패턴 상에 위치하여 상기 연결 패턴과 전기적으로 연결된 제1 전극; 및
    상기 제1 전극 상에 제공되어 상기 제1 전극과 전기적으로 연결된 적어도 하나 이상의 발광 소자를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 도전 패턴은 상기 제1 및 제2 절연층들을 사이에 두고 상기 추가 도전 패턴과 부분적으로 중첩하여 상기 추가 도전 패턴과 함께 제1 커패시터를 구성하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 추가 도전 패턴은 상기 제1 커패시터의 제1 전극을 구성하고,
    상기 추가 도전 패턴과 중첩하는 상기 도전 패턴의 중첩 영역은 상기 제1 커패시터의 제2 전극을 구성하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 추가 도전 패턴에는 고정 전압이 인가되는, 표시 장치.
  5. 제3 항에 있어서,
    상기 게이트 전극 상에 위치하도록 상기 제3 절연층 상에 배치된 상부 전극을 포함한 제3 도전층을 더 포함하고,
    상기 상부 전극은 상기 제3 절연층을 사이에 두고 상기 게이트 전극과 부분적으로 중첩하여 상기 게이트 전극과 함께 스토리지 커패시터를 구성하는, 표시 장치.
  6. 제5 항에 있어서,
    상기 게이트 전극은 상기 스토리지 커패시터의 제1 전극을 구성하고,
    상기 게이트 전극과 중첩하는 상기 상부 전극의 중첩 영역은 상기 스토리지 커패시터의 제2 전극을 구성하는, 표시 장치.
  7. 제5 항에 있어서,
    상기 상부 전극은 상기 도전 패턴과 중첩하지 않는, 표시 장치.
  8. 제5 항에 있어서,
    상기 상부 전극은 상기 도전 패턴과 부분적으로 중첩하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 상부 전극은 상기 제3 절연층을 사이에 두고 상기 도전 패턴과 중첩하여 상기 도전 패턴과 함께 제2 커패시터를 구성하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 도전 패턴은 상기 제2 커패시터의 제1 전극을 구성하고,
    상기 도전 패턴과 중첩하는 상기 상부 전극의 중첩 영역은 상기 제2 커패시터의 제2 전극을 구성하는, 표시 장치.
  11. 제5 항에 있어서,
    상기 추가 도전 패턴과 상기 하부 보조 배선은 일체로 제공되는, 표시 장치.
  12. 제5 항에 있어서,
    상기 추가 도전 패턴과 상기 하부 보조 배선은 상기 기판 상에서 이격되게 배치한, 표시 장치.
  13. 제12 항에 있어서,
    상기 도전 패턴은 상기 추가 도전 패턴과 대응하고,
    상기 게이트 전극은 상기 하부 보조 배선과 대응하는, 표시 장치.
  14. 제13 항에 있어서,
    상기 추가 도전 패턴과 상기 하부 보조 배선 각각에는 서로 상이한 고정 전압이 인가되는, 표시 장치.
  15. 제1 항에 있어서,
    상기 제1 전극 상에 배치하며 상기 제1 전극의 일부를 노출하는 개구부를 포함한 뱅크; 및
    상기 발광 소자 상에 배치하여 상기 발광 소자와 전기적으로 연결된 제2 전극을 더 포함하는, 표시 장치.
  16. 제15 항에 있어서,
    상기 뱅크와 상기 제2 전극 사이에 위치하여 상기 개구부를 채우는 중간층을 더 포함하고,
    상기 중간층은 유기막인, 표시 장치.
  17. 제15 항에 있어서,
    상기 발광 소자는 길이 방향으로 제1 단부와 제2 단부를 구비한 수직형 발광 다이오드이고,
    상기 발광 소자는,
    상기 제1 단부에 위치하며 상기 제1 전극과 전기적으로 연결되는 제1 반도체층;
    상기 제2 단부에 위치하며 상기 제2 전극과 전기적으로 연결된 제2 반도체층;
    상기 제1 반도체층과 상기 제2 반도체층 사이에 위치한 활성층을 포함하고,
    상기 제1 반도체층은 p형 도펀트가 도핑된 p형 반도체층이고, 상기 제2 반도체층은 n형 도펀트가 도핑된 n형 반도체층인, 표시 장치.
  18. 기판; 및
    상기 기판 상에 제공된 복수의 화소들을 포함하고,
    상기 화소들 각각은,
    상기 기판 상에 배치되고, 적어도 하나의 트랜지스터 및 상기 트랜지스터와 전기적으로 연결된 적어도 하나의 전원 라인을 포함한 화소 회로층; 및
    상기 화소 회로층 상에 배치되고, 상기 트랜지스터 및 상기 전원 라인에 각각 전기적으로 연결되는 제1 전극 및 상기 제1 전극과 전기적으로 연결된 적어도 하나 이상의 발광 소자를 포함한 표시 소자층을 포함하고,
    상기 화소 회로층은,
    상기 기판과 상기 트랜지스터 사이에 배치되며, 상기 트랜지스터와 부분적으로 중첩하는 하부 보조 배선 및 추가 도전 패턴을 포함한 제1 도전층;
    상기 기판과 상기 제1 도전층 상에 배치된 제1 절연층;
    상기 제1 절연층 상에 배치된 상기 트랜지스터의 반도체 패턴;
    상기 제1 절연층 및 상기 트랜지스터의 반도체 패턴 상에 배치된 제2 절연층;
    상기 제2 절연층 상에 배치되며, 서로 이격되는 도전 패턴과 게이트 전극을 포함한 제2 도전층;
    상기 제2 절연층 및 상기 제2 도전층 상에 배치된 제3 절연층;
    상기 제3 절연층 상에 위치하여 상기 제3 절연층을 관통하는 컨택 홀을 통해 상기 도전 패턴과 전기적으로 연결된 연결 패턴; 및
    상기 연결 패턴과 상기 제1 전극 사이에 위치하여 상기 연결 패턴과 상기 제1 전극을 전기적으로 연결하는 브릿지 패턴을 포함하는, 표시 장치.
  19. 제18 항에 있어서,
    상기 도전 패턴은 상기 제1 및 제2 절연층들을 사이에 두고 상기 추가 도전 패턴과 부분적으로 중첩하여 상기 추가 도전 패턴과 함께 커패시터를 구성하고,
    상기 추가 도전 패턴은 상기 커패시터의 제1 전극을 구성하고,
    상기 추가 도전 패턴과 중첩하는 상기 도전 패턴의 중첩 영역은 상기 커패시터의 제2 전극을 구성하는, 표시 장치.
  20. 데이터 라인;
    게이트 라인;
    제1 구동 전압 배선 제2 구동 전압 배선;
    발광 제어선;
    하부 보조 배선;
    제1 노드에 전기적으로 연결된 게이트 전극, 제2 노드에 전기적으로 연결된 제1 전극, 및 제3 노드에 전기적으로 연결된 제2 전극을 포함한 제1 트랜지스터;
    상기 데이터 라인에 전기적으로 연결된 제1 전극, 상기 제2 노드에 전기적으로 연결된 제2 전극, 및 상기 게이트 라인에 전기적으로 연결된 게이트 전극을 포함한 제2 트랜지스터;
    상기 제1 노드와 상기 제1 구동 전원 배선 사이에 연결된 제1 커패시터;
    상기 제3 노드에 전기적으로 연결된 제1 전극, 제4 노드에 전기적으로 연결된 제2 전극, 상기 발광 제어선에 전기적으로 연결된 게이트 전극을 포함한 제3 트랜지스터;
    상기 제4 노드와 상기 제2 구동 전압 배선 사이에 전기적으로 연결된 적어도 하나 이상의 발광 소자; 및
    상기 제4 노드와 상기 하부 보조 배선 사이에 연결된 제2 커패시터를 포함하고,
    상기 하부 보조 배선에는 고정 전압이 인가되는, 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6736430B2 (ja) * 2016-09-05 2020-08-05 株式会社ジャパンディスプレイ 半導体装置
JP7002855B2 (ja) * 2017-04-05 2022-01-20 株式会社ジャパンディスプレイ 表示装置
KR102591768B1 (ko) * 2018-07-17 2023-10-20 삼성디스플레이 주식회사 표시 장치
JP7289681B2 (ja) * 2019-03-20 2023-06-12 株式会社ジャパンディスプレイ 表示装置
CN113053304A (zh) * 2019-12-26 2021-06-29 天马日本株式会社 用于控制发光元件的像素电路
US11468842B2 (en) * 2021-01-21 2022-10-11 Sharp Kabushiki Kaisha Fast 1H OLED pixel circuit applying data to anode
KR20220149884A (ko) 2021-04-30 2022-11-09 삼성디스플레이 주식회사 표시 장치
CN114974132A (zh) * 2021-06-10 2022-08-30 武汉天马微电子有限公司 配置成控制发光元件的像素电路

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