CN219800841U - 显示装置 - Google Patents

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Abstract

提供了显示装置，所述显示装置包括像素。像素设置在基底的显示区域中，并且电连接到第一电力线和数据线。防静电放电电路设置在基底的非显示区域中，并且电连接在数据线与第一电力线之间。防静电放电电路直接电连接到第一电力线，并且通过桥接线选择性地电连接到数据线。桥接线和第一电力线设置在不同的层中，且至少一个绝缘层置于桥接线与第一电力线之间。因此，由于桥接线的一部分可以被去除，防静电放电电路可以容易地与数据线分离，并且可以防止烧毁的发生。因此，可以改善显示装置的可靠性。

Description

显示装置
本申请要求2022年6月15日在韩国知识产权局提交的第10-2022-0073066号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用包括于此。
技术领域
公开涉及一种显示装置及制造其的方法。
背景技术
随着对信息显示器的兴趣和对便携式信息媒介的需求的增大，研究和商业化已经集中在显示装置上。
实用新型内容
实施例提供了一种具有改善的可靠性的显示装置和制造该显示装置的方法。
根据公开的方面，提供了一种显示装置，所述显示装置可以包括：像素，设置在基底的显示区域中，像素电连接到第一电力线和数据线；以及防静电放电电路，设置在基底的非显示区域中，防静电放电电路电连接在数据线与第一电力线之间。防静电放电电路可以直接电连接到第一电力线，并且可以通过桥接线选择性地电连接到数据线。桥接线和第一电力线可以设置在不同的层中，且至少一个绝缘层置于桥接线与第一电力线之间。
防静电放电电路可以包括晶体管和第一桥接图案，第一桥接图案设置在晶体管的栅电极上以与栅电极一起形成第一电容器。桥接线可以设置在第一桥接图案上，并且通过通孔与第一桥接图案电接触。
桥接线可以通过通孔与第二桥接图案电接触，第二桥接图案与第一桥接图案设置在同一层中。第二桥接图案可以通过接触孔与数据线电接触。
第一电力线和第一桥接图案可以设置在同一层中。第一电力线可以与晶体管的栅电极一起形成第二电容器。
像素可以包括：彼此间隔开的第一电极和第二电极；以及发光元件，设置在第一电极与第二电极之间。第一电极、第二电极和桥接线可以设置在同一层中。
桥接线、第一电极和第二电极可以包括相同的材料。桥接线、第一电极和第二电极可以通过同一工艺形成。
桥接线、第一电极和第二电极可以包括不透明金属。第一电极和第二电极可以在图像显示方向上反射从发光元件发射的光。
桥接线的一部分可以被去除，使得防静电放电电路可以变得与数据线电分离。
显示装置还可以包括第一绝缘层，第一绝缘层覆盖桥接线、第一电极和第二电极。第一绝缘层的与桥接线的所述部分对应的部分可以被去除。
桥接线可以设置为横越设置在防静电放电电路与数据线之间的另一数据线。
根据公开的另一方面，提供了一种显示装置，该显示装置可以包括：数据线，在第一方向上设置，数据线在第二方向上延伸；第一电力线，在第二方向上延伸；像素，电连接到第一电力线和数据线；以及防静电放电电路，设置在第一电力线与数据线之间，防静电放电电路均电连接到第一电力线和数据线之中的对应的数据线。防静电放电电路中的一个可以通过第一桥接线选择性地电连接到数据线中的一条。防静电放电电路中的另一个可以通过第二桥接线选择性地电连接到数据线中的另一条。第一桥接线和第一电力线可以设置在不同的层中。
防静电放电电路可以在数据线中的一条与第一电力线之间在第二方向上设置。
第二桥接线可以在第一方向上延伸并且横越数据线中的一条。
第一桥接线和第二桥接线中的至少一条可以被部分地去除，使得防静电放电电路中的至少一个可以变得与对应的数据线电分离。
像素中的每个可以包括可以彼此间隔开的第一电极和第二电极，以及设置在第一电极与第二电极之间的发光元件。第一电极、第二电极和桥接线可以设置在同一层中。
桥接线、第一电极和第二电极可以包括相同的材料。桥接线、第一电极和第二电极可以通过同一工艺形成。
根据公开的又一方面，提供了一种制造显示装置的方法。所述方法可以包括以下步骤：制备面板，面板包括第一电力线、数据线、像素电路和防静电放电电路，像素电路和防静电放电电路中的每个电连接到第一电力线和数据线并且包括至少一个晶体管；在面板上形成第一电极、第二电极和桥接线，桥接线选择性地电连接到防静电放电电路和数据线；使发光元件在第一电极与第二电极之间对准；以及去除桥接线的一部分。
桥接线的所述部分可以被去除，使得防静电放电电路可以变得与数据线电分离。
去除桥接线的所述部分可以包括：同时去除第一电极和第二电极中的至少一个的一部分与桥接线的所述部分。
所述方法还可以包括：在去除桥接线的所述部分之前，将驱动器电连接到数据线，并且检查驱动器与数据线之间的连接状态。可以基于检查的结果而去除桥接线的所述部分。
因此，由于桥接线的一部分可以被去除，防静电放电电路可以容易地与数据线分离，并且可以防止烧毁的发生。因此，可以改善显示装置的可靠性。
附图说明
图1是示意性地示出根据公开的实施例的发光元件的透视图。
图2是图1中所示的发光元件的示意性剖视图。
图3是示意性地示出根据公开的实施例的显示装置的平面图。
图4是示意性地示出包括在图3中所示的显示装置中的子像素的实施例的电路图。
图5和图6是示意性地示出包括在图3中所示的显示装置中的像素的平面图。
图7和图8是沿着图5和图6中所示的线I-I'截取的示意性剖视图。
图9是示意性地示出包括在图3中所示的显示装置中的防静电放电部分的实施例的电路图。
图10是示意性地示出图9中所示的防静电放电部分的实施例的平面图。
图11是沿着图10中所示的线II-II'截取的示意性剖视图。
图12是示意性地示出图9中所示的防静电放电部分的另一实施例的平面图。
图13是沿着图12中所示的线III-III'截取的示意性剖视图。
图14和图15是示意性地示出图9中所示的防静电放电部分的操作的电路图。
图16和图17是图3中所示的显示装置的第一区域的一部分的示意性放大图。
图18是沿着图16和图17中所示的线IV-IV'截取的示意性剖视图。
图19和图20是示意性地示出制造根据公开的实施例的显示装置的方法的流程图。
具体实施方式
现在将在下文中参照附图更充分地描述示例实施例，然而，它们可以以不同的形式实施，并且不应被解释为限于这里阐述的实施例。相反，提供这些实施例使得该公开将是彻底的和完整的，并且这些实施例将向本领域技术人员充分传达示例实施例的范围。
在附图中，为了清楚说明，可以夸大尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个居间元件。同样的附图标记始终表示同样的元件。
将理解的是，尽管可以在这里使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离公开的教导的情况下，下面讨论的“第一”元件也可以被称为“第二”元件。如这里所使用的，除非上下文另外清楚地指出，否则单数形式也意图包括复数形式。
将理解的是，术语“连接到”或“结合到”可以包括物理或电连接或者物理或电结合。
当在本说明书中使用术语“包括”、“包含”、“具有”和/或其变型时，表明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但不排除存在或添加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在说明书和权利要求书中，术语“和/或”出于其含义和解释的目的意图包括术语“和”与“或”的任何组合。例如，“A和/或B”可以被理解为意味着包括“A、B或者A和B”的任何组合。术语“和”与“或”可以以连接或分离的意义使用，并且可以被理解为等同于“和/或”。
在说明书和权利要求书中，短语“……中的至少一个(种/者)”出于其含义和解释的目的意图包括“选自……的组中的至少一个(种/者)”的含义。例如，“A和B中的至少一个(种/者)”可以被理解为意味着包括“A、B或者A和B”的任何组合。
此外，元件(诸如层、区域、基底或板)放置“在”另一元件“上”或“上方”的表述不仅表示所述元件“直接”放置“在”所述另一元件“上”或放置“在”所述另一元件“紧挨着的上方”的情况，而且还表示又一元件置于所述元件与所述另一元件之间的情况。元件(诸如层、区域、基底或板)放置“在”另一元件“之下”或“下方”的表述不仅表示所述元件“直接”放置“在”所述另一元件“之下”或放置“在”所述另一元件“紧挨着的下方”的情况，还表示又一元件置于所述元件与所述另一元件之间的情况。
通过参照下面结合附图详细描述的实施例，公开的效果和特性以及实现效果和特性的方法将是清楚的。然而，公开不限于这里公开的实施例，而是可以以各种形式实现。在整个说明书中，当元件被称为“连接”或“结合”到另一元件时，它可以直接连接或结合到另一元件，或者间接连接或结合到另一元件，且一个或更多个居间元件置于所述元件与所述另一元件之间。在公开的实施例中，两个组件之间的术语“连接”可以包括电连接和/或物理连接。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与公开所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在通用词典中定义的术语)应被解释为具有与它们在相关领域的背景下的含义一致的含义，并且将不以理想化或过于形式化的意义来解释，除非在这里明确地定义。
图1是示意性地示出根据公开的实施例的发光元件的透视图。图2是图1中所示的发光元件的示意性剖视图。
在公开的实施例中，发光元件LD的种类和/或形状不限于图1和图2中所示的实施例。
参照图1和图2，发光元件LD可以包括第一半导体层11、第二半导体层13以及置于第一半导体层11与第二半导体层13之间的活性层12。在示例中，发光元件LD可以用其中第一半导体层11、活性层12和第二半导体层13彼此顺序地堆叠的发光堆叠结构来实现。
发光元件LD可以设置为在一方向上延伸的形状。假设发光元件LD的延伸方向是长度L方向(或称为长度方向)，发光元件LD可以包括沿着延伸方向的端部(或底端部)和另一端部(或顶端部)。选自第一半导体层11和第二半导体层13中的任何一个半导体层可以位于(设置在)发光元件LD的端部(或底端部)处，选自第一半导体层11和第二半导体层13中的另一半导体层可以位于发光元件LD的另一端部(或顶端部)处。在示例中，第一半导体层11可以位于发光元件LD的端部(或底端部)处，并且第二半导体层13可以位于发光元件LD的另一端部(或顶端部)处。
发光元件LD可以设置为各种形状。在示例中，发光元件LD可以具有可以如图1中所示可以在长度L方向上是长的(即，其纵横比可以大于1)的棒状形状、条状形状或柱状形状等。在公开的实施例中，发光元件LD在长度L方向上的长度L可以大于发光元件LD的直径D(或剖面的宽度)。然而，公开不限于此。在一些实施例中，发光元件LD可以具有可以在长度L方向上是短的(即，其纵横比可以小于1)的棒状形状、条状形状或柱状形状等。此外，发光元件LD可以具有其长度L和直径D可以相同的棒状形状、条状形状或柱状形状等。
发光元件LD可以包括例如制造得足够小以具有纳米级至微米级的程度的直径D和/或长度L的发光二极管(LED)。
在发光元件LD在其长度L方向上是长的(即，其纵横比可以大于1)的情况下，发光元件LD的直径D可以为约0.5μm至约6μm，并且发光元件LD的长度L可以为约1μm至约10μm。然而，发光元件LD的直径D和长度L不限于此，并且发光元件LD的尺寸可以根据可以应用发光元件LD的照明装置或自发光显示装置的要求条件(或设计条件)而改变。
第一半导体层11可以包括例如至少一个n型半导体层。例如，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的至少一种半导体材料，并且包括掺杂有诸如Si、Ge和/或Sn的第一导电掺杂剂(或n型掺杂剂)的n型半导体层。然而，构成第一半导体层11的材料(或物质)不限于此。第一半导体层11可以构造有各种材料。第一半导体层11可以包括在发光元件LD的长度方向上的上表面和下表面，所述上表面与活性层12接触的上表面，所述下表面暴露于外部。第一半导体层11的下表面可以是发光元件LD的端部(或底端部)。
活性层12可以形成在第一半导体层11上，并且可以形成为单量子阱结构或多量子阱结构。在示例中，在活性层12形成为多量子阱结构的情况下，可以构成一个单元的势垒层(未示出)、应变增强层(未示出)和阱层(未示出)可以在活性层12中周期性地且重复地彼此堆叠。应变增强层可以具有比势垒层的晶格常数小的晶格常数，以进一步增强施加到阱层的应变(例如，压缩应变)。然而，活性层12的结构不限于上述实施例。
活性层12可以发射具有400nm至900nm的波长的光，并且使用双异质结构。在公开的实施例中，掺杂有导电掺杂剂的覆层(未示出)可以沿着发光元件LD的长度L方向形成在活性层12的顶部和/或底部。在示例中，覆层可以形成为AlGaN层或InAlGaN层。在一些实施例中，可以使用诸如AlGaN或AlInGaN的材料来形成活性层12。活性层12可以构造有各种材料。活性层12可以包括与第一半导体层11接触的第一表面和与第二半导体层13接触的第二表面。
在具有一电压或更大电压的电场被施加到发光元件LD的两个端部的情况下，发光元件LD可以在电子-空穴对在活性层12中复合时发射光。可以通过使用这种原理来控制发光元件LD的光发射，使得发光元件LD可以用作用于包括显示装置的像素的各种发光装置的光源(或发光源)。
第二半导体层13可以形成在活性层12的第二表面上，并且可以包括具有与第一半导体层11的类型不同的类型的半导体层。在示例中，第二半导体层13可以包括至少一种p型半导体材料。例如，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的至少一种半导体材料，并且包括掺杂有诸如Mg、Zn、Ca、Sr和/或Ba的第二导电掺杂剂(或p型掺杂剂)的p型半导体层。然而，构成第二半导体层13的材料不限于此。第二半导体层13可以构造有各种材料。第二半导体层13可以包括在发光元件LD的长度L方向上的下表面和上表面，所述下表面与活性层12的第二表面接触，所述上表面暴露于外部。第二半导体层13的上表面可以是发光元件LD的另一端部(或顶端部)。
在公开的实施例中，第一半导体层11和第二半导体层13可以在发光元件LD的长度L方向上具有不同的厚度。在示例中，第一半导体层11可以沿着发光元件LD的长度L方向具有比第二半导体层13的厚度相对厚的厚度。因此，发光元件LD的活性层12可以定位为比第一半导体层11的下表面靠近第二半导体层13的上表面。
尽管示出了第一半导体层11和第二半导体层13中的每个由一个层构成，但是公开不限于此。在公开的实施例中，根据活性层12的材料，第一半导体层11和第二半导体层13中的每个还可以包括至少一个层，例如，覆层和/或拉伸应变势垒减小(TSBR)层。TSBR层可以是设置在具有不同晶格结构的半导体层之间以执行用于减小晶格常数差的缓冲功能的应变减小层。TSBR可以构造有诸如p-GAInP、p-AlInP或p-AlGaInP的p型半导体层，但是公开不限于此。
在一些实施例中，除上述第一半导体层11、活性层12和第二半导体层13之外，发光元件LD还可以包括设置在第二半导体层13的顶部上的接触电极(未示出)(在下文中，称为“第一接触电极”)。在其它实施例中，发光元件LD还可以包括设置在第一半导体层11的端部处的另一接触电极(未示出)(在下文中，称为“第二接触电极”)。
第一接触电极和第二接触电极中的每个可以是欧姆接触电极，但是公开不限于此。在一些实施例中，第一接触电极和第二接触电极中的每个可以是肖特基接触电极。第一接触电极和第二接触电极可以包括导电材料。例如，第一接触电极和第二接触电极可以包括使用铬(Cr)、钛(Ti)、铝(Al)、金(Au)、镍(Ni)及其任何氧化物或合金中的一种或混合物的不透明金属，但是公开不限于此。在一些实施例中，第一接触电极和第二接触电极可以包括透明导电氧化物(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和/或氧化铟锡锌(ITZO))。
分别包括在第一接触电极和第二接触电极中的材料可以彼此相同或不同。第一接触电极和第二接触电极可以是基本上透明的或半透明的。因此，在发光元件LD中产生的光可以通过穿过第一接触电极和第二接触电极而发射到发光元件LD的外部。在一些实施例中，在发光元件LD中产生的光不穿过第一接触电极和第二接触电极并且通过除发光元件LD的两个端部之外的区域发射到发光元件LD的外部的情况下，第一接触电极和第二接触电极可以包括不透明金属。
在公开的实施例中，发光元件LD还可以包括绝缘膜14。然而，在一些实施例中，可以省略绝缘膜14，并且绝缘膜14设置为仅覆盖(或围绕)第一半导体层11、活性层12和第二半导体层13的部分。
绝缘膜14可以防止在活性层12与除第一半导体层11和第二半导体层13之外的导电材料接触的情况下可能发生的电短路。此外，绝缘膜14使发光元件LD的表面缺陷最小化，从而改善发光元件LD的寿命和光发射效率。此外，在多个发光元件LD密集地设置的情况下，绝缘膜14可以防止发光元件LD之间可能发生的不希望的短路。只要活性层12可以防止与外部导电材料发生短路，就不限制是否设置绝缘膜。
绝缘膜14可以设置为整体地围绕(覆盖)包括第一半导体层11、活性层12和第二半导体层13的发光堆叠结构的外周的形状。
尽管在上述实施例中描述了绝缘膜14设置为整体地围绕第一半导体层11、活性层12和第二半导体层13中的每个的外周的形状的情况，但是公开不限于此。在一些实施例中，在发光元件LD包括第一接触电极的情况下，绝缘膜14可以整体地围绕第一半导体层11、活性层12、第二半导体层13和第一接触电极中的每个的外周。在其它实施例中，绝缘膜14可以不整体地围绕第一接触电极的外周，或者可以仅围绕第一接触电极的外周的一部分并且可以不围绕第一接触电极的外周的其它部分。在一些实施例中，在第一接触电极设置在发光元件LD的另一端部(或顶端部)处并且第二接触电极设置在发光元件LD的端部(或底端部)处的情况下，绝缘膜14可以使第一接触电极和第二接触电极中的每个的至少一个区域暴露。
绝缘膜14可以包括透明绝缘材料。例如，绝缘膜14可以包括选自由氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氧化铝(AlOx)、二氧化钛(TiO2)、氧化铪(HfOx)、氧化钛锶(SrTiOx)、氧化钴(CoxOy)、氧化镁(MgO)、氧化锌(ZnO)、氧化钌(RuOx)、氧化镍(NiO)、氧化钨(WOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化锆(ZrOx)、氧化镓(GaOx)、氧化钒(VxOy)、ZnO:Al、ZnO:B、InxOy:H、氧化铌(NbxOy)、氟化镁(MgFx)、氟化铝(AlFx)、新型铝基聚合物膜(Aluconepolymer film)、氮化钛(TiN)、氮化钽(TaN)、氮化铝(AlNx)、氮化镓(GaN)、氮化钨(WN)、氮化铪(HfN)、氮化铌(NbN)、氮化钆(GdN)、氮化锆(ZrN)和氮化钒(VN)等组成的组中的至少一种绝缘材料。然而，公开不限于此，并且可以使用具有绝缘性质的各种材料作为绝缘膜14的材料。
绝缘膜14可以以单层的形式设置，或者以包括至少两个层的多层的形式设置。在示例中，在绝缘膜14可以被构造为包括可以彼此顺序地堆叠的第一层和第二层的双层的情况下，第一层和第二层可以由不同的材料制成，并且可以通过不同的工艺形成。在一些实施例中，第一层和第二层可以通过连续工艺由相同的材料形成。
在一些实施例中，发光元件LD可以用具有核壳结构的发光图案来实现。第一半导体层11可以位于核处(即，发光元件LD的中间(或中心)中)，活性层12可以设置和/或形成为围绕第一半导体层11的外周的形状，并且第二半导体层13可以设置和/或形成为围绕活性层12的形状。此外，发光元件LD还可以包括围绕第二半导体层13的至少一侧的接触电极(未示出)。在一些实施例中，发光元件LD还可以包括绝缘膜，该绝缘膜设置在具有核壳结构的发光图案的外周上并且包括透明绝缘材料。用具有核壳结构的发光图案实现的发光元件LD可以通过生长工艺制造。
上述发光元件LD可以用作用于各种显示装置的发光源(或光源)。可以通过表面处理工艺制造发光元件LD。例如，在发光元件LD混合在要供应到每个像素区域(例如，每个像素的发射区域或每个子像素的发射区域)的液体溶液(或溶剂)中的情况下，可以对每个发光元件LD进行表面处理，使得发光元件LD不会不均匀地聚集在溶液中，而是均匀地分散在溶液中。
包括上述发光元件LD的发光单元(或发光器件)可以用在需要光源的各种类型的(包括显示装置的)装置中。在多个发光元件LD设置在显示面板的每个像素的发射区域中的情况下，发光元件LD可以用作像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于需要光源的其它类型的电子装置(诸如照明装置)。
图3是示意性地示出根据公开的实施例的显示装置的平面图。为了便于描述，在图3中仅示意性地示出了显示装置DD的部分构造。
只要显示装置DD(或显示面板DP)是其中显示表面应用于诸如智能电话、电视、平板个人计算机(PC)、移动电话、视频电话、电子书阅读器、台式PC、膝上型PC、上网本计算机、工作站、服务器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、医疗装置、相机和可穿戴装置的至少一个表面的电子装置，就可以应用该公开。
参照图1至图3，根据公开的实施例的显示装置DD可以包括基底SUB、子像素SPXL(或像素PXL)和线部分。
根据驱动发光元件LD(见图1)的方法，显示装置DD可以被分类为无源矩阵型显示装置和有源矩阵型显示装置。在示例中，在显示装置DD被实现为有源矩阵型显示装置的情况下，每个子像素SPXL可以包括用于控制供应到发光元件LD的电流量的驱动晶体管、用于将数据信号传输到驱动晶体管的开关晶体管等。
显示装置DD可以设置为各种形状。在示例中，显示装置DD可以设置为具有彼此平行的两对边的矩形板形状，但是公开不限于此。在显示装置DD设置为矩形板形状的情况下，两对边之中的任何一对边可以设置得比另一对边长。为了方便起见，示出了显示装置DD设置为具有一对长边和一对短边的矩形形状的情况。长边的延伸方向表示为第一方向DR1，短边的延伸方向表示为第二方向DR2，并且与长边和短边的延伸方向垂直的方向表示为第三方向DR3。在设置为矩形板形状的显示装置DD中，一个长边和一个短边彼此接触(或相交)的角部可以具有圆形的形状，但是公开不限于此。
基底SUB可以包括显示区域DA和非显示区域NDA。显示区域DA可以是其中可以设置用于显示图像的子像素SPXL的区域。
基底SUB可以包括透明绝缘材料，以使光能够通过其透射。基底SUB可以是刚性基底或柔性基底。
每个子像素SPXL和连接到子像素SPXL的信号线可以设置在显示区域DA中。信号线可以包括第一电力线PL1和数据线DL。
子像素SPXL可以连接到第一电力线PL1和数据线DL。响应于通过数据线DL提供的数据信号，子像素SPXL可以发射具有与从第一电力线PL1提供的电流(或电流量)对应的亮度的光。子像素SPXL可以包括由电流驱动的至少一个发光元件。发光元件可以包括无机发光二极管，并且无机发光二极管可以具有小至纳米级至微米级的程度的尺寸。子像素SPXL可以包括图1和图2中所示的发光元件LD。然而，公开不限于此，发光元件可以包括有机发光二极管。
子像素SPXL可以在显示区域DA中以条纹布置结构或布置结构布置，但是公开不限于此。
每个像素PXL可以包括至少一个子像素SPXL，并且显示全色图像。
第一电力线PL1可以在一方向(例如，第二方向DR2)上延伸。第一电力线PL1可以沿着第一方向DR1以至少一个子像素SPXL(或像素PXL)的间隔布置。在一些实施例中，针对子像素SPXL设置的第一电力线PL1可以连接到针对在第一方向DR1上与子像素SPXL相邻的相邻子像素设置的第一电力线PL1。换言之，第一电力线PL1可以遍及整个基底SUB以网状形状(或格子形状)布置。
用于驱动子像素SPXL的驱动电压可以被供应到第一电力线PL1。在驱动显示装置DD的情况下，第一驱动电源(例如，高电位驱动电源)的电压可以被供应到第一电力线PL1。
类似于第一电力线PL1，数据线DL可以在一方向(例如，第二方向DR2)上延伸。数据线DL可以沿着第一方向DR1布置。
可以电连接到子像素SPXL以驱动子像素SPXL的线、垫(pad，又称为“焊盘”或“焊垫”)和/或内置电路可以设置在非显示区域NDA中。在示例中，扇出线LP、垫部分PD和驱动器DIC可以设置在非显示区域NDA中。
非显示区域NDA可以设置在显示区域DA的至少一侧处。非显示区域NDA可以围绕显示区域DA的周围(外围或边缘)。
扇出线LP可以将驱动器(或垫部分PD)和子像素SPXL彼此电连接。在示例中，扇出线LP可以连接到数据线DL、扫描线、发射控制线等。此外，扇出线LP还可以连接到可以与子像素SPXL连接的信号线(例如，控制线和感测线等)，以实时补偿子像素SPXL的电特性变化。
扇出线LP(或线部分)可以包括第一扇出线LP1(或第一驱动电压线)和第二扇出线LP2。第一扇出线LP1可以连接在第一电力线PL1与垫部分PD(或垫部分PD的第一电力垫)之间，并且在驱动显示装置DD时将第一驱动电源的电压传输到第一电力线PL1。第二扇出线LP2可以连接在数据线DL与垫部分PD(或垫部分PD的数据垫)之间，并且在驱动显示装置DD时将数据信号传输到数据线DL。
垫部分PD可以包括多个垫P。垫P可以供应(或传输)可以用于驱动设置在显示区域DA和/或内置电路中的子像素SPXL的驱动电力和信号。
垫P中的至少一个可以是第一电力垫。第一电力垫可以连接到第一扇出线LP1(或第一驱动电压线)。
驱动器DIC可以位于垫部分PD上。驱动器DIC可以包括连接到包括在垫部分PD中的垫P的输入/输出垫(未示出)。在示例中，驱动器DIC可以是集成电路(IC)。驱动器DIC可以接收从印刷电路板(未示出)输出的驱动信号，并且基于接收的驱动信号输出可以提供到像素PXL的信号和驱动电源的电压等。上述驱动电源的信号和电压可以通过输入/输出垫中的一些被供应到垫部分PD的对应垫P。在一些实施例中，驱动器DIC可以包括连接到第一电力垫的电源垫，以在驱动显示装置DD时将第一驱动电源的电压供应到第一电力垫。
在上述实施例中，已经描述了驱动器DIC设置在垫部分PD上。然而，公开不限于此。在一些实施例中，驱动器DIC可以设置在电路板(未示出)上，并且通过电路板连接到垫部分PD。
显示区域DA可以包括相对于沿着第二方向DR2横越一个驱动器DIC的中间(或中心)的虚拟线VL的第一区域A1和第二区域A2。第一区域A1中的扇出线LP的布置和第二区域A2中的扇出线LP的布置可以相对于虚拟线VL彼此对称，但是公开不限于此。
当可以设置在显示装置DD中的电路与信号线之间的距离由于显示装置DD的高分辨率而变得更窄时，将发生静电的概率变得更高。在发生静电的情况下，每个子像素SPXL的像素电路可能发生故障，或者像素电路的构造可能存在问题。为了解决这个问题，电连接在第一电力线PL1(或第一扇出线LP1)与数据线DL(或第二扇出线LP2)之间的防静电放电部分ESDP(或防静电放电电路)可以设置在非显示区域NDA的区域中。
防静电放电部分ESDP可以防止由静电引起的脉冲电位被引入到内部像素电路中。防静电放电部分ESDP可以在非显示区域NDA中连接在第一扇出线LP1与第二扇出线LP2之间，以允许由引入到第二扇出线LP2(或数据线DL)中的静电引起的脉冲被分配到第一扇出线LP1(或第一电力线PL1)。
在公开的实施例中，非显示区域NDA可以包括其中定位有防静电放电部分ESDP的防静电放电电路区域ESDPA、其中定位有扇出线LP的扇出区域FTA以及其中定位有垫部分PD的垫区域PDA。在实施例中，扇出区域FTA可以被划分为第一子区域SA1、第二子区域SA2和第三子区域SA3。扇出线LP的延伸方向可以在第一子区域SA1、第二子区域SA2和第三子区域SA3中彼此不同。
图4是示意性地示出包括在图3中所示的显示装置中的子像素的实施例的电路图。
例如，图4示出了包括在适用于有源矩阵型显示装置DD的子像素SPXL中的组件之间的电连接关系的实施例。然而，包括在适用于公开的实施例的子像素SPXL中的组件的种类不限于此。
在图4中，子像素SPXL不仅完全包括图3中所示的子像素SPXL中所包括的组件，而且包括其中设置有这些组件的区域。
参照图1至图4，子像素SPXL可以包括产生具有与数据信号对应的亮度的光的发光单元EMU(或发光部分)。此外，子像素SPXL还可以选择性地包括用于驱动发光单元EMU的子像素电路SPXC(或像素电路PXC)。
在一些实施例中，发光单元EMU可以包括并联连接在被施加有第一驱动电源VDD的电压的第一电力线PL1与被施加有第二驱动电源VSS的电压的第二电力线PL2之间的发光元件LD。例如，发光单元EMU可以包括经由子像素电路SPXC和第一电力线PL1连接到第一驱动电源VDD的第二像素电极CNE2、通过第二电力线PL2连接到第二驱动电源VSS的第一像素电极CNE1以及在第一像素电极CNE1与第二像素电极CNE2之间在同一方向上并联连接的发光元件LD。在公开的实施例中，第二像素电极CNE2可以是阳极，并且第一像素电极CNE1可以是阴极。第一电力线PL1可以是参照图3描述的第一电力线PL1。第二电力线PL2可以与参照图3描述的第一电力线PL1类似地布置。
包括在发光单元EMU中的发光元件LD中的每个可以包括通过第二像素电极CNE2连接到第一驱动电源VDD的端部和通过第一像素电极CNE1连接到第二驱动电源VSS的另一端部。第一驱动电源VDD和第二驱动电源VSS可以具有不同的电位。在示例中，第一驱动电源VDD可以设定为高电位电源，并且第二驱动电源VSS可以设定为低电位电源。在子像素SPXL的发射时段期间，第一驱动电源VDD与第二驱动电源VSS之间的电位差可以设定为等于或高于发光元件LD的阈值电压。
在被供应有具有不同电位的电压的第一像素电极CNE1与第二像素电极CNE2之间在同一方向(例如，正向方向)上并联连接的发光元件LD可以分别形成有效光源。这些有效光源可以构成子像素SPXL的发光单元EMU。
发光单元EMU的发光元件LD中的每个可以发射具有与通过子像素电路SPXC供应的驱动电流对应的亮度的光。例如，在每个帧周期期间，子像素电路SPXC可以向发光单元EMU供应与对应帧数据的灰度值对应的驱动电流。被供应到发光单元EMU的驱动电流可以被划分以流过发光元件LD中的每个。因此，发光单元EMU可以发射具有与驱动电流对应的亮度的光，同时每个发光元件LD发射具有与流过其中的电流对应的亮度的光。
已经描述了其中发光元件LD的两个端部在同一方向上连接在第一驱动电源VDD与第二驱动电源VSS之间的实施例，但是公开不限于此。在一些实施例中，除形成各个有效光源的发光元件LD之外，发光单元EMU还可以包括至少一个无效光源(例如，反向发光元件LDr)。反向发光元件LDr可以在第一像素电极CNE1与第二像素电极CNE2之间与形成有效光源的发光元件LD并联连接在一起，并且可以在与发光元件LD所连接的方向相反的方向上连接在第一像素电极CNE1与第二像素电极CNE2之间。尽管可以在第一像素电极CNE1与第二像素电极CNE2之间施加驱动电压(例如，正向驱动电压)，但是反向发光元件LDr保持非激活状态，因此，基本上没有电流流过反向发光元件LDr。
子像素电路SPXC可以连接到子像素SPXL的扫描线Si和数据线Dj。在示例中，在子像素SPXL可以设置在显示区域DA的第i行第j列上的情况下，子像素SPXL的子像素电路SPXC可以连接到显示区域DA的第i扫描线Si和第j数据线Dj。数据线Dj可以是参照图3描述的数据线DL。此外，子像素电路SPXC可以连接到显示区域DA的第i控制线CLi(或感测扫描线)和第j感测线SENj(读出线或初始化电力线)。
上述子像素电路SPXC可以包括第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3(或晶体管)以及存储电容器Cst。
第一薄膜晶体管T1可以是用于控制被施加到发光单元EMU的驱动电流的驱动晶体管，并且可以连接在第一驱动电源VDD与发光单元EMU之间。具体地，第一薄膜晶体管T1的第一端子可以通过第一电力线PL1连接(或结合)到第一驱动电源VDD，第一薄膜晶体管T1的第二端子可以连接到第二节点N2，并且第一薄膜晶体管T1的栅电极可以连接到第一节点N1。第一薄膜晶体管T1可以根据被施加到第一节点N1的电压来控制从第一驱动电源VDD通过第二节点N2被施加到发光单元EMU的驱动电流的量。在实施例中，第一薄膜晶体管T1的第一端子可以是漏电极，并且第一薄膜晶体管T1的第二端子可以是源电极。然而，公开不限于此。在一些实施例中，第一端子可以是源电极，并且第二端子可以是漏电极。
第二薄膜晶体管T2可以是响应于扫描信号来选择子像素SPXL并且激活子像素SPXL的开关晶体管，并且可以连接在数据线Dj与第一节点N1之间。第二薄膜晶体管T2的第一端子可以连接到数据线Dj，第二薄膜晶体管T2的第二端子可以连接到第一节点N1，并且第二薄膜晶体管T2的栅电极可以连接到扫描线Si。第二薄膜晶体管T2的第一端子和第二端子可以是不同的端子。例如，在第一端子是漏电极的情况下，第二端子可以是源电极。
第二薄膜晶体管T2可以在从扫描线Si供应具有栅极导通电压(例如，高电平电压)的扫描信号的情况下导通，以将数据线Dj和第一节点N1彼此电连接。第一节点N1可以是第二薄膜晶体管T2的第二端子和第一薄膜晶体管T1的栅电极在其处彼此连接的点，并且第二薄膜晶体管T2可以将数据电压传输到第一薄膜晶体管T1的栅电极。
第三薄膜晶体管T3的第二端子可以连接到第一薄膜晶体管T1的第二端子，第三薄膜晶体管T3的第一端子可以连接到感测线SENj，并且第三薄膜晶体管T3的栅电极可以连接到控制线CLi。初始化电源的电压可以被施加到感测线SENj。第三薄膜晶体管T3可以是能够使第二节点N2初始化的初始化晶体管，并且可以在从控制线CLi供应感测控制信号的情况下导通，以将初始化电源的电压传输到第二节点N2。因此，可以使可以连接到第二节点N2的存储电容器Cst的第二存储电极(或下电极)初始化。在一些实施例中，第三薄膜晶体管T3可以将第一薄膜晶体管T1连接到感测线SENj，以通过感测线SENj获取感测信号，并且通过使用感测信号来检测每个子像素SPXL的包括第一薄膜晶体管T1的阈值电压等的特性。关于每个子像素SPXL的特性的信息可以用于转换图像数据，使得可以补偿子像素SPXL之间的特性偏差。
存储电容器Cst可以形成或电连接在第一节点N1与第二节点N2之间。存储电容器Cst的第一存储电极(或上电极)可以连接到第一节点N1，并且存储电容器Cst的第二存储电极可以连接到第二节点N2。存储电容器Cst在一个帧周期期间充电有与被供应到第一节点N1的数据信号对应的数据电压。因此，存储电容器Cst可以存储与第一薄膜晶体管T1的栅电极的电压与第二节点N2的电压之间的差对应的电压。
发光单元EMU可以被构造为包括包含彼此并联连接的发光元件LD的至少一个串联级(或级)。例如，发光单元EMU可以被构造为如图4中所示的串联/并联混合结构。
发光单元EMU可以包括顺序地连接在第一驱动电源VDD与第二驱动电源VSS之间的第一串联级SET1和第二串联级SET2(或级)。然而，这仅仅是说明性的，并且包括在发光单元EMU中的串联级的数量不限于此。例如，发光单元EMU可以包括三个或更多个串联级。
第一串联级SET1和第二串联级SET2中的每个可以包括构成对应串联级的电极对的两个电极CNE1和CTE1或者CTE2和CNE2，以及在两个电极CNE1和CTE1或者CTE2和CNE2之间在同一方向上并联连接的发光元件LD。
第一串联级SET1可以包括第一像素电极CNE1和第一中间电极CTE1，并且包括连接在第一像素电极CNE1与第一中间电极CTE1之间的至少一个第一发光元件LD1。此外，第一串联级SET1可以包括在与第一发光元件LD1连接在第一像素电极CNE1与第一中间电极CTE1之间的方向相反的方向上连接的反向发光元件LDr。
第二串联级SET2可以包括第二中间电极CTE2和第二像素电极CNE2，并且包括连接在第二中间电极CTE2与第二像素电极CNE2之间的至少一个第二发光元件LD2。此外，第二串联级SET2可以包括在与第二发光元件LD2连接在第二中间电极CTE2与第二像素电极CNE2之间的方向相反的方向上连接的反向发光元件LDr。
第一串联级SET1的第一中间电极CTE1和第二串联级SET2的第二中间电极CTE2可以一体地设置为彼此连接。例如，第一中间电极CTE1和第二中间电极CTE2可以构成电连接第一串联级SET1和第二串联级SET2的中间电极CTE，第一串联级SET1和第二串联级SET2可以是连续的。在一体地设置第一中间电极CTE1和第二中间电极CTE2的情况下，第一中间电极CTE1和第二中间电极CTE2可以是中间电极CTE的不同区域。
在上述实施例中，第一串联级SET1的第一像素电极CNE1可以是每个子像素SPXL的发光单元EMU的阴极，并且第二串联级SET2的第二像素电极CNE2可以是发光单元EMU的阳极。
如上所述，子像素SPXL的包括以串联/并联混合结构连接的串联级SET1和SET2(或发光元件LD)的发光单元EMU可以将驱动电流/电压条件容易地控制为适合于可以应用发光单元EMU的产品的规格。
具体地，与具有其中发光元件LD仅并联连接的结构的发光单元相比，子像素SPXL的包括以串联/并联混合结构连接的串联级SET1和SET2(或发光元件LD)的发光单元EMU可以减小驱动电流。与具有其中相同数量的发光元件LD仅串联连接的结构的发光单元相比，子像素SPXL的包括以串联/并联混合结构连接的串联级SET1和SET2的发光单元EMU可以减小被施加到发光单元EMU的两端的驱动电压。此外，与具有其中串联级(或级)全部串联连接的结构的发光单元相比，子像素SPXL的包括以串联/并联混合结构连接的串联级SET1和SET2(或发光元件LD)的发光单元EMU可以在相同数量的电极CNE1、CTE1、CTE2和CNE2之间包括更多数量的发光元件LD。因此，可以改善发光元件LD的光发射效率，并且即使在特定串联级(或级)中发生故障的情况下，也可以相对减小由于故障而不发射光的发光元件LD的比例。因此，可以减少发光元件LD的光发射效率的劣化。
尽管在图4中示出了其中第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3全部是N型晶体管的实施例，但是公开不限于此。例如，第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3中的至少一个可以用P型晶体管代替。此外，尽管图4中示出了其中发光单元EMU可以连接在子像素电路SPXC与第二驱动电源VSS之间的实施例，但是发光单元EMU可以连接在第一驱动电源VDD与子像素电路SPXC之间。
可以对子像素电路SPXC的结构进行各种修改并且子像素电路SPXC的结构可以不同地实施。在示例中，子像素电路SPXC还可以另外包括至少一个晶体管元件(诸如用于使第一节点N1初始化的晶体管元件和/或用于控制发光元件LD的发射时间的晶体管元件)或其它电路元件(诸如用于使第一节点N1的电压升压的升压电容器)。
应用于公开的子像素SPXL的结构不限于图4中所示的实施例，并且对应的子像素SPXL可以具有各种结构。例如，每个子像素SPXL可以被构造为无源型发光显示装置等。可以省略子像素电路SPXC，并且包括在发光单元EMU中的发光元件LD的两个端部可以直接连接到扫描线Si、数据线Dj、被施加有第一驱动电源VDD的电压的第一电力线PL1、被施加有第二驱动电源VSS的电压的第二电力线PL2和/或控制线。
图5和图6是示意性地示出包括在图3中所示的显示装置中的像素的平面图。图7和图8是沿着图5和图6中所示的线I-I'截取的示意性剖视图。在图5中，基于图4中所示的子像素电路SPXC(或像素电路PXC)示出了像素PXL。在图6中，基于图4中所示的发光单元EMU示出了像素PXL。
在图5至图8中，简化并示出了像素PXL，诸如每个电极被示出为设置为信号层的电极，并且每个绝缘层被示出为设置为单层的绝缘层，但是公开不限于此。
在公开的实施例中，术语“形成和/或设置在同一层中”可以意味着在同一工艺中形成，并且术语“形成和/或设置在不同的层中”可以意味着在不同工艺中形成。
在图5至图8中，平面上的横向方向(或水平方向)表示为第一方向DR1，平面上的纵向方向(或竖直方向)表示为第二方向DR2，并且基底SUB在剖面上的厚度方向表示为第三方向DR3。第一方向DR1、第二方向DR2和第三方向DR3可以意味着分别由第一方向DR1、第二方向DR2和第三方向DR3指示的方向。
参照图3至图8，像素PXL可以包括第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3。
在实施例中，第一子像素SPXL1可以是红色像素，第二子像素SPXL2可以是绿色像素，第三子像素SPXL3可以是蓝色像素。然而，公开不限于此。在一些实施例中，第二子像素SPXL2可以是红色像素，第一子像素SPXL1可以是绿色像素，并且第三子像素SPXL3可以是蓝色像素。在其它实施例中，第三子像素SPXL3可以是红色像素，第一子像素SPXL1可以是绿色像素，并且第二子像素SPXL2可以是蓝色像素。
第一子像素SPXL1可以包括第一子像素电路SPXC1和第一子发光单元EMU1，第二子像素SPXL2可以包括第二子像素电路SPXC2和第二子发光单元EMU2，并且第三子像素SPXL3可以包括第三子像素电路SPXC3和第三子发光单元EMU3。第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3可以构成像素PXL的像素电路PXC。第一子发光单元EMU1、第二子发光单元EMU2和第三子发光单元EMU3可以构成像素PXL的发光单元。第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个可以是参照图4描述的子像素电路SPXC。第一子发光单元EMU1、第二子发光单元EMU2和第三子发光单元EMU3中的每个可以是参照图4描述的发光单元EMU。
在其中设置有像素PXL的像素区域PXA中，其中设置有第一子像素SPXL1的区域可以是第一子像素区域SPXA1，其中设置有第二子像素SPXL2的区域可以是第二子像素区域SPXA2，并且其中设置有第三子像素SPXL3的区域可以是第三子像素区域SPXA3。
像素区域PXA可以包括第一子像素电路区域SPXCA1、第二子像素电路区域SPXCA2和第三子像素电路区域SPXCA3。在示例中，像素区域PXA可以沿着第二方向DR2以第一子像素电路区域SPXCA1、第三子像素电路区域SPXCA3和第二子像素电路区域SPXCA2的顺序划分。
第一子像素电路区域SPXCA1可以是其中设置有第一子像素电路SPXC1的区域，第二子像素电路区域SPXCA2可以是其中设置有第二子像素电路SPXC2的区域，并且第三子像素电路区域SPXCA3可以是其中设置有第三子像素电路SPXC3的区域。第一子像素电路区域SPXCA1、第二子像素电路区域SPXCA2和第三子像素电路区域SPXCA3可以构成像素PXL的像素电路区域PXCA。
像素PXL可以包括基底SUB、像素电路层PCL和显示元件层DPL。
基底SUB可以包括透明绝缘材料以使光能够通过其透射。基底SUB可以是刚性基底或柔性基底。
刚性基底可以是例如玻璃基底、石英基底、玻璃陶瓷基底和结晶玻璃基底中的至少一种。
柔性基底可以是包括聚合物有机材料的薄膜基底和塑料基底中的一种。例如，柔性基底可以包括聚苯乙烯、聚乙烯醇、聚甲基丙烯酸甲酯、聚醚砜、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯、聚对苯二甲酸乙二醇酯、聚苯硫醚、聚芳酯、聚酰亚胺、聚碳酸酯、三乙酸纤维素和乙酸丙酸纤维素中的至少一种。
施用到基底SUB的材料可以具有对制造显示装置DD的工艺中的高处理温度的耐受性(或耐热性)。
绝缘层和导电层可以设置在基底SUB上。绝缘层可以包括例如缓冲层BFL、栅极绝缘层GI、层间绝缘层ILD、保护层PSV以及第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3。导电层可以设置和/或形成在上述绝缘层之间。导电层可以包括例如设置在基底SUB上的第一导电层、设置在栅极绝缘层GI上的第二导电层、设置在层间绝缘层ILD上的第三导电层、设置在保护层PSV上的第四导电层和设置在第二绝缘层INS2上的第五导电层。然而，可以设置在基底SUB上的绝缘层和导电层不限于上述实施例。在一些实施例中，除所述绝缘层和所述导电层之外，另一绝缘层和另一导电层可以设置在基底SUB上。
电连接到像素PXL的信号线可以位于基底SUB上。信号线可以包括将信号(或电压)传输到像素PXL的多条信号线。信号线可以包括第一扫描线S1、数据线D1、D2和D3、电力线PL、初始化电力线IPL和第二扫描线S2。
第一扫描线S1可以包括可以彼此间隔开的第一子扫描线S1_1和第二子扫描线S1_2。
第一子扫描线S1_1可以与设置在层间绝缘层ILD上的第三导电层对应。第三导电层可以形成为包括选自由铜(Cu)、钼(Mo)、钨(W)、铝钕(AlNd)、钛(Ti)、铝(Al)、银(Ag)及其任何合金或其混合物组成的组中的至少一种的单层，或者形成为包括钼(Mo)、钛(Ti)、铜(Cu)、铝(Al)和/或银(Ag)的双层结构或多层结构，其是低电阻材料以减小布线电阻。
扫描信号可以被施加到第一子扫描线S1_1。第一子扫描线S1_1可以是参照图4描述的扫描线Si。在像素PXL中，第一子扫描线S1_1可以通过对应的接触孔CH连接到第一连接线CNL1。在示例中，第一子扫描线S1_1可以通过穿透对应的像素PXL中的层间绝缘层ILD的接触孔CH电连接和/或物理连接到第一连接线CNL1。
第一连接线CNL1可以与设置和/或形成在栅极绝缘层GI上的第二导电层对应。第二导电层可以包括与第三导电层相同的材料，或者包括选自作为构成第三导电层的材料而公开的的材料中的至少一种材料。第一连接线CNL1可以与对应的像素PXL的第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第二薄膜晶体管T2的第二栅电极GE2一体地设置。在示例中，第一连接线CNL1的一部分可以是第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第二栅电极GE2。因此，第一子扫描线S1_1可以连接到对应的像素PXL的第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第二栅电极GE2。
感测控制信号可以被施加到第二子扫描线S1_2。第二子扫描线S1_2可以是参照图4描述的控制线CLi。第二子扫描线S1_2可以与设置在层间绝缘层ILD上的第三导电层对应。在像素PXL中，第二子扫描线S1_2可以通过对应的接触孔CH连接到第二连接线CNL2。在示例中，第二子扫描线S1_2可以通过穿透对应的像素PXL中的层间绝缘层ILD的接触孔CH电连接和/或物理连接到第二连接线CNL2。
第二连接线CNL2可以与设置和/或形成在栅极绝缘层GI上的第二导电层对应。在实施例中，第二连接线CNL2可以与第一连接线CNL1设置在同一层中。第二连接线CNL2可以与对应的像素PXL的第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第三薄膜晶体管T3的第三栅电极GE3一体地设置。在示例中，第二连接线CNL2的一部分可以是第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第三栅电极GE3。因此，第二子扫描线S1_2可以连接到第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第三栅电极GE3。
上述第一连接线CNL1和第二连接线CNL2可以是为第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3公共地设置的公共组件。
在实施例中，第一子扫描线S1_1可以与第1b电力线PL1b相邻，并且可以与第1b电力线PL1b间隔开。第二子扫描线S1_2可以与第2b电力线PL2b相邻，并且可以与第2b电力线PL2b间隔开。
层间绝缘层ILD可以是包括无机材料的绝缘层。在示例中，层间绝缘层ILD可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。然而，层间绝缘层ILD的材料不限于上述实施例。在一些实施例中，层间绝缘层ILD可以被构造为包括有机材料的绝缘层。层间绝缘层ILD可以设置为单层，并且可以设置为包括至少两个层的多层。
栅极绝缘层GI可以位于层间绝缘层ILD的底部。栅极绝缘层GI可以包括与层间绝缘层ILD相同的材料，或者包括选自作为构成层间绝缘层ILD的材料而公开的的材料中的至少一种。在示例中，栅极绝缘层GI可以是包括无机材料的绝缘层。
数据线D1、D2和D3可以设置为沿着第一方向DR1彼此间隔开，并且包括在不同于第一方向DR1(例如，与第一方向DR1交叉)的第二方向DR2上延伸的第一数据线D1、第二数据线D2和第三数据线D3。对应的数据信号可以被施加到第一数据线D1、第二数据线D2和第三数据线D3中的每条。第一数据线D1、第二数据线D2和第三数据线D3中的每条可以是参照图4描述的数据线Dj。
第一数据线D1可以电连接到第一子像素电路SPXC1的第二薄膜晶体管T2，第二数据线D2可以电连接到第二子像素电路SPXC2的第二薄膜晶体管T2，并且第三数据线D3可以电连接到第三子像素电路SPXC3的第二薄膜晶体管T2。第一数据线D1、第二数据线D2和第三数据线D3可以与设置在基底SUB上的第一导电层对应。第一导电层可以包括与第三导电层相同的材料，或者包括选自作为构成第三导电层的材料而公开的的材料中的至少一种。
电力线PL可以包括第一电力线PL1和第二电力线PL2。
第一驱动电源VDD的电压可以被施加到第一电力线PL1。第一电力线PL1可以是参照图4描述的第一电力线PL1。第一电力线PL1可以包括第1a电力线PL1a和第1b电力线PL1b。
第1a电力线PL1a可以沿着第二方向DR2延伸。在实施例中，第1a电力线PL1a可以包括第一层FL和第二层SL。第一层FL可以与设置和/或形成在基底SUB上的第一导电层对应。第二层SL可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第一层FL可以与第一数据线D1、第二数据线D2和第三数据线D3设置在同一层中，并且第二层SL可以与第一扫描线S1设置在同一层中。第二层SL可以通过至少一个接触孔CH电连接到第一层FL。在示例中，第二层SL可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的至少一个接触孔CH电连接和/或物理连接到第一层FL。
第1b电力线PL1b可以沿着第一方向DR1延伸。第1b电力线PL1b可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第1b电力线PL1b可以与第一子扫描线S1_1和第1a电力线PL1a的第二层SL设置在同一层中，并且设置为在平面图中与第一子扫描线S1_1间隔开。第1b电力线PL1b可以通过对应的接触孔CH连接到第1a电力线PL1a。在示例中，第1b电力线PL1b可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和/或物理连接到第1a电力线PL1a的第一层FL。
包括可以彼此连接的第1a电力线PL1a和第1b电力线PL1b的第一电力线PL1可以具有网状结构。在实施例中，第1a电力线PL1a可以以包括第一层FL和第二层SL的双层结构来实现，以减小布线电阻，从而减少信号失真。然而，公开不限于此。在一些实施例中，第1a电力线PL1a可以以单层结构或包括至少三个层的多层结构来实现。
第二驱动电源VSS的电压可以被施加到第二电力线PL2。第二电力线PL2可以是参照图4描述的第二电力线PL2。第二电力线PL2可以包括第2a电力线PL2a和第2b电力线PL2b。
第2a电力线PL2a可以在第二方向DR2上延伸。第2a电力线PL2a可以以包括第一层FL的单层结构来实现。第一层FL可以与设置和/或形成在基底SUB上的第一导电层对应。第一层FL可以与第一数据线D1、第二数据线D2和第三数据线D3以及第1a电力线PL1a的第一层FL设置在同一层中。在平面图中，第一层FL可以设置为与第一数据线D1、第二数据线D2和第三数据线D3以及第1a电力线PL1a间隔开。
尽管已经描述了其中第2a电力线PL2a以仅包括第一层FL的单层结构来实现的实施例，但是公开不限于此。在一些实施例中，类似于第1a电力线PL1a，第2a电力线PL2a可以以双层结构来实现。此外，第2a电力线PL2a可以以包括三个层或更多层的多层结构来实现。
第2a电力线PL2a和第2b电力线PL2b可以通过对应的接触孔CH彼此电连接。在示例中，第2b电力线PL2b可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔电连接和/或物理连接到第2a电力线PL2a。包括可以彼此连接的第2a电力线PL2a和第2b电力线PL2b的第二电力线PL2可以具有网状结构。
第二扫描线S2可以包括可以彼此间隔开的第三子扫描线S2_1和第四子扫描线S2_2。
第二扫描线S2可以在与作为第一扫描线S1的延伸方向的第一方向DR1交叉的第二方向DR2上延伸。在每个像素PXL中，第二扫描线S2可以与第一扫描线S1交叉，使得第二扫描线S2的一部分与第一扫描线S1叠置。第二扫描线S2可以电连接到位于基底SUB的非显示区域NDA的一侧处的驱动器DIC(见图3)，以被供应有来自驱动器DIC的扫描信号和感测控制信号。在示例中，第三子扫描线S2_1可以被供应有来自驱动器DIC的扫描信号，并且第四子扫描线S2_2可以被供应有来自驱动器DIC的感测控制信号。
在实施例中，第三子扫描线S2_1和第四子扫描线S2_2中的每者可以以包括第一导电线CL1、第二导电线CL2和第三导电线CL3的三层结构来实现。第一导电线CL1可以与设置和/或形成在基底SUB上的第一导电层对应，第二导电线CL2可以与设置和/或形成在栅极绝缘层GI上的第二导电层对应，并且第三导电线CL3可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第三导电线CL3可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔电连接和/或物理连接到第一导电线CL1。此外，第三导电线CL3可以通过穿透层间绝缘层ILD的接触孔电连接到第二导电线CL2。因此，第一导电线CL1和第二导电线CL2可以通过第三导电线CL3彼此连接。
在上述实施例中，已经描述了第三子扫描线S2_1和第四子扫描线S2_2中的每者以包括第一导电线CL1、第二导电线CL2和第三导电线CL3的三层结构来实现。然而，公开不限于此。在一些实施例中，第三子扫描线S2_1和第四子扫描线S2_2中的每者可以以单层结构、双层结构或者包括三个层或更多层的多层结构来实现。
选自第三子扫描线S2_1和第四子扫描线S2_2中的一条扫描线可以通过对应的接触孔CH连接到第一子扫描线S1_1，并且选自第三子扫描线S2_1和第四子扫描线S2_2中的另一扫描线可以通过对应的接触孔CH连接到第二子扫描线S1_2。在示例中，第三子扫描线S2_1可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第一子扫描线S1_1。第四子扫描线S2_2可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第二子扫描线S1_2。
初始化电力线IPL可以在第二方向DR2上延伸，并且设置在第1a电力线PL1a与第一数据线D1之间。初始化电力线IPL可以是参照图4描述的感测线SENj。初始化电源的电压可以被施加到初始化电力线IPL。在实施例中，初始化电力线IPL可以与设置和/或形成在基底SUB上的第一导电层对应。初始化电力线IPL可以与第一数据线D1、第二数据线D2和第三数据线D3设置和/或形成在同一层中。
初始化电力线IPL可以通过第二导电图案CP2电连接到第一子像素电路SPXC1的第三薄膜晶体管T3，并且通过第五导电图案CP5电连接到第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第三薄膜晶体管T3。
第二导电图案CP2可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第二导电图案CP2的一端可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和/或物理连接到初始化电力线IPL。第二导电图案CP2的另一端可以通过顺序地穿透栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接到第一子像素电路SPXC1的第三薄膜晶体管T3的第三漏区DE3。
第五导电图案CP5可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第五导电图案CP5的一端可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和/或物理连接到初始化电力线IPL。第五导电图案CP5的另一端可以通过顺序地穿透栅极绝缘层GI和层间绝缘层ILD的接触孔电连接到第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第三薄膜晶体管T3的第三漏区DE3。
上述第一电力线PL1、第二电力线PL2、初始化电力线IPL、第一连接线CNL1和第二连接线CNL2、第一扫描线S1和第二扫描线S2可以是为第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3公共地设置的公共组件。
第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个可以包括包含对应的子像素电路的像素电路层PCL(或电路元件层)。在示例中，第一子像素SPXL1的像素电路层PCL可以包括缓冲层BFL、第一子像素电路SPXC1和保护层PSV(或钝化层)。第二子像素SPXL2的像素电路层PCL可以包括缓冲层BFL、第二子像素电路SPXC2和保护层PSV。第三子像素SPXL3的像素电路层PCL可以包括缓冲层BFL、第三子像素电路SPXC3和保护层PSV。
缓冲层BFL可以位于第一导电层之上，并且防止杂质等扩散到第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个中。缓冲层BFL可以是包括无机材料的无机绝缘层。缓冲层BFL可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。缓冲层BFL可以设置为单层，或者可以设置为包括至少两个层的多层。在缓冲层BFL设置为多层的情况下，这些层可以由相同的材料形成或者由不同的材料形成。可以根据基底SUB的材料、工艺条件等省略缓冲层BFL。
第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个可以包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和存储电容器。在示例中，第一子像素电路SPXC1可以包括第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3以及第一存储电容器Cst1。第二子像素电路SPXC2可以包括第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3以及第二存储电容器Cst2。第三子像素电路SPXC3可以包括第一薄膜晶体管T1、第二薄膜晶体管T2和第三薄膜晶体管T3以及第三存储电容器Cst3。第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第一薄膜晶体管T1可以是参照图4描述的第一薄膜晶体管T1，第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第二薄膜晶体管T2可以是参照图4描述的第二薄膜晶体管T2，并且第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3中的每个的第三薄膜晶体管T3可以是参照图4描述的第三薄膜晶体管T3。
第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3可以具有彼此基本上相同或相似的结构。在下文中，将基于第一子像素电路SPXC1描述第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3的公共组件，并且将不再重复重复的描述。
第一薄膜晶体管T1可以包括第一栅电极GE1、第一有源图案ACT1、第一源区SE1和第一漏区DE1。
第一栅电极GE1可以通过第一导电图案CP1连接到第二薄膜晶体管T2的第二源区SE2。第一栅电极GE1可以与设置和/或形成在栅极绝缘层GI上的第二导电层对应。
第一导电图案CP1可以与第三导电层对应。第一导电图案CP1的一端可以通过穿透层间绝缘层ILD的接触孔电连接和/或物理连接到第一栅电极GE1。第一导电图案CP1的另一端可以通过顺序地穿透栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和/或物理连接到第二薄膜晶体管T2的第二源区SE2。
第一有源图案ACT1、第一源区SE1和第一漏区DE1中的每个可以是由多晶硅、非晶硅和/或氧化物半导体等制成的半导体图案。第一有源图案ACT1、第一源区SE1和第一漏区DE1中的每个可以形成为未掺杂或掺杂有杂质的半导体层。在示例中，第一源区SE1和第一漏区DE1中的每个可以被构造为掺杂有杂质的半导体层，并且第一有源图案ACT1可以被构造为未掺杂有杂质的半导体层。在示例中，可以使用n型杂质作为杂质，但是公开不限于此。
第一有源图案ACT1、第一源区SE1和第一漏区DE1可以设置和/或形成在缓冲层BFL上。
第一有源图案ACT1可以是与第一栅电极GE1叠置的区域，并且可以是第一薄膜晶体管T1的沟道区。在第一有源图案ACT1形成得长的情况下，第一薄膜晶体管T1的沟道区可以形成得长。可以扩大被施加到第一薄膜晶体管T1的电压(或信号)的驱动范围。因此，可以精细地控制从发光元件LD发射的光(或光束)的灰度。
第一源区SE1可以连接到第一有源图案ACT1的一端(或与第一有源图案ACT1的一端接触)。此外，第一源区SE1可以通过穿透缓冲层BFL的接触孔CH电连接到第一底部金属层BML1。第一源区SE1可以是参照图4描述的第一薄膜晶体管T1的第二端子。
第一底部金属层BML1可以与设置和/或形成在基底SUB上的第一导电层对应。第一底部金属层BML1可以与第一数据线D1、第二数据线D2和第三数据线D3、第1a电力线PL1a和第2a电力线PL2a、第三子扫描线S2_1和第四子扫描线S2_2中的每条的第一导电线CL1以及初始化电力线IPL设置和/或形成在同一层中。第一底部金属层BML1可以通过对应的接触孔CH电连接和/或物理连接到第一源区SE1。在第一底部金属层BML1连接到第一薄膜晶体管T1的情况下，可以进一步确保第二驱动电源VSS的摆动宽度余量(swing width margin)。可以扩大被供应到第一薄膜晶体管T1的第一栅电极GE1的电压的驱动范围。
第一漏区DE1可以连接到第一有源图案ACT1的另一端(或与第一有源图案ACT1的另一端接触)。此外，第一漏区DE1可以通过穿透缓冲层BFL的接触孔电连接和/或物理连接到第1a电力线PL1a的第一层FL。第一漏区DE1可以是参照图4描述的第一薄膜晶体管T1的第一端子。
第二薄膜晶体管T2可以包括第二栅电极GE2、第二有源图案ACT2、第二源区SE2和第二漏区DE2。
第二栅电极GE2可以与第一连接线CNL1一体地设置。第二栅电极GE2可以是第一连接线CNL1的一区域。如上所述，第一连接线CNL1可以通过对应的接触孔CH连接到第一子扫描线S1_1，因此，被施加到第一子扫描线S1_1的信号(例如，扫描信号)可以被供应到第二栅电极GE2。
第二有源图案ACT2、第二源区SE2和第二漏区DE2中的每个可以是由多晶硅、非晶硅和/或氧化物半导体等制成的半导体图案。第二有源图案ACT2、第二源区SE2和第二漏区DE2中的每个可以形成为未掺杂或掺杂有杂质的半导体层。在示例中，第二源区SE2和第二漏区DE2中的每个可以被构造为掺杂有杂质的半导体层，并且第二有源图案ACT2可以被构造为未掺杂有杂质的半导体层。在示例中，可以使用n型杂质作为杂质。
第二有源图案ACT2、第二源区SE2和第二漏区DE2可以设置和/或形成在缓冲层BFL上。
第二有源图案ACT2可以是与第二栅电极GE2叠置的区域，并且可以是第二薄膜晶体管T2的沟道区。
第二源区SE2可以连接到第二有源图案ACT2的一端(或与第二有源图案ACT2的一端接触)。此外，第二源区SE2可以通过第一导电图案CP1连接到第一栅电极GE1。第二源区SE2可以是参照图4描述的第二薄膜晶体管T2的第二端子。
第二漏区DE2可以连接到第二有源图案ACT2的另一端(或与第二有源图案ACT2的另一端接触)。此外，第二漏区DE2可以通过第三导电图案CP3连接到第一数据线D1。第二漏区DE2可以是参照图4描述的第二薄膜晶体管T2的第一端子。
第三导电图案CP3可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第三导电图案CP3的一端可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和/或物理连接到第一数据线D1。第三导电图案CP3的另一端可以通过顺序地穿透栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第二漏区DE2。第二漏区DE2和第一数据线D1可以通过第三导电图案CP3彼此电连接。
第三薄膜晶体管T3可以包括第三栅电极GE3、第三有源图案ACT3、第三源区SE3和第三漏区DE3。
第三栅电极GE3可以与第二连接线CNL2一体地设置。如上所述，第二连接线CNL2可以通过对应的接触孔CH连接到第二子扫描线S1_2，因此，被施加到第二子扫描线S1_2的信号(例如，感测控制信号)可以被供应到第三栅电极GE3。
第三有源图案ACT3、第三源区SE3和第三漏区DE3中的每个可以是由多晶硅、非晶硅和/或氧化物半导体等制成的半导体图案。第三有源图案ACT3、第三源区SE3和第三漏区DE3中的每个可以形成为未掺杂或掺杂有杂质的半导体层。在示例中，第三源区SE3和第三漏区DE3中的每个可以被构造为掺杂有杂质的半导体层，并且第三有源图案ACT3可以被构造为未掺杂有杂质的半导体层。在示例中，可以使用n型杂质作为杂质。
第三有源图案ACT3、第三源区SE3和第三漏区DE3可以设置和/或形成在缓冲层BFL上。
第三有源图案ACT3可以是与第三栅电极GE3叠置的区域，并且可以是第三薄膜晶体管T3的沟道区。
第三源区SE3可以连接到第三有源图案ACT3的一端(或与第三有源图案ACT3的一端接触)。此外，第三源区SE3可以通过穿透缓冲层BFL的接触孔电连接和/或物理连接到第一底部金属层BML1。第三源区SE3可以是参照图4描述的第三薄膜晶体管T3的第二端子。
第三漏区DE3可以连接到第三有源图案ACT3的另一端(或与第三有源图案ACT3的另一端接触)。此外，第三漏区DE3可以通过第二导电图案CP2电连接到初始化电力线IPL。第三漏区DE3可以是参照图4描述的第三薄膜晶体管T3的第一端子。
第一存储电容器Cst1可以包括第一下电极LE1和第一上电极UE1。第一存储电容器Cst1可以是参照图4描述的存储电容器Cst。
第一下电极LE1可以与第一栅电极GE1一体地设置。第一下电极LE1可以是第一栅电极GE1的一区域。
第一上电极UE1可以设置为在平面图中与第一下电极LE1叠置，并且具有比第一下电极LE1的尺寸(或面积)大的尺寸(或面积)。然而，公开不限于此。第一上电极UE1可以在平面图中与第一源区SE1和第三源区SE3中的每个叠置。第一上电极UE1可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。
第一上电极UE1可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和/或物理连接到第一底部金属层BML1。如上所述，第一源区SE1和第三源区SE3可以电连接到第一底部金属层BML1，因此，第一上电极UE1可以通过第一底部金属层BML1电连接和/或物理连接到第一源区SE1和第三源区SE3。
在平面图中，除了其布置位置之外，第二子像素电路SPXC2的第二底部金属层BML2、第七导电图案CP7、第八导电图案CP8、第二下电极LE2和第二上电极UE2可以分别与第一子像素电路SPXC1的第一底部金属层BML1、第一导电图案CP1、第三导电图案CP3、第一下电极LE1和第一上电极UE1基本上相同，或者分别执行与第一子像素电路SPXC1的第一底部金属层BML1、第一导电图案CP1、第三导电图案CP3、第一下电极LE1和第一上电极UE1相同的功能。
类似地，在平面图中，除了其布置位置之外，第三子像素电路SPXC3的第三底部金属层BML3、第四导电图案CP4、第六导电图案CP6、第三下电极LE3和第三上电极UE3可以分别与第一子像素电路SPXC1的第一底部金属层BML1、第一导电图案CP1、第三导电图案CP3、第一下电极LE1和第一上电极UE1基本上相同，或者分别执行与第一子像素电路SPXC1的第一底部金属层BML1、第一导电图案CP1、第三导电图案CP3、第一下电极LE1和第一上电极UE1相同的功能。
保护层PSV可以遍及上述第一子像素电路SPXC1、第二子像素电路SPXC2和第三子像素电路SPXC3设置和/或形成。
保护层PSV可以以包括有机层、无机层或设置在无机层上的有机层的形式设置。无机层可以包括例如氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种。有机层可以包括例如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和苯并环丁烯树脂中的至少一种。
保护层PSV可以包括第一通孔VIH1和第二通孔VIH2。
第一通孔VIH1可以使第2b电力线PL2b的一区域、第2b电力线PL2b的另一区域和第2b电力线PL2b的又一区域中的每个暴露。第二通孔VIH2可以使第一上电极UE1的一区域、第二上电极UE2的一区域和第三上电极UE3的一区域(例如，突起图案PRP)暴露。在实施例中，三个第一通孔VIH1可以设置在像素区域PXA中，并且三个第二通孔VIH2可以设置在像素区域PXA中。
像素区域PXA可以包括第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3。在示例中，像素区域PXA可以包括可以沿着第一方向DR1划分的第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3。
第一发射区域EMA1可以是其中从由第一子像素电路SPXC1驱动的发光元件LD发射光的区域。发光元件LD可以与第一子发光单元EMU1的一个组件对应。在实施例中，第一发射区域EMA1可以是第一子像素SPXL1的发射区域。
第二发射区域EMA2可以是其中从由第二子像素电路SPXC2驱动的发光元件LD发射光的区域。发光元件LD可以与第二子发光单元EMU2的一个组件对应。在实施例中，第二发射区域EMA2可以是第二子像素SPXL2的发射区域。
第三发射区域EMA3可以是其中从由第三子像素电路SPXC3驱动的发光元件LD发射光的区域。发光元件LD可以与第三子发光单元EMU3的一个组件对应。在实施例中，第三发射区域EMA3可以是第三子像素SPXL3的发射区域。
上述第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3可以构成像素PXL的发射区域EMA。
其中可以设置有像素PXL的像素区域PXA可以包括与第一发射区域EMA1相邻(或围绕第一发射区域EMA1的外围)的非发射区域NEMA、与第二发射区域EMA2相邻(或围绕第二发射区域EMA2的外围)的非发射区域NEMA以及与第三发射区域EMA3相邻(或围绕第三发射区域EMA3的外围)的非发射区域NEMA。
如图6至图8中所示，第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个可以包括包含发光元件LD的显示元件层DPL(或显示层)。第一子像素SPXL1的显示元件层DPL可以与第一发射区域EMA1对应，第二子像素SPXL2的显示元件层DPL可以与第二发射区域EMA2对应，并且第三子像素SPXL3的显示元件层DPL可以与第三发射区域EMA3对应。
显示元件层DPL可以设置和/或形成在保护层PSV上。
显示元件层DPL可以包括堤BNK、第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4(对准电极或反射电极)、发光元件LD、第一像素电极CNE1和第二像素电极CNE2、中间电极CTE以及第一绝缘层INS1、第二绝缘层INS2和第三绝缘层INS3。
堤BNK可以是限定像素PXL(或第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3)和与其相邻的像素PXL中的每个的像素区域PXA(或发射区域EMA)的结构，并且可以是例如像素限定层。堤BNK可以位于第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3之间的区域中以及第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3的外部处。
堤BNK可以是在向像素PXL(或每个子像素)供应发光元件LD的工艺中限定将向其供应发光元件LD的每个发射区域EMA的坝结构。在示例中，第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3可以由堤BNK划分，使得包括期望量和/或期望种类的发光元件LD的混合液(例如，墨)可以被供应(或输入)到第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个。
堤BNK可以包括至少一种光阻挡材料和/或至少一种反射材料，以防止光(或光束)在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个和与其相邻的子像素之间泄漏的光泄漏缺陷。在一些实施例中，堤BNK可以包括透明材料。在示例中，透明材料可以包括聚酰胺树脂、聚酰亚胺树脂等，但是公开不限于此。在另一实施例中，反射材料层可以单独地设置和/或形成在堤BNK上，以进一步改善从像素PXL发射的光的效率。
堤BNK可以包括在像素区域PXA中使位于其下面的组件暴露的至少一个开口区域。在示例中，堤BNK可以包括在像素区域PXA中使位于其下面的组件暴露的第一开口区域OP1和第二开口区域OP2。在实施例中，第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3可以由堤BNK的第二开口区域OP2限定。第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个与堤BNK的第二开口区域OP2可以彼此对应。
在像素区域PXA中，堤BNK的第一开口区域OP1可以定位为与堤BNK的第二开口区域OP2间隔开。堤BNK的第一开口区域OP1可以定位为与堤BNK的第二开口区域OP2的顶侧和底侧间隔开。
由于堤BNK可以设置在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3之间的非发射区域NEMA中，因此可以确定在像素区域PXA中将供应(或输入)发光元件LD一区域。因此，发光元件LD可以仅被供应到该区域，使得可以改善材料效率。防止发光元件LD被供应到除该区域之外的另一区域，使得可以增大在对应的发射区域EMA中可以用作有效光源的发光元件LD的数量。在示例中，在将发光元件LD供应到像素PXL(或每个子像素)的工艺中，可以防止发光元件LD被供应到不必要的区域。此外，发光元件LD可以有效地被供应到第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个。因此，可以防止不必要地浪费发光元件LD，并且可以节省显示装置DD的制造成本。
堤BNK可以设置和/或形成在第一绝缘层INS1上，但是公开不限于此。在一些实施例中，堤BNK可以设置和/或形成在保护层PSV上。
第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以沿着第一方向DR1顺序地布置在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3(或第一子像素区域SPXA1、第二子像素区域SPXA2和第三子像素区域SPXA3)中的每个的保护层PSV上。第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以与设置和/或形成在保护层PSV上的第四导电层对应。
在第一子像素区域SPXA1、第二子像素区域SPXA2和第三子像素区域SPXA3(或第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3)中的每个中，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以在第二方向DR2上延伸。第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的端部可以位于堤BNK的第一开口区域OP1中。在制造显示装置DD的工艺中，在发光元件LD被供应并且在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中对准之后，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以在第一开口区域OP1中与其它电极(例如，设置在在第二方向DR2上相邻的相邻像素PXL中的第一电极、第二电极、第三电极和第四电极(未示出))分离。堤BNK的每个第一开口区域OP1可以是设置为对第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4执行分离工艺的电极分离区域。
在对应的子像素区域中，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以设置为与沿着第一方向DR1相邻的电极间隔开。在示例中，第一电极EL1可以设置为在第一方向DR1上与第二电极EL2间隔开，第二电极EL2可以设置为在第一方向DR1上与第三电极EL3间隔开，第三电极EL3可以设置为在第一方向DR1上与第四电极EL4间隔开，第四电极EL4可以设置为在第一方向DR1上与相邻子像素的第一电极(未示出)间隔开。第一电极EL1与第二电极EL2之间的距离、第二电极EL2与第三电极EL3之间的距离、第三电极EL3与第四电极EL4之间的距离以及第四电极EL4与相邻子像素的第一电极之间的距离可以相同，但是公开不限于此。在一些实施例中，第一电极EL1与第二电极EL2之间的距离、第二电极EL2与第三电极EL3之间的距离、第三电极EL3与第四电极EL4之间的距离以及第四电极EL4与相邻子像素的第一电极之间的距离可以彼此不同。在一些实施例中，第二电极EL2和第三电极EL3彼此不间隔开，而是可以一体地形成。类似地，第一电极EL1和第四电极EL4可以不彼此间隔开，而是可以一体地形成。
第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以由具有恒定反射率的材料构成，以允许从发光元件LD中的每个发射的光在显示装置DD的图像显示方向上行进。在示例中，对准电极可以由导电材料制成。导电材料(或物质)可以包括不透明金属，该不透明金属有利于在显示装置DD的图像显示方向(例如，正方向)上反射从发光元件LD发射的光。在示例中，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以由具有恒定反射率的导电材料构成。导电材料可以包括不透明金属，该不透明金属有利于在显示装置DD的图像显示方向(例如，第三方向DR3)上反射从发光元件LD发射的光。不透明金属可以包括例如诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)和/或其合金的金属。在一些实施例中，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以包括透明导电材料。透明导电材料可以包括诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和/或氧化铟锡锌(ITZO)的导电氧化物和/或诸如聚(3,4-乙撑二氧噻吩)(PEDOT)的导电聚合物等。在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4包括透明导电材料的情况下，可以添加单独的导电层，该导电层由不透明金属制成，用于在显示装置DD的图像显示方向上反射从发光元件LD发射的光。然而，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4的材料不限于上述材料。
此外，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以设置和/或形成为单层，但是公开不限于此。在一些实施例中，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以设置和/或形成为其中金属、合金、导电氧化物和导电聚合物之中的至少两种材料可以彼此堆叠的多层。第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以形成为包括至少两个层的多层，以在信号(或电压)被传输到发光元件LD中的每个的两个端部的情况下使由信号延迟引起的失真最小化。在示例中，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以形成为其中氧化铟锡(ITO)/银(Ag)/氧化铟锡(ITO)彼此顺序地堆叠的多层。
在对应的子像素区域中，第一电极EL1可以通过第一通孔VIH1电连接到对应的像素电路层PCL的部分构造。在示例中，第一子像素区域SPXA1的第一电极EL1可以通过保护层PSV的三个第一通孔VIH1之中的一第一通孔VIH1电连接到对应的子像素区域的第2b电力线PL2b。第二子像素区域SPXA2的第一电极EL1可以通过保护层PSV的三个第一通孔VIH1之中的另一第一通孔VIH1电连接到对应的子像素区域的第2b电力线PL2b。第三子像素区域SPXA3的第一电极EL1可以通过保护层PSV的三个第一通孔VIH1之中的又一第一通孔VIH1电连接到对应的子像素区域的第2b电力线PL2b。然而，公开不限于此。将在稍后描述的第二像素电极CNE2可以通过第一通孔VIH1直接连接到第2b电力线PL2b。
在对应的子像素区域中，第三电极EL3可以通过第二通孔VIH2电连接到对应的像素电路层PCL的部分构造。在示例中，第一子像素区域SPXA1的第三电极EL3可以通过保护层PSV的三个第二通孔VIH2之中的一第二通孔VIH2电连接到第一上电极UE1。第二子像素区域SPXA2的第三电极EL3可以通过保护层PSV的三个第二通孔VIH2之中的另一第二通孔VIH2电连接到第二上电极UE2。第三子像素区域SPXA3的第三电极EL3可以通过保护层PSV的三个第二通孔VIH2之中的又一第二通孔VIH2电连接到突起图案PRP。如上所述，突起图案PRP可以是第三上电极UE3的一区域，因此，第三子像素区域SPXA3的第三电极EL3可以电连接到第三上电极UE3。然而，公开不限于此。第三电极EL3不连接到上电极UE1至UE3，但是将在稍后描述的第二像素电极CNE2可以通过第二通孔VIH2直接连接到上电极UE1至UE3。
第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以接收在发光元件LD在发射区域EMA中对准之前被传输的对准信号，以用作用于使发光元件LD对准的对准电极(或对准线)。
第一电极EL1可以在使发光元件LD对准的工艺中接收从第二电力线PL2传输的第一对准信号，以用作第一对准电极。第二电极EL2可以在使发光元件LD对准的工艺中接收从第一电力线PL1传输的第二对准信号，以用作第二对准电极。在使发光元件LD对准的上述工艺中，第三电极EL3可以连接到第二电极EL2以接收第二对准信号，并且第四电极EL4与第一电极EL1一起可以接收第一对准信号。上述第一对准信号和第二对准信号可以是使电压差和/或相位差达到发光元件LD可以在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之间对准的程度的信号。第一对准信号和第二对准信号中的至少一者可以是AC信号，但是公开不限于此。
在一些实施例中，导电盖层可以设置在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之上。上述导电盖层可以保护第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4免受在制造显示装置DD的工艺中发生的缺陷的影响，并且进一步增强位于其底部的第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4与保护层PSV之间的粘合。导电盖层可以包括诸如氧化铟锌(IZO)的透明导电材料。
在一些实施例中，支撑构件(或图案)可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中设置在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个与保护层PSV之间。在示例中，如图8中所示，堤图案BNKP可以位于第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个与保护层PSV之间。
堤图案BNKP可以是包括无机材料或有机材料的绝缘层。在一些实施例中，堤图案BNKP可以包括单个有机层和/或单个无机层，但是公开不限于此。在一些实施例中，堤图案BNKP可以以其中至少一个有机层和至少一个无机层彼此堆叠的多层的形式设置。然而，堤图案BNKP的材料不限于上述实施例。在一些实施例中，堤图案BNKP可以包括导电材料。
堤图案BNKP可以具有呈梯形形状的剖面，该梯形形状的剖面的宽度随着从保护层PSV的表面(例如，上表面)沿着第三方向DR3接近堤图案BNKP的顶部而变窄，但是公开不限于此。在一些实施例中，堤图案BNKP可以包括具有呈半椭圆形状或半圆形状(或半球形形状)等的剖面的弯曲表面，该弯曲表面的宽度随着从保护层PSV的表面沿着第三方向DR3接近堤图案BNKP的顶部而变窄。在剖视图中，堤图案BNKP的形状不限于上述实施例，并且可以在可以改善从发光元件LD中的每个发射的光的效率的范围内进行各种改变。
堤图案BNKP可以设置和/或形成在保护层PSV的表面上，但是公开不限于此。在一些实施例中，堤图案BNKP可以与保护层PSV一体地设置，以被构造为保护层PSV的一个区域。在示例中，堤图案BNKP可以与保护层PSV通过同一工艺形成，以被设计为具有比保护层PSV的上表面高(或大)的高度(或厚度)。
第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以设置和/或形成在堤图案BNKP之上。因此，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个具有与设置在其底部的堤图案BNKP的形状对应的表面轮廓，使得从发光元件LD发射的光可以被第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个反射，以在显示装置DD的图像显示方向上进一步行进。堤图案BNKP以及第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以用作在期望方向上引导从发光元件LD发射的光的反射构件，从而改善显示装置DD的光效率。在每个像素PXL不具有堤图案BNKP的情况下，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以设置和/或形成在保护层PSV的表面(例如，上表面)上。
在发光元件LD在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中对准之后，为了独立地(或单独地)驱动第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个，可以去除第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的位于在第二方向DR2上彼此相邻的子像素之间的部分，使得第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的端部位于堤BNK的第一开口区域OP1中。
在发光元件LD可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中对准之后，第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个可以用作用于驱动发光元件LD的驱动电极。
第一绝缘层INS1可以设置和/或形成在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之上。例如，第一绝缘层INS1可以形成为覆盖第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的区域，并且部分地开口以使第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的另一区域暴露。
第一绝缘层INS1可以包括由无机材料制成的无机绝缘层或由有机材料制成的有机绝缘层。第一绝缘层INS1可以被构造为有利于保护发光元件LD免受像素电路层PCL影响的无机绝缘层。在示例中，第一绝缘层INS1可以包括氮化硅(SiNx)、氧化硅(SiOx)、氮氧化硅(SiOxNy)和诸如氧化铝(AlOx)的金属氧化物中的至少一种，公开不限于此。在一些实施例中，第一绝缘层INS1可以被构造为有利于使发光元件LD的支撑表面平坦化的有机绝缘层。第一绝缘层INS1可以设置为单层或多层。
第一绝缘层INS1可以设置和/或形成在保护层PSV上，以整体地覆盖第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4。在发光元件LD被供应(或输入)并且在第一绝缘层INS1上对准之后，第一绝缘层INS1可以部分地开口以使第一电极EL1和第三电极EL3中的每个的一区域暴露。在发光元件LD被供应(或输入)并且对准之后，第一绝缘层INS1可以以局部地设置在发光元件LD的底部的形式被图案化。第一绝缘层INS1可以覆盖除第一电极EL1和第三电极EL3中的每个的所述区域之外的其它区域。在一些实施例中，可以省略第一绝缘层INS1。在其它实施例中，第一绝缘层INS1可以部分地开口以使第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的一区域暴露。
堤BNK可以设置和/或形成在第一绝缘层INS1上。
在一些实施例中，在像素PXL的第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中，第三电极EL3和第四电极EL4与在第三电极EL3和第四电极EL4之间并联连接的发光元件LD一起可以构成第二串联级SET2(见图4)(或第一级)，并且第一电极EL1和第二电极EL2与在第一电极EL1和第二电极EL2之间并联连接的发光元件LD一起可以构成第一串联级SET1(见图4)(或第二级)。
在实施例中，第一串联级SET1和第二串联级SET2可以设置在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中。第一串联级SET1和第二串联级SET2可以构成第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个的子发光单元。在示例中，设置在第一发射区域EMA1中的第一串联级SET1和第二串联级SET2可以构成第一子像素SPXL1的第一子发光单元EMU1，设置在第二发射区域EMA2中的第一串联级SET1和第二串联级SET2可以构成第二子像素SPXL2的第二子发光单元EMU2，并且设置在第三发射区域EMA3中的第一串联级SET1和第二串联级SET2可以构成第三子像素SPXL3的第三子发光单元EMU3。
发光元件LD中的每个可以是具有超小型尺寸(例如，小至纳米级至微米级的程度的尺寸)的发光二极管，其通过使用具有无机晶体结构的材料制造。发光元件LD中的每个可以是通过蚀刻工艺制造的超小型发光二极管或通过生长工艺制造的超小型发光二极管。
至少两个发光元件LD至几十个发光元件LD可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中对准和/或设置，但是发光元件LD的数量不限于此。在一些实施例中，在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中对准和/或设置的发光元件LD的数量可以进行各种改变。
发光元件LD中的每个可以发射选自彩色光和白光中的任何一种光。在平面图和剖面中，发光元件LD中的每个可以在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之中的两个相邻电极之间在第一绝缘层INS1上对准，使得发光元件LD中的每个的延伸方向(或长度方向)与第一方向DR1平行。发光元件LD可以以其中发光元件LD喷射在溶液中的形式设置，以被输入到第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个。
发光元件LD可以通过喷墨印刷工艺、狭缝涂覆工艺或各种工艺中的一种被输入到像素PXL的第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个。在示例中，发光元件LD可以在挥发性溶剂中混合，以通过喷墨印刷工艺或狭缝涂覆工艺供应到像素区域PXA(或第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个)。在施加与设置在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中的第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个对应的对准信号的情况下，可以在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之中的两个相邻电极之间形成电场。因此，发光元件LD可以在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之中的两个相邻电极之间对准。如上所述，相同的对准信号(或对准电压)被施加到第二电极EL2和第三电极EL3中的每个，因此，发光元件LD可以不在第二电极EL2与第三电极EL3之间对准。然而，公开不限于此。
在发光元件LD对准之后，通过使溶剂挥发或通过另一工艺去除溶剂，发光元件LD可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中最终对准和/或设置。
在图6中，已经示出了其延伸方向(或长度方向)与第一方向DR1平行的发光元件LD在第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4之中的两个相邻电极之间对准。然而，公开不限于此。在一些实施例中，发光元件LD中的一些可以在两个相邻电极之间对准，使得发光元件LD的延伸方向与第二方向DR2和/或相对于第二方向DR2倾斜的方向平行。在一些实施例中，还可以在两个相邻电极之间设置在反方向上连接的至少一个反向发光元件LDr(见图4)。
在公开的实施例中，发光元件LD可以包括第一发光元件LD1和第二发光元件LD2。
第一发光元件LD1可以设置在第一电极EL1与第二电极EL2之间。第二发光元件LD2可以设置在第三电极EL3与第四电极EL4之间。
第一发光元件LD1可以在第一电极EL1与第二电极EL2之间在同一方向上对准。第一电极EL1和第二电极EL2与在第一电极EL1和第二电极EL2之间在同一方向上并联连接的第一发光元件LD1一起可以构成第一子发光单元EMU1、第二子发光单元EMU2和第三子发光单元EMU3中的每个的第一串联级SET1。
第二发光元件LD2可以在第三电极EL3与第四电极EL4之间在同一方向上对准。第三电极EL3和第四电极EL4与在第三电极EL3和第四电极EL4之间在同一方向上并联连接的第二发光元件LD2可以构成第一子发光单元EMU1、第二子发光单元EMU2和第三子发光单元EMU3中的每个的第二串联级SET2。
上述第一发光元件LD1和第二发光元件LD2可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中设置和/或形成在第一绝缘层INS1上。
第二绝缘层INS2可以设置和/或形成在上述发光元件LD上。
第二绝缘层INS2可以设置和/或形成在发光元件LD上，以部分地覆盖发光元件LD中的每个的外周表面(或表面)并且使发光元件LD中的每个的两个端部暴露于外部。
第二绝缘层INS2可以被构造为单层或多层，并且包括包含至少一种无机材料或至少一种有机材料的绝缘层。第二绝缘层INS2可以包括有利于保护发光元件LD中的每个的活性层12(见图1)免受外部氧、外部湿气等影响的无机层。然而，公开不限于此，并且第二绝缘层INS2可以根据应用发光元件LD的显示装置DD的设计条件而被构造为有机层。在发光元件LD在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中完全对准之后，在发光元件LD上形成第二绝缘层INS2，使得可以防止发光元件LD在发光元件LD对准的位置处分离。
在形成第二绝缘层INS2之前在第一绝缘层INS1与发光元件LD之间存在空的空隙(或空间)的情况下，可以在形成第二绝缘层INS2的工艺中用第二绝缘层INS2填充空的空隙。第二绝缘层INS2可以由有利于填充第一绝缘层INS1与发光元件LD之间的空的空隙的有机绝缘层构成。
在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中，第一像素电极CNE1和第二像素电极CNE2以及中间电极CTE可以是将发光元件LD彼此电连接的组件。
第一像素电极CNE1可以设置和/或形成在第一电极EL1以及第一发光元件LD1中的每个的一端部上。第一像素电极CNE1可以电连接到第一发光元件LD1中的每个的一端部。此外，第一像素电极CNE1可以连接到第2b电力线PL2b。例如，第一像素电极CNE1可以通过第一通孔VIH1与第2b电力线PL2b直接接触。在另一示例中，第一像素电极CNE1可以与第一电极EL1接触，并且通过第一电极EL1和第一通孔VIH1电连接到第2b电力线PL2b。
第二像素电极CNE2可以设置在第三电极EL3以及第二发光元件LD2中的每个的另一端部上。第二像素电极CNE2可以电连接到第二发光元件LD2中的每个的另一端部。此外，第二像素电极CNE2可以连接到上电极UE1至UE3之中的对应的上电极。例如，第二像素电极CNE2可以通过第二通孔VIH2与上电极直接接触。在另一示例中，第二像素电极CNE2可以与第三电极EL3接触，并且通过第三电极EL3和第二通孔VIH2电连接到上电极。
第一像素电极CNE1和第二像素电极CNE2中的每个在平面图中可以具有沿着第二方向DR2延伸的条形状，但是公开不限于此。在一些实施例中，第一像素电极CNE1和第二像素电极CNE2中的每个的形状可以在第一像素电极CNE1和第二像素电极CNE2中的每个稳定地电连接到发光元件LD的一个/另一端部的范围内进行各种改变。此外，通过考虑与设置在第一像素电极CNE1和第二像素电极CNE2的底部的第一电极EL1和第三电极EL3的连接关系，第一像素电极CNE1和第二像素电极CNE2中的每个的形状可以进行各种改变。
第一像素电极CNE1和第二像素电极CNE2可以由各种透明导电材料构成。在示例中，第一像素电极CNE1和第二像素电极CNE2可以包括包含氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟镓锌(IGZO)和氧化铟锡锌(ITZO)等的各种透明导电材料中的至少一种，并且被构造为基本上透明或半透明以满足透射率(或透射比)。然而，第一像素电极CNE1和第二像素电极CNE2的材料不限于上述实施例。在一些实施例中，第一像素电极CNE1和第二像素电极CNE2可以由各种不透明导电材料构成。第一像素电极CNE1和第二像素电极CNE2可以形成为单层或多层。在实施例中，第一像素电极CNE1和第二像素电极CNE2可以与设置和/或形成在第二绝缘层INS2上的第五导电层对应。
第一像素电极CNE1和第二像素电极CNE2可以设置在同一层中并且通过同一工艺形成。然而，公开不限于此。在一些实施例中，第一像素电极CNE1和第二像素电极CNE2可以设置在不同的层中，并且可以通过不同的工艺形成。另一绝缘层(未示出)可以设置和/或形成在第一像素电极CNE1与第二像素电极CNE2之间。另一绝缘层可以设置在选自第一像素电极CNE1和第二像素电极CNE2中的一个像素电极之上，以覆盖所述一个像素电极使得其不暴露于外部，从而防止所述一个像素电极被腐蚀。所述另一绝缘层可以包括无机层或有机层。此外，所述另一绝缘层可以形成为单层或多层。
中间电极CTE可以包括在第二方向DR2上延伸的第一中间电极CTE1和第二中间电极CTE2。
第一中间电极CTE1可以设置在第二电极EL2上，并且在平面图中与第二电极EL2叠置。第一中间电极CTE1可以在第二电极EL2之上设置在第一绝缘层INS1上，以与第二电极EL2电绝缘(或分离)。第一中间电极CTE1可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中设置在第一发光元件LD1的另一端部上，以电连接和/或物理连接到第一发光元件LD1。
第二中间电极CTE2可以设置在第四电极EL4上，并且在平面图中与第四电极EL4叠置。第二中间电极CTE2可以在第四电极EL4之上设置在第一绝缘层INS1上，以与第四电极EL4电绝缘(或分离)。第二中间电极CTE2可以在第一发射区域EMA1、第二发射区域EMA2和第三发射区域EMA3中的每个中设置在第二发光元件LD2中的每个的一端部上，以电连接和/或物理连接到第二发光元件LD2。
第一中间电极CTE1和第二中间电极CTE2可以一体地设置以彼此连接。第一中间电极CTE1和第二中间电极CTE2可以是中间电极CTE的不同区域。第一中间电极CTE1可以是与参照图4描述的第一中间电极CTE1相同的组件，并且第二中间电极CTE2可以是与参照图4描述的第二中间电极CTE2相同的组件。中间电极CTE可以用作电连接第二串联级SET2的第二发光元件LD2中的每个的一端部和第一串联级SET1的第一发光元件LD1中的每个的另一端部的桥接电极(或连接构件)。例如，第一串联级SET1和第二串联级SET2可以通过中间电极CTE彼此连接。
在实施例中，第一发光元件LD1中的每个的一端部和第二发光元件LD2中的每个的一端部可以包括相同类型的半导体层(例如，图1中所示的第一半导体层11)。第一发光元件LD1中的每个的另一端部和第二发光元件LD2中的每个的另一端部可以包括相同类型的半导体层(例如，图1中所示的第二半导体层13)。
包括第一中间电极CTE1和第二中间电极CTE2的中间电极CTE可以在平面图中与第二像素电极CNE2间隔开，并且可以设置为围绕第二像素电极CNE2的至少一部分的形状。然而，公开不限于此。在一些实施例中，中间电极CTE可以在中间电极CTE稳定地将可以是串联的第一串联级SET1和第二串联级SET2彼此连接的范围内修改为各种形状。在实施例中，第一像素电极CNE1、第二像素电极CNE2和中间电极CTE可以设置为在平面图和剖视图中彼此间隔开。
中间电极CTE可以由各种透明材料构成。在示例中，中间电极CTE可以包括与第一像素电极CNE1和第二像素电极CNE2相同的材料，或者包括选自作为构成第一像素电极CNE1和第二像素电极CNE2的材料而公开的材料中的至少一种材料。
中间电极CTE可以与第一像素电极CNE1和第二像素电极CNE2设置在同一层中，以通过与第一像素电极CNE1和第二像素电极CNE2相同的工艺形成。在示例中，中间电极CTE以及第一像素电极CNE1和第二像素电极CNE2可以设置和/或形成在第二绝缘层INS2上。然而，公开不限于此。在一些实施例中，中间电极CTE可以设置在与第一像素电极CNE1和第二像素电极CNE2的层不同的层中，并且通过与第一像素电极CNE1和第二像素电极CNE2的工艺不同的工艺形成。
第三绝缘层INS3可以设置和/或形成在第一像素电极CNE1、第二像素电极CNE2和中间电极CTE之上。第三绝缘层INS3可以是无机层或有机层。在示例中，第三绝缘层INS3可以具有其中至少一个无机层和至少一个有机层彼此交替地堆叠的结构。第三绝缘层INS3可以整体地覆盖显示元件层DPL，从而阻挡外部湿气或外部潮湿等被引入到包括发光元件LD的显示元件层DPL中。
在驱动电流由于第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个的第一薄膜晶体管T1而从第一电力线PL1流到第二电力线PL2的情况下，驱动电流可以通过对应的子像素的第二通孔VIH2被引入到对应的子像素的子发光单元中。
在示例中，驱动电流可以通过第二通孔VIH2和第一子像素SPXL1的第二像素电极CNE2经由第二发光元件LD2流过中间电极CTE。因此，第一子像素SPXL1的第二串联级SET2中的第二发光元件LD2中的每个可以发射具有与分配到其的电流对应的亮度的光。流过中间电极CTE的驱动电流可以经由中间电极CTE和第一发光元件LD1流过第一像素电极CNE1。因此，第一子像素SPXL1的第一串联级SET1中的第一发光元件LD1中的每个可以发射具有与分配到其的电流对应的亮度的光。
以上述方式，第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个的驱动电流可以顺序地流过第二串联级SET2的第二发光元件LD2和第一串联级SET1的第一发光元件LD1。因此，第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个可以发射具有与在每个帧周期期间供应的数据信号对应的亮度的光。
根据上述实施例，可以在形成第一像素电极CNE1和第二像素电极CNE2的工艺中同时形成中间电极CTE。因此，简化了制造第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3以及包括它们的显示装置DD的工艺，使得可以改善产品产量。
此外，根据上述实施例，当构成具有串联/并联混合结构的第一子发光单元EMU1、第二子发光单元EMU2和第三子发光单元EMU3时，像素PXL被稳定地驱动，使得流过显示装置DD的显示面板DP的驱动电流降低，从而改善功耗效率。
在一些实施例中，至少一个外涂层(例如，用于使显示元件层DPL的顶表面平坦化的层)可以进一步设置在第三绝缘层INS3的顶部上。
根据另一实施例，第一子像素SPXL1、第二子像素SPXL2和第三子像素SPXL3中的每个的显示元件层DPL可以被构造为选择性地还包括光学层。在示例中，显示元件层DPL还可以包括颜色转换层，该颜色转换层包括用于将从发光元件LD发射的光转换为特定颜色的光的颜色转换颗粒。
图9是示意性地示出包括在图3中所示的显示装置中的防静电放电部分的实施例的电路图。
参照图3至图9，防静电放电部分ESDP(或防静电放电电路)可以包括与第一扇出线LP1和第二扇出线LP2具有相互连接关系的至少一个晶体管ET。防静电放电部分ESDP可以被设计为在高压区域中具有低阻抗，使得通过允许过载电流放电或通过自破坏来阻止静电的引入。此外，防静电放电部分ESDP可以被设计为在正常驱动环境中具有高阻抗，使得通过第一扇出线LP1和第二扇出线LP2供应的信号不受影响。
防静电放电部分ESDP可以包括晶体管ET、第一电容器C1和第二电容器C2。
晶体管ET可以连接在可以向其供应驱动器DIC的数据信号的第二扇出线LP2与可以向其供应第一驱动电源的电压的第一扇出线LP1之间。
第一电容器C1可以连接或形成在晶体管ET的栅电极与晶体管ET的第一端子(或源电极)之间，并且第二电容器C2可以连接或形成在晶体管ET的栅电极与晶体管ET的第二端子(或漏电极)之间。晶体管ET的栅电极可以浮置。
图10是示意性地示出图9中所示的防静电放电部分的实施例的平面图。图11是沿着图10中所示的线II-II'截取的示意性剖视图。
关于图10和图11中所示的防静电放电部分ESDP，将描述与上述实施例的部分不同的部分以避免冗余。
参照图3和图8至图11，防静电放电部分ESDP可以在防静电放电电路区域ESDPA中包括连接在第一扇出线LP1(或第一电力线PL1)与第二扇出线LP2(或数据线DL)之间的晶体管ET。
第一扇出线LP1和第二扇出线LP2可以沿着第二方向DR2延伸。第一驱动电源的电压可以从驱动器DIC被传输到第一扇出线LP1，并且数据信号可以从驱动器DIC被传输到第二扇出线LP2。
在平面图中，第一扇出线LP1和第二扇出线LP2可以设置为在第一方向DR1上彼此间隔开。在实施例中，第一扇出线LP1可以与设置在基底SUB上的第三导电层对应，并且第二扇出线LP2可以与设置在基底SUB上的第一导电层对应。基底SUB可以是参照图5至图8描述的基底SUB。
第一扇出线LP1可以与参照图5至图8描述的第一扫描线S1设置在同一层中，包括与第一扫描线S1相同的材料，并且通过与第一扫描线S1相同的工艺形成。在示例中，第一扇出线LP1可以设置和/或形成在层间绝缘层ILD上。第二扇出线LP2可以与参照图5至图8描述的第一底部金属层BML1、第二底部金属层BML2和第三底部金属层BML3设置在同一层中，包括与第一底部金属层BML1、第二底部金属层BML2和第三底部金属层BML3相同的材料，并且通过与第一底部金属层BML1、第二底部金属层BML2和第三底部金属层BML3相同的工艺形成。层间绝缘层ILD可以是参照图5至图8描述的层间绝缘层ILD。
防静电放电部分ESDP可以包括晶体管ET、第一电容器C1和第二电容器C2。
晶体管ET可以包括栅电极EGE、有源图案EACT、源区ESE和漏区EDE。
栅电极EGE可以设置为诸如孤岛的形状，并且是浮置的。栅电极EGE可以与第二导电层对应，并且设置和/或形成在栅极绝缘层GI上。栅电极EGE可以与参照图5至图8描述的第一连接线CNL1和第二连接线CNL2设置在同一层中，包括与第一连接线CNL1和第二连接线CNL2相同的材料，并且通过与第一连接线CNL1和第二连接线CNL2相同的工艺形成。栅极绝缘层GI可以是参照图5至图8描述的栅极绝缘层GI。
有源图案EACT、源区ESE和漏区EDE中的每个可以是由多晶硅、非晶硅和/或氧化物半导体等制成的半导体图案。有源图案EACT、源区ESE和漏区EDE中的每个可以形成为未掺杂或掺杂有杂质的半导体层。在示例中，源区ESE和漏区EDE中的每个可以被构造为掺杂有杂质的半导体层，并且有源图案EACT可以被构造为未掺杂有杂质的半导体层。在示例中，可以使用n型杂质作为杂质，但是公开不限于此。
有源图案EACT、源区ESE和漏区EDE可以设置和/或形成在缓冲层BFL上。
有源图案EACT可以具有在一方向上延伸并且沿着有源图案EACT延伸所沿的长度方向弯曲多次的形状。有源图案EACT可以与栅电极EGE叠置。有源图案EACT可以形成得长，使得晶体管ET的沟道区可以形成得长。
源区ESE可以连接到有源图案EACT的一端(或与有源图案EACT的一端接触)。此外，源区ESE可以通过第一桥接图案BRP1、桥接线BRL和第二桥接图案BRP2电连接和/或物理连接到第二扇出线LP2。
第一桥接图案BRP1和第二桥接图案BRP2可以与设置和/或形成在层间绝缘层ILD上的第三导电层对应。第一桥接图案BRP1和第二桥接图案BRP2可以与第一扇出线LP1设置在同一层中。第一桥接图案BRP1可以通过顺序地穿透栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到源区ESE。第二桥接图案BRP2可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第二扇出线LP2。
漏区EDE可以连接到有源图案EACT的另一端(或与有源图案EACT的另一端接触)。此外，漏区EDE可以通过对应的接触孔CH连接到第一扇出线LP1。在示例中，漏区EDE可以通过顺序地穿透栅极绝缘层GI和层间绝缘层ILD的接触孔CH连接到第一扇出线LP1。
第一电容器C1可以包括上电极和下电极。上电极可以是电连接到源区ESE的第一桥接图案BRP1的一区域，并且下电极可以是栅电极EGE的一区域。例如，可以彼此叠置且层间绝缘层ILD置于其间的第一桥接图案BRP1与栅电极EGE可以分别用作第一电容器C1的上电极和下电极。
第二电容器C2可以包括上电极和下电极。上电极可以是第一扇出线LP1(或第一电力线PL1)的一区域，并且下电极可以是栅电极EGE的一区域。例如，可以彼此叠置且层间绝缘层ILD置于其间的第一扇出线LP1和栅电极EGE可以分别用作第二电容器C2的上电极和下电极。
保护层PSV可以设置和/或形成在第一扇出线LP1、第一桥接图案BRP1和第二桥接图案BRP2之上。保护层PSV可以是参照图5至图8描述的保护层PSV。
桥接线BRL可以与设置和/或形成在保护层PSV上的第四导电层对应。桥接线BRL可以与第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4设置在同一层中。桥接线BRL以及第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4可以包括相同的材料并且通过同一工艺形成。桥接线BRL的一端可以通过穿透保护层PSV的第三通孔VIH3连接到第一桥接图案BRP1。桥接线BRL的另一端可以通过穿透保护层PSV的第四通孔VIH4连接到第二桥接图案BRP2。
第一桥接图案BRP1和第二桥接图案BRP2可以不直接彼此连接或一体地形成，而是可以通过设置在与第一桥接图案BRP1和第二桥接图案BRP2的层不同的层中的桥接线BRL彼此连接。在制造显示装置DD之后或在制造显示装置DD的工艺中，第一桥接图案BRP1和第二桥接图案BRP2可以容易地彼此分离。例如，防静电放电部分ESDP可以容易地与数据线DL分离，并且可以防止由防静电放电部分ESDP引起的缺陷的发生。这将在稍后参照图14和图15进行描述。
第一绝缘层INS1可以设置和/或形成在桥接线BRL之上。第一绝缘层INS1可以是参照图5至图8描述的第一绝缘层INS1。
图12是示意性地示出图9中所示的防静电放电部分的另一实施例的平面图。图13是沿着图12中所示的线III-III'截取的示意性剖视图。
关于图12和图13中所示的防静电放电部分ESDP，将描述与上述实施例(例如，图10和图11中所示的实施例)的部分不同的部分以避免冗余。
参照图3和图8至图13，图10和图11中所示的桥接线BRL的一部分可以被去除以成为第一子桥接线BRL_S1(或第一图案)和第二子桥接线BRL_S2(或第二图案)。防静电放电部分ESDP可以与第二扇出线LP2(或数据线DL)电分离。
例如，可以通过激光切割来去除桥接线BRL的一部分。也可以去除第一绝缘层INS1的与桥接线BRL的所述部分对应的部分。
在实施例中，在去除第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的一部分并且使第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的一部分分离的工艺中，可以去除桥接线BRL的所述部分。例如，可以通过同一工艺去除第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的所述部分以及桥接线BRL的所述部分。例如，如参照图6至图8所描述的，在发光元件LD在第一绝缘层INS1上对准之后，可以去除第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4中的每个的所述部分以及桥接线BRL的所述部分。
在另一实施例中，在完全制造图3中所示的显示装置DD之后，可以去除桥接线BRL的所述部分。例如，在图3中所示的显示装置DD的检查工艺或检查工艺之后的修复工艺中，可以去除桥接线BRL的所述部分。例如，可以执行关于图3中所示的显示装置DD的驱动器DIC是否已经正常地连接到数据线DL的检查，或者可以执行测量驱动器DIC与垫P之间的接触电阻的检查。桥接线BRL的所述部分可以基于检查的结果而被去除。
例如，在显示装置DD的制造工艺中或在显示装置DD的制造完成之后，可以去除桥接线BRL的所述部分。在显示装置DD制造完成的状态下，可以去除保护层PSV以使可以彼此一体地形成的第一桥接图案BRP1和第二桥接图案BRP2分离，但是在去除保护层PSV以及第一桥接图案BRP1和第二桥接图案BRP2的部分的工艺中可能发生显示装置DD(或像素电路层PCL)(见图7和图8)的损坏。因此，将第一桥接图案BRP1和第二桥接图案BRP2彼此连接的桥接线BRL可以单独地设置在保护层PSV的顶部上，并且第一桥接图案BRP1和第二桥接图案BRP2(或防静电放电部分ESDP)以及数据线DL可以以去除桥接线BRL的一部分的方式容易地彼此电分离。具体地，防静电放电部分ESDP可以以与部分地去除第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4或使第一电极EL1、第二电极EL2、第三电极EL3和第四电极EL4分离的工艺相同的方式与数据线DL分离。
图14和图15是示意性地示出图9中所示的防静电放电部分的操作的电路图。
参照图3、图9、图14和图15，可以假设驱动器DIC与垫P之间的接触有缺陷的情况。驱动器DIC与第二扇出线LP2(或数据线DL)之间的接触可以断开，并且第二扇出线LP2可以处于其中不施加任何信号的浮置状态。随后，驱动电源的电压可以被施加到第一扇出线LP1(或第一电力线PL1)以驱动显示装置DD。第一扇出线LP1和第二扇出线LP2可以处于其中第一扇出线LP1和第二扇出线LP2通过第一电容器C1和第二电容器C2电容耦合(连接)的状态，因此，第一电力线PL1的电压(即，驱动电源的电压)可以被施加到第二扇出线LP2(或数据线DL)。关于图4中所示的子像素SPXL，第一电力线PL1的电压(即，作为第一驱动电源VDD的电压的比数据信号的最大电压高的电压)可以被施加到第一节点N1，并且瞬态电流可以从第一电力线PL1通过子像素SPXL在第二电力线PL2中流动。子像素SPXL(和连接到同一数据线DL的子像素)可以发射具有非常高亮度的光，并且由于子像素SPXL的损坏或瞬态电流而可能发生烧毁。因此，在由于连接到数据线DL的子像素发射具有非常高亮度的光而在显示装置DD中出现或预期出现不期望的亮线的情况下，防静电放电部分ESDP可以与数据线DL分离。
如图15中所示，防静电放电部分ESDP中的第一电容器C1的一个电极(和晶体管ET的第一端子)和第二扇出线LP2(或数据线DL)可以断开，使得防静电放电部分ESDP与数据线DL电分离。
图16和图17是图3中所示的显示装置的第一区域的一部分的示意性放大图。图18是沿着图16和图17中所示的线IV-IV'截取的示意性剖视图。
关于图16至图18，将描述与上述实施例的部分不同的部分以避免冗余。
参照图3和图9至图18，非显示区域NDA可以在从显示区域DA的第一区域A1面对驱动器DIC的方向上以防静电放电电路区域ESDPA、第一子区域SA1、第二子区域SA2和第三子区域SA3的顺序划分。
沿着第二方向DR2位于同一列上的三个防静电放电部分ESDP可以位于非显示区域NDA的防静电放电电路区域ESDPA中。在示例中，三个防静电放电部分ESDP中的一个可以包括通过第一桥接线BRL1连接到第一数据线D1的第一晶体管ET1，三个防静电放电部分ESDP中的另一个可以包括通过第二桥接线BRL2连接到第二数据线D2的第二晶体管ET2，并且三个防静电放电部分ESDP中的又一个可以包括通过第三桥接线BRL3连接到第三数据线D3的第三晶体管ET3。上述第一数据线D1、第二数据线D2和第三数据线D3可以是参照图5至图8描述的第一数据线D1、第二数据线D2和第三数据线D3。第一晶体管ET1、第二晶体管ET2和第三晶体管ET3中的每个可以与参照图9至图11描述的晶体管ET相同，因此，将省略对第一晶体管ET1、第二晶体管ET2和第三晶体管ET3中的每个的详细描述。
第一晶体管ET1的源区ESE可以通过第一桥接图案BRP1、第一桥接线BRL1和第二桥接图案BRP2连接到第一数据线D1。第二晶体管ET2的源区ESE可以通过第一桥接图案BRP1、第二桥接线BRL2和第二桥接图案BRP2连接到第二数据线D2。第三晶体管ET3的源区ESE可以通过第一桥接图案BRP1、第三桥接线BRL3和第二桥接图案BRP2连接到第三数据线D3。第一桥接图案BRP1和第二桥接图案BRP2可以分别与参照图10和图11描述的第一桥接图案BRP1和第二桥接图案BRP2相同。第一桥接线BRL1、第二桥接线BRL2和第三桥接线BRL3中的每者可以是参照图10和图11描述的桥接线BRL。第一桥接线BRL1、第二桥接线BRL2和第三桥接线BRL3可以在第一方向DR1上延伸，同时横越初始化电力线IPL、第一数据线D1和第二数据线D2中的至少一条。
上述三个防静电放电部分ESDP可以共享第三连接线CNL3。上述第三连接线CNL3可以是参照图10和图11描述的第一扇出线LP1。第一晶体管ET1的漏区EDE可以连接到第三连接线CNL3，第二晶体管ET2的漏区EDE可以连接到第三连接线CNL3，并且第三晶体管ET3的漏区EDE可以连接到第三连接线CNL3。
第三连接线CNL3的一端可以通过顺序地穿透缓冲层BFL、栅极绝缘层GI和层间绝缘层ILD的接触孔CH电连接和物理连接到显示区域DA的第1a电力线PL1a的第一层FL。第三连接线CNL3的另一端可以与第一驱动电压线DVL1(或第一驱动电压线DVL1的主体部分BDP)一体地设置(或形成)，以电连接和物理连接到第一驱动电压线DVL1。第1a电力线PL1a的第一层FL可以电连接到第一驱动电压线DVL1，使得可以被施加到第一驱动电压线DVL1的第一驱动电源的电压被供应到第1a电力线PL1a。
第一驱动电压线DVL1可以与图3中所示的垫部分PD的第一电力垫一体地设置(或形成)，并且电连接到驱动器DIC。第一驱动电压线DVL1可以与图3中所示的第一扇出线LP1对应。第一驱动电压线DVL1可以连接到图3中所示的每条第一电力线PL1，以将第一驱动电源的电压传输到第一电力线PL1。此外，第一驱动电压线DVL1可以电连接到防静电放电部分ESDP。在静电被引入第一数据线D1、第二数据线D2和第三数据线D3的情况下，由静电引起的脉冲电位可以通过第一驱动电压线DVL1分配。
第一驱动电压线DVL1可以位于除防静电放电电路区域ESDPA之外的其它区域(例如，扇出区域FTA)中。在平面图中，第一驱动电压线DVL1可以设置为与非显示区域NDA的扇出区域FTA对应的板形状。然而，公开不限于此，并且第一驱动电压线DVL1的形状可以进行各种修改。
第三子扫描线S2_1的第一导电线CL1、第1a电力线PL1a的第一层FL、初始化电力线IPL、第2a电力线PL2a和第四子扫描线S2_2的第一导电线CL1可以设置在非显示区域NDA的防静电放电电路区域ESDPA中。已经参照图5至图8详细描述了第三子扫描线S2_1的第一导电线CL1、第1a电力线PL1a的第一层FL、初始化电力线IPL、第2a电力线PL2a和第四子扫描线S2_2的第一导电线CL1，因此，将省略重复的描述。
扇出线LP3至LP9可以设置在非显示区域NDA的第一子区域SA1、第二子区域SA2和第三子区域SA3中。第三扇出线LP3可以与第三子扫描线S2_1的第一导电线CL1一体地设置(或形成)，以电连接和物理连接到第三子扫描线S2_1。第四扇出线LP4可以与初始化电力线IPL一体地设置(或形成)，以电连接和物理连接到初始化电力线IPL。第五扇出线LP5可以与第一数据线D1一体地设置(或形成)，以电连接和物理连接到第一数据线D1。第六扇出线LP6可以与第二数据线D2一体地设置(或形成)，以电连接和物理连接到第二数据线D2。第七扇出线LP7可以与第三数据线D3一体地设置(或形成)，以电连接和物理连接到第三数据线D3。第八扇出线LP8可以与第2a电力线PL2a的第一层FL一体地设置(或形成)，以电连接和物理连接到第2a电力线PL2a。第九扇出线LP9可以与第四子扫描线S2_2的第一导电线CL1一体地设置(或形成)，以电连接和物理连接到第四子扫描线S2_2。
扇出线LP3至LP9中的每者可以与设置在基底SUB上的第一导电层对应。扇出线LP3至LP9中的每者可以与第三子扫描线S2_1的第一导电线CL1、第1a电力线PL1a的第一层FL、初始化电力线IPL、第一数据线D1、第二数据线D2和第三数据线D3、第2a电力线PL2a的第一层FL以及第四子扫描线S2_2的第一导电线CL1设置在同一层中，包括与第三子扫描线S2_1的第一导电线CL1、第1a电力线PL1a的第一层FL、初始化电力线IPL、第一数据线D1、第二数据线D2和第三数据线D3、第2a电力线PL2a的第一层FL和第四子扫描线S2_2的第一导电线CL1相同的材料，通过与第三子扫描线S2_1的第一导电线CL1、第1a电力线PL1a的第一层FL、初始化电力线IPL、第一数据线D1、第二数据线D2和第三数据线D3、第2a电力线PL2a的第一层FL和第四子扫描线S2_2的第一导电线CL1相同的工艺形成。
第三扇出线LP3可以根据其形状被划分为第一倾斜部分SULa、线部分SULb和第二倾斜部分SULc。第三扇出线LP3的第一倾斜部分SULa可以位于第一子区域SA1中，第三扇出线LP3的线部分SULb可以位于第二子区域SA2中，并且第三扇出线LP3的第二倾斜部分SULc可以位于第三子区域SA3中。以上述方式，第四扇出线LP4、第五扇出线LP5、第六扇出线LP6、第七扇出线LP7、第八扇出线LP8和第九扇出线LP9中的每条可以包括线部分、第一倾斜部分和第二倾斜部分。
尽管在图16和图17中已经示出了防静电放电部分ESDP设置在防静电放电电路区域ESDPA中的情况，但是公开不限于此。例如，防静电放电部分ESDP可以位于其中定位有线部分SULb的第二子区域SA2中。
在实施例中，可以部分地去除桥接线BRL1至BRL3中的至少一条，使得对应的防静电放电部分ESDP和对应的数据线可以彼此电分离。
例如，如图17中所示，第一桥接线BRL1可以被部分地去除以分离为子桥接线BRL1_S1和BRL1_S2，并且防静电放电部分ESDP可以与第一数据线D1电分离。例如，第二桥接线BRL2可以被部分地去除以分离为子桥接线BRL2_S1和BRL2_S2，并且防静电放电部分ESDP可以与第二数据线D2电分离。例如，第三桥接线BRL3可以被部分地去除以分离为子桥接线BRL3_S1和BRL3_S2，并且防静电放电部分ESDP可以与第三数据线D3电分离。
图19和图20是示意性地示出制造根据公开的实施例的显示装置的方法的流程图。
参照图3至图20，可以制备包括像素电路层PCL(见图7和图8)的面板(S100)。如参照图5至图11所描述的，像素电路层PCL可以包括第一电力线、数据线、像素电路PXC(见图4)(或至少一个晶体管和存储电容器)以及防静电放电电路ESDP。
随后，可以在面板(或像素电路层PCL)上形成显示元件层DPL。
如参照图7、图8和图11所描述的，可以在像素电路层PCL上形成对准电极(或电极EL1至EL4)和桥接线BRL(S200)。随后，可以形成覆盖电极EL1至EL4和桥接线BRL的第一绝缘层INS1，可以在第一绝缘层INS1上形成堤BNK，可以通过喷墨工艺等将发光元件LD供应到堤BNK的第二开口区域OP2，并且可以将对准信号施加到电极EL1至EL4，从而使发光元件LD在电极EL1至EL4之间对准(S300)。
随后，可以顺序地形成第二绝缘层INS2、第一像素电极CNE1和第二像素电极CNE2(和中间电极CTE)以及第三绝缘层INS3。
在发光元件LD在第一绝缘层INS1上对准之后，可以去除桥接线BRL的一部分(S400)。如参照图9至图17所描述的，去除桥接线BRL的所述部分，使得防静电放电电路ESDP可以与数据线DL电分离。
在实施例中，在去除电极EL1至EL4中的至少一个的一部分的工艺中，可以去除桥接线BRL的所述部分。例如，可以同时去除电极EL1至EL4中的每个的所述部分和桥接线BRL的所述部分。
在另一实施例中，在图3中所示的显示装置DD制造完成之后，可以去除桥接线BRL的所述部分。
例如，图3中所示的显示装置DD的驱动器DIC可以连接到垫部分PD(S320)。随后，可以执行关于图3中所示的显示装置DD的驱动器DIC是否已经正常地连接到垫部分PD(或数据线DL)的检查，或者可以执行测量驱动器DIC与垫P之间的接触电阻的检查(S340)。随后，可以基于检查的结果去除桥接线BRL的所述部分。如参照图14和图15所描述的，在驱动器DIC与数据线DL之间的接触断开的情况下，由于防静电放电电路ESDP而可能发生烧毁，因此，可以去除与未正常连接到驱动器DIC的数据线对应的桥接线BRL。
在根据公开的显示装置中，防静电放电电路可以通过桥接线连接到数据线，并且桥接线可以与像素的电极(反射电极或对准电极)位于同一层中。因此，由于桥接线的一部分可以被去除，防静电放电电路可以容易地与数据线分离，并且可以防止烧毁的发生。因此，可以改善显示装置的可靠性。
这里已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在一般和描述性意义上使用和解释，而不是为了限制的目的。在一些情况下，如在提交本申请时将对于本领域普通技术人员明显的，除非另外明确地指出，否则结合具体实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离公开的范围的情况下，可以在形式和细节上进行各种改变。

Claims (9)

1.一种显示装置，其特征在于，所述显示装置包括：
像素，设置在基底的显示区域中，所述像素电连接到第一电力线和数据线；以及
防静电放电电路，设置在所述基底的非显示区域中，所述防静电放电电路电连接在所述数据线与所述第一电力线之间，其中，
所述防静电放电电路直接电连接到所述第一电力线，并且通过桥接线选择性地电连接到所述数据线，并且
所述桥接线和所述第一电力线设置在不同的层中，且至少一个绝缘层置于所述桥接线与所述第一电力线之间。
2.根据权利要求1所述的显示装置，其特征在于，
所述防静电放电电路包括晶体管和第一桥接图案，所述第一桥接图案设置在所述晶体管的栅电极上以与所述栅电极一起形成第一电容器，并且
所述桥接线设置在所述第一桥接图案上，并且通过通孔与所述第一桥接图案电接触。
3.根据权利要求2所述的显示装置，其特征在于，
所述桥接线通过通孔与第二桥接图案电接触，所述第二桥接图案与所述第一桥接图案设置在同一层中，并且
所述第二桥接图案通过接触孔与所述数据线电接触。
4.根据权利要求2所述的显示装置，其特征在于，
所述第一电力线和所述第一桥接图案设置在同一层中，并且
所述第一电力线与所述晶体管的所述栅电极一起形成第二电容器。
5.根据权利要求1所述的显示装置，其特征在于，
所述像素包括：彼此间隔开的第一电极和第二电极；以及发光元件，设置在所述第一电极与所述第二电极之间，并且
所述第一电极、所述第二电极和所述桥接线设置在同一层中。
6.根据权利要求5所述的显示装置，其特征在于，
所述桥接线、所述第一电极和所述第二电极包括相同的材料，并且
所述桥接线、所述第一电极和所述第二电极通过同一工艺形成。
7.根据权利要求6所述的显示装置，其特征在于，所述桥接线、所述第一电极和所述第二电极包括不透明金属，并且
所述第一电极和所述第二电极在图像显示方向上反射从所述发光元件发射的光。
8.根据权利要求5所述的显示装置，其特征在于，所述桥接线的一部分被去除，使得所述防静电放电电路变得与所述数据线电分离。
9.根据权利要求8所述的显示装置，其特征在于，所述显示装置还包括：
第一绝缘层，覆盖所述桥接线、所述第一电极和所述第二电极，
其中，所述第一绝缘层的与所述桥接线的所述部分对应的部分被去除。
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