KR20220002797A - 화소 및 이를 구비한 표시 장치 - Google Patents

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KR20220002797A
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이현욱
강기녕
김진택
김태우
이희근
채경태
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Abstract

화소는, 기판; 상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층을 포함한 화소 회로층; 및 상기 화소 회로층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극, 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 전기적으로 분리될 수 있다. 평면 및 단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩할 수 있다.

Description

화소 및 이를 구비한 표시 장치{PIXEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 화소 및 이를 구비한 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 인접한 두 전극들 사이의 쇼트 불량을 개선하면서 출광 효율을 향상시킬 수 있는 화소를 제공하는 데 목적이 있다.
또한, 본 발명은 상술한 화소를 구비한 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 화소는, 기판; 상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층을 포함한 화소 회로층; 및 상기 화소 회로층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극, 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 전기적으로 분리될 수 있다. 또한, 평면 및 단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 제1 방향으로 일정 간격 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 서로 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 전극은 상기 제1 절연층을 사이에 두고 상기 제1 전극 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 평면 및 단면 상에서 볼 때, 상기 제1 전극의 제1 방향으로의 폭은 상기 제2 전극의 제1 방향으로의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 화소 회로층과 상기 표시 소자층 사이에서 판(plate) 형상으로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 불투명 도전 물질을 포함하고, 상기 제2 전극은 투명 도전 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 전극들의 중첩 영역의 제1 방향으로의 폭은 상기 제1 전극의 제1 방향으로의 폭보다 작을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자층은, 상기 제2 전극 상에 제공된 제2 절연층; 상기 제1 전극과 상기 발광 소자들 각각을 전기적으로 연결하는 제1 컨택 전극; 및 상기 제2 전극과 상기 발광 소자들 각각을 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다. 상기 발광 소자들은 상기 제2 절연층 상에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 화소 회로층 상에 제공된 제3 전극을 더 포함할 수 있다. 상기 제2 전극과 상기 제3 전극은 서로 동일한 층에 제공될 수 있다. 또한, 상기 제2 및 제3 전극들 각각과 상기 제1 전극은 상기 제1 절연층을 사이에 두고 서로 이격될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 평면 및 단면 상에서 볼 때 상기 제1 및 제2 전극들과 중첩하며 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 제1 발광 소자들; 및 평면 및 단면 상에서 볼 때 상기 제1 및 제3 전극들과 중첩하며 상기 제1 및 제3 전극들 각각에 전기적으로 연결된 제2 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 제1 방향으로 상기 제2 전극, 상기 제1 전극, 및 상기 제3 전극의 순으로 배열될 수 있다. 여기서, 상기 제1 내지 제3 전극들 각각은 상기 제1 방향으로 인접한 전극과 이격되어 배치될 수 있다.
본 발명의 일 실시예에 있어서, 평면 상에서 볼 때, 상기 제1 전극은 상기 제2 및 제3 전극들 각각과 중첩할 수 있다.
본 발명의 일 실시예에 있어서, 평면 및 단면 상에서 볼 때, 상기 제1 전극의 상기 제1 방향으로의 폭은 상기 제2 및 제3 전극들 각각의 상기 제1 방향으로의 폭보다 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 화소 회로층 상에서 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 제1-3 전극, 및 제1-4 전극을 포함할 수 있고, 상기 제2 전극은 상기 기판 상에서 서로 이격되게 배치된 제2-1 전극, 제2-2 전극, 및 제2-3 전극을 포함할 수 있다. 평면 및 단면 상에서 볼 때, 제1 방향으로 상기 제1-1 전극, 상기 제2-1 전극, 상기 제1-2 전극, 상기 제2-2 전극, 상기 제1-3 전극, 상기 제2-3 전극, 및 상기 제1-4 전극의 순으로 배열될 수 있다. 또한, 평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극은 상기 제1 방향으로 이격되어 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 평면 상에서 볼 때 상기 제1-1 전극과 상기 제2-1 전극 사이에 제공된 제1 발광 소자들; 평면 상에서 볼 때 상기 제2-1 전극과 상기 제1-2 전극 사이에 배치된 제2 발광 소자들; 평면 상에서 볼 때 상기 제1-2 전극과 상기 제2-2 전극 사이에 배치된 제3 발광 소자들; 평면 상에서 볼 때 상기 제2-2 전극과 상기 제1-2 전극 사이에 배치된 제4 발광 소자들; 평면 상에서 볼 때 상기 제1-3 전극과 상기 제2-3 전극 사이에 배치된 제5 발광 소자들; 및 평면 상에서 볼 때 상기 제2-3 전극과 상기 제1-4 전극 사이에 배치된 제6 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 상기 화소 회로층 상에서 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 제1-3 전극, 및 제1-4 전극을 포함할 수 있고, 상기 제2 전극은 상기 제1-1 전극, 상기 제1-2 전극, 상기 제1-3 전극, 및 상기 제1-4 전극 중 일부와 중첩하는 판(plate) 형상으로 제공될 수 있다.
본 발명의 다른 실시예에 따른 화소는, 기판; 상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층, 상기 제1 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극을 포함한 화소 회로층; 및 상기 화소 회로층 상에 제공되며 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 전기적으로 분리될 수 있다. 단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층을 포함한 화소 회로층; 및 상기 화소 회로층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극, 상기 제1 및 제2 전극들 각각과 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함할 수 있다. 여기서, 상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 전기적으로 분리될 수 있다. 또한, 평면 및 단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩할 수 있다.
본 발명의 일 실시예에 따른 화소 및 이를 구비한 표시 장치는, 인접한 두 전극들 사이에 발광 소자들을 효율적으로 정렬하여 출광 효율을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따른 화소 및 이를 구비한 표시 장치는, 제1 및 제2 전극들 중 하나의 전극을 그 하부에 위치한 구성들로부터 유도되는 전계를 차단하는 차폐 부재로 활용하여 발광 소자들의 신뢰성을 향상시킬 수 있다.
추가적으로, 본 발명의 일 실시예에 따른 화소 및 이를 구비한 표시 장치는 고해상도 구현이 용이할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 5는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 6은 도 5의 화소에서 제1 및 제2 전극들과 발광 소자들만을 도시한 개략적인 평면도이다.
도 7은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 8은 도 5의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 9 및 도 10은 도 7의 제1 및 제2 전극들을 다른 실시예에 따라 구현한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도들이다.
도 11은 도 7의 제1 및 제2 컨택 전극들을 다른 실시예에 따라 구현한 것으로, 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 13은 도 12의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 15는 도 14의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 17은 도 16의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 19는 도 18의 Ⅵ ~ Ⅵ'선에 따른 단면도이다.
도 20은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이다.
도 21은 도 20의 Ⅶ ~ Ⅶ'선에 따른 단면도이다.
도 22는 도 20의 화소에서 제2 전극을 다른 실시예에 따라 구현한 개략적인 평면도이다.
도 23은 도 22의 Ⅷ ~ Ⅷ'선에 따른 단면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 것으로, 인접한 전극들과 그 사이에 위치한 발광 소자들만을 도시한 평면도이다.
도 25a 및 도 25b는 도 24의 Ⅸ ~ Ⅸ'선에 따른 단면도들이다.
도 26은 도 24의 화소에서 제2 전극을 다른 실시예에 따라 구현한 개략적인 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 및 도 2에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다.
도 4는 도 3에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 4는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 4에서는, 도 3에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 4를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
도 4에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 4에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 4에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 4에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 5는 도 3에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 6은 도 5의 화소에서 제1 및 제2 전극들과 발광 소자들만을 도시한 개략적인 평면도이고, 도 7은 도 5의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 8은 도 5의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 9 및 도 10은 도 7의 제1 및 제2 전극들을 다른 실시예에 따라 구현한 것으로 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도들이며, 도 11은 도 7의 제1 및 제2 컨택 전극들을 다른 실시예에 따라 구현한 것으로 도 5의 Ⅰ ~ Ⅰ'선에 대응되는 단면도이다.
도 5에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들(T) 및 상기 트랜지스터들(T)에 연결된 신호 라인들의 도시를 생략하였다.
도 5 내지 도 11에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서는 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 각 화소(PXL)가 배치되는 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는(또는 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프(stripe) 형태로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 다양한 배열 형태로 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다.
각각의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)은 광이 방출되는 발광 영역 및 상기 발광 영역에 인접한(또는 상기 발광 영역의 주변을 둘러싸는) 주변 영역을 포함할 수 있다. 여기서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
기판(SUB) 상에는 화소들(PXL)과 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 각각의 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 각각의 화소(PXL)에 스캔 신호를 전달하는 i번째 스캔 라인(Si), 각각의 화소(PXL)에 데이터 신호를 전달하는 j번째 데이터 라인(Dj), 각각의 화소(PXL)에 구동 전원을 전달하는 전원 라인(PL1, DVL)을 포함할 수 있다. 실시예에 따라, 배선부는 각각의 화소(PXL)에 발광 제어신호를 전달하는 발광 제어라인을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 배선부는 각각의 화소(PXL)에 연결된 센싱 라인 및 제어 라인을 더 포함할 수도 있다.
각각의 화소(PXL)는 기판(SUB) 상에 제공되며 화소 회로(PXC)를 포함한 화소 회로층(PCL) 및 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 발광 소자들(LD)은 각각의 화소(PXL)의 화소 영역(PXA)에 위치할 수 있다.
편의를 위하여, 화소 회로층(PCL)을 우선적으로 설명한 후, 표시 소자층(DPL)에 대해 설명한다.
화소 회로층(PCL)은 버퍼층(BFL), 화소 회로(PXC), 및 보호층(PSV)을 포함할 수 있다. 또한, 화소 회로층(PCL)은 제2 전극(EL2)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 구동 트랜지스터(Tdr)는 도 4를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있고, 스위칭 트랜지스터(Tsw)는 도 4를 참고하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(SE)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(DE)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(SE, DE) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 및 제2 단자들(SE, DE)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 단자(SE)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제2 단자(DE)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로(PXC)에 포함된 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터(low temperature polycrystalline silicon thin film　transistor, LTPS TFT)로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소 회로(PXC)에 포함된 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 게이트 전극(GE)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로(또는 비일체로) 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 제2 층간 절연층(ILD2)에 의해 커버될 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 4를 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 구동 전압 배선(DVL)은 제2 구동 전원(VSS)에 연결될 수 있다. 이에 따라, 제2 구동 전원(VSS)의 전압이 상기 구동 전압 배선(DVL)으로 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)에 연결된 제1 전원 라인(PL1)을 더 포함할 수 있다. 도면에 직접적으로 도시하지 않았으나, 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 도전성 물질을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에는 제3 층간 절연층(ILD3)이 제공 및/또는 형성될 수 있다.
제3 층간 절연층(ILD3)은 제1 및 제2 층간 절연층들(ILD1, ILD2)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 일 예로, 제3 층간 절연층(ILD3)은 무기 재료를 포함한 무기 절연막일 수 있다. 제3 층간 절연층(ILD3)은 구동 트랜지스터(Tdr)의 제2 단자(DE)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)의 일 영역을 외부로 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
제3 층간 절연층(ILD3) 상에는 제2 전극(EL2)이 제공 및/또는 형성될 수 있다.
제2 전극(EL2)은 화소 회로층(PCL)에 포함된 도전층들 중 하나의 도전층으로 구성될 수 있다. 일 예로, 화소 회로층(PCL)이 게이트 절연층(GI) 상에 제공된 제1 도전층, 제1 층간 절연층(ILD1) 상에 제공된 제2 도전층, 제2 층간 절연층(ILD2) 상에 제공된 제3 도전층, 제3 층간 절연층(ILD3) 상에 제공된 제4 도전층을 포함하는 경우, 상기 제2 전극(EL2)은 제4 도전층일 수 있다. 이 경우, 트랜지스터들(T)의 게이트 전극(GE)은 제1 도전층일 수 있고, 스토리지 커패시터(Cst)의 상부 전극(UE)은 제2 도전층일 수 있으며, 구동 전압 배선(DVL)은 제3 도전층일 수 있다.
제2 전극(EL2)은 제3 층간 절연층(ILD3)을 관통하는 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)과 전기적 및/또는 물리적으로 연결될 수 있다. 이에 따라, 제2 전극(EL2)은 제2 구동 전원(VSS)의 전압이 인가되는 구동 전압 배선(DVL)과 연결될 수 있다.
제2 전극(EL2)은 일정한 반사율을 갖는 도전성 물질로 구성될 수 있다. 도전성 물질로는 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 일 예로, 제2 전극(EL2)은 구동 전압 배선(DVL)과 동일한 물질을 포함하거나 상기 구동 전압 배선(DVL)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 전극(EL2)은 표시 소자층(DPL)에 포함된 일부 구성, 일 예로 제1 전극(EL1)과 함께 발광 소자들(LD)을 정렬하기 위한 정렬 전극으로 기능할 수 있다. 또한, 제2 전극(EL2)은 발광 소자들(LD)의 정렬 이후 제1 전극(EL1)과 함께 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
제2 전극(EL2) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 제3 층간 절연층(ILD3)을 관통하는 제1 컨택 홀(CH1)에 대응되는 제1 컨택 홀(CH1)을 포함할 수 있다. 또한, 보호층(PSV)은 제2 전극(EL2)의 일 영역을 노출하는 개구부(OPN)를 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 전극(EL1), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 해당 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다.
제1 전극(EL1)은 일 방향, 일 예로 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(EL1)은 보호층(PSV) 및 제3 층간 절연층(ILD3)을 순차적으로 관통하는 제1 컨택 홀(CH1)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다.
제1 전극(EL1)은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 제1 전극(EL1)은 일정한 반사율을 갖는 도전성 물질로 구성될 수 있다. 도전성 물질로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 전극(EL1)은 투명 도전성 물질을 포함할 수 있다. 투명 도전성 물질로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 전극(EL1)이 투명 도전성 물질을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 전극(EL1)의 재료가 상술한 재료들에 한정되는 것은 아니다.
제1 전극(EL1)은 화소 회로층(PCL)의 제4 도전층으로 구성된 제2 전극(EL2)과 동일한 물질을 포함할 수 있다. 표시 소자층(DPL)의 제1 전극(EL1)과 화소 회로층(PCL)의 제2 전극(EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2) 각각은 인듐 주석 산화물(indium tin oxide, ITO)/은(Ag)/인듐 주석 산화물(indium tin oxide, ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 전극(EL1)과 제2 전극(EL2)은, 단면 상에서 볼 때, 보호층(PSV)을 사이에 두고 서로 이격되도록 배치될 수 있다. 또한, 제1 전극(EL1)과 제2 전극(EL2)은, 평면 상에서 볼 때, 제1 방향(DR1)으로 소정의 간격(d, 또는 거리)을 두고 서로 이격되게 배치될 수 있다. 평면 및 단면 상에서 제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)과 제2 전극(EL2)의 제1 방향(DR1)으로의 폭(w2)이 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극(EL2)의 제1 방향(DR1)으로의 폭(w2)이 제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)보다 클 수도 있다.
상술한 바와 같이, 제1 전극(EL1)은 제1 컨택 홀(CH1)을 통해 화소 회로층(PCL)의 일부 구성과 연결될 수 있고, 제2 전극(EL2)은 제2 컨택 홀(CH2)을 통해 화소 회로층(PCL)의 일부 구성과 연결될 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 각각은 화소 회로층(PCL)의 대응하는 일부 구성으로부터 소정의 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 일 예로, 제1 전극(EL1)은 화소 회로층(PCL)의 일부 구성으로부터 제1 정렬 신호(또는 제1 정렬 전압)를 전달받아 제1 정렬 전극(또는 제1 정렬 배선)으로 기능할 수 있고, 제2 전극(EL2)은 상기 화소 회로층(PCL)의 다른 구성으로부터 제2 정렬 신호(또는 제2 정렬 전압)를 전달받아 제2 정렬 전극(또는 제2 정렬 배선)으로 기능할 수 있다. 여기서, 제1 및 제2 정렬 신호들(또는 정렬 전압들)은, 제1 및 제2 전극들(EL1, EL2)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후, 각각의 화소(PXL)를 개별적으로(또는 독립적으로) 구동하기 위하여 일 방향, 일 예로, 제1 방향(DR1) 및/또는 제2 방향(DR2)으로 인접한 화소들(PXL) 사이에 위치한 제1 전극(EL1)의 일부가 제거될 수 있다.
상기 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후, 제1 전극(EL1)과 제2 전극(EL2)은 상기 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다. 제1 전극(EL1)이 애노드(anode) 전극일 수 있으며 제2 전극(EL2)이 캐소드(cathode) 전극일 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
각각의 화소(PXL)의 화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은, 평면 및 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 전극(EL1)과 제2 전극(EL2) 사이에서 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호가 인가되면, 제1 및 제2 전극들(EL1, EL2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
발광 소자들(LD)은, 평면 및 단면 상에서 볼 때, 제1 및 제2 전극들(EL1, EL2)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 발광 소자들(LD) 각각의 일 단부는 제1 전극(EL1)과 중첩할 수 있고, 상기 발광 소자들(LD) 각각의 타 단부는 제2 전극(EL2)과 중첩할 수 있다. 발광 소자들(LD)은, 평면 상에서 볼 때, 제1 및 제2 전극들(EL1, EL2) 각각과 중첩하고, 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이의 이격 영역과 중첩하도록 제1 절연층(INS1) 상에 정렬될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 제1 절연층(INS1)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은 제1 전극(EL1)의 일 영역을 노출하는 제1 개구부(OPN1) 및 제2 전극(EL2)의 일 영역을 노출하는 제2 개구부(OPN2)를 포함할 수 있다. 제2 개구부(OPN2)는 보호층(PSV)의 개구부(OPN)에 대응될 수 있다. 제1 전극(EL1)은 제1 개구부(OPN1)에 의해 제1 컨택 전극(CNE1)과 직접 접촉하여 상기 제1 컨택 전극(CNE1)에 연결될 수 있고, 제2 전극(EL2)은 제1 절연층(INS1)의 제2 개구부(OPN2) 및 보호층(PSV)의 개구부(OPN)를 통해 제2 컨택 전극(CNE2)과 직접 접촉하여 상기 제2 컨택 전극(CNE2)에 연결될 수 있다. 제1 절연층(INS1)은 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 제외한 나머지 영역을 커버할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하여 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 각각의 화소(PXL)의 화소 영역(PXA)에서 독립된 절연 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다. 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다.
발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하여 발광 소자들(LD) 각각의 활성층(12)이 외부의 도전성 물질과 접촉되지 않을 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 외주면(또는 표면)의 일부만을 커버하여 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(EL1) 상에 제공되어 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 제1 전극(EL1)과 연결될 수 있다. 실시예에 따라, 제1 전극(EL1) 상에 캡핑 레이어(미도시)가 배치된 경우, 제1 컨택 전극(CNE1)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제1 전극(EL1)과 연결될 수 있다. 상술한 캡핑 레이어는 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1 전극(EL1)을 보호하고 제1 전극(EL1)과 그 하부에 위치한 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 재료(또는 물질)를 포함할 수 있다.
또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 일 단부 상에 제공 및/또는 형성되어 발광 소자들(LD) 각각의 일 단부와 연결될 수 있다. 이에 따라, 제1 전극(EL1)과 발광 소자들(LD) 각각의 일 단부는 제1 컨택 전극(CNE1)을 통해 서로 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제2 전극(EL2) 상에 제공되어 제1 절연층(INS1)의 제2 개구부(OPN2) 및 보호층(PSV)의 개구부(OPN)에 의해 제2 전극(EL2)과 연결될 수 있다. 실시예에 따라, 제2 전극(EL2) 상에 캡핑 레이어가 배치되는 경우, 제2 컨택 전극(CNE2)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제2 전극(EL2)과 연결될 수 있다.
또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD) 각각의 타 단부 상에 제공 및/또는 형성되어 발광 소자들(LD) 각각의 타 단부와 연결될 수 있다. 이에 따라, 제2 전극(EL2)과 발광 소자들(LD) 각각의 타 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 서로 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제2 전극들(EL1, EL2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전성 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 재료(또는 물질) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 불투명 도전성 재료(또는 물질)로 구성될 수도 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
평면 상에서 볼 때, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 방향(DR1)으로 서로 이격되게 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 발광 소자들(LD) 상의 제2 절연층(INS2) 상에서 일정 간격을 사이에 두고 이격되게 배치될 수 있다. 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 동일한 층에 제공되고 동일 공정을 통해 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수 있다. 이 경우, 도 11에 도시된 바와 같이, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 보조 절연층(AUINS)이 제공 및/또는 형성될 수 있다. 보조 절연층(AUINS)은 제1 절연층(INS1)과 동일한 물질을 포함하거나, 제1 절연층(INS1)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 보조 절연층(AUINS)은 무기 재료를 포함한 무기 절연막일 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 소자층(DPL)은 제3 절연층(INS3) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 여기서, 광학층은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 포함할 수 있다.
상술한 바와 같이, 제1 전극(EL1)과 제2 전극(EL2)은 화소 회로층(PCL)에 포함된 하나의 절연층, 일 예로, 보호층(PSV)을 사이에 두고 서로 상이한 층에 제공되어 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)은 보호층(PSV)을 사이에 두고 제2 전극(EL2) 상에 제공될 수 있다. 이때, 제1 전극(EL1)과 제2 전극(EL2)은 중첩되지 않을 수 있다. 제1 전극(EL1)과 제2 전극(EL2)을 서로 상이한 층에 분리하여 배치하게 되는 경우, 각 화소(PXL)의 제조 단계 등에서 공간적 제약, 일 예로, 상기 각 화소(PXL)에 포함된 전극들의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이의 쇼트 결함이 최소화할 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d, 또는 거리)은 발광 소자들(LD) 각각의 길이(L)와 동일하거나 상기 길이(L)보다 작을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d, 또는 거리)은 상기 발광 소자들(LD) 각각의 길이(L)보다 클 수도 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d, 또는 거리)은 4㎛ 미만일 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d, 또는 거리)은 2.5㎛ 정도일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이, 제1 전극(EL1)과 제2 전극(EL2)을 서로 상이한 층에 분리하여 배치하게 되면, 제1 전극(EL1)과 제2 전극(EL2)이 동일한 층에 형성되는 다른 실시예의 화소와 비교할 때, 전극들의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약과 같은 공정 마진 등을 고려하여 설계되는 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d, 또는 거리)을 보다 줄일 수 있게 된다. 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이의 최소 간격(d, 또는 거리)에 대한 제약이 줄어들어 고해상도(High resolution) 및 고정세(fine pitch)의 표시 장치를 용이하게 구현할 수 있다.
또한, 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d, 또는 거리)이 줄어들면, 제1 전극(EL1)과 제2 전극(EL2) 사이에 보다 큰(또는 강한) 전계가 형성될 수 있다. 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)을 보다 효율적으로 정렬하여 미정렬되는 발광 소자들(LD)의 수를 감소시킬 수 있다. 이를 통해 발광 소자들(LD)의 손실을 최소화하고 각 화소(PXL)의 단위 면적당 제공되는 유효 발광 소자들(LD)의 수를 증가시킬 수 있다.
상술한 실시예에서는, 제1 전극(EL1)이 표시 소자층(DPL)에 제공(또는 포함)되고 제2 전극(EL2)이 화소 회로층(PCL)에 제공(또는 포함)되는 실시예에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)이 화소 회로층(PCL)에 제공(또는 포함)되고 제2 전극(EL2)이 표시 소자층(DPL)에 제공(또는 포함)될 수도 있다. 일 예로, 도 9에 도시된 바와 같이, 제1 전극(EL1)은 제3 층간 절연층(ILD3) 상에 제공될 수 있고 제2 전극(EL2)은 보호층(PSV) 상에 제공될 수 있다. 이 경우, 제1 전극(EL1)은 제3 층간 절연층(ILD3)을 관통하는 제1 컨택 홀(CH1)을 통해 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고, 제2 전극(EL2)은 제3 층간 절연층(ILD3) 및 보호층(PSV)을 순차적으로 관통하는 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다.
제1 전극(EL1)이 화소 회로층(PCL)에 제공되는 경우, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)의 제1 개구부(OPN1) 및 보호층(PSV)의 개구부(OPN)를 통해 상기 제1 전극(EL1)과 전기적으로 연결될 수 있다. 제2 전극(EL2)이 표시 소자층(DPL)에 제공되는 경우, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)의 제2 개구부(OPN2)를 통해 상기 제2 전극(EL2)과 전기적으로 연결될 수 있다.
상술한 실시예들에서는, 제1 및 제2 전극들(EL1, EL2) 중 하나의 전극이 표시 소자층(DPL)에 제공되고 나머지 전극이 화소 회로층(PCL)에 제공되는 실시예에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)이 화소 회로층(PCL)에 제공될 수도 있다. 이 경우, 제1 및 제2 전극들(EL1, EL2)은 상기 화소 회로층(PCL)에 포함된 제1 내지 제4 도전층들 중 적어도 하나 이상의 절연층을 사이에 두고 상이한 층에 제공된 두 개의 도전층들로 구성될 수도 있다. 일 예로, 도 10에 도시된 바와 같이, 제1 전극(EL1)은 제3 층간 절연층(ILD3) 상에 제공된 제4 도전층으로 구성될 수 있고, 제2 전극(EL2)은 제2 층간 절연층(ILD2) 상에 제공된 제3 도전층으로 구성될 수 있다. 이때, 구동 전압 배선(DVL)은 제1 층간 절연층(ILD1) 상에 제공된 제2 도전층으로 구성될 수 있다. 이 경우, 제1 전극(EL1)은 제3 층간 절연층(ILD3)을 관통하는 제1 컨택 홀(CH1)을 통해 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고 제2 전극(EL2)은 제2 층간 절연층(ILD2)을 관통하는 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 상술한 실시예에서는 구동 전압 배선(DVL)이 제2 도전층으로 구성되는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 제3 도전층으로 구성되어 제2 전극(EL2)과 일체로 제공될 수도 있다.
제1 전극(EL1)이 화소 회로층(PCL)의 제4 도전층으로 구성되는 경우, 제1 컨택 전극(CNE1)은 제1 절연층(INS1)의 제1 개구부(OPN1) 및 보호층(PSV)의 개구부(OPN)를 통해 상기 제1 전극(EL1)과 전기적으로 연결될 수 있다. 제2 전극(EL2)이 화소 회로층(PCL)의 제3 도전층으로 구성되는 경우, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)의 제2 개구부(OPN2), 보호층(PSV)의 제3 개구부(OPN3), 및 제3 층간 절연층(ILD3)의 제4 개구부(OPN4)를 통해 상기 제2 전극(EL2)과 전기적으로 연결될 수 있다. 여기서, 제3 층간 절연층(ILD3)의 제4 개구부(OPN4) 및 보호층(PSV)의 제3 개구부(OPN3)는 제1 절연층(INS1)의 제2 개구부(OPN2)에 대응될 수 있다. 또한, 제3 층간 절연층(ILD3)의 제4 개구부(OPN4), 보호층(PSV)의 제3 개구부(OPN3), 및 제1 절연층(INS1)의 제2 개구부(OPN2)는 동일 공정을 통해 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 상이한 공정을 통해 형성될 수도 있다.
만일, 화소 회로층(PCL)이 기판(SUB)과 버퍼층(BFL) 사이의 바텀 금속층(미도시)을 포함하는 경우, 제1 및 제2 전극들(EL1, EL2) 중 적어도 하나의 전극이 바텀 금속층과 동일한 층에 제공될 수 있고, 나머지 전극이 버퍼층(BFL)을 사이에 두고 상기 하나의 전극 상부에 위치할 수도 있다.
상술한 실시예들에서는, 제1 전극(EL1)과 제2 전극(EL2)이 서로 상이한 층에 제공되며 평면 상에서 볼 때 소정의 간격(d, 또는 거리)을 두고 서로 이격되게 배치된 실시예들에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2)은 서로 상이한 층에 제공되며 평면 및 단면 상에서 볼 때 적어도 일 영역이 중첩할 수도 있다. 이에 대한 설명은 도 12 내지 도 15를 참고하여 후술한다.
도 12는 본 발명의 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이며, 도 13은 도 12의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 12 및 도 13에 도시된 화소는, 제1 전극(EL1)과 제2 전극(EL2)이 부분적으로 중첩되는 점을 제외하고는 도 5 내지 도 8의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 12 및 도 13의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 도 12 및 도 13을 참조하면, 각각의 화소(PXL)의 화소 영역(PXA)에 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 적어도 하나 이상의 절연층, 적어도 하나의 트랜지스터(T), 및 제2 전극(EL2)을 포함할 수 있다. 상기 적어도 하나 이상의 절연층은 버퍼층(BFL), 게이트 절연층(GI), 제1 내지 제3 층간 절연층들(ILD1 ~ ILD3), 및 보호층(PSV)을 포함할 수 있다. 제2 전극(EL2)은 제3 층간 절연층(ILD3) 상에 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 전극(EL1), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
화소 회로층(PCL)의 제2 전극(EL2)과 표시 소자층(DPL)의 제1 전극(EL1)은 평면 상에서 볼 때 서로 중첩할 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2)은, 평면 상에서 볼 때, 서로 중첩하는 영역(OV, 이하, '중첩 영역'이라 함)을 포함할 수 있다.
중첩 영역(OV)은 발광 소자들(LD)이 위치하는 영역에 대응될 수 있다. 일 예로, 중첩 영역(OV)은 평면 상에서 볼 때 발광 소자들(LD)의 일 영역과 대응될 수 있다. 중첩 영역(OV)의 제1 방향(DR1)으로의 폭은 발광 소자들(LD) 각각의 길이(L) 보다 작거나 클 수 있다.
제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)과 제2 전극(EL2)의 제1 방향(DR1)으로의 폭(w2)은 서로 유사하거나 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 전극(EL2)의 제1 방향(DR1)으로의 폭(w2)이 제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)보다 클 수도 있다.
상술한 바와 같이, 보호층(PSV)을 사이에 두고 서로 상이한 층에 제공된 제1 전극(EL1)과 제2 전극(EL2)이 적어도 일 부분이 중첩되게 설계되는 경우, 각 화소(PXL)의 제조 단계 등에서 공간적 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이의 쇼트 결함이 최소화될 수 있다. 또한, 제1 전극(EL1)과 제2 전극(EL2)이 서로 중첩되게 배치되는 경우, 각 화소(PXL)의 화소 영역(PXA)을 보다 효율적으로 활용하여 고해상도 및 고정세 표시 장치를 용이하게 구현할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이며, 도 15는 도 14의 Ⅳ ~ Ⅳ'선에 따른 단면도이다.
도 14 및 도 15에 도시된 화소는, 제2 전극(EL2)의 제1 방향(DR1)으로의 폭이 확장되는 점을 제외하고는 도 12 및 도 13의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 14 및 도 15의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 도 14 및 도 15를 참조하면, 제2 전극(EL2)은 제1 전극(EL1)보다 제1 방향(DR1)으로 큰 폭(w2)을 가지면서 상기 제1 전극(EL1)의 하부에 제공될 수 있다.
제2 전극(EL2)은 평면 상에서 볼 때 제1 전극(EL1)의 일부를 제외한 나머지 부분과 중첩되도록 제1 방향(DR1)으로 확장될 수 있다. 일 예로, 제2 전극(EL2)은 각 화소(PXL)의 화소 영역(PXA)의 발광 영역에 대응되는 판(plate) 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(EL2)의 형상은 화소 회로층(PCL)에 포함된 구성들에 직접적 또는 간접적으로 전기적 영향을 미치지 않는 범위 내에서 다양한 형태로 변경될 수 있다.
제2 전극(EL2)이 화소 회로층(PCL)과 표시 소자층(DPL) 사이에서 제1 전극(EL1)의 하부에 위치하며 판(plate) 형상으로 확장되어 제공되는 경우, 상기 제2 전극(EL2)은 트랜지스터들(T) 및 상기 트랜지스터들(T)에 연결된 신호 라인들로부터 유도되는 전계를 차단하는 차폐 부재로 활용할 수 있다. 제2 전극(EL2)이 차폐 부재로 활용되는 경우, 발광 소자들(LD)의 정렬 및/또는 구동이 상기 전계에 의해 영향 받는 것을 최소화하여 상기 발광 소자들(LD)의 오정렬 및/또는 오동작을 방지할 수 있다.
제2 전극(EL2)은, 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 일정한 반사율을 갖는 불투명 도전 물질로 구성될 수 있다. 상술한 바와 같이, 제2 전극(EL2)이 판(plate) 형상으로 확장되어 제공되면, 제1 전극(EL1)과의 중첩 영역(OV)이 증가하여 상기 제2 전극(EL2)이 단독으로 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하는 반사 부재로 활용될 수 있다. 이에 따라, 제1 전극(EL1)에 비하여 상대적으로 큰 면적(또는 크기)을 갖는 제2 전극(EL2)에 의해 발광 소자들(LD)에서 방출되어 표시 장치의 화상 표시 방향으로 진행하는 광의 양이 증가하여 각 화소(PXL)의 출광 효율이 향상될 수 있다. 이 경우, 제1 전극(EL1)을 투명 도전 물질로 구성함으로써 발광 소자들(LD)에서 방출된 광의 손실을 최소화하여 각 화소(PXL)의 출광 효율이 더욱 향상될 수 있다.
또한, 제2 전극(EL2)이 판(plate) 형상으로 확장되어 제공되는 경우, 평면 및 단면 상에서 제1 전극(EL1)과 제2 전극(EL2)의 중첩 영역(OV)이 더욱 확보될 수 있다. 이에 따라, 각 화소(PXL)의 제조 단계 등에서 공간적 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이의 쇼트 결함이 최소화될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이며, 도 17은 도 16의 Ⅴ ~ Ⅴ'선에 따른 단면도이다.
도 16 및 도 17에 도시된 화소는, 보호층(PSV) 상에 제1 뱅크 패턴(BNK1)을 배치된다는 점을 제외하고는 도 5 내지 도 8의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 16 및 도 17의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 도 16 및 도 17을 참조하면, 각각의 화소(PXL)의 화소 영역(PXA)에 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 적어도 하나 이상의 절연층, 적어도 하나의 트랜지스터(T), 및 제2 전극(EL2)을 포함할 수 있다.
표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 전극(EL1), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
제1 뱅크 패턴(BNK1)은 각 화소(PXL)의 화소 영역(PXA)에서 광이 방출되는 발광 영역에 위치할 수 있다. 제1 뱅크 패턴(BNK1)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 전극(EL1)의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 전극(EL1)을 지지하는 지지 부재일 수 있다.
제1 뱅크 패턴(BNK1)은 해당 화소(PXL)의 발광 영역에서 보호층(PSV)과 제1 전극(EL1) 사이에 제공될 수 있다.
제1 뱅크 패턴(BNK1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 제1 뱅크 패턴(BNK1)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 제1 뱅크 패턴(BNK1)은 도전성 물질을 포함할 수도 있다.
제1 뱅크 패턴(BNK1)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 뱅크 패턴(BNK1)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 뱅크 패턴(BNK1)은 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)의 형상은 다양하게 변경될 수 있다.
제2 뱅크 패턴(BNK2)은 각 화소(PXL)의 화소 영역(PXA)의 주변 영역에 제공 및/또는 형성될 수 있다. 제2 뱅크 패턴(BNK2)은 도 5 내지 도 8을 참고하여 설명한 뱅크(BNK)와 동일한 구성일 수 있다. 이에, 제2 뱅크 패턴(BNK2)에 대한 설명은 생략한다.
제1 전극(EL1)은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성될 수 있다. 제1 전극(EL1)은 그 하부에 배치된 제1 뱅크 패턴(BNK1)의 형상에 대응하는 표면 프로파일을 가지므로, 발광 소자들(LD) 각각에서 방출된 광이 상기 제1 전극(EL1)에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 제1 뱅크 패턴(BNK1)과 제1 전극(EL1)은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
이때, 제2 전극(EL2) 상부에는 제1 뱅크 패턴(BNK1)이 제공되지 않을 수 있다. 특히, 발광 소자들(LD)에서 방출되어 제2 전극(EL2)에 의해 표시 장치의 화상 표시 방향으로 진행하는 광이 제1 뱅크 패턴(BNK1)과 같은 구조물에 의해 분산되지 않도록 하기 위하여 상기 제2 전극(EL2) 상부에는 제1 뱅크 패턴(BNK1)이 제공되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제2 전극(EL2) 상부에 제1 뱅크 패턴(BNK1)이 제공될 수도 있다.
화소 회로층(PCL)의 제2 전극(EL2)과 표시 소자층(DPL)의 제1 전극(EL1)은 보호층(PSV)을 사이에 두고 서로 이격되게 배치할 수 있다. 즉, 제1 전극(EL1)과 제2 전극(EL2)은 보호층(PSV)을 사이에 두고 서로 상이한 층에 제공되어 이격되게 배치될 수 있다. 이에 따라, 각 화소(PXL)의 제조 단계 등에서 공간적 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이의 쇼트 결함이 최소화할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이며, 도 19는 도 18의 Ⅵ ~ Ⅵ'선에 따른 단면도이다.
도 18 및 도 19에 도시된 화소는, 제3 전극(EL3) 및 제3 컨택 전극(CNE3)이 추가되고 평면 상에서 볼 때 제2 전극(EL2)이 제1 전극(EL1)과 제3 전극(EL3) 사이에 배치하는 점을 제외하고는 도 5 내지 도 8에 도시된 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 18 및 도 19의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 도 18, 및 도 19를 참조하면, 화소들(PXL) 각각의 화소 영역(PXA)에 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 적어도 하나 이상의 절연층, 적어도 하나의 트랜지스터(T), 및 제2 전극(EL2)을 포함할 수 있다. 제2 전극(EL2)은 제3 층간 절연층(ILD3) 상에 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 및 제3 전극들(EL1, EL3), 발광 소자들(LD), 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
제1 및 제3 전극들(EL1, EL3)은 보호층(PSV) 상에 제공되며, 제1 방향(DR1)으로 이격되게 배치될 수 있다. 제1 및 제3 전극들(EL1, EL3) 각각은 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장될 수 있다. 제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)과 제3 전극(EL3)의 제1 방향(DR1)으로의 폭(w3)은 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 전극(EL1)과 제3 전극(EL3)은 동일한 면, 일 예로, 보호층(PSV)의 일면(또는 상부 면) 상에 제공되며, 제1 방향(DR1)으로 이격되게 배치될 수 있다. 이때, 제1 전극(EL1)과 제3 전극(EL3) 사이의 제1 방향(DR1)으로의 폭(w)은 4㎛ 내지 24㎛일 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 제1 전극(EL1)과 제3 전극(EL3)이 제1 방향(DR1)으로 충분히 이격되게 배치될 수 있는 범위 내에서 상기 제1 전극(EL1)과 상기 제3 전극(EL3) 사이의 폭(w)을 다양하게 조절할 수 있다.
제1 및 제3 전극들(EL1, EL3)은 일정한 반사율을 갖는 도전성 재료(또는 물질)로 이루어질 수 있다.
제1 전극(EL1)은 제1 컨택 홀(CH1)을 통해 해당 화소(PXL)의 화소 회로(PXC)의 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제3 전극(EL3)은 제3 컨택 홀(CH3)을 통해 상기 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
제2 전극(EL2)은, 단면 상에서 볼 때, 제1 및 제3 전극들(EL1, EL3)과 보호층(PSV)을 사이에 두고 이격되게 배치될 수 있다. 제2 전극(EL2)은, 평면 상에서 볼 때, 제1 방향(DR1)으로 제1 간격(d1, 또는 제1 거리)을 두고 제1 전극(EL1)과 이격되게 배치될 수 있다. 또한, 제2 전극(EL2)은, 평면 상에서 볼 때, 제1 방향(DR1)으로 제2 간격(d2, 또는 제2 거리)을 두고 제3 전극(EL3)과 이격되게 배치될 수 있다. 이때, 제1 간격(d1)과 제2 간격(d2)은 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 간격(d1)과 제2 간격(d2)은 상이할 수도 있다.
제1 내지 제3 전극들(EL1 ~ EL3)은 각 화소(PXL)에서 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 또한, 제1 내지 제3 전극들(EL1 ~ EL3)은 상기 발광 소자들(LD)의 정렬 이후 상기 발광 소자들(LD)을 구동하는 구동 전극으로 기능할 수 있다.
평면 상에서 볼 때, 제1 전극(EL1)과 제2 전극(EL2) 사이 및 제2 전극(EL2)과 제3 전극(EL3) 사이에 발광 소자들(LD)이 배치될 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2) 사이에 제1 발광 소자들(LD1)이 정렬 및/또는 배치될 수 있고, 제2 전극(EL2)과 제3 전극(EL3) 사이에 제2 발광 소자들(LD2)이 정렬 및/또는 배치될 수 있다.
제1 발광 소자들(LD1)은, 평면 및 단면 상에서 볼 때, 제1 및 제2 전극들(EL1, EL2)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제1 발광 소자들(LD1) 각각의 일 단부는 제1 전극(EL1)과 중첩할 수 있고, 상기 제1 발광 소자들(LD1) 각각의 타 단부는 제2 전극(EL2)과 중첩할 수 있다. 제1 발광 소자들(LD1)은, 평면 상에서 볼 때, 제1 및 제2 전극들(EL1, EL2) 각각과 중첩하고, 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이의 이격 영역과 중첩하도록 제1 절연층(INS1) 상에 정렬될 수 있다.
제2 발광 소자들(LD2)은, 평면 및 단면 상에서 볼 때, 제2 및 제3 전극들(EL2, EL3)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제2 발광 소자들(LD2) 각각의 일 단부는 제2 전극(EL2)과 중첩할 수 있고, 상기 제2 발광 소자들(LD2) 각각의 타 단부는 제3 전극(EL3)과 중첩할 수 있다. 제2 발광 소자들(LD2)은, 평면 상에서 볼 때, 제2 및 제3 전극들(EL2, EL3) 각각과 중첩하고, 상기 제2 전극(EL2)과 상기 제3 전극(EL3) 사이의 이격 영역과 중첩하도록 제1 절연층(INS1) 상에 정렬될 수 있다.
제1 전극(EL1) 상에는 제1 컨택 전극(CNE1)이 제공되고, 제2 전극(EL2) 상에는 제2 컨택 전극(CNE2)이 제공되며, 제3 전극(EL3) 상에는 제3 컨택 전극(CNE3)이 제공될 수 있다. 제1 내지 제3 컨택 전극들(CNE1 ~ CNE3)은, 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
제1 전극(EL1)은 제1 절연층(INS1)을 관통하는 제1 개구부(OPN1)를 통해 제1 컨택 전극(CNE1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 전극(EL2)은 제1 절연층(INS1)의 제2 개구부(OPN2) 및 보호층(PSV)의 개구부(OPN)를 통해 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제3 전극(EL3)은 제1 절연층(INS1)을 관통하는 제3 개구부(OPN3)를 통해 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있다.
상술한 바와 같이, 제2 전극(EL2)과 제1 및 제3 전극들(EL1, EL3)은 보호층(PSV)을 사이에 두고 서로 상이한 층에 제공되어 서로 이격되게 배치될 수 있다. 일 예로, 제1 및 제3 전극들(EL1, EL3)은 보호층(PSV)을 사이에 두고 제2 전극(EL2) 상에 제공될 수 있다. 제2 전극(EL2)과 제1 및 제3 전극들(EL1, EL3)을 상이한 층에 분리하여 배치하고 동일한 층에 제공된 제1 전극(EL1)과 제3 전극(EL3)을 이격되게 배치하면, 각 화소(PXL)의 제조 단계 등에서 공간적 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이 및 제2 전극(EL2)과 제3 전극(EL3) 사이의 쇼트 결함이 최소화할 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 평면도이고, 도 21은 도 20의 Ⅶ ~ Ⅶ'선에 따른 단면도이고, 도 22는 도 20의 화소에서 제2 전극을 다른 실시예에 따라 구현한 개략적인 평면도이며, 도 23은 도 22의 Ⅷ ~ Ⅷ'선에 따른 단면도이다.
도 20 내지 도 23에 도시된 화소는, 제1 및 제3 전극들(EL1, EL3)과 제2 전극(EL2)이 부분적으로 중첩되는 점을 제외하고는 도 18 및 도 19의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 20 내지 도 23의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 도 20 내지 도 23을 참조하면, 제2 전극(EL2)은 제1 및 제3 전극들(EL1, EL3) 각각보다 제1 방향(DR1)으로 큰 폭(w2)을 가지면서 상기 제1 및 제3 전극들(EL1, EL3) 하부에 제공될 수 있다.
제2 전극(EL2)은, 평면 상에서 볼 때, 제1 및 제3 전극들(EL1, EL3) 각각의 적어도 일부를 제외한 나머지 부분과 중첩되도록 제1 방향(DR1)으로 확장된 판(plate) 형상으로 제공될 수 있다. 일 예로, 제2 전극(EL2)은, 도 20 및 도 21에 도시된 바와 같이 그의 일 측면(FS)이 제1 전극(EL1)의 일 측면(FS)보다 제1 발광 소자들(LD1)에 인접하며 그의 타 측면(SS)이 제3 전극(EL3)의 타 측면(SS)보다 제2 발광 소자들(LD2)에 인접하도록 제1 방향(DR1)으로 확장된 판(plate) 형상으로 제공될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 전극(EL2)은, 도 22 및 도 23에 도시된 바와 같이 그의 일 측면(FS)이 제1 전극(EL1)의 일 측면(FS)보다 뱅크(BNK)에 인접하며 그의 타 측면(SS)이 제3 전극(EL3)의 타 측면(SS)보다 뱅크(BNK)에 인접하도록 제1 방향(DR1)으로 확장된 판(plate) 형상으로 제공될 수도 있다.
제1 및 제3 전극들(EL1, EL3) 각각과 제2 전극(EL2)은 평면 및 단면 상에서 볼 때 서로 중첩할 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2)은, 평면 및 단면 상에서 볼 때, 서로 중첩하는 영역(OV1, 이하, '제1 중첩 영역'이라 함)을 포함할 수 있다. 또한, 제3 전극(EL3)과 제2 전극(EL2)은, 평면 및 단면 상에서 볼 때, 서로 중첩하는 영역(OV2, 이하 '제2 중첩 영역'이라 함)을 포함할 수 있다.
제1 중첩 영역(OV1)의 제1 방향(DR1)으로의 폭은 도 20 및 도 21에 도시된 바와 같이 제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)보다 작을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 중첩 영역(OV1)의 제1 방향(DR1)으로의 폭은 도 22 및 도 23에 도시된 바와 같이 제1 전극(EL1)의 제1 방향(DR1)으로의 폭(w1)과 동일할 수도 있다. 제2 중첩 영역(OV2)의 제1 방향(DR1)으로의 폭은 도 20 및 도 21에 도시된 바와 같이 제3 전극(EL3)의 제1 방향(DR1)으로의 폭(w3)보다 작을 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 중첩 영역(OV2)의 제1 방향(DR1)으로의 폭은 도 22 및 도 23에 도시된 바와 같이 제3 전극(EL3)의 제1 방향(DR1)으로의 폭(w3)과 동일할 수도 있다.
제1 중첩 영역(OV1)의 제1 방향(DR1)으로의 폭과 제2 중첩 영역(OV2)의 제1 방향(DR1)으로의 폭은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 중첩 영역(OV1)의 제1 방향(DR1)으로의 폭과 제2 중첩 영역(OV2)의 제1 방향(DR1)으로의 폭은 제1 내지 제3 전극들(EL1 ~ EL3)의 배열 위치를 조절함에 따라 결정될 수 있다.
제1 중첩 영역(OV1)은 제1 발광 소자들(LD1)이 위치하는 영역에 대응할 수 있다. 일 예로, 제1 중첩 영역(OV1)은 평면 상에서 볼 때 제1 발광 소자들(LD1)과 적어도 일부 중첩할 수 있다. 제2 중첩 영역(OV2)은 제2 발광 소자들(LD2)이 위치하는 영역에 대응할 수 있다. 일 예로, 제2 중첩 영역(OV2)은 평면 상에서 볼 때 제2 발광 소자들(LD2)과 적어도 일부 중첩할 수 있다.
상술한 바와 같이, 제2 전극(EL2)이 화소 회로층(PCL)과 표시 소자층(DPL) 사이에서 제1 및 제3 전극들(EL1, EL3)의 하부에 위치하며 판(plate) 형상으로 확장되어 제공되는 경우, 상기 제2 전극(EL2)은 차폐 부재로 활용될 수 있다. 제2 전극(EL2)이 차폐 부재로 활용되는 경우, 화소 회로층(PCL)에 포함된 구성들에 의해 유도되는 전계가 차단되어 제1 및 제2 발광 소자들(LD1, LD2)의 오정렬 및/또는 오동작이 방지될 수 있다.
또한, 제2 전극(EL2)이 판(plate) 형상으로 확장되어 제공되는 경우, 평면 및 단면 상에서 제1 중첩 영역(OV1)과 제2 중첩 영역(OV2)이 더욱 확보될 수 있다. 이에 따라, 각 화소(PXL)의 제조 단계 등에서 공간적 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이 및 제2 전극(EL2)과 제3 전극(EL3) 사이의 쇼트 결함이 최소화될 수 있다.
추가적으로, 제2 전극(EL2)이 판(plate) 형상으로 확장되어 제공되는 경우, 제2 전극(EL2)이 단독으로 제1 및 제2 발광 소자들(LD1, LD2)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 유도하는 반사 부재로 활용될 수 있다. 이에 따라, 제1 및 제3 전극들(EL1, EL3)에 비하여 상대적으로 큰 면적(또는 크기)을 갖는 제2 전극(EL2)에 의해 제1 및 제2 발광 소자들(LD1, LD2)에서 방출되어 표시 장치의 화상 표시 방향으로 진행하는 광의 양이 증가하여 각 화소(PXL)의 출광 효율이 향상될 수 있다. 이 경우, 제1 및 제3 전극들(EL1, EL3)을 투명 도전 물질로 구성함으로써 제1 및 제2 발광 소자들(LD1, LD2)에서 방출된 광의 손실을 최소화하여 각 화소(PXL)의 출광 효율이 더욱 향상될 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 도시한 것으로 인접한 전극들과 그 사이에 위치한 발광 소자들만을 도시한 평면도이며, 도 25a 및 도 25b는 도 24의 Ⅸ ~ Ⅸ'선에 따른 단면도들이다.
도 24 내지 도 25b의 실시예와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1 내지 도 4, 도 24 내지 도 25b를 참조하면, 각각의 화소(PXL)의 화소 영역(PXA)에 기판(SUB), 화소 회로층(PCL), 및 표시 소자층(DPL)이 배치될 수 있다.
화소 회로층(PCL)은 적어도 하나 이상의 절연층, 적어도 하나의 트랜지스터(T), 제2 전극(EL2)을 포함할 수 있다. 여기서, 적어도 하나 이상의 절연층은, 버퍼층(BFL), 게이트 절연층(GI), 제1 내지 제3 층간 절연층들(ILD1 ~ ILD3), 및 보호층(PSV)을 포함할 수 있다.
화소 회로층(PCL)의 제2 전극(EL2)은 상기 절연층들 중 어느 하나의 절연층 상에 제공될 수 있다. 일 예로, 제2 전극(EL2)은 도 25a에 도시된 바와 같이 제3 층간 절연층(ILD3) 상에 제공될 수 있다. 또한, 다른 예로, 제2 전극(EL2)은 도 25b에 도시된 바와 같이 제2 층간 절연층(ILD2) 상에 제공될 수 있다. 제2 전극(EL2)이 제2 층간 절연층(ILD2) 상에 제공될 경우, 제3 층간 절연층(ILD3)은 실시예에 따라 제공되지 않을 수도 있다.
제2 전극(EL2)은 제1 방향(DR1)으로 이격되게 배치된 제2-1 전극(EL2_1), 제2-2 전극(EL2_2), 및 제2-3 전극(EL2_3)을 포함할 수 있다. 제2-1 전극(EL2_1), 제2-2 전극(EL2_2), 및 제2-3 전극(EL2_3)은 동일한 층에 제공되며 동일한 물질, 일 예로, 불투명 도전 물질을 포함할 수 있다.
제2-1 전극(EL2_1)과 제2-2 전극(EL2_2) 사이의 제1 방향(DR1)으로의 폭(w4) 및 상기 제2-2 전극(EL2_2)과 제2-3 전극(EL2_3) 사이의 제1 방향(DR1)으로의 폭(w4)은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2) 사이의 제1 방향(DR1)으로의 폭(w4) 및 상기 제2-2 전극(EL2_2)과 제2-3 전극(EL2_3) 사이의 제1 방향(DR1)으로의 폭(w4)은 서로 상이할 수도 있다. 일 예로, 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2) 사이의 제1 방향(DR1)으로의 폭(w4) 및 상기 제2-2 전극(EL2_2)과 제2-3 전극(EL2_3) 사이의 제1 방향(DR1)으로의 폭(w4)이 각각 4㎛ 내지 24㎛ 범위 내에 해당되도록 상기 제2-1 내지 제2-3 전극들(EL2_1 ~ EL2_3)의 크기 및 배열 위치 등을 제어하여 제1 방향(DR1)으로 인접한 제2 전극들(EL2) 사이의 폭(w4)을 결정할 수 있다.
제2-1 전극(EL2_1)은 제2 컨택 홀(CH2)을 통해 해당 화소(PXL)의 화소 회로(PXC)의 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 제2-2 전극(EL2_2)은 제4 컨택 홀(CH4)을 통해 상기 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다. 제2-3 전극(EL2_3)은 제6 컨택 홀(CH6)을 통해 상기 제2 전원 라인(PL2) 전기적으로 연결될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 전극(EL1), 발광 소자들(LD), 제1 및 제2 절연층들(INS1, INS2)을 포함할 수 있다. 또한, 표시 소자층(DPL)은, 도면에 직접적으로 도시하지 않았으나, 제1 전극(EL1) 상에 제공된 제1 컨택 전극, 제2 전극(EL2) 상에 제공된 제2 컨택 전극, 및 상기 제1 및 제2 컨택 전극들 상에 제공된 제3 절연층을 더 포함할 수 있다.
표시 소자층(DPL)의 제1 전극(EL1)은 보호층(PSV) 상에 제공되며 제1 방향(DR1)으로 이격되게 배치된 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 제1-3 전극(EL1_3), 및 제1-4 전극(EL1_4)을 포함할 수 있다. 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 제1-3 전극(EL1_3), 및 제1-4 전극(EL1_4)은 동일한 물질, 일 예로, 불투명 도전 물질 또는 투명 도전 물질을 포함할 수 있다.
제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이의 제1 방향(DR1)으로의 폭(w5), 상기 제1-2 전극(EL1_2)과 제1-3 전극(EL1_3) 사이의 제1 방향(DR1)으로의 폭(w5), 및 상기 제1-3 전극(EL1_3)과 제1-4 전극(EL1_4) 사이의 제1 방향(DR1)으로의 폭(w5)은 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이의 제1 방향(DR1)으로의 폭(w5), 상기 제1-2 전극(EL1_2)과 제1-3 전극(EL1_3) 사이의 제1 방향(DR1)으로의 폭(w5), 및 상기 제1-3 전극(EL1_3)과 제1-4 전극(EL1_4) 사이의 제1 방향(DR1)으로의 폭(w5)은 서로 상이할 수도 있다. 일 예로, 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이의 제1 방향(DR1)으로의 폭(w5), 상기 제1-2 전극(EL1_2)과 제1-3 전극(EL1_3) 사이의 제1 방향(DR1)으로의 폭(w5), 및 상기 제1-3 전극(EL1_3)과 제1-4 전극(EL1_4) 사이의 제1 방향(DR1)으로의 폭(w5)이 각각 4㎛ 내지 24㎛ 범위 내에 해당되도록 상기 제1-1 내지 제1-4 전극들(EL1_1 ~ EL1_4)의 크기 및 배열 위치 등을 제어하여 제1 방향(DR1)으로 인접한 제1 전극들(EL1) 사이의 폭(w5)을 결정할 수 있다.
제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 상기 화소 회로(PXC)의 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1-2 전극(EL1_2)은 제3 컨택 홀(CH3)을 통해 상기 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1-3 전극(EL1_3)은 제5 컨택 홀(CH5)을 통해 상기 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다. 제1-4 전극(EL1_4)은 제7 컨택 홀(CH7)을 통해 상기 제1 트랜지스터(T1)와 전기적으로 연결될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은, 평면 상에서 볼 때, 제1 방향(DR1)을 따라 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 제1-3 전극(EL1_3), 제2-3 전극(EL2_3), 및 제1-4 전극(EL1_4)의 순으로 배열될 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 서로 중첩되지 않으면서 교호적으로 배치될 수 있다. 일 예로, 제1 전극(EL1)과 제2 전극(EL2)은 평면 상에서 볼 때 서로 중첩되지 않도록 소정의 간격(d, 또는 거리)만큼 이격되게 배치될 수 있다. 제2-1 전극(EL2_1)은 제1-1 전극(EL1_1)과 제1-2 전극(EL1_2) 사이에 위치하고, 제2-2 전극(EL2_2)은 상기 제1-2 전극(EL1_2)과 제1-3 전극(EL1_3) 사이에 위치하며, 제2-3 전극(EL2_3)은 상기 제1-3 전극(EL1_3)과 제1-4 전극(EL1_4) 사이에 위치할 수 있다.
제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이의 간격(d), 상기 제2-1 전극(EL2_1)과 제1-2 전극(EL1_2) 사이의 간격(d), 상기 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이의 간격(d), 상기 제2-2 전극(EL2_2)과 제1-3 전극(EL1_3) 사이의 간격(d), 상기 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이의 간격(d), 및 상기 제2-3 전극(EL2_3)과 제1-4 전극(EL1_4) 사이의 간격(d)은 서로 동일할 수 있다. 일 예로, 평면 상에서 볼 때, 서로 상이한 층에 제공된 제1 전극(EL1)과 제2 전극(EL2) 사이의 간격(d)은 2.5㎛ 정도일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
상술한 실시예에서는, 제1 전극(EL1)과 제2 전극(EL2)이 소정의 간격(d)을 두고 이격되어 배치된 실시예에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2)은 적어도 일 영역이 중첩될 수도 있다. 일 예로, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)이 서로 중첩할 수 있고, 상기 제2-1 전극(EL2_1)과 제1-2 전극(EL1_2)이 서로 중첩할 수 있고, 상기 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)이 서로 중첩할 수 있고, 상기 제2-2 전극(EL2_2)과 제1-3 전극(EL1_3)이 서로 중첩할 수 있고, 상기 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3)이 서로 중첩할 수 있으며, 상기 제2-3 전극(EL2_3)과 제1-4 전극(EL1_4)이 서로 중첩할 수 있다.
제1 및 제2 전극들(EL1, EL2)은 각 화소(PXL)에서 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 또한, 제1 및 제2 전극들(EL1, EL2)은 발광 소자들(LD)의 정렬 이후 상기 발광 소자들(LD)을 구동하는 구동 전극으로 기능할 수 있다.
보호층(PSV)을 사이에 두고 서로 상이한 층에 제공되어 이격되게 배치된 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 일 예로, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 제1 발광 소자들(LD1)이 정렬될 수 있고, 상기 제2-1 전극(EL2_1)과 제1-2 전극(EL1_2) 사이에 제2 발광 소자들(LD2)이 정렬될 수 있고, 상기 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 제3 발광 소자들(LD3)이 정렬될 수 있고, 상기 제2-2 전극(EL2_2)과 제1-3 전극(EL1_3) 사이에 제4 발광 소자들(LD4)이 정렬될 수 있고, 상기 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이에 제5 발광 소자들(LD5)이 정렬될 수 있으며, 상기 제2-3 전극(EL2_3)과 제1-4 전극(EL1_4) 사이에 제6 발광 소자들(LD6)이 정렬될 수 있다.
제1 발광 소자들(LD1)은, 평면 및 단면 상에서 볼 때, 제1-1 및 제2-1 전극들(EL1_1, EL2_1)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제1 발광 소자들(LD1) 각각의 일 단부는 제1-1 전극(EL1_1)과 중첩할 수 있고, 상기 제1 발광 소자들(LD1) 각각의 타 단부는 제2-1 전극(EL2_1)과 중첩할 수 있다. 제1 발광 소자들(LD1)은, 평면 상에서 볼 때, 제1-1 및 제2-1 전극들(EL1_1, EL2_1) 각각과 중첩하고, 상기 제1-1 전극(EL1_1)과 상기 제2-1 전극(EL2_1) 사이의 이격 영역과 대응하도록 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)이 서로 중첩되는 중첩 영역을 포함하는 경우, 상기 제1 발광 소자들(LD1)은 상기 중첩 영역에 대응되도록 제1 절연층(INS1) 상에 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 발광 소자들(LD2)은, 평면 및 단면 상에서 볼 때, 제2-1 및 제1-2 전극들(EL2_1, EL1_2)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제2 발광 소자들(LD2) 각각의 일 단부는 제2-1 전극(EL2_1)과 중첩할 수 있고, 상기 제2 발광 소자들(LD2) 각각의 타 단부는 제1-2 전극(EL1_2)과 중첩할 수 있다. 제2 발광 소자들(LD2)은, 평면 상에서 볼 때, 제2-1 및 제1-2 전극들(EL2_1, EL1_2) 각각과 중첩하고, 상기 제2-1 전극(EL2_1)과 상기 제1-2 전극(EL1_2) 사이의 이격 영역과 대응하도록 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제2-1 전극(EL2_1)과 제1-2 전극(EL1_2)이 서로 중첩되는 중첩 영역을 포함하는 경우, 상기 제2 발광 소자들(LD2)은 상기 중첩 영역에 대응되도록 제1 절연층(INS1) 상에 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제3 발광 소자들(LD3)은, 평면 및 단면 상에서 볼 때, 제1-2 및 제2-2 전극들(EL1_2, EL2_2)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제3 발광 소자들(LD3) 각각의 일 단부는 제1-2 전극(EL1_2)과 중첩할 수 있고, 상기 제3 발광 소자들(LD3) 각각의 타 단부는 제2-2 전극(EL2_2)과 중첩할 수 있다. 제3 발광 소자들(LD3)은, 평면 상에서 볼 때, 제1-2 및 제2-2 전극들(EL1_2, EL2_2) 각각과 중첩하고, 상기 제1-2 전극(EL1_2)과 상기 제2-2 전극(EL2_2) 사이의 이격 영역과 대응하도록 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)이 서로 중첩되는 중첩 영역을 포함하는 경우, 상기 제3 발광 소자들(LD3)은 상기 중첩 영역에 대응되도록 제1 절연층(INS1) 상에 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제4 발광 소자들(LD4)은, 평면 및 단면 상에서 볼 때, 제2-2 및 제1-3 전극들(EL2_2, EL1_3)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제4 발광 소자들(LD4) 각각의 일 단부는 제2-2 전극(EL2_2)과 중첩할 수 있고, 상기 제4 발광 소자들(LD4) 각각의 타 단부는 제1-3 전극(EL1_3)과 중첩할 수 있다. 제4 발광 소자들(LD4)은, 평면 상에서 볼 때, 제2-2 및 제1-3 전극들(EL2_2, EL1_3) 각각과 중첩하고, 상기 제2-2 전극(EL2_2)과 상기 제1-3 전극(EL1_3) 사이의 이격 영역과 대응하도록 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제2-2 전극(EL2_2)과 제1-3 전극(EL1_3)이 서로 중첩되는 중첩 영역을 포함하는 경우, 상기 제4 발광 소자들(LD4)은 상기 중첩 영역에 대응되도록 제1 절연층(INS1) 상에 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제5 발광 소자들(LD5)은, 평면 및 단면 상에서 볼 때, 제1-3 및 제2-3 전극들(EL1_3, EL2_3)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제5 발광 소자들(LD5) 각각의 일 단부는 제1-3 전극(EL1_3)과 중첩할 수 있고, 상기 제5 발광 소자들(LD5) 각각의 타 단부는 제2-3 전극(EL2_3)과 중첩할 수 있다. 제5 발광 소자들(LD5)은, 평면 상에서 볼 때, 제1-3 및 제2-3 전극들(EL1_3, EL2_3) 각각과 중첩하고, 상기 제1-3 전극(EL1_3)과 상기 제2-3 전극(EL2_3) 사이의 이격 영역과 대응하도록 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3)이 서로 중첩되는 중첩 영역을 포함하는 경우, 상기 제5 발광 소자들(LD5)은 상기 중첩 영역에 대응되도록 제1 절연층(INS1) 상에 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제6 발광 소자들(LD6)은, 평면 및 단면 상에서 볼 때, 제2-3 및 제1-4 전극들(EL2_3, EL1_4)과 중첩할 수 있다. 일 예로, 평면 및 단면 상에서 볼 때, 제6 발광 소자들(LD6) 각각의 일 단부는 제2-3 전극(EL2_3)과 중첩할 수 있고, 상기 제6 발광 소자들(LD6) 각각의 타 단부는 제1-4 전극(EL1_4)과 중첩할 수 있다. 제6 발광 소자들(LD6)은, 평면 상에서 볼 때, 제2-3 및 제1-4 전극들(EL2_3, EL1_4) 각각과 중첩하고, 상기 제2-3 전극(EL2_3)과 상기 제1-4 전극(EL1_4) 사이의 이격 영역과 대응하도록 제1 절연층(INS1) 상에 정렬될 수 있다. 만일, 제2-3 전극(EL2_3)과 제1-4 전극(EL1_4)이 서로 중첩되는 중첩 영역을 포함하는 경우, 상기 제6 발광 소자들(LD6)은 상기 중첩 영역에 대응되도록 제1 절연층(INS1) 상에 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 전극(EL1)과 제2 전극(EL2)은 보호층(PSV)을 사이에 두고 서로 상이한 층에 제공되어 이격되게 배치될 수 있다.
상술한 바와 같이, 제1 전극(EL1)과 제2 전극(EL2)을 서로 상이한 층에 분리하여 배치하게 되면, 제1 전극(EL1)과 제2 전극(EL2) 사이의 공간적 제약으로 인해 발생할 수 있는 제1 전극(EL1)과 제2 전극(EL2) 사이의 쇼트 결함이 최소화될 수 있다.
도 26은 도 24의 화소에서 제2 전극을 다른 실시예에 따라 구현한 개략적인 평면도이다.
도 26에 도시된 화소(PXL)는 제2 전극(EL2)이 판(plate) 형상으로 확장되어 제공되는 점을 제외하고는 도 24 내지 도 25b의 화소와 실질적으로 동일하거나 유사한 구성을 가질 수 있다.
이에, 도 26의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다.
도 1 내지 도 4, 및 도 26을 참조하면, 제1 전극(EL1)과 제2 전극(EL2)은 상이한 폭으로 제공될 수 있다. 일 예로, 제2 전극(EL2)의 제1 방향(DR1)으로의 폭(w2)은 제1-1 내지 제1-4 전극들(EL1_1 ~ EL1_4) 각각의 제1 방향(DR1)으로의 폭(w1)보다 클 수 있다.
제2 전극(EL2)은 평면 상에서 볼 때 제1 전극(EL1)의 일부를 제외한 나머지 부분과 중첩하도록 제1 방향(DR1)으로 확장될 수 있다. 일 예로, 제2 전극(EL2)은 제1-2 및 제1-3 전극들(EL1_2, EL1_3)과 중첩되도록 제1 방향(DR1)으로 확장된 판(plate) 형상으로 제공될 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(EL2)의 형상은 해당 화소(PXL)의 화소 회로(PXC)에 포함된 구성들에 직접적 또는 간접적으로 전기적 영향을 미치지 않는 범위 내에서 다양한 형태로 변경될 수 있다. 또한, 상기 제2 전극(EL2)은 제1 및 제2 개구들(OP1, OP2)을 포함할 수 있다. 제1 개구(OP1)는 제1-2 전극(EL1_2)과 화소 회로(PXC)의 제1 구동 트랜지스터(T1)를 전기적으로 연결하는 제3 컨택 홀(CH3)이 위치한 영역에 대응될 수 있다. 제2 개구(OP2)는 제1-3 전극(EL1_3)과 상기 제1 구동 트랜지스터(T1)를 전기적으로 연결하는 제5 컨택 홀(CH5)이 위치한 영역에 대응될 수 있다.
상술한 바와 같이 제2 전극(EL2)이 판(plate) 형상으로 확장되어 제공되는 경우, 상기 제2 전극(EL2)은 화소 회로(PXC)에 포함된 구성들로부터 유도되는 전계를 차단하여 발광 소자들(LD)의 오정렬 및/또는 오동작을 방지하는 차폐 부재로 활용될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
SUB: 기판 PXL: 화소
PXA: 화소 영역 LD: 발광 소자
PCL: 화소 회로층 DPL: 표시 소자층
EMU: 발광 유닛 PSV: 보호층
EL1, EL2: 제1 및 제2 전극 BNK: 뱅크
ILD1 ~ ILD3: 제1 내지 제3 층간 절연층
INS1 ~ INS3: 제1 내지 제3 절연층
BNK1, BNK2: 제1 및 제2 뱅크 패턴
CNE1 ~ CNE3: 제1 내지 제3 컨택 전극

Claims (20)

  1. 기판;
    상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층을 포함한 화소 회로층; 및
    상기 화소 회로층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극, 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 서로 이격되며,
    평면 및 단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩하는, 화소.
  2. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 제1 방향으로 일정 간격 이격되는, 화소.
  3. 제1 항에 있어서,
    상기 제1 전극과 상기 제2 전극은 평면 상에서 볼 때 서로 중첩하는, 화소.
  4. 제3 항에 있어서,
    상기 제2 전극은 상기 제1 절연층을 사이에 두고 상기 제1 전극 상에 제공되는, 화소.
  5. 제4 항에 있어서,
    평면 및 단면 상에서 볼때, 상기 제1 전극의 제1 방향으로의 폭은 상기 제2 전극의 제1 방향으로의 폭보다 큰, 화소.
  6. 제5 항에 있어서,
    상기 제1 전극은 상기 화소 회로층과 상기 표시 소자층 사이에서 판(plate) 형상으로 제공되는, 화소.
  7. 제5 항에 있어서,
    상기 제1 전극은 불투명 도전 물질을 포함하고, 상기 제2 전극은 투명 도전 물질을 포함하는, 화소.
  8. 제5 항에 있어서,
    상기 제1 및 제2 전극들의 중첩 영역의 제1 방향으로의 폭은 상기 제1 전극의 제1 방향으로의 폭보다 작은, 화소.
  9. 제1 항에 있어서,
    상기 표시 소자층은,
    상기 제2 전극 상에 제공된 제2 절연층;
    상기 제1 전극과 상기 발광 소자들 각각을 전기적으로 연결하는 제1 컨택 전극; 및
    상기 제2 전극과 상기 발광 소자들 각각을 전기적으로 연결하는 제2 컨택 전극을 더 포함하고,
    상기 발광 소자들은 상기 제2 절연층 상에 제공되는, 화소.
  10. 제1 항에 있어서,
    상기 화소 회로층 상에 제공된 제3 전극을 더 포함하고,
    상기 제2 전극과 상기 제3 전극은 서로 동일한 층에 제공되며,
    상기 제2 및 제3 전극들 각각과 상기 제1 전극은 상기 제1 절연층을 사이에 두고 서로 이격되는, 화소.
  11. 제10 항에 있어서,
    상기 발광 소자들은,
    평면 및 단면 상에서 볼 때 상기 제1 및 제2 전극들과 중첩하며 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 제1 발광 소자들; 및
    평면 및 단면 상에서 볼 때 상기 제1 및 제3 전극들과 중첩하며 상기 제1 및 제3 전극들 각각에 전기적으로 연결된 제2 발광 소자들을 포함하는, 화소.
  12. 제10 항에 있어서,
    평면 상에서 볼 때, 제1 방향으로 상기 제2 전극, 상기 제1 전극, 및 상기 제3 전극의 순으로 배열되고,
    상기 제1 내지 제3 전극들 각각은 상기 제1 방향으로 인접한 전극과 이격되어 배치되는, 화소.
  13. 제10 항에 있어서,
    평면 상에서 볼 때, 상기 제1 전극은 상기 제2 및 제3 전극들 각각과 중첩하는, 화소.
  14. 제13 항에 있어서,
    평면 및 단면 상에서 볼 때, 상기 제1 전극의 상기 제1 방향으로의 폭은 상기 제2 및 제3 전극들 각각의 상기 제1 방향으로의 폭보다 큰, 화소.
  15. 제1 항에 있어서,
    상기 제1 전극은 상기 화소 회로층 상에서 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 제1-3 전극, 및 제1-4 전극을 포함하고,
    상기 제2 전극은 상기 기판 상에서 서로 이격되게 배치된 제2-1 전극, 제2-2 전극, 및 제2-3 전극을 포함하며,
    평면 및 단면 상에서 볼 때, 제1 방향으로 상기 제1-1 전극, 상기 제2-1 전극, 상기 제1-2 전극, 상기 제2-2 전극, 상기 제1-3 전극, 상기 제2-3 전극, 및 상기 제1-4 전극의 순으로 배열되고,
    평면 상에서 볼 때, 상기 제1 전극과 상기 제2 전극은 상기 제1 방향으로 이격되어 배치되는, 화소.
  16. 제15 항에 있어서,
    상기 발광 소자들은,
    평면 상에서 볼 때 상기 제1-1 전극과 상기 제2-1 전극 사이에 제공된 제1 발광 소자들;
    평면 상에서 볼 때 상기 제2-1 전극과 상기 제1-2 전극 사이에 배치된 제2 발광 소자들;
    평면 상에서 볼 때 상기 제1-2 전극과 상기 제2-2 전극 사이에 배치된 제3 발광 소자들;
    평면 상에서 볼 때 상기 제2-2 전극과 상기 제1-3 전극 사이에 배치된 제4 발광 소자들;
    평면 상에서 볼 때 상기 제1-3 전극과 상기 제2-3 전극 사이에 배치된 제5 발광 소자들; 및
    평면 상에서 볼 때 상기 제2-3 전극과 상기 제1-4 전극 사이에 배치된 제6 발광 소자들을 포함하는, 화소.
  17. 제1 항에 있어서,
    상기 제1 전극은 상기 화소 회로층 상에서 서로 이격되게 배치된 제1-1 전극, 제1-2 전극, 제1-3 전극, 및 제1-4 전극을 포함하고,
    상기 제2 전극은 상기 제1-1 전극, 상기 제1-2 전극, 상기 제1-3 전극, 및 상기 제1-4 전극 중 일부와 중첩하는 판(plate) 형상으로 제공되는, 화소.
  18. 기판;
    상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층, 상기 제1 절연층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극을 포함한 화소 회로층; 및
    상기 화소 회로층 상에 제공되며 상기 제1 및 제2 전극들 각각에 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 전기적으로 분리되며,
    단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩하는, 화소.
  19. 복수의 화소 영역들을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는,
    상기 기판 상에 제공된 적어도 하나의 트랜지스터 및 제1 전극, 상기 트랜지스터와 상기 제1 전극 상에 제공된 제1 절연층을 포함한 화소 회로층; 및
    상기 화소 회로층 상에 제공되며 상기 트랜지스터와 전기적으로 연결된 제2 전극, 상기 제1 및 제2 전극들 각각과 전기적으로 연결된 복수의 발광 소자들을 포함한 표시 소자층을 포함하고,
    상기 제1 전극과 상기 제2 전극은 서로 상이한 층에 제공되어 전기적으로 분리되며,
    평면 및 단면 상에서 볼 때, 상기 발광 소자들은 상기 제1 및 제2 전극들과 중첩하는, 표시 장치.
  20. 제19 항에 있어서,
    상기 제2 전극은 상기 제1 절연층을 사이에 두고 상기 제1 전극 상에 제공되는, 표시 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11785809B2 (en) 2020-09-10 2023-10-10 Samsung Display Co., Ltd. Display device
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102574603B1 (ko) * 2016-07-15 2023-09-07 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
US10026777B2 (en) 2016-12-19 2018-07-17 Samsung Display Co., Ltd. Light emitting device and manufacturing method of the light emitting device
KR102587215B1 (ko) * 2016-12-21 2023-10-12 삼성디스플레이 주식회사 발광 장치 및 이를 구비한 표시 장치
KR102685403B1 (ko) 2018-10-11 2024-07-18 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
KR20200045590A (ko) 2018-10-22 2020-05-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN113366658A (zh) * 2019-01-15 2021-09-07 三星显示有限公司 发光装置、包括其的显示装置和制造显示装置的方法
KR20210141828A (ko) 2020-05-13 2021-11-23 삼성디스플레이 주식회사 화소 및 이를 구비한 표시 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11785809B2 (en) 2020-09-10 2023-10-10 Samsung Display Co., Ltd. Display device
US12040319B2 (en) 2020-10-07 2024-07-16 Samsung Display Co., Ltd. Display device

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