KR20210132259A - 화소, 이를 구비한 표시 장치, 및 그의 제조 방법 - Google Patents

화소, 이를 구비한 표시 장치, 및 그의 제조 방법 Download PDF

Info

Publication number
KR20210132259A
KR20210132259A KR1020200049846A KR20200049846A KR20210132259A KR 20210132259 A KR20210132259 A KR 20210132259A KR 1020200049846 A KR1020200049846 A KR 1020200049846A KR 20200049846 A KR20200049846 A KR 20200049846A KR 20210132259 A KR20210132259 A KR 20210132259A
Authority
KR
South Korea
Prior art keywords
electrode
light emitting
contact
electrodes
area
Prior art date
Application number
KR1020200049846A
Other languages
English (en)
Inventor
임현덕
오원식
이원호
강종혁
조현민
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200049846A priority Critical patent/KR20210132259A/ko
Priority to US17/920,516 priority patent/US20230155067A1/en
Priority to CN202180030087.5A priority patent/CN115485845A/zh
Priority to PCT/KR2021/005050 priority patent/WO2021215833A1/ko
Publication of KR20210132259A publication Critical patent/KR20210132259A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/387—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape with a plurality of electrode regions in direct contact with the semiconductor body and being electrically interconnected by another electrode layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Abstract

화소는, 제1 방향을 따라 구획된 제1 및 제2 영역들; 상기 제1 영역에 제공되며, 상기 제1 방향과 다른 제2 방향으로 이격된 제1-1 및 제2-1 전극들; 상기 제2 영역에 제공되며 상기 제2 방향으로 이격된 제1-2 및 제2-2 전극들; 상기 제1-1 및 제2-1 전극들 사이 및 상기 제1-2 및 제2-2 전극들 사이에 배치된 복수의 발광 소자들; 상기 제1-1 및 제2-1 전극들, 상기 제1-2 및 상기 제2-2 전극들 상에 각각 제공된 컨택 전극; 상기 제1-1 및 제2-1 전극들, 상기 제1-2 및 상기 제2-2 전극들 각각과 상기 컨택 전극 사이에 제공되며 상기 제1-1 전극의 일부를 노출하는 제1 개구부를 포함한 절연층; 및 상기 제2-1 전극 상의 컨택 전극과 상기 제1-2 전극 상의 컨택 전극을 연결하는 제1 중간 전극을 포함할 수 있다.

Description

화소, 이를 구비한 표시 장치, 및 그의 제조 방법{PIXEL, DISPLAY DEVICE INCLUDING THE SAME, AND METHOD OF FABRICATING THE DISPLAY DEVICE}
본 발명은 화소, 이를 구비한 표시 장치, 및 그의 제조 방법에 관한 것이다.
발광 다이오드(Light Emitting Diode)는 열악한 환경 조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 다이오드를 다양한 표시 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
발광 다이오드를 조명 장치나 표시 장치 등에 적용하기 위해서는, 상기 발광 다이오드에 전원을 인가할 수 있는 전극의 연결이 필요하며, 활용 목적, 상기 전극이 차지하는 공간의 감소, 제조 방법, 또는 구동 방법 등과 연관되어 상기 발광 다이오드와 상기 전극의 배치 관계는 다양하게 연구되고 있다.
본 발명은, 연속하는 직렬 단들 사이에 중간 전극(또는 브릿지 전극)을 배치하여, 정렬 전극(또는 정렬 배선)의 수를 증가시키지 않고 다수의 직렬 단을 이루는 발광 유닛을 구비한 화소를 제공하는 데 목적이 있다.
또한, 본 발명은, 발광 소자들의 출광 효율을 향상시킬 수 있는 화소를 제공하는 데 목적이 있다.
또한, 본 발명은, 고해상도 구현이 용이한 표시 장치를 제공하는 데 목적이 있다.
추가적으로, 본 발명은 상술한 표시 장치를 제조하는 방법을 제공하는데 목적이 있다.
본 발명의 일 실시예에 따른 화소는, 제1 방향을 따라 구획된 제1 및 제2 영역들; 상기 제1 영역에 제공되며, 상기 제1 방향과 다른 제2 방향으로 이격된 제1-1 및 제2-1 전극들; 상기 제2 영역에 제공되며 상기 제2 방향으로 이격된 제1-2 및 제2-2 전극들; 상기 제1-1 및 제2-1 전극들 사이 및 상기 제1-2 및 제2-2 전극들 사이에 배치된 복수의 발광 소자들; 상기 제1-1 및 제2-1 전극들, 상기 제1-2 및 상기 제2-2 전극들 상에 각각 제공된 컨택 전극; 상기 제1-1 및 제2-1 전극들, 상기 제1-2 및 상기 제2-2 전극들 각각과 상기 컨택 전극 사이에 제공되며 상기 제1-1 전극의 일부를 노출하는 제1 개구부를 포함한 절연층; 및 상기 제2-1 전극 상의 컨택 전극과 상기 제1-2 전극 상의 컨택 전극을 연결하는 제1 중간 전극을 포함할 수 있다. 여기서, 상기 절연층은 상기 제2-1 전극 및 상기 제1-2 전극을 완전히 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 상기 제2-2 전극의 일부를 노출하는 제2 개구부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극은 상기 제1 개구부를 통해 상기 제1-1 전극 상의 컨택 전극과 직접 접촉하고, 상기 제2-2 전극은 상기 제2 개구부를 통해 상기 제2-2 전극 상의 컨택 전극과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2-1 전극은 상기 제2-1 전극 상의 컨택 전극과 전기적으로 절연될 수 있고, 상기 제1-2 전극은 상기 제1-2 전극 상의 컨택 전극과 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 중간 전극은, 상기 제1 영역과 상기 제2 영역 사이에 배치될 수 있다. 여기서, 상기 제1 중간 전극은 상기 제2-1 전극 상의 컨택 전극과 일체로 제공되거나 상기 제1-2 전극 상의 컨택 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극 상의 컨택 전극, 상기 제2-1 전극 상의 컨택 전극, 상기 제1-2 전극 상의 컨택 전극, 상기 제2-2 전극 상의 컨택 전극, 및 상기 중간 전극은 동일한 층에 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극과 상기 제1-2 전극은 상기 제1 방향을 따라 연장되며 상기 제1 영역과 상기 제2 영역 사이에서 서로 연결될 수 있다. 상기 제2-1 전극과 상기 제2-2 전극은 상기 제1 방향을 따라 연장되며 상기 제1 영역과 상기 제2 영역 사이에서 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극은 애노드 전극일 수 있고, 상기 제2-2 전극은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 상기 제1 영역에서 상기 제1-1 전극과 상기 제2-1 전극 사이에 배치된 복수의 제1 발광 소자들; 및 상기 제2 영역에서 상기 제1-2 전극과 상기 제2-2 전극 사이에 배치된 복수의 제2 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 소자들은 상기 제1-1 전극과 상기 제2-1 전극 사이에 병렬 연결된 제1 직렬 단을 이룰 수 있고, 상기 제2 발광 소자들은 상기 제1-2 전극과 상기 제2-2 전극 사이에 병렬 연결된 제2 직렬 단을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소는 상기 제1 방향으로, 상기 제2 영역의 하단에 위치한 제3 영역을 더 포함할 수 있다. 여기서, 상기 제3 영역은, 상기 제2 방향으로 이격된 제1-3 및 제2-3 전극들; 상기 제1-3 전극과 상기 제2-3 전극 사이에 제공된 복수의 제3 발광 소자들; 상기 제1-3 및 제2-3 전극들 상에 각각 제공된 컨택 전극; 상기 제1-3 및 제2-3 전극들 각각과 상기 컨택 전극 사이에 제공되며 상기 제2-3 전극의 일부를 노출하는 제2 개구부를 포함하는 상기 절연층; 및 상기 제2-2 전극 상의 컨택 전극과 상기 제1-3 전극 상의 컨택 전극을 연결하는 제2 중간 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 상기 제2-2 전극 및 상기 제1-3 전극을 완전히 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극은 상기 제1 개구부를 통해 상기 제1-1 전극 상의 컨택 전극과 직접 접촉할 수 있고, 상기 제2-3 전극은 상기 제2 개구부를 통해 상기 제2-3 전극 상의 컨택 전극과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 중간 전극은 상기 제2-2 전극 상의 컨택 전극과 일체로 제공되거나 상기 제1-3 전극 상의 컨택 전극과 일체로 제공될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 소자들은 상기 제1-1 전극과 상기 제2-1 전극 사이에 병렬 연결된 제1 직렬 단을 이룰 수 있고, 상기 제2 발광 소자들은 상기 제1-2 전극과 상기 제2-2 전극 사이에 병렬 연결된 제2 직렬 단을 이룰 수 있으며, 상기 제3 발광 소자들은 상기 제1-3 전극과 상기 제2-3 전극 사이에 병렬 연결된 제3 직렬 단을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극은 애노드 전극일 수 있고, 상기 제2-3 전극은 캐소드 전극일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 영역에서, 상기 제1-1 및 제2-1 전극들 중 하나의 전극은 원형 형상을 갖고 나머지 전극은 상기 하나의 전극의 주변을 둘러싸는 형상을 가질 수 있다. 또한, 상기 제2 영역에서, 상기 제1-2 및 제2-2 전극들 중 하나의 전극은 원형 형상을 갖고 나머지 전극은 상기 하나의 전극의 주변을 둘러싸는 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 기판 상에 제공된 복수의 화소들을 포함할 수 있다. 상기 화소들 각각은, 제1 방향을 따라 구획된 제1 및 제2 영역들; 상기 제1 영역에 제공되며, 상기 제1 방향과 다른 제2 방향으로 이격된 제1-1 및 제2-1 전극들; 상기 제2 영역에 제공되며, 상기 제2 방향으로 이격된 제1-2 및 제2-2 전극들; 상기 제1-1 및 제2-1 전극들 사이에 배치된 복수의 제1 발광 소자들; 상기 제1-2 및 제2-2 전극들 사이에 배치된 복수의 제2 발광 소자들; 상기 제1-1 전극 상에 제공된 제1 컨택 전극, 상기 제2-1 전극 상에 제공된 제2 컨택 전극, 상기 제1-2 전극 상에 제공된 제3 컨택 전극, 및 상기 제2-2 전극 상에 제공된 제4 컨택 전극; 상기 제1-1 전극과 상기 제1 컨택 전극 사이, 상기 제2-1 전극과 상기 제2 컨택 전극 사이, 상기 제1-2 전극과 상기 제3 컨택 전극 사이, 및 상기 제2-2 전극과 상기 제4 컨택 전극 사이에 각각 제공된 절연층; 및 상기 제2 컨택 전극과 상기 제3 컨택 전극을 연결하는 중간 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 절연층은 상기 제1-1 전극의 일부를 노출하는 제1 개구부 및 상기 제2-2 전극의 일부를 노출하는 제2 개구부를 포함할 수 있다. 여기서, 상기 절연층은 상기 제2-1 전극 및 상기 제1-2 전극을 완전히 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 전극은 애노드 전극일 수 있고, 상기 제2-2 전극은 캐소드 전극일 수 있다.
상술한 표시 장치는, 제1 방향을 따라 구획된 제1 및 제2 영역들을 갖는 화소 영역을 포함한 각각의 화소를 제공하는 단계를 포함하여 제조될 수 있다. 여기서, 상기 화소를 제공하는 단계는, 상기 제1 영역에 상기 제1 방향과 다른 제2 방향을 따라 이격된 제1-1 및 제2-1 전극들을 형성하고 상기 제2 영역에 상기 제2 방향을 따라 이격된 제1-2 및 제2-2 전극들을 형성하는 단계; 상기 제1-1 및 제2-1 전극들과 상기 제1-2 및 제2-2 전극들 상에 절연 물질층을 형성하는 단계; 상기 절연 물질층 상에 발광 소자들을 정렬하는 단계; 상기 절연 물질층의 일부를 제거하여 상기 제1-1 전극의 일부를 노출하는 제1 개구부와 상기 제2-2 전극의 일부를 노출하는 제2 개구부를 포함한 절연층을 형성하는 단계; 및 상기 제1-1 및 제2-1 전극들과 상기 제1-2 및 제2-2 전극들 상에 각각 컨택 전극을 형성하고, 상기 제2-1 전극 상의 컨택 전극과 상기 제1-2 전극 상의 컨택 전극을 연결하는 중간 전극을 형성하는 단계를 포함할 수 있다. 여기서, 상기 절연층은 상기 제2-1 전극과 상기 제1-2 전극을 완전히 커버할 수 있다. 또한, 상기 제2-1 전극은 상기 제2-1 전극 상의 컨택 전극과 전기적으로 절연될 수 있고, 상기 제1-2 전극은 상기 제1-2 전극 상의 컨택 전극과 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 따르면, 연속하는 두 직렬 단들 사이에 중간 전극을 배치하고, 선행 직렬 단의 제1 정렬 전극의 일 영역을 하나의 컨택 전극과 직접 연결하고, 후속 직렬 단의 제2 정렬 전극의 일 영역을 다른 컨택 전극과 직접 연결하며, 상기 제1 및 제2 정렬 전극들 각각의 나머지 영역들을 절연층으로 커버함으로써, 정렬 전극의 수를 증가시키지 않고 각 화소의 발광 유닛을 직/병렬 혼합 구조로 구성할 수 있다. 이에 따라, 출광 효율이 향상된 화소 및 이를 구비한 표시 장치가 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 고해상도 구현이 용이한 표시 장치가 제공될 수 있다.
이에 더하여, 본 발명의 일 실시예에 따르면, 상술한 표시 장치를 제조하는 방법이 제공될 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 1b는 도 1a의 발광 소자의 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2b는 도 2a의 발광 소자의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 3b는 도 3a의 발광 소자의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 4b는 도 4a의 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 6a 내지 도 6e는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 7a 및 도 7b는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도들이다.
도 8은 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이다.
도 9는 도 8의 제1 및 제2 전극들, 컨택 전극들, 발광 소자들, 및 개구부만을 도시한 평면도이다.
도 10은 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 11은 도 8의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 12는 도 11에 도시된 제1 뱅크 패턴을 다른 실시예에 따라 구현한 것으로, 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 13은 도 11에 도시된 제2 컨택 전극을 다른 실시예에 따라 구현한 것으로 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이다.
도 14는 도 8의 Ⅲ ~ Ⅲ'선에 따른 단면도이다.
도 15는 본 발명의 일 실시예에 따른 화소에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 8의 화소에 흐르는 구동 전류의 흐름을 나타낸다.
도 16a 내지 도 16g는 도 8에 도시된 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이다.
도 17a 내지 도 17h는 도 10에 도시된 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
도 18a 내지 도 18c는 본 발명의 다른 실시예에 따른 화소를 개략적으로 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도들이다.
도 19는 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 나태낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소(일 예로 '제 2 구성요소')에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 '제 3 구성요소')를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 '제 1 구성요소')가 다른 구성요소 (일 예로 '제 2 구성요소')에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 '제 3 구성요소')가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 1b는 도 1a의 발광 소자의 단면도이고, 도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 2b는 도 2a의 발광 소자의 단면도이고, 도 3a는 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 3b는 도 3a의 발광 소자의 단면도이고, 도 4a는 본 발명의 또 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 4b는 도 4a의 발광 소자의 단면도이다.
편의를 위해, 식각 방식으로 제조된 발광 소자를 도시한 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 설명한 후, 성장 방식으로 제조된 발광 소자를 도시한 도 4a 및 도 4b에 대해 설명한다. 본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 실시예들에 한정되지는 않는다.
우선, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 마이크로 스케일(micro scale) 또는 나노 스케일(nano scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(Light Emitting Diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 n형 GaN 반도체층일 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double Hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(Clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다. 활성층(12)의 제1 면과 제2 면은 발광 소자(LD)의 길이(L) 방향에서 서로 마주볼 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 p형 GaN 반도체일 수 있다. 제2 반도체층(13)은 도 1a 및 도 1b에 도시된 바와 같이, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 도 1a 및 도 1b에 도시된 바와 같이 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 도 1a 및 도 1b에서는 제1 반도체층(11)과 제2 반도체층(13)이 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(Tensile Strain Barrier Reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(Lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 도 2a 내지 도 3b에 도시된 바와 같이, 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(15, 이하 '제1 추가 전극' 이라 함)을 더 포함할 수 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 '제2 추가 전극'이라 함)을 더 포함할 수도 있다.
제1 추가 전극(15)과 제2 추가 전극은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니며 실시예에 따라 쇼트키(Schottky) 컨택 전극일 수 있다. 제1 추가 전극(15)과 제2 추가 전극은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 인듐 주석 산화물(ITO, indium tin oxide) 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
제1 추가 전극(15) 및 제2 추가 전극에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 추가 전극(15) 및 제2 추가 전극은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 추가 전극(15) 및 제2 추가 전극을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 추가 전극(15) 및 제2 추가 전극을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 추가 전극(15) 및 제2 추가 전극은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 반도체층(11) 및 제2 반도체층(13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 도 1a 및 도 1b에 도시된 바와 같이, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다. 설명의 편의를 위해, 도 1a에서는 절연막(14)의 일부를 삭제한 모습을 도시하였고, 실제 발광 소자(LD)에 포함된 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 상기 절연막(14)에 의해 둘러싸일 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 추가 전극(15)을 포함하는 경우, 절연막(14)은 도 2a 및 도 2b에 도시된 바와 같이 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 추가 전극(15) 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 도 3a 및 도 3b에 도시된 바와 같이 제2 반도체층(13) 상에 배치된 추가 전극(15)의 외주면을 전체적으로 둘러싸지 않거나 상기 추가 전극(15)의 외주면의 일부만을 둘러싸고 상기 추가 전극(15)의 외주면의 나머지를 둘러싸지 않을 수도 있다. 다만, 절연막(14)은 적어도 발광 소자(LD)의 양 단부를 노출하며, 일 예로, 제2 반도체층(13)의 일 단측에 배치된 추가 전극(15)과 더불어, 제1 반도체층(11)의 일 단부를 노출할 수 있다. 또한, 실시예에 따라, 발광 소자(LD)의 일 단부에 제1 추가 전극(15)이 배치되고, 상기 발광 소자(LD)의 타 단부에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 추가 전극(15)의 적어도 일 영역과 상기 제2 추가 전극의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연막(14)이 제공되지 않을 수도 있다.
본 발명의 일 실시예에 따르면, 절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 및 이산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 구동 전극들과 단락되는 것을 방지할 수 있다. 또한, 절연막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
다음으로, 도 4a 및 도 4b를 참조하여 성장 방식으로 제조된 발광 소자(LD)에 대해 설명한다.
성장 방식으로 제조된 발광 소자(LD)에 대해 설명함에 있어서, 상술한 일 실시예와 상이한 점을 중심으로 설명하며, 상기 성장 방식으로 제조된 발광 소자(LD)에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 유사 및/또는 동일한 구성 요소에 대해서는 동일한 번호를 부여한다.
도 4a 및 도 4b를 참조하면, 본 발명의 일 실시예에 따른 발광 소자(LD)는, 제1 반도체층(11) 및 제2 반도체층(13)과, 상기 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 실시예에 따라, 발광 소자(LD)는 발광 소자(LD)의 중앙(또는 가운데)에 위치한 제1 반도체층(11), 상기 제1 반도체층(11)의 적어도 일측을 둘러싸는 활성층(12), 상기 활성층(12)의 적어도 일측을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 구비하는 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 다각 뿔 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 육각 뿔 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 상기 발광 소자(LD)는 상기 길이(L) 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 가질 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 및 제2 반도체층들(11, 13) 중 하나의 반도체층의 일부가 노출되고, 상기 발광 소자(LD)의 타 단부(또는 상 단부)에서 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층의 일부가 노출될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에서 제1 반도체층(11)의 일부가 노출되고, 상기 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 일부가 노출될 수 있다. 이러한 경우, 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 제1 반도체층(11)의 일부가 상기 발광 소자(LD)를 구동하는 구동 전극들 중 하나의 구동 전극에 접촉되고 노출된 제2 반도체층(13)의 일부가 다른 구동 전극에 접촉될 수 있다.
실시예에 따라, 발광 소자(LD)가 추가 전극(15)을 포함하는 경우, 상기 발광 소자(LD)의 타 단부(또는 상 단부)에서 제2 반도체층(13)의 적어도 일측을 감싸는 추가 전극(15)의 일부가 노출될 수 있다. 이 경우, 발광 소자(LD)가 표시 장치의 광원으로 적용될 때 노출된 추가 전극(15)의 일부가 상기 다른 구동 전극에 접촉되어 상기 하나의 전극과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 중심(또는 가운데)에 위치할 수 있다. 발광 소자(LD)는 제1 반도체층(11)의 형상에 대응되는 형상으로 제공될 수 있다. 일 예로, 제1 반도체층(11)이 육각 뿔 형상을 갖는 경우, 발광 소자(LD) 및 발광 패턴(10)도 육각 뿔 형상을 가질 수 있다.
활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 구체적으로, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 양측 단부 중 하측에 배치된 타측 단부를 제외한 나머지 영역을 둘러싸는 형태로 제공 및/또는 형성될 수 있다.
제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)이 n형 반도체층을 포함하는 경우, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(15)을 포함할 수 있다. 추가 전극(15)은 제2 반도체층(13)에 전기적으로 연결되는 오믹(Ohmic) 컨택 전극이거나 쇼트키(Schottky) 컨택 전극일 수 있으나, 이에 한정되는 것은 아니다.
상술한 바와 같이, 발광 소자(LD)는 양 단부가 돌출된 형상을 갖는 육각 뿔 형태로 구성될 수 있으며, 그 중심에 제공된 제1 반도체층(11), 상기 제1 반도체층(11)을 둘러싸는 활성층(12), 상기 활성층(12)을 둘러싸는 제2 반도체층(13), 및 상기 제2 반도체층(13)을 둘러싸는 추가 전극(15)을 포함하는 코어-쉘 구조의 발광 패턴(10)으로 구현될 수 있다. 육각 뿔 형상을 갖는 발광 소자(LD)의 일 단부(또는 하단부)에는 제1 반도체층(11)이 배치되고, 상기 발광 소자(LD)의 타 단부(또는 상단부)에는 추가 전극(15)이 배치될 수 있다.
또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 투명한 절연 물질을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 및 도 4b에 도시된 발광 소자들 중 어느 하나의 발광 소자를 발광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 5에 있어서, 편의를 위하여 영상이 표시되는 표시 영역을 중심으로 표시 장치의 구조를 간략하게 도시하였다. 다만, 실시예에 따라서, 도시되지 않은 적어도 하나의 구동부(일 예로, 스캔 구동부 및 데이터 구동부 등) 및/또는 복수의 신호 배선들이 표시 장치에 더 배치될 수도 있다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(Passive Matrix type) 표시 장치와 액티브 매트릭스형(Active Matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
최근 해상도, 콘트라스트(contrast), 동작 속도의 관점에서 각 화소(PXL)마다 선택하여 점등하는 액티브 매트릭스형 표시 장치가 주류가 되고 있으나 본 발명이 이에 한정되는 것은 아니며 화소(PXL) 그룹별로 점등이 수행되는 패시브 매트릭스형 표시 장치 또한 발광 소자(LD)를 구동하기 위한 구성 요소들(일 예로, 제1 및 제2 전극 등)을 사용할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 장치의 중앙 영역에 배치되고, 비표시 영역(NDA)은 상기 표시 영역(DA)을 둘러싸도록 표시 장치의 가장 자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지 않으며, 이들의 위치는 변경될 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 설명의 편의를 위해, 도 5에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 배치될 수 있다.
표시 영역(DA)은 다양한 형상을 가질 수 있다. 예를 들어, 표시 영역(DA)은 직선으로 이루어진 변을 포함하는 닫힌 형태의 다각형으로 제공될 수 있다. 또한, 표시 영역(DA)은 곡선으로 이루어진 변을 포함하는 원 형상 및/또는 타원 형상으로 제공될 수 있다. 이에 더하여, 표시 영역(DA)은 직선과 곡선으로 이루어진 변을 포함하는 반원, 반타원 등 다양한 형상으로 제공될 수도 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다.
비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 마이크로 스케일 또는 나노 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 예를 들면, 각각의 화소(PXL)는 도 1a 내지 도 4b에 도시된 발광 소자(LD), 일 예로, 각각 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 초소형의 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
본 발명의 일 실시예에 있어서, 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않으며, 일 예로 각각의 화소(PXL)에서 방출되는 광의 색상은 다양하게 변경될 수 있다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
구동부는 스캔 라인을 통해 화소들(PXL)에 스캔 신호를 제공하는 스캔 구동부, 발광 제어 라인을 통해 화소들(PXL)에 발광 제어 신호를 제공하는 발광 구동부, 및 데이터 라인을 통해 화소들(PXL)에 데이터 신호를 제공하는 데이터 구동부, 및 타이밍 제어부를 포함할 수 있다. 타이밍 제어부는 스캔 구동부, 발광 구동부, 및 데이터 구동부를 제어할 수 있다.
도 6a 내지 도 6e는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 6a 내지 도 6e는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 6a 내지 도 6e에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다. 실시예에 따라, 도 6a 내지 도 6e에 도시된 각각의 화소(PXL)는 도 5의 표시 장치에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 1a 내지 도 4b, 도 5, 도 6a 내지 도 6e를 참조하면, 하나의 화소(PXL, 이하 '화소'라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(144)를 선택적으로 더 포함할 수 있다.
실시예에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(144) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
본 발명의 일 실시예에 있어서, 발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(144)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(144)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
한편, 도 6a 내지 도 6e에 있어서, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원(VDD, VSS)의 사이에서 동일한 방향으로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원을 더 포함할 수 있다. 일 예로, 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에는, 도 6d 및 도 6e에 도시된 바와 같이, 적어도 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(144)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(144)는 도 6a 및 도 6b에 도시된 바와 같이 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(144)의 구조가 도 6a 및 도 6b에 도시된 실시예에 한정되지는 않는다.
우선, 도 6a를 참조하면, 화소 회로(144)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2; 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(Low) 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1; 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 6a 및 도 6b 각각에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(144)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(144)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(144)는 제1 트랜지스터(T1)의 문턱전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 6a에서는 화소 회로(144)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(144)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
다음으로, 도 1a 내지 도 4b, 도 5, 및 도 6b를 참조하면, 본 발명의 일 실시예에 따르면 제1 및 제2 트랜지스터들(T1, T2)은 N타입의 트랜지스터로 구현될 수 있다. 도 6b에 도시된 화소 회로(144)는 트랜지스터 타입 변경으로 인한 일부 구성 요소들의 접속 위치 변경을 제외하고는 그 구성이나 동작이 도 6a의 화소 회로(144)와 유사하다. 따라서, 이에 대한 설명은 간략히 하기로 한다.
본 발명의 일 실시예에 있어서, 도 6b에 도시된 화소 회로(144)는 N타입의 트랜지스터로 이루어진 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 및 제2 트랜지스터들(T1, T2)이 N타입의 트랜지스터로 이루어진 경우, 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하는 스토리지 커패시터(Cst)의 안정화를 위해 발광 유닛(EMU)은 제1 구동 전원(VDD)과 화소 회로(144) 사이에 접속될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 도 6b에 도시된 발광 유닛(EMU)은 화소 회로(144)와 제2 구동 전원(VSS) 사이에 접속될 수도 있다. 본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 6a 및 도 6b에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 6c 및 도 6d에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 6c 및 도 6d에 도시된 바와 같이, 화소(PXL)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 예를 들어, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)는 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(144)는 제1 및 제2 구동 전원(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(144)는 초기화 전원(Vint)에도 연결될 수 있다.
화소 회로(144)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 일 단자, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 다른 단자, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(LD)들의 일 단부에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여, 발광 소자(LD)들을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 화소(PXL)에 연결된 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 주사 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 소스 전극에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부와 초기화 전원 라인 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 스캔 라인들 중 어느 하나, 일 예로 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 6c 및 도 6d에서는 화소 회로(144)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)의 구성은 도 6a 내지 도 6d에 도시된 실시예에 한정되지 않는다. 일 예로, 화소 회로(144)는 도 6e에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(144)는, 도 6e에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행 및 j번째 열에 배치된 화소(PXL)의 화소 회로(144)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 회로(144)는 도 6a 및 도 6b에 도시된 제1 및 제2 트랜지스터들(T1, T2)외에 제3 트랜지스터(T3)를 더 포함할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj)의 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 일 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 단자는, j번째 센싱 라인(SENj)에 접속될 수 있다. 한편, j번째 센싱 라인(SENj)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 j번째 데이터 라인(Dj)에 접속될 수도 있다.
실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속된다. 한편, i번째 제어 라인(CLi)이 생략되는 경우 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이(High) 레벨)의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, j번째 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 j번째 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 j번째 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6e에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 6e에서는 발광 유닛(EMU)이 화소 회로(144)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(144)의 사이에 접속될 수도 있다.
또한, 도 6a 내지 도 6e에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다. 이에 대해서는 도 7a 및 도 7b를 참고하여 후술하기로 한다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6e에 도시된 실시예들에 한정되지는 않으며, 해당 화소는 다양한 구조를 가질 수 있다. 또한, 본 발명의 다른 실시예에서, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(144)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, 각각 스캔 라인(Si-1, Si, Si+1), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 7a 및 도 7b는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다른 실시예에 따라 나타낸 회로도들이다.
도 7a 및 도 7b에서는, 각 화소(PXL)의 발광 유닛(EMU)이 서로 연속적으로 연결된 복수의 직렬 단들을 포함하도록 구성될 수 있다. 도 7a 및 도 7b의 실시예들을 설명함에 있어, 중복된 설명을 피하기 위하여 도 6a 내지 도 6e의 실시예들과 유사 또는 동일한 구성, 일 예로, 화소 회로(144)에 대한 상세한 설명은 생략하기로 한다.
우선, 도 7a를 참조하면, 발광 유닛(EMU)은 서로 직렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 일 예로, 발광 유닛(EMU)은, 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 순방향으로 직렬 연결되어 유효 광원을 구성하는 제1 발광 소자(LD1), 제2 발광 소자(LD2), 제3 발광 소자(LD3), 및 제4 발광 소자(LD4)를 포함할 수 있다. 이하의 실시예에서는, 제1 내지 제4 발광 소자들(LD1 ~ LD4) 중 적어도 하나의 발광 소자를 임의로 지칭하거나 상기 제1 내지 제4 발광 소자들(LD1 ~ LD4)을 포괄적으로 지칭할 때에는 발광 소자(LD) 또는 발광 소자들(LD)이라고 한다.
제1 발광 소자(LD1)의 일 단부(일 예로, 제2 반도체층)는 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되고, 상기 제1 발광 소자(LD1)의 타 단부(일 예로, 제1 반도체층)는 제1 및 제2 직렬 단들의 사이에 연결되는 제1 중간 전극(CTE1)을 통해 제2 발광 소자(LD2)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제2 발광 소자(LD2)의 일 단부는 제1 중간 전극(CTE1)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제2 및 제3 직렬 단들의 사이에 연결된 제2 중간 전극(CTE2)을 통해 제3 발광 소자(LD3)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제3 발광 소자(LD3)의 일 단부는 제2 중간 전극(CTE2)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제3 및 제4 직렬 단들의 사이에 연결된 제3 중간 전극(CTE3)을 통해 제4 발광 소자(LD4)의 일 단부(일 예로, 제2 반도체층)에 연결될 수 있다.
제4 발광 소자(LD4)의 일 단부는 제3 중간 전극(CTE3)에 연결되고, 그의 타 단부(일 예로, 제1 반도체층)는 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결될 수 있다.
상술한 바와 같이, 제1 내지 제4 발광 소자들(LD1 ~ LD4)은, 화소(PXL)의 발광 유닛(EMU)의 제1 및 제2 전극들(EL1, EL2)의 사이에 직렬 연결될 수 있다.
발광 소자들(LD)을 직렬 연결한 구조의 발광 유닛(EMU)의 경우, 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 제1 및 제2 전극들(EL1, EL2)의 사이에 인가되는 전압은 증가하고, 상기 발광 유닛(EMU)에 흐르는 구동 전류의 크기는 감소할 수 있다. 따라서, 각각의 화소(PXL)의 발광 유닛(EMU)을 직렬 구조로 구성할 경우, 표시 장치의 소비 전력이 저감될 수 있다.
실시예에 따라, 적어도 하나의 직렬 단은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 형태로 제공될 수도 있다. 이러한 경우, 각 화소(PXL)의 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수 있다. 예를 들어, 발광 유닛(EMU)은 도 7b에 도시된 바와 같이, 구성될 수도 있다.
다음으로, 도 7b를 참조하면, 화소(PXL)의 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 순차적으로 연결된 복수의 직렬 단들을 포함할 수 있다. 그리고, 각각의 직렬 단은 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들 사이에 순방향으로 연결된 하나 이상의 발광 소자(LD)를 포함할 수 있다. 일 예로, 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 순방향으로, 일 예로, 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 발광 유닛(EMU)에 포함된 전극 쌍을 이루는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 중 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 일 예로, 제1 직렬 단(SET1)은 화소 회로(144)를 경유하여 제1 구동 전원(VDD)에 연결되는 제1 전극(EL1)과, 제2 구동 전원(VSS)에 연결되는 제1 중간 전극(CTE1)과, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 복수의 제1 발광 소자들(LD1)을 포함할 수 있다. 각각의 제1 발광 소자(LD1)의 일 단부(일 예로, p형 반도체층)는 제1 직렬 단(SET1)의 제1 전극(EL1)에 전기적으로 연결되고, 그의 타 단부(일 예로, n형 반도체층)는 제1 직렬 단(SET1)의 제1 중간 전극(CTE1)에 전기적으로 연결된다. 제1 발광 소자들(LD1)은 제1 직렬 단(SET1)의 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에 병렬 연결되며, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다. 실시예에 따라, 제1 직렬 단(SET1)에는 적어도 하나의 역방향 발광 소자(도 6d 및 도 6e의 LDr 참고)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제1 발광 소자들(LD1)과 함께 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에 병렬로 연결되되, 상기 제1 발광 소자들(LD1)과 반대 방향으로 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 전극(EL1)과 제1 중간 전극(CTE1)의 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
제2 직렬 단(SET2)은 발광 유닛(EMU)에 포함된 전극 쌍을 이루는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 중 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 일 예로, 제2 직렬 단(SET2)은 화소 회로(144) 및 제1 직렬 단(SET1)을 경유하여 제1 구동 전원(VDD)에 연결되는 제2 중간 전극(CTE2), 제2 구동 전원(VSS)에 연결되는 제2 전극(EL2), 및 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 복수의 제2 발광 소자들(LD2)을 포함할 수 있다. 각각의 제2 발광 소자(LD2)의 일 단부(일 예로, p형 반도체층)는 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)에 전기적으로 연결되고, 그의 타 단부(일 예로, n형 반도체층)는 상기 제2 직렬 단(SET2)의 제2 전극(EL2)에 전기적으로 연결된다. 제2 발광 소자들(LD2)은 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에 병렬 연결되며, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2)을 통해 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향(일 예로, 순방향)으로 연결될 수 있다. 실시예에 따라, 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에는, 적어도 하나의 역방향 발광 소자(LDr)가 더 연결되어 있을 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 제2 발광 소자들(LD2)과 함께 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에 병렬로 연결되되, 상기 제2 발광 소자들(LD2)과는 반대 방향으로 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2)의 사이에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 상기 제1 직렬 단(SET1)과 상기 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 상술한 바와 같이, 제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)이 일체로 제공되는 경우 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역들일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 상기 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은, 상기 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛(EMU)에 비하여 상기 발광 유닛(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다. 또한, 발광 소자들(LD)을 모두 직렬로만 연결할 경우에는 직렬 연결된 발광 소자들(LD) 중 적어도 하나가 순방향으로 완전히 연결되지 않을 때(또는 역방향 발광 소자(LDr)를 포함할 때) 화소(PXL) 내에서 구동 전류가 흐를 수 있는 경로가 차단되면서 암점 결함을 유발할 수 있다. 반면, 발광 소자들(LD)을 직/병렬 혼합 구조로 연결할 경우 각각의 직렬 단의 내부에서 일부 발광 소자(LD)가 순방향으로 연결되지 않거나(또는 역방향 발광 소자(LDr)를 포함하거나) 일부 발광 소자(LD)에 결함이 발생하더라도 해당 직렬 단의 다른 발광 소자(LD)를 통해 구동 전류가 흐를 수 있게 된다. 이에 따라, 화소(PXL)의 결함을 방지 또는 저감할 수 있다.
도 8은 도 5에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도이고, 도 9는 도 8의 제1 및 제2 전극들, 컨택 전극들, 발광 소자들, 및 개구부만을 도시한 평면도이고, 도 10은 도 8의 Ⅰ ~ Ⅰ'선에 따른 단면도이고, 도 11은 도 8의 Ⅱ ~ Ⅱ'선에 따른 단면도이고, 도 12는 도 11에 도시된 제1 뱅크 패턴을 다른 실시예에 따라 구현한 것으로 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이고, 도 13은 도 11에 도시된 제2 컨택 전극을 다른 실시예에 따라 구현한 것으로 도 8의 Ⅱ ~ Ⅱ'선에 대응되는 단면도이고, 도 14는 도 8의 Ⅲ ~ Ⅲ'선에 따른 단면도이며, 도 15는 본 발명의 일 실시예에 따른 화소에 흐르는 구동 전류를 나타내는 평면도로서 일 예로 도 8의 화소에 흐르는 구동 전류의 흐름을 나타낸다.
도 8에 도시된 화소는, 도 6a 내지 도 6e, 도 7a 및 도 7b 각각에 도시된 화소 중 어느 하나일 수 있다. 일 예로, 도 8에 도시된 화소는 도 7b에 도시된 화소일 수 있다.
도 8에 있어서, 편의를 위하여 발광 소자들에 연결되는 트랜지스터 및 상기 트랜지스터에 연결되는 일부 신호 라인들의 도시를 생략하였다.
도 8 내지 도 15에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)의 구조를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일한 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
이에 더하여, 본 발명의 일 실시예에 있어서 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서는 설명의 편의를 위해 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 도 15를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 연성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다. 기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 화소(PXL)가 배치되는 적어도 하나의 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프 형태로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 다양한 배열 형태로 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다.
각각의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)은 광이 방출되는 발광 영역 및 상기 발광 영역에 인접한(또는 상기 발광 영역의 주변을 둘러싸는) 주변 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
기판(SUB) 상에는 화소들(PXL)과 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 각각의 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 일 예로, 각각의 화소(PXL)에 스캔 신호를 전달하는 i번째 스캔 라인(Si), 각각의 화소(PXL)에 데이터 신호를 전달하는 j번째 데이터 라인(Dj), 각각의 화소(PXL)에 구동 전원을 전달하는 전원 라인(PL1, PL2)을 포함할 수 있다. 실시예에 따라, 배선부는 도 6c 및 도 6d에 도시된 바와 같이 각각의 화소(PXL)에 발광 제어 신호를 전달하는 발광 제어 라인(Ei)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 배선부는 도 6e에 도시된 바와 같이 각각의 화소(PXL)에 연결된 j번째 센싱 라인(SENj) 및 i번째 제어 라인(CLi)을 더 포함할 수도 있다.
각각의 화소(PXL)는 기판(SUB) 상에 제공되며 화소 회로(144)를 포함한 화소 회로층(PCL) 및 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 발광 소자들(LD)은 각각의 화소(PXL)의 화소 영역(PXA)에 위치할 수 있다.
편의를 위하여, 화소 회로층(PCL)을 우선적으로 설명한 후, 표시 소자층(DPL)에 대해 설명한다.
화소 회로층(PCL)은 버퍼층(BFL), 버퍼층(BFL) 상에 제공된 화소 회로(144), 및 상기 화소 회로(144) 상에 제공된 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(144)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(144)는 적어도 하나 이상의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(Tsw)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(144)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 구동 트랜지스터(Tdr)는 도 6a 내지 도 7b를 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있고, 스위칭 트랜지스터(Tsw)는 도 6a 내지 도 7b를 참고하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(Poly Silicon), 아몰퍼스 실리콘(Amorphous Silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연층(GI)을 사이에 두고 반도체 패턴(SCL) 상에 제공 및/또는 형성될 수 있다. 일 예로, 게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI) 상에 제공되어 트랜지스터 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(SE)와 제2 단자(DE) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(SE)는 반도체 패턴(SCL)의 제1 및 제2 접촉 영역들 중 하나의 접촉 영역에 접촉하고, 제2 단자(DE)는 반도체 패턴(SCL)의 제1 및 제2 접촉 영역들 중 나머지 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(SE, DE) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 게이트 전극(GE) 상에 제공 및/또는 형성되며, 무기 재료를 포함한 무기 절연막으로 구성될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연층(ILD1)은 단일막 또는 다중막으로 이루어질 수 있다. 실시예에 따라, 제1 층간 절연층(ILD1)은 유기 재료를 포함한 유기 절연막일 수도 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 및 제2 단자들(SE, DE)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 단자(SE)는 대응하는 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제2 단자(DE)는 대응하는 반도체 패턴(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 접촉 영역일 수 있다. 이러한 경우, 구동 트랜지스터(Tdr)의 제2 단자(DE)는 브릿지 전극(bridge electrode) 등을 포함한 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로(144)에 포함된 트랜지스터들(T)은 LTPS(저온폴리실리콘) 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 트랜지스터들(T)은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
실시예에 따라, 화소 회로층(PCL)에 포함된 트랜지스터(T)는 상술한 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw) 외에 상기 구동 트랜지스터(Tdr)의 문턱 전압을 보상하기 위한 트랜지스터, 발광 소자들(LD) 각각의 발광 시간을 제어하는 트랜지스터 등과 같은 추가 트랜지스터들을 더 포함할 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 게이트 전극(GE)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 다른 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 이에 따라, 제1 전원 라인(PL1)으로 인가된 제1 구동 전원(VDD)이 상부 전극(UE)으로 전달될 수 있다.
스토리지 커패시터(Cst) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 스토리지 커패시터(Cst)를 커버할 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 6a 내지 도 7b를 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 구동 전압 배선(DVL, PL2)에는 제2 구동 전원(VSS)이 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL, PL2)과 상이한 층에 제공될 수 있다. 본 발명의 일 실시예에서는, 구동 전압 배선(DVL, PL2)이 구동 트랜지스터(Tdr)의 제1 및 제2 단자들(SE, DE)과 동일한 층에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL, PL2)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL, PL2)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL, PL2)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제2 전극(EL2)과 전기적으로 연결될 수 있다. 제1 전원 라인(PL1)과 구동 전압 배선(DVL, PL2)은 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)을 정렬하기 위해 제1 및 제2 전극들(EL1, EL2) 각각으로 정렬 신호(또는 정렬 전압)를 전달할 수 있다. 또한, 제1 전원 라인(PL1)과 구동 전압 배선(DVL, PL2) 각각은 발광 소자들(LD)의 정렬 이후에 대응하는 구동 전원을 각각의 화소(PXL)로 전달하여 상기 발광 소자들(LD)을 구동할 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL, PL2) 각각은 전도성 물질을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 티타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 티타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL, PL2) 각각은 티타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
상술한 실시예에서는, 구동 전압 배선(DVL, PL2)이 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL, PL2)은 기판(SUB) 상에 제공된 절연층들 중 어느 하나의 절연층, 일 예로, 제1 층간 절연층(ILD1) 상에 제공 및/또는 형성될 수도 있다.
트랜지스터(T) 및 구동 전압 배선(DVL, PL2) 상에 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 일 영역을 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL, PL2)의 일 영역을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에는 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNK1, BNK2), 제1 및 제2 전극들(EL1, EL2), 발광 소자들(LD), 컨택 전극(CNE)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 중간 전극(CTE), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
제1 뱅크 패턴(BNK1)은 화소들(PXL) 각각의 화소 영역(PXA)에서 광이 방출되는 발광 영역에 위치할 수 있다. 제1 뱅크 패턴(BNK1)은 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 및 제2 전극들(EL1, EL2) 각각의 표면 프로파일(또는 형상)을 변경하기 위해 상기 제1 및 제2 전극들(EL1, EL2) 각각을 지지하는 지지 부재일 수 있다.
제1 뱅크 패턴(BNK1)은 해당 화소(PXL)의 발광 영역에서 보호층(PSV)과 대응하는 전극 사이에 제공 및/또는 형성될 수 있다. 일 예로, 제1 뱅크 패턴(BNK1)은 보호층(PSV)과 제1 전극(EL1) 사이 및 보호층(PSV)과 제2 전극(EL2) 사이에 각각 제공 및/또는 형성될 수 있다.
제1 뱅크 패턴(BNK1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 제1 뱅크 패턴(BNK1)의 재료가 상술한 실시예들에 한정되는 것은 아니며, 실시예에 따라, 제1 뱅크 패턴(BNK1)은 전도성 물질을 포함할 수도 있다.
제1 뱅크 패턴(BNK1)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부를 향할수록 좁아지는 사다리꼴 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)은, 도 12에 도시된 바와 같이, 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 제1 뱅크 패턴(BNK1)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 제1 방향(DR1)으로 인접한 제1 뱅크 패턴들(BNK1)은 보호층(PSV) 상의 동일 면 상에 배치될 수 있으며, 제3 방향(DR3)으로 서로 동일한 높이(또는 두께)를 가질 수 있다.
제1 뱅크 패턴(BNK1)은 평면 상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 뱅크 패턴(BNK1)의 형상은 다양하게 변경될 수 있다.
제2 뱅크 패턴(BNK2)은 각 화소(PXL)의 화소 영역(PXA)의 주변 영역의 적어도 일측을 둘러쌀 수 있다. 주변 영역은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
제2 뱅크 패턴(BNK2)은 각각의 화소(PXL)와 그에 인접한 화소(PXL) 각각의 화소 영역(PXA, 또는 발광 영역)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 제2 뱅크 패턴(BNK2)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 제2 뱅크 패턴(BNK2)은 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 각각의 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 제2 뱅크 패턴(BNK2) 상에는 반사 물질층이 형성될 수도 있다.
제2 뱅크 패턴(BNK2)은 제1 뱅크 패턴(BNK1)과 상이한 층에 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 뱅크 패턴(BNK2)은 제1 뱅크 패턴(BNK1)과 동일한 층에 제공 및/또는 형성될 수도 있다. 본 발명의 일 실시예에 있어서, 제2 뱅크 패턴(BNK2)은 제1 뱅크 패턴(BNK1)과 상이한 층에 형성되고 제1 절연층(INS1) 상에 위치할 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 화소들(PXL) 각각의 화소 영역(PXA)에 제공되며, 일 방향, 일 예로 제2 방향(DR2)으로 연장될 수 있다. 제1 및 제2 전극들(EL1, EL2)은 동일한 면 상에 제공되며 제1 방향(DR1)으로 이격되게 배치될 수 있다. 제1 방향(DR1)을 따라 제1 전극(EL1) 및 제2 전극(EL2)의 순으로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 그 반대의 경우, 일 예로, 제1 방향(DR1)을 따라 제2 전극(EL2) 및 제1 전극(EL1)의 순으로 배열될 수도 있다.
제1 전극(EL1)은 보호층(PSV)을 관통하는 제1 컨택 홀(CH1)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있다. 제2 전극(EL2)은 보호층(PSV)을 관통하는 제2 컨택 홀(CH2)을 통해 해당 화소(PXL)의 화소 회로층(PCL)에 포함된 일부 구성, 일 예로, 구동 전압 배선(DVL, PL2)과 전기적으로 연결될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 제1 뱅크 패턴(BNK1) 상에 제공 및/또는 형성되어 제1 뱅크 패턴(BNK1)의 형상에 대응하는 표면 프로파일을 가질 수 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2) 각각은 제3 방향(DR3)으로 제1 뱅크 패턴(BNK1)에 대응된 돌출 부분과 보호층(PSV)의 일면(일 예로, 상부 면)에 대응되는 평탄 부분을 포함할 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 일정한 반사율을 갖는 도전성 재료(또는 물질)로 이루어질 수 있다. 도전성 재료(또는 물질)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료로는, 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide)), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide)과 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 제1 및 제2 전극들(EL1, EL2) 각각이 투명 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 제1 및 제2 전극들(EL1, EL2) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 및 제2 전극들(EL1, EL2) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 전극들(EL1, EL2) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 및 제2 전극들(EL1, EL2) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
상술한 바와 같이, 제1 및 제2 전극들(EL1, EL2) 각각은 그 하부에 배치된 제1 뱅크 패턴(BNK1)의 형상에 대응되는 표면 프로파일을 가지므로, 발광 소자들(LD) 각각에서 방출된 광이 상기 제1 및 제2 전극들(EL1, EL2) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 결국, 발광 소자들(LD) 각각에서 방출된 광의 효율이 더욱 향상될 수 있다.
제1 뱅크 패턴(BNK1), 제1 및 제2 전극들(EL1, EL2) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)과 제2 전극(EL2)은 정렬 신호(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다. 일 예로, 제1 전극(EL1)은 제1 전원 라인(PL1)으로부터 제1 정렬 신호(또는 제1 정렬 전압)를 전달받아 제1 정렬 전극(또는 제1 정렬 배선)으로 기능할 수 있고, 제2 전극(EL2)은 구동 전압 배선(DVL, PL2)으로부터 제2 정렬 신호(또는 제2 정렬 전압)를 전달받아 제2 정렬 전극(또는 제2 정렬 배선)으로 기능할 수 있다. 여기서, 제1 및 제2 정렬 신호들(또는 정렬 전압들)은, 제1 및 제2 전극들(EL1, EL2)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 가지는 신호들일 수 있다. 제1 및 제2 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가되면, 제1 전극(EL1)과 제2 전극(EL2) 사이에 전계가 형성될 수 있다. 상기 전계에 의해 발광 소자들(LD)이 각각의 화소(PXL)의 화소 영역(PXA)에 정렬 및/또는 제공될 수 있다. 발광 소자들(LD)을 화소들(PXL) 각각의 화소 영역(PXA)에 정렬하는 단계에서 제1 및 제2 전극들(EL1, EL2) 각각에 인가되는 정렬 신호(또는 정렬 전압)를 제어하거나 자기장을 형성함으로써 상기 화소 영역(PXA)에 공급되는 발광 소자들(LD)이 상대적으로 편향되게 정렬되도록 제어할 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PXL)의 화소 영역(PXA)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 순차적으로 제공된 제1 영역(A1)과 제2 영역(A2)으로 구분될 수 있다. 제1 영역(A1)은 평면 상에서 볼 때 제2 방향(DR2)을 따라 상기 화소 영역(PXA)에서 상측에 위치한 영역일 수 있고, 제2 영역(A2)은 상기 제2 방향(DR2)을 따라 상기 화소 영역(PXA)에서 하측에 위치한 영역일 수 있다.
이 경우, 제1 및 제2 전극들(EL1, EL2) 각각은 제1 및 제2 영역(A1, A2)의 위치에 따라 2개의 영역으로 구분될 수 있다. 일 예로, 제1 영역(A1)에 위치한 제1 전극(EL1)의 일 영역은 제1-1 전극(EL1_1)일 수 있고, 제2 영역(A2)에 위치한 제1 전극(EL1)의 다른 영역은 제1-2 전극(EL1_2)일 수 있다. 또한, 제1 영역(A1)에 위치한 제2 전극(EL2)의 일 영역은 제2-1 전극(EL2_1)일 수 있고, 제2 영역(A2)에 위치한 제2 전극(EL2)의 다른 영역은 제2-2 전극(EL2_2)일 수 있다.
제1-1 전극(EL1_1)과 제1-2 전극(EL1_2)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에서 서로 연결되어 제1 전극(EL1)을 구성할 수 있다. 제2-1 전극(EL2_1)과 제2-2 전극(EL2_2)은 제1 영역(A1)과 제2 영역(A2) 사이의 영역에서 서로 연결되어 제1 전극(EL1)을 구성할 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 영역(A2)에서, 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이의 제1 방향(DR1)으로의 간격은 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이의 제1 방향(DR1)으로의 간격과 동일할 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이의 제1 방향(DR1)으로의 간격은 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이의 제1 방향(DR1)으로의 간격과 상이할 수도 있다.
제1 영역(A1)에 위치한 제1-1 전극(EL1_1)은 화소 회로층(PCL)의 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고, 제2 영역(A2)에 위치한 제2-2 전극(EL2_2)은 화소 회로층(PCL)의 구동 전압 배선(DVL, PL2)과 전기적으로 연결될 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제1 직렬 단(SET1)을 구성할 수 있다. 제2 영역(A2)에서, 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)과 함께 제2 직렬 단(SET2)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 각 화소(PXL)의 화소 영역(PXA)에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 해당 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제1-1 전극(EL1_1)은 각각의 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있고, 제2 직렬 단(SET2)에 포함된 제2-2 전극(EL2_2)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후, 각각의 화소(PXL)를 개별적으로(또는 독립적으로) 구동하기 위하여 제2 방향(DR2)으로 인접한 화소들(PXL) 사이에 위치한 제1 전극(EL1)의 일부가 제거될 수 있다.
상술한 실시예에 있어서, 발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의, 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 소자일 수 있다. 일 예로, 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 소자이거나 성장 방식으로 제조된 초소형의 발광 소자일 수 있다.
각각의 화소(PXL)의 화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
도 8, 도 9, 및 도 15에서는, 제1 및 제2 전극들(EL1, EL2)의 사이에 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)과 평행한 발광 소자들(LD)을 배치하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 적어도 하나는, 제1 및 제2 전극들(EL1, EL2)의 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게 배치될 수도 있다. 또한, 실시예에 따라, 인접한 제1 및 제2 전극들(EL1, EL2)의 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(LDr)가 더 배치될 수도 있다. 또한, 다른 실시예에 따라, 제1 및 제2 전극들(EL1, EL2)의 사이에 상기 제1 및 제2 전극들(EL1, EL2)에 연결되지 않는 적어도 하나의 불량 발광 소자, 일 예로, 비유효 광원이 더 배치될 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이(L) 방향이 제1 방향(DR1)에 평행하도록 제1 및 제2 전극들(EL1, EL2) 사이에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)가 인가되면, 인접한 두 개의 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
발광 소자들(LD) 각각의 일 단부는 제1 및 제2 전극들(EL1, EL2) 중 하나의 전극에 직접적으로 연결되거나, 대응하는 컨택 전극(CNE)을 통해 상기 하나의 전극에 연결될 수 있다. 또한, 발광 소자들(LD) 각각의 타 단부는 제1 및 제2 전극들(EL1, EL2) 중 나머지 전극에 직접적으로 연결되거나, 대응하는 컨택 전극(CNE)을 통해 상기 나머지 전극에 연결될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자들(LD1)과 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 영역(A1)에서 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 전극 사이에 배치될 수있다. 제1 발광 소자들(LD1)은 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 동일한 방향으로 제공될 수 있다. 일 예로, 제1 발광 소자들(LD1) 각각의 일 단부(일 예로, p형 반도체층)는 제1-1 전극(EL1_1)에 연결되고, 그의 타 단부(일 예로, n형 반도체층)는 제2-1 전극(EL2_1) 상의 컨택 전극(CNE)에 연결될 수 있다. 각각의 화소(PXL)의 제1 영역(A1)에서, 제1-1 전극(EL1_1), 상기 제1-1 전극(EL1_1) 상에 위치한 컨택 전극(CNE), 제2-1 전극(EL2_1), 상기 제2-1 전극(EL2_1) 상에 위치한 컨택 전극(CNE)은 그 사이에 동일한 방향으로(또는 병렬) 연결된 제1 발광 소자들(LD1)과 함께 제1 직렬 단(SET1)을 구성할 수 있다.
제2 발광 소자들(LD2)은 제2 영역(A2)에서 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 배치될 수 있다. 제2 발광 소자들(LD2)은 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 동일한 방향으로 제공될 수 있다. 일 예로, 제2 발광 소자들(LD2) 각각의 일 단부(일 예로, p형 반도체층)는 제1-2 전극(EL1_2) 상의 컨택 전극(CNE)에 연결되고, 그의 타 단부(일 예로, n형 반도체층)는 제2-2 전극(EL2_2)에 연결될 수 있다. 각각의 화소(PXL)의 제2 영역(A2)에서, 제1-2 전극(EL1_2), 상기 제1-2 전극(EL1_2) 상에 위치한 컨택 전극(CNE), 제2-2 전극(EL2_2), 및 상기 제2-2 전극(EL2_2) 상에 위치한 컨택 전극(CNE)은 그 사이에 동일한 방향으로(또는 병렬) 연결된 제2 발광 소자들(LD2)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 각각의 화소(PXL)의 화소 영역(PXA)에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 해당 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
상술한 발광 소자들(LD)은, 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 제1 및 제2 전극들(EL1, EL2) 사이에 제공된 발광 소자들(LD) 각각의 하부에 위치할 수 있다. 제1 절연층(INS1)은 발광 소자들(LD) 각각과 보호층(PSV) 사이의 공간을 메워 상기 발광 소자들(LD)을 안정적으로 지지하고, 상기 보호층(PSV)으로부터 발광 소자들(LD)의 이탈을 방지할 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 유리한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 알루미늄 산화물(AlOx) 등과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 유리한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은 제1 및 제2 전극들(EL1, EL2) 각각의 일 영역을 노출하는 개구부(OPN)를 포함할 수 있다. 제1 절연층(INS1)은 상기 일 영역을 제외한 나머지 영역을 커버할 수 있다.
개구부(OPN)는 제1 개구부(OPN1)와 제2 개구부(OPN2)를 포함할 수 있다. 제1 개구부(OPN1)는 제1 영역(A1)에서 제1-1 전극(EL1_1)의 일 영역에 대응되며 상기 제1-1 전극(EL1_1)의 일 영역을 노출할 수 있다. 제2 개구부(OPN2)는 제2 영역(A2)에서 제2-2 전극(EL2_2)의 일 영역에 대응되며 상기 제2-2 전극(EL2_2)의 일 영역을 노출할 수 있다. 본 발명의 일 실시예에 있어서, 제1 개구부(OPN1)는 해당 화소(PXL)의 발광 유닛(EMU)의 애노드 전극인 제1-1 전극(EL1_1)의 일 영역을 외부로 노출하고, 제2 개구부(OPN2)는 상기 발광 유닛(EMU)의 캐소드 전극인 제2-2 전극(EL2_2)의 일 영역을 외부로 노출할 수 있다.
제1-1 전극(EL1_1)은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 상기 제1-1 전극(EL1_1) 상에 배치되는 컨택 전극(CNE)과 직접 접촉할 수 있고, 제2-2 전극(EL2_2)은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 상기 제2-2 전극(EL_2) 상에 배치되는 컨택 전극(CNE)과 직접 접촉할 수 있다.
본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 제1 영역(A1)에서 제2-1 전극(EL2_1) 상에 제공되어, 상기 제2-1 전극(EL2_1)을 커버할 수 있다. 제2-1 전극(EL2_1)은 제1 절연층(INS1)에 의해 완전히 커버되어 상기 제2-1 전극(EL2_1) 상에 배치된 컨택 전극(CNE)과 전기적으로 절연될 수 있다. 또한, 제1 절연층(INS1)은 제2 영역(A2)에서 제1-2 전극(EL1_2) 상에 제공되어 상기 제1-2 전극(EL1_2)을 커버할 수 있다. 제1-2 전극(EL1_2)은 제1 절연층(INS1)에 의해 완전히 커버되어 상기 제1-2 전극(EL1_2) 상에 배치된 컨택 전극(CNE)과 전기적으로 절연될 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 각각 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다. 제2 절연층(INS2)은 화소들(PXL) 각각의 화소 영역(PXA)에서 독립된 절연 패턴으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 화소들(PXL) 각각의 화소 영역(PXA)에 정렬된(또는 배치된) 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 본 발명의 일 실시예에 있어서, 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 절연층(INS2)은 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 유기 재료를 포함한 유기 절연막을 포함할 수도 있다.
화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연막(INS2)을 형성하는 과정에서 상기 제2 절연막(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데 유리한 유기 절연막으로 구성될 수 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성하여 발광 소자들(LD) 각각의 활성층(12)이 외부의 도전성 물질과 접촉되지 않게 할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 표면(또는 외주면)의 일부 만을 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제1 및 제2 전극들(EL1, EL2) 상에 컨택 전극(CNE)이 제공 및/또는 형성될 수 있다. 컨택 전극(CNE)은 제1 및 제2 전극들(EL1, EL2) 각각과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
컨택 전극(CNE)은 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)을 포함할 수 있다.
제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 제공 및/또는 형성될 수 있다. 제1-1 전극(EL1_1)의 일 영역이 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 노출되므로, 제1 컨택 전극(CNE1)은 상기 제1 개구부(OPN1)에 의해 상기 제1-1 전극(EL1_1)의 일 영역과 직접 접촉하여 상기 제1-1 전극(EL1_1)과 연결될 수 있다. 실시예에 따라, 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 노출된 제1-1 전극(EL1_1)의 일 영역 상에 캡핑층(미도시)이 배치된 경우, 제1 컨택 전극(CNE1)은 상기 캡핑층 상에 배치되어 상기 캡핑층을 통해 상기 제1-1 전극(EL1_1)과 연결될 수 있다. 여기서, 캡핑층은 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1-1 전극(EL1_1)을 보호하고 상기 제1-1 전극(EL1_1)과 그 하부에 배치된 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑층은 발광 소자들(LD) 각각에서 방출되어 제1-1 전극(EL1_1)에 의해 표시 장치의 화상 표시 방향으로 반사된 광의 손실을 최소화하기 위해 인듐 아연 산화물(IZO, indium zinc oxide) 등과 같은 투명 도전 물질을 포함할 수 있다.
제1 컨택 전극(CNE1)은 화소들(PXL) 각각의 화소 영역(PXA)의 제1 영역(A1)에 위치할 수 있다. 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부(일 예로, p형 반도체층) 상에 직접 제공되어 상기 일 단부와 중첩하며 상기 제1 발광 소자들(LD1) 각각의 일 단부와 연결될 수 있다. 제1 컨택 전극(CNE1)이 제1-1 전극(EL1_1)과 직접 접촉함에 따라(또는 직접 연결됨에 따라) 제1-1 전극(EL1_1)으로 인가된 구동 트랜지스터(Tdr)의 신호가 제1 컨택 전극(CNE1)으로 전달될 수 있다. 제1 컨택 전극(CNE1)으로 전달된 신호는 제1 발광 소자들(LD1) 각각의 일 단부에 인가될 수 있다.
제2 컨택 전극(CNE2)은 제2-1 전극(EL2_1) 상에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)을 사이에 두고 제2-1 전극(EL2_1) 상에 제공 및/또는 형성될 수 있다. 상술한 바와 같이, 제2-1 전극(EL2_1)이 제1 절연층(INS1)에 의해 완전히 커버됨에 따라 제2 컨택 전극(CNE2)은 제2-1 전극(EL2_1)과 전기적으로 절연될 수 있다. 실시예에 따라, 제2-1 전극(EL2_1) 상에 캡핑층에 배치되는 경우, 상기 제1 절연층(INS1)은 상기 캡핑층 상에 배치되어 상기 캡핑층과 상기 제2-1 전극(EL2_1)을 완전히 커버할 수 있다. 이 경우, 제1 절연층(INS1)에 의해 제2 컨택 전극(CNE2)은 제2-1 전극(EL2_1) 및 캡핑층과 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 있어서, 제2 컨택 전극(CNE2)은 해당 화소(PXL)의 화소 영역(PXA)의 제1영역(A1)에 위치할 수 있다. 제2 컨택 전극(CNE2)은 제1 발광 소자들(LD1) 각각의 타 단부(일 예로, n형 반도체층) 상에 직접 제공되어 상기 타 단부와 중첩하며 상기 제1 발광 소자들(LD1) 각각의 타 단부와 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은, 제1 발광 소자들(LD1) 각각으로부터 방출되어 제1-1 및 제2-1 전극들(EL1_1, EL2_1)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질(또는 재료)로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 인듐 주석 산화물(ITO, indium tin oxide), 인듐 아연 산화물(IZO, indium zinc oxide), 아연 산화물(ZnO, zinc oxide), 인듐 주석 아연 산화물(ITZO, indium tin zinc oxide) 등을 비롯한 다양한 투명 도전성 물질 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 재료는 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질로 구성될 수도 있다. 불투명 도전성 물질로는, 예를 들어, 티타늄(Ti), 알루미늄(Al), 은(Ag) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)은 서로 동일한 층에 제공되고 동일 공정을 통해 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 및 제2 컨택 전극들(CNE1, CNE2)은 서로 상이한 층에 제공되고 상이한 공정을 통해 형성될 수 있다. 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)이 상이한 층에 제공되고 상이한 공정을 통해 형성되는 경우, 도 13에 도시된 바와 같이 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이에 보조 절연층(AUINS)이 제공 및/또는 형성될 수 있다. 보조 절연층(AUINS)은 제1 컨택 전극(CNE1) 상에 제공되어 상기 제1 컨택 전극(CNE1)을 커버할 수 있다. 이때, 보조 절연층(AUINS)은 제1 및 제2 절연층들(INS1, INS2)과 동일한 물질을 포함하거나, 제1 및 제2 절연층들(INS1, INS2)의 구성 물질로 예시된 물질에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 보조 절연층(AUINS)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막으로 구성될 수 있다. 상술한 바와 같이, 제1 컨택 전극(CNE1) 상에 보조 절연층(AUINS)이 배치되는 경우, 제2 컨택 전극(CNE2)은 보조 절연층(AUINS) 상에 제공될 수 있다.
제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 상에 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제3 컨택 전극(CNE3)은 제1 절연층(INS1)을 사이에 두고 제1-2 전극(EL1_2) 상에 제공 및/또는 형성될 수 있다. 상술한 바와 같이, 제1-2 전극(EL1_2)이 제1 절연층(INS1)에 의해 완전히 커버됨에 따라 제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2)과 전기적으로 절연될 수 있다. 실시예에 따라, 제1-2 전극(EL1_2) 상에 캡핑층이 배치되는 경우, 제1 절연층(INS1)은 상기 캡핑층 상에 배치되어 상기 캡핑층과 상기 제1-2 전극(EL1_2)을 완전히 커버할 수 있다. 이 경우, 제1 절연층(INS1)에 의해 제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 및 캡핑층과 전기적으로 절연될 수 있다.
본 발명의 일 실시예에 있어서, 제3 컨택 전극(CNE3)은 해당 화소(PXL)의 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 제3 컨택 전극(CNE3)은 제2 발광 소자들(LD2) 각각의 일 단부(일 예로, p형 반도체층) 상에 직접 제공되어 상기 일 단부와 중첩하며 상기 제2 발광 소자들(LD2) 각각의 일 단부와 연결될 수 있다.
제4 컨택 전극(CNE4)은 제2-2 전극(EL2_2) 상에 제공 및/또는 형성될 수 있다. 제2-2 전극(EL2_2)의 일 영역이 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 노출되므로, 제4 컨택 전극(CNE4)은 상기 제2 개구부(OPN2)에 의해 상기 제2-2 전극(EL2_2)의 일 영역과 직접 접촉하여 상기 제2-2 전극(EL2_2)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 따라, 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 제2-2 전극(EL2_2)의 일 영역 상에 캡핑층이 배치된 경우, 제4 컨택 전극(CNE4)은 상기 캡핑층 상에 배치되어 상기 캡핑층을 통해 상기 제2-2 전극(EL2_2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제4 컨택 전극(CNE4)은 화소들(PXL) 각각의 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 제4 컨택 전극(CNE4)은 제2 발광 소자들(LD2)의 각각의 타 단부(일 예로, n형 반도체층) 상에 직접 제공되어 상기 타 단부와 중첩하며 상기 제2 발광 소자들(LD2)의 각각의 타 단부와 연결될 수 있다. 제4 컨택 전극(CNE4)이 제2-2 전극(EL2_2)과 직접 접촉함에 따라(또는 직접 연결됨에 따라) 제2-2 전극(EL2_2)으로 인가된 제2 구동 전원(VSS)이 제4 컨택 전극(CNE4)으로 전달될 수 있다. 제4 컨택 전극(CNE4)으로 전달된 제2 구동 전원(VSS)은 제2 발광 소자들(LD2) 각각의 타 단부에 인가될 수 있다.
제3 및 제4 컨택 전극들(CNE3, CNE4)은, 제2 발광 소자들(LD2) 각각으로부터 방출되어 제1-2 및 제2-2 전극들(EL1_2, EL2_2)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질(또는 재료)로 구성될 수 있다. 본 발명의 일 실시예에 있어서, 제3 및 제4 컨택 전극들(CNE3, CNE4)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 물질을 포함하며 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일 공정을 통해 형성될 수 있다.
평면 상에서 볼 때, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4) 각각은 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4) 각각의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
화소들(PXL) 각각의 화소 영역(PXA)에서, 제1 영역(A1)에 위치한 제1 컨택 전극(CNE1)과 제2 영역(A2)에 위치한 제3 컨택 전극(CNE3)은 제2 방향(DR2)으로 일정 간격 이격되게 배치될 수 있다. 일 예로, 제1 컨택 전극(CNE1)과 제3 컨택 전극(CNE3)은 제2 방향(DR2)을 따라 동일한 열에 위치하며 서로 이격되게 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)과 제3 컨택 전극(CNE3)은 서로 이격되어 전기적으로 절연된 상태를 유지하면서 화소들(PXL) 각각의 화소 영역(PXA)에 위치한 구성들의 밀집도에 따른 공간적 제약을 고려할 수 있는 범위 내에서 서로 상이한 열에 위치할 수도 있다.
화소들(PXL) 각각의 화소 영역(PXA)에서, 제1 영역(A1)에 위치한 제2 컨택 전극(CNE2)과 제2 영역(A2)에 위치한 제4 컨택 전극(CNE4)은 제2 방향(DR2)으로 일정 간격 이격되게 배치될 수 있다. 일 예로, 제2 컨택 전극(CNE2)과 제4 컨택 전극(CNE4)은 제2 방향(DR2)을 따라 동일한 열에 위치하며 서로 이격되게 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 제2 컨택 전극(CNE2)과 제4 컨택 전극(CNE4)은 서로 상이한 열에 위치할 수도 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 발광 소자들(LD1), 제1-1 및 제2-1 전극(EL1_1, EL2_1)과 함께 제1 직렬 단(SET1)을 구성할 수 있다. 제3 및 제4 컨택 전극들(CNE3, CNE4)은 제2 발광 소자들(LD2), 제1-2 및 제2-2 전극들(EL1_2, EL2_2)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
한편, 제1 직렬 단(SET1)에 배치된 제2 컨택 전극(CNE2)은 중간 전극(CTE)에 의해 제2 직렬 단(SET)에 배치된 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있다. 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2) 사이에 위치하며, 제1 직렬 단(SET1)의 제2 컨택 전극(CNE2)과 제2 직렬 단(SET2)의 제3 컨택 전극(CNE3)에 각각 연결될 수 있다.
본 발명의 일 실시예에 있어서, 중간 전극(CTE)은 제1 절연층(INS1)의 제1 및 제2 개구부들(OPN1, OPN2)과 중첩되지 않도록 제1 영역(A1)과 제2 영역(A2) 사이에 걸쳐 제공될 수 있다. 특히, 중간 전극(CTE)은 제1 절연층(INS1)에 의해 대응하는 전극과 전기적으로 절연된 컨택 전극(CNE)에 전기적 및/또는 물리적으로 연결될 수 있다. 일 예로, 중간 전극(CTE)은 제1 절연층(INS1)에 의해 커버된 제2-1 전극(EL2_1) 상의 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 중간 전극(CTE)은 제1 절연층(INS1)에 의해 커버된 제1-2 전극(EL1_2) 상의 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있다.
중간 전극(CTE)은, 평면 상에서 볼 때, 제1 직렬 단(SET1)이 위치한 제1 영역(A1)과 제2 직렬 단(SET2)이 위치한 제2 영역(A2)에 걸쳐 제공되며, 제1 및 제2 전극들(EL1, EL2) 각각의 일부와 중첩할 수 있다. 중간 전극(CTE)은 소정의 신호(또는 전압)가 외부로부터 직접적으로 전달되지 않는 전극일 수 있다.
중간 전극(CTE)의 일 단은 제1 영역(A1)에서 제2 컨택 전극(CNE2)과 연결되고, 그의 타 단은 제2 영역(A2)에서 제3 컨택 전극(CNE3)과 연결될 수 있다. 이에 따라, 중간 전극(CTE)은 제1 영역(A1)의 제2 컨택 전극(CNE2)과 제2 영역(A2)의 제3 컨택 전극(CNE3)을 연결하는 브릿지 전극(또는 연결 전극)으로 기능할 수 있다. 즉, 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 브릿지 전극(또는 연결 전극)일 수 있다.
중간 전극(CTE)은 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)과 동일한 층에 제공되고, 동일한 물질을 포함하며, 동일 공정을 통해 형성될 수 있다. 본 발명의 일 실시예에 있어서, 중간 전극(CTE)은 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)과 일체로 형성될 수 있다. 중간 전극(CTE)이 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)과 일체로 제공되는 경우, 상기 중간 전극(CTE)은 상기 제2 컨택 전극(CNE2)의 일 영역 및/또는 상기 제3 컨택 전극(CNE3)의 일 영역으로 간주될 수 있다.
상술한 바와 같이, 중간 전극(CTE), 제2 컨택 전극(CNE2), 및 제3 컨택 전극(CNE3)은 일체로 형성되어 전기적 및/또는 물리적으로 서로 연결될 수 있다. 이로 인해, 화소들(PXL) 각각의 제1 직렬 단(SET1)과 제2 직렬 단(SET2)은 서로 전기적 및/또는 물리적으로 연결될 수 있다.
중간 전극(CTE)은 제1 영역(A1)과 제2 영역(A2)에 걸쳐 제공되어 적어도 한 회 이상 절곡된 바(Bar) 형상을 가질 수 있다. 중간 전극(CTE)의 형상이 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 중간 전극(CTE)은 연속하는 두 개의 직렬 단을 안정적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수도 있다.
제1 내지 제4 컨택 전극들(CNE1 ~ CNE4), 중간 전극(CTE) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단하는 봉지층일 수 있다.
도 15에 도시된 바와 같이, 각각의 화소(PXL)에 포함된 화소 회로층(PCL)의 구동 트랜지스터(Tdr)에 의해 제1 전원 라인(PL1)으로부터 구동 전압 배선(DVL, PL2)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 각각의 화소(PXL)의 발광 유닛(EMU)으로 유입될 수 있다.
일 예로, 제1 컨택 홀(CH1)을 통해 구동 전류가 제1-1 전극(EL1_1)으로 공급되고, 상기 구동 전류는 상기 제1-1 전극(EL1_1)과 직접 접촉하는(또는 연결되는) 제1 컨택 전극(CNE1)을 통해 제1 발광 소자들(LD1)을 경유하여 제2 컨택 전극(CNE2)으로 흐르게 된다. 이에 따라, 제1 직렬 단(SET1)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 이때, 제2 컨택 전극(CNE2)은 제1 절연층(INS1)에 의해 그 하부에 위치한 제2-1 전극(EL2_1)과 전기적으로 절연될 수 있다.
제2 컨택 전극(CNE2)에 흐르는 구동 전류는, 중간 전극(CTE)을 경유하여 제3 컨택 전극(CNE3)으로 흐르게 된다. 제3 컨택 전극(CNE3)으로 흐르는 구동 전류는 제2 발광 소자들(LD3)을 경유하여 제4 컨택 전극(CNE4)으로 흐르게 된다. 제4 컨택 전극(CNE4)으로 흐르는 구동 전류는 상기 제4 컨택 전극(CNE4)과 직접 접촉하는(또는 연결되는) 제2-2 전극(EL2_2)으로 흐르게 된다. 이에 따라, 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다. 이때, 제3 컨택 전극(CNE3)은 제1 절연층(INS1)에 의해 그 하부에 위치한 제1-2 전극(EL1_2)과 전기적으로 절연될 수 있다.
상술한 방식으로, 각각의 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자들(LD1) 및 제2 직렬 단(SET2)의 제2 발광 소자들(LD2)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
본 발명의 일 실시예에 있어서, 화소들(PXL) 각각의 화소 영역(PXA) 내에 발광 소자들(LD)을 정렬한 이후, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4) 각각은 제1 직렬 단(SET1)의 제1-1 전극(EL1_1)과 제2 직렬 단(SET2)의 제2-2 전극(EL2_2)과 함께 발광 소자들(LD)을 구동하기 위한 구동 전극으로 기능할 수 있다.
본 발명의 일 실시예에 있어서, 제1 직렬 단(SET1)의 제2 컨택 전극(CNE2)과 제2 직렬 단(SET2)의 제3 컨택 전극(CNE3)을 형성하는 단계에서, 상기 제1 직렬 단(SET1)의 제1 발광 소자들(LD1)과 상기 제2 직렬 단(SET2)의 제2 발광 소자들(LD2)을 직렬 연결하기 위한 중간 전극(CTE)이 동시에 형성될 수 있다. 이에 따라, 각각의 화소(PXL) 및 이를 포함한 표시 장치의 제조 공정이 단순해져 제품 수율이 향상될 수 있다.
상술한 일 실시예에 따르면, 화소들(PXL) 각각의 화소 영역(PXA)을 일 방향, 일 예로, 제2 방향(DR2)을 따라 제1 영역(A1)과 제2 영역(A2)으로 구획하고, 제1 영역(A1)과 제2 영역(A2) 사이에 중간 전극(CTE)을 배치하여 상기 화소 영역(PXA)에서 연속하는 두 개의 직렬 단들을 연결한다. 연속하는 두 직렬 단 각각에 포함된 발광 소자들(LD)은 하나의 중간 전극(CTE)을 통해 전기적으로 서로 연결될 수 있다. 일 예로, 제1 직렬 단(SET1)에 포함된 제1 발광 소자들(LD1)과 제2 직렬 단(SET2)에 포함된 제2 발광 소자들(LD2)은 중간 전극(CTE)을 통해 전기적으로 서로 연결될 수 있다. 이러한 방식으로, 화소들(PXL) 각각의 화소 영역(PXA)에 정렬된 발광 소자들(LD)을 직/병렬 혼합 구조로 연결하여 각각의 화소(PXL)의 발광 유닛(EMU)이 구성될 수 있다. 이에 따라, 정렬 전극(또는 정렬 배선)의 수를 증가시키지 않고 각 화소(PXL)의 발광 유닛(EMU)을 직/병렬 혼합 구조로 구성할 수 있다. 이 경우, 상기 각 화소(PXL) 내에서 정렬 전극(또는 정렬 배선)의 수를 증가시키지 않으면서도(또는 정렬 전극이 차지하는 면적을 최소화하면서도) 상기 발광 유닛(EMU)을 적어도 둘 이상의 직렬 단을 포함한 직/병렬 혼합 구조로 구성하는 것이 가능해져 고해상도(High resolution) 및 고정세(fine pitch)의 표시 장치를 용이하게 구현할 수 있다.
고해상도 및 고정세 구현을 위한 표시 장치에서는 각 화소(PXL)의 크기(또는 면적)가 줄어들어 상기 각 화소(PXL)에 포함된 구성들 간의 공간적 제약, 일 예로, 상기 각 화소(PXL)에 포함된 전극들의 CD(critical dimension, '전극들 각각의 선폭 또는 전극들 간의 간극의 폭') 제약으로 인하여 정렬 전극(또는 정렬 배선)의 개수 증가를 통한 다수의 직렬 단들의 연결이 어려울 수 있다.
이에, 본 발명에서는, 연속하는 제1 및 제2 직렬 단들(SET1, SET2) 사이에 중간 전극(CTE)을 배치하고 제1 직렬 단(SET1)의 제1-1 전극(EL1_1)을 제1 컨택 전극(CNE1)과 직접 연결하고 제2 직렬 단(SET2)의 제2-2 전극(EL2_2)을 제4 컨택 전극(CNE4)과 직접 연결하며, 제1 직렬 단(SET1)의 제2-1 전극(EL2_1)과 제2 직렬 단(SET2)의 제1-2 전극(EL1_2)을 제1 절연층(INS1)으로 커버함으로써, 정렬 전극(또는 정렬 배선)의 수를 증가시키지 않고도 각 화소(PXL)의 발광 유닛(EMU)을 직/병렬 혼합 구조로 구성할 수 있다.
상술한 실시예에 따르면, 직/병렬 혼합 구조의 발광 유닛(EMU)을 구성함으로써, 각각의 화소(PXL)가 안정적으로 구동되어 표시 장치의 표시 패널에 흐르는 구동 전류를 낮춰 소비 전력 효율이 개선될 수 있다.
추가적으로, 상술한 실시예에 따르면, 제1 전극(EL1_1)의 일 영역, 일 예로, 제1-2 전극(EL1_2)과 제2 전극(EL2)의 일 영역, 일 예로, 제2-1 전극(EL2_1) 각각은 제1 절연층(INS1)에 의해 커버되므로, 외부로부터 유입되는 정전기에 의해 영향을 받지 않을 수 있다.
도 16a 내지 도 16g는 도 8에 도시된 화소의 제조 방법을 순차적으로 도시한 개략적인 평면도들이며, 도 17a 내지 도 17h는 도 10에 도시된 화소의 제조 방법을 순차적으로 도시한 개략적인 단면도들이다.
이하에서는, 도 16a 내지 도 16g 및 도 17a 내지 도 17h를 결부하여 도 8 및 도 10에 도시된 본 발명의 일 실시예에 따른 화소를 제조 방법에 따라 순차적으로 설명한다. 도 16a 내지 도 16g 및 도 17a 내지 도 17h에 있어서, 중복된 설명을 피하기 위해 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1a 내지 도 5, 도 7b, 도 8 내지 도 16a, 및 도 17a를 참조하면, 기판(SUB) 상에 화소 회로층(PCL)을 형성한다.
화소 회로층(PCL)은 버퍼층(BFL), 트랜지스터들(T), 스토리지 커패시터(Cst), 제1 전원 라인(PL1), 구동 전압 배선(DVL, PL2), 및 보호층(PSV)을 포함할 수 있다. 보호층(PSV)은 구동 트랜지스터(Tdr)의 일 영역을 노출하는 제1 컨택 홀(CH1) 및 구동 전압 배선(DVL, PL2)의 일 영역을 노출하는 제2 컨택 홀(CH1)을 포함할 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 16b, 도 17a, 및 도 17b를 참조하면, 보호층(PSV) 상에 제1 뱅크 패턴(BNK1)을 형성한다. 보호층(PSV) 상에서 제1 뱅크 패턴(BNK1)은 제1 방향(DR1)으로 인접한 제1 뱅크 패턴(BNK1)과 일정 간격 이격될 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 16c, 도 17a 내지 도 17c를 참조하면, 제1 뱅크 패턴(BNK1) 상에 반사율이 높은 도전성 재료(또는 물질)를 포함한 제1 및 제2 전극들(EL1, EL2)을 형성한다.
제1 전극(EL1)은 각각의 화소(PXL)의 화소 영역(PXA)의 제1 영역(A1)에 위치한 제1-1 전극(EL1_1)과 상기 화소 영역(PXA)의 제2 영역(A2)에 위치한 제1-2 전극(EL1_2)으로 구분될 수 있다. 제2 전극(EL2)은 상기 제1 영역(A1)에 위치한 제2-1 전극(EL2_1)과 상기 제2 영역(A2)에 위치한 제2-2 전극(EL2_2)으로 구분될 수 있다. 제1 전극(EL1)은 제1 컨택 홀(CH1)을 통해 구동 트랜지스터(Tdr)와 전기적 및/또는 물리적으로 연결될 수 있다. 제2 전극(EL2)은 제2 컨택 홀(CH2)을 통해 구동 전압 배선(DVL, PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 및 제2 전극들(EL1, EL2) 각각은 제2 방향(DR2)을 따라 연장될 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 16d, 도 17a 내지 도 17d를 참조하면, 제1 및 제2 전극들(EL1, EL2)을 포함한 보호층(PSV) 상에 절연 물질층(INSM)을 형성한다. 절연 물질층(INSM)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
연속하여, 각각의 화소(PXL)의 화소 영역(PXA)에 제2 뱅크 패턴(BNK2)을 형성한다. 제2 뱅크 패턴(BNK2)은 절연 물질층(INSM) 상에 형성될 수 있다. 제2 뱅크 패턴(BNK2)은 각각의 화소(PXL)와 그에 인접한 화소들(PXL) 사이의 화소 영역(PXA, 또는 발광 영역)을 정의(또는 구획)하는 화소 정의막일 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 16e, 도 17a 내지 도 17e를 참조하면, 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 제1 방향(DR1)으로 인접한 제1 및 제2 전극들(EL1, EL2) 사이에 전계를 형성한다.
이어, 제1 및 제2 전극들(EL1, EL2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 화소들(PXL) 각각의 화소 영역(PXA)에 투입한다. 일 예로, 절연 물질층(INSM) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 화소들(PXL) 각각의 화소 영역(PXA)에 투입할 수 있다. 발광 소자들(LD)을 화소들(PXL) 각각의 화소 영역(PXA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 화소들(PXL) 각각의 화소 영역(PXA)에 투입한 이후에 용매는 제거될 수 있다.
발광 소자들(LD)을 화소들(PXL) 각각의 화소 영역(PXA)에 투입할 경우, 제1 전극(EL1)과 제2 전극(EL2) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 화소들(PXL) 각각의 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2)의 위치에 따라 제1 발광 소자들(LD1)과 제2 발광 소자들(LD2)로 구분될 수 있다. 일 예로, 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 발광 소자들(LD)은 제1 발광 소자들(LD1)일 수 있고, 상기 화소 영역(PXA)의 제2 영역(A2)에 위치한 발광 소자들(LD2)은 제2 발광 소자들(LD2)일 수 있다.
제1 및 제2 발광 소자들(LD1, LD2)은 화소들(PXL) 각각의 화소 영역(PXA) 내에서 제1 및 제2 전극들(EL1, EL2) 사이의 절연 물질층(INSM) 상에 정렬될 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 16f, 도 17a 내지 도 17f를 참조하면, 발광 소자들(LD)을 각각의 화소(PXL)의 화소 영역(PXA)에 정렬한 이후, 각각의 발광 소자(LD) 상에 제2 절연층(INS2)을 형성한다. 제2 절연층(INS2)은 발광 소자들(LD) 각각의 상면의 적어도 일부를 커버하여 발광 소자들(LD) 각각의 활성층(12)을 제외한 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)을 형성하는 공정, 또는 그 전후에 실시되는 식각 공정 등을 통해 절연 물질층(INSM)의 일부를 제거하여 제1-1 전극(EL1_1)의 일부를 노출하는 제1 개구부(OPN1)와 제2-2 전극(EL2_2)의 일부를 노출하는 제2 개구부(OPN2)를 포함한 제1 절연층(INS1)을 형성한다.
제1 절연층(INS1)은 제1-2 전극(EL1_2)과 제2-1 전극(EL2_1) 각각을 커버할 수 있다. 이에 따라, 제1-2 전극(EL1_2)과 제2-1 전극(EL2_1)은 제1 절연층(INS1) 상에 배치되는 구성들과 전기적으로 절연될 수 있다.
각각의 화소(PXL)가 그에 인접한 화소들(PXL)로부터 독립적으로(또는 개별적으로) 구동될 수 있도록 제1 및 제2 절연층들(INS1, INS2)을 형성하는 공정을 진행할 때 제1 전극(EL1)의 일부가 제거될 수 있다. 이에 따라, 각각의 화소(PXL)에 제공된 제1 전극(EL1)은 동일한 화소 열에 위치한 인접한 화소(PXL)에 제공된 제1 전극(EL1)과 전기적 및/또는 물리적으로 분리될 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 16g, 도 17a 내지 도 17g를 참조하면, 제2 절연층(INS2) 상에 제1 내지 제4 컨택 전극(CNE1 ~ CNE4)과 중간 전극(CTE)을 형성한다.
제1 컨택 전극(CNE1)은 제1-1 전극(EL1_1) 상에 형성되고, 제1-1 전극(EL1_1) 및 제1 발광 소자들(LD) 각각의 일 단부와 연결될 수 있다. 제2 컨택 전극(CNE2)은 제2-1 전극(EL2_1) 상의 제1 절연층(INS1) 상에 형성되고 제1 발광 소자들(LD1) 각각의 타 단부와 연결될 수 있다. 제3 컨택 전극(CNE3)은 제1-2 전극(EL1_2) 상의 제1 절연층(INS1) 상에 형성되고, 제2 발광 소자들(LD2) 각각의 일 단부와 연결될 수 있다. 제4 컨택 전극(CNE4)은 제2-2 전극(EL2_2) 상에 형성되고 제2-2 전극(EL2_2) 및 제2 발광 소자들(LD2) 각각의 타 단부와 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 화소들(PXL) 각각의 화소 영역(PXA)의 제1 영역(A1)에 위치하고 제3 및 제4 컨택 전극들(CNE3, CNE4)은 화소들(PXL) 각각의 화소 영역(PXA)의 제2 영역(A2)에 위치할 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 및 제1 발광 소자들(LD1)과 함께 제1 직렬 단(SET1)을 구성할 수 있다. 제3 및 제4 컨택 전극들(CNE3, CNE4)은 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 및 제2 발광 소자들(LD2)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
중간 전극(CTE)은 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)과 일체로 제공되어 상기 제2 컨택 전극(CNE2)과 상기 제3 컨택 전극(CNE3)을 전기적 및/또는 물리적으로 연결할 수 있다. 본 발명의 일 실시예에 있어서, 중간 전극(CTE)은 제1 직렬 단(SET1)의 제2 컨택 전극(CNE2)과 제2 직렬 단(SET2)의 제3 컨택 전극(CNE3)을 전기적 및/또는 물리적으로 연결하여 상기 제1 직렬 단(SET1)과 상기 제2 직렬 단(SET2)을 연결할 수 있다.
도 1a 내지 도 5, 도 7b, 도 8 내지 15, 도 17a 내지 도 17h를 참조하면, 제1 내지 제4 컨택 전극들(CNE1 ~ CNE4)을 커버하는 제3 절연층(INS3)을 형성한다. 제3 절연층(INS3)은 적어도 하나의 무기막 및 적어도 하나의 유기막이 교번하여 적층된 구조를 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 18a 내지 도 18c는 본 발명의 다른 실시예에 따른 화소를 개략적으로 나타낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도들이다.
도 18a 내지 도 18c의 화소들과 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
우선 도 1a 내지 도 5, 도 7b, 도 18a를 참조하면, 각 화소(PXL)의 화소 영역(PXA)은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 순차적으로 제공된 제1 내지 제3 영역들(A1 ~ A3)로 구분될 수 있다. 제1 영역(A1)은 제2 방향(DR2)을 따라 상기 화소 영역(PXA)에서 상측에 위치한 영역일 수 있고, 제2 영역(A2)은 제2 방향(DR2)을 따라 상기 화소 영역(PXA)에서 중앙(또는 가운데)에 위치한 영역일 수 있으며, 제3 영역(A3)은 제2 방향(DR2)을 따라 상기 화소 영역(PXA)에서 하측에 위치한 영역일 수 있다.
이 경우, 제1 및 제2 전극들(EL1, EL2) 각각은 제1 내지 제3 영역들(A1 ~ A3)의 위치에 따라 3개의 영역으로 구분될 수 있다. 일 예로, 제1 영역(A1)에 위치한 제1 전극(EL1)의 일 영역은 제1-1 전극(EL1_1)일 수 있고, 제2 영역(A2)에 위치한 제1 전극(EL1)의 다른 영역은 제1-2 전극(EL1_2)일 수 있으며, 제3 영역(A3)에 위치한 제1 전극(EL1)의 또 다른 영역은 제1-3 전극(EL1_3)일 수 있다. 또한, 제1 영역(A1)에 위치한 제2 전극(EL2)의 일 영역은 제2-1 전극(EL2_1)일 수 있고, 제2 영역(A2)에 위치한 제2 전극(EL2)의 다른 영역은 제2-2 전극(EL2_2)일 수 있으며, 제3 영역(A3)에 위치한 제2 전극(EL2)의 또 다른 영역은 제2-3 전극(EL2_3)일 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 영역(A2)에서 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제3 영역(A3)에서 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3)은 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 영역(A1)에 위치한 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 화소 회로(144)의 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있고, 제3 영역(A3)에 위치한 제2-3 전극(EL2_3)은 제2 컨택 홀(CH2)을 통해 화소 회로(144)의 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1)의 일 영역은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제1-1 전극(EL1_1) 상에는 제1 컨택 전극(CNE1)이 배치되어 상기 제1-1 전극(EL1_1)과 상기 제1 컨택 전극(CNE1)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제1 영역(A1)에서 제2-1 전극(EL2_1)은 제1 절연층(INS1)에 의해 커버될 수 있다. 제2-1 전극(EL2_1) 상의 제1 절연층(INS1) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 제2-1 전극(EL2_1)과 제2 컨택 전극(CNE2)은 그들 사이에 배치된 제1 절연층(INS1)에 의해 전기적으로 절연될 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 적어도 하나의 제1 발광 소자(LD1)가 정렬될 수 있다. 제1 발광 소자(LD1)의 일 단부는 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고 상기 제1 발광 소자(LD1)의 타 단부는 상기 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)에 위치한 제1-1 및 제2-1 전극들(EL1_1, EL2_1), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제1 발광 소자(LD1)는 제1 직렬 단(SET1)을 구성할 수 있다.
제2 영역(A2)에서, 제1-2 전극(EL1_2)은 제1 절연층(INS1)에 의해 커버될 수 있다. 제1-2 전극(EL1_2) 상의 제1 절연층(INS1) 상에는 제3 컨택 전극(CNE3)이 배치될 수 있다. 제1-2 전극(EL1_2)과 제3 컨택 전극(CNE3)은 제1 절연층(INS1)에 의해 전기적으로 절연될 수 있다. 제2 영역(A2)에서, 제2-2 전극(EL2_2)은 제1 절연층(INS1)에 의해 커버될 수 있다. 제2-2 전극(EL2_2) 상의 제1 절연층(INS1) 상에는 제4 컨택 전극(CNE4)이 배치될 수 있다. 제2-2 전극(EL2_2)과 제4 컨택 전극(CNE4)은 제1 절연층(INS1)에 의해 전기적으로 연결될 수 있다.
제2 영역(A2)에서, 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 적어도 하나의 제2 발광 소자(LD2)가 정렬될 수 있다. 제2 발광 소자(LD2)의 일 단부는 제3 및 제4 컨택 전극들(CNE3, CNE4) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2 발광 소자(LD2)의 타 단부는 상기 제3 및 제4 컨택 전극들(CNE3, CNE4) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 영역(A2)에 위치한 제1-2 및 제2-2 전극들(EL1_2, EL2_2), 제3 및 제4 컨택 전극들(CNE3, CNE4), 제2 발광 소자(LD2)는 제2 직렬 단(SET2)을 구성할 수 있다.
제1 영역(A1)과 제2 영역(A2) 사이에는 제1 중간 전극(CTE1)이 배치될 수 있다. 제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2)에 걸쳐 제공될 수 있다. 제1 중간 전극(CTE1)의 일 단은 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1 중간 전극(CTE1)의 타 단은 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)은 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)과 일체로 제공될 수 있다. 이에 따라, 제2 컨택 전극(CNE2)과 제3 컨택 전극(CNE3)은 제1 중간 전극(CTE1)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 중간 전극(CTE1)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 제1 브릿지 전극(또는 제1 연결 전극)일 수 있다.
제3 영역(A2)에서, 제1-3 전극(EL1_3)은 제1 절연층(INS1)에 의해 커버될 수 있다. 제1-3 전극(EL1_3) 상의 제1 절연층(INS1) 상에는 제5 컨택 전극(CNE5)이 배치될 수 있다. 제1-3 전극(EL1_3)과 제5 컨택 전극(CNE5)은 제1 절연층(INS1)에 의해 전기적으로 절연될 수 있다. 제2-3 전극(EL2_3)의 일 영역은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제2-3 전극(EL2_3) 상에는 제6 컨택 전극(CNE6)이 배치되어 상기 제2-3 전극(EL2_3)과 상기 제6 컨택 전극(CNE6)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제3 영역(A3)에서, 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이에 적어도 하나의 제3 발광 소자(LD3)가 정렬될 수 있다. 제3 발광 소자(LD3)의 일 단부는 제5 및 제6 컨택 전극들(CNE5, CNE6) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3 발광 소자(LD3)의 타 단부는 상기 제5 및 제6 컨택 전극들(CNE5, CNE6) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)에 위치한 제1-3 및 제2-3 전극들(EL1_3, EL2_3), 제5 및 제6 컨택 전극들(CNE5, CNE6), 및 제3 발광 소자(LD3)는 제3 직렬 단을 구성할 수 있다.
제2 영역(A2)과 제3 영역(A3) 사이에는 제2 중간 전극(CTE2)이 배치될 수 있다. 제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3)에 걸쳐 제공될 수 있다. 제2 중간 전극(CTE2)의 일 단은 제4 컨택 전극(CNE4)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2 중간 전극(CTE2)의 타 단은 제5 컨택 전극(CNE5)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 중간 전극(CTE2)은 제4 컨택 전극(CNE4) 및/또는 제5 컨택 전극(CNE5)과 일체로 제공될 수 있다. 이에 따라, 제4 컨택 전극(CNE4)과 제5 컨택 전극(CNE5)은 제2 중간 전극(CTE2)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 중간 전극(CTE2)은 제2 직렬 단(SET2)과 제3 직렬 단을 연결하는 제2 브릿지 전극(또는 제2 연결 전극)일 수 있다.
제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 일 영역이 노출되어 제1 컨택 전극(CNE1)과 직접 접촉하는 제1 전극(EL1)의 일 영역, 일 예로, 제1-1 전극(EL1_1)은 각각의 화소(PXL)의 발광 유닛(EMU)에서 애노드 전극일 수 있다. 또한, 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 일 영역이 노출되어 제6 컨택 전극(CNE6)과 직접 접촉하는 제2 전극(EL2)의 또 다른 영역, 일 예로, 제2-3 전극(EL2_3)은 상기 발광 유닛(EUM)에서 캐소드 전극일 수 있다.
상기 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 제2 전원 라인(PL2)으로 구동 전류가 흐를 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 제1-1 전극(EL1_1) 및 제1 컨택 전극(CNE1)으로 공급되고, 상기 구동 전류는 제1 발광 소자들(LD1)을 경유하여 제2 컨택 전극(CNE2)으로 흐르게 된다. 제2 컨택 전극(CNE2)에 흐르는 구동 전류는 제1 중간 전극(CTE1)을 통해 제3 컨택 전극(CNE3)으로 흐르게 되고, 상기 구동 전류는 제2 발광 소자들(LD2)을 경유하여 제4 컨택 전극(CNE4)으로 흐르게 된다. 제4 컨택 전극(CNE4)으로 흐르는 구동 전류는 제2 중간 전극(CTE2)을 통해 제5 컨택 전극(CNE5)으로 흐르게 된다. 제5 컨택 전극(CNE5)으로 흐르는 구동 전류는 제3 발광 소자들(LD3)을 경유하여 제2-3 전극(EL2_3) 및 제6 컨택 전극(CNE6)으로 흐르게 된다.
상술한 바와 같이, 연속하는 직렬 단들 사이에 중간 전극(CTE)을 배치하고, 제1 직렬 단(SET1)의 제1-1 전극(EL1_1)을 제1 컨택 전극(CNE1)과 직접 연결하고 제3 직렬 단의 제2-3 전극(EL2_3)을 제6 컨택 전극(CNE6)과 직접 연결하며, 제2-1 전극(EL2_1), 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 및 제1-3 전극(EL1_3)을 제1 절연층(INS1)으로 커버함으로써, 정렬 전극의 수를 증가시키지 않고도 각 화소(PXL)의 발광 유닛(EMU)을 직/병렬 혼합 구조로 구성할 수 있다.
다음으로, 도 1a 내지 도 5, 및, 도 18b를 참조하면, 각각의 화소(PXL)의 화소 영역(PXA)에는 제1 내지 제3 전극들(EL1 ~ EL3)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PXL)의 화소 영역(PXA)은 제1 발광 영역(E1)과 제2 발광 영역(E2)을 포함할 수 있다. 제1 발광 영역(E1)에는 제1 전극(EL1), 제2 전극(EL2), 및 상기 제1 및 제2 전극들(EL1, EL2) 사이에 정렬된 발광 소자들(LD)이 제공될 수 있다. 제2 발광 영역(E2)에는 제3 전극(EL3), 상기 제2 전극(EL2), 및 상기 제3 및 제2 전극들(EL3, EL2) 사이에 정렬된 발광 소자들(LD)이 제공될 수 있다. 제2 전극(EL2)은 제1 발광 영역(E1)과 제2 발광 영역(E2) 사이에 배치되며, 상기 제1 발광 영역(E1)과 상기 제2 발광 영역(E2)은 상기 제2 전극(EL2)을 공유할 수 있다.
제1 및 제2 발광 영역들(E1, E2) 각각은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 제1 내지 제3 영역들(A1 ~ A3)로 구분될 수 있다.
이 경우, 제1 내지 제3 전극들(EL1 ~ EL3) 각각은 상기 제1 및 제2 발광 영역들(E1, E2) 각각의 제1 내지 제3 영역들(A1 ~ A3)의 위치에 따라 3개의 영역으로 구분될 수 있다. 제1 전극(EL1)은 상기 제1 영역(A1)의 제1-1 전극(EL1_1), 상기 제2 영역(A2)의 제1-2 전극(EL1_2), 및 상기 제3 영역(A3)의 제1-3 전극(EL1_3)으로 구분될 수 있다. 제2 전극(EL2)은 상기 제1 영역(A1)의 제2-1 전극(EL2_1), 상기 제2 영역(A2)의 제2-2 전극(EL2_2), 및 상기 제3 영역(A3)의 제2-3 전극(EL2_3)으로 구분될 수 있다. 제3 전극(EL3)은 상기 제1 영역(A1)에 위치한 제3-1 전극(EL3_1), 상기 제2 영역(A2)에 위치한 제3-2 전극(EL3_2), 및 상기 제3 영역(A3)에 위치한 제3-3 전극(EL3_3)을 포함할 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 및 제3-1 전극(EL3_1)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 영역(A2)에서, 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 및 제3-2 전극(EL3_2)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제3 영역(A3)에서, 제1-3 전극(EL1_3), 제2-3 전극(EL2_3), 및 제3-3 전극(EL3_3)은 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 영역(A1)에 위치한 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 각 화소(PXL)의 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있고, 제1 영역(A1)에 위치한 제3-1 전극(EL3_1)은 제3 컨택 홀(CH3)을 통해 상기 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있다. 제3 영역(A3)에 위치한 제2-3 전극(EL2_3)은 제2 컨택 홀(CH2)을 통해 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 발광 영역(E1)의 제1 영역(A1)에서, 제1-1 전극(EL1_1)의 일 영역은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 외부로 노출될 수 있고, 상기 제1 개구부(OPN1)에 의해 제1 컨택 전극(CNE1)과 직접 연결될 수 있다.
또한, 제2 발광 영역(E2)의 제1 영역(A1)에서, 제3-1 전극(EL3_1)의 일 영역은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제3-1 전극(EL3_1) 상에는 제3 컨택 전극(CNE3)이 배치되어 상기 제3-1 전극(EL3_1)과 제3 컨택 전극(CNE3)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다.
추가적으로, 제1 및 제2 발광 영역들(E1, E2) 사이의 제1 영역(A1)에서 제2-1 전극(EL2_1)은 제1 절연층(INS1)에 의해 커버되어 상기 제2-1 전극(EL2_1) 상에 배치된 제2 컨택 전극(CNE2)과 전기적으로 절연될 수 있다.
제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 적어도 하나의 제1-1 발광 소자(LD1_1)가 정렬될 수 있다. 제1-1 발광 소자(LD1_1)의 일 단부는 제1 컨택 전극(CNE1)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1-1 발광 소자(LD1_1)의 타 단부는 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-1 전극(EL2_1)과 제3-1 전극(EL3_1) 사이에 적어도 하나의 제1-2 발광 소자(LD1_2)가 정렬될 수 있다. 제1-2 발광 소자(LD1_2)의 일 단부는 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1-2 발광 소자(LD1_2)의 타 단부는 상기 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 발광 영역들(E1, E2)의 제1 영역(A1)에 위치한 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 제3-1 전극(EL3_1), 제1 내지 제3 컨택 전극들(CNE1, CNE2, CNE3), 제1-1 및 제1-2 발광 소자들(LD1_1, LD1_2)은 제1 직렬 단(SET1)을 구성할 수 있다.
제1 발광 영역(E1)의 제2 영역(A2)에서, 제1-2 전극(EL1_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제1-2 전극(EL1_2) 상에 배치된 제4 컨택 전극(CNE4)과 전기적으로 절연될 수 있다.
제2 발광 영역(E2)의 제2 영역(A2)에서, 제3-2 전극(EL3_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제3-2 전극(EL3_2) 상에 배치된 제6 컨택 전극(CNE6)과 전기적으로 연결될 수 있다.
추가적으로, 제1 및 제2 발광 영역들(E1, E2) 사이의 제2 발광 영역(A2)에서 제2-2 전극(EL2_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제2-2 전극(EL2_2) 상에 배치된 제5 컨택 전극(CNE5)과 전기적으로 절연될 수 있다.
제1 발광 영역(E1)의 제2 영역(A1)에서, 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 적어도 하나의 제2-1 발광 소자(LD2_1)가 정렬될 수 있다. 제2-1 발광 소자(LD2_1)의 일 단부는 제4 컨택 전극(CNE4)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2-1 발광 소자(LD2_1)의 타 단부는 제5 컨택 전극(CNE5_1)과 전기적 및/또는 물리적으로 연결될 수 있다.
또한, 제2 발광 영역(E2)의 제2 영역(A2)에서, 제2-2 전극(EL2_2)과 제3-2 전극(EL3_2) 사이에 적어도 하나의 제2-2 발광 소자(LD2_2)가 정렬될 수 있다. 제2-2 발광 소자(LD2_2)의 일 단부는 제6 컨택 전극(CNE6)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2-2 발광 소자(LD2_2)의 타 단부는 제5 컨택 전극(CNE5)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 발광 영역들(E1, E2)의 제2 영역(A2)에 위치한 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 제3-2 전극(EL3_2), 제4 내지 제6 컨택 전극들(CNE4, CNE5, CNE6), 제2-1 및 제2-2 발광 소자들(LD2_1, LD2_2)은 제2 직렬 단(SET2)을 구성할 수 있다.
제1 및 제2 발광 영역들(E1, E2)에서, 제1 영역(A1)과 제2 영역(A2) 사이에 제1 중간 전극(CTE1)이 배치될 수 있다. 제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2)에 걸쳐 제공될 수 있다. 제1 중간 전극(CTE1)의 일단은 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1 중간 전극(CTE1)의 타 단은 제4 컨택 전극(CNE4)과 전기적 및/또는 물리적으로 연결될 수 있으며, 상기 제1 중간 전극(CTE1)의 다른 타 단은 제6 컨택 전극(CNE6)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)은 제2 컨택 전극(CNE2), 제4 컨택 전극(CNE4), 및/또는 제6 컨택 전극(CNE6)과 일체로 제공될 수 있다. 이에 따라, 제2 컨택 전극(CNE2), 제4 컨택 전극(CNE4), 및 제6 컨택 전극(CNE6)은 제1 중간 전극(CTE1)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 중간 전극(CTE1)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 제1 브릿지 전극(또는 제1 연결 전극)일 수 있다.
제1 발광 영역(E1)의 제3 영역(A3)에서, 제1-3 전극(EL1_1)은 제1 절연층(INS1)에 의해 커버되어 상기 제1-3 전극(EL1_3) 상에 배치된 제7 컨택 전극(CNE7)과 전기적으로 절연될 수 있다.
또한, 제2 발광 영역(E2)의 제3 영역(A3)에서, 제3-3 전극(EL3_3)은 제1 절연층(INS1)에 의해 커버되어 상기 제3-3 전극(EL3_3) 상에 배치된 제9 컨택 전극(CNE9)과 전기적으로 절연될 수 있다.
추가적으로, 제1 및 제2 발광 영역들(E1, E2) 사이의 제3 영역(A3)에서 제2-3 전극(EL2_3)의 일 영역은 제1 절연층(INS1)의 제3 개구부(OPN3)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제2-3 전극(EL2_3) 상에는 제8 컨택 전극(CNE8)이 배치되어 상기 제2-3 전극(EL2_3)과 상기 제8 컨택 전극(CNE8)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제1 발광 영역(E1)의 제3 영역(A3)에서, 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이에 적어도 하나의 제3-1 발광 소자(LD3_1)가 정렬될 수 있다. 제3-1 발광 소자(LD3_1)의 일 단부는 제7 컨택 전극(CNE7)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3-1 발광 소자(LD3_1)의 타 단부는 제8 컨택 전극(CNE8)과 전기적 및/또는 물리적으로 연결될 수 있다.
또한, 제2 발광 영역(E2)의 제3 영역(A3)에서, 제2-3 전극(EL2_3)과 제3-3 전극(EL3_3) 사이에 적어도 하나의 제3-2 발광 소자(LD3_2)가 정렬될 수 있다. 제3-2 발광 소자(LD3_2)의 일 단부는 제9 컨택 전극(CNE9)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3-2 발광 소자(LD3_2)의 타 단부는 제8 컨택 전극(CNE8)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 및 제2 발광 영역들(E1, E2)의 제3 영역(A3)에 위치한 제1-3 전극(EL1_3), 제2-3 전극(EL2_3), 제3-3 전극(EL3_3), 제7 내지 제9 컨택 전극들(CNE7, CNE8, CNE9), 제3-1 및 제3-2 발광 소자들(LD3_1, LD3_2)은 제3 직렬 단을 구성할 수 있다.
제1 및 제2 발광 영역들(E1, E2)에서, 제2 영역(A2)과 제3 영역(A3) 사이에 제2 중간 전극(CTE2)이 배치될 수 있다. 제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3)에 걸쳐 제공될 수 있다. 제2 중간 전극(CTE2)의 일단은 제5 컨택 전극(CNE5)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2 중간 전극(CTE2)의 타 단은 제7 컨택 전극(CNE7)과 전기적 및/또는 물리적으로 연결될 수 있으며, 상기 제7 중간 전극(CTE2)의 다른 타 단은 제9 컨택 전극(CNE9)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 중간 전극(CTE2)은 제5 컨택 전극(CNE5), 제7 컨택 전극(CNE7), 및/또는 제9 컨택 전극(CNE9)과 일체로 제공될 수 있다. 이에 따라, 제5 컨택 전극(CNE5), 제7 컨택 전극(CNE7), 및 제9 컨택 전극(CNE9)은 제2 중간 전극(CTE2)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 중간 전극(CTE2)은 제2 직렬 단(SET2)과 제3 직렬 단을 전기적으로 연결하는 제2 브릿지 전극(또는 제2 연결 전극)일 수 있다.
제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 일 영역이 노출되어 제1 컨택 전극(CNE1)과 직접 접촉하는 제1-1 전극(EL1_1)과 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 일 영역이 노출되어 제3 컨택 전극(CNE3)과 직접 접촉하는 제3-1 전극(EL3_1)은 각각의 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있다. 또한, 제1 절연층(INS1)의 제3 개구부(OPN3)에 의해 일 영역이 노출되어 제8 컨택 전극(CNE8)과 직접 접촉하는 제2-3 전극(EL2_3)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
상기 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 제2 전원 라인(PL2)으로 구동 전류가 흐를 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 제1-1 전극(EL1_1) 및 제1 컨택 전극(CNE1)으로 공급되고, 상기 구동 전류는 제1-1 발광 소자(LD1_1)를 경유하여 제2 컨택 전극(CNE2)으로 흐르게 된다. 또한, 상기 제1 전원 라인(PL1)으로부터 상기 제2 전원 라인(PL2)으로 구동 전류가 흐를 때, 상기 구동 전류는 제3 컨택 홀(CH3)을 통해 제3-1 전극(EL3_1) 및 제3 컨택 전극(CNE3)으로 공급되고, 상기 구동 전류는 제1-2 발광 소자(LD1_2)를 경유하여 상기 제2 컨택 전극(CNE2)으로 흐르게 된다.
제2 컨택 전극(CNE2)으로 흐르는 구동 전류는 제1 중간 전극(CTE1)을 통해 제4 컨택 전극(CNE4) 및 제6 컨택 전극(CNE6)으로 흐르게 된다. 상기 제4 컨택 전극(CNE4)으로 흐르는 구동 전류는 제2-1 발광 소자(LD2_1)를 경유하여 제5 컨택 전극(CNE5)으로 흐르게 된다. 또한, 상기 제6 컨택 전극(CNE6)으로 흐르는 구동 전류는 제2-2 발광 소자(LD2_2)를 경유하여 상기 제5 컨택 전극(CNE5)으로 흐르게 된다.
제5 컨택 전극(CNE5)으로 흐르는 구동 전류는 제2 중간 전극(CTE2)을 통해 제7 컨택 전극(CNE7) 및 제9 컨택 전극(CNE9)으로 흐르게 된다. 상기 제7 컨택 전극(CNE7)으로 흐르는 구동 전류는 제3-1 발광 소자(LD3_1)를 경유하여 제8 컨택 전극(CNE8)으로 흐르게 된다. 또한, 상기 제9 컨택 전극(CNE9)으로 흐르는 구동 전류는 제3-2 발광 소자(LD3_2)를 경유하여 상기 제8 컨택 전극(CNE8)으로 흐르게 된다.
다음으로, 도 1a 내지 도 5, 및 도 18c를 참조하면, 각각의 화소(PXL)의 화소 영역(PXA)에는 제1 내지 제5 전극들(EL1 ~ EL5)이 제공될 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PXL)의 화소 영역(PXA)은 제1 내지 제4 발광 영역들(E1 ~ E4)을 포함할 수 있다.
제1 발광 영역(E1)에는 제1 전극(EL1), 제2 전극(EL2), 상기 제1 및 제2 전극들(EL1, EL2) 사이에 정렬된 발광 소자들(LD)이 제공될 수 있다. 제2 발광 영역(E2)에는 제3 전극(EL3), 상기 제2 전극(EL2), 상기 제3 및 제2 전극들(EL3, EL2) 사이에 정렬된 발광 소자들(LD)이 제공될 수 있다. 제2 전극(EL2)은 제1 발광 영역(E1)과 제2 발광 영역(E2) 사이에 배치될 수 있으며, 상기 제1 발광 영역(E1)과 상기 제2 발광 영역(E2)은 상기 제2 전극(EL2)을 공유할 수 있다.
제3 발광 영역(E3)에는 제3 전극(EL3), 제4 전극(EL4), 상기 제3 및 제4 전극들(EL3, EL4) 사이에 정렬된 발광 소자들(LD)이 제공될 수 있다. 제3 전극(EL3)은 제2 발광 영역(E2)과 제3 발광 영역(E3) 사이에 배치될 수 있다.
제4 발광 영역(E4)에는 제5 전극(EL5), 상기 제4 전극(EL4), 상기 제5 및 제4 전극들(EL5, EL4) 사이에 정렬된 발광 소자들(LD)이 제공될 수 있다. 제4 전극(EL4)은 제3 발광 영역(E3)과 제4 발광 영역(E4) 사이에 배치될 수 있으며, 상기 제3 발광 영역(E3)과 상기 제4 발광 영역(E4)은 상기 제4 전극(EL4)을 공유할 수 있다.
제1 내지 제4 발광 영역들(E1 ~ E4) 각각은, 평면 상에서 볼 때, 제2 방향(DR2)을 따라 제1 내지 제3 영역들(A1 ~ A3)로 구분될 수 있다. 이 경우, 제1 내지 제5 전극들(EL1 ~ EL5) 각각은 제1 내지 제3 영역들(A1 ~ A3)의 위치에 따라 3개의 영역으로 구분될 수 있다. 제1 전극(EL1)은 상기 제1 영역(A1)의 제1-1 전극(EL1_1), 상기 제2 영역(A2)의 제1-2 전극(EL1_2), 및 상기 제3 영역(A3)의 제1-3 전극(EL1_3)으로 구분될 수 있다. 제2 전극(EL2)은 상기 제1 영역(A1)의 제2-1 전극(EL2_1), 상기 제2 영역(A2)의 제2-2 전극(EL2_2), 및 상기 제3 영역(A3)의 제2-3 전극(EL2_3)으로 구분될 수 있다. 제3 전극(EL3)은 상기 제1 영역(A1)에 위치한 제3-1 전극(EL3_1), 상기 제2 영역(A2)에 위치한 제3-2 전극(EL3_2), 및 상기 제3 영역(A3)에 위치한 제3-3 전극(EL3_3)을 포함할 수 있다. 제4 전극(EL4)은 상기 제1 영역(A1)에 위치한 제4-1 전극(EL4_1), 상기 제2 영역(A2)에 위치한 제4-2 전극(EL4_2), 및 상기 제3 영역(A3)에 위치한 제4-3 전극(EL4_3)을 포함할 수 있다. 제5 전극(EL5)은 상기 제1 영역(A1)에 위치한 제5-1 전극(EL5_1), 상기 제2 영역(A2)에 위치한 제5-2 전극(EL5_2), 및 상기 제3 영역(A3)에 위치한 제5-3 전극(EL5_3)을 포함할 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 제3-1 전극(EL3_1), 제4-1 전극(EL4_1), 및 제5-1 전극(EL5_1)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제2 영역(A2)에서, 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 제3-2 전극(EL3_2), 제4-2 전극(EL4_2), 및 제5-2 전극(EL5_2)은 제1 방향(DR1)으로 서로 이격될 수 있다. 제3 영역(A3)에서, 제1-3 전극(EL1_3), 제2-3 전극(EL2_3), 제3-3 전극(EL3_3), 제4-3 전극(EL4_3), 및 제5-3 전극(EL5_3)은 제1 방향(DR1)으로 서로 이격될 수 있다.
제1 영역(A1)에 위치한 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 각 화소(PXL)의 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1 영역(A1)에 위치한 제3-1 전극(EL3_1)은 제3 컨택 홀(CH3)을 통해 상기 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있으며, 상기 제1 영역(A1)에 위치한 제5-1 전극(EL5_1)은 제5 컨택 홀(CH5)을 통해 상기 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있다.
제3 영역(A3)에 위치한 제2-3 전극(EL2_3)은 제2 컨택 홀(CH2)을 통해 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3 영역(A3)에 위치한 제4-3 전극(EL4_3)은 제4 컨택 홀(CH4)을 통해 상기 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1-1 전극(EL1_1)의 일 영역은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 외부로 노출될 수 있고, 상기 제1 개구부(OPN1)에 의해 제1 컨택 전극(CNE1)과 직접 연결될 수 있다. 제2-1 전극(EL2_1)은 제1 절연층(INS1)에 의해 커버되어 상기 제2-1 전극(EL2_1) 상에 배치된 제2 컨택 전극(CNE2)과 전기적으로 절연될 수 있다. 제3-1 전극(EL3_1)의 일 영역은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제3-1 전극(EL3_1) 상에는 제3 컨택 전극(CNE3)이 배치되어 상기 제3-1 전극(EL3_1)과 제3 컨택 전극(CNE3)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제4-1 전극(EL4_1)은 제1 절연층(INS1)에 의해 커버되어 상기 제4-1 전극(EL4_1) 상에 배치된 제4 컨택 전극(CNE4)과 전기적으로 절연될 수 있다. 제5-1 전극(EL5_1)의 일 영역은 제1 절연층(INS1)의 제3 개구부(OPN3)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제5-1 전극(EL5_1) 상에 제5 컨택 전극(CNE5)이 배치되어 상기 제5-1 전극(EL5_1)과 상기 제5 컨택 전극(CNE5)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 적어도 하나의 제1-1 발광 소자(LD1_1)가 정렬될 수 있다. 제1-1 발광 소자(LD1_1)의 일 단부는 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1-1 발광 소자(LD1_1)의 타 단부는 상기 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-1 전극(EL2_1)과 제3-1 전극(EL3_1) 사이에 적어도 하나의 제1-2 발광 소자(LD1_2)가 정렬될 수 있다. 제1-2 발광 소자(LD1_2)의 일 단부는 제2 및 제3 컨택 전극들(CNE2, CNE3) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1-2 발광 소자(LD1_2)의 타 단부는 상기 제2 및 제3 컨택 전극들(CNE2, CNE3) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제3-1 전극(EL3_1)과 제4-1 전극(EL4_1) 사이에 적어도 하나의 제1-3 발광 소자(LD1_3)가 정렬될 수 있다. 제1-3 발광 소자(LD1_3)의 일 단부는 제3 및 제4 컨택 전극들(CNE3, CNE4) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1-3 발광 소자(LD1_3)의 타 단부는 상기 제3 및 제4 컨택 전극들(CNE3, CNE4) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제4-1 전극(EL4_1)과 제5-1 전극(EL5_1) 사이에 적어도 하나의 제1-4 발광 소자(LD1_4)가 정렬될 수 있다. 제1-4 발광 소자(LD1_4)의 일 단부는 제4 및 제5 컨택 전극들(CNE4, CNE5) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1-4 발광 소자(LD1_4)의 타 단부는 상기 제4 및 제5 컨택 전극들(CNE4, CNE5) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 영역(A1)에 정렬된 제1-1, 제1-2, 제1-3, 및 제1-4 발광 소자들(LD1_1, LD1_2, LD1_3, LD1_4)은 제1 발광 소자 그룹(LD1)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 전극(EL1_1), 제2-1 전극(EL2_1), 제3-1 전극(EL3_1), 제4-1 전극(EL4_1), 제5-1 전극(EL5_1), 제1 내지 제5 컨택 전극들(CNE1 ~ CNE5), 제1 발광 소자 그룹(LD1)은 제1 직렬 단(SET1)을 구성할 수 있다.
제1-2 전극(EL1_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제1-2 전극(EL1_2) 상에 배치된 제6 컨택 전극(CNE6)과 전기적으로 절연될 수 있다. 제2-2 전극(EL2_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제2-2 전극(EL2_2) 상에 배치된 제7 컨택 전극(CNE7)과 전기적으로 절연될 수 있다. 제3-2 전극(EL3_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제3-2 전극(EL3_2) 상에 배치된 제8 컨택 전극(CNE8)과 전기적으로 절연될 수 있다. 제4-2 전극(EL4_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제4-2 전극(EL4_2) 상에 배치된 제9 컨택 전극(CNE9)과 전기적으로 절연될 수 있다. 제5-2 전극(EL5_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제5-2 전극(EL5_2) 상에 배치된 제10 컨택 전극(CNE10)과 전기적으로 절연될 수 있다.
제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 적어도 하나의 제2-1 발광 소자(LD2_1)가 정렬될 수 있다. 제2-1 발광 소자(LD2_1)의 일 단부는 제6 및 제7 컨택 전극들(CNE6, CNE7) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2-1 발광 소자(LD2_1)의 타 단부는 상기 제6 및 제7 컨택 전극들(CNE6, CNE7) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-2 전극(EL2_2)과 제3-2 전극(EL3_2) 사이에 적어도 하나의 제2-2 발광 소자(LD2_2)가 정렬될 수 있다. 제2-2 발광 소자(LD2_2)의 일 단부는 제7 및 제8 컨택 전극들(CNE7, CNE8) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2-2 발광 소자(LD2_2)의 타 단부는 상기 제7 및 제8 컨택 전극들(CNE7, CNE8) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제3-2 전극(EL3_2)과 제4-2 전극(EL4_2) 사이에 적어도 하나의 제2-3 발광 소자(LD2_3)가 정렬될 수 있다. 제2-3 발광 소자(LD2_3)의 일 단부는 제8 및 제9 컨택 전극들(CNE8, CNE9) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2-3 발광 소자(LD2_3)의 타 단부는 상기 제8 및 제9 컨택 전극들(CNE8, CNE9) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제4-2 전극(EL4_2)과 제5-2 전극(EL5_2) 사이에 적어도 하나의 제2-4 발광 소자(LD2_4)가 정렬될 수 있다. 제2-4 발광 소자(LD2_4)의 일 단부는 제9 및 제10 컨택 전극들(CNE9, CNE10) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2-4 발광 소자(LD2_4)의 타 단부는 상기 제9 및 제10 컨택 전극들(CNE9, CNE10) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 영역(A2)에 정렬된 제2-1, 제2-2, 제2-3, 및, 제2-4 발광 소자들(LD2_1, LD2_2, LD2_3, LD2_4)은 제2 발광 소자 그룹(LD2)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1-2 전극(EL1_2), 제2-2 전극(EL2_2), 제3-2 전극(EL3_2), 제4-2 전극(EL4_2), 제5-2 전극(EL5_2), 제6 내지 제10 컨택 전극들(CNE6 ~ CNE10), 제2 발광 소자 그룹(LD2)은 제2 직렬 단(SET2)을 구성할 수 있다.
제1 영역(A1)과 제2 영역(A2) 사이에 제1 중간 전극(CTE1)이 배치될 수 있다. 제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2)에 걸쳐 제공될 수 있다. 제1 중간 전극(CTE1)의 일 단은 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1 중간 전극(CTE1)의 다른 일 단은 제4 컨택 전극(CNE4)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 상기 제1 중간 전극(CTE1)의 타 단은 제6 컨택 전극(CNE6)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제1 중간 전극(CTE1)의 다른 타 단은 제8 컨택 전극(CNE8)과 전기적 및/또는 물리적으로 연결될 수 있으며, 상기 제1 중간 전극(CTE1)의 또 다른 타 단은 제10 컨택 전극(CNE10)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 중간 전극(CTE1)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 제1 브릿지 전극(또는 제1 연결 전극)일 수 있다.
제1-3 전극(EL1_3)은 제1 절연층(INS1)에 의해 커버되어 상기 제1-3 전극(EL1_3) 상에 배치된 제11 컨택 전극(CNE11)과 전기적으로 절연될 수 있다. 제2-3 전극(EL2_3)은 제1 절연층(INS2)의 제4 개구부(OPN4)에 의해 외부로 노출될 수 있고, 상기 제4 개구부(OPN4)에 의해 제12 컨택 전극(CNE12)과 직접 연결될 수 있다. 제3-3 전극(EL3_3)은 제1 절연층(INS1)에 의해 커버되어 상기 제3-3 전극(EL3_3) 상에 배치된 제13 컨택 전극(CNE13)과 전기적으로 절연될 수 있다. 제4-3 전극(EL4_3)은 제1 절연층(INS1)의 제5 개구부(OPN5)에 의해 외부로 노출될 수 있고, 상기 제5 개구부(OPN5)에 의해 제14 컨택 전극(CNE14)과 직접 연결될 수 있다. 제5-3 전극(EL5_3)은 제1 절연층(INS1)에 의해 커버되어 상기 제5-3 전극(EL5_3) 상에 배치된 제15 컨택 전극(CNE15)과 전기적으로 절연될 수 있다.
제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이에 적어도 하나의 제3-1 발광 소자(LD3_1)가 정렬될 수 있다. 제3-1 발광 소자(LD3_1)의 일 단부는 제11 및 제12 컨택 전극들(CNE11, CNE12) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3-1 발광 소자(LD3_1)의 타 단부는 상기 제11 및 제12 컨택 전극들(CNE11, CNE12) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제2-3 전극(EL2_3)과 제3-3 전극(EL3_3) 사이에 적어도 하나의 제3-2 발광 소자(LD3_2)가 정렬될 수 있다. 제3-2 발광 소자(LD3_2)의 일 단부는 제12 및 제13 컨택 전극들(CNE12, CNE13) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3-2 발광 소자(LD3_2)의 타 단부는 상기 제12 및 제13 컨택 전극들(CNE12, CNE13) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제3-3 전극(EL3_3)과 제4-3 전극(EL4_3) 사이에 적어도 하나의 제3-3 발광 소자(LD3_3)가 정렬될 수 있다. 제3-3 발광 소자(LD3_3)의 일 단부는 제13 및 제14 컨택 전극들(CNE13, CNE14) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3-3 발광 소자(LD3_3)의 타 단부는 상기 제13 및 제14 컨택 전극들(CNE13, CNE14) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제4-3 전극(EL4_3)과 제5-3 전극(EL5_3) 사이에 적어도 하나의 제3-4 발광 소자(LD3_4)가 정렬될 수 있다. 제3-4 발광 소자(LD3_4)의 일 단부는 제14 및 제15 컨택 전극들(CNE14, CNE15) 중 하나의 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제3-4 발광 소자(LD3_4)의 타 단부는 상기 제14 및 제15 컨택 전극들(CNE14, CNE15) 중 나머지 컨택 전극과 전기적 및/또는 물리적으로 연결될 수 있다.
제3 영역(A3)에 정렬된 제3-1, 제3-2, 제3-3, 및 제3-4 발광 소자들(LD3_1, LD3_2, LD3_3, LD3_4)은 제3 발광 소자 그룹(LD3)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 제1-3 전극(EL1_3), 제2-3 전극(EL2_3), 제3-3전극(EL3_3), 제4-3 전극(EL4_3), 제5-3 전극(EL5_3), 제11 내지 제15 컨택 전극들(CNE11 ~ CNE15), 제3 발광 소자 그룹(LD3)은 제3 직렬 단을 구성할 수 있다.
제2 영역(A2)과 제3 영역(A3) 사이에 제2 중간 전극(CTE2)이 배치될 수 있다. 제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3)에 걸쳐 제공될 수 있다. 제2 중간 전극(CTE2)의 일 단은 제7 컨택 전극(CNE7)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2 중간 전극(CTE2)의 다른 일 단은 제9 컨택 전극(CNE9)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 상기 제2 중간 전극(CTE2)의 타 단은 제11 컨택 전극(CNE11)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2 중간 전극(CTE2)의 다른 타 단은 제13 컨택 전극(CNE13)과 전기적 및/또는 물리적으로 연결될 수 있으며, 상기 제2 중간 전극(CTE2)의 또 다른 타 단은 제15 컨택 전극(CNE5)과 전기적 및/또는 물리적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 중간 전극(CTE2)은 제2 직렬 단(SET2)과 제3 직렬 단을 전기적으로 연결하는 제2 브릿지 전극(또는 제2 연결 전극)일 수 있다.
제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 일 영역이 노출되어 제1 컨택 전극(CNE1)과 직접 접촉하는 제1-1 전극(EL1_1), 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 일 영역이 노출되어 제3 컨택 전극(CNE3)과 직접 접촉하는 제3-1 전극(EL3_1), 및 제1 절연층(INS1)의 제3 개구부(OPN3)에 의해 일 영역이 노출되어 제5 컨택 전극(CNE5)과 직접 접촉하는 제5-1 전극(EL5_1)은 각각의 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있다. 또한, 제1 절연층(INS1)의 제4 개구부(OPN4)에 의해 일 영역이 노출되어 제12 컨택 전극(CNE12)과 직접 접촉하는 제2-3 전극(EL2_3)과 제1 절연층(INS1)의 제5 개구부(OPN5)에 의해 일 영역이 노출되어 제14 컨택 전극(CNE14)과 직접 접촉하는 제4-3 전극(EL4_3)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 화소를 개략적으로 나태낸 것으로, 표시 소자층의 일부 구성만을 포함한 화소의 개략적인 평면도이다.
도 19의 화소와 관련하여, 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 발명에서 특별히 설명하지 않는 부분은 상술한 일 실시예에 따르며, 동일한 번호는 동일한 구성 요소를, 유사한 번호는 유사한 구성 요소를 나타낸다.
도 1a 내지 도 5, 도 7b, 및 도 19를 참조하면, 각 화소(PXL)의 화소 영역(PXA)은 제2 방향(DR2)을 따라 구획된 제1 내지 제3 영역들(A1 ~ A3)을 포함할 수 있다.
제1 영역(A1)에는 서로 이격된 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1)이 배치될 수 있고, 제2 영역(A2)에는 서로 이격된 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2)이 배치될 수 있고, 제3 영역(A3)에는 서로 이격된 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3)이 배치될 수 있다.
각 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)을 정렬하기 전, 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)은 전기적 및/또는 물리적으로 서로 연결된 하나의 정렬 배선을 구성할 수 있다. 상기 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후 상기 정렬 배선의 일부가 제거되거나 단선되어 제1-1 전극(EL1_1), 제1-2 전극(EL1_2), 및 제1-3 전극(EL1_3)은 서로 전기적 및/또는 물리적으로 분리될 수 있다.
상기 발광 소자들(LD)의 정렬 여부에 상관없이 제2-1 전극(EL2_1), 제2-2 전극(EL2_2), 및 제2-3 전극(EL2_3)은 연결 배선(CNL)을 통해 전기적으로 연결될 수 있다. 일 예로, 제2-1 전극(EL2_1)은 제2 컨택 홀(CH2)을 통해 연결 배선(CNL)에 연결되고, 제2-2 전극(EL2_2)은 제3 컨택 홀(CH3)을 통해 상기 연결 배선(CNL)에 연결되며, 제2-3 전극(EL2_3)은 제4 컨택 홀(CH4)을 통해 상기 연결 배선(CNL)에 연결될 수 있다. 상기 연결 배선(CNL)은 제5 컨택 홀(CH5)을 통해 각 화소(PXL)의 화소 회로(144)의 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다.
평면 상에서 볼 때, 제2-1 전극(EL2_1)은 제1 영역(A1)의 중앙(또는 가운데)에 위치하며 원형 형상을 가질 수 있다. 제1-1 전극(EL1_1)은 제2-1 전극(EL2_1)의 원주 방향을 따라 그 주변을 둘러싸는 형상을 가질 수 있다. 일 예로, 제1-1 전극(EL1_1)은 제2-1 전극(EL2_1)의 적어도 일부를 둘러싸는 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1-1 전극(EL1_1)은 제2-1 전극(EL2_1)의 적어도 일 영역을 제외한 나머지 영역만을 둘러싸는 형태, 일 예로, 완전한 원형의 링 형상을 이루지 않고 어느 한 부분이 개방된 "C" 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1-1 전극(EL1_1)은 제1 컨택 홀(CH1)을 통해 화소 회로(144)의 제1 트랜지스터(T1)와 전기적 및/또는 물리적으로 연결될 수 있다. 제1-1 전극(EL1_1)의 일 영역은 제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 제1-1 전극(EL1_1) 상에는 제1 컨택 전극(CNE1)이 배치되어 상기 제1-1 전극(EL1_1)과 상기 제1 컨택 전극(CNE1)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다. 제2-1 전극(EL2_1)은 제1 절연층(INS1)에 의해 커버되어 상기 제2-1 전극(EL2_1) 상에 배치된 제2 컨택 전극(CNE2)과 전기적으로 절연될 수 있다.
제1 영역(A1)에서, 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에 복수개의 제1 발광 소자들(LD1)이 정렬될 수 있다. 제1 발광 소자들(LD1) 각각의 일 단부는 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 어느 하나의 컨택 전극에 연결될 수 있고, 상기 제1 발광 소자들(LD1) 각각의 타 단부는 상기 제1 및 제2 컨택 전극들(CNE1, CNE2) 중 나머지 컨택 전극에 연결될 수 있다. 제1 발광 소자들(LD1)은 제2-1 전극(EL2_1)의 주변을 따라 정렬될 수 있다. 일 예로, 제1 발광 소자들(LD1)은 제1-1 전극(EL1_1)과 제2-1 전극(EL2_1) 사이에서 원형 형상의 제2-1 전극(EL2_1)을 중심으로 방사형으로 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 제1 영역(A1)에 위치한 제1-1 및 제2-1 전극들(EL1_1, EL2_1), 제1 및 제2 컨택 전극들(CNE1, CNE2), 및 제1 발광 소자들(LD1)은 제1 직렬 단(SET1)을 구성할 수 있다.
제2-2 전극(EL2_2)은, 평면 상에서 볼 때, 제2 영역(A2)의 중앙(또는 가운데)에 위치하며 원형 형상을 가질 수 있다. 제1-2 전극(EL1_2)은 제2-2 전극(EL2_1)의 원주 방향을 따라 그 주변을 둘러싸는 형상을 가질 수 있다. 일 예로, 제1-2 전극(EL1_2)은 제2-2 전극(EL2_2)의 적어도 일부를 둘러싸는 형상을 가질 수 있다. 본 발명의 일 실시예에 있어서, 제1-2 전극(EL1_2)은 제2-2 전극(EL2_2)의 적어도 일 영역을 제외한 나머지 영역만을 둘러싸는 형태, 일 예로, 완전한 원형의 링 형상을 이루지 않고 어느 한 부분이 개방된 "C" 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 제1-2 전극(EL1_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제1-2 전극(EL1_2) 상에 배치된 제3 컨택 전극(CNE3)과 전기적으로 절연될 수 있다. 제2-2 전극(EL2_2)은 제1 절연층(INS1)에 의해 커버되어 상기 제2-2 전극(EL2_2) 상에 배치된 제4 컨택 전극(CNE4)과 전기적으로 절연될 수 있다.
제2 영역(A2)에서, 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에 복수개의 제2 발광 소자들(LD2)이 정렬될 수 있다. 제2 발광 소자들(LD2) 각각의 일 단부는 제3 및 제4 컨택 전극들(CNE3, CNE4) 중 어느 하나의 컨택 전극에 연결되고, 상기 제2 발광 소자들(LD2) 각각의 타 단부는 상기 제3 및 제4 컨택 전극들(CNE3, CNE4) 중 나머지 컨택 전극에 연결될 수 있다. 제2 발광 소자들(LD2)은 제2-2 전극(EL2_2)의 주변을 따라 정렬될 수 있다. 일 예로, 제2 발광 소자들(LD2)은 제1-2 전극(EL1_2)과 제2-2 전극(EL2_2) 사이에서 원형 형상의 제2-2 전극(EL2_2)을 중심으로 방사형으로 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 제2 영역(A2)에 위치한 제1-2 및 제2-2 전극들(EL1_2, EL2_2), 제3 및 제4 컨택 전극들(CNE3, CNE4), 및 제2 발광 소자들(LD2)은 제2 직렬 단(SET2)을 구성할 수 있다.
제1 영역(A1)과 제2 영역(A2) 사이에는 제1 중간 전극(CTE1)이 배치될 수 있다. 제1 중간 전극(CTE1)은 제1 영역(A1)과 제2 영역(A2)에 걸쳐 제공될 수 있다. 제1 중간 전극(CTE1)의 일 단은 제2 컨택 전극(CNE2)과 전기적 및/또는 물리적으로 연결되고, 상기 제1 중간 전극(CTE1)의 타 단은 제3 컨택 전극(CNE3)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 중간 전극(CTE1)은 제2 컨택 전극(CNE2) 및/또는 제3 컨택 전극(CNE3)과 일체로 제공될 수 있다. 이에 따라, 제2 컨택 전극(CNE2)과 제3 컨택 전극(CNE3)은 제1 중간 전극(CTE1)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제1 중간 전극(CTE1)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 제1 브릿지 전극(또는 제1 연결 전극)일 수 있다.
제2-3 전극(EL2_3)은, 평면 상에서 볼 때, 제3 영역(A3)의 중앙(또는 가운데)에 위치하며 원형 형상을 가질 수 있다. 제1-3 전극(EL1_3)은 제2-3 전극(EL2_3)의 원주 방향을 따라 그 주변을 둘러싸는 형상을 가질 수 있다. 일 예로, 제1-3 전극(EL1_3)은 제2-3 전극(EL2_3)의 주변을 둘러싸는 원형의 링 형상(또는 폐루프 형상)을 가질 수 있다. 제1-3 전극(EL1_3)은 원형의 링 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1-3 전극(EL1_3)은 원형의 링 형상에 한정되지 않고 폐회로를 이루를 사각형 모양, 팔각형 모양 등의 사각 링 형상, 팔각 링 형상을 포함하는 다각 링 형상을 가질 수도 있다.
본 발명의 일 실시예에 있어서, 제2-3 전극(EL2_3)은 제4 컨택 홀(CH4) 및 연결 배선(CNL)을 통해 화소 회로(144)의 제2 전원 라인(PL2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1-3 전극(EL1_3)은 제1 절연층(INS1)에 의해 커버되어 제1-3 전극(EL1_3) 상에 배치된 제5 컨택 전극(CNE5)과 전기적으로 절연될 수 있다. 제2-3 전극(EL2_3)의 일 영역은 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 외부로 노출될 수 있다. 일 영역이 외부로 노출된 상기 제2-3 전극(EL2_3) 상에는 제6 컨택 전극(CNE6)이 배치되어 상기 제2-3 전극(EL2_3)과 상기 제6 컨택 전극(CNE6)은 직접 접촉하여 전기적 및/또는 물리적으로 서로 연결될 수 있다.
제3 영역(A3)에서, 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이에 복수 개의 제3 발광 소자들(LD3)이 정렬될 수 있다. 제3 발광 소자들(LD3) 각각의 일 단은 제5 및 제6 컨택 전극들(CNE5, CNE6) 중 어느 하나의 컨택 전극에 연결될 수 있고, 상기 제3 발광 소자들(LD3) 각각의 타 단은 상기 제5 및 제6 컨택 전극들(CNE5, CNE6) 중 나머지 컨택 전극에 연결될 수 있다. 제3 발광 소자들(LD3)은 제2-3 전극(EL2_3)의 주변을 따라 정렬될 수 있다. 일 예로, 제3 발광 소자들(LD3)은 제1-3 전극(EL1_3)과 제2-3 전극(EL2_3) 사이에서 원형 형상의 제2-3 전극(EL2_3)을 중심으로 방사형으로 정렬될 수 있다.
본 발명의 일 실시예에 있어서, 제3 영역(A3)에 위치한 제1-3 및 제2-3 전극들(EL1_3, EL2_3), 제5 및 제6 컨택 전극들(CNE5, CNE6), 및 제3 발광 소자들(LD3)은 제3 직렬 단을 구성할 수 있다.
제2 영역(A2)과 제3 영역(A3) 사이에는 제2 중간 전극(CTE2)이 배치될 수 있다. 제2 중간 전극(CTE2)은 제2 영역(A2)과 제3 영역(A3)에 걸쳐 제공될 수 있다. 제2 중간 전극(CTE2)의 일 단은 제4 컨택 전극(CNE4)과 전기적 및/또는 물리적으로 연결될 수 있고, 상기 제2 중간 전극(CTE2)의 타 단은 제5 컨택 전극(CNE5)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 중간 전극(CTE2)은 제4 컨택 전극(CNE4) 및/또는 제5 컨택 전극(CNE5)과 일체로 제공될 수 있다. 이에 따라, 제4 컨택 전극(CNE4)과 제5 컨택 전극(CNE5)은 제2 중간 전극(CTE2)에 의해 전기적 및/또는 물리적으로 서로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 제2 중간 전극(CTE2)은 제2 직렬 단(SET2)과 제3 직렬 단을 연결하는 제2 브릿지 전극(또는 제2 연결 전극)일 수 있다.
제1 절연층(INS1)의 제1 개구부(OPN1)에 의해 일 영역이 노출되어 제1 컨택 전극(CNE1)과 직접 접촉하는 제1-1 전극(EL1_1)은 각각의 화소(PXL)의 발광 유닛(EMU)에서 애노드 전극일 수 있다. 또한, 제1 절연층(INS1)의 제2 개구부(OPN2)에 의해 일 영역이 노출되어 제6 컨택 전극(CNE6)과 직접 접촉하는 제2-3 전극(EL2_3)은 상기 발광 유닛(EUM)에서 캐소드 전극일 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 PXL: 화소
EMU: 발광 유닛 LD: 발광 소자
PCL: 화소 회로층 DPL: 표시 소자층
NDA: 비표시 영역 PL1, PL2: 제1 및 제2 전원 라인
EL1, EL2: 제1 및 제2 전극 CTE: 중간 전극
BNK1, BNK2: 제1 및 제2 뱅크 패턴
CNE: 컨택 전극 CNL: 연결 배선

Claims (20)

  1. 제1 방향을 따라 구획된 제1 및 제2 영역들;
    상기 제1 영역에 제공되며, 상기 제1 방향과 다른 제2 방향으로 이격된 제1-1 및 제2-1 전극들;
    상기 제2 영역에 제공되며 상기 제2 방향으로 이격된 제1-2 및 제2-2 전극들;
    상기 제1-1 및 제2-1 전극들 사이 및 상기 제1-2 및 제2-2 전극들 사이에 배치된 복수의 발광 소자들;
    상기 제1-1 및 제2-1 전극들, 상기 제1-2 및 상기 제2-2 전극들 상에 각각 제공된 컨택 전극;
    상기 제1-1 및 제2-1 전극들, 상기 제1-2 및 상기 제2-2 전극들 각각과 상기 컨택 전극 사이에 제공되며 상기 제1-1 전극의 일부를 노출하는 제1 개구부를 포함한 절연층; 및
    상기 제2-1 전극 상의 컨택 전극과 상기 제1-2 전극 상의 컨택 전극을 연결하는 제1 중간 전극을 포함하고,
    상기 절연층은 상기 제2-1 전극 및 상기 제1-2 전극을 완전히 커버하는, 화소.
  2. 제1 항에 있어서,
    상기 절연층은 상기 제2-2 전극의 일부를 노출하는 제2 개구부를 더 포함하는, 화소.
  3. 제2 항에 있어서,
    상기 제1-1 전극은 상기 제1 개구부를 통해 상기 제1-1 전극 상의 컨택 전극과 직접 접촉하고,
    상기 제2-2 전극은 상기 제2 개구부를 통해 상기 제2-2 전극 상의 컨택 전극과 직접 접촉하는, 화소.
  4. 제3 항에 있어서,
    상기 제2-1 전극은 상기 제2-1 전극 상의 컨택 전극과 전기적으로 절연되며,
    상기 제1-2 전극은 상기 제1-2 전극 상의 컨택 전극과 전기적으로 절연되는, 화소.
  5. 제2 항에 있어서,
    상기 제1 중간 전극은,
    상기 제1 영역과 상기 제2 영역 사이에 배치되고,
    상기 제2-1 전극 상의 컨택 전극과 일체로 제공되거나 상기 제1-2 전극 상의 컨택 전극과 일체로 제공되는, 화소.
  6. 제2 항에 있어서,
    상기 제1-1 전극 상의 컨택 전극, 상기 제2-1 전극 상의 컨택 전극, 상기 제1-2 전극 상의 컨택 전극, 상기 제2-2 전극 상의 컨택 전극, 및 상기 중간 전극은 동일한 층에 제공되는, 화소.
  7. 제2 항에 있어서,
    상기 제1-1 전극과 상기 제1-2 전극은 상기 제1 방향을 따라 연장되며 상기 제1 영역과 상기 제2 영역 사이에서 서로 연결되고,
    상기 제2-1 전극과 상기 제2-2 전극은 상기 제1 방향을 따라 연장되며 상기 제1 영역과 상기 제2 영역 사이에서 서로 연결되는, 화소.
  8. 제2 항에 있어서,
    상기 제1-1 전극은 애노드 전극이고, 상기 제2-2 전극은 캐소드 전극인, 화소.
  9. 제1 항에 있어서,
    상기 발광 소자들은,
    상기 제1 영역에서 상기 제1-1 전극과 상기 제2-1 전극 사이에 배치된 복수의 제1 발광 소자들; 및
    상기 제2 영역에서 상기 제1-2 전극과 상기 제2-2 전극 사이에 배치된 복수의 제2 발광 소자들을 포함하는, 화소.
  10. 제9 항에 있어서,
    상기 제1 발광 소자들은 상기 제1-1 전극과 상기 제2-1 전극 사이에 병렬 연결된 제1 직렬 단을 이루고,
    상기 제2 발광 소자들은 상기 제1-2 전극과 상기 제2-2 전극 사이에 병렬 연결된 제2 직렬 단을 이루는, 화소.
  11. 제9 항에 있어서,
    상기 제1 방향으로, 상기 제2 영역의 하단에 위치한 제3 영역을 더 포함하고,
    상기 제3 영역은,
    상기 제2 방향으로 이격된 제1-3 및 제2-3 전극들;
    상기 제1-3 전극과 상기 제2-3 전극 사이에 제공된 복수의 제3 발광 소자들;
    상기 제1-3 및 제2-3 전극들 상에 각각 제공된 컨택 전극;
    상기 제1-3 및 제2-3 전극들 각각과 상기 컨택 전극 사이에 제공되며 상기 제2-3 전극의 일부를 노출하는 제2 개구부를 포함하는 상기 절연층; 및
    상기 제2-2 전극 상의 컨택 전극과 상기 제1-3 전극 상의 컨택 전극을 연결하는 제2 중간 전극을 포함하는, 화소.
  12. 제11 항에 있어서,
    상기 절연층은 상기 제2-2 전극 및 상기 제1-3 전극을 완전히 커버하는, 화소.
  13. 제12 항에 있어서,
    상기 제1-1 전극은 상기 제1 개구부를 통해 상기 제1-1 전극 상의 컨택 전극과 직접 접촉하고,
    상기 제2-3 전극은 상기 제2 개구부를 통해 상기 제2-3 전극 상의 컨택 전극과 직접 접촉하는, 화소.
  14. 제12 항에 있어서,
    상기 제2 중간 전극은 상기 제2-2 전극 상의 컨택 전극과 일체로 제공되거나 상기 제1-3 전극 상의 컨택 전극과 일체로 제공되는, 화소.
  15. 제13 항에 있어서,
    상기 제1 발광 소자들은 상기 제1-1 전극과 상기 제2-1 전극 사이에 병렬 연결된 제1 직렬 단을 이루고,
    상기 제2 발광 소자들은 상기 제1-2 전극과 상기 제2-2 전극 사이에 병렬 연결된 제2 직렬 단을 이루며,
    상기 제3 발광 소자들은 상기 제1-3 전극과 상기 제2-3 전극 사이에 병렬 연결된 제3 직렬 단을 이루는, 화소.
  16. 제15 항에 있어서,
    상기 제1-1 전극은 애노드 전극이고, 상기 제2-3 전극은 캐소드 전극인, 화소.
  17. 제1 항에 있어서,
    상기 제1 영역에서, 상기 제1-1 및 제2-1 전극들 중 하나의 전극은 원형 형상을 갖고 나머지 전극은 상기 하나의 전극의 주변을 둘러싸는 형상을 가지며,
    상기 제2 영역에서, 상기 제1-2 및 제2-2 전극들 중 하나의 전극은 원형 형상을 갖고 나머지 전극은 상기 하나의 전극의 주변을 둘러싸는 형상을 갖는, 화소.
  18. 기판 상에 제공된 복수의 화소들을 포함하고,
    상기 화소들 각각은,
    제1 방향을 따라 구획된 제1 및 제2 영역들;
    상기 제1 영역에 제공되며, 상기 제1 방향과 다른 제2 방향으로 이격된 제1-1 및 제2-1 전극들;
    상기 제2 영역에 제공되며, 상기 제2 방향으로 이격된 제1-2 및 제2-2 전극들;
    상기 제1-1 및 제2-1 전극들 사이에 배치된 복수의 제1 발광 소자들;
    상기 제1-2 및 제2-2 전극들 사이에 배치된 복수의 제2 발광 소자들;
    상기 제1-1 전극 상에 제공된 제1 컨택 전극, 상기 제2-1 전극 상에 제공된 제2 컨택 전극, 상기 제1-2 전극 상에 제공된 제3 컨택 전극, 및 상기 제2-2 전극 상에 제공된 제4 컨택 전극;
    상기 제1-1 전극과 상기 제1 컨택 전극 사이, 상기 제2-1 전극과 상기 제2 컨택 전극 사이, 상기 제1-2 전극과 상기 제3 컨택 전극 사이, 및 상기 제2-2 전극과 상기 제4 컨택 전극 사이에 각각 제공된 절연층; 및
    상기 제2 컨택 전극과 상기 제3 컨택 전극을 연결하는 중간 전극을 포함하고,
    상기 절연층은 상기 제1-1 전극의 일부를 노출하는 제1 개구부 및 상기 제2-2 전극의 일부를 노출하는 제2 개구부를 포함하고,
    상기 절연층은 상기 제2-1 전극 및 상기 제1-2 전극을 완전히 커버하는, 표시 장치.
  19. 제 18 항에 있어서,
    상기 제1-1 전극은 애노드 전극이고, 상기 제2-2 전극은 캐소드 전극인, 표시 장치.
  20. 제1 방향을 따라 구획된 제1 및 제2 영역들을 갖는 화소 영역을 포함한 각각의 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는,
    상기 제1 영역에 상기 제1 방향과 다른 제2 방향을 따라 이격된 제1-1 및 제2-1 전극들을 형성하고 상기 제2 영역에 상기 제2 방향을 따라 이격된 제1-2 및 제2-2 전극들을 형성하는 단계;
    상기 제1-1 및 제2-1 전극들과 상기 제1-2 및 제2-2 전극들 상에 절연 물질층을 형성하는 단계;
    상기 절연 물질층 상에 발광 소자들을 정렬하는 단계;
    상기 절연 물질층의 일부를 제거하여 상기 제1-1 전극의 일부를 노출하는 제1 개구부와 상기 제2-2 전극의 일부를 노출하는 제2 개구부를 포함한 절연층을 형성하는 단계; 및
    상기 제1-1 및 제2-1 전극들과 상기 제1-2 및 제2-2 전극들 상에 각각 컨택 전극을 형성하고, 상기 제2-1 전극 상의 컨택 전극과 상기 제1-2 전극 상의 컨택 전극을 연결하는 중간 전극을 형성하는 단계를 포함하고,
    상기 절연층은 상기 제2-1 전극과 상기 제1-2 전극을 완전히 커버하며,
    상기 제2-1 전극은 상기 제2-1 전극 상의 컨택 전극과 전기적으로 절연되고, 상기 제1-2 전극은 상기 제1-2 전극 상의 컨택 전극과 전기적으로 절연되는, 표시 장치의 제조 방법.
KR1020200049846A 2020-04-24 2020-04-24 화소, 이를 구비한 표시 장치, 및 그의 제조 방법 KR20210132259A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200049846A KR20210132259A (ko) 2020-04-24 2020-04-24 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
US17/920,516 US20230155067A1 (en) 2020-04-24 2021-04-21 Pixel, display apparatus comprising same, and manufacturing method therefor
CN202180030087.5A CN115485845A (zh) 2020-04-24 2021-04-21 像素、包括像素的显示设备和制造显示设备的方法
PCT/KR2021/005050 WO2021215833A1 (ko) 2020-04-24 2021-04-21 화소, 이를 구비한 표시 장치, 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200049846A KR20210132259A (ko) 2020-04-24 2020-04-24 화소, 이를 구비한 표시 장치, 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20210132259A true KR20210132259A (ko) 2021-11-04

Family

ID=78269742

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200049846A KR20210132259A (ko) 2020-04-24 2020-04-24 화소, 이를 구비한 표시 장치, 및 그의 제조 방법

Country Status (4)

Country Link
US (1) US20230155067A1 (ko)
KR (1) KR20210132259A (ko)
CN (1) CN115485845A (ko)
WO (1) WO2021215833A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090743A1 (ko) * 2021-11-18 2023-05-25 삼성디스플레이 주식회사 표시 장치
WO2023128502A1 (ko) * 2021-12-29 2023-07-06 삼성디스플레이 주식회사 표시 장치

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230120175A (ko) * 2022-02-07 2023-08-17 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367592B (zh) * 2012-03-28 2017-12-01 晶元光电股份有限公司 发光二极管结构与其制造方法
DE112013003887T5 (de) * 2012-09-07 2015-05-07 Seoul Viosys Co., Ltd. Leuchtdiodenarray auf Wafer-Ebene
KR102197082B1 (ko) * 2014-06-16 2020-12-31 엘지이노텍 주식회사 발광 소자 및 이를 포함하는 발광소자 패키지
US10074344B2 (en) * 2015-04-30 2018-09-11 Lg Display Co., Ltd. Touch recognition enabled display device with asymmetric black matrix pattern
KR102471111B1 (ko) * 2015-11-23 2022-11-28 삼성디스플레이 주식회사 유기 발광 표시 장치 및 유기 발광 표시 장치의 제조 방법
KR102493479B1 (ko) * 2018-02-06 2023-02-01 삼성디스플레이 주식회사 표시 장치의 제조 방법
KR102503172B1 (ko) * 2018-02-13 2023-02-27 삼성디스플레이 주식회사 표시 장치
KR102299992B1 (ko) * 2018-04-25 2021-09-10 삼성디스플레이 주식회사 발광 장치, 이를 구비한 표시 장치, 및 그의 제조 방법
KR102591056B1 (ko) * 2018-07-20 2023-10-20 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
KR102574913B1 (ko) * 2018-08-07 2023-09-07 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR102652769B1 (ko) * 2018-10-01 2024-04-02 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20200041430A (ko) * 2018-10-11 2020-04-22 삼성디스플레이 주식회사 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023090743A1 (ko) * 2021-11-18 2023-05-25 삼성디스플레이 주식회사 표시 장치
WO2023128502A1 (ko) * 2021-12-29 2023-07-06 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
WO2021215833A1 (ko) 2021-10-28
US20230155067A1 (en) 2023-05-18
CN115485845A (zh) 2022-12-16

Similar Documents

Publication Publication Date Title
KR20210057891A (ko) 표시 장치 및 그의 제조 방법
KR20200042997A (ko) 표시 장치
KR20210132259A (ko) 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
EP3958317A1 (en) Display device and method for manufacturing same
KR20210053391A (ko) 표시 장치
EP4040494A1 (en) Pixel, display device including same, and manufacturing method therefor
KR20220054507A (ko) 화소 및 이를 구비한 표시 장치
KR20200129244A (ko) 화소 및 이를 구비한 표시 장치
EP4047658A1 (en) Display device and method for manufacturing same
KR20210116833A (ko) 표시 장치 및 그의 제조 방법
KR20210141828A (ko) 화소 및 이를 구비한 표시 장치
KR20220143225A (ko) 화소 및 이를 구비한 표시 장치
CN114175244A (zh) 像素、具有该像素的显示装置及该显示装置的制造方法
KR20210109699A (ko) 표시 장치 및 그의 제조 방법
KR20220002797A (ko) 화소 및 이를 구비한 표시 장치
EP4057355A1 (en) Display device and method for manufacturing same
KR20220067649A (ko) 표시 장치
KR20210150642A (ko) 화소 및 이를 구비한 표시 장치
KR20230020627A (ko) 표시 장치
KR20210075292A (ko) 표시 장치 및 그의 제조 방법
KR20220007818A (ko) 표시 장치
KR20210044354A (ko) 표시 장치
US20230352455A1 (en) Display device
KR20210132786A (ko) 화소 및 이를 구비한 표시 장치
KR20220023924A (ko) 화소 및 이를 구비한 표시 장치