KR20200041430A - 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 - Google Patents

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치 Download PDF

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Abstract

본 발명의 일 실시예에 의한 발광 장치는, 기판; 상기 기판 상의 서로 다른 층에 배치된 제1 전극 및 제2 전극; 상기 제1 및 제2 전극들의 사이에 개재된 제1 절연막; 및 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드를 포함한다.

Description

발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치{LIGHT EMITTING DEVICE, FABRICATING METHOD THEREOF, AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명의 실시예는 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 관한 것이다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 상기 발광 다이오드를 이용하여 발광 장치를 제조하는 기술이 개발되고 있다. 예를 들어, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 초소형의 발광 다이오드들을 제조하고, 상기 초소형의 발광 다이오드들을 이용하여 발광 장치의 광원을 구성하는 기술이 개발되고 있다. 이러한 발광 장치는 표시 장치나 조명 장치와 같은 각종 전자 장치에 구비될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 발광 다이오드를 포함한 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치를 제공하는 것이다.
본 발명의 일 실시예에 의한 발광 장치는, 기판; 상기 기판 상의 서로 다른 층에 배치된 제1 전극 및 제2 전극; 상기 제1 및 제2 전극들의 사이에 개재된 제1 절연막; 및 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드를 포함한다.
실시예에 따라, 상기 제1 및 제2 전극들은, 적어도 일 영역이 서로 중첩되며, 상기 제1 절연막을 사이에 개재하고 서로 이격될 수 있다.
실시예에 따라, 상기 발광 다이오드는, 상기 제1 및 제2 전극들에 인접하여 배치되며, 길이 방향의 양단에 위치한 제1 단부 및 제2 단부를 포함할 수 있다. 상기 제1 단부는 상기 제1 및 제2 전극들을 향하도록 상기 발광 다이오드의 일단에 위치하고, 상기 제2 단부는 상기 발광 다이오드의 반대편 일단에 위치할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 발광 다이오드의 제1 단부와 상기 제1 및 제2 전극들의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및 상기 발광 다이오드의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함할 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 기판과 상기 제1 및 제2 전극들의 사이에 배치되며, 상기 발광 다이오드의 제1 단부에 인접한 제1 격벽; 및 상기 기판과 상기 제2 컨택 전극의 사이에 배치되며, 상기 발광 다이오드의 제2 단부에 인접한 제2 격벽을 더 포함할 수 있다.
실시예에 따라, 상기 제1 전극은 상기 제1 절연막의 상부에 배치되고, 상기 제2 전극은 상기 기판과 상기 제1 절연막의 사이에 상기 제1 전극과 중첩되도록 배치될 수 있다.
실시예에 따라, 상기 제1 및 제2 전극들의 중첩 영역에서, 상기 제2 전극은 상기 제1 전극보다 큰 폭을 가질 수 있다.
실시예에 따라, 상기 발광 다이오드의 제1 단부는 상기 제1 전극을 향하도록 배치되며, 상기 발광 다이오드의 적어도 일 영역은 상기 제2 전극과 중첩될 수 있다.
실시예에 따라, 상기 발광 장치는, 상기 기판과 상기 제2 전극의 사이에 배치되며 상기 발광 다이오드의 어느 일 단부에 인접한 적어도 하나의 격벽을 더 포함할 수 있다.
실시예에 따라, 상기 제1 및 제2 전극들의 개수가 상이할 수 있다. 그리고, 상기 제2 전극은, 상기 제1 전극과 중첩되는 제1 서브 전극; 및 평면 상에서 보았을 때, 상기 제1 전극 및 상기 제1 서브 전극으로부터 소정 간격 이격되어 배치된 적어도 하나의 제2 서브 전극을 포함할 수 있다.
실시예에 따라, 상기 발광 다이오드는, 평면 상에서 보았을 때, 상기 제1 전극과 상기 제2 서브 전극의 사이에 가로 방향으로 배치된 막대형 발광 다이오드일 수 있다.
실시예에 따라, 상기 제1 및 제2 전극들은, 평면 상에서 보았을 때 서로 중첩되지 않도록 소정 거리 이격되어 배치될 수 있다.
실시예에 따라, 상기 제1 및 제2 전극들은 서로 동일한 방향으로 연장된 바 형상을 가지며, 균일한 간격으로 서로 평행하게 배치될 수 있다.
실시예에 따라, 상기 제2 전극은, 상기 제1 전극에 인접한 일측 가장자리 영역에서 굴곡부를 포함할 수 있다. 그리고, 상기 제1 및 제2 전극들은, 제1 영역에서 제1 거리만큼 이격되어 배치되고, 상기 제1 영역에 이웃한 제2 영역에서 상기 제1 거리보다 큰 제2 거리만큼 이격되어 배치될 수 있다.
실시예에 따라, 상기 제1 및 제2 영역들은, 상기 제1 및 제2 전극들 각각의 연장 방향을 따라 순차적으로 배열될 수 있다.
실시예에 따라, 상기 발광 다이오드는, 상기 제1 영역에 배치될 수 있다.
본 발명의 일 실시예에 의한 발광 장치의 제조 방법은, 기판 상에 하부 전극을 형성하는 단계; 적어도 상기 하부 전극을 커버하도록 상기 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 상부 전극을 형성하는 단계; 상기 하부 전극 및 상기 상부 전극을 포함한 상기 기판 상에 적어도 하나의 발광 다이오드를 공급하고, 상기 발광 다이오드의 일 단부가 상기 상부 전극에 인접하도록 상기 발광 다이오드를 정렬하는 단계; 및 상기 발광 다이오드를 상기 하부 전극과 상기 상부 전극의 사이에 전기적으로 연결하는 단계를 포함한다.
실시예에 따라, 상기 발광 다이오드를 상기 하부 전극과 상기 상부 전극의 사이에 전기적으로 연결하는 단계는, 상기 발광 다이오드의 양 단부를 각각 상기 상부 전극 및 상기 하부 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함할 수 있다.
실시예에 따라, 상기 발광 장치의 제조 방법은, 상기 하부 전극을 형성하기 이전에, 상기 기판 상에 적어도 하나의 격벽을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 표시 장치는, 표시 영역을 포함하는 기판; 및 상기 표시 영역에 배치된 화소를 포함한다. 상기 화소는, 상기 기판 상의 서로 다른 층에 배치된 제1 전극 및 제2 전극; 상기 제1 및 제2 전극들의 사이에 개재된 제1 절연막; 및 상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드를 포함한다.
본 발명의 실시예에 의한 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치에 따르면, 제1 및 제2 전극들의 사이에 발광 다이오드를 효율적으로 배열할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 의한 발광 다이오드를 나타내는 사시도 및 단면도이다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 발광 장치를 나타내는 회로도로서, 일 예로 상기 발광 장치를 포함하는 능동형 화소에 대한 서로 다른 실시예를 나타낸다.
도 6은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성되는 화소의 실시예를 나타낸다.
도 7은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응하는 단면의 실시예를 나타낸다.
도 8은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성되는 화소의 실시예를 나타낸다.
도 9a 및 도 9b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 8의 Ⅱ~Ⅱ'선에 대응하는 단면의 서로 다른 실시예들을 나타낸다.
도 10은 본 발명의 일 실시예에 의한 발광 장치의 제조 방법을 나타내는 순서도로서, 일 예로 도 8 내지 도 9b의 실시예에 의한 발광 장치의 제조 방법에 대한 실시예를 나타낸다.
도 11a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소의 실시예를 나타낸다.
도 11b는 도 11a의 실시예에 의한 제1 및 제2 전극들과 발광 다이오드들의 상호 배치 관계를 나타내는 평면도이다.
도 12a 및 도 12b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11a의 Ⅲ~Ⅲ'선에 대응하는 단면의 서로 다른 실시예들을 나타낸다.
도 13a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소의 실시예를 나타낸다.
도 13b는 도 13a의 실시예에 의한 제1 및 제2 전극들과 발광 다이오드들의 상호 배치 관계를 나타내는 평면도이다.
도 14는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 13a의 Ⅳ~Ⅳ'선에 대응하는 단면의 실시예를 나타낸다.
도 15는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소의 실시예를 나타낸다.
도 16은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 15의 Ⅴ~Ⅴ'선에 대응하는 단면의 실시예를 나타낸다.
도 17a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소의 실시예를 나타낸다.
도 17b는 도 17a의 실시예에 의한 제1 및 제2 전극들과 발광 다이오드들의 상호 배치 관계를 나타내는 평면도이다.
도 18a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소의 실시예를 나타낸다.
도 18b는 도 18a의 실시예에 의한 제1 및 제2 전극들과 발광 다이오드들의 상호 배치 관계를 나타내는 평면도이다.
도 19a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소의 실시예를 나타낸다.
도 19b는 도 19a의 실시예에 의한 제1 및 제2 전극들과 발광 다이오드들의 상호 배치 관계를 나타내는 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예를 도면에 예시하고 본문에 상세하게 설명하고자 한다. 다만, 본 발명은 이하에서 개시되는 실시예에 한정되지는 않으며, 다양한 형태로 변경되어 실시될 수 있을 것이다.
한편, 도면에서 본 발명의 특징과 직접적으로 관계되지 않은 일부 구성 요소는 본 발명을 명확하게 나타내기 위하여 생략되었을 수 있다. 또한, 도면 상의 일부 구성 요소는 그 크기나 비율 등이 다소 과장되어 도시되었을 수 있다. 도면 전반에서 동일 또는 유사한 구성 요소들에 대해서는 비록 다른 도면 상에 표시되더라도 가능한 한 동일한 참조 번호 및 부호를 부여하고, 중복되는 설명은 생략하기로 한다.
본 출원에서, 제1, 제2 등의 용어는 다양한 구성 요소들을 구별하여 설명하는데 사용될 뿐, 상기 구성 요소들이 상기 용어에 의해 한정되지는 않는다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들의 조합이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 어떤 요소 또는 부분이 다른 요소 또는 부분 "상에" 있다고 할 경우, 이는 상기 다른 요소 또는 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 요소 또는 부분이 있는 경우도 포함한다. 또한, 이하의 설명에서 규정하는 특정 위치 또는 방향 등은 상대적인 관점에서 기술한 것으로서, 일 예로 이는 보는 관점이나 방향에 따라서는 반대로 변경될 수도 있음에 유의하여야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 및 도 3a 및 도 3b는 각각 본 발명의 일 실시예에 의한 발광 다이오드(LD)를 나타내는 사시도 및 단면도이다. 도 1a 내지 도 3b에서는 원 기둥 형상의 막대형 발광 다이오드(LD)를 도시하였으나, 본 발명에 의한 발광 다이오드(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
먼저 도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 의한 발광 다이오드(LD)는, 제1 도전형 반도체층(11) 및 제2 도전형 반도체층(13)과, 상기 제1 및 제2 도전형 반도체층들(11, 13)의 사이에 개재된 활성층(12)을 포함한다. 일 예로, 발광 다이오드(LD)는 길이(L) 방향을 따라 제1 도전형 반도체층(11), 활성층(12) 및 제2 도전형 반도체층(13)이 순차적으로 적층된 적층체로 구성될 수 있다.
실시예에 따라, 발광 다이오드(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 발광 다이오드(LD)의 연장 방향을 길이(L) 방향이라고 하면, 발광 다이오드(LD)는 상기 길이(L) 방향을 따라 일측 단부와 타측 단부를 가질 수 있다.
실시예에 따라, 발광 다이오드(LD)의 일측 단부에는 제1 및 제2 도전형 반도체층들(11, 13) 중 하나가 배치되고, 상기 발광 다이오드(LD)의 타측 단부에는 상기 제1 및 제2 도전형 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 다이오드(LD)는 막대 형상으로 제조된 막대형 발광 다이오드일 수 있다. 본 명세서에서, "막대형"이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)의 길이(L)는 그 직경(D)(또는, 횡단면의 폭)보다 클 수 있다.
실시예에 따라, 발광 다이오드(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기, 일 예로 각각 나노 스케일 또는 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가질 수 있다. 다만, 본 발명에서 발광 다이오드(LD)의 크기가 이에 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 다이오드(LD)의 크기는 다양하게 변경될 수 있다.
제1 도전형 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 도전형 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전형 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전형 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 일 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 상기 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, AlInGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 다이오드(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 상기 발광 다이오드(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 다이오드(LD)의 발광을 제어함으로써, 상기 발광 다이오드(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 도전형 반도체층(13)은 활성층(12) 상에 배치되며, 제1 도전형 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전형 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전형 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 도전형 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전형 반도체층(13)을 구성할 수 있다.
또한, 실시예에 따라, 발광 다이오드(LD)는 표면에 제공된 절연성 피막(INF)을 더 포함할 수 있다. 절연성 피막(INF)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 다이오드(LD)의 표면에 형성될 수 있으며, 이외에도 제1 및 제2 도전형 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다. 다만, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 다이오드(LD)의 양 단부는 노출할 수 있다. 예를 들어, 절연성 피막(INF)은 길이(L) 방향 상에서 발광 다이오드(LD)의 양단에 위치한 제1 및 제2 도전형 반도체층들(11, 13) 각각의 일단, 일 예로 원기둥의 두 밑면(상부면 및 하부면)은 커버하지 않고 노출할 수 있다.
실시예에 따라, 절연성 피막(INF)은 SiO2, Si3N4, Al2O3 및 TiO2 중 적어도 하나의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 절연성 피막(INF)의 구성 물질이 특별히 한정되지는 않으며, 상기 절연성 피막(INF)은 현재 공지된 다양한 절연 물질로 구성될 수 있다.
일 실시예에서, 발광 다이오드(LD)는 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13) 및/또는 절연성 피막(INF) 외에도 추가적인 구성 요소를 더 포함할 수 있다. 예를 들면, 발광 다이오드(LD)는 제1 도전형 반도체층(11), 활성층(12) 및/또는 제2 도전형 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 추가적으로 포함할 수 있다.
예를 들어, 발광 다이오드(LD)는 도 2a 및 도 2b에 도시된 바와 같이 제2 도전형 반도체층(13)의 일단 측에 배치되는 적어도 하나의 전극층(14)을 더 포함할 수 있다. 또한, 실시예에 따라 발광 다이오드(LD)는 도 3a 및 도 3b에 도시된 바와 같이 제1 도전형 반도체층(11)의 일단 측에 배치되는 적어도 하나의 다른 전극층(15)을 더 포함할 수도 있다.
상기 전극층들(14, 15) 각각은 오믹(Ohmic) 컨택 전극일 수 있으나, 이에 한정되지는 않는다. 또한, 상기 전극층들(14, 15) 각각은 금속 또는 금속 산화물을 포함할 수 있으며, 일 예로, Cr, Ti, Al, Au, Ni, ITO, IZO, ITZO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있다. 또한, 실시예에 따라, 상기 전극층들(14, 15)은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 다이오드(LD)에서 생성되는 빛이 전극층들(14, 15)을 투과하여 발광 다이오드(LD)의 외부로 방출될 수 있다.
실시예에 따라, 절연성 피막(INF)은 상기 전극층들(14, 15)의 외주면을 적어도 부분적으로 감싸거나, 또는 감싸지 않을 수 있다. 즉, 절연성 피막(INF)은 상기 전극층들(14, 15)의 표면에 선택적으로 형성될 수 있다. 또한, 절연성 피막(INF)은 서로 다른 극성을 가지는 발광 다이오드(LD)의 양단을 노출하도록 형성되며, 일 예로 전극층들(14, 15)의 적어도 일 영역을 노출할 수 있다. 또는, 또 다른 실시예에서는, 절연성 피막(INF)이 제공되지 않을 수도 있다.
발광 다이오드(LD)의 표면, 특히 활성층(12)의 표면에 절연성 피막(INF)이 제공되면, 상기 활성층(12)이 도시되지 않은 적어도 하나의 전극(일 예로, 상기 발광 다이오드(LD)의 양단에 연결되는 컨택 전극들 중 적어도 하나의 컨택 전극) 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 다이오드(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 다이오드(LD)의 표면에 절연성 피막(INF)을 형성함에 의해 상기 발광 다이오드(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 또한, 각각의 발광 다이오드(LD)에 절연성 피막(INF)이 형성되면, 다수의 발광 다이오드들(LD)이 서로 밀접하여 배치되어 있는 경우에도 상기 발광 다이오드들(LD)의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
또한, 본 발명의 일 실시예에서, 발광 다이오드(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 다이오드들(LD)을 유동성의 용액에 혼합하여 각각의 발광 영역(일 예로, 각 화소의 발광 영역)에 공급할 때, 상기 발광 다이오드들(LD)이 용액 내에 불균일하게 응집하지 않고 균일하게 분산될 수 있도록 각각의 발광 다이오드(LD)를 표면 처리(일 예로, 코팅)할 수 있다.
상술한 발광 다이오드(LD)를 포함한 발광 장치는, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 영역에 적어도 하나의 초소형 발광 다이오드(LD), 일 예로 각각 나노 스케일 내지 마이크로 스케일의 크기를 가진 복수의 초소형 발광 다이오드들(LD)을 배치하고, 이를 통해 각 화소의 광원(또는, 광원 유닛)을 구성할 수 있다. 다만, 본 발명에서 발광 다이오드(LD)의 적용 분야가 표시 장치에 한정되지는 않는다. 예를 들어, 발광 다이오드(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 4는 본 발명의 일 실시예에 의한 표시 장치를 나타내는 평면도이다. 실시예에 따라, 도 4에서는 도 1a 내지 도 3b에서 설명한 발광 다이오드(LD)를 광원으로서 이용할 수 있는 장치의 일 예로서, 표시 장치, 특히 상기 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다. 일 예로, 상기 표시 패널(PNL)의 화소들(PXL)은 각각의 발광 장치를 포함하고, 상기 발광 장치는 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다.
편의상, 도 4에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라서는 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나) 및/또는 복수의 배선들이 표시 패널(PNL)에 더 배치될 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 의한 표시 패널(PNL)은, 기판(SUB)과, 상기 기판(SUB) 상에 배치된 다수의 화소들(PXL)을 포함할 수 있다. 구체적으로, 표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은, 영상을 표시하기 위한 표시 영역(DA)과, 상기 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 그리고, 기판(SUB) 상의 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다.
실시예에 따라, 표시 영역(DA)은 표시 패널(PNL)의 중앙 영역에 배치되고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 표시 패널(PNL)의 가장자리 영역에 배치될 수 있다. 다만, 표시 영역(DA) 및 비표시 영역(NDA)의 위치가 이에 한정되지는 않으며, 이들의 위치는 변경될 수 있다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성할 수 있다. 실시예에 따라, 기판(SUB)은 경성 기판 또는 가요성 기판일 수 있으며, 그 재료나 물성이 특별히 한정되지는 않는다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 구성된 경성 기판, 또는 플라스틱 또는 금속 재질의 박막 필름으로 구성된 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 일 예로, 기판(SUB)은 반투명 기판, 불투명 기판, 또는 반사성 기판일 수도 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 규정되어 화소들(PXL)이 배치되고, 나머지 영역은 비표시 영역(NDA)으로 규정될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 형성되는 복수의 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 외곽에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들 및/또는 내장 회로부가 배치될 수 있다.
실시예에 따라, 화소들(PXL)은 표시 영역(DA)에 분산되어 배치될 수 있다. 일 예로, 화소들(PXL)은 스트라이프 형태로 표시 영역(DA)에 배열될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 화소들(PXL)은 현재 공지된 다양한 형태로 표시 영역(DA)에 배열될 수 있다.
각각의 화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 및 제2 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로 도 1a 내지 도 3b의 실시예들 중 어느 하나의 실시예에 의한 발광 다이오드(LD)를 포함할 수 있다. 예를 들어, 각각의 화소(PXL)는, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지는 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 일 예로, 각각의 화소(PXL)는 화소 전극들 및/또는 전원선들의 사이에 서로 병렬로 연결된 복수의 막대형 발광 다이오드들을 포함할 수 있다. 상기 복수의 막대형 발광 다이오드들은 각 화소(PXL)의 발광 장치(일 예로, 각 화소(PXL)의 광원 또는 광원 유닛)를 구성할 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 본 발명의 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 현재 공지된 다양한 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 5a 내지 도 5c는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 회로도로서, 일 예로 상기 발광 장치를 포함하는 능동형 화소(PXL)에 대한 서로 다른 실시예를 나타낸다. 실시예에 따라, 도 5a 내지 도 5c에 도시된 각각의 화소(PXL)는 도 4의 표시 패널(PNL)에 구비된 화소들(PXL) 중 어느 하나일 수 있으며, 상기 화소들(PXL)은 실질적으로 동일 또는 유사한 구조를 가질 수 있다.
먼저 도 5a를 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 광원 유닛(LSU)과, 상기 광원 유닛(LSU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다. 상기 광원 유닛(LSU)은 본 발명의 일 실시예에 의한 발광 장치를 구성할 수 있다.
실시예에 따라, 광원 유닛(LSU)은 제1 전원(VDD)과 제2 전원(VSS)의 사이에 복수의 발광 다이오드들(LD)을 포함할 수 있다. 일 실시예에서, 상기 발광 다이오드들(LD)은 서로 병렬로 연결될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전원(VDD)과 제2 전원(VSS)의 사이에, 복수의 발광 다이오드들(LD)이 직/병렬 혼합 구조로 연결될 수도 있다.
실시예에 따라, 제1 및 제2 전원들(VDD, VSS)은 발광 다이오드들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 다이오드들(LD)의 문턱 전압 이상으로 설정될 수 있다.
한편, 도 5a에서는 각 화소(PXL)의 광원 유닛(LSU)을 구성하는 발광 다이오드들(LD)이 제1 전원(VDD)과 제2 전원(VSS)의 사이에 서로 동일한 방향(일 예로, 순방향)으로 병렬 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 상기 발광 다이오드들(LD) 중 일부는 제1 및 제2 전원들(VDD, VSS)의 사이에 제1 방향(일 예로, 순방향)로 연결되고, 다른 일부는 제2 방향(일 예로, 역방향)으로 연결될 수도 있다. 또는, 또 다른 실시예에서는, 적어도 하나의 화소(PXL)가 단일의 발광 다이오드(LD)만을 포함할 수도 있다.
실시예에 따라, 각각의 광원 유닛(LSU)을 구성하는 발광 다이오드들(LD)의 일 단부는 상기 광원 유닛(LSU)의 제1 전극을 통해 화소 회로(PXC)에 공통으로 접속되며, 상기 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 접속될 수 있다. 그리고, 발광 다이오드들(LD)의 다른 단부는 상기 광원 유닛(LSU)의 제2 전극 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 접속될 수 있다.
각각의 광원 유닛(LSU)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 표시 영역(DA)에서 소정의 영상이 표시될 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 접속될 수 있다. 이러한 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(구동 트랜지스터; T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(스위칭 트랜지스터; T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 접속된다.
이러한 제2 트랜지스터(T2)는, 주사선(Si)으로부터 게이트-온 전압(예컨대, 로우 전압)의 주사 신호가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 각각의 프레임 기간마다 데이터선(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 상기 데이터 신호는 제2 트랜지스터(T2)를 경유하여 제1 노드(N1)로 전달된다. 이에 따라, 스토리지 커패시터(Cst)에는 데이터 신호에 대응하는 전압이 충전된다.
스토리지 커패시터(Cst)의 일 전극은 제1 전원(VDD)에 접속되고, 다른 전극은 제1 노드(N1)에 접속된다. 이러한 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
한편, 도 5a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
예를 들면, 도 5b에 도시된 바와 같이, 제1 및 제2 트랜지스터들(T1, T2)은 모두 N타입의 트랜지스터들일 수 있다. 도 5b에 도시된 화소(PXL)는, 트랜지스터 타입 변경에 따라 일부 회로 소자의 접속 위치가 변경된 것을 제외하고, 그 구성 및 동작이 도 5a의 화소(PXL)와 실질적으로 유사하다. 따라서, 도 5b의 화소(PXL)에 대한 상세한 설명은 생략하기로 한다.
한편, 화소 회로(PXC)의 구조가 도 5a 및 도 5b에 도시된 실시예에 한정되지는 않는다. 즉, 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 일 예로, 화소 회로(PXC)는 도 5c에 도시된 실시예와 같이 구성될 수도 있다.
도 5c를 참조하면, 화소 회로(PXC)는 해당 수평 라인의 주사선(Si) 외에도 적어도 하나의 다른 주사선(또는, 제어선)에 더 접속될 수 있다. 일 예로, 표시 영역(DA)의 i번째 행에 배치된 화소(PXL)의 화소 회로(PXC)는 i-1번째 주사선(Si-1) 및/또는 i+1번째 주사선(Si+1)에 더 접속될 수 있다. 또한, 실시예에 따라 화소 회로(PXC)는 제1 및 제2 전원들(VDD, VSS) 외에 다른 전원에 더 연결될 수 있다. 일 예로, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 실시예에 따라, 이러한 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 내지 T7)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속된다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 광원 유닛(LSU)으로 공급되는 구동 전류를 제어한다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 트랜지스터(T1)의 일 전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제2 트랜지스터(T2)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 데이터선(Dj)을 제1 트랜지스터(T1)의 일 전극에 전기적으로 연결한다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, 데이터선(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달된다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 다른 전극과 제1 노드(N1) 사이에 접속된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 해당 주사선(Si)에 접속된다. 이와 같은 제3 트랜지스터(T3)는 상기 주사선(Si)으로부터 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)를 다이오드 형태로 연결한다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 주사선, 일 예로 i-1번째 주사선(Si-1)에 접속된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달한다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하일 수 있다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제5 트랜지스터(T5)는 상기 발광 제어선(Ei)으로 게이트-오프 전압(일 예로, 하이 전압)의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 광원 유닛(LSU)의 제1 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 해당 발광 제어선, 일 예로 i번째 발광 제어선(Ei)에 접속된다. 이와 같은 제6 트랜지스터(T6)는 상기 발광 제어선(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제7 트랜지스터(T7)는 광원 유닛(LSU)의 제1 전극과 초기화 전원(Vint) 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 단의 주사선들 중 어느 하나, 일 예로 i+1번째 주사선(Si+1)에 접속된다. 이와 같은 제7 트랜지스터(T7)는 상기 i+1번째 주사선(Si+1)으로 게이트-온 전압의 주사 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 광원 유닛(LSU)의 제1 전극으로 공급한다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제1 노드(N1)의 사이에 접속된다. 이와 같은 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
한편, 도 5c에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 내지 T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 내지 T7) 중 적어도 하나는 N타입의 트랜지스터로 변경될 수도 있다.
또한, 본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 5a 내지 도 5c에 도시된 실시예들에 한정되지는 않으며, 각각의 화소(PXL)는 현재 공지된 다양한 구조를 가질 수 있다. 예를 들어, 각각의 화소(PXL)에 포함된 화소 회로(PXC)는 현재 공지된 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다. 또한, 본 발명의 다른 실시예에서, 각각의 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 광원 유닛(LSU)의 제1 및 제2 전극들 각각은 주사선(Si), 데이터선(Dj), 전원선 및/또는 제어선 등에 직접 접속될 수 있다.
도 6은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성되는 화소(PXL)의 실시예를 나타낸다. 실시예에 따라, 도 6에서는 제1 및 제2 전원선들(PL1, PL2)(또는, 주사선 및 데이터선과 같은 신호선들)을 포함하거나, 또는 상기 제1 및 제2 전원선들(PL1, PL2)에 직접적으로 연결되는 발광 장치(일 예로, 수동형 발광 표시 장치의 화소(PXL))를 도시하였다. 다만, 본 발명에 의한 발광 장치가 도 6에 도시된 실시예에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 발광 장치가 적어도 하나의 다른 회로 소자(일 예로, 도 5a 내지 도 5c의 화소 회로(PXC))나, 연결 배선 또는 신호선 등을 경유하여 제1 및/또는 제2 전원선(PL1, PL2)에 연결될 수도 있다.
도 6을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)는, 제1 전극(ELT1) 및 제2 전극(ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 예를 들면, 화소(PXL)는, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 서로 직렬 및/또는 병렬로 연결된 복수의 발광 다이오드들(LD)을 포함할 수 있다.
또한, 상기 화소(PXL)는, 발광 다이오드들(LD)의 제1 단부(EP1)를 제1 전극(ELT1)에 전기적으로 연결하는 제1 컨택 전극(CNE1)과, 상기 발광 다이오드들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 전기적으로 연결하는 제2 컨택 전극(CNE2)을 더 포함할 수 있다. 이러한 제1 및 제2 컨택 전극들(CNE1, CNE2)에 의해, 발광 다이오드들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결될 수 있다.
추가적으로, 상기 화소(PXL)는, 제1 전극(ELT1)을 제1 전원선(PL1)에 연결하는 제1 연결 전극(CNL1)과, 제2 전극(ELT2)을 제2 전원선(PL2)에 연결하는 제2 연결 전극(CNL2)을 더 포함할 수 있다. 실시예에 따라, 제1 및 제2 연결 전극들(CNL1, CNL2)은 각각 제1 및 제2 전극들(ELT1, ELT2)에 일체로 연결되거나, 또는 적어도 하나의 컨택홀 등을 경유하여 상기 제1 및 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수 있다. 제1 및 제2 연결 전극들(CNL1, CNL2)이 각각 제1 및 제2 전극들(ELT1, ELT2)에 일체로 연결되는 경우, 상기 제1 및 제2 연결 전극들(CNL1, CNL2)을 각각 제1 및 제2 전극들(ELT1, ELT2)의 일 영역으로 간주할 수도 있다. 다만, 본 발명의 실시예를 설명함에 있어, 제1 및 제2 전극들(ELT1, ELT2)의 상호 배치 관계 등을 보다 명확히 설명하기 위하여, 제1 및 제2 연결 전극들(CNL1, CNL2)과 제1 및 제2 전극들(ELT1, ELT2)을 서로 구분하여 설명하기로 한다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2), 발광 다이오드들(LD) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2) 등은, 본 발명의 일 실시예에 의한 발광 장치를 구성할 수 있다. 예를 들어, 상기 제1 및 제2 전극들(ELT1, ELT2), 발광 다이오드들(LD) 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)은, 본 발명의 일 실시예에 의한 화소(PXL)의 광원 유닛(일 예로, 도 5a 내지 도 5c의 LSU)을 구성할 수 있다.
본 발명의 일 실시예에서, 제1 전극(ELT1) 및 제2 전극(ELT2)은 실질적으로 동일한 폭을 가지면서 서로 중첩되도록 배치되되, 서로 분리될 수 있다. 예를 들면, 제1 및 제2 전극들(ELT1, ELT2)은, 적어도 한 층의 절연막을 사이에 개재하고, 화소(PXL)(또는, 발광 장치)의 베이스 부재가 되는 기판 상의 서로 다른 층에 이격되어 배치될 수 있다. 다만, 제1 및 제2 전극들(ELT1, ELT2)의 상호 배치 관계 등은 실시예에 따라 다양하게 변경될 수 있다. 이러한 제1 및 제2 전극들(ELT1, ELT2)은 적어도 중첩 영역에서 실질적으로 동일한 폭을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 전극들(ELT1, ELT2)의 상대적 크기(일 예로, 폭) 등은 다양하게 변경될 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제2 전극(ELT2)은 각각 어느 하나의 화소 전극, 일 예로, 애노드 전극 및 캐소드 전극 중 하나일 수 있다. 예를 들어, 제1 전극(ELT1)이 애노드 전극이면, 제2 전극(ELT2)은 캐소드 전극일 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2) 각각은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 각각의 제1 전극(ELT1)은 제1 반사 전극 및 제1 도전성 캡핑층을 포함한 다중층으로 구성될 수 있고, 각각의 제2 전극(ELT2)은 제2 반사 전극 및 제2 도전성 캡핑층을 포함한 다중층으로 구성될 수 있다. 제1 및 제2 전극들(ELT1, ELT2)의 구성 물질 및/또는 그 단면 구조가 특별히 한정되지는 않으며, 이는 실시예에 따라 다양하게 변경될 수 있다.
실시예에 따라, 제1 전극(ELT1)은 제1 연결 전극(CNL1)을 통해 제1 전원선(일 예로, 도 5a 내지 도 5c의 PL1)(또는, 주사선, 데이터선, 또는 제어선과 같은 소정의 제1 신호선)에 연결될 수 있다. 실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 다른 방향을 따라 연장될 수 있다. 예를 들어, 제1 연결 전극(CNL1)이 제1 방향(DR1)(일 예로, 가로 방향)을 따라 연장된다고 할 때, 제1 전극(ELT1)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)(일 예로, 세로 방향)을 따라 연장될 수 있다.
일 실시예에서, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 일체로 연결될 수 있다. 예를 들어, 제1 전극(ELT1)은 제1 연결 전극(CNL1)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 개별적으로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
또한, 일 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 제1 전원선(PL1)(또는, 제1 신호선)과 일체로 연결될 수 있다. 또는, 다른 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 상기 제1 전원선(PL1)과는 별개로 형성되어 적어도 하나의 컨택홀 및/또는 적어도 하나의 회로 소자를 경유하여 상기 제1 전원선(PL1)에 전기적으로 연결될 수도 있다. 이에 의해, 제1 전원선(PL1)(또는, 제1 신호선)으로 공급되는 제1 전원(또는, 주사 신호, 데이터 신호, 또는 제어 신호와 같은 제1 신호)이 제1 전극(ELT1)으로 전달될 수 있다.
실시예에 따라, 제2 전극(ELT2)은 제2 연결 전극(CNL2)을 통해 제2 전원선(PL2)(또는, 주사선, 데이터선, 또는 제어선과 같은 소정의 제2 신호선)에 연결될 수 있다. 실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 일 예로, 제2 연결 전극(CNL2)이 제1 방향(DR1)을 따라 연장된다고 할 때, 제2 전극(ELT2)은 상기 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 연장될 수 있다.
일 실시예에서, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 일체로 연결될 수 있다. 예를 들어, 제2 전극(ELT2)은 제2 연결 전극(CNL2)으로부터 적어도 한 갈래로 분기되어 형성될 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 다른 실시예에서는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 별개로 형성되어, 적어도 하나의 컨택홀 또는 비아홀 등을 통해 서로 전기적으로 연결될 수도 있다.
또한, 일 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 제2 전원선(일 예로, 도 5a 내지 도 5c의 PL2)(또는, 제2 신호선)과 일체로 연결될 수 있다. 또는, 다른 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 상기 제2 전원선(PL2)과는 별개로 형성되어 적어도 하나의 컨택홀 및/또는 적어도 하나의 회로 소자를 경유하여 상기 제2 전원선(PL2)에 전기적으로 연결될 수도 있다. 이에 의해, 제2 전원선(PL2)(또는, 제2 신호선)으로 공급되는 제2 전원(또는, 주사 신호, 데이터 신호, 또는 제어 신호와 같은 제2 신호)이 제2 전극(ELT2)으로 전달될 수 있다.
실시예에 따라, 제1 전원(일 예로, 도 5a 내지 도 5c의 VDD)과 제2 전원(일 예로, 도 5a 내지 도 5c의 VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)과 제2 전원(VSS) 사이의 전위 차는, 발광 다이오드들(LD)의 문턱전압 이상일 수 있다. 또한, 실시예에 따라, 제1 전원(VDD)과 제2 전원(VSS)은, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 적어도 하나의 발광 다이오드(LD)가 순방향으로 연결될 수 있도록 하는 전위를 가질 수 있다. 즉, 제1 전원(VDD)과 제2 전원(VSS) 사이의 전압은, 화소(PXL)(또는, 발광 장치)에 포함된 적어도 하나의 발광 다이오드(LD)가 발광할 수 있도록 하는 값을 가질 수 있다.
실시예에 따라, 각각의 발광 다이오드(LD)는, 제1 및 제2 전극들(ELT1, ELT2)에 인접하여 배치되며, 길이 방향의 양단에 위치한 제1 단부(EP1) 및 제2 단부(EP2)를 포함한 막대형 발광 다이오드일 수 있다. 일 예로, 각각의 발광 다이오드(LD)는 도 1a 내지 도 3b 등에 도시된 바와 같은, 나노 스케일 내지 마이크로 스케일 범위의 직경(D) 및/또는 길이(L)를 가지는 초소형의 막대형 발광 다이오드일 수 있다. 다만, 상기 발광 다이오드(LD)의 형상 및/또는 크기는 각각의 발광 장치, 일 예로 화소(PXL)의 설계 조건 등에 따라 다양하게 변경될 수 있다.
일 실시예에서, 적어도 하나의 발광 다이오드(LD)의 제1 단부(EP1)는 제1 및 제2 전극들(ELT1, ELT2)의 일 영역(일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 중첩 영역)을 향하는 일단에 위치하고, 상기 발광 다이오드(LD)의 제2 단부(EP2)는 상기 제1 단부(EP1)의 반대편 일단에 위치할 수 있다. 예를 들어, 적어도 하나의 발광 다이오드(LD)는, 제1 및 제2 전극들(ELT1, ELT2)의 연장 방향(일 예로, 제2 방향(DR2))에 대하여 교차하는 방향(일 예로, 제1 방향(DR1))으로 가로 배치되며, 상기 발광 다이오드(LD)의 제1 단부(EP1)는 제1 및 제2 전극들(ELT1, ELT2)에 인접할 수 있다.
한편, 도 6에서는 발광 다이오드들(LD)이 어느 하나의 방향, 일 예로, 제1 방향(DR1)을 따라 균일하게 배열된 것으로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 발광 다이오드들(LD) 중 적어도 하나는, 제1 및 제2 방향(DR1, DR2)에 대하여 기울어진 사선 방향 등으로 배열될 수도 있다.
실시예에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에는, 복수의 발광 다이오드들(LD)이 서로 병렬로 연결될 수 있다. 일 예로, 발광 다이오드들(LD)의 제1 단부(EP1)는 제1 전극(ELT1)에 직접적 또는 간접적으로 연결되고, 상기 발광 다이오드들(LD)의 제2 단부(EP2)는 제2 전극(ELT2)에 직접적 또는 간접적으로 연결될 수 있다.
예를 들면, 본 발명의 일 실시예에서, 발광 다이오드들(LD)의 제1 단부(EP1)는 제1 컨택 전극(CNE1)을 경유하여 제1 전극(ELT1)에 전기적으로 연결되고, 상기 발광 다이오드들(LD)의 제2 단부(EP2)는 제2 컨택 전극(CNE2)을 경유하여 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다른 실시예에서, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나는, 제1 및/또는 제2 전극들(ELT1, ELT2)에 직접적으로 접촉되어 상기 제1 및/또는 제2 전극들(ELT1, ELT2)에 전기적으로 연결될 수도 있다.
실시예에 따라, 발광 다이오드들(LD)은 소정의 용액 내에 분산된 형태로 준비되어, 잉크젯 방식 등을 이용해 발광 장치 내에 규정된 소정의 발광 영역(일 예로, 각 화소(PXL)의 발광 영역)에 공급될 수 있다. 예를 들어, 발광 다이오드들(LD)은 휘발성 용매에 섞여 각각의 발광 영역에 공급될 수 있다. 이때, 제1 및 제2 전원선들(PL1, PL2)을 통해 제1 및 제2 전극들(ELT1, ELT2)에 각각 소정의 제1 및 제2 정렬 전압을 인가하게 되면, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전계가 형성될 수 있다. 이에 따라, 상기 발광 다이오드들(LD)이 정렬하게 된다. 발광 다이오드들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이 외의 다른 방식으로 제거하여 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)을 안정적으로 배열할 수 있다. 또한, 발광 다이오드들(LD)이 배열된 이후에는, 상기 발광 다이오드들(LD)의 양 단부, 일 예로 제1 및 제2 단부들(EP1, EP2) 상에 각각 제1 컨택 전극(CNE1) 및 제2 컨택 전극(CNE2)을 형성할 수 있다. 이에 따라, 상기 발광 다이오드들(LD)을 제1 및 제2 전극들(ELT1, ELT2)의 사이에 안정적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 발광 다이오드들(LD)의 제1 단부(EP1)와 제1 및 제2 전극들(ELT1, ELT2)의 일 영역(일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 중첩 영역) 상에 배치되어, 상기 발광 다이오드들(LD)의 제1 단부(EP1)와 제1 전극(ELT1)을 전기적으로 연결할 수 있다. 그리고, 제2 컨택 전극(CNE2)은 발광 다이오드들(LD)의 제2 단부(EP2) 상에 배치되며, 적어도 하나의 컨택홀(CH0) 및/또는 제2 연결 전극(CNL2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 상기 제2 컨택 전극(CNE2)에 의해, 발광 다이오드들(LD)의 제2 단부(EP2)가 제2 전극(ELT2)에 전기적으로 연결될 수 있다.
제1 전원선(PL1) 및 제1 전극(ELT1) 등을 경유하여 발광 다이오드들(LD)의 제1 단부(EP1)에 제1 전원(VDD)(또는, 제1 신호)이 인가되고, 제2 전원선(PL1) 및 제2 전극(ELT2) 등을 경유하여 발광 다이오드들(LD)의 제2 단부(EP2)에 제2 전원(VSS)(또는, 제2 신호)이 인가되면, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 순 방향으로 연결되는 적어도 하나의 발광 다이오드(LD)가 발광하게 된다. 이에 따라, 화소(PXL)가 빛을 방출할 수 있게 된다.
도 7은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 6의 Ⅰ~Ⅰ'선에 대응하는 단면의 실시예를 나타낸다. 실시예에 따라, 도 7의 발광 장치는, 수동형 화소(PXL)에 대응할 수 있으나, 본 발명에 의한 발광 장치가 화소(PXL)에만 국한되지는 않는다.
도 6 및 도 7을 참조하면, 본 발명의 일 실시예에 의한 화소(PXL)(또는, 발광 장치)는, 기판(SUB)과, 상기 기판(SUB)의 일면 상에 순차적으로 배치된 버퍼층(BFL), 제2 전극(ELT2) 및 제2 연결 전극(CNL2), 제1 절연막(INS1), 제1 전극(ELT1) 및 제1 연결 전극(CNL1), 적어도 하나의 발광 다이오드(LD)(일 예로, 복수의 발광 다이오드들(LD)), 제1 컨택 전극(CNE1), 제2 절연막(INS2), 제2 컨택 전극(CNE2), 및 봉지막(ENC)을 포함할 수 있다. 예를 들어, 본 발명의 일 실시예에서는, 기판(SUB)의 일면을 기준으로, 버퍼층(BFL)은 제1 층 상에, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 제2 층 상에, 제1 절연막(INS1)은 제3 층 상에, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 제4 층 상에, 발광 다이오드(LD)는 제5 층 상에, 제1 컨택 전극(CNE1)은 제6 층 상에, 제2 절연막(INS2)은 제7 층 상에, 제2 컨택 전극(CNE2)은 제8 층 상에, 봉지막(ENC)은 제9 층 상에 배치될 수 있다. 다만, 이와 같이 규정된 각 구성 요소의 층별 위치는, 기판(SUB) 상에 배치된 다수의 구성 요소들 사이의 상호 배치 관계 및/또는 이들의 형성 또는 공급 순서 등에 기초한 것으로서, 상기 기판(SUB)으로부터의 거리나 높이 등에 따라 구분한 것은 아닐 수 있다.
또한, 실시예에 따라 상기 구성 요소들 중 적어도 하나가 생략되거나, 그 위치가 변경될 수도 있다. 일 예로, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)과, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)의 층별 위치는 서로 반대로 변경될 수 있다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 기판(SUB) 상의 제2 층에 배치되고, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 상기 기판(SUB) 상의 제4 층에 배치될 수도 있다. 유사하게, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 층별 위치도 서로 반대로 변경될 수 있다. 또한, 실시예에 따라, 도 7에 도시된 구성 요소들 중 적어도 하나가 선택적으로 생략되거나, 또는 그 외의 다른 구성 요소가 각각의 화소(PXL)에 추가적으로 구비될 수도 있다.
기판(SUB)은, 화소(PXL)를 구비한 표시 패널(일 예로, 도 4의 PNL)의 베이스 부재를 구성하며, 경성 기판 또는 가요성 기판일 수 있다. 또한, 기판(SUB)은 투명 기판일 수 있으나 이에 한정되지는 않는다. 즉, 본 발명에서 기판(SUB)의 재료나 물성이 특별히 한정되지는 않는다. 이러한 기판(SUB)의 일면 상에는 버퍼층(BFL)이 배치될 수 있다.
버퍼층(BFL)은 그 상부에 배치되는 전극, 배선 및/또는 회로 소자 등에 불순물이 확산되는 것을 방지할 수 있다. 실시예에 따라, 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 다른 실시예에서는 버퍼층(BFL)이 생략될 수도 있다. 즉, 버퍼층(BFL)은 기판(SUB)의 일면 상에 선택적으로 형성될 수 있다.
버퍼층(BFL)이 형성된 기판(SUB)의 일면 상에는 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 배치될 수 있다. 실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 서로 다른 방향을 따라 연장될 수 있다. 또한, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 일체 또는 비일체로 서로 연결될 수 있다.
실시예에 따라, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 다양한 도전성 물질을 포함할 수 있다. 일 예로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 적어도 한 층의 반사 전극층을 포함할 수 있으나, 이에 한정되지는 않는다.
예를 들어, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 일 예로, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)의 구성 물질이 특별히 한정되지는 않으며, 상기 제2 전극(ELT2) 및 제2 연결 전극(CNL2)은 현재 공지된 다양한 전극 물질을 포함할 수 있다.
또한, 제2 전극(ELT2) 및 제2 연결 전극(CNL2) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조(일 예로, 적층 구조)가 특별히 한정되지는 않는다. 일 예로, 제2 전극(ELT2)은 적어도 한 층의 반사 전극층과, 적어도 한 층의 도전성 캡핑층을 포함한 다중층으로 구성될 수 있다. 또한, 제1 전극(ELT1)은 적어도 한 층의 투명 전극층을 선택적으로 더 포함할 수 있다. 실시예에 따라, 제2 연결 전극(CNL2)은 제2 전극(ELT2)과 동일한 단면 구조를 가질 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)은 적어도 한 층의 반사 전극층과, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층을 포함할 수 있다. 실시예에 따라, 상기 반사 전극층은, Ag를 비롯하여 반사성을 가지는 다양한 도전 재료로 이루어질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)이 반사 전극층을 포함할 경우, 발광 다이오드들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다.
또한, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)이, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층을 더 포함한 다중층의 구조를 가지게 되면, 신호 지연(RC delay)에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 다이오드들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다. 실시예에 따라, 상기 투명 전극층은, ITO를 비롯한 다양한 투명 도전 재료로 이루어질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다.
추가적으로, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 시 발생하는 불량 등으로 인해 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)의 구성 요소로 간주되거나, 또는 상기 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 형성된 기판(SUB) 상에는 제1 절연막(INS1)이 배치될 수 있다. 예를 들어, 제1 절연막(INS1)은, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)을 커버하도록 기판(SUB) 상에 배치될 수 있다.
이러한 제1 절연막(INS1)은, 적어도 한 층의 유기막 및/또는 무기막을 포함한 단일층 또는 다중층의 구조를 가질 수 있으며, 현재 공지된 다양한 절연 물질을 포함할 수 있다. 일 예로, 제1 절연막(INS1)은 SiNx로 구성된 적어도 한 층의 무기막을 포함할 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 제1 절연막(INS1)은 제2 연결 전극(CNL2)의 일 영역을 노출하는 컨택홀(CH0)을 포함할 수 있다. 일 예로, 제1 절연막(INS1)은 제2 연결 전극(CNL2)과 제2 컨택 전극(CNE2)의 중첩 영역에서, 적어도 하나의 컨택홀(CH0)을 가질 수 있다.
제1 절연막(INS1)이 형성된 기판(SUB) 상에는 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 배치될 수 있다. 일 실시예에서, 제1 전극(ELT1)은 제1 절연막(INS1)을 사이에 개재하고, 제2 전극(ELT2)과 중첩되도록 배치될 수 있다. 즉, 제1 및 제2 전극들(ELT1, ELT2)의 일 영역은 서로 중첩되되, 적어도 제1 절연막(INS1)을 사이에 개재하고 서로 이격될 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 서로 다른 방향을 따라 연장될 수 있다. 또한, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 일체 또는 비일체로 서로 연결될 수 있다.
실시예에 따라, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 다양한 도전성 물질을 포함할 수 있다. 일 예로, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)은 적어도 한 층의 반사 전극층을 포함할 수 있으나, 이에 한정되지는 않는다.
예를 들어, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 일정한 반사율을 갖는 도전성 재료를 포함할 수 있다. 일 예로, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 중 적어도 하나를 포함할 수 있으나, 이에 한정되지는 않는다. 즉, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)의 구성 물질이 특별히 한정되지는 않으며, 상기 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 현재 공지된 다양한 전극 물질을 포함할 수 있다. 또한, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은, 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)과 동일한 도전 물질을 포함하거나, 또는 상기 제2 전극(ELT2) 및/또는 제2 연결 전극(CNL2)과 상이한 도전 물질을 포함할 수 있다.
또한, 제1 전극(ELT1) 및 제1 연결 전극(CNL1) 각각은 단일층 또는 다중층으로 구성될 수 있으며, 그 단면 구조(일 예로, 적층 구조)가 특별히 한정되지는 않는다. 일 예로, 제1 전극(ELT1)은 적어도 한 층의 반사 전극층과, 적어도 한 층의 도전성 캡핑층을 포함한 다중층으로 구성될 수 있다. 또한, 제1 전극(ELT1)은 적어도 한 층의 투명 전극층을 선택적으로 더 포함할 수 있다. 실시예에 따라, 제1 연결 전극(CNL1)은 제1 전극(ELT1)과 동일한 단면 구조를 가질 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)은 적어도 한 층의 반사 전극층과, 상기 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층과, 상기 반사 전극층 및/또는 투명 전극층의 상부를 커버하는 적어도 한 층의 도전성 캡핑층을 포함할 수 있다. 실시예에 따라, 상기 반사 전극층은, Ag를 비롯하여 반사성을 가지는 다양한 도전 재료로 이루어질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)이 반사 전극층을 포함할 경우, 발광 다이오드들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 방출되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다.
또한, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)이, 반사 전극층의 상부 및/또는 하부에 배치되는 적어도 한 층의 투명 전극층을 더 포함한 다중층의 구조를 가지게 되면, 신호 지연에 의한 전압 강하를 최소화할 수 있다. 이에 따라, 발광 다이오드들(LD)로 원하는 전압을 효과적으로 전달할 수 있게 된다. 실시예에 따라, 상기 투명 전극층은, ITO를 비롯한 다양한 투명 도전 재료로 이루어질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다.
추가적으로, 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)이, 반사 전극층 및/또는 투명 전극층을 커버하는 도전성 캡핑층을 포함하게 되면, 화소(PXL)의 제조 공정 시 발생하는 불량 등으로 인해 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)의 반사 전극층 등이 손상되는 것을 방지할 수 있다. 다만, 상기 도전성 캡핑층은 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)에 선택적으로 포함될 수 있는 것으로서, 실시예에 따라서는 생략될 수 있다. 또한, 상기 도전성 캡핑층은 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1)의 구성 요소로 간주되거나, 또는 상기 제1 전극(ELT1) 및/또는 제1 연결 전극(CNL1) 상에 배치된 별개의 구성 요소로 간주될 수도 있다.
제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 형성된 기판(SUB) 상에는 적어도 하나의 발광 다이오드(LD)가 배치될 수 있다. 예를 들어, 각각의 화소(PXL)가 형성되는 각각의 화소 영역에는, 복수의 발광 다이오드들(LD)이 배치될 수 있다.
실시예에 따라, 발광 다이오드들(LD) 각각의 제1 단부(EP1)는 제1 및 제2 전극들(ELT1, ELT2)에 인접하도록 배치될 수 있다. 예를 들어, 발광 다이오드들(LD) 각각의 제1 단부(EP1)는 제1 전극(ELT1)의 일 모서리(일 예로, 좌측 또는 우측 모서리)에 근접하도록 배치될 수 있다. 그리고, 상기 발광 다이오드들(LD) 각각의 제2 단부(EP2)는 상기 제1 단부(EP1)의 반대편에 위치할 수 있다.
발광 다이오드들(LD)이 배치된 기판(SUB) 상에는 제1 컨택 전극(CNE1)이 배치될 수 있다. 일 실시예에서, 제1 컨택 전극(CNE1)은, 제1 및 제2 전극들(ELT1)의 일 영역과 발광 다이오드들(LD)의 제1 단부(EP1)를 커버하도록 배치될 수 있다. 실시예에 따라, 제1 컨택 전극(CNE1)은 제1 전극(ELT1) 및 발광 다이오드들(LD)의 제1 단부(EP1)와 접촉되도록 상기 제1 전극(ELT1) 상에 직접 형성될 수 있으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 제1 전극(ELT1)과 제1 컨택 전극(CNE1)의 사이에 적어도 한 층의 절연막이 개재되고, 상기 절연막에 형성된 컨택홀(또는 개구부) 등에 의해, 제1 전극(ELT1)과 제1 컨택 전극(CNE1)이 서로 연결될 수도 있다. 이러한 제1 컨택 전극(CNE1)은 발광 다이오드들(LD)의 제1 단부(EP1)를 안정적으로 고정하며, 상기 제1 단부(EP1)를 제1 전극(ELT1)에 전기적으로 연결할 수 있다.
실시예에 따라, 제1 컨택 전극(CNE1)은 실질적으로 투명 또는 반투명할 수 있다. 일 예로, 제1 컨택 전극(CNE1)은 ITO나 IZO를 비롯한 투명 도전성 물질로 이루어질 수 있으며, 이 외에도 현재 공지된 다양한 종류의 투명 도전성 물질로 이루어질 수 있다. 이에 따라, 각각의 발광 다이오드(LD)에서 생성되는 빛이 제1 컨택 전극(CNE1)을 투과하여 발광 다이오드(LD)의 외부로 방출될 수 있게 된다.
제1 컨택 전극(CNE1)이 형성된 기판(SUB) 상에는 제2 절연막(INS2)이 배치될 수 있다. 예를 들어, 제2 절연막(INS2)은 적어도 제1 컨택 전극(CNE1)을 커버하도록 상기 제1 컨택 전극(CNE1) 상에 배치될 수 있다. 이러한 제2 절연막(INS2)의 일단은 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에 개재될 수 있다. 이에 따라, 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)을 안정적으로 분리함으로써, 상기 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2)의 사이에서 전기적 안정성을 확보할 수 있다. 즉, 제2 절연막(INS2)에 의해 제1 컨택 전극(CNE1)과 제2 컨택 전극(CNE2) 사이의 쇼트 결함을 방지할 수 있다.
실시예에 따라, 제2 절연막(INS2)은, 적어도 한 층의 유기막 및/또는 무기막을 포함한 단일층 또는 다중층 구조를 가질 수 있으며, 현재 공지된 다양한 절연 물질을 포함할 수 있다. 일 예로, 제2 절연막(INS2)은 SiNx로 구성된 적어도 한 층의 무기막을 포함할 수 있으나, 이에 한정되지는 않는다. 또한, 제2 절연막(INS2)은 제1 절연막(INS1)과 동일한 절연 물질을 포함하거나, 또는, 상기 제1 절연막(INS1)과 상이한 절연 물질을 포함할 수 있다.
제2 절연막(INS2)이 형성된 기판(SUB) 상에는 제2 컨택 전극(CNE2)이 배치될 수 있다. 실시예에 따라, 제2 컨택 전극(CNE2)은 발광 다이오드들(LD)의 제2 단부(EP2)와 제2 연결 전극(CNL2)의 일 영역을 커버하도록 배치될 수 있다.
예를 들어, 제2 컨택 전극(CNE2)은 발광 다이오드들(LD)의 제2 단부(EP2)에 직접 접촉되도록 상기 제2 단부(EP2) 상에 배치될 수 있다. 또한, 제2 컨택 전극(CNE2)은 제2 연결 전극(CNL2)의 일 영역과 중첩되도록 배치되어, 제1 절연막(INS1)을 관통하는 적어도 하나의 컨택홀(CH0)에 의해 제2 연결 전극(CNL2) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 이러한 제2 컨택 전극(CNE2)은 발광 다이오드들(LD)의 제2 단부(EP2)를 안정적으로 고정하며, 상기 제2 단부(EP2)를 제2 전극(ELT2)에 전기적으로 연결할 수 있다.
실시예에 따라, 제2 컨택 전극(CNE2)은 실질적으로 투명 또는 반투명할 수 있다. 일 예로, 제2 컨택 전극(CNE2)은 ITO나 IZO를 비롯한 투명 도전성 물질로 이루어질 수 있으며, 이 외에도 현재 공지된 다양한 종류의 투명 도전성 물질로 이루어질 수 있다. 이에 따라, 각각의 발광 다이오드(LD)에서 생성되는 빛이 제2 컨택 전극(CNE2)을 투과하여 발광 다이오드(LD)의 외부로 방출될 수 있게 된다. 또한, 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 도전 물질을 포함하거나, 또는 상기 제1 컨택 전극(CNE1)과 상이한 도전 물질을 포함할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 기판(SUB) 상에는 적어도 한 층의 절연막이 배치될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 기판(SUB)의 일면은 적어도 한 층의 절연막에 의해 커버될 수 있다. 실시예에 따라, 상기 적어도 한 층의 절연막은 봉지막(ENC)(또는, 오버 코트층)을 포함할 수 있다.
봉지막(ENC)은, 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 봉지막(ENC)은, 서로 중첩되는 복수의 무기 절연막들과, 이들의 사이에 개재된 적어도 한 층의 유기 절연막을 포함한 박막 봉지층일 수 있다. 다만, 봉지막(ENC)의 구성 물질 및/또는 단면 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있을 것이다. 실시예에 따라, 봉지막(ENC)은 적어도 표시 영역(일 예로, 도 4의 DA)을 커버하도록 형성되어, 화소들(PXL)을 보호할 수 있다. 또한, 실시예에 따라, 발광 다이오드들(LD) 등이 배치된 기판(SUB)의 일면 상에는, 봉지막(ENC) 외에도 적어도 하나의 보호층이나 광학층 등이 선택적으로 더 배치될 수 있다.
상술한 도 6 및 도 7의 실시예에서는, 제1 전극(ELT1)과 제2 전극(ELT2)을, 기판(SUB) 상의 서로 다른 층에 서로 중첩되도록 배치한다. 예를 들어, 제1 전극(ELT1)과 제2 전극(ELT2)은, 제1 절연막(INS1)을 사이에 개재하고 분리된 서로 다른 층에 배치될 수 있다. 이와 같이, 제1 전극(ELT1)과 제2 전극(ELT2)을 서로 다른 층에 분리하여 배치하게 되면, 화소(PXL)(또는, 발광 장치)의 제조 단계 등에서 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다.
또한, 상술한 실시예와 같이 제1 전극(ELT1)과 제2 전극(ELT2)을 서로 다른 층에 분리하여 형성하게 되면, 제1 전극(ELT1)과 제2 전극(ELT2)을 동일한 층에 형성하는 다른 실시예의 화소(또는, 다른 실시예의 발광 장치)와 비교할 때, 공정 마진 등을 고려하여 설정될 수 있는 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 거리를 보다 축소할 수 있게 된다. 일 예로, 본 발명의 실시예를 적용할 경우, 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 거리를 2.5㎛ 미만으로 축소할 수 있다. 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 거리가 축소되면, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 동일한 전압이 인가되더라도, 상기 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 보다 큰 전계를 형성할 수 있다. 또한, 제1 절연막(INS1)의 두께 조절을 통해, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 형성되는 전계의 크기를 용이하게 조절할 수 있다. 이에 따라, 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 발광 다이오드들(LD)을 효율적으로 정렬하고, 그 정렬의 품질을 향상시킬 수 있다. 즉, 상술한 실시예에 따르면, 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 쇼트 결함을 효과적으로 방지 또는 저감하면서도, 상기 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 적어도 하나의 발광 다이오드(LD)를 효율적 및 안정적으로 배열할 수 있다.
추가적으로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계는, 상기 제1 및 제2 전극들(ELT1, ELT2) 모서리 영역(일 예로, 평면 상에서 보았을 때, 상기 제1 및 제2 전극들(ELT1, ELT2)의 양측 모서리)에서 최대 크기를 가지며, 이에 따라 발광 다이오드들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 양측에 효과적으로 배열될 수 있다. 상술한 실시예에 의하면, 공정 오차 등으로 인해, 제1 및 제2 전극들(ELT1, ELT2)의 크기 편차(일 예로, 폭 편차)가 발생하더라도, 발광 다이오드들(LD)이 어느 일 전극 방향으로만 쏠려서 배치되는 편심 정렬 현상을 방지할 수 있다.
도 8은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치로 구성되는 화소(PXL)의 실시예를 나타낸다. 그리고, 도 9a 및 도 9b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 8의 Ⅱ~Ⅱ'선에 대응하는 단면의 서로 다른 실시예들을 나타낸다. 예를 들어, 도 9a 및 도 9b는 격벽(PW)의 형상과 관련하여 서로 다른 실시예들을 나타낸다. 도 8 내지 도 9b의 실시예에서, 도 6 및 도 7의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 8 내지 도 9b를 참조하면, 화소(PXL)(또는, 발광 장치)는, 적어도 하나의 격벽(PW)을 더 포함할 수 있다. 일 예로, 화소(PXL)는, 제1 및 제2 전극들(ELT1, ELT2)의 하부에 배치된 제1 격벽(PW1)과, 각각의 제2 컨택 전극(CNE2)의 하부에 배치된 적어도 하나의 제2 격벽(PW2)을 포함할 수 있다. 또한, 상기 화소(PXL)는, 각각의 제2 격벽(PW2)의 상부에, 반사막(REF)을 선택적으로 더 포함할 수 있다.
실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은, 버퍼층(BFL) 상에 서로 이격되도록 배치될 수 있다. 버퍼층(BFL) 등이 생략될 경우, 상기 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB)의 일면 상에 직접 형성될 수도 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제1 및 제2 격벽들(PW1, PW2)의 층별 위치는 다양하게 변경될 수 있다.
일 실시예에서, 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB) 상의 동일한 층 상에 소정 거리(또는, 간격)만큼 이격되어 배치될 수 있다. 또한, 제1 및 제2 격벽들(PW1, PW2)은 실질적으로 서로 동일한 구조, 형상 및/또는 높이를 가질 수 있으나, 본 발명이 이에 한정되지는 않는다.
실시예에 따라, 제1 격벽(PW1)은, 기판(SUB)과 제1 및 제2 전극들(ELT1, ELT2)의 사이에 배치될 수 있다. 일 실시예에서, 제1 격벽(PW1)은 버퍼층(BFL)이 형성된 기판(SUB)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 상기 제1 격벽(PW1)은, 적어도 하나의 발광 다이오드(LD)의 제1 단부(EP1)에 인접하도록 배치될 수 있다. 일 예로, 제1 격벽(PW1)의 일 측면은, 적어도 하나의 발광 다이오드(LD)의 제1 단부(EP1)와 인접한 거리에 위치되어, 상기 제1 단부(EP1)와 마주하도록 배치될 수 있다.
실시예에 따라, 제2 격벽(PW2)은 기판(SUB)과 제2 컨택 전극(CNE2)의 사이에 배치될 수 있다. 일 예로, 제2 격벽(PW2)은 버퍼층(BFL)이 형성된 기판(SUB)과 제1 절연막(INS1)의 사이에 배치되고, 상기 제2 격벽(PW2)의 상부에는 선택적으로 반사막(REF)이 배치될 수 있다. 이러한 제2 격벽(PW2)은 적어도 하나의 발광 다이오드(LD)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 일 예로 제2 격벽(PW2)의 일 측면은, 적어도 하나의 발광 다이오드(LD)의 제2 단부(EP2)와 인접한 거리에 위치되어, 상기 제2 단부(EP2)와 마주하도록 배치될 수 있다. 또한, 제2 격벽(PW2)과 제2 컨택 전극(CNE2)의 사이에는, 적어도 한 층의 반사막(REF)이 더 배치될 수 있다. 실시예에 따라, 상기 반사막(REF)은, 제2 전극(ELT2)을 형성하는 공정 단계에서, 상기 제2 전극(ELT2)(특히, 상기 제2 전극(ELT2)의 반사 전극층)과 동일한 물질로 동시에 형성될 수 있으나, 이에 한정되지는 않는다.
각각의 격벽(PW)은 다양한 형상을 가질 수 있다. 일 예로, 각각의 격벽(PW)은 도 9a에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 사다리꼴의 단면을 가질 수 있다. 이 경우, 각각의 격벽(PW)은 적어도 일 측면에서 경사면을 가질 수 있다. 또는, 다른 실시예에서, 각각의 격벽(PW)은 도 9b에 도시된 바와 같이 상부로 갈수록 폭이 좁아지는 반원 또는 반타원의 단면을 가질 수도 있다. 이 경우, 각각의 격벽(PW)은 적어도 일 측면에서 곡면을 가질 수 있다. 즉, 본 발명에서 격벽들(PW)의 형상이 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는 격벽들(PW) 중 적어도 하나(일 예로, 제1 및/또는 제2 격벽들(PW1, PW2))가 생략되거나, 또는 그 위치가 변경될 수도 있다.
실시예에 따라, 각각의 격벽(PW)은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있다. 또한, 각각의 격벽(PW)은 단일층 또는 다중층으로 구성될 수 있다. 즉, 본 발명에서 격벽들(PW)의 구성 물질 및/또는 적층 구조가 특별히 한정되지는 않으며, 이는 다양하게 변경될 수 있다.
또한, 본 발명의 일 실시예에서, 각각의 격벽(PW)은 반사 부재로 기능할 수도 있다. 일 예로, 각각의 격벽(PW)은 그 상부에 제공된 제1 및 제2 전극들(ELT1, ELT2) 및/또는 반사막(REF)과 함께 각각의 발광 다이오드(LD)에서 출사되는 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
제1 격벽(PW1)의 상부에는 제1 및 제2 전극들(ELT1, ELT2) 등이 순차적으로 배치되고, 제2 격벽(PW2)의 상부에는 반사막(REF) 등이 배치될 수 있다. 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2) 각각의 상부에 배치되는 제1 및 제2 전극들(ELT1, ELT2)과 반사막(REF) 등은 상기 제1 및 제2 격벽들(PW1, PW2) 각각의 형상에 상응하는 형상을 가질 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)과 반사막(REF)은, 각각의 격벽(PW)에 대응하는 형상을 가지면서, 기판(SUB)의 높이 방향으로 돌출될 수 있다.
이와 같이, 제1 및 제2 전극들(ELT1, ELT2)과 반사막(REF)이 각각의 격벽(PW)에 대응하는 형상을 가지게 되면, 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2)에서 출사된 광이 제1 및 제2 전극들(ELT1, ELT2)과 반사막(REF) 등에 의해 반사되어 발광 장치의 정면 방향으로 더욱 진행될 수 있다. 이에 따라, 발광 다이오드들(LD)에서 출사된 광의 효율을 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 의한 발광 장치의 제조 방법을 나타내는 순서도로서, 일 예로 도 8 내지 도 9b의 실시예에 의한 발광 장치의 제조 방법에 대한 실시예를 나타낸다. 이하에서는, 도 8 내지 도 10을 함께 참조하여, 본 발명의 일 실시예에 의한 발광 장치(일 예로, 상기 발광 장치를 포함하는 화소(PXL))의 제조 방법을 설명하기로 한다.
<ST100: 격벽 형성 단계>
먼저, 기판(SUB)의 일면, 또는 상기 기판(SUB)의 일면 상에 배치된 버퍼층(BFL) 상에, 적어도 하나의 격벽(PW)을 형성한다. 일 예로, 상기 기판(SUB) 상에 규정된 각각의 발광 영역(일 예로, 각 화소(PXL)의 발광 영역)에, 서로 이격되도록 제1 및 제2 격벽들(PW1, PW2)을 형성할 수 있다.
한편, 도 8 내지 도 10의 실시예에서는, 기판(SUB) 또는 버퍼층(BFL) 상에, 바로 격벽(PW)을 형성하는 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 기판(SUB) 또는 버퍼층(BFL) 상에 도시되지 않은 회로 소자층이 더 형성되고, 상기 회로 소자층 상에 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 전극들(ELT1, ELT2), 발광 다이오드들(LD), 및/또는 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성할 수도 있다. 이 경우, 격벽(PW) 형성에 앞서, 회로 소자층의 형성 공정이 먼저 진행될 수도 있다. 추가적으로, 도 6 및 도 7의 실시예 등에서와 같이 격벽(PW)이 생락되는 경우에는, 격벽 형성 단계는 생략될 수도 있다.
<ST200: 하부 전극 형성 단계>
다음으로, 버퍼층(BFL) 및/또는 격벽(PW) 등이 형성된 기판(SUB) 상에, 하부 전극을 형성한다. 일 예로, 상기 기판(SUB) 상에, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)을 형성할 수 있다. 또한, 실시예에 따라서는 상기 제2 전극(ELT2) 및 제2 연결 전극(CNL2)과 함께 반사막(REF) 등을 더 형성할 수도 있다.
<ST300: 제1 절연막 형성 단계>
다음으로, 제2 전극(ELT2) 및 제2 연결 전극(CNL2)이 형성된 기판(SUB) 상에, 제1 절연막(INS1)을 형성한다. 일 예로, 적어도 제2 전극(ELT2)을 커버하도록 상기 기판(SUB) 상에 제1 절연막(INS1)을 형성할 수 있다.
<ST400: 상부 전극 형성 단계>
다음으로, 제1 절연막(INS1)이 형성된 기판(SUB) 상에, 상부 전극을 형성한다. 일 예로, 상기 기판(SUB) 상에, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)을 형성할 수 있다. 실시예에 따라, 제1 전극(ELT1)은, 제2 전극(ELT2)과 중첩되도록 제1 절연막(INS1) 상에 형성될 수 있으나, 이에 한정되지는 않는다.
<ST500: 발광 다이오드 공급 및 정렬 단계>
다음으로, 제1 전극(ELT1) 및 제1 연결 전극(CNL1)이 형성된 기판(SUB) 상에, 적어도 하나의 발광 다이오드(LD)를 공급하고, 상기 발광 다이오드(LD)의 일 단부가 상부 전극(일 예로, 제1 전극(ELT1))에 인접하도록 상기 발광 다이오드(LD)를 정렬한다. 예를 들어, 잉크젯 프린팅 방식 등을 통해, 상기 기판(SUB) 상에 복수의 발광 다이오드들(LD)을 공급하고, 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압을 인가함으로써, 상기 발광 다이오드들(LD)을 정렬할 수 있다.
<ST600: 제1 및 제2 컨택 전극 형성 단계>
다음으로, 발광 다이오드들(LD)이 정렬된 기판(SUB) 상에 제1 및 제2 컨택 전극들(CNE1, CNE2)을 형성함으로써, 상기 발광 다이오드들(LD)을 하부 전극(일 예로, 제2 전극(ELT2))과 상부 전극(일 예로, 제1 전극(ELT1))의 사이에 전기적으로 연결한다. 예를 들어, 발광 다이오드들(LD)의 제1 단부(EP1)를 제1 전극(ELT1)에 연결하는 제1 컨택 전극(CNE1)과, 상기 발광 다이오드들(LD)의 제2 단부(EP2)를 제2 전극(ELT2)에 연결하는 제2 컨택 전극(CNE2)을 형성함으로써, 상기 발광 다이오드들(LD)을 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 전기적으로 연결할 수 있다.
일 실시예에서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 기판(SUB) 상의 서로 다른 층에 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 순차적으로 형성할 수 있다. 예를 들어, 제1 전극(ELT1) 상에 제1 컨택 전극(CNE1)을 형성한 이후, 상기 제1 컨택 전극(CNE1)을 커버하는 제2 절연막(INS2)을 형성할 수 있다. 그리고, 상기 제2 절연막(INS2) 상에 제2 컨택 전극(CNE2)을 형성할 수 있다.
한편, 다른 실시예에서는 제1 및 제2 컨택 전극들(CNE1, CNE2)이 기판(SUB) 상의 서로 동일한 층에 이격되어 배치될 수 있다. 이 경우, 제1 및 제2 컨택 전극들(CNE1, CNE2)을 동시에 형성할 수도 있다.
<ST700: 봉지막 형성 단계>
다음으로, 제1 및 제2 컨택 전극들(CNE1, CNE2)이 형성된 기판(SUB) 상에 봉지막(ENC)을 형성한다. 이에 의해, 제1 및 제2 전극들(ELT1, ELT2), 발광 다이오드들(LD), 및 제1 및 제2 컨택 전극들(CNE1, CNE2) 등을 포함한 표시 소자층을 안정적으로 보호할 수 있다.
도 11a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소(PXL)의 실시예를 나타내고, 도 11b는 도 11a의 실시예에 의한 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드들(LD)의 상호 배치 관계를 나타내는 평면도이다. 그리고, 도 12a 및 도 12b는 각각 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 11a의 Ⅲ~Ⅲ'선에 대응하는 단면의 서로 다른 실시예들을 나타낸다. 도 11a 내지 도 12b의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
실시예에 따라, 도 11a 내지 도 12b에서는 제1 및/또는 제2 전극들(ELT1, ELT2)이 적어도 하나의 컨택홀을 통해 각각 제1 전원선(PL1) 및 제2 전원선(PL2)에 연결되거나, 또는 상기 제1 및/또는 제2 전극들(ELT1, ELT2)이 적어도 하나의 회로 소자(일 예로, 도 5a 내지 도 5c 등의 화소 회로(PXC)에 포함된 적어도 하나의 트랜지스터)를 경유하여 제1 전원선(PL1) 또는 제2 전원선(PL2)에 연결되는 발광 장치(일 예로, 능동형 발광 표시 장치의 화소(PXL))를 도시하기로 한다.
실시예에 따라, 도 11a에 도시된 광원 유닛(LSU)은 앞서 설명한 실시예, 일 예로 도 8의 실시예에 의한 발광 장치(또는, 화소(PXL))와 실질적으로 유사 또는 동일하게 구성될 수 있다. 또한, 도 12a 및 도 12b에 도시된 표시 소자층(LDL)은, 도 9a 및 도 9b에 도시된 실시예에 의한 발광 장치(또는, 화소(PXL))의 단면과 실질적으로 유사 또는 동일하게 구성될 수 있다. 따라서, 도 11a 내지 도 12b의 실시예를 설명함에 있어서, 도 8 내지 도 9b의 실시예를 비롯하여, 앞서 설명한 적어도 하나의 실시예와 유사 또는 동일한 구성 요소에는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 11a 내지 도 12b를 도 4 내지 도 10과 결부하여 본 실시예를 설명하면, 각각의 화소(PXL)는, 기판(SUB) 상의 서로 다른 층에 중첩되도록 배치된 제1 및 제2 전극들(ELT1, ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드(LD) 등을 포함한 표시 소자층(LDL)을 포함하며, 상기 표시 소자층(LDL)의 하부에 배치된 회로 소자층(PCL)을 더 포함할 수 있다. 일 예로, 회로 소자층(PCL)은, 기판(SUB)과 표시 소자층(LDL)의 사이에 배치될 수 있다.
실시예에 따라, 회로 소자층(PCL)은 적어도 표시 영역(DA)에 배치되는 복수의 회로 소자들을 포함할 수 있다. 예를 들어, 회로 소자층(PCL)은 각각의 화소 영역에 배치되어 각각의 화소 회로(PXC)를 구성하는 복수의 회로 소자들을 포함할 수 있다. 즉, 실시예에 따라, 회로 소자층(PCL)은 화소 회로층일 수 있다.
예를 들어, 회로 소자층(PCL)은 각각의 화소 영역에 배치된 복수의 트랜지스터들, 일 예로 도 5a 및 도 5b의 제1 및 제2 트랜지스터들(T1, T2)과, 적어도 하나의 커패시터, 일 예로 도 5a 및 도 5b의 스토리지 커패시터(Cst)를 포함할 수 있다. 또한, 회로 소자층(PCL)은 적어도 하나의 주사선(Si), 데이터선(Dj), 제1 전원선(PL1) 및/또는 제2 전원선(PL2)을 더 포함할 수 있다.
실시예에 따라, 각각의 화소 회로(PXC)에 구비된 복수의 트랜지스터들, 일 예로, 제1 및 제2 트랜지스터들(T1, T2)은 실질적으로 동일 또는 유사한 단면 구조를 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 다른 실시예에서는 상기 복수의 트랜지스터들(T) 중 적어도 일부가 서로 다른 타입 및/또는 구조를 가질 수도 있다.
또한, 회로 소자층(PCL)은 복수의 절연막들을 포함할 수 있다. 일 예로, 회로 소자층(PCL)은 기판(SUB)의 일면 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연막(GI), 층간 절연막(ILD) 및 패시베이션막(PSV)을 포함할 수 있다.
실시예에 따라, 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 이러한 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 2중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 제공될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 한편, 실시예에 따라서는 버퍼층(BFL)이 생략될 수도 있다.
실시예에 따라, 제1 및 제2 트랜지스터들(T1, T2) 각각은, 반도체층(SCL), 게이트 전극(GE), 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 포함한다. 한편, 실시예에 따라 도 9a 및 도 9b에서는 제1 및 제2 트랜지스터들(T1, T2)이, 반도체층(SCL)과 별개로 형성된 제1 트랜지스터 전극(ET1) 및 제2 트랜지스터 전극(ET2)을 구비하는 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는 각각의 화소 회로(PXC)를 구성하는 적어도 하나의 트랜지스터에 구비되는 제1 및/또는 제2 트랜지스터 전극들(ET1, ET2)이 각각의 반도체층(SCL)과 통합되어 구성될 수도 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 배치될 수 있다. 일 예로, 반도체층(SCL)은 버퍼층(BFL)이 형성된 기판(SUB)과 게이트 절연막(GI)의 사이에 배치될 수 있다. 이러한 반도체층(SCL)은 제1 트랜지스터 전극(ET1)에 접촉되는 제1 영역과, 제2 트랜지스터 전극(ET2)에 접촉되는 제2 영역과, 상기 제1 및 제2 영역들의 사이에 위치된 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 또한, 반도체층(SCL)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 상기 반도체층(SCL)의 제1 및 제2 영역들은 각각 소정의 불순물이 도핑된 반도체 패턴일 수 있다.
게이트 전극(GE)은 게이트 절연막(GI)을 사이에 개재하고 반도체층(SCL) 상에 배치될 수 있다. 일 예로, 게이트 전극(GE)은 게이트 절연막(GI) 및 층간 절연막(ILD)의 사이에, 반도체층(SCL)의 적어도 일 영역과 중첩되도록 배치될 수 있다.
제1 및 제2 트랜지스터 전극들(ET1, ET2)은, 적어도 한 층의 층간 절연막(ILD)을 사이에 개재하고, 반도체층(SCL) 및 게이트 전극(GE) 상에 배치될 수 있다. 예를 들어, 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 층간 절연막(ILD)과 패시베이션막(PSV)의 사이에 배치될 수 있다. 이러한 제1 및 제2 트랜지스터 전극들(ET1, ET2)은 반도체층(SCL)에 전기적으로 연결될 수 있다. 예를 들어, 제1 및 트랜지스터 제2 전극들(ET1, ET2) 각각은 게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 각각의 컨택홀을 통해 각각 반도체층(SCL)의 제1 영역 및 제2 영역에 연결될 수 있다.
한편, 실시예에 따라, 화소 회로(PXC)에 구비된 적어도 하나의 트랜지스터(일 예로, 도 5a 및 도 5b의 제1 트랜지스터(T1))의 제1 및 제2 트랜지스터 전극들(ET1, ET2) 중 어느 하나는 패시베이션막(PSV)을 관통하는 제1 컨택홀(CH1)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 광원 유닛(LSU)의 제1 전극(ELT1)에 전기적으로 연결될 수 있다.
또한, 실시예에 따라, 각각의 화소(PXL)에 연결되는 적어도 하나의 신호선 및/또는 전원선은 화소 회로(PXC)를 구성하는 회로 소자들의 일 전극과 동일한 층에 배치될 수 있다. 일 예로, 제2 전원(VSS)을 공급하기 위한 제2 전원선(PL2)은 제1 및 제2 트랜지스터들(T1, T2)의 게이트 전극들(GE)과 동일한 층에 배치되어, 상기 제1 및 제2 트랜지스터 전극들(ET1, ET2)과 동일한 층에 배치된 브리지 패턴(BRP), 및 패시베이션막(PSV)을 관통하는 적어도 하나의 제2 컨택홀(CH2)을 통해, 상기 패시베이션막(PSV)의 상부에 배치된 광원 유닛(LSU)의 제2 연결 전극(CNL2) 및 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 다만, 상기 제2 전원선(PL2)의 구조 및/또는 위치는 다양하게 변경될 수 있다.
표시 소자층(LDL)은 각 화소(PXL)의 광원 유닛(LSU)이 배치되는 층으로서, 일 예로 도 8 내지 도 9b에서 설명한 화소(PXL)의 발광 장치와 실질적으로 동일 또는 유사하게 구성될 수 있다. 예를 들어, 표시 소자층(LDL)은 회로 소자층(PCL) 상부의 각 화소 영역에 서로 중첩되도록 배치되는 제1 및 제2 전극들(ELT1, ELT2)과, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 전기적으로 연결되는 적어도 하나의 발광 다이오드(LD)를 포함할 수 있다. 일 예로, 표시 소자층(LDL)은 각각의 화소 영역에서 회로 소자층(PCL)의 상부에 배치되어 각각의 광원 유닛(LSU)을 구성하는 복수의 발광 다이오드들(LD)을 포함할 수 있다. 또한, 표시 소자층(LDL)은 적어도 하나의 절연막(또는, 절연 패턴) 및/또는 전극 등을 더 포함할 수 있다. 일 예로, 표시 소자층(LDL)은, 도 6 내지 도 9b의 실시예들에서 설명한 제1 및 제2 격벽들(PW1, PW2), 제1 및 제2 절연막들(INS1, INS2), 제1 및 제2 컨택 전극들(CNE1, CNE2) 및 봉지막(ENC) 중 적어도 하나를 더 포함할 수 있다.
상술한 실시예에서, 각 화소(PXL)의 광원 유닛(LSU)은, 적어도 하나의 발광 다이오드(LD)와 상기 발광 다이오드(LD)의 양단에 전기적으로 연결된 제1 및 제2 전극들(ELT1, ELT2)을 포함한 발광 장치로 구성될 수 있다. 본 발명의 실시예에 의한 발광 장치에 대해서는 앞서 상세히 설명하였으므로, 상기 발광 장치에 대응하는 각각의 광원 유닛(LSU) 및 상기 광원 유닛(LSU)을 구성하기 위한 표시 소자층(LDL)에 대한 상세한 설명은 생략하기로 한다.
한편, 실시예에 따라, 회로 소자층(PCL)에 배치되는 적어도 하나의 제1 회로 소자 및/또는 배선은, 표시 소자층(LDL)의 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩될 수 있다. 일 예로, 제1 트랜지스터(T1)는, 제1 전극(ELT1) 또는 제1 연결 전극(CNL1)의 일 영역과 중첩되어, 제1 컨택홀(CH1)을 통해 제1 전극(ELT1)에 전기적으로 연결될 수 있다. 또는, 다른 실시예에서, 제1 전극(ELT1)이 제1 전원선(PL1)에 직접 연결되는 경우, 상기 제1 전원선(PL1)의 일 영역이 제1 전극(ELT1)과 중첩되어 적어도 하나의 컨택홀을 통해 상기 제1 전극(ELT1)에 전기적으로 연결될 수도 있다.
또한, 실시예에 따라, 제2 전원선(PL2)은 제2 전극(ELT2) 또는 제2 연결 전극(CNL2)의 일 영역과 중첩되어, 제2 컨택홀(CH2)을 통해 제2 전극(ELT2)에 전기적으로 연결될 수 있다. 또는, 다른 실시예에서, 제2 전극(ELT2)이 적어도 하나의 제2 회로 소자를 경유하여 제2 전원선(PL2)에 연결될 수도 있다. 이 경우, 상기 제2 회로 소자가 제2 전극(ELT2)(또는, 제2 연결 전극(CNL2))의 일 영역과 중첩되어, 적어도 하나의 컨택홀을 통해 상기 제2 전극(ELT2)에 전기적으로 연결될 수도 있다.
이와 같이, 회로 소자층(PCL)에 배치되는 적어도 회로 소자 및/또는 배선은, 표시 소자층(LDL)의 적어도 일 전극 및/또는 발광 다이오드(LD) 등과 중첩될 수 있다. 회로 소자층(PCL)과 표시 소자층(LDL)이 서로 중첩되도록 배치되면, 제한된 화소 영역을 보다 효율적으로 활용할 수 있다.
도 13a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소(PXL)의 실시예를 나타낸다. 도 13b는 도 13a의 실시예에 의한 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드들(LD)의 상호 배치 관계를 나타내는 평면도이다. 그리고, 도 14는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 13a의 Ⅳ~Ⅳ'선에 대응하는 단면의 실시예를 나타낸다. 도 13a 내지 도 14의 실시예에서, 앞서 설명한 실시예들과 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 13a 내지 도 14를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)은 서로 다른 폭을 가질 수 있다. 일 예로, 적어도 제1 및 제2 전극들(ELT1, ELT2)이 중첩되는 영역에서, 제2 전극(ELT2)은 제1 전극(ELT1)보다 큰 폭을 가지면서, 상기 제1 전극(ELT1)의 하부에 배치될 수 있다.
일 실시예에서, 제2 전극(ELT2)은, 제1 전극(ELT1)과, 각각의 제1 단부(EP1)가 상기 제1 전극(ELT1)을 향하도록 상기 제1 전극(ELT1)에 이웃하여 배치된 복수의 발광 다이오드들(LD)과, 각각 상기 발광 다이오드들(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접하도록 배치된 제1 및 제2 격벽들(PW1, PW2)과 중첩될 수 있는 정도의 폭(w2)을 가질 수 있다. 다만, 본 발명이 이에 한정되지는 않으며, 제2 전극(ELT2)의 폭(w2)이나 형상 등은 다양하게 변경될 수 있다. 예를 들어, 다른 실시예에서는, 제2 전극(ELT2)이, 제1 전극(ELT1)의 폭(w1)보다 큰 폭(w2)을 가지면서 상기 제1 전극(ELT1)의 하부에 배치되되, 상기 제1 전극(ELT1)의 적어도 일 측에 배치된 발광 다이오드들(LD) 각각의 일부 영역과만 중첩될 수 있는 정도의 폭을 가질 수도 있다. 이 경우, 제2 전극(ELT2)은 제1 전극(ELT1)과 더불어, 발광 다이오드들(LD)의 일 영역과만 중첩되고, 적어도 하나의 격벽, 일 예로 각각의 제2 격벽(PW2)과는 중첩되지 않을 수도 있다.
발광 다이오드들(LD)은, 이들의 정렬 공정에서 제1 및 제2 전극들(ELT1, ELT2)에 인가된 소정의 정렬 전압에 의해 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성된 전계에 의해 자가 정렬한 위치에 배치된다. 상기 전계의 크기는, 제1 및 제2 전극들(ELT1, ELT2)의 크기(일 예로, 제1 및 제2 전극들(ELT1, ELT2) 각각의 폭(w1, w2) 또는 면적) 및 상호 위치(일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 좌측 또는 우측 단부 등과 같이 서로 대응하는 모서리 간 이격 거리(d1)) 등에 따라 달라질 수 있다. 따라서, 제1 및/또는 제2 전극들(ELT1, ELT2)의 크기 및 위치를 조절함에 의해, 발광 다이오드들(LD)이 배열되는 위치를 제어할 수 있다.
각각의 격벽(PW)은, 발광 다이오드들(LD)의 어느 일 단부에 인접하여 배치될 수 있다. 일 예로, 제1 격벽(PW1)은 적어도 하나의 발광 다이오드(LD)의 제1 단부(EP1)에 인접하도록 배치되고, 각각의 제2 격벽(PW2)은 적어도 하나의 발광 다이오드(LD)의 제2 단부(EP2)에 인접하도록 배치될 수 있다. 실시예에 따라, 각각의 격벽(PW)은 상부로 폭이 좁아지는 형상의 단면, 일 예로 사다리꼴의 단면을 가질 수 있으나, 이에 한정되지는 않는다. 예를 들면, 다른 실시예에서, 각각의 격벽(PW)은 도 9b 및 도 12b 등에 도시된 실시예들에서와 같이, 반원 또는 반타원 등의 곡면을 포함한 단면을 가질 수도 있다.
실시예에 따라, 제2 전극(ELT2)이 제1 및 제2 격벽들(PW1, PW2)과 중첩될 수 있는 정도의 폭(w2)을 가지는 경우, 제1 및 제2 격벽들(PW1, PW2)은 제2 전극(ELT2)의 하부에 배치될 수 있다. 일 예로, 제1 및 제2 격벽들(PW1, PW2)은 기판(SUB)(또는, 버퍼층(BFL) 및/또는 회로 소자층(PCL) 등이 형성된 기판(SUB)의 일면)과 제2 전극(ELT2)의 사이에 배치될 수 있다. 즉, 실시예에 따라, 제1 및 제2 격벽들(PW1, PW2)은 제2 전극(ELT2)에 의해 커버될 수 있다. 이 경우, 도 9a 및 도 9b의 실시예 등에 개시된 반사막(REF) 등을 별도로 구비하지 않고도, 발광 다이오드들(LD) 각각의 양단, 즉 제1 및 제2 단부들(EP1, EP2)에서 출사된 광이 보다 정면 방향으로 진행하도록 할 수 있다. 이에 따라, 발광 장치(또는, 상기 발광 장치를 포함하는 화소(PXL))의 광 효율을 향상시킬 수 있다.
한편, 실시예에 따라, 적어도 하나의 격벽(PW)이 제1 및/또는 제2 전극들(ELT1, ELT2)과 중첩되지 않는 경우에는, 상기 격벽(PW)의 상부에 별도의 반사막, 일 예로 도 9a 및 도 9b의 실시예 등에 개시된 반사막(REF)을 배치할 수도 있다. 또는, 다른 실시예에서, 격벽(PW) 자체가 반사성 물질을 포함하도록 형성할 수도 있다. 이에 따라, 발광 장치의 광 효율을 향상시킬 수 있다.
상술한 실시예와 같이, 제1 및 제2 전극들(ELT1, ELT2)의 크기 및 상호 위치 등은 다양하게 변경될 수 있다. 이러한 제1 및/또는 제2 전극들(ELT1, ELT2)의 크기 및/또는 상호 위치 등을 조절함으로써, 발광 다이오드들(LD)의 정렬 공정에서 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계의 크기를 용이하게 제어함과 더불어, 발광 다이오드들(LD)의 정렬 위치를 용이하게 제어할 수 있다.
도 15는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소(PXL)의 실시예를 나타낸다. 그리고, 도 16은 본 발명의 일 실시예에 의한 발광 장치를 나타내는 단면도로서, 일 예로 도 15의 Ⅴ~Ⅴ'선에 대응하는 단면의 실시예를 나타낸다. 도 15 및 도 16의 실시예에서, 앞서 설명한 실시예들, 일 예로 도 13a 내지 도 14의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 도 13a 내지 도 14의 실시예 등에 개시된 제1 및/또는 제2 격벽들(PW1, PW2)은 생략될 수도 있다. 이 경우, 제1 및/또는 제2 전극들(ELT1, ELT2)은 실질적으로 평탄하게 형성될 수 있다.
일 실시예에서, 각 화소(PXL)의 발광 영역(일 예로, 발광 다이오드들(LD)이 제1 및 제2 전극들(ELT1, ELT2)의 사이에 공급 및 정렬된 영역)은 도시되지 않은 뱅크층 또는 댐 구조물 등에 의해 둘러싸일 수 있다. 그리고, 상기 뱅크층 또는 댐 구조물 등은 표면에 반사막을 포함할 수 있다. 또는, 다른 실시예에서, 발광 다이오드들(LD)의 주변에 별도의 도광 구조물 또는 반사 구조물 등이 배치될 수도 있다. 이러한 실시예들에 의하면, 제1 및/또는 제2 격벽들(PW1, PW2)이 구비되지 않더라도, 발광 장치의 광 효율을 향상시킬 수 있다.
또한, 실시예에 따라, 발광 장치는, 제1 전극(ELT1) 상에 직접적으로 배치되는 적어도 한 층의 절연막을 추가적으로 포함할 수 있다. 일 예로, 상기 발광 장치는, 제1 전극(ELT1)의 적어도 일 영역을 커버하도록 상기 제1 전극(ELT1) 상에 직접 배치되는 제3 절연막(INS3)을 추가적으로 구비할 수 있다. 그리고, 발광 다이오드들(LD)은 제3 절연막(INS3)이 형성된 기판(SUB) 상에 공급 및 정렬될 수 있다. 상기 제3 절연막(INS3)을 형성함으로써, 제1 전극(ELT1)의 형성 이후, 상기 제1 전극(ELT1)이 후속 공정에서 손상되는 것을 방지할 수 있다.
한편, 제3 절연막(INS3)은 제1 전극(ELT1)의 일 영역 상에서 부분적으로 개구될 수 있다. 그리고, 제1 컨택 전극(CNE1)은 제3 절연막(INS3)이 개구된 영역을 포함하여 제1 전극(ELT1)의 적어도 일 영역 상부를 커버하도록 형성될 수 있다. 이에 의해, 제1 전극(ELT1)이 제1 컨택 전극(CNE1)에 전기적으로 연결될 수 있다.
도 17a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소(PXL)의 실시예를 나타낸다. 그리고, 도 17b는 도 17a의 실시예에 의한 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드들(LD)의 상호 배치 관계를 나타내는 평면도이다. 도 17a 및 도 17b의 실시예에서, 앞서 설명한 실시예들, 일 예로 도 11a 내지 도 12b의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 17a 및 도 17b를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)의 개수는 상이할 수 있다. 일 예로, 각각의 발광 영역에는, 제1 전극(ELT1)보다 많은 개수의 제2 전극들(ELT2)이 배치될 수 있다.
일 실시예에서, 상기 제2 전극들(ELT2) 중 일부는 제1 전극(ELT1)과 중첩되고, 다른 일부는 제1 전극(ELT1)과 중첩되지 않을 수 있다. 예를 들어, 제2 전극들(ELT2)은, 각각의 제1 전극(ELT1)과 중첩되는 적어도 하나의 제1 서브 전극(ELT2_1)과, 상기 제1 전극(ELT1) 및 제1 서브 전극(ELT2_1)으로부터 이격되어 배치된 적어도 하나의 제2 서브 전극(ELT2_2)을 포함할 수 있다. 일 예로, 발광 장치는, 해당 발광 영역에 서로 중첩되도록 배치된 각각 하나의 제1 전극(ELT1) 및 제1 서브 전극(ELT2_1)과, 상기 제1 서브 전극(ELT2_1)의 양 측에 상기 제1 서브 전극(ELT2_1)으로부터 이격되어 배치된 두 개의 제2 서브 전극들(ELT2_2)을 포함할 수 있다. 다만, 본 발명이 이에 한정되지는 않는다. 예를 들어, 본 발명의 다른 실시예에서는, 각각의 발광 영역에 복수의 제2 전극들(ELT2)이 배치되되, 상기 제2 전극들(ELT2) 모두가 제1 전극(ELT1)과 중첩되지 않도록 배치될 수도 있다.
실시예에 따라, 각각의 제2 서브 전극(ELT2_2)은, 평면 상에서 보았을 때, 제1 전극(ELT1) 및 제1 서브 전극(ELT2_1)으로부터 소정 거리(또는, 간격)(d2)만큼 이격되어 배치될 수 있다. 실시예에 따라, 복수의 제2 서브 전극들(ELT2_2), 일 예로 제1 서브 전극(ELT2_1)의 양측에 두 개의 제2 서브 전극들(ELT2_2)이 배치된다고 할 때, 상기 제2 서브 전극들(ELT2_2)은 제1 서브 전극(ELT2_1)으로부터 동일 또는 상이한 거리(d2)만큼 이격되어 배치될 수 있으나, 이에 한정되지는 않는다.
실시예에 따라, 각각의 발광 다이오드(LD)는, 평면 상에서 보았을 때, 제1 전극(ELT1)과 제2 서브 전극(ELT2_2)의 사이에 가로 방향으로 배치될 수 있다. 일 예로, 각각의 발광 다이오드(LD)는, 길이 방향의 양측에 각각 제1 단부(EP1) 및 제2 단부(EP2)를 구비한 막대형 발광 다이오드일 수 있고, 상기 제1 및 제2 단부들(EP1, EP2)은 각각 제1 전극(ELT1) 및 제2 서브 전극(ELT2_2)을 향해 배치될 수 있다.
상술한 실시예에서, 제1 및 제2 전극들(ELT1, ELT2)의 개수 및 상호 위치(일 예로, 제1 전극(ELT1)과 이에 이웃한 제2 서브 전극(ELT2_2) 사이의 거리(d2)) 등은 다양하게 변경될 수 있다. 이러한 제1 및/또는 제2 전극들(ELT1, ELT2)의 개수 및/또는 상호 위치 등을 조절함으로써, 발광 다이오드들(LD)의 정렬 공정에서 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계의 크기를 용이하게 제어함과 더불어, 발광 다이오드들(LD)의 정렬 위치를 용이하게 제어할 수 있다.
도 18a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소(PXL)의 실시예를 나타낸다. 그리고, 도 18b는 도 18a의 실시예에 의한 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드들(LD)의 상호 배치 관계를 나타내는 평면도이다. 도 18a 및 도 18b의 실시예에서, 앞서 설명한 실시예들, 일 예로 도 11a 내지 도 12b의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 18a 및 도 18b를 참조하면, 제1 및 제2 전극들(ELT1, ELT2)은 서로 중첩되지 않도록 엇갈려 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 평면 상에서 보았을 때 서로 중첩되지 않도록 소정 거리(d3)만큼 이격되어 배치될 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은, 소정의 발광 영역에서 제1 방향(DR1)을 따라 일정한 거리(d3)만큼 이격되어 배치될 수 있다. 예를 들어, 제1 및 제2 전극들(ELT1, ELT2)은 서로 동일한 방향, 일 예로 각각이 제2 방향(DR2)을 따라 연장된 바 형상을 가지며, 균일한 간격으로 서로 평행하게 배치될 수 있다.
상술한 실시예에서도, 제1 및 제2 전극들(ELT1, ELT2)은 앞선 실시예들과 같이 적어도 제1 절연막(INS1)을 사이에 개재하고 서로 다른 층에 배치될 수 있다. 따라서, 제1 및 제2 전극들(ELT1, ELT2)의 쇼트 결함 가능성을 저감함으로써, 제1 및 제2 전극들(ELT1, ELT2)을 보다 근접하게 배치할 수 있다. 예를 들어, 앞서 설명한 제1 절연막(INS1)의 두께 및/또는 제1 및 제2 전극들(ELT1, ELT2) 사이의 거리(d3)를 축소할 수 있다. 이에 따라, 발광 다이오드들(LD)의 정렬 공정에서, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 큰 전계를 형성함으로써, 상기 발광 다이오드들(LD)을 효율적으로 정렬할 수 있다. 또한, 제1 및 제2 전극들(ELT1, ELT2)의 위치, 제1 절연막(INS1)의 두께, 및/또는 제1 및 제2 전극들(ELT1, ELT2) 사이의 거리(d3) 등을 조절함으로써, 발광 다이오드들(LD)의 정렬 공정에서 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계의 크기를 용이하게 제어함과 더불어, 발광 다이오드들(LD)의 정렬 위치를 용이하게 제어할 수 있다. 즉, 상술한 실시예에 의하면, 발광 다이오드들(LD)을 원하는 위치에 용이하게 배치할 수 있다.
도 19a는 본 발명의 일 실시예에 의한 발광 장치를 나타내는 평면도로서, 일 예로 상기 발광 장치를 포함하는 화소(PXL)의 실시예를 나타낸다. 그리고, 도 19b는 도 19a의 실시예에 의한 제1 및 제2 전극들(ELT1, ELT2)과 발광 다이오드들(LD)의 상호 배치 관계를 나타내는 평면도이다. 도 19a 및 도 19b의 실시예에서, 앞서 설명한 실시예들, 일 예로 도 18a 및 도 18b의 실시예와 유사 또는 동일한 구성에 대해서는 동일 부호를 부여하고, 이에 대한 상세한 설명은 생략하기로 한다.
도 19a 및 도 19b를 참조하면, 제2 전극(ELT2)은 제1 전극(ELT1)에 인접한 영역, 일 예로 상기 제1 전극(ELT1)과 인접한 좌측 가장자리 영역에서 각지게 꺾이거나 또는 커브 형태로 굴곡된 굴곡부를 포함할 수 있다. 이 경우, 각각의 발광 영역에서, 제1 및 제2 전극들(ELT1, ELT2) 사이의 거리(또는, 간격)는 영역별로 달라질 수 있다.
예를 들어, 적어도 한 쌍의 제1 및 제2 전극들(ELT1, ELT2)이 배치되는 각각의 발광 영역은, 상기 제1 및 제2 전극들(ELT1, ELT2) 각각의 연장 방향(일 예로, 제2 방향(DR2))을 따라 순차적으로 배열된 적어도 하나의 제1 영역(ZONE1) 및 제2 영역(ZONE2)을 포함할 수 있다. 일 예로, 각각의 발광 영역은, 제2 방향(DR2)을 따라 교번적으로 배열되는 복수의 제1 및 제2 영역들(ZONE1, ZONE2)을 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극들(ELT1, ELT2)은, 평면 상에서 보았을 때, 제1 영역(ZONE1)에서 제1 거리(ds1)만큼 서로 이격되어 배치되고, 상기 제1 영역(ZONE1)에 이웃한 제2 영역(ZONE2)에서는 상기 제1 거리(ds1)보다 큰 제2 거리(ds2)만큼 서로 이격되어 배치될 수 있다. 이 경우, 발광 다이오드들(LD)의 정렬 공정 등에서 제1 및 제2 전극들(ELT1, ELT2)에 소정의 정렬 전압이 인가될 때, 제1 영역(ZONE1)에서 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계는, 제2 영역(ZONE2)에서 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계보다 클 수 있다. 이에 따라, 발광 다이오드들(LD)은 제1 영역(ZONE1)에 집중적으로 배치될 수 있다. 예를 들어, 각각의 발광 영역에 공급된 발광 다이오드들(LD)이 배열되기에 충분한 정도의 제1 영역(ZONE1)이 확보되는 경우, 실제 발광에 기여하는 유효 발광 다이오드들(LD)(일 예로, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 온전히 연결되는 발광 다이오드들(LD))은 모두 제1 영역(ZONE1)에 배치될 수 있다.
상술한 실시예에서, 평면 상에서의 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 거리는, 영역 또는 구간별로 변화될 수 있다. 또한, 제1 전극(ELT1) 및/또는 제2 전극(ELT2)은 이에 대응하는 형상을 가질 수 있다. 상기 실시예에 의하면, 제1 및/또는 제2 전극(ELT1, ELT2)의 형상, 및/또는 제1 및 제2 전극들(ELT1, ELT2) 사이의 거리를 영역별로 상이하게 설정함으로써, 발광 다이오드들(LD)의 정렬 공정에서 각각의 영역별로 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계의 크기를 용이하게 제어함과 더불어, 발광 다이오드들(LD)을 원하는 위치에 용이하게 배치할 수 있다.
앞서 설명한 본 발명의 다양한 실시예들에 의한 발광 장치(일 예로, 상기 발광 장치로 구성되거나, 상기 발광 장치를 포함하는 화소(PXL)), 그의 제조 방법, 및 이를 구비한 표시 장치는, 적층형의 전극 구조를 포함한다. 일 예로, 제1 전극(ELT1)과 제2 전극(ELT2)은, 적어도 제1 절연막(INS1)을 사이에 개재하고 분리된, 기판(SUB) 상의 서로 다른 층에 배치될 수 있다.
이와 같이, 제1 전극(ELT1)과 제2 전극(ELT2)을 서로 다른 층에 분리하여 배치하게 되면, 화소(PXL)의 제조 공정 등에서 제1 전극(ELT1)과 제2 전극(ELT2)의 사이에 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다. 또한, 이에 따라 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 공정 마진을 축소할 수 있게 되어, 제1 및 제2 전극들(ELT1, ELT2)을 보다 근접하게 배치할 수 있다. 상술한 실시예들에 의하면, 발광 다이오드들(LD)의 정렬 공정 시, 제1 및 제2 전극들(ELT1, ELT2)의 사이에 보다 큰 전계를 형성하여, 상기 제1 및 제2 전극들(ELT1, ELT2)의 사이에 발광 다이오드들(LD)을 효율적 및 안정적으로 정렬할 수 있게 된다. 또한, 제1 및 제2 전극들(ELT1, ELT2)의 크기, 상호 배치 관계, 및/또는 제1 절연막(INS1)의 두께 등을 조절함으로써, 발광 다이오드들(LD)의 정렬 시 제1 및 제2 전극들(ELT1, ELT2)의 사이에 형성되는 전계의 크기와 발광 다이오드들(LD)의 정렬 위치를 용이하게 조절할 수 있다.
본 발명의 기술 사상은 전술한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형 예가 가능함을 이해할 수 있을 것이다.
본 발명의 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라, 특허 청구범위에 의해 정해져야만 할 것이다. 또한, 특허 청구범위의 의미 및 범위, 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
CNE1: 제1 컨택 전극 CNE2: 제2 컨택 전극
ELT1: 제1 전극 ELT2: 제2 전극
EP1: 제1 단부 EP2: 제2 단부
INS1: 제1 절연막 LD: 발광 다이오드
LDL: 표시 소자층 LSU: 광원 유닛
PCL: 회로 소자층 PW1: 제1 격벽
PW2: 제2 격벽 PXL: 화소

Claims (20)

  1. 기판;
    상기 기판 상의 서로 다른 층에 배치된 제1 전극 및 제2 전극;
    상기 제1 및 제2 전극들의 사이에 개재된 제1 절연막; 및
    상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드를 포함하는 발광 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 전극들은, 적어도 일 영역이 서로 중첩되며, 상기 제1 절연막을 사이에 개재하고 서로 이격된 발광 장치.
  3. 제2항에 있어서,
    상기 발광 다이오드는, 상기 제1 및 제2 전극들에 인접하여 배치되며, 길이 방향의 양단에 위치한 제1 단부 및 제2 단부를 포함하고,
    상기 제1 단부는 상기 제1 및 제2 전극들을 향하도록 상기 발광 다이오드의 일단에 위치하고, 상기 제2 단부는 상기 발광 다이오드의 반대편 일단에 위치하는 발광 장치.
  4. 제1항에 있어서,
    상기 발광 다이오드의 제1 단부와 상기 제1 및 제2 전극들의 일 영역 상에 배치되어, 상기 제1 단부를 상기 제1 전극에 전기적으로 연결하는 제1 컨택 전극; 및
    상기 발광 다이오드의 제2 단부 상에 배치되어, 상기 제2 단부를 상기 제2 전극에 전기적으로 연결하는 제2 컨택 전극을 더 포함하는 발광 장치.
  5. 제4항에 있어서,
    상기 기판과 상기 제1 및 제2 전극들의 사이에 배치되며, 상기 발광 다이오드의 제1 단부에 인접한 제1 격벽; 및
    상기 기판과 상기 제2 컨택 전극의 사이에 배치되며, 상기 발광 다이오드의 제2 단부에 인접한 제2 격벽을 더 포함하는 발광 장치.
  6. 제1항에 있어서,
    상기 제1 전극은 상기 제1 절연막의 상부에 배치되고,
    상기 제2 전극은 상기 기판과 상기 제1 절연막의 사이에 상기 제1 전극과 중첩되도록 배치되는 발광 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 전극들의 중첩 영역에서, 상기 제2 전극은 상기 제1 전극보다 큰 폭을 가지는 발광 장치.
  8. 제7항에 있어서,
    상기 발광 다이오드의 제1 단부는 상기 제1 전극을 향하도록 배치되며,
    상기 발광 다이오드의 적어도 일 영역은 상기 제2 전극과 중첩되는 발광 장치.
  9. 제6항에 있어서,
    상기 기판과 상기 제2 전극의 사이에 배치되며, 상기 발광 다이오드의 어느 일 단부에 인접한 적어도 하나의 격벽을 더 포함하는 발광 장치.
  10. 제1항에 있어서,
    상기 제1 및 제2 전극들의 개수가 상이하며,
    상기 제2 전극은,
    상기 제1 전극과 중첩되는 제1 서브 전극; 및
    평면 상에서 보았을 때, 상기 제1 전극 및 상기 제1 서브 전극으로부터 소정 간격 이격되어 배치된 적어도 하나의 제2 서브 전극을 포함하는 발광 장치.
  11. 제10항에 있어서,
    상기 발광 다이오드는, 평면 상에서 보았을 때, 상기 제1 전극과 상기 제2 서브 전극의 사이에 가로 방향으로 배치된 막대형 발광 다이오드인 발광 장치.
  12. 제1항에 있어서,
    상기 제1 및 제2 전극들은, 평면 상에서 보았을 때 서로 중첩되지 않도록 소정 거리 이격되어 배치된 발광 장치.
  13. 제12항에 있어서,
    상기 제1 및 제2 전극들은 서로 동일한 방향으로 연장된 바 형상을 가지며, 균일한 간격으로 서로 평행하게 배치된 발광 장치.
  14. 제12항에 있어서,
    상기 제2 전극은, 상기 제1 전극에 인접한 일측 가장자리 영역에서 굴곡부를 포함하고,
    상기 제1 및 제2 전극들은, 제1 영역에서 제1 거리만큼 이격되어 배치되고, 상기 제1 영역에 이웃한 제2 영역에서 상기 제1 거리보다 큰 제2 거리만큼 이격되어 배치된 발광 장치.
  15. 제14항에 있어서,
    상기 제1 및 제2 영역들은, 상기 제1 및 제2 전극들 각각의 연장 방향을 따라 순차적으로 배열된 발광 장치.
  16. 제14항에 있어서,
    상기 발광 다이오드는, 상기 제1 영역에 배치되는 발광 장치.
  17. 기판 상에 하부 전극을 형성하는 단계;
    적어도 상기 하부 전극을 커버하도록 상기 기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상부 전극을 형성하는 단계;
    상기 하부 전극 및 상기 상부 전극을 포함한 상기 기판 상에 적어도 하나의 발광 다이오드를 공급하고, 상기 발광 다이오드의 일 단부가 상기 상부 전극에 인접하도록 상기 발광 다이오드를 정렬하는 단계; 및
    상기 발광 다이오드를 상기 하부 전극과 상기 상부 전극의 사이에 전기적으로 연결하는 단계를 포함하는 발광 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 발광 다이오드를 상기 하부 전극과 상기 상부 전극의 사이에 전기적으로 연결하는 단계는, 상기 발광 다이오드의 양 단부를 각각 상기 상부 전극 및 상기 하부 전극에 연결하는 제1 컨택 전극 및 제2 컨택 전극을 형성하는 단계를 포함하는 발광 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 하부 전극을 형성하기 이전에, 상기 기판 상에 적어도 하나의 격벽을 형성하는 단계를 더 포함하는 발광 장치의 제조 방법.
  20. 표시 영역을 포함하는 기판; 및
    상기 표시 영역에 배치된 화소를 포함하며,
    상기 화소는,
    상기 기판 상의 서로 다른 층에 배치된 제1 전극 및 제2 전극;
    상기 제1 및 제2 전극들의 사이에 개재된 제1 절연막; 및
    상기 제1 및 제2 전극들의 사이에 전기적으로 연결된 적어도 하나의 발광 다이오드를 포함하는 표시 장치.
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